JP2004207381A - 配線基板及びその製造方法並びに半導体装置 - Google Patents

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昌夫 中沢
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Abstract

【課題】ワイヤボンディングやフリップチップ接続といった搭載方法が異なる異種の半導体素子を確実に搭載することができ、各々の接続信頼性を高めるのに寄与することを目的とする。
【解決手段】配線基板１０にワイヤボンディングによって搭載される半導体素子が接続されるパッドＷＰを、銅又は銅を主成分とする配線材料によって形成したパッド形成部１４Ｐの表面に、ニッケルめっき及び金めっきによる各めっき層１６ａ，１６ｂ，１６ｃを被着して形成し、一方、フリップチップ接続によって搭載される半導体素子が接続されるパッドＦＰと外部接続端子が接合されるパッドＢＰとを、それぞれ銅又は銅を主成分とする配線材料によって形成したパッド形成部１４Ｐの表面に、それぞれ金めっきによるめっき層１７，１８を被着して形成する。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体素子を搭載するパッケージとして用いられる配線基板及びその製造方法並びに半導体装置に関し、より詳細には、ワイヤボンディングやフリップチップ接続といった搭載方法が異なる異種の半導体素子を配線基板に搭載する際にその接続信頼性を高めるのに有用な技術に関する。
【０００２】
【従来の技術】
半導体素子を搭載するパッケージには、同一の基板にマイクロプロセッサ、ＣＰＵ等の演算素子やＥＥＰＲＯＭ等のメモリ素子といったように異種の半導体素子を搭載したものがある。このようなパッケージ（配線基板）では、一方はワイヤボンディング、他方はフリップチップ接続といったように基板への搭載方法が異なる場合がある。
【０００３】
一般に、ワイヤボンディングによって半導体素子を搭載する場合、半導体素子が接続されるパッド（ワイヤボンディング用のパッド）は、銅（Ｃｕ）又はＣｕを主成分とする配線材料によって形成したパッド形成部に、ニッケル（Ｎｉ）めっきと金（Ａｕ）めっきによる各めっき層を被着させて形成される。このＮｉ／Ａｕめっき層は、ボンディングワイヤと当該パッドとの接合性を良好にするために施すものである。一方、フリップチップ接続によって半導体素子を搭載する場合、例えば、電極にＡｕを主成分とする突起電極（ボール）を設けた半導体素子の場合には、半導体素子が接続されるパッド（フリップチップ接続用のパッド）の表面に予めはんだを被着しておき、このはんだを介して突起電極（ボール）を当該パッドに接合する。
【０００４】
このように、ワイヤボンディングによって搭載する半導体素子とフリップチップ接続によって搭載する半導体素子とを同一の基板に搭載する場合には、基板に配線パターンとパッド形成部を形成した後、パッド形成部（Ｃｕ）にＮｉめっきとＡｕめっきを施し、さらにフリップチップ接続用のパッドの表面にはんだを被着して双方の半導体素子を搭載できるようにすることが考えられる。
【０００５】
この場合、各パッド形成部の表面に被着されるめっき層のうちＡｕめっき層については、ワイヤボンディング用のパッドとフリップチップ接続用のパッドとでそれぞれ厚さが異なるのが一般的である。例えば、下地層のＮｉめっき層の厚さが５μｍ程度であるとすると、その上に被着されるＡｕめっき層の厚さは、ワイヤボンディング用のパッドについては０．５μｍ程度であるのに対し、フリップチップ接続用のパッドについては０．０５μｍ程度と相対的に薄い。
【０００６】
フリップチップ接続用のパッド形成部の表面に被着されるＡｕめっき層の厚さが薄い（つまり、Ａｕの堆積量が少ない）のは、以下の理由による。すなわち、フリップチップ接続によって半導体素子を搭載する場合、上述したようにパッドの表面に被着されたはんだを介して半導体素子の突起電極（ボール）を当該パッドに接合する。しかし、パッドの表面にはんだを被着すると、パッドの表面を被覆するＡｕがはんだの中に拡散してはんだの融点が上昇し、この傾向は、はんだ中に拡散するＡｕの量が多いほど一層顕著に表れる。はんだの融点が上昇し過ぎると、接合の際にはんだを溶融させることが困難となり、そのために確実なはんだ接合ができなくなる。これは、外部接続端子接合用のパッドの表面にはんだボールを接合する場合にも同様に起こり得る。このような理由から、フリップチップ接続用のパッドと外部接続端子接合用のパッドについてはＡｕめっき層の厚さを極力薄くしている。
【０００７】
これに対し、ワイヤボンディング用のパッドについては、ボンディングワイヤとしては一般にＡｕワイヤが用いられるので上記のような不都合は生じないが、パッドの表面を被覆するＡｕめっき層の厚さがあまりに薄いと、ワイヤ接続後に要求される所要のワイヤボンディング強度（引っ張り強度）を確保できない場合がある。このため、ワイヤボンディング用のパッドについてはＡｕめっき層の厚さを相対的に厚くしている。
【０００８】
上記のようにワイヤボンディング用、フリップチップ接続用及び外部接続端子接合用の各パッドのＡｕめっき層の厚さがそれぞれ０．５μｍ、０．０５μｍ及び０．０５μｍと異なる配線基板にめっきを行う場合、従来の方法では、例えば以下のように行っている。
【０００９】
先ず、配線基板から露出している各パッド形成部（Ｃｕ）上に、無電解Ｎｉめっきを施してＮｉめっき層を５μｍ程度の厚さに形成し、さらにその上に、置換ＡｕめっきによりＡｕめっき層を０．０５μｍの厚さに形成した後、それ以上更にＡｕめっき厚が要求されない箇所（すなわち、フリップチップ接続用及び外部接続端子接合用の各パッド）に当該箇所をマスキングするための粘着テープを貼り付けてから、露出しているワイヤボンディング用の無電解Ｎｉ／Ａｕめっき層上に、自己触媒タイプの無電解Ａｕめっき（厚付け無電解Ａｕめっき）を施してトータルのＡｕめっき層の厚さが０．５μｍになるまでめっきを行った後、マスキング用の粘着テープを剥離する。
【００１０】
上述したようにワイヤボンディングによって搭載する半導体素子とフリップチップ接続によって搭載する半導体素子とを同一の基板に搭載する技術に関連する技術としては、例えば、フリップチップ接続によって搭載する半導体素子とワイヤボンディングによって搭載する半導体素子とを立体的に重ね合わせて基板に搭載するようにしたものがある（例えば、特許文献１参照）。また、半導体パッケージの外部端子形成部分（パッド）にはんだボールを接合するにあたり、Ｃｕを主成分とする材料からなるパッドの表面にＮｉめっきとＡｕめっきを施してからはんだ（Ｐｂ、Ｓｎなど）を接合した場合にはんだ接合部分で観察される組成等について考察された論文がある（例えば、非特許文献１参照）。
【００１１】
【特許文献１】
特開２００２−１５１６４３号公報
【非特許文献１】
松木浩久、外２名、「半導体デバイスにおける半田接合界面のＴＥＭ観察」、日本金属学会誌、２０００年、第６４巻、第３号、ｐ．２１３−２１７
【００１２】
【発明が解決しようとする課題】
上述したように従来のフリップチップ接続においては、パッド形成部（Ｃｕ）の表面に無電解Ｎｉ／Ａｕめっきによる各めっき層を被着させ、さらにその表面にはんだ（Ｐｂ、Ｓｎなど）を被着させた構成となっていたため、例えば上記の非特許文献１にも記載されているように、はんだ接合部分には、好ましくない金属間化合物（Ｎｉ3 Ｓｎ4 、Ｎｉ48Ｓｎ52等）が形成されるといった不都合があった。このような金属間化合物がパッドとの接合界面に多く存在すると、はんだ接合後に外部から何らかの衝撃等を受けたときに当該部分が破壊される可能性が高くなり、そのために、パッドにいったん接合された半導体素子の突起電極（ボール）が当該パッドから脱落してしまうといった可能性もある。特に、ボールに対して接合面と水平方向にせん断力が働くと、当該パッドから脱落してしまう可能性が高くなる。かかる不都合は、外部接続端子接合用のパッドの表面にはんだボールを接合する場合にも同様に起こり得る。
【００１３】
つまり、パッド形成部（Ｃｕ）の表面にＮｉめっき層を介してＡｕめっき層が被着され、さらにその表面にはんだ（Ｐｂ、Ｓｎなど）が被着され又は接合される構成では、接合面と水平方向に働くせん断力に対するボールの強度（ボールシア(shear) 強度）が相対的に低いといった課題があった。ボールシア強度が低いと、上記のようにボールがパッドから脱落してしまうおそれがあり、ひいては接続信頼性が低下することになる。
【００１４】
また、ワイヤボンディング用、フリップチップ接続用及び外部接続端子接合用の各パッドのＡｕめっき層の厚さが異なる配線基板にめっきを行う場合に、従来の方法では、Ｎｉめっき及びＡｕめっきによる各めっき層の形成を全て無電解めっきにより基板全体（基板に形成された全てのパッド形成部）に対して行っていたため、各パッドを構成するめっき層の形成に要するトータルの時間が相対的に長くなるといった課題もあった。
【００１５】
本発明の目的は、かかる従来技術における課題に鑑み、ワイヤボンディングやフリップチップ接続といった搭載方法が異なる異種の半導体素子を確実に搭載することができ、ひいては各々の接続信頼性を高めるのに寄与することができる配線基板及びその製造方法並びに半導体装置を提供することにある。
【００１６】
さらに本発明の目的は、ワイヤボンディング用、フリップチップ接続用及び外部接続端子接合用の各パッドを構成するめっき層の形成に要するトータルの時間を短縮することができる配線基板の製造方法を提供することにある。
【００１７】
【課題を解決するための手段】
上記の従来技術の課題を解決するため、本発明の一形態によれば、ワイヤボンディングによって搭載される第１の半導体素子とフリップチップ接続によって搭載される第２の半導体素子とを実装するのに用いられる配線基板であって、前記第１の半導体素子が接続される第１のパッドは、銅又は銅を主成分とする配線材料によって形成された第１のパッド形成部の表面に、ニッケルめっき及び金めっきによる各めっき層が被着されて形成され、前記第２の半導体素子が接続される第２のパッド及び外部接続端子が接合される第３のパッドは、それぞれ銅又は銅を主成分とする配線材料によって形成された第２のパッド形成部及び第３のパッド形成部の表面に、それぞれ金めっきによるめっき層が被着されて形成されていることを特徴とする配線基板が提供される。
【００１８】
この形態に係る配線基板の構成によれば、ワイヤボンディングによって半導体素子が接続される第１のパッドについては、Ｃｕ又はＣｕを主成分とする配線材料によって形成したパッド形成部の表面にＮｉ／Ａｕめっき層が被着されて形成されているので、第１のパッドにボンディングワイヤ（一般にはＡｕワイヤ）を確実に接合することができる（ワイヤボンディング性の向上）。一方、フリップチップ接続によって半導体素子が接続される第２のパッドについては、Ｃｕ又はＣｕを主成分とする配線材料によって形成したパッド形成部の表面に直接Ａｕめっき層が被着されて形成されているので、従来技術に見られたような不都合（はんだ接合部分における金属間化合物（Ｎｉ3 Ｓｎ4 、Ｎｉ48Ｓｎ52等）の存在によりボールシア強度が低下し、接続信頼性が低下するといった不都合）を生じることなく、通常のはんだを用いたフリップチップ接続によって半導体素子を確実に搭載することが可能となる（フリップチップ接続性の向上）。
【００１９】
このように本発明によれば、ワイヤボンディングやフリップチップ接続といった搭載方法が異なる異種の半導体素子を配線基板に確実に搭載することができ、ひいては各々の接続信頼性を高めることが可能となる。
【００２０】
また、本発明の他の形態によれば、ワイヤボンディングによって搭載される第１の半導体素子とフリップチップ接続によって搭載される第２の半導体素子とを実装するのに用いられる配線基板の製造方法であって、銅又は銅を主成分とする配線材料によってそれぞれ形成された各パッド形成部の領域を露出させて配線基板の両面を覆うようにソルダレジスト層を形成する工程と、前記各パッド形成部のうち前記第２の半導体素子接続用のパッド形成部と外部接続端子接合用のパッド形成部とをテープでマスキングする工程と、前記第１の半導体素子接続用のパッド形成部の表面にニッケルめっき及び金めっきによる各めっき層をそれぞれ所要の厚さに形成する工程と、前記テープを剥離する工程と、前記第２の半導体素子接続用及び外部接続端子接合用の各パッド形成部の表面にそれぞれ金めっきによるめっき層を所要の厚さに形成する工程とを含むことを特徴とする配線基板の製造方法が提供される。
【００２１】
この形態に係る配線基板の製造方法によれば、上記の形態に係る配線基板で得られた効果に加えて、更に、ワイヤボンディング用のパッドを構成するめっき層についてのみＮｉ／Ａｕめっきを施しているので、従来のようにＮｉ／Ａｕめっきによる各めっき層の形成を全て無電解めっきにより基板全体に対して行う場合と比べて、ワイヤボンディング用、フリップチップ接続用及び外部接続端子接合用の各パッドを構成するめっき層の形成に要するトータルの時間を短縮することができる。
【００２２】
また、本発明の更に他の形態によれば、上記の一形態に係る配線基板に、ワイヤボンディングにより接続された第１の半導体素子と、フリップチップ接続された第２の半導体素子とが搭載されていると共に、外部接続端子が接合されていることを特徴とする半導体装置が提供される。
【００２３】
【発明の実施の形態】
図１は本発明の一実施形態に係る半導体パッケージとしての配線基板の構成を示したものであり、（ａ）は上方から平面的に見た概略構成、（ｂ）は（ａ）のＡ−Ａ’線に沿って見た断面構造をそれぞれ示している。
【００２４】
本実施形態に係る配線基板（半導体パッケージ）１０は、ワイヤボンディングによって搭載される半導体素子とフリップチップ接続によって搭載される半導体素子とを実装するのに用いられる。図１（ａ）において、破線によって囲まれた一方の領域Ｍ１は、ワイヤボンディングによって接続される半導体素子を搭載する領域を示し、破線によって囲まれた他方の領域Ｍ２は、フリップチップ接続される半導体素子を搭載する領域を示す。なお、各半導体素子搭載領域Ｍ１，Ｍ２にそれぞれ半導体素子を搭載した状態の構成については、後で説明する。
【００２５】
図１（ａ）に示すように、ワイヤボンディングによって搭載される半導体素子の搭載領域Ｍ１の周囲には、ワイヤボンディング用のパッドＷＰ（ハッチングで示す部分）が配置されており、一方、フリップチップ接続によって搭載される半導体素子の搭載領域Ｍ２の内側には、フリップチップ接続用のパッドＦＰ（ハッチングで示す部分）が配置されている。より詳細には、フリップチップ接続用のパッドＦＰは、搭載する半導体素子の電極からスタッド状に起立して設けられた突起電極（ボール）の平面配置と一致する配置で形成されている。
【００２６】
図１（ｂ）において、１１は本パッケージ（配線基板１０）の基材としてのコア、１２はコア１１の両面に形成された導体層を示す。本実施形態では、コア１１及び導体層１２の形態として、ガラス布にエポキシ樹脂、ポリイミド樹脂、ＢＴ（ビスマレイミド−トリアジン）樹脂等を含浸させてなるコア１１の両面に銅箔（Ｃｕ箔）１２を張り付けて接着したもの、いわゆるガラス−エポキシ基板等の樹脂基板を用いている。また、１３は無電解Ｃｕめっきにより形成された導体層を示し、この導体層１３は、所要の形状にパターニングされたＣｕ箔１２上に形成されると共に、コア１１の所要の箇所に形成されたスルーホール及びビアホールの内壁にそれぞれ形成されている。また、１４は導体層１３上に電解Ｃｕめっきにより形成された配線層を示す。従って、コア１１を挟んでその上下に形成された各配線層１４は、コア１１のスルーホール及びビアホールの内壁に形成された導体層１３及びＣｕ箔１２を介して相互に電気的に接続されている。
【００２７】
また、各配線層１４にはそれぞれ所要の箇所にパッド形成部１４Ｐが形成されており、さらに、各パッド形成部１４Ｐの領域を露出させて基板の両面を覆うようにソルダレジスト層１５が形成されている。ソルダレジスト層１５は、後述するように、フリップチップ接続される半導体素子の実装時及び外部接続端子の接合時にリフローされるはんだが当該パッド以外の部分に拡散するのを防ぐために設けられる。ソルダレジスト層１５の材料としては、例えば、感光性又は非感光性のエポキシ樹脂、ポリイミド樹脂、アクリル樹脂等が用いられる。
【００２８】
また、基板の一方の側（図示の例では上側）に設けた各パッド形成部のうちワイヤボンディング用のパッド形成部１４Ｐ上には、後述するように電解Ｎｉめっき又は無電解ＮｉめっきによるＮｉめっき層１６ａと、電解Ａｕめっき又は無電解ＡｕめっきによるＡｕめっき層１６ｂと、無電解ＡｕめっきによるＡｕめっき層１６ｃとが被着されて形成されている。つまり、ワイヤボンディング用のパッドＷＰは、パッド形成部１４Ｐ（Ｃｕ）にＮｉめっき層１６ａ及びＡｕめっき層１６ｂ，１６ｃが被着されて形成されている。
【００２９】
また、基板の一方の側（図示の例では上側）に設けた各パッド形成部のうちフリップチップ接続用のパッド形成部１４Ｐ上には、後述するように無電解ＡｕめっきによるＡｕめっき層１７が被着されて形成されており、基板の他方の側（図示の例では下側）に設けた外部接続端子接合用の各パッド形成部１４Ｐ上には、同様に無電解ＡｕめっきによるＡｕめっき層１８が被着されて形成されている。つまり、フリップチップ接続用のパッドＦＰと外部接続端子接合用のパッドＢＰとは、それぞれパッド形成部１４Ｐ（Ｃｕ）にＡｕめっき層１７，１８が被着されて形成されている。
【００３０】
本実施形態に係る配線基板１０は、ワイヤボンディング用のパッドＷＰについてはパッド形成部１４Ｐ（Ｃｕ）上にＮｉめっきとＡｕめっきによる各めっき層１６ａ，１６ｂ，１６ｃが被着されて形成され、一方、フリップチップ接続用のパッドＦＰと外部接続端子接合用のパッドＢＰについてはそれぞれパッド形成部１４Ｐ（Ｃｕ）上に直接Ａｕめっき層１７，１８が被着されて形成されていることを特徴とする。
【００３１】
図２は、本実施形態に係る配線基板１０に搭載方法の異なる異種の半導体素子を搭載した場合の半導体装置の一構成例を概略的に示したものである。
【００３２】
図示の半導体装置３０の構成例では、配線基板１０にワイヤボンディングによって半導体素子３１が搭載され、フリップチップ接続によって半導体素子３２が搭載されている。搭載する各半導体素子３１，３２は、例えば、マイクロプロセッサ、ＣＰＵ等の演算素子、ＥＥＰＲＯＭ等のメモリ素子などである。半導体素子３１は、その裏面（電極が形成されている側と反対側の面）を下にして配線基板１０（特定的にはソルダレジスト層１５）上に接着剤３３により固着されると共に、ボンディングワイヤ（Ａｕワイヤ）３４を介して配線基板１０上のパッドＷＰに接続されている。一方、半導体素子３２は、フリップチップ接続により、その突起電極（Ａｕボール）３５がはんだ（図示せず）を介して配線基板１０上のパッドＦＰに接合されて接続されている。なお、３６はフリップチップ接続の際に半導体素子３２の下面と配線基板１０との間の隙間部分に充填されるアンダーフィル樹脂、３７は各半導体素子３１，３２、ボンディングワイヤ３４等を保護するために配線基板１０の上面の全範囲に亘って被覆された封止樹脂を示す。この封止樹脂３７による封止方法としては、樹脂をポッティングして樹脂封止する方法、樹脂封止金型を用いて樹脂封止する方法などが用いられる。
【００３３】
また、２０は配線基板１０をマザーボード等の実装用基板に接続するための外部接続端子として機能するはんだボールを示し、このはんだボール２０は、配線基板１０の下面に設けた外部接続端子接合用のパッドＢＰに接合されている。本実施形態では、はんだボール２０の材料として鉛フリーはんだを用いている。
【００３４】
次に、本実施形態に係る配線基板１０を製造する方法について、その製造工程の一例を示す図３〜図６を参照しながら説明する。
【００３５】
先ず最初の工程では（図３（ａ）参照）、基材としてガラス布に樹脂（エポキシ樹脂、ポリイミド樹脂等）を含浸させてなる厚さ１００μｍ程度のコア１１の両面に厚さ１８μｍ程度のＣｕ箔１２を接着して積層したガラス−エポキシ基板等の樹脂基板を用意する。
【００３６】
次の工程では（図３（ｂ）参照）、樹脂基板（コア１１、Ｃｕ箔１２）の所要の箇所に、例えば、機械ドリルによる穴明け加工により、スルーホール４１を形成する。
【００３７】
次の工程では（図３（ｃ）参照）、スルーホール４１が形成された樹脂基板の一方の面側（図示の例では上側）のＣｕ箔１２上に、エッチングレジストとしての役割を果たす厚さ１５μｍ程度のドライフィルム４２を貼り付ける。
【００３８】
次の工程では（図３（ｄ）参照）、ドライフィルム４２が貼り付けられていない側（図示の例では下側）のＣｕ箔１２を、ウエットエッチングにより、当初の１８μｍの厚さから５μｍの厚さになるまで薄くする（薄化処理）。
【００３９】
次の工程では（図３（ｅ）参照）、ドライフィルム４２（図３（ｄ））を剥離する。
【００４０】
次の工程では（図４（ａ）参照）、樹脂基板（コア１１、Ｃｕ箔１２）のＣｕ箔１２が薄化されている側（図示の例では下側）の所要の箇所に、例えばＣＯ2 レーザによる穴明け加工により、もう一方の薄化されていないＣｕ箔１２に達するビアホール４３を形成する。この際、穴明け加工が施されたＣｕ箔１２の表面には、図示のようにビアホール４３の周縁に沿って酸化物４４が残留する。
【００４１】
次の工程では（図４（ｂ）参照）、ソフトエッチングにより、Ｃｕ箔１２の表面に残留している酸化物４４を除去する。例えば、硫酸／過酸化水素、過硫酸ソーダ等の水溶液（エッチング液）を用いて、Ｃｕ箔１２の表面の酸化物４４を溶解して取り去り、新鮮な金属（Ｃｕ）の表面として、次の処理のための準備をする。
【００４２】
次の工程では（図４（ｃ）参照）、スルーホール４１及びビアホール４３が形成された樹脂基板（コア１１、Ｃｕ箔１２）の、薄化されている側（図示の例では下側）のＣｕ箔１２上に、エッチングレジストとしての役割を果たす厚さ１５μｍ程度のドライフィルム４５を貼り付ける。
【００４３】
次の工程では（図４（ｄ）参照）、ドライフィルム４５が貼り付けられていない側（図示の例では上側）のＣｕ箔１２を、ウエットエッチングにより、当初の１８μｍの厚さから５μｍの厚さになるまで薄くする（薄化処理）。
【００４４】
次の工程では（図４（ｅ）参照）、ドライフィルム４５（図４（ｄ））を剥離する。
【００４５】
次の工程では（図５（ａ）参照）、先ず、Ｃｕ箔１２の表面に残留している樹脂（スミア）を除去するための処理（デスミア）を行う。このデスミアは、Ｃｕ箔１２の表面を清浄にして、後の工程で行うめっきの密着性を向上させるために行うものである。
【００４６】
次に、コア１１に形成されたスルーホール４１及びビアホール４３の内壁を含めて全面に、無電解Ｃｕめっきを施して導体層１３（無電解Ｃｕめっき層）を形成する。これによって、コア１１の両面の各Ｃｕ箔１２が、無電解Ｃｕめっき層１３を介して相互に接続されたことになる。
【００４７】
次の工程では（図５（ｂ）参照）、無電解Ｃｕめっき層１３が全面に形成された樹脂基板の両面に、それぞれめっきレジストとしての役割を果たす厚さ１５μｍ程度のドライフィルム４６を貼り付けた後、所要の形状にパターニングする。すなわち、ドライフィルム４６のパターニングは、樹脂基板の両面に形成すべき所要の配線パターンに対応する領域が露出するように行われる。
【００４８】
次の工程では（図５（ｃ）参照）、パターニングされたドライフィルム４６で覆われていない部分（つまり、露出している部分）の無電解Ｃｕめっき層１３を給電層としてその表面に、電解Ｃｕめっきを施して配線層１４（電解Ｃｕめっき層）を形成する。
【００４９】
次の工程では（図５（ｄ）参照）、ドライフィルム４６（図５（ｃ））を剥離する。
【００５０】
次の工程では（図５（ｅ）参照）、スルーホール４１及びビアホール４３の内壁を含めて全面に無電解Ｃｕめっき層１３が形成され、さらにその上に所要の形状に電解Ｃｕめっき層１４がパターニング形成された樹脂基板（コア１１、Ｃｕ箔１２）に対し、フラッシュエッチングを施す。すなわち、ウエットエッチングにより全体的にＣｕめっき層を除去し、最終的には、露出している部分の無電解Ｃｕめっき層１３とその下層のＣｕ箔１２とを完全に除去し、残っている部分のＣｕめっき層１３，１４及びその下層のＣｕ箔１２のトータルの厚さが１５μｍ程度となるようにフラッシュエッチングを行う。
【００５１】
次の工程では（図６（ａ）参照）、所要の形状に電解Ｃｕめっき層（配線層）１４が形成された樹脂基板の両面に、それぞれソルダレジストを厚さ２０μｍ程度に塗布した後（ソルダレジスト層１５）、所要の形状にパターニングする。すなわち、ソルダレジスト層１５のパターニングは、配線層１４上に形成すべき所要の各パッド形成部１４Ｐに対応する領域が露出するように行われる。露出されるべき各パッド形成部１４Ｐは、それぞれ図１（ｂ）に示すワイヤボンディング用のパッドＷＰ、フリップチップ接続用のパッドＦＰ、外部接続端子接合用のパッドＢＰに対応している。
【００５２】
ソルダレジスト層１５は、その材料としては感光性又は非感光性のエポキシ樹脂、ポリイミド樹脂、アクリル樹脂等が用いられるが、ソルダレジストとして感光性樹脂を用いた場合には、露光及び現像により当該レジストを所要の形状にパターニングすることにより、また、ソルダレジストとして非感光性樹脂を用いた場合には、当該レジストの所定の部分（各パッド形成部１４Ｐの領域に対応する部分）にレーザを照射して当該部分を除去することにより、形成され得る。
【００５３】
次の工程では（図６（ｂ）参照）、前の工程で形成されたソルダレジスト層１５から露出している各パッド形成部１４Ｐのうち、フリップチップ接続用のパッド形成部１４Ｐ（ＦＰ）と外部接続端子接合用のパッド形成部１４Ｐ（ＢＰ）とをマスキングするように、すなわち、ワイヤボンディング用のパッド形成部１４Ｐ（ＷＰ）のみを露出させるように、粘着テープ４７を両面に貼り付ける。
【００５４】
なお、この工程では所定の領域をマスキングするための手段として粘着テープ４７を用いているが、この粘着テープ４７に代えて、部分めっき装置のマスク板を所定の領域に押し付けてマスキングするようにしてもよい。
【００５５】
次の工程では（図６（ｃ）参照）、露出しているワイヤボンディング用のパッド形成部１４Ｐ（ＷＰ）上に、先ず電解Ｎｉめっきにより厚さが２μｍ〜１５μｍのＮｉめっき層１６ａを形成し、次に電解Ａｕめっきにより厚さが０．２μｍ〜２．０μｍのＡｕめっき層１６ｂを形成する。
【００５６】
なお、この工程では各めっき層１６ａ，１６ｂの形成を電解めっきによって行っているが、この電解めっきに代えて、無電解めっきを行ってもよい。
【００５７】
次の工程では（図６（ｄ）参照）、粘着テープ４７（図６（ｃ）参照）を剥離する。これによって、それまでマスキングされていたフリップチップ接続用のパッド形成部１４Ｐ（ＦＰ）と外部接続端子接合用のパッド形成部１４Ｐ（ＢＰ）が露出する。
【００５８】
最後の工程では（図６（ｅ）参照）、前の工程で露出されたフリップチップ接続用のパッド形成部１４Ｐ（ＦＰ）及び外部接続端子接合用のパッド形成部１４Ｐ（ＢＰ）と、既に露出しているワイヤボンディング用のＡｕめっき層１６ｂ上に、それぞれ置換Ａｕめっき（無電解Ａｕめっき）により厚さが０．０１μｍ〜０．２μｍのＡｕめっき層１７，１８及び１６ｃを形成する。これによって、本実施形態に係る配線基板１０（図１）が製造されたことになる。
【００５９】
なお、この工程では各めっき層１７，１８及び１６ｃの材料としてＡｕを用いているが、Ａｕに代えて銀（Ａｇ）を用いてもよい。
【００６０】
上述した実施形態に係る配線基板１０の製造方法においてワイヤボンディング用、フリップチップ接続用及び外部接続端子接合用の各パッド形成部１４Ｐの表面にＮｉめっき及びＡｕめっきを施す処理（図６（ｂ）〜図６（ｅ）の工程）を具体的に実施した例（実施例）を以下に示す。
【００６１】
なお、実施例との対比のために、従来の方法に係る処理、すなわち、Ｎｉめっき及びＡｕめっきによる各めっき層の形成を全て無電解めっきにより基板全体に対して行った場合の一例（比較例）も併せて以下に示す。
【００６２】
（実施例）
先ず、フリップチップ接続用及び外部接続端子接合用の各パッド形成部１４Ｐをテープ４７でマスキングした後、酸性脱脂（酸性クリーナーＦＲ、４０℃、５分）→ソフトエッチング（ＮＰＥ−３００、常温、１分）→酸処理（１０％濃度のＨ2 ＳＯ4 、常温、１分）を行い、露出しているワイヤボンディング用のパッド形成部１４Ｐに対し、スルファミン酸浴を用いて電解Ｎｉめっき（２ＡＳＤ、１５分間）を行った。更にこのＮｉめっき層に対し、テンペレシストＥＸ金めっき液を用いて電解Ａｕめっき（０．２ＡＳＤ、５分間）を行った。そして、テープ４７を剥離した後、上記と同じ条件で酸性脱脂→ソフトエッチング→酸処理を行い、露出しているフリップチップ接続用及び外部接続端子接合用の各パッド形成部１４Ｐとワイヤボンディング用の電解Ａｕめっき層１６ｂに対し、無電解金めっき液：ＴＣＵ−３６を用いて無電解Ａｕめっき（２０分間）を行った。
【００６３】
以上の実施例に係るめっき処理に基づいて、ワイヤボンディングにより搭載した半導体素子について得られたワイヤボンディング強度は、最大で１０．１ｇ、最小で７．３ｇ、平均で９．３ｇであった。また、フリップチップ接続により搭載した半導体素子について得られたボールシア強度は、最大で２．３ｋｇｆ、最小で１．６ｋｇｆ、平均で２．０ｋｇｆであった。
【００６４】
（比較例）
先ず、各パッド形成部の領域を露出させてソルダレジスト層が両面に形成された基板に対し、酸性脱脂（酸性クリーナーＦＲ、４０℃、５分）→ソフトエッチング（ＮＰＥ−３００、常温、１分）→酸処理（１０％濃度のＨ2 ＳＯ4 ）、常温、１分）→活性化（ＫＡＴ−４５０、４０℃、１分）を行った後、基板全体に対し、無電解Ｎｉめっき（ニムデンＮＰＲ−４、８０℃、２０分）を行い、更にこのＮｉめっき層に対し、置換Ａｕめっき（オーリカルＴＫＫ−５１、８５℃、５分）を行った後、それ以上更にＡｕめっき厚が要求されない箇所（すなわち、フリップチップ接続用及び外部接続端子接合用の各パッド形成部）をテープでマスキングしてから、露出しているワイヤボンディング用の無電解Ｎｉ／Ａｕめっき層に対し、厚付け無電解Ａｕめっき（オーリカルＴＴＴ−２４、８５℃、３０分）を行った。
【００６５】
以上の比較例に係るめっき処理に基づいて、ワイヤボンディングにより搭載した半導体素子について得られたワイヤボンディング強度は、最大で９．０ｇ、最小で６．０ｇ、平均で７．２ｇであった。また、フリップチップ接続により搭載した半導体素子について得られたボールシア強度は、最大で１．５ｋｇｆ、最小で０．２ｋｇｆ、平均で０．５ｋｇｆであった。
【００６６】
以上説明したように、本実施形態に係る配線基板１０の構成（図１参照）によれば、ワイヤボンディングによって半導体素子３１（図２）が接続されるパッドＷＰについては、配線材料（Ｃｕ）によって形成したパッド形成部１４Ｐの表面にＮｉめっきとＡｕめっきによる各めっき層１６ａ，１６ｂ，１６ｃが被着されて形成されているので、ボンディングワイヤ（Ａｕ）３４とパッドＷＰとは確実に接合される（ワイヤボンディング性の向上）。
【００６７】
一方、フリップチップ接続によって半導体素子３２（図２）が接続されるパッドＦＰについては、配線材料（Ｃｕ）によって形成したパッド形成部１４Ｐの表面に、従来のようなＮｉ層を介することなく、直接Ａｕめっき層１７が被着されて形成されているので、従来技術に見られたような不都合（すなわち、はんだ接合部分における金属間化合物（Ｎｉ3 Ｓｎ4 、Ｎｉ48Ｓｎ52等）の存在によりボールシア強度が低下し、接続信頼性が低下するといった不都合）を生じることなく、通常のはんだを用いたフリップチップ接続によって半導体素子３２を確実に搭載することが可能となる（フリップチップ接続性の向上）。
【００６８】
このように本実施形態によれば、ワイヤボンディングやフリップチップ接続といった搭載方法が異なる異種の半導体素子３１，３２を配線基板１０に確実に搭載することができ、これによって、各素子の接続信頼性を高めることが可能となる。
【００６９】
また、本実施形態に係る配線基板１０の製造方法（図６参照）によれば、さらに、ワイヤボンディング用のパッドＷＰを構成するめっき層１６ａ，１６ｂ，１６ｃについてのみＮｉ／Ａｕめっきを行っているので、従来のようにＮｉめっきとＡｕめっきによる各めっき層の形成を全て無電解めっきにより基板全体（基板に形成された全てのパッド形成部）に対して行う場合と比べて、ワイヤボンディング用、フリップチップ接続用及び外部接続端子接合用の各パッドを構成するめっき層の形成に要するトータルの時間を短縮することができる。
【００７０】
因みに、上記の比較例に対する実施例の場合、比較例では無電解Ｎｉ＋Ａｕで約５０分のめっき時間を要していたものが、実施例では３０分程度に短縮することができた。
【００７１】
上述した実施形態では、基材としてのコア１１の両面にそれぞれ単層構造の配線層１４を形成した場合について説明したが、コア１１の両面に形成すべき配線層は必ずしも単層構造とする必要がないことはもちろんである。要は、最終構造としての配線基板１０（図１）から露出している各パッドＷＰ、ＦＰ及びＢＰが所定のめっき構造（ワイヤボンディング用のパッドＷＰについてはＮｉ／Ａｕめっき層、フリップチップ接続用のパッドＦＰと外部接続端子接合用のパッドＢＰについてはそれぞれＡｕめっき層）を有していれば十分であり、最終構造に到る前の段階で形成すべき配線層については、上記の単層構造以外にも、例えば、ビルドアップ法などにより樹脂層（層間絶縁層）と配線層とが交互に複数積層された多層構造の形態でもよい。
【００７２】
また、上述した実施形態では、コア１１の材料として樹脂を用いた場合を例にとって説明したが、上記の本発明の要旨からも明らかなように、コア１１の材料はこれに限定されないことはもちろんである。コア１１の材料として、アルミニウム（Ａｌ）や、鉄−ニッケル（Ｆｅ−Ｎｉ）、鉄−ニッケル−コバルト（Ｆｅ−Ｎｉ−Ｃｏ）、ＣＩＣ（Ｃｕ−Ｉｎｖａｒ−Ｃｕ）等の合金などを用い、これら合金によるメタルコア配線基板を使用してもよい。
【００７３】
【発明の効果】
以上説明したように本発明によれば、ワイヤボンディングやフリップチップ接続といった搭載方法が異なる異種の半導体素子を配線基板に確実に搭載することができ、これによって各々の接続信頼性を高めることができると共に、ワイヤボンディング用、フリップチップ接続用及び外部接続端子接合用の各パッドを構成するめっき層の形成に要するトータルの時間を短縮することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体パッケージとしての配線基板の構成を示す図である。
【図２】図１の配線基板に搭載方法の異なる異種の半導体素子を搭載した場合の半導体装置の一構成例を概略的に示す断面図である。
【図３】図１の配線基板の製造工程（その１）を示す断面図である。
【図４】図１の配線基板の製造工程（その２）を示す断面図である。
【図５】図１の配線基板の製造工程（その３）を示す断面図である。
【図６】図１の配線基板の製造工程（その４）を示す断面図である。
【符号の説明】
１０…配線基板（半導体パッケージ）、
１１…コア（基材）、
１２…導体層（Ｃｕ箔）、
１３…導体層（無電解Ｃｕめっき層）、
１４…配線層（電解Ｃｕめっき層）、
１４Ｐ…パッド形成部、
１５…ソルダレジスト層、
１６ａ…ニッケル（Ｎｉ）めっき層、
１６ｂ，１６ｃ，１７，１８…金（Ａｕ）めっき層、
２０…外部接続端子（はんだボール）、
３０…半導体装置、
３１，３２…半導体素子（チップ）、
３３…接着剤、
３４…ボンディングワイヤ（Ａｕワイヤ）、
３５…突起電極（Ａｕボール）、
３６…アンダーフィル樹脂、
３７…封止樹脂、
４１…スルーホール、
４２，４５…エッチングレジスト（ドライフィルム）、
４３…ビアホール、
４６…めっきレジスト（ドライフィルム）、
４７…マスキング用のテープ、
Ｍ１，Ｍ２…半導体素子搭載領域、
ＷＰ…ワイヤボンディング用のパッド、
ＦＰ…フリップチップ接続用のパッド、
ＢＰ…外部接続端子接合用のパッド。

Claims (10)

  1. ワイヤボンディングによって搭載される第１の半導体素子とフリップチップ接続によって搭載される第２の半導体素子とを実装するのに用いられる配線基板であって、
    前記第１の半導体素子が接続される第１のパッドは、銅又は銅を主成分とする配線材料によって形成された第１のパッド形成部の表面に、ニッケルめっき及び金めっきによる各めっき層が被着されて形成され、
    前記第２の半導体素子が接続される第２のパッド及び外部接続端子が接合される第３のパッドは、それぞれ銅又は銅を主成分とする配線材料によって形成された第２のパッド形成部及び第３のパッド形成部の表面に、それぞれ金めっきによるめっき層が被着されて形成されていることを特徴とする配線基板。
  2. 前記第２のパッド及び第３のパッドは、前記金めっきによるめっき層に代えて、銀めっきによるめっき層が被着されて形成されていることを特徴とする請求項１に記載の配線基板。
  3. 前記第１のパッド形成部の表面に形成されたニッケルめっき及び金めっきによる各めっき層は、それぞれ２μｍ〜１５μｍ及び０．２μｍ〜２．０μｍの厚さに形成され、
    前記第２のパッド形成部及び第３のパッド形成部の表面にそれぞれ形成された金めっき又は銀めっきによるめっき層は、０．０１μｍ〜０．２μｍの厚さに形成されていることを特徴とする請求項１又は２に記載の配線基板。
  4. 前記配線基板の一方の面に前記第１のパッド及び第２のパッドが設けられ、前記配線基板の他方の面に前記第３のパッドが設けられていることを特徴とする請求項１に記載の配線基板。
  5. 前記第１〜第３の各パッドを露出させて前記配線基板の両面をそれぞれ被覆するソルダレジスト層が形成されていることを特徴とする請求項１に記載の配線基板。
  6. ワイヤボンディングによって搭載される第１の半導体素子とフリップチップ接続によって搭載される第２の半導体素子とを実装するのに用いられる配線基板の製造方法であって、
    銅又は銅を主成分とする配線材料によってそれぞれ形成された各パッド形成部の領域を露出させて配線基板の両面を覆うようにソルダレジスト層を形成する工程と、
    前記各パッド形成部のうち前記第２の半導体素子接続用のパッド形成部と外部接続端子接合用のパッド形成部とをテープでマスキングする工程と、
    前記第１の半導体素子接続用のパッド形成部の表面にニッケルめっき及び金めっきによる各めっき層をそれぞれ所要の厚さに形成する工程と、
    前記テープを剥離する工程と、
    前記第２の半導体素子接続用及び外部接続端子接合用の各パッド形成部の表面にそれぞれ金めっきによるめっき層を所要の厚さに形成する工程とを含むことを特徴とする配線基板の製造方法。
  7. 前記第２の半導体素子接続用及び外部接続端子接合用の各パッド形成部の表面にそれぞれめっき層を形成する工程において、前記金めっきによるめっき層に代えて、銀めっきによるめっき層を形成することを特徴とする請求項６に記載の配線基板の製造方法。
  8. 前記第１の半導体素子接続用のパッド形成部の表面にニッケルめっき及び金めっきによる各めっき層を形成する工程において、該各めっき層の形成を電解めっき又は無電解めっきによって行うことを特徴とする請求項６に記載の配線基板の製造方法。
  9. 前記第２の半導体素子接続用及び外部接続端子接合用の各パッド形成部の表面にそれぞれ金めっきによるめっき層を形成する工程において、該めっき層の形成を無電解めっきによって行うことを特徴とする請求項６に記載の配線基板の製造方法。
  10. 請求項１から５のいずれか一項に記載の配線基板に、ワイヤボンディングにより接続された第１の半導体素子と、フリップチップ接続された第２の半導体素子とが搭載されていると共に、外部接続端子が接合されていることを特徴とする半導体装置。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006046510A1 (ja) * 2004-10-27 2006-05-04 Ibiden Co., Ltd. 多層プリント配線板及び多層プリント配線板の製造方法
JP2008141109A (ja) * 2006-12-05 2008-06-19 Kyocer Slc Technologies Corp 配線基板およびその製造方法
WO2008117736A1 (ja) * 2007-03-23 2008-10-02 Renesas Technology Corp. インターポーザ基板、それを利用したｌｓｉチップ及び情報端末装置、インターポーザ基板製造方法、並びにｌｓｉチップ製造方法
JP2009099790A (ja) * 2007-10-17 2009-05-07 Denso Corp 回路基板
JP2009099799A (ja) * 2007-10-17 2009-05-07 Phoenix Precision Technology Corp パッケージ基板及びその製造方法
US7608479B2 (en) 2005-01-19 2009-10-27 Seiko Epson Corporation Method of manufacturing semiconductor device and method of treating electrical connection section
JP2012140705A (ja) * 2010-12-29 2012-07-26 Samsung Electro-Mechanics Co Ltd 基板構造物及びその製造方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7626829B2 (en) 2004-10-27 2009-12-01 Ibiden Co., Ltd. Multilayer printed wiring board and manufacturing method of the multilayer printed wiring board
JPWO2006046510A1 (ja) * 2004-10-27 2008-05-22 イビデン株式会社 多層プリント配線板及び多層プリント配線板の製造方法
WO2006046510A1 (ja) * 2004-10-27 2006-05-04 Ibiden Co., Ltd. 多層プリント配線板及び多層プリント配線板の製造方法
US8737087B2 (en) 2004-10-27 2014-05-27 Ibiden Co., Ltd. Multilayer printed wiring board and manufacturing method of multilayer printed wiring board
US8353103B2 (en) 2004-10-27 2013-01-15 Ibiden Co., Ltd. Manufacturing method of multilayer printed wiring board
JP4794458B2 (ja) * 2004-10-27 2011-10-19 イビデン株式会社 多層プリント配線板及び多層プリント配線板の製造方法
US7608479B2 (en) 2005-01-19 2009-10-27 Seiko Epson Corporation Method of manufacturing semiconductor device and method of treating electrical connection section
JP2008141109A (ja) * 2006-12-05 2008-06-19 Kyocer Slc Technologies Corp 配線基板およびその製造方法
WO2008117736A1 (ja) * 2007-03-23 2008-10-02 Renesas Technology Corp. インターポーザ基板、それを利用したｌｓｉチップ及び情報端末装置、インターポーザ基板製造方法、並びにｌｓｉチップ製造方法
JP2008243853A (ja) * 2007-03-23 2008-10-09 Renesas Technology Corp インターポーザ基板、それを利用したｌｓｉチップ及び情報端末装置、インターポーザ基板製造方法、並びにｌｓｉチップ製造方法
JP2009099799A (ja) * 2007-10-17 2009-05-07 Phoenix Precision Technology Corp パッケージ基板及びその製造方法
JP2009099790A (ja) * 2007-10-17 2009-05-07 Denso Corp 回路基板
JP2012140705A (ja) * 2010-12-29 2012-07-26 Samsung Electro-Mechanics Co Ltd 基板構造物及びその製造方法

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