JP2020524410A - 事前に濡れさせたコンタクト側壁表面を備える集積回路パッケージ - Google Patents

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Abstract

集積回路（ＩＣ）パッケージ（１００）が、リードフレーム（１０４）に取り付けられた集積回路ダイ（３４１）を含む封止パッケージ（１０６）を含む。コンタクト（１０２、１０３）のセットが、パッケージ（１００）上に形成され、コンタクトの各々が、露出されたコンタクト側壁表面と、露出されたコンタクト下側表面（８１３、８２３）とを有する。はんだぬれ性材料の保護層（８１４、８２４）が各コンタクト側壁表面を覆う。

Description

本願は、概して、集積回路パッケージに関し、より詳細には、事前に濡れさせた（pre-wetted）コンタクト側壁表面を備えるパッケージに関する。
クワッドフラットノーリード（ＱＦＮ）及びデュアルフラットノーリード（ＤＦＮ）などのフラットノーリードパッケージは、集積回路を印刷回路基板に物理的及び電気的に接続する。マイクロリードフレーム（ＭＬＦ）及びＳＯＮ（スモールアウトラインノーリード）としても知られるフラットノーリードは、スルーホールなしで集積回路（ＩＣ）を印刷回路基板（ＰＣＢ）の表面に接続する幾つかのパッケージ技術のうちの１つである、表面実装技術である。フラットノーリードは、平坦な銅リードフレーム基板でつくられる、ほぼチップスケールのプラスチック封止されたパッケージである。パッケージ底部上の周囲ランドが、ＰＣＢへの電気的接続を提供する。フラットノーリードパッケージは、ＩＣから出るＰＣＢへの熱伝達を改善するための露出されたサーマルパッドを含む。
車が安全及び高信頼性に対する現代の要求を満たすことを確実にするために、オートモーティブ業界は、ＯＥＭ（original equipment manufacturers）に、回路基板アッセンブリに対して１００％自動外観検査（ＡＶＩ：automatic visual inspection）を実施することを要求する。しかしながら、クワッドフラットノーリード（ＱＦＮ）パッケージは、パッケージが印刷回路基板（ＰＣＢ）上に正常にはんだ付けされたかどうかをＡＶＩが判定するために容易に観測可能なはんだ付け可能なピン／端子を有していない。パッケージ端部は、端子のための露出された銅を有する。これらは酸化しやすく、側壁はんだの濡れを困難にする。
集積回路（ＩＣ）パッケージが封止パッケージを含み、封止パッケージは、リードフレームに取り付けられた集積回路ダイを含む。露出されたコンタクト側壁表面と露出されたコンタクト下側表面とを各々有するコンタクトのセットが、リードフレームによって形成される。はんだぬれ性材料の保護層が、各コンタクト側壁表面を覆う。
自動外観検査（ＡＶＩ）を行う方法において、集積回路（ＩＣ）パッケージが、基板上のパッドにはんだ付けされる。ＩＣパッケージはコンタクトを有し、コンタクトの各々は、下側表面及び側壁表面を有する。ＩＣパッケージ上のコンタクトの各々に対するはんだ外形が、視覚的に検査され得る。ＩＣパッケージ上のコンタクトの各々について、はんだプロファイルが、コンタクト側壁を実質的に覆うフィレットを形成するとき、接合は合格となり得、そうではなく、はんだプロファイルがコンタクト側壁を実質的に覆うフィレットを形成しないとき、接合は不合格となり得る。
コンタクト側壁が事前錫めっきされているＱＦＮ ＩＣパッケージの例示である。
ＱＦＮパッケージが取り付けられたＰＣＢの側部断面図であり、ＱＦＮパッケージをはんだ付けすることに関する問題を図示する。
図１のＱＦＮを形成するために用いられ得るリードフレームストリップの上面図である。
図３のリードフレームストリップの部分のより詳細な図である。
図１のＱＦＮのコンタクト側壁表面を事前錫めっきするために用いられ得るステップのシーケンスを図示する。 図１のＱＦＮのコンタクト側壁表面を事前錫めっきするために用いられ得るステップのシーケンスを図示する。 図１のＱＦＮのコンタクト側壁表面を事前錫めっきするために用いられ得るステップのシーケンスを図示する。 図１のＱＦＮのコンタクト側壁表面を事前錫めっきするために用いられ得るステップのシーケンスを図示する。 図１のＱＦＮのコンタクト側壁表面を事前錫めっきするために用いられ得るステップのシーケンスを図示する。 図１のＱＦＮのコンタクト側壁表面を事前錫めっきするために用いられ得るステップのシーケンスを図示する。 図１のＱＦＮのコンタクト側壁表面を事前錫めっきするために用いられ得るステップのシーケンスを図示する。
図１のＱＦＮの製造の間のインクジェットプリンタの使用を図示する。 図１のＱＦＮの製造の間のインクジェットプリンタの使用を図示する。
ＰＣＢ上にはんだ付けされた図１のＱＦＮの側面図を図示する。
ＱＦＮ ＩＣのパッケージングを図示するフローチャートである。
図面において、一貫性のため、同一の要素は同様の参照数字で示されている。
コンタクト側壁はんだカバレージは５０〜９０％の間で変動し得るので、従来のＱＦＮパッケージで１００％のＡＶＩを実施することは困難となり得る。ＯＥＭは、アッセンブリプロセスが強調された粗悪なはんだ接合を有する真の故障と共に、疑似アッセンブリ故障に起因する歩留まり問題のために、付加的なコストを被り得る。ＡＶＩはＸ線撮像で補充され得るが、良好で信頼性のあるはんだ接合を検査するためにＸ線装置を用いると更なる費用が加わる。また、ＡＶＩシステムによっては、Ｘ線装置が利用できないことがある。
一実施例が、ＡＶＩによって検証され得る信頼性のある側壁はんだカバレージを可能にするために、パッケージ製造の間に事前錫めっきされたコンタクト側壁を備えるＱＦＮパッケージを含み得る。
図１は、コンタクト側壁が事前錫めっきされた、ＱＦＮ ＩＣパッケージ１００の例示である。ＱＦＮパッケージ１００の底部側が図示されている。クワッドフラットノーリード（ＱＦＮ）及びデュアルフラットノーリード（ＤＦＮ）などのフラットノーリードパッケージは、集積回路を印刷回路基板に物理的及び電気的に接続する。マイクロリードフレーム（ＭＬＦ）及びＳＯＮ（スモールアウトラインノーリード）としても知られるフラットノーリードは、スルーホールなしでＩＣをＰＣＢの表面に接続する幾つかのパッケージ技術のうちの１つである、表面実装技術である。フラットノーリードは、平坦な銅リードフレーム基板でつくられる、ほぼチップスケールのプラスチック封止パッケージである。パッケージ底部上の周囲ランドが、ＰＣＢへの電気的接続を提供する。フラットノーリードパッケージは、集積回路から出る（ＰＣＢへの）熱伝達を改善するための露出されたサーマルパッドを含む。熱伝達は、サーマルパッドにおける金属ビアによって更に促進され得る。ＱＦＮパッケージは、クワッドフラットパッケージ及びボールグリッドアレイに類似している。
ＱＦＮパッケージ１００は、コンタクト１０２及び１０３などの、底部側のパッケージの周囲に配列されるコンタクトのセットを含む。コンタクトの各々は、ＱＦＮパッケージ１００の底部側の露出された表面と、露出された側壁とを有する。サーマルパッド１０４は、ＱＦＮ１００の底部側の露出された表面を有する。集積回路ダイ（図示せず）が、サーマルパッド１０４の他方の側に取り付けられる。アッセンブリ全体は、様々なタイプのエポキシ化合物などのモールディング化合物１０６に封止される。ＱＦＮが図１に示されているが、他の実施例が、側壁コンタクト表面を有し得る１つ又は複数のコンタクトを含み得る他のタイプ集積回路パッケージを用い得る。
図２は、ＱＦＮパッケージ２１１、２２１が取り付けられたＰＣＢ２１０の側部断面図であり、ＱＦＮパッケージをはんだ付けすることに関する問題を図示する。この断面図は、コンタクト２１２を含むＱＦＮ２１０の一部と、コンタクト２２２を含むＱＦＮ２２１の一部とを図示する。上述したように、ＱＦＮパッケージにおける各コンタクトは、露出されたコンタクト下側表面２１３、２２３と、露出されたコンタクト側壁表面２１４、２２４とを有する。
ＰＣＢ２１０のアッセンブリの間、２１５、２２５で示すように、はんだを用いてＱＦＮがＰＣＢ２１０に取り付けられ得る。ＰＣＢ２１０のアッセンブリの後、２３０で示すようなカメラを用いてＡＶＩプロセスが成され得る。カメラ２３０は、カメラ２３０がＰＣＢ２１０の表面の上を移動し、あらゆるはんだ接合を視覚的に検査することを可能にするロボットアームに取り付けられ得る。あるいは、カメラ２３０は固定され得、カメラ２３０がＰＣＢ２１０上のすべてのはんだ接合を視覚的に検査し得るように、ＰＣＢ２１０を移動させ得るロボットテーブルにＰＣＢ２１０が取り付けられ得る。
はんだ接合２１５などのはんだ接合が、銅パッド２１６からコンタクト側壁表面２１４まで延びてコンタクト側壁表面全体を実質的に覆う、平滑なはんだフィレットを形成する場合、コンタクト２１２とＰＣＢパッド２１６との間に良好なはんだ接合が形成されたと仮定することができる。本明細書において用いられる場合、「実質的に覆う」という用語は、はんだフィレットが、９０〜９５％など、コンタクト側壁表面の大部分を覆うことを意味する。そのため、２２１で示すように、カメラ２３０がはんだ接合２１５の視野内にあるとき、ＡＶＩシステムは、はんだフィレットのサイズ及び構成に基づいて、良好なはんだ接合が形成されたと推論し得る。
銅表面上に形成された酸化物など、コンタクト側壁表面２２４上の汚染は、はんだの濡れ性を阻害し得る。この場合、コンタクト側壁表面２２４は、はんだオペレーション後に露出されたままとなり得る。多くの場合、コンタクト２２２の底部表面２２３が汚染されない限り、コンタクト２２２とＰＣＢパッド２２６との間に良好な接合が形成される。しかしながら、場合によっては、底部表面２２３上に汚染が存在する場合、又はＰＣＢパッド２２６上に汚染が存在する場合、又は不充分なはんだが塗布された場合など、良好なはんだ接合が形成されないことがある。従って、はんだ接合２２５などのはんだ接合がコンタクト側壁表面２２４を吸い上が（wick up）らない場合、２３２で示すように、コンタクト２２２とＰＣＢパッド２２６との間に良好なはんだ接合が形成されたことを視覚的検査によって知らせることは困難である。従って、はんだプロファイルが、コンタクト側壁の実質的な部分を覆うフィレットを含まない場合、接合が不合格となり得る。
図３は、図１のＱＦＮ１００を形成するために用いられ得るリードフレームストリップ３４０の上面図である。リードフレームストリップ３４０は、個々のリードフレームの一つ又はそれ以上のアレイを含み得る。リードフレームストリップ３４０は、典型的に、サーマルパッドとコンタクトとのパターンを形成するためにエッチング又はスタンピングされた銅シートから製造される。リードフレームストリップ３４０は、銅の酸化を防止し得、はんだ付けが容易な下側コンタクト表面を提供し得る、錫又はその他の金属でめっきされ得る。ＩＣダイが、３４１、３４２で示すように、個々のリードフレームの各々に取り付けられ得る。
図４は、リードフレームストリップ３４０の一部のより詳細な図である。個々のリードフレームの各々は、サーマルパッド４０４、４０５などのサーマルパッドを含む。個々のリードフレームの各々は、コンタクト４０２、４０３などの、サーマルパッドを囲むコンタクトのセットも含む。金属の犠牲ストリップが、全てのコンタクトを共に接続し、ソーイングプロセスがそれを除去するまで機械的サポートを提供する。ＩＣチップ３４１、３４２などのＩＣチップが各サーマルパッドに取り付けられる。次に、各ＩＣ上のボンドパッドをリードフレーム上のそれぞれのコンタクトに接続するために、ワイヤボンディングが実施され得る。次に、リードフレームストリップ３４０全体をモールド化合物の層で覆ってＩＣを封止し得る。リードフレームストリップ３４０は、その後、切断線４４８、４４９に沿って切断することによって、個々のパッケージ化されたＩＣにシンギュレートされ得る。
線４４８、４４９に沿って切断する前に、隣り合うリードフレームのコンタクトが共に接続される。例えば、コンタクト４０２及び４０３は、切断線４４９に沿って切断する前は単一のユニットである。リードフレームストリップ３４０をソーイングすると、各ＱＦＮパッケージのコンタクト側壁が生成されるが、結果のコンタクト側壁はむき出しの銅表面である。これらの露出された銅コンタクト側壁は、図２に関して説明したように、はんだの濡れ性を防止し得る酸化の影響を受ける。ここで、コンタクト側壁表面を事前錫めっきするために用いられ得るプロセスについてより詳細に説明する。
図５Ａ〜図５Ｇは、例えば、図１のＱＦＮ１００のコンタクト側壁表面を事前錫めっきするために用いられ得るステップのシーケンスを図示する。図５Ａ〜図５Ｇは、図４に図示するように、リードフレームストリップ３４０の一部の断面図である。図５Ａは、封止プロセス後のリードフレームストリップ３４０を図示する。ＩＣダイ３４１、３４２は、既知の又は今後開発されるダイ取り付けプロセスを用いて、それぞれのサーマルパッド４０４、４０５に取り付けられる。コンタクト要素４０１が、図５Ｂに図示される後のステップで切断されて、個別のコンタクト４０２、４０３が形成される。ボンドワイヤ５５１が、ＩＣダイ４０４上のボンドパッドを、コンタクト要素４０１の、後にコンタクト４０２となる部分に接続する。同様に、ボンドワイヤ５５２が、ＩＣダイ４０５上のボンドパッドを、コンタクト要素４０１の、後にコンタクト４０３となる部分に接続する。モールド化合物５０６が、既知の又は今後開発されるプロセスを用いてリードフレームストリップ３４０に塗布されている。
図５Ｂは、コンタクト要素４０１を個別のコンタクト４０２、４０３に分離する部分的に鋸切断されたトレンチ５６３を形成するためにソー（saw）５６２を用いるソーイングプロセスを図示する。ソーイングプロセスは、リードフレーム３４０の全体にわたって、（図４で図示するように）各切断線４４８、４４９に沿って同様の部分的に鋸切断されたトレンチを形成する。上述のように、各コンタクト要素（コンタクト要素４０１など）を個別のコンタクト（コンタクト４０２、４０３など）にソーイングすると、むき出しの銅コンタクト側壁表面が形成される。犠牲金属も、部分的鋸切断によって除去され得る。
部分的に鋸切断されたトレンチ５６３は、コンタクト４０２、４０３を完全に分離し、各コンタクト間の金属の犠牲ストリップを除去するために充分な深さであるが、封止されたリードフレームストリップ３４０を一ピースのままとするために充分な浅さである。
図５Ｃは、ディスペンサ５６４から、部分的に鋸切断されたトレンチ５６３内に事前錫めっき材料５６５を堆積するプロセスを図示する。「事前錫めっき材料」という用語は、むき出しのコンタクト側壁表面上に酸化又は他の汚染物が形成されるのを防止するために、むき出しのコンタクト側壁表面の上に保護層を形成するために用いられ得る任意のタイプの材料を指す。事前錫めっき材料の保護層は、パッケージがＰＣＢにはんだ付けされる際のはんだのためのぬれ性表面を提供する。
事前錫めっき材料５６５は、フラックスを含み得るはんだペーストとし得る。この場合、ディスペンサ５６４は、例えば、ＭＹ６００はんだジェットプリンタであり得、これは、ＰＣＢ上にはんだペーストドットをディスペンスするためにも用いられ得る。
別の実施例において、事前錫めっき材料５６５は、銀（Ａｇ）ナノ粒子を含むインクであり得る。銀ナノ粒子は、典型的に、サイズが１ｎｍ〜１００ｎｍの銀のナノ粒子である。「銀」であるとしばしば記載されるが、表面対バルク銀原子の比が大きいために、銀酸化物のパーセンテージが多いものもある。一般的に用いられる形状は球形の銀ナノ粒子であるが、菱形、八角形、又は他の形状を用いてもよい。
この場合、ディスペンサ５６４は、単一ノズル又はマルチノズルのインクジェットディスペンサであり得る。幾つかの実施例において、インクジェットディスペンサ５６４は、例えば、５００〜１０００個のインクジェットノズルを有し得る。ナノＡｇインクの堆積の前及び／又はその間に、むき出しの銅コンタクト側壁表面を洗浄するため、ギ酸などの還元ガスが用いられ得る。
図５Ｄ及び図５Ｅは、堆積された事前錫めっき材料５６５が加熱されて、リフローし、コンタクト４０２、４０３のコンタクト側壁表面を吸い上がってコンタクト側壁を濡らし、それによって、はんだ濡れ性材料の保護層で各コンタクト４０２、４０３のコンタクト側壁表面全体を覆う事前錫めっき層５６６、５６７を形成する、ベーキングプロセスを図示する。
ベーキング温度は、事前錫めっき材料をリフローさせるために充分に高いが、封止材料５０６にダメージを与えるほど高くはないように、選択される。事前錫めっき材料５６５がはんだペーストである場合、約２００〜２８０℃の範囲の温度が用いられ得る。事前錫めっき材料５６５がナノＡｇである場合、例えば、約１５０〜２５０℃の範囲の温度が用いられ得る。
２つのコンタクト４０２、４０３のみが図示されているが、リードフレームストリップ３４０上のコンタクトの全てが同様に処理されている。
図５Ｆは、部分的に鋸切断されたトレンチ５６３が充填材料５６８で充填され得る充填プロセスを図示する。充填材料５６８は、例えば、モールド化合物５０６と同様のエポキシ化合物であり得る。充填材料５６８は、例えば、既知の又は今後開発される印刷プロセスを用いて適用され得る。部分的に鋸切断されたトレンチ５６３を充填することにより、例えば、平滑な側部を有する最終的なＱＦＮパッケージが得られ得る。
図５Ｇは、ソー５７１を用いて（図４に図示するように）切断線４４８、４４９を完全にソーイングすることによって、封止されたリードフレームストリップ３４０を個々のＱＦＮパッケージにシンギュレートするソーイングプロセスを図示する。
再び図５Ｂを参照すると、部分的に鋸切断されたトレンチ５６３は、封止前の機械的サポートを提供したコンタクトの各々の間の犠牲金属ストリップを除去するために充分な幅の幅５７４を有する。ソー５７１は、部分的に鋸切断されたトレンチ５６３の幅５７４より狭い幅５７３を有する切り口（kerf）を生成するように選択され、その結果、事前錫めっきされた層５６６、５６７の少なくとも一部がコンタクト４０２、４０３のコンタクト側壁表面上に残り、各パッケージがシンギュレートされた後の保護層を形成する。
図６は、リードフレーム３４０の底部表面の一部の拡大図である。この例において、コンタクトは約２４０μｍ幅であり、コンタクトとコンタクトとの間隔は約２６０μｍである。部分的に鋸切断されたトレンチ５６３の幅５７４は、約２００μｍである。
図７は、図１のＱＦＮの製造の間のマルチヘッドインクジェットプリンタの使用を図示する。上述したように、事前錫めっき材料５６５は、銀（Ａｇ）ナノ粒子を含むインクであり得る。この場合、ディスペンサ５６４は、単一又はマルチノズルインクジェットディスペンサであり得る。幾つかの実施例において、インクジェットディスペンサ５６４が、例えば、５００〜１０００個のインクジェットノズルを有し得る。ナノＡｇインクの堆積の前及び／又はその間に、露出された銅コンタクト側壁表面を洗浄するために、ギ酸などの還元ガスが用いられ得る。
図８は、ＰＣＢ８１０上にはんだ付けされた図１のＱＦＮ１００の側部断面図を図示する。ＱＦＮは、サーマルパッド１０４と、コンタクト１０２、１０３によって表されるような、サーマルパッド１０４を囲むコンタクトのセットとを有するリードフレームを含む。コンタクトの各々は、ＱＦＮパッケージ１００の底部側の露出された表面と、露出された側壁とを有する。例えば、コンタクト１０２は、ＱＦＮパッケージ１００の底部側の露出された下側表面８１３と、露出されたコンタクト側壁８１４とを有する。同様に、コンタクト１０３は、ＱＦＮパッケージ１００の底部側の露出された下側表面８２３と、露出されたコンタクト側壁８２４とを有する。各コンタクト側壁表面は、図５Ａ〜図５Ｇに関してより詳細に記載したプロセスによって事前錫めっきされている。ＩＣダイ３４１は、既知の又は今後開発されるダイ取り付け材料８５４を用いてサーマルパッド１０４に取り付けられる。
コンタクト１０２は、はんだ８１５によってＰＣＢ８１０上のパッド８１６に接続される。同様に、コンタクト１０３は、はんだ８２５によってＰＣＢ８１０上のパッド８２６に接続される。サーマルパッド１０４は、はんだ８３０によってパッド８３１に接続され得る。ＰＣＢ８１０は、非導電性基板上に積層された銅シートからエッチングされた、導電性トラック、パッド、及びその他の特徴を用いて、電子的構成要素を機械的にサポートし、電気的に接続する。構成要素（例えば、コンデンサ、抵抗器、又は能動デバイス）は、概して、ＰＣＢ上にはんだ付けされる。高度なＰＣＢは、基板に埋め込まれた構成要素を含み得る。
ＰＣＢ８１０は、片側層（一つの銅層）、両側層（二つの銅層）、又は、多層（外側層及び内側層）とし得る。異なる層上の導体がビアで接続され得る。ガラスエポキシが主要な絶縁基板であるが、種々の実施例が、様々なタイプの既知の又は今後開発されるＰＣＢを用い得る。
より詳細に上述したように、コンタクト側壁表面８１４、８２４などのＱＦＮ１００のコンタクト側壁表面を事前錫めっきすることによって、はんだ接合８１５、８２５によって示されるように、各コンタクトはんだ接合が、コンタクト側壁表面を吸い上がり、フィレットを形成し得る。その後、ＡＶＩが、適切なはんだ接合が形成されたかどうかを信頼性をもって決定し得る。
図９は、ＱＦＮ ＩＣの製造を図示するフローチャートである。半導体ウェハが、集積回路のセットを形成するように製造され得、集積回路のセットは、ボックス９００に示されるように、既知の又は今後開発される処理技術を用いて、個々のダイにシンギュレートされ得る。
次に、ボックス９０２で示すように、ダイのセットが単一リードフレームストリップに取り付けられ得、既知の又は今後開発されるダイ取り付け処理を用いてリードフレームストリップ上のコンタクトにワイヤボンディングされ得る。
次に、既知の又は今後開発される封止材料を用いて、ボックス９０４で示すように、モールド化合物を用いてリードフレームストリップ全体が封止され得る。
ボックス９０６に示されるように、封止されたリードフレームストリップは、部分的にソーイングされ、図４及び図５Ｂに関してより詳細に記載したように、各個々のリードフレーム間に部分的に鋸切断されたトレンチを形成する。各部分的に鋸切断されたトレンチは、隣り合う個々のリードフレーム間のコンタクトを完全に分離し、各コンタクト間の金属の犠牲ストリップを除去するために充分に深いが、封止されたリードフレームストリップが一ピースのままであるために充分な浅さである。
ボックス９０８で示されるように、事前錫めっき材料が、ディスペンサから、部分的に鋸切断されたトレンチにディスペンスされ得る。事前錫めっき材料は、フラックス、銀（Ａｇ）ナノ粒子を含むインクなどを含み得る、はんだペーストであり得る。ナノＡｇインクの堆積の前及び／又はその間に、むき出しの銅コンタクト側壁表面を洗浄するために、ギ酸などの還元ガスが用いられ得る。
ボックス９１０に示されるように、ベーキングプロセスが実施され得、堆積された事前錫めっき材料が加熱され、リフローし、コンタクトのコンタクト側壁表面を吸い上がってコンタクト側壁を濡らし、それによって、各コンタクトのコンタクト側壁表面全体を覆う事前錫めっき層を形成する。
ボックス９１２で示すように、部分的に鋸切断されたトレンチが充填材料で充填され得る背面充填プロセスが実施され得る。充填材料は、例えば、ステップ９０４で用いられるモールド化合物と同様のエポキシ化合物であり得る。充填材料は、例えば、既知の又は今後開発される印刷プロセスを用いて塗布され得る。部分的に鋸切断されたトレンチを充填することが、例えば、平滑な側部を有する最終的なＱＦＮパッケージをもたらし得る。
ボックス９１４に示されるように、ソーイングプロセスが実施され得、封止されたリードフレームストリップが、既知の又は今後開発されるソーイングプロセスを用いて各個々のリードフレーム間を完全にソーイングすることによって、個々のＱＦＮパッケージにシンギュレートされる。ステップ９０６で形成された部分的に鋸切断されたトレンチは、封止前に機械的サポートを提供したコンタクトの各々の間の犠牲金属ストリップを除去するために充分に幅広い幅を有する。最終的なソープロセスは、部分的に鋸切断されたトレンチの幅より狭い幅を有する切り口を生成するように選択され、その結果、事前錫めっきされた層の少なくとも一部がコンタクトのコンタクト側壁表面上に残るようにする。
コンタクト側壁酸化の問題に対する以前の解決策では、隣り合うコンタクトを完全には分離しない部分的な切断を行い、続いて、電気めっきオペレーションを行っていた。電気めっきを行うために各コンタクトに対する電気伝導率が必要とされるため、コンタクトを完全に分離することはできなかった。従って、シンギュレーション後、コンタクト側壁表面の一部は、酸化を受けたむき出しの銅であった。実施例は、コンタクト側壁表面の一部のみの酸化から生じる問題を克服する。
他の実施例
本明細書においてナノＡｇインクが事前錫めっき材料として記載されているが、錫ナノ粒子、金ナノ粒子などの他のタイプの導電性インクを用いてもよい。
ＱＦＮパッケージに基づく例示の一実施例が本明細書に記載されているが、他の実施例が、デュアルフラットノーリードパッケージ（ＤＦＮ）、シングルフラットノーリードパッケージ、頂部露出パッドリードレスパッケージ、シン（thin）リードレスパッケージ、及びウルトラシン（ultra thin）リードレスパッケージなどの他のリードレス構成を用い得る。
本明細書において、完成したリードフレームストリップをシンギュレートするためにソーイングを説明するが、別の実施例が、レーザー切断、ウォータージェット切断などの他の手法をシンギュレーションのために用い得る。
本明細書において銅リードフレームストリップが記載されているが、他の実施例が、酸化を受ける、他の導電性金属又は非金属性材料から構築されたリードフレームを用い得る。
本明細書において、リードフレームの表面の錫めっきが、露出されたコンタクト下側表面を保護するように記載されているが、別の実施例が、リードフレーム表面の酸化を防止し、はんだぬれ性である別の材料を用いて、リードフレームストリップの表面を処理し得る。
本明細書において、幾つかの相互接続層を有し得るガラスエポキシ印刷回路基板が記載されているが、別の実施例が、多層セラミックなどの異なる基板を用い得る。
本記載において、「結合」という用語及びその派生語は、間接的、直接的、光学的、及び／又はワイヤレスの電気的接続を意味する。従って、第１のデバイスが第２のデバイスに結合する場合、その接続は、直接的な電気的接続を介するものであり得、他のデバイス及び接続を介した間接的な電気的接続を介するものであり得、光学的電気的接続を介するものであり得、及び／又はワイヤレス電気的接続を介するものであり得る。
本明細書において、方法のステップが逐次的に提示及び説明され得るが、図示及び説明したステップのうちの１つ又は複数が、省略され得、繰り返され得、同時に実施され得、かつ／又は、図示され及び／又は本明細書で説明された順序とは異なった順序で実施され得る。従って、実施例は、図示され及び／又は本明細書で説明されるステップの特定の順序に限定されない。
本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。

Claims (15)

  1. 集積回路（ＩＣ）パッケージであって、
    リードフレームに取り付けられる集積回路ダイを含む封止パッケージ、
    露出されたコンタクト側壁表面と露出されたコンタクト下側表面とを各々が有する、コンタクトのセット、及び
    各コンタクト側壁表面を覆う材料の保護層、
    を含む、ＩＣパッケージ。
  2. 請求項１に記載のＩＣパッケージであって、材料の前記保護層が銀ナノ粒子を含む、ＩＣパッケージ。
  3. 請求項１に記載のＩＣパッケージであって、材料の前記保護層がはんだである、ＩＣパッケージ。
  4. 請求項１に記載のＩＣパッケージであって、前記リードフレームが銅である、ＩＣパッケージ。
  5. 請求項１に記載のＩＣパッケージであって、各露出されたコンタクト下側表面が錫めっきで覆われている、ＩＣパッケージ。
  6. 方法であって、
    個々のリードフレームを有するリードフレームストリップを封止することであって、前記リードフレームストリップが、前記個々のリードフレームに取り付けられるＩＣダイを含み、少なくとも２つの隣接する個々のリードフレームがコンタクト要素を共有する、前記封止すること、
    コンタクト側壁表面を形成するために、前記コンタクト要素に隣接する前記封止されたリードフレームストリップにトレンチを部分的にソーイングすること、
    前記トレンチに事前錫めっき材料を堆積すること、
    前記コンタクト側壁表面を前記事前錫めっき材料で覆うため、前記事前錫めっき材料をリフローすること、
    前記封止されたリードフレームストリップを、コンタクト側壁表面を各々有する個々のＩＣパッケージに分離すること、
    を含み、
    前記事前錫めっき材料が前記コンタクト側壁表面上に保護層を形成する、
    方法。
  7. 請求項６に記載の方法であって、事前錫めっき材料の層が銀ナノ粒子を含む、方法。
  8. 請求項６に記載の方法であって、事前錫めっき材料の層がはんだである、方法。
  9. 請求項６に記載の方法であって、前記事前錫めっき材料が、インクジェットプリンタを用いて堆積される、方法。
  10. 請求項６に記載の方法であって、前記封止されたフレームストリップを個々のＩＣパッケージに分離することが、前記トレンチより薄い切り口（kerf）を生成する、方法。
  11. 請求項６に記載の方法であって、前記封止されたリードフレームストリップを個々のＩＣパッケージに分離する前に、前記トレンチを背面充填することを更に含む、方法。
  12. 自動外観検査（ＡＶＩ：automatic visual inspection）を実施するための方法であって、
    基板上のパッドに集積回路（ＩＣ）パッケージをはんだ付けすることであって、前記ＩＣパッケージがコンタクトを有し、前記コンタクトの各々が下側表面と側壁表面とを有する、前記はんだ付けすること、
    前記ＩＣパッケージ上のコンタクトと前記基板上のパッドとの間のはんだ接合のはんだプロファイルを視覚的に検査すること、及び
    前記はんだプロファイルが、前記コンタクトの前記側壁表面の実質的な部分を覆うフィレットを含まないとき、前記はんだ接合を不合格とすること、
    を含む、方法。
  13. 請求項１２に記載の方法であって、前記はんだプロファイルが、前記コンタクトの前記側壁表面の実質的な部分を覆うフィレットを含むとき、前記はんだ接合を合格とすることを更に含む、方法。
  14. 請求項１２に記載の方法であって、前記コンタクトの各々の前記側壁表面の実質的な部分が、材料の保護層で覆われている、方法。
  15. 請求項１４に記載の方法であって、材料の前記保護層が銀ナノ粒子を含む、方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3874595A1 (en) 2018-10-30 2021-09-08 Excelitas Canada, Inc. Low inductance laser driver packaging using lead-frame and thin dielectric layer mask pad definition
US11127660B2 (en) 2018-12-31 2021-09-21 Microchip Technology Incorporated Surface-mount integrated circuit package with coated surfaces for improved solder connection
CN110449683B (zh) * 2019-07-31 2021-02-09 嘉兴军胜电子科技有限公司 一种高可靠应用印制电路板组件qfn装焊预处理方法
US20220059439A1 (en) * 2020-08-21 2022-02-24 Texas Instruments Incorporated Solder printing
US12040260B2 (en) 2020-12-31 2024-07-16 Texas Instruments Incorporated Electronic package with surface contact wire extensions
US20230098907A1 (en) * 2021-09-30 2023-03-30 Texas Instruments Incorporated Package geometries to enable visual inspection of solder fillets

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008112961A (ja) * 2006-10-04 2008-05-15 Rohm Co Ltd 半導体装置の製造方法および半導体装置
JP2015060917A (ja) * 2013-09-18 2015-03-30 セイコーインスツル株式会社 半導体装置およびその製造方法
US20160172275A1 (en) * 2014-12-10 2016-06-16 Stmicroelectronics S.R.L. Package for a surface-mount semiconductor device and manufacturing method thereof
US9576886B1 (en) * 2015-09-01 2017-02-21 Texas Instruments Incorporated Flat no-lead packages with electroplated edges

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6415397B1 (en) 1998-04-08 2002-07-02 Kingston Technology Company Automated multi-PC-motherboard memory-module test system with robotic handler and in-transit visual inspection
US6812548B2 (en) * 2001-11-30 2004-11-02 Intel Corporation Backside metallization on sides of microelectronic dice for effective thermal contact with heat dissipation devices
US6908784B1 (en) * 2002-03-06 2005-06-21 Micron Technology, Inc. Method for fabricating encapsulated semiconductor components
US20050146160A1 (en) 2003-12-18 2005-07-07 Beauchamp Michael L. Home utility management vehicle mini van or HUM V Mini Van
GB0412949D0 (en) * 2004-06-10 2004-07-14 Inverness Medical Switzerland Improvements in or relating to lateral flow assay devices
US20060255102A1 (en) * 2005-05-11 2006-11-16 Snyder Rick B Technique for defining a wettable solder joint area for an electronic assembly substrate
US8183095B2 (en) 2010-03-12 2012-05-22 Stats Chippac, Ltd. Semiconductor device and method of forming sacrificial protective layer to protect semiconductor die edge during singulation
US10199311B2 (en) * 2009-01-29 2019-02-05 Semiconductor Components Industries, Llc Leadless semiconductor packages, leadframes therefor, and methods of making
US10163766B2 (en) * 2016-11-21 2018-12-25 Semiconductor Components Industries, Llc Methods of forming leadless semiconductor packages with plated leadframes and wettable flanks
US8841758B2 (en) 2012-06-29 2014-09-23 Freescale Semiconductor, Inc. Semiconductor device package and method of manufacture
US8884414B2 (en) 2013-01-09 2014-11-11 Texas Instruments Incorporated Integrated circuit module with dual leadframe
US9576884B2 (en) * 2013-03-09 2017-02-21 Adventive Ipbank Low profile leaded semiconductor package
CN105206596B (zh) * 2014-06-06 2018-12-07 恩智浦美国有限公司 具有弯折引线的封装集成电路器件
US20160148877A1 (en) * 2014-11-20 2016-05-26 Microchip Technology Incorporated Qfn package with improved contact pins
US11348806B2 (en) * 2014-12-23 2022-05-31 Texas Instruments Incorporated Making a flat no-lead package with exposed electroplated side lead surfaces
US9966326B2 (en) 2015-03-16 2018-05-08 Unisem (M) Berhad Lead frames with wettable flanks
US9780060B2 (en) * 2015-12-03 2017-10-03 Texas Instruments Incorporated Packaged IC with solderable sidewalls

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008112961A (ja) * 2006-10-04 2008-05-15 Rohm Co Ltd 半導体装置の製造方法および半導体装置
JP2015060917A (ja) * 2013-09-18 2015-03-30 セイコーインスツル株式会社 半導体装置およびその製造方法
US20160172275A1 (en) * 2014-12-10 2016-06-16 Stmicroelectronics S.R.L. Package for a surface-mount semiconductor device and manufacturing method thereof
US9576886B1 (en) * 2015-09-01 2017-02-21 Texas Instruments Incorporated Flat no-lead packages with electroplated edges

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