JP7382354B2 - 半導体装置、および、半導体装置の製造方法 - Google Patents

半導体装置、および、半導体装置の製造方法 Download PDF

Info

Publication number
JP7382354B2
JP7382354B2 JP2020572222A JP2020572222A JP7382354B2 JP 7382354 B2 JP7382354 B2 JP 7382354B2 JP 2020572222 A JP2020572222 A JP 2020572222A JP 2020572222 A JP2020572222 A JP 2020572222A JP 7382354 B2 JP7382354 B2 JP 7382354B2
Authority
JP
Japan
Prior art keywords
plating layer
back surface
semiconductor device
lead
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020572222A
Other languages
English (en)
Other versions
JPWO2020166512A1 (ja
Inventor
自由 福井
貴樹 高橋
香奈子 出口
賢太郎 那須
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Publication of JPWO2020166512A1 publication Critical patent/JPWO2020166512A1/ja
Application granted granted Critical
Publication of JP7382354B2 publication Critical patent/JP7382354B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4842—Mechanical treatment, e.g. punching, cutting, deforming, cold welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H01L2221/68331—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding of passive members, e.g. die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/48175—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49431—Connecting portions the connecting portions being staggered on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Description

本開示は、半導体装置、および、半導体装置の製造方法に関する。
半導体素子（トランジスタ等）を備えた半導体装置は、様々な構成が提案されている。半導体装置の一例として、半導体素子が封止樹脂で覆われた半導体装置がある。このような半導体装置は、リードフレームに半導体素子を搭載し、当該半導体素子（およびリードフレームの一部）を封止樹脂で覆った後、リードフレームおよび封止樹脂を所定の切断線に沿って切断することで製造される。
上述した構成を有する半導体装置は、たとえば、接合材を介して回路基板に実装される。この際に、半導体装置が適切に回路基板に実装されているか否かを確認する手段として、接合材の状態を外部から視認できることが望ましい。その一例として、特許文献１は、半導体装置の裏面（回路基板に対向する面）の縁部に傾斜を設けることを教示している。具体的には、同文献の教示によれば、リードフレームに半導体素子が搭載されて封止樹脂が形成されたのち、リードフレームを裏面からハーフカットすることで傾斜した切断面が形成される。さらに、リードフレームの裏面および切断面にめっき層を形成し、リードフレームに対してフルカットが行われる。
特許文献１に開示された半導体装置の製造工程には、上述の工程のほか、半導体素子の電極とリードフレームとをワイヤでつなぐワイヤボンディング工程が含まれる。また、ワイヤボンディング工程の前には、ボンディングワイヤの接着性を向上させるため、リードフレーム上にたとえばＡｇめっき層が形成される。このとき、Ａｇめっき層によるリードフレームと封止樹脂との密着性低下を防ぐために、Ａｇめっき層はボンディングワイヤがボンディングされる領域だけに限定して形成される。また、ハーフカット工程の前には、切削によりリードフレームにバリが発生することを抑制するため、リードフレームの裏面にたとえばＳｎめっき層が形成される。さらに、上述したように、ハーフカット工程の後には、ハーフカットにより露出した切断面を覆うために再度Ｓｎめっき層が形成される。つまり、従来の製造方法によれば、少なくとも３回のめっき工程が必要になる。
特開２００５-３８９２７号公報
上記した事情に鑑み、本開示は、製造工程を簡略化できる半導体装置を提供することをその課題とする。
本開示に基づき提供される半導体装置は、厚さ方向において互いに反対側を向く第１主面および第１裏面と、前記第１裏面から前記第１主面側に凹む第１凹部と、を有する第１リードと；前記第１主面に搭載された半導体素子と；前記半導体素子を覆う封止樹脂部と；前記第１主面および前記第１裏面に接して形成された第１めっき層と；第２めっき層と、を備える。前記第１凹部は、前記封止樹脂部から露出している。前記第１めっき層は、前記第１裏面を覆う第１部を有している。前記第２めっき層は、前記第１凹部および前記第１部に接して形成されている。このような構成によれば、第１めっき層の形成と第２めっき層の形成の２回のめっき工程で、半導体装置を製造することができ、製造工程の簡略化に資する。
本開示のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
第１実施形態にかかる半導体装置を示す斜視図である。 図１に示す半導体装置の斜視図であって、底面側を上側にした状態を示す。 図１に示す半導体装置の平面図である。 図１に示す半導体装置の底面図である。 図３のＶ－Ｖ線に沿う断面図である。 図３のＶＩ－ＶＩ線に沿う断面図である。 図３のＶＩＩ－ＶＩＩ線に沿う断面図である。 図１に示す半導体装置の要部拡大断面図である。 図１に示す半導体装置の製造工程を示す平面図である。 図１に示す半導体装置の製造工程を示す断面図である。 図１に示す半導体装置の製造工程を示す平面図である。 図１に示す半導体装置の製造工程を示す断面図である。 図１に示す半導体装置の製造工程を示す断面図である。 図１に示す半導体装置の製造工程を示す断面図である。 図１に示す半導体装置の製造工程を示す断面図である。 図１に示す半導体装置の製造工程を示す断面図である。 図１に示す半導体装置の変形例の要部拡大断面図である。 図１に示す半導体装置の変形例の要部拡大断面図である。 図１に示す半導体装置の変形例の要部拡大断面図である。 第２実施形態にかかる半導体装置を示す斜視図であって、底面側を上側にした状態を示す。 図２０に示す半導体装置の底面図である。 図２０に示す半導体装置の製造工程を示す平面図である。 図２０に示す半導体装置の製造工程を示す底面図である。 第３実施形態にかかる半導体装置を示す断面図である。 第４実施形態にかかる半導体装置を示す平面図である。
以下、本開示の好ましい実施の形態を、添付図面を参照して具体的に説明する。
図１～図７に基づき、本開示の第１実施形態にかかる半導体装置Ａ１について説明する。図示された半導体装置Ａ１は、複数のリード１～３、半導体素子６、ボンディングワイヤ７１，７２、および封止樹脂部８を備える。
図１は、半導体装置Ａ１を示す斜視図である。図２は、半導体装置Ａ１を示す斜視図であって、底面側を上側にした状態の図である。図３は、半導体装置Ａ１を示す平面図である。図３においては、理解の便宜上、封止樹脂部８を透過して、封止樹脂部８の外形を想像線（二点鎖線）で示している。図４は、半導体装置Ａ１を示す底面図である。図５は、図３のＶ－Ｖ線に沿う断面図である。図６は、図３のＶＩ－ＶＩ線に沿う断面図である。図７は、図３のＶＩＩ－ＶＩＩ線に沿う断面図である。図８は、図５の丸Ｂの部分を拡大した要部拡大断面図である。
半導体装置Ａ１は、様々な機器の回路基板に表面実装される装置である。半導体装置Ａ１の厚さ方向視の形状は矩形状である。説明の便宜上、半導体装置Ａ１の厚さ方向をｚ方向とし、ｚ方向に直交する半導体装置Ａ１の一方の辺に沿う方向（図３における左右方向）をｘ方向、ｚ方向およびｘ方向に直交する方向（図３における上下方向）をｙ方向とする。半導体装置Ａ１の大きさは特に限定されず、図に示す例においては、たとえばｘ方向寸法が１～３ｍｍ程度、ｙ方向寸法が１～３ｍｍ程度、ｚ方向寸法が０．３～１ｍｍ程度である。
図３に示すように、リード１(第１リード)は、半導体素子６を支持しており、リード２，３（第２、第３リード）は、半導体素子６とボンディングワイヤ（後述）を介して導通している。リード１～３は、たとえば、金属板に打ち抜き加工やエッチング処理等を施すことにより形成されている。リード１～３は、金属からなり、好ましくはＣｕおよびＮｉのいずれか、またはこれらの合金や４２アロイなどからなる。図に示す例においては、リード１～３は、Ｃｕからなる。リード１～３の厚さは、たとえば０．０８～０．３ｍｍであり、図に示す例においては０．２ｍｍ程度である。
図３に示すように、第１リード１は、半導体装置Ａ１のｙ方向の一方端（図３においては上側）に配置され、ｘ方向の全体に広がっている。第２リード２と第３リード３とは、半導体装置Ａ１のｙ方向の他方端（図３においては下側）に、それぞれ第１リード１から離間して、また、ｘ方向に並んで互いに離間して配置されている。ｚ方向視寸法（面積）は、第１リード１が最大であり、第３リード３が最小である。
図に示す例では、第１リード１は、搭載部１１０、複数の端子部１２０、および複数の連結部１３０を備える。
搭載部１１０は、ｚ方向視略矩形状である。搭載部１１０は、搭載部主面１１１、搭載部裏面１１２、および搭載部凹部１１３を有する。搭載部主面１１１および搭載部裏面１１２は、ｚ方向において互いに反対側を向いている。搭載部主面１１１は、図５～図７の上方を向く面である。搭載部主面１１１は、半導体素子６が搭載される面である。搭載部裏面１１２は、図５～図７の下方を向く面である。搭載部裏面１１２は、封止樹脂部８から露出して、裏面端子になる。搭載部凹部１１３は、搭載部１１０の一部が搭載部裏面１１２から搭載部主面１１１側に凹んだ部分である。搭載部１１０のうち搭載部凹部１１３が位置する部分の厚さ（ｚ方向の寸法）は、搭載部裏面１１２が位置する部分の厚さの半分程度である。搭載部凹部１１３は、たとえばハーフエッチング処理により形成される。図７に示すように、搭載部凹部１１３は、封止樹脂部８から露出せず、封止樹脂部８によって覆われている。これにより、第１リード１が封止樹脂部８から剥離することが抑制される。搭載部１１０の形状は図示の例に限定されない。搭載部１１０は、搭載部凹部１１３を備えなくてもよい。
端子部１２０は、搭載部１１０に繋がっており、ｚ方向視略矩形状である。端子部１２０は、搭載部１１０のｘ方向の両端面にそれぞれ２個ずつ合計４個配置されている。各端子部１２０は、端子部主面１２１、端子部裏面１２２、端子部端面１２３、および端子部凹部１２４を有する。端子部主面１２１および端子部裏面１２２は、ｚ方向において互いに反対側を向いている。端子部主面１２１は、図５～図７の上方を向く面である。端子部主面１２１と搭載部主面１１１とは、面一になっている。端子部裏面１２２は、図５～図７の下方を向く面である。端子部裏面１２２と搭載部裏面１１２とは、面一になっている。端子部端面１２３は、端子部主面１２１および端子部裏面１２２に直交し、端子部主面１２１に繋がる面であり、ｘ方向外側を向く面である。端子部端面１２３は、後述する製造工程における第１切断工程でのフルカットダイシングにより形成される。端子部凹部１２４は、端子部裏面１２２から端子部主面１２１側に凹んでおり、端子部裏面１２２のｘ方向外側の端縁に位置し、ｙ方向の両端まで延びている。端子部凹部１２４は、端子部裏面１２２および端子部端面１２３に繋がっている。端子部凹部１２４は、後述する製造工程における溝部形成工程でのハーフカットダイシングにより形成される。端子部端面１２３、端子部裏面１２２、および端子部凹部１２４は、それぞれ封止樹脂部８から露出して互いに繋がっており、端子になる（図４および図５参照）。端子部１２０の形状、配置位置および個数は限定されない。
連結部１３０は、搭載部１１０に繋がっており、ｚ方向視略矩形状である。連結部１３０は、搭載部１１０のｙ方向の一方端面（図３においては上方を向く端面）にｘ方向に３個並んで配置されている。連結部１３０の厚さ（ｚ方向の寸法）は、搭載部凹部１１３が位置する搭載部１１０の厚さと同程度である。連結部１３０は、たとえばハーフエッチング処理により形成される。各連結部１３０は、連結部主面１３１、連結部裏面１３２、および連結部端面１３３を有する。連結部主面１３１および連結部裏面１３２は、ｚ方向において互いに反対側を向いている。連結部主面１３１は、図５～図７の上方を向く面である。連結部主面１３１と搭載部主面１１１とは、面一になっている。したがって、搭載部主面１１１、端子部主面１２１および連結部主面１３１は、面一の一体となった面になっている（図３参照）。連結部裏面１３２は、図５～図７の下方を向く面である。連結部裏面１３２と搭載部凹部１１３とは、面一になっている。連結部端面１３３は、連結部主面１３１および連結部裏面１３２を繋ぐ面であり、ｙ方向外側を向く面である。連結部端面１３３は、後述する製造工程における第２切断工程でのフルカットダイシングにより形成される。連結部端面１３３は、封止樹脂部８から露出している。連結部１３０の形状、配置位置および個数は限定されない。
図５、図７、および図８に示すように、第１リード１の表面の大部分は、第１めっき層４１により覆われている。具体的には、第１リード１における搭載部主面１１１、端子部主面１２１および連結部主面１３１が第１めっき層４１により覆われ、かつ、第１リード１における搭載部裏面１１２、搭載部凹部１１３、端子部裏面１２２および連結部裏面１３２が第１めっき層４１により覆われている。図８に示すように、第１めっき層４１は、Ｎｉめっき層（内側層）４１１、Ｐｄめっき層（中間層）４１２およびＡｕめっき層（外側層）４１３が積層されたものである。
Ｎｉめっき層４１１は、第１リード１に接するように形成されている。Ｎｉめっき層４１１は、ＮｉまたはＮｉ合金からなる。Ｎｉめっき層４１１の表面（第１リード１とは反対側の面）には、粗いＮｉの層が形成されていてもよい。Ｎｉめっき層４１１の厚さは、たとえば０．５μｍ～２．０μｍである。Ｐｄめっき層４１２は、Ｎｉめっき層４１１に接し且つ重なるように形成されている。Ｐｄめっき層４１２の厚さは、たとえば０．０１μｍ～０．１５μｍである。Ａｕめっき層４１３は、Ｐｄめっき層４１２に接し且つ重なるように形成されている。Ａｕめっき層４１３の厚さは、たとえば０．００３μｍ～０．０１５μｍである。第１めっき層４１の構成は限定されない。
後述するように、製造工程において、リードフレームの全面に第１めっき層４１が形成されるが、端子部端面１２３および連結部端面１３３は、第１切断工程または第２切断工程で切断された切断面なので、第１めっき層４１が形成されていない。
図５および図７に示すように、第１めっき層４１は、搭載部裏面１１２および端子部裏面１２２に形成された部分（「第１部」）を有する。この第１めっき層４１の第１部と端子部凹部１２４とには、第２めっき層４２が形成されている。第２めっき層４２は、第１リード１の母材であるＣｕよりはんだ濡れ性が高い材料で形成される。第２めっき層４２は、Ｓｎを主成分とする合金からなる。当該合金として具体的には、Ｓｎ－Ｓｂ系合金またはＳｎ－Ａｇ系合金などの鉛フリーはんだである。第２めっき層４２の構成は限定されない。
端子部端面１２３には第１めっき層４１および第２めっき層４２が形成されていないが、端子部凹部１２４には第２めっき層４２が形成されている。したがって、半導体装置Ａ１を回路基板に実装した場合、端子部凹部１２４の第２めっき層４２にはんだフィレットが形成される。これにより、半導体装置Ａ１の回路基板への実装強度を高めることができる。また、実装後の第１リード１と回路基板との接合状態を、外観検査により容易に判断できる。
第２リード２は、ｚ方向視において、半導体装置Ａ１の角部（図３においては右下の角部）に配置され、ワイヤボンディング部２１０、端子部２２０、および連結部２３０を備えている。
ワイヤボンディング部２１０は、ｚ方向視においてｘ方向に長い略矩形状であり、第２リード２において第１リード１側に位置する。ワイヤボンディング部２１０は、ワイヤボンディング部主面２１１、ワイヤボンディング部裏面２１２、およびワイヤボンディング部凹部２１３を有する。ワイヤボンディング部主面２１１およびワイヤボンディング部裏面２１２は、ｚ方向において互いに反対側を向いている。ワイヤボンディング部主面２１１は、図５～図７の上方を向く面である。ワイヤボンディング部主面２１１は、ボンディングワイヤ７１がボンディングされる面である。ワイヤボンディング部裏面２１２は、図５～図７の下方を向く面である。ワイヤボンディング部裏面２１２は、封止樹脂部８から露出して、裏面端子になる。ワイヤボンディング部凹部２１３は、ワイヤボンディング部２１０の一部がワイヤボンディング部裏面２１２からワイヤボンディング部主面２１１側に凹んだ部分である。ワイヤボンディング部２１０のうちワイヤボンディング部凹部２１３が位置する部分の厚さ（ｚ方向の寸法）は、ワイヤボンディング部裏面２１２が位置する部分の厚さの半分程度である。ワイヤボンディング部凹部２１３は、たとえばハーフエッチング処理により形成される。図６および図７に示すように、ワイヤボンディング部凹部２１３は、封止樹脂部８から露出せず、封止樹脂部８によって覆われている。これにより、第２リード２が封止樹脂部８から剥離することが抑制される。ワイヤボンディング部２１０の形状は限定されない。たとえば、ワイヤボンディング部凹部２１３はなくてもよい。
端子部２２０は、ワイヤボンディング部２１０に繋がっており、ｚ方向視略矩形状である。端子部２２０は、ワイヤボンディング部２１０の第３リード３とは反対側に位置し、ｘ方向の一方端面（図３においては右側の端面）に１個配置されている。端子部２２０は、端子部主面２２１、端子部裏面２２２、端子部端面２２３、および端子部凹部２２４を有する。端子部主面２２１および端子部裏面２２２は、ｚ方向において互いに反対側を向いている。端子部主面２２１は、図５～図７の上方を向く面である。端子部主面２２１とワイヤボンディング部主面２１１とは、面一になっている。端子部裏面２２２は、図５～図７の下方を向く面である。端子部裏面２２２とワイヤボンディング部裏面２１２とは、面一になっている。端子部端面２２３は、端子部主面２２１および端子部裏面２２２に直交し、端子部主面２２１に繋がる面であり、ｘ方向外側を向く面である。端子部端面２２３は、後述する製造工程における第１切断工程でのフルカットダイシングにより形成される。端子部凹部２２４は、端子部裏面２２２から端子部主面２２１側に凹んでおり、端子部裏面２２２のｘ方向外側の端縁に位置し、ｙ方向の両端まで延びている。端子部凹部２２４は、端子部裏面２２２および端子部端面２２３に繋がっている。端子部凹部２２４は、後述する製造工程における溝部形成工程でのハーフカットダイシングにより形成される。端子部端面２２３、端子部裏面２２２、および端子部凹部２２４は、それぞれ封止樹脂部８から露出して互いに繋がっており、端子になる（図４および図６参照）。端子部２２０の形状、配置位置および個数は限定されない。
連結部２３０は、ワイヤボンディング部２１０に繋がっており、ｚ方向視略矩形状である。連結部２３０は、ワイヤボンディング部２１０のｙ方向の一方端面（図３においては下方を向く端面）にｘ方向に２個並んで配置されている。連結部２３０の厚さ（ｚ方向の寸法）は、ワイヤボンディング部凹部２１３が位置するワイヤボンディング部２１０の厚さと同程度である。連結部２３０は、たとえばハーフエッチング処理により形成される。各連結部２３０は、連結部主面２３１、連結部裏面２３２、および連結部端面２３３を有する。連結部主面２３１および連結部裏面２３２は、ｚ方向において互いに反対側を向いている。連結部主面２３１は、図５～図７の上方を向く面である。連結部主面２３１とワイヤボンディング部主面２１１とは、面一になっている。したがって、ワイヤボンディング部主面２１１、端子部主面２２１および連結部主面２３１は、面一の一体となった面になっている（図３参照）。連結部裏面２３２は、図５～図７の下方を向く面である。連結部裏面２３２とワイヤボンディング部凹部２１３とは、面一になっている。連結部端面２３３は、連結部主面２３１および連結部裏面２３２を繋ぐ面であり、ｙ方向外側を向く面である。連結部端面２３３は、後述する製造工程における第２切断工程でのフルカットダイシングにより形成される。連結部端面２３３は、封止樹脂部８から露出している。連結部２３０の形状、配置位置および個数は限定されない。
図６および図７に示すように、第２リード２の表面のうち、ワイヤボンディング部主面２１１、端子部主面２２１、連結部主面２３１、ワイヤボンディング部裏面２１２、ワイヤボンディング部凹部２１３、端子部裏面２２２、および連結部裏面２３２には、第１めっき層４１が形成されている。第１めっき層４１は、第１リード１に形成されている第１めっき層４１と同じものである。後述するように、製造工程において、リードフレームの全面に第１めっき層４１が形成されるが、端子部端面２２３および連結部端面２３３は、第１切断工程または第２切断工程で切断された切断面なので、第１めっき層４１が形成されていない。
図６および図７に示すように、第１めっき層４１は、ワイヤボンディング部裏面２１２および端子部裏面２２２に形成された部分（「第２部」）を有する。この第１めっき層４１の第２部と端子部凹部２２４とには、第２めっき層４２が形成されている。第２めっき層４２は、第１リード１に形成されている第２めっき層４２と同じものである。
端子部端面２２３には第１めっき層４１および第２めっき層４２が形成されていないが、端子部凹部２２４には第２めっき層４２が形成されている。したがって、半導体装置Ａ１を回路基板に実装した場合、端子部凹部２２４の第２めっき層４２にはんだフィレットが形成される。これにより、半導体装置Ａ１の回路基板への実装強度を高めることができる。また、実装後の第２リード２と回路基板との接合状態を、外観検査により容易に判断できる。
第３リード３は、ｚ方向視において、半導体装置Ａ１の角部（図３においては左下の角部）に配置され、ワイヤボンディング部３１０、端子部３２０、および連結部３３０を備えている。
ワイヤボンディング部３１０は、ｚ方向視において略矩形状であり、第３リード３において第１リード１側に位置する。ワイヤボンディング部３１０は、ワイヤボンディング部主面３１１、ワイヤボンディング部裏面３１２、およびワイヤボンディング部凹部３１３を有する。ワイヤボンディング部主面３１１およびワイヤボンディング部裏面３１２は、ｚ方向において互いに反対側を向いている。ワイヤボンディング部主面３１１は、図５～図７の上方を向く面である。ワイヤボンディング部主面３１１は、ボンディングワイヤ７２がボンディングされる面である。ワイヤボンディング部裏面３１２は、図５～図７の下方を向く面である。ワイヤボンディング部裏面３１２は、封止樹脂部８から露出して、裏面端子になる。ワイヤボンディング部凹部３１３は、ワイヤボンディング部３１０の一部がワイヤボンディング部裏面３１２からワイヤボンディング部主面３１１側に凹んだ部分である。ワイヤボンディング部３１０のうちワイヤボンディング部凹部３１３が位置する部分の厚さ（ｚ方向の寸法）は、ワイヤボンディング部裏面３１２が位置する部分の厚さの半分程度である。ワイヤボンディング部凹部３１３は、たとえばハーフエッチング処理により形成される。図６に示すように、ワイヤボンディング部凹部３１３は、封止樹脂部８から露出せず、封止樹脂部８によって覆われている。これにより、第３リード３が封止樹脂部８から剥離することが抑制される。なお、ワイヤボンディング部３１０の形状は限定されない。たとえば、ワイヤボンディング部凹部３１３はなくてもよい。
端子部３２０は、ワイヤボンディング部３１０に繋がっており、ｚ方向視略矩形状である。端子部３２０は、ワイヤボンディング部３１０の第２リード２とは反対側に位置し、ｘ方向の一方端面（図３においては左側の端面）に１個配置されている。端子部３２０は、端子部主面３２１、端子部裏面３２２、端子部端面３２３、および端子部凹部３２４を有する。端子部主面３２１および端子部裏面３２２は、ｚ方向において互いに反対側を向いている。端子部主面３２１は、図５～図７の上方を向く面である。端子部主面３２１とワイヤボンディング部主面３１１とは、面一になっている。端子部裏面３２２は、図５～図７の下方を向く面である。端子部裏面３２２とワイヤボンディング部裏面３１２とは、面一になっている。端子部端面３２３は、端子部主面３２１および端子部裏面３２２に直交し、端子部主面３２１に繋がる面であり、ｘ方向外側を向く面である。端子部端面３２３は、後述する製造工程における第１切断工程でのフルカットダイシングにより形成される。端子部凹部３２４は、端子部裏面３２２から端子部主面３２１側に凹んでおり、端子部裏面３２２のｘ方向外側の端縁に位置し、ｙ方向の両端まで延びている。端子部凹部３２４は、端子部裏面３２２および端子部端面３２３に繋がっている。端子部凹部３２４は、後述する製造工程における溝部形成工程でのハーフカットダイシングにより形成される。端子部端面３２３、端子部裏面３２２、および端子部凹部３２４は、封止樹脂部８から露出して繋がっており、端子になる（図４および図６参照）。端子部３２０の形状、配置位置および個数は限定されない。
連結部３３０は、ワイヤボンディング部３１０に繋がっており、ｚ方向視略矩形状である。連結部３３０は、ワイヤボンディング部３１０のｙ方向の一方端面（図３においては下方を向く端面）に１個配置されている。連結部３３０の厚さ（ｚ方向の寸法）は、ワイヤボンディング部凹部３１３が位置するワイヤボンディング部３１０の厚さと同程度である。連結部３３０は、たとえばハーフエッチング処理により形成される。連結部３３０は、連結部主面３３１、連結部裏面３３２、および連結部端面３３３を有する。連結部主面３３１および連結部裏面３３２は、ｚ方向において互いに反対側を向いている。連結部主面３３１は、図５～図７の上方を向く面である。連結部主面３３１とワイヤボンディング部主面３１１とは、面一になっている。したがって、ワイヤボンディング部主面３１１、端子部主面３２１および連結部主面３３１は、面一の一体となった面になっている（図３参照）。連結部裏面３３２は、図５～図７の下方を向く面である。連結部裏面３３２とワイヤボンディング部凹部３１３とは、面一になっている。連結部端面３３３は、連結部主面３３１および連結部裏面３３２を繋ぐ面であり、ｙ方向外側を向く面である。連結部端面３３３は、後述する製造工程における第２切断工程でのフルカットダイシングにより形成される。連結部端面３３３は、封止樹脂部８から露出している。連結部３３０の形状、配置位置および個数は限定されない。
図６に示すように、第３リード３の表面のうち、ワイヤボンディング部主面３１１、端子部主面３２１、連結部主面３３１、ワイヤボンディング部裏面３１２、ワイヤボンディング部凹部３１３、端子部裏面３２２、および連結部裏面３３２には、第１めっき層４１が形成されている。第１めっき層４１は、第１リード１に形成されている第１めっき層４１と同じものである。後述するように、製造工程において、リードフレームの全面に第１めっき層４１が形成されるが、端子部端面３２３および連結部端面３３３は、第１切断工程または第２切断工程で切断された切断面なので、第１めっき層４１が形成されていない。
図６に示すように、ワイヤボンディング部裏面３１２および端子部裏面３２２に形成された第１めっき層４１と、端子部凹部３２４とには、第２めっき層４２が形成されている。第２めっき層４２は、第１リード１に形成されている第２めっき層４２と同じものである。
端子部端面３２３には第１めっき層４１および第２めっき層４２が形成されていないが、端子部凹部３２４には第２めっき層４２が形成されている。したがって、半導体装置Ａ１を回路基板に実装した場合、端子部凹部３２４の第２めっき層４２にはんだフィレットが形成される。これにより、半導体装置Ａ１の回路基板への実装強度を高めることができる。また、実装後の第３リード３と回路基板との接合状態を、外観検査により容易に判断できる。
半導体素子６は、半導体装置Ａ１の電気的機能を発揮する要素である。半導体素子６の種類は特に限定さない。たとえば、半導体素子６は、ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）などのトランジスタである。半導体素子６は、素子本体６０、第１電極６１、第２電極６２および第３電極６３を有する。
第１電極６１および第２電極６２は、素子本体６０のうち第１リード１とは反対側を向く面に設けられている。第３電極６３は、素子本体６０のうち第１リード１に対向する面に設けられている。図に示す例においては、第１電極６１はゲート電極であり、第２電極６２はソース電極であり、第３電極６３はドレイン電極である。
半導体素子６は、図示しない導電性接合材を介して、第１めっき層４１が形成された第１リード１の搭載部主面１１１の中央に搭載されている。これにより、半導体素子６の第３電極６３は、導電性接合材によって、第１リード１に電気的に接続されている。ボンディングワイヤ７１は、半導体素子６の第１電極６１と、第１めっき層４１が形成された第３リード３のワイヤボンディング部主面３１１とに接続されている。これにより、半導体素子６の第１電極６１は、第３リード３に電気的に接続されている。複数のボンディングワイヤ７２は、半導体素子６の第２電極６２と、第１めっき層４１が形成された第２リード２のワイヤボンディング部主面２１１とに接続されている。これにより、半導体素子６の第２電極６２は、第２リード２に電気的に接続されている。
上述した半導体素子６の構成および各リード１～３との接続方法は一例である。半導体素子６の種類、搭載数および配置は限定されず、接続方法も限定されない。
封止樹脂部８は、リード１～３の各々の一部と、半導体素子６と、ボンディングワイヤ７１，７２とを覆っている。封止樹脂部８は、たとえば黒色のエポキシ樹脂からなる。
封止樹脂部８は、樹脂主面８１、樹脂裏面８２、樹脂第１側面８３、樹脂第２側面８４、および樹脂凹部８５を有する。樹脂主面８１と樹脂裏面８２とは、ｚ方向において互いに反対側を向いている。樹脂主面８１は、図５～図７の上方を向く面であり、樹脂裏面８２は、図５～図７の下方を向く面である。樹脂第１側面８３は、樹脂主面８１および樹脂裏面８２を繋ぐ面であり、ｙ方向の外側を向く面である。樹脂第１側面８３は、後述する製造工程における第２切断工程でのフルカットダイシングにより形成される。樹脂第２側面８４は、樹脂主面８１および樹脂裏面８２に直交し、樹脂主面８１に繋がる面であり、ｘ方向の外側を向く面である。樹脂第２側面８４は、後述する製造工程における第１切断工程でのフルカットダイシングにより形成される。樹脂凹部８５は、樹脂裏面８２から樹脂主面８１側に凹んでおり、樹脂裏面８２のｘ方向の両端縁にそれぞれ位置し、ｙ方向の両端まで延びている。樹脂凹部８５は、樹脂裏面８２および樹脂第２側面８４に繋がっている。樹脂凹部８５は、後述する製造工程における溝部形成工程でのハーフカットダイシングにより形成される。
第１リード１の各連結部端面１３３は、一方（図４においては下側）の樹脂第１側面８３と互いに面一であり、第２リード２の各連結部端面２３３および第３リード３の連結部端面３３３は、他方（図４においては上側）の樹脂第１側面８３と互いに面一である。第１リード１のｘ方向の一方側（図４においては右側）の各端子部端面１２３および第２リード２の端子部端面２２３は、一方側（図４においては右側）の樹脂第２側面８４と互いに面一である。第１リード１のｘ方向の他方側（図４においては左側）の各端子部端面１２３および第３リード３の端子部端面３２３は、他方側（図４においては左側）の樹脂第２側面８４と互いに面一である。
次に、半導体装置Ａ１の製造方法の一例について、図９～図１６を参照して以下に説明する。
まず、図９に示すようにリードフレーム９００を準備する（準備工程）。リードフレーム９００は、各リード１～３となる板状の材料である。図に示す例においては、リードフレーム９００の母材は、Ｃｕからなる。たとえば、リードフレーム９００は、金属板にエッチング処理を施すことにより形成される。なお、リードフレーム９００は、他の方法で形成されてもよく、たとえば金属板に打ち抜き加工を施すことにより形成される。リードフレーム９００は、主面９０１、裏面９０２、凹部９０３、および貫通孔９０６を有する。
主面９０１および裏面９０２は、ｚ方向において互いに反対側を向いている。主面９０１は、図１０の上方を向く面であり、第１リード１の搭載部主面１１１、端子部主面１２１および連結部主面１３１と、第２リード２のワイヤボンディング部主面２１１、端子部主面２２１および連結部主面２３１と、第３リード３のワイヤボンディング部主面３１１、端子部主面３２１および連結部主面３３１となる面である。裏面９０２は、図１０の下方を向く面であり、第１リード１の搭載部裏面１１２および端子部裏面１２２と、第２リード２のワイヤボンディング部裏面２１２および端子部裏面２２２と、第３リード３のワイヤボンディング部裏面３１２および端子部裏面３２２となる面である。
凹部９０３は、裏面９０２から主面９０１側に凹んだ部分であり、たとえばハーフエッチング処理により形成される。凹部９０３は、第１リード１の搭載部凹部１１３および連結部裏面１３２と、第２リード２のワイヤボンディング部凹部２１３および連結部裏面２３２と、第３リード３のワイヤボンディング部凹部３１３および連結部裏面３３２となる面である。図９においては、裏面９０２と凹部９０３との境界線を破線で示している。貫通孔９０６は、主面９０１から裏面９０２または凹部９０３まで貫通した部分であり、たとえばエッチング処理により形成される。リードフレーム９００の母材である板材において、主面９０１側および裏面９０２側からエッチング処理を行った部分が貫通して貫通孔９０６になり、裏面９０２側からのみエッチング処理を行った部分が凹部９０３になる。
図９において、比較的粗であるハッチングが施された領域のうちｙ方向に延びる領域は、後述する第１切断工程において除去される第１除去領域Ｓ１である。第１除去領域Ｓ１は、リードフレーム９００のｘ方向に隣り合う第１リード１となる部分の間でｙ方向に延びるように設定されている。比較的粗であるハッチングが施された領域のうちｘ方向に延びる領域は、後述する第２切断工程において除去される第２除去領域Ｓ２である。第２除去領域Ｓ２は、リードフレーム９００の隣り合う半導体装置Ａ１が形成される部分の間でｘ方向に延びるように設定されている。図９において、比較的密であるハッチングが施された領域と比較的粗であるハッチングが施されたｙ方向に延びる領域（第１除去領域Ｓ１）とを合わせた領域は、後述する溝部形成工程において裏面９０２に溝部が形成される溝部形成領域Ｓ３である。溝部形成領域Ｓ３は、リードフレーム９００のｘ方向に隣り合う第１リード１となる部分の間でｙ方向に延びるように設定されている。溝部形成領域Ｓ３は、ｘ方向の寸法である幅が第１除去領域Ｓ１の幅より大きく、ｘ方向の中央に第１除去領域Ｓ１を含んでいる。つまり、第１除去領域Ｓ１は、幅が溝部形成領域Ｓ３より狭く、そのすべてが溝部形成領域Ｓ３に重なっている。
次いで、図１０に示すように、リードフレーム９００の全面に、第１めっき層９１１を形成する（第１めっき工程）。第１めっき層９１１は、リードフレーム９００を導電経路とした電解めっきにより形成される。第１めっき層９１１は、無電解めっきにより形成されてもよい。図に示す例では、第１めっき層９１１は、Ｎｉめっき層４１１、Ｐｄめっき層４１２およびＡｕめっき層４１３を順に積層させることで形成される。第１めっき層９１１は、主面９０１、裏面９０２、凹部９０３、および貫通孔９０６の側面に形成される。第１めっき層９１１が第１めっき層４１になる。
次いで、図１１に示すように、リードフレーム９００に半導体素子６を搭載する（搭載工程）。搭載工程では、まず、リードフレーム９００の主面９０１のうち、第１リード１の搭載部主面１１１になる部分に、半導体素子６を導電性接合材によってボンディングする。次いで、ボンディングワイヤ７２を半導体素子６の第１電極６１と第３リード３のワイヤボンディング部主面３１１になる部分とにボンディングし、複数のボンディングワイヤ７１を半導体素子６の第２電極６２と第２リード２のワイヤボンディング部主面２１１になる部分とにボンディングする。このとき、リードフレーム９００の主面９０１に第１めっき層９１１が形成されているので、ボンディングワイヤ７１，７２の接着性がよい。
次いで、図１２に示すように、樹脂材料を硬化させることにより、リードフレーム９００の一部、半導体素子６、およびボンディングワイヤ７１，７２を覆う封止樹脂９２０を形成する（樹脂形成工程）。封止樹脂９２０は、たとえば、黒色のエポキシ樹脂からなる。樹脂形成工程では、リードフレーム９００の裏面９０２を金型に当接させた状態で流動化させた樹脂材料を金型に流し込むので、リードフレーム９００の裏面９０２が封止樹脂９２０から露出し、リードフレーム９００の裏面９０２と、封止樹脂９２０の裏面９０２と同じ方向を向く面とが、互いに面一になる。金型と凹部９０３との間には樹脂材料が流れ込むので、凹部９０３は、封止樹脂９２０に覆われる。封止樹脂９２０が封止樹脂部８になる。
次いで、図１３に示すように、溝部９０４を形成する（溝部形成工程）。溝部９０４は、リードフレーム９００の裏面９０２側から主面９０１側に凹み、ｙ方向に延びる溝であり、図９に示す溝部形成領域Ｓ３に対応する位置に形成される。溝部９０４は、リードフレーム９００および封止樹脂９２０にまたがって形成される。溝部９０４は、底面９０４ａおよび側面９０４ｂを有する。底面９０４ａは、リードフレーム９００の裏面９０２と同じ方向を向く面である。側面９０４ｂは、リードフレーム９００の裏面９０２、および、裏面９０２と同じ方向を向く封止樹脂９２０の面と、底面９０４ａとを繋ぐ面である。リードフレーム９００のうち第１リード１の端子部１２０になる部分に形成された溝部９０４が端子部凹部１２４になり、第２リード２の端子部２２０になる部分に形成された溝部９０４が端子部凹部２２４になり、第３リード３の端子部３２０になる部分に形成された溝部９０４が端子部凹部３２４になる。また、封止樹脂９２０に形成された溝部９０４のうちの一部が、樹脂凹部８５になる。
溝部形成工程は、図１２に示すように、リードフレーム９００の裏面９０２を第１ブレード９５１で切削するハーフカットダイシング処理により行われる。第１ブレード９５１の厚さ（ｘ方向の寸法）は、溝部形成領域Ｓ３のｘ方向の寸法に合わせている。当該ハーフカットダイシング処理では、裏面９０２側から、図９に示す溝部形成領域Ｓ３に該当する部分を切削する。また、当該ハーフカットダイシング処理では、リードフレーム９００のｚ方向の途中まで、切削を行う（図１２に２点鎖線で示す第１ブレード９５１参照）。切削の深さは、たとえば、リードフレーム９００の厚さ（ｚ方向の寸法）の半分以上であり、一例として４分の３程度である。図に示す例では、リードフレーム９００の裏面９０２に第１めっき層９１１が形成されているので、リードフレーム９００の切削によるバリの発生が抑制される。溝部形成工程では、ブレードによるハーフカットダイシング以外の方法で、溝部９０４を形成してもよい。
次いで、図１４に示すように、第２めっき層９１２を形成する(第２めっき工程)。第２めっき層９１２は、リードフレーム９００を導電経路とした電解めっきにより形成される。第２めっき層９１２は、無電解めっきにより形成されてもよい。第２めっき層９１２は、リードフレーム９００のうち封止樹脂９２０から露出している部分、すなわち、裏面９０２に形成された第１めっき層９１１と、溝部９０４の底面９０４ａおよび側面９０４ｂに位置する部分とに形成される。第２めっき層９１２が第２めっき層４２になる。
次いで、図１５に示すように、封止樹脂９２０の、リードフレーム９００の主面９０１と同じ方向を向く面に、保護テープ９７０を貼り付ける。保護テープ９７０は、後述する第１切断工程および第２切断工程で、各個片がバラバラになるのを防ぐ。
次いで、図１６に示すように、保護テープ９７０を切断することなく、リードフレーム９００および封止樹脂９２０を、ｙ方向に沿って切断する(第１切断工程)。第１切断工程は、図１５に示すように、リードフレーム９００の裏面９０２側から、第２ブレード９５２で切削するフルカットダイシング処理により行われる。第２ブレード９５２の厚さ（ｘ方向の寸法）は、第１除去領域Ｓ１のｘ方向の寸法に合わせており、溝部形成工程で使用される第１ブレード９５１の厚さより薄い。当該フルカットダイシング処理では、裏面９０２側から、図９に示す第１除去領域Ｓ１に該当する部分を、保護テープ９７０に達するまで切削する。したがって、リードフレーム９００および封止樹脂９２０の、ｚ方向視において第１除去領域Ｓ１に重なる部分は、ｚ方向の全域において除去される。これにより、リードフレーム９００にｘ方向を向く切断面が形成される。これらの切断面のうち第１リード１の端子部１２０になる部分に形成された切断面が端子部端面１２３になり、第２リード２の端子部２２０になる部分に形成された切断面が端子部端面２２３になり、第３リード３の端子部３２０になる部分に形成された切断面が端子部端面３２３になる。封止樹脂９２０に形成された切断面が、樹脂第２側面８４になる。図に示す例では、リードフレーム９００の溝部９０４に第２めっき層９１２が形成されているので、リードフレーム９００の切削によるバリの発生が抑制される。第１切断工程では、ブレードによるフルカットダイシング以外の方法で切断を行ってもよい。たとえば、第１切断工程では、プラズマダイシングやレーザダイシングにより切断を行ってもよい。第１切断工程によって、リードフレーム９００および封止樹脂９２０がｘ方向に分割される。
次いで、保護テープ９７０を切断することなく、リードフレーム９００および封止樹脂９２０を、ｘ方向に沿って切断する(第２切断工程)。図に示す例においては、第２切断工程は、リードフレーム９００の裏面９０２側から、第２ブレード９５２で切削するフルカットダイシング処理により行われる。当該フルカットダイシング処理では、裏面９０２側から、図９に示す第２除去領域Ｓ２に該当する部分を切削する。したがって、リードフレーム９００および封止樹脂９２０の、ｚ方向視において第２除去領域Ｓ２に重なる部分は、ｚ方向の全域において除去される。これにより、リードフレーム９００にｙ方向を向く切断面が形成される。これらの切断面のうち第１リード１の連結部１３０になる部分に形成された切断面が連結部端面１３３になり、第２リード２の連結部２３０になる部分に形成された切断面が連結部端面２３３になり、第３リード３の連結部３３０になる部分に形成された切断面が連結部端面３３３になる。封止樹脂９２０に形成された切断面が、樹脂第１側面８３になる。リードフレーム９００の凹部９０３に第１めっき層９１１が形成されているので、リードフレーム９００の切削によるバリの発生が抑制される。第２切断工程では、ブレードによるフルカットダイシング以外の方法で切断を行ってもよい。たとえば、第２切断工程では、プラズマダイシングやレーザダイシングにより切断を行ってもよい。第２切断工程によって、リードフレーム９００および封止樹脂９２０がｙ方向に分割され、半導体素子６ごとの複数の個片が保護テープ９７０で繋がった状態になる。
次いで、保護テープ９７０を剥離する。これにより、半導体素子６ごとの複数の個片に分割される。以上の工程を経ることにより、図１～図７に示す半導体装置Ａ１が得られる。
次に、半導体装置Ａ１の作用効果について説明する。
上述した実施形態によると、第１めっき層４１が、リード１～３の各主面および各裏面に接して形成されている。第１めっき層４１は、第１めっき工程において、リードフレーム９００の全面に形成されたものである。また、第２めっき層４２が、リード１～３の各裏面に形成された第１めっき層４１と、各端子部凹部１２４，２２４，３２４とに接して形成されている。第２めっき層４２は、第２めっき工程において、リードフレーム９００の裏面９０２に形成された第１めっき層９１１と、溝部９０４とに形成されたものである。半導体装置Ａ１は、第１めっき工程および第２めっき工程の２回のめっき工程で製造される。したがって、めっき工程が３回必要な従来の半導体装置より、製造工程を簡略化できる。また、第１めっき工程において、リードフレーム９００の全面に第１めっき層９１１を形成しており、マスクを必要としない。よって、Ａｇめっき層をボンディングワイヤがボンディングされる領域だけに限定して形成する場合と比べて、製造コストを抑制できる。
上述した実施形態によると、第１めっき工程でリードフレーム９００の裏面９０２に第１めっき層９１１が形成される。したがって、溝部形成工程において、リードフレーム９００の切削によるバリの発生が抑制される。また、第２めっき工程で溝部９０４の底面９０４ａに第２めっき層９１２が形成される。したがって、第１切断工程において、リードフレーム９００の切削によるバリの発生が抑制される。また、第１めっき工程でリードフレーム９００の凹部９０３に第１めっき層９１１が形成されているので、第２切断工程においても、リードフレーム９００の切削によるバリの発生が抑制される。
上述した実施形態によると、第１めっき工程でリードフレーム９００の主面９０１に第１めっき層９１１が形成される。これにより、ワイヤボンディング部主面２１１およびワイヤボンディング部主面３１１には第１めっき層４１が形成されている。したがって、ボンディングワイヤ７１，７２の接着性がよい。
上述した本実施形態によると、第２めっき層４２が、各端子部凹部１２４，２２４，３２４に形成されている。したがって、半導体装置Ａ１を回路基板に実装した場合、各端子部凹部１２４，２２４，３２４の第２めっき層４２にはんだフィレットが形成される。これにより、半導体装置Ａ１の回路基板への実装強度を高めることができる。また、実装後の各リード１～３と回路基板との接合状態を、外観検査により容易に判断できる。
上述した実施形態では、第１めっき層４１は、Ｎｉめっき層４１１、Ｐｄめっき層４１２およびＡｕめっき層４１３が積層されたものである。これとは異なり、図１７に示すように、第１めっき層４１は、Ｐｄめっき層４１２が積層されず、Ｎｉめっき層４１１およびＡｕめっき層４１３が積層されたものであってもよい。また、図１８に示すように、第１めっき層４１は、Ａｕめっき層４１３が積層されず、Ｎｉめっき層４１１およびＰｄめっき層４１２が積層されたものであってもよい。また、図１９に示すように、第１めっき層４１は、複数のめっき層が積層されたものでなくてもよく、１つのめっき層だけで形成されてもよい。例えば、第１めっき層４１は、Ｓｎを主成分とする合金などで形成されてもよい。第１めっき層４１は、リードフレーム９００を直接切削した場合よりバリの発生を抑制できるものであればよい。第１めっき層４１は、リード１～３（リードフレーム９００）との密着性が高く、ボンディングワイヤ７１，７２の接着性が高いものが望ましい。
上述した実施形態では、第２めっき層４２は、Ｓｎを主成分とする合金からなるが、本開示はこれに限定されない。第２めっき層４２は、たとえばＡｕを主成分とする合金などで形成されてもよい。また、第２めっき層４２は、Ｎｉめっき層４１１、Ｐｄめっき層４１２およびＡｕめっき層４１３が積層されたものなどであってもよい。第２めっき層４２は、リード１～３（リードフレーム９００）の母材よりはんだ濡れ性が高い材料であればよい。
図２０～図２３に基づき、本開示の第２実施形態にかかる半導体装置Ａ２について説明する。各図において、先述した半導体装置Ａ１と同一または類似の要素には同一の符号を付して、重複する説明を省略する。図２０は、半導体装置Ａ２を示す斜視図であって、底面側を上側にした状態の図である。図２１は、半導体装置Ａ２を示す底面図である。図２２は、半導体装置Ａ２の製造方法にかかる工程を示す平面図である。図２３は、半導体装置Ａ２の製造方法にかかる工程を示す底面図である。
図示された半導体装置Ａ２は、各端子部１２０，２２０，３２０が半導体装置Ａ１のｙ方向の端部にも配置されており、底面側に形成された凹部が、ｘ方向の両端部だけでなく、ｙ方向の両端部にも配置されている点で、第１実施形態の半導体装置Ａ１と異なる。
半導体装置Ａ２において、第１リード１は、端子部１２０がｘ方向の両端部だけでなくｙ方向の端部にも配置されている。すなわち、連結部１３０に代えて端子部１２０が配置されている。ｙ方向の端部に配置された端子部１２０は、端子部裏面１２２のｙ方向外側の端縁に端子部凹部１２４が形成されている。当該端子部凹部１２４は、後述する製造工程における第２溝部形成工程でのハーフカットダイシングにより形成される。ｙ方向の端部に配置された端子部１２０においても、端子部端面１２３、端子部裏面１２２、および端子部凹部１２４は、封止樹脂部８から露出して繋がっており、端子になる（図２１参照）。端子部主面１２１および端子部裏面１２２には、第１めっき層４１が形成されており、端子部裏面１２２に形成された第１めっき層４１と、端子部凹部１２４とには、第２めっき層４２が形成されている。
半導体装置Ａ２において、第２リード２は、端子部２２０がｘ方向の端部だけでなくｙ方向の端部にも配置されている。すなわち、連結部２３０に代えて端子部２２０が配置されている。ｙ方向の端部に配置された端子部２２０は、端子部裏面２２２のｙ方向外側の端縁に端子部凹部２２４が形成されている。当該端子部凹部２２４は、後述する製造工程における第２溝部形成工程でのハーフカットダイシングにより形成される。ｙ方向の端部に配置された端子部２２０においても、端子部端面２２３、端子部裏面２２２、および端子部凹部２２４は、封止樹脂部８から露出して繋がっており、端子になる（図２１参照）。端子部主面２２１および端子部裏面２２２には、第１めっき層４１が形成されており、端子部裏面２２２に形成された第１めっき層４１と、端子部凹部２２４とには、第２めっき層４２が形成されている。
半導体装置Ａ２において、第３リード３は、端子部３２０がｘ方向の端部だけでなくｙ方向の端部にも配置されている。すなわち、連結部３３０に代えて端子部３２０が配置されている。ｙ方向の端部に配置された端子部３２０は、端子部裏面３２２のｙ方向外側の端縁に端子部凹部３２４が形成されている。当該端子部凹部３２４は、後述する製造工程における第２溝部形成工程でのハーフカットダイシングにより形成される。ｙ方向の端部に配置された端子部３２０においても、端子部端面３２３、端子部裏面３２２、および端子部凹部３２４は、封止樹脂部８から露出して繋がっており、端子になる（図２１参照）。また、端子部主面３２１および端子部裏面３２２には、第１めっき層４１が形成されており、端子部裏面３２２に形成された第１めっき層４１と、端子部凹部３２４とには、第２めっき層４２が形成されている。
半導体装置Ａ２において、封止樹脂部８は、樹脂凹部８６を有する。樹脂凹部８６は、樹脂裏面８２から樹脂主面８１側に凹んでおり、樹脂裏面８２のｙ方向の両端縁にそれぞれ位置し、ｘ方向の両端まで延びている。樹脂凹部８６は、樹脂裏面８２および樹脂第１側面８３に繋がっている。樹脂凹部８６は、後述する製造工程における第２溝部形成工程でのハーフカットダイシングにより形成される。
次に、半導体装置Ａ２の製造方法の一例について、図２２～図２３を参照して以下に説明する。第１実施形態にかかる半導体装置Ａ１の製造方法と共通する部分は説明を省略する。
まず、図２２に示すようにリードフレーム９００を準備する（準備工程）。リードフレーム９００には、第２溝部形成領域Ｓ４が設定されている。第２溝部形成領域Ｓ４は、図２２において、比較的密であるハッチングが施されたｘ方向に延びる領域と比較的粗であるハッチングが施されたｘ方向に延びる領域（第２除去領域Ｓ２）とを合わせた領域であり、後述する第２溝部形成工程において裏面９０２に溝部が形成される領域である。第２溝部形成領域Ｓ４は、リードフレーム９００の隣り合う半導体装置Ａ２が形成される部分の間でｘ方向に延びるように設定されている。第２溝部形成領域Ｓ４は、ｙ方向の寸法である幅が第２除去領域Ｓ２の幅より大きく、ｙ方向の中央に第２除去領域Ｓ２を含んでいる。つまり、第２除去領域Ｓ２は、幅が第２溝部形成領域Ｓ４より狭く、そのすべてが第２溝部形成領域Ｓ４に重なっている。
次いで、リードフレーム９００の全面に第１めっき層９１１を形成し（第１めっき工程）、リードフレーム９００に半導体素子６を搭載し（搭載工程）、封止樹脂９２０を形成し（樹脂形成工程）、溝部９０４を形成する（溝部形成工程）。これらの工程は、第１実施形態と同様である。
次いで、図２３に示すように、溝部９０５を形成する（第２溝部形成工程）。図２３においては、封止樹脂９２０に点描を付している。溝部９０５は、リードフレーム９００の裏面９０２側から主面９０１側に凹み、ｘ方向に延びる溝であり、図２２に示す第２溝部形成領域Ｓ４に対応する位置に形成される。図２３に示すように、溝部９０５は、リードフレーム９００および封止樹脂９２０にまたがって形成される。溝部９０５は、底面９０５ａおよび側面９０５ｂを有する。底面９０５ａは、リードフレーム９００の裏面９０２と同じ方向を向く面である。側面９０５ｂは、リードフレーム９００の裏面９０２、および、裏面９０２と同じ方向を向く封止樹脂９２０の面と、底面９０５ａとを繋ぐ面である。リードフレーム９００のうち第１リード１の端子部１２０になる部分に形成された溝部９０５が端子部凹部１２４になり、第２リード２の端子部２２０になる部分に形成された溝部９０５が端子部凹部２２４になり、第３リード３の端子部３２０になる部分に形成された溝部９０５が端子部凹部３２４になる。封止樹脂９２０に形成された溝部９０５のうちの一部が、樹脂凹部８６になる。
第２溝部形成工程も溝部形成工程と同様に、リードフレーム９００の裏面９０２を第１ブレード９５１で切削するハーフカットダイシング処理により行われる。当該ハーフカットダイシング処理では、裏面９０２側から、図２２に示す第２溝部形成領域Ｓ４に該当する部分を切削する。当該ハーフカットダイシング処理では、リードフレーム９００のｚ方向の途中までで、切削を行う。図に示す例では、リードフレーム９００の厚さ（ｚ方向の寸法）の半分以上、たとえば４分の３程度の深さまで切削を行う。リードフレーム９００の裏面９０２に第１めっき層９１１が形成されているので、リードフレーム９００の切削によるバリの発生が抑制される。第２溝部形成工程では、ブレードによるハーフカットダイシング以外の方法で、溝部９０５を形成してもよい。
次いで、第２めっき層９１２を形成し(第２めっき工程)、保護テープ９７０を貼り付け、リードフレーム９００および封止樹脂９２０を、ｙ方向に沿って切断する(第１切断工程)。次いで、リードフレーム９００および封止樹脂９２０を、ｘ方向に沿って切断する(第２切断工程)。これらの工程は、第１実施形態と同様である。
半導体装置Ａ２は、第１めっき工程および第２めっき工程の２回のめっき工程で製造される。したがって、めっき工程が３回必要な従来の半導体装置より、製造工程を簡略化できる。また、第１めっき工程において、リードフレーム９００の全面に第１めっき層９１１を形成しており、マスクを必要としない。よって、Ａｇめっき層をボンディングワイヤがボンディングされる領域だけに限定して形成する場合と比べて、製造コストを抑制できる。
本実施形態によると、第１めっき工程でリードフレーム９００の裏面９０２に第１めっき層９１１が形成される。したがって、溝部形成工程および第２溝部形成工程において、リードフレーム９００の切削によるバリの発生が抑制される。また、第２めっき工程で溝部９０４の底面９０４ａおよび溝部９０５の底面９０５ａに第２めっき層９１２が形成される。したがって、第１切断工程および第２切断工程において、リードフレーム９００の切削によるバリの発生が抑制される。
本実施形態によると、第１めっき工程でリードフレーム９００の主面９０１に第１めっき層９１１が形成される。これにより、ワイヤボンディング部主面２１１およびワイヤボンディング部主面３１１には第１めっき層４１が形成されている。したがって、ボンディングワイヤ７１，７２の接着性がよい。
本実施形態によると、第２めっき層４２が、各端子部凹部１２４，２２４，３２４に形成されている。したがって、半導体装置Ａ２を回路基板に実装した場合、各端子部凹部１２４，２２４，３２４の第２めっき層４２にはんだフィレットが形成される。これにより、半導体装置Ａ２の回路基板への実装強度を高めることができる。また、実装後の各リード１～３と回路基板との接合状態を、外観検査により容易に判断できる。
図２４に基づき、本開示の第３実施形態にかかる半導体装置Ａ３について説明する。図２４において、先述した半導体装置Ａ１と同一または類似の要素には同一の符号を付して、重複する説明を省略する。図２４は、半導体装置Ａ３を示す断面図であって、第１実施形態における図７に対応する図である。
図示された半導体装置Ａ３は、各リード１～３の全面に第１めっき層４１が形成されているのではなく、一部にのみ第１めっき層４１が形成されている点で、第１実施形態の半導体装置Ａ１と異なる。
半導体装置Ａ３において、第１リード１は、搭載部裏面１１２、搭載部凹部１１３、端子部裏面１２２、および連結部裏面１３２にのみ、第１めっき層４１が形成されている。第１リード１の搭載部主面１１１、端子部主面１２１および連結部主面１３１には、第１めっき層４１が形成されていない。また、第２リード２は、ワイヤボンディング部裏面２１２、ワイヤボンディング部凹部２１３、端子部裏面２２２、および連結部裏面２３２と、ワイヤボンディング部主面２１１のうちボンディングワイヤ７１がボンディングされる領域とにのみ、第１めっき層４１が形成されている。図２４には表れていないが、第３リード３は、ワイヤボンディング部裏面３１２、ワイヤボンディング部凹部３１３、端子部裏面３２２、および連結部裏面３３２と、ワイヤボンディング部主面３１１のうちボンディングワイヤ７２がボンディングされる領域とにのみ、第１めっき層４１が形成されている。
半導体装置Ａ３の製造工程における第１めっき工程では、リードフレーム９００の裏面９０２および凹部９０３の全面に、第１めっき層９１１を形成する。一方、リードフレーム９００の主面９０１においては、マスクを用いて、ボンディングワイヤ７１，７２がボンディングされる領域にのみ、第１めっき層４１を形成する。
半導体装置Ａ３は、第１めっき工程および第２めっき工程の２回のめっき工程で製造される。したがって、めっき工程が３回必要な従来の半導体装置より、製造工程を簡略化できる。
本実施形態によると、第１めっき工程でリードフレーム９００の裏面９０２に第１めっき層９１１が形成される。したがって、溝部形成工程において、リードフレーム９００の切削によるバリの発生が抑制される。また、第２めっき工程で溝部９０４の底面９０４ａに第２めっき層９１２が形成される。したがって、第１切断工程において、リードフレーム９００の切削によるバリの発生が抑制される。また、第１めっき工程でリードフレーム９００の凹部９０３に第１めっき層９１１が形成されているので、第２切断工程においても、リードフレーム９００の切削によるバリの発生が抑制される。
本実施形態によると、第１めっき工程でリードフレーム９００の主面９０１のボンディングに必要な領域に第１めっき層９１１が形成される。これにより、ワイヤボンディング部主面２１１およびワイヤボンディング部主面３１１のボンディングに必要な領域には第１めっき層４１が形成されている。したがって、ボンディングワイヤ７１，７２の接着性がよい。
本実施形態によると、第２めっき層４２が、各端子部凹部１２４，２２４，３２４に形成されている。したがって、半導体装置Ａ３を回路基板に実装した場合、各端子部凹部１２４，２２４，３２４の第２めっき層４２にはんだフィレットが形成される。これにより、半導体装置Ａ３の回路基板への実装強度を高めることができる。また、実装後の各リード１～３と回路基板との接合状態を、外観検査により容易に判断できる。
本実施形態によると、リードフレーム９００の主面９０１においては、ボンディングに必要な領域にのみ、第１めっき層４１が形成されるので、めっきの使用量を抑制することができる。
図２５に基づき、本開示の第４実施形態にかかる半導体装置Ａ４について説明する。図２５において、先述した半導体装置Ａ１と同一または類似の要素には同一の符号を付して、重複する説明を省略する。図２５は、半導体装置Ａ４を示す平面図であって、第１実施形態における図３に対応する図である。図３においては、理解の便宜上、封止樹脂部８を透過して、封止樹脂部８の外形を想像線（二点鎖線）で示している。
図示された半導体装置Ａ４は、半導体素子６がダイオードである点で、第１実施形態にかかる半導体装置Ａ１と異なる。
半導体装置Ａ４は、第３リード３を備えておらず、第２リード２が、半導体装置Ａ４のｙ方向の他方端（図２５においては下側）に、ｘ方向の全体に広がって配置されている。第２リード２の形状、配置位置および個数は、図示の例に限定されない。
ダイオード（半導体素子）６は、素子本体６０、第１電極６１および第３電極６３を有する。第１電極６１は、素子本体６０のうち第１リード１とは反対側を向く面に設けられている。第３電極６３は、素子本体６０のうち第１リード１に対向する面に設けられている。図に示す例においては、第１電極６１はアノード電極であり、第３電極６３はカソード電極である。ダイオード６は、図示しない導電性接合材を介して、第１めっき層４１が形成された第１リード１の搭載部主面１１１の中央に搭載されている。これにより、ダイオード６の第３電極６３は、導電性接合材によって、第１リード１に電気的に接続されている。複数のボンディングワイヤ７１は、ダイオード６の第１電極６１と、第１めっき層４１が形成された第２リード２のワイヤボンディング部主面２１１とに接続されている。これにより、ダイオード６の第１電極６１は、第２リード２に電気的に接続されている。
半導体装置Ａ４は、第１めっき工程および第２めっき工程の２回のめっき工程で製造され、第１実施形態と同様の効果を奏することができる。
本開示にかかる半導体装置および半導体装置の製造方法は、上述の実施形態に限定されるものではない。本開示にかかる半導体装置および半導体装置の製造方法の各部の具体的な構成は、種々に設計変更自在である。
付記１．
厚さ方向において互いに反対側を向く第１主面および第１裏面と、前記第１裏面から前記第１主面側に凹む第１凹部と、を有する第１リードと、
前記第１主面に搭載された半導体素子と、
前記半導体素子を覆う封止樹脂部と、
前記第１主面および前記第１裏面に接して形成された第１めっき層と、
第２めっき層と、
を備え、
前記第１凹部は、前記封止樹脂部から露出し、
前記第１めっき層は、前記第１裏面を覆う第１部を有し、
前記第２めっき層は、前記第１凹部および前記第１部に接して形成されている、半導体装置。
付記２．
前記第１めっき層は、前記第１凹部の形成に伴うバリの発生を抑制する、付記１に記載の半導体装置。
付記３．
前記第１めっき層は、Ｎｉを含み且つ前記第１リードに接する第１層を備える、付記１または２に記載の半導体装置。
付記４．
前記第１めっき層は、Ａｕを含み且つ前記第２めっき層に接する第２層を備える、付記３に記載の半導体装置。
付記５．
前記第１めっき層は、Ｐｄを含み且つ前記第１層に接する第３層を備える、付記３または４に記載の半導体装置。
付記６．
前記第２めっき層は、前記第１リードよりはんだ濡れ性が高い材料からなる、付記１ないし５のいずれか１つに記載の半導体装置。
付記７．
前記第２めっき層はＳｎを含んでいる、付記１ないし６のいずれか１つに記載の半導体装置。
付記８．
前記第１リードは、Ｃｕを含んでいる、付記１ないし７のいずれか１つに記載の半導体装置。
付記９．
前記第１リードは、前記第１裏面から前記第１主面側に凹み且つ前記封止樹脂部によって覆われている第２凹部を備える、付記１ないし８のいずれか１つに記載の半導体装置。
付記１０．
前記第１リードから離間した第２リードと、ボンディングワイヤとをさらに備えており、
前記第２リードは、前記厚さ方向において互いに反対側を向く第２主面および第２裏面を有するとともに、前記第２裏面から前記第２主面側に凹む第１凹部が形成されており、
前記ボンディングワイヤは、前記半導体素子と前記第２主面とに接続されており、
前記第２リードの前記第１凹部は、前記封止樹脂部から露出し、
前記第１めっき層は、前記第２裏面を覆う第２部を有し、
前記第２めっき層は、前記第２リードの前記第１凹部および前記第２部に接して形成されている、付記１ないし９のいずれか１つに記載の半導体装置。
付記１１．
前記第１めっき層は、前記第１リードより前記ボンディングワイヤとの接着性がよい材料からなる、付記１０に記載の半導体装置。
付記１２．
前記第２リードは、前記第２裏面から前記第２主面側に凹み且つ前記封止樹脂部によって覆われている第２凹部を備える、付記１０または１１に記載の半導体装置。
付記１３．
厚さ方向において互いに反対側を向く主面および裏面を有するリードフレームを準備する準備工程と、
前記主面および前記裏面に第１めっき層を形成する第１めっき工程と、
前記主面に半導体素子を搭載する搭載工程と、
前記半導体素子を封止樹脂で覆う樹脂形成工程と、
前記リードフレームの前記裏面から、前記リードフレームの前記厚さ方向の途中まで切削を行うことで溝部を形成する溝部形成工程と、
前記裏面および前記溝部に第２めっき層を形成する第２めっき工程と、
前記溝部に沿って、前記厚さ方向視において前記溝部よりも幅が狭く且つそのすべてが前記溝部に重なる除去領域において前記リードフレームおよび前記封止樹脂を前記厚さ方向の全域において除去する切断工程と、
を備える、半導体装置の製造方法。
付記１４．
前記溝部形成工程では、第１ブレードでのハーフカットダイシングにより前記溝部を形成し、
前記切断工程では、前記第１ブレードより薄い第２ブレードでのフルカットダイシングにより除去を行う、付記１３に記載の半導体装置の製造方法。
付記１５．
前記溝部形成工程では、前記厚さ方向に直交する第１方向に沿って延びる第１溝部と、前記第１溝部に直交する第２溝部とを形成する、付記１３または１４に記載の半導体装置の製造方法。
付記１６．
前記切断工程は、前記第１溝部に沿う第１除去領域において除去を行う第１切断工程と、前記第２溝部に沿う第２除去領域において除去を行う第２切断工程とを備える、付記１５に記載の半導体装置の製造方法。
Ａ１～Ａ４：半導体装置
１ ：第１リード
１１０ ：搭載部
１１１ ：搭載部主面
１１２ ：搭載部裏面
１１３ ：搭載部凹部
１２０ ：端子部
１２１ ：端子部主面
１２２ ：端子部裏面
１２３ ：端子部端面
１２４ ：端子部凹部
１３０ ：連結部
１３１ ：連結部主面
１３２ ：連結部裏面
１３３ ：連結部端面
２ ：第２リード
２１０ ：ワイヤボンディング部
２１１ ：ワイヤボンディング部主面
２１２ ：ワイヤボンディング部裏面
２１３ ：ワイヤボンディング部凹部
２２０ ：端子部
２２１ ：端子部主面
２２２ ：端子部裏面
２２３ ：端子部端面
２２４ ：端子部凹部
２３０ ：連結部
２３１ ：連結部主面
２３２ ：連結部裏面
２３３ ：連結部端面
３ ：第３リード
３１０ ：ワイヤボンディング部
３１１ ：ワイヤボンディング部主面
３１２ ：ワイヤボンディング部裏面
３１３ ：ワイヤボンディング部凹部
３２０ ：端子部
３２１ ：端子部主面
３２２ ：端子部裏面
３２３ ：端子部端面
３２４ ：端子部凹部
３３０ ：連結部
３３１ ：連結部主面
３３２ ：連結部裏面
３３３ ：連結部端面
４１ ：第１めっき層
４１１ ：Ｎｉめっき層
４１２ ：Ｐｄめっき層
４１３ ：Ａｕめっき層
４２ ：第２めっき層
６ ：半導体素子
６０ ：素子本体
６１ ：第１電極
６２ ：第２電極
６３ ：第３電極
７１，７２：ボンディングワイヤ
８ ：封止樹脂部
８１ ：樹脂主面
８２ ：樹脂裏面
８３ ：樹脂第１側面
８４ ：樹脂第２側面
８５，８６：樹脂凹部
９００ ：リードフレーム
９０１ ：主面
９０２ ：裏面
９０３ ：凹部
９０４ ：溝部
９０４ａ ：底面
９０４ｂ ：側面
９０５ ：溝部
９０５ａ ：底面
９０５ｂ ：側面
９０６ ：貫通孔
９１１ ：第１めっき層
９１２ ：第２めっき層
９２０ ：封止樹脂
９５１ ：第１ブレード
９５２ ：第２ブレード
９７０ ：保護テープ
Ｓ１ ：第１除去領域
Ｓ２ ：第２除去領域
Ｓ３ ：溝部形成領域
Ｓ４ ：第２溝部形成領域

Claims (16)

  1. 厚さ方向において互いに反対側を向く第１主面および第１裏面と、前記第１裏面から前記第１主面側に凹む第１凹部と、を有する第１リードと、
    前記第１主面に搭載された半導体素子と、
    前記半導体素子を覆う封止樹脂部と、
    前記第１主面および前記第１裏面に接して形成された第１めっき層と、
    第２めっき層と、
    を備え、
    前記第１凹部は、前記封止樹脂部から露出し、
    前記第１めっき層は、前記第１裏面を覆う第１部を有し、
    前記第２めっき層は、前記第１凹部および前記第１部に接して形成されている、半導体装置。
  2. 前記第１めっき層は、前記第１凹部の形成に伴うバリの発生を抑制する、請求項１に記載の半導体装置。
  3. 前記第１めっき層は、Ｎｉを含み且つ前記第１リードに接する第１層を備える、請求項１または２に記載の半導体装置。
  4. 前記第１めっき層は、Ａｕを含み且つ前記第２めっき層に接する第２層を備える、請求項３に記載の半導体装置。
  5. 前記第１めっき層は、Ｐｄを含み且つ前記第１層に接する第３層を備える、請求項３または４に記載の半導体装置。
  6. 前記第２めっき層は、前記第１リードよりはんだ濡れ性が高い材料からなる、請求項１ないし５のいずれか１つに記載の半導体装置。
  7. 前記第２めっき層はＳｎを含んでいる、請求項１ないし６のいずれか１つに記載の半導体装置。
  8. 前記第１リードは、Ｃｕを含んでいる、請求項１ないし７のいずれか１つに記載の半導体装置。
  9. 前記第１リードは、前記第１裏面から前記第１主面側に凹み且つ前記封止樹脂部によって覆われている第２凹部を備える、請求項１ないし８のいずれか１つに記載の半導体装置。
  10. 前記第１リードから離間した第２リードと、ボンディングワイヤとをさらに備えており、
    前記第２リードは、前記厚さ方向において互いに反対側を向く第２主面および第２裏面を有するとともに、前記第２裏面から前記第２主面側に凹む第１凹部が形成されており、
    前記ボンディングワイヤは、前記半導体素子と前記第２主面とに接続されており、
    前記第２リードの前記第１凹部は、前記封止樹脂部から露出し、
    前記第１めっき層は、前記第２裏面を覆う第２部を有し、
    前記第２めっき層は、前記第２リードの前記第１凹部および前記第２部に接して形成されている、請求項１ないし９のいずれか１つに記載の半導体装置。
  11. 前記第１めっき層は、前記第１リードより前記ボンディングワイヤとの接着性がよい材料からなる、請求項１０に記載の半導体装置。
  12. 前記第２リードは、前記第２裏面から前記第２主面側に凹み且つ前記封止樹脂部によって覆われている第２凹部を備える、請求項１０または１１に記載の半導体装置。
  13. 厚さ方向において互いに反対側を向く主面および裏面を有するリードフレームを準備する準備工程と、
    前記主面および前記裏面に第１めっき層を形成する第１めっき工程と、
    前記主面に半導体素子を搭載する搭載工程と、
    前記半導体素子を封止樹脂で覆う樹脂形成工程と、
    前記リードフレームの前記裏面から、前記リードフレームの前記厚さ方向の途中まで切削を行うことで溝部を形成する溝部形成工程と、
    前記裏面および前記溝部に第２めっき層を形成する第２めっき工程と、
    前記溝部に沿って、前記厚さ方向視において前記溝部よりも幅が狭く且つそのすべてが前記溝部に重なる除去領域において前記リードフレームおよび前記封止樹脂を前記厚さ方向の全域において除去する切断工程と、
    を備える、半導体装置の製造方法。
  14. 前記溝部形成工程では、第１ブレードでのハーフカットダイシングにより前記溝部を形成し、
    前記切断工程では、前記第１ブレードより薄い第２ブレードでのフルカットダイシングにより除去を行う、請求項１３に記載の半導体装置の製造方法。
  15. 前記溝部形成工程では、前記厚さ方向に直交する第１方向に沿って延びる第１溝部と、前記第１溝部に直交する第２溝部とを形成する、請求項１３または１４に記載の半導体装置の製造方法。
  16. 前記切断工程は、前記第１溝部に沿う第１除去領域において除去を行う第１切断工程と、前記第２溝部に沿う第２除去領域において除去を行う第２切断工程とを備える、請求項１５に記載の半導体装置の製造方法。
JP2020572222A 2019-02-15 2020-02-07 半導体装置、および、半導体装置の製造方法 Active JP7382354B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2019025016 2019-02-15
JP2019025016 2019-02-15
PCT/JP2020/004860 WO2020166512A1 (ja) 2019-02-15 2020-02-07 半導体装置、および、半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPWO2020166512A1 JPWO2020166512A1 (ja) 2021-12-16
JP7382354B2 true JP7382354B2 (ja) 2023-11-16

Family

ID=72044432

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020572222A Active JP7382354B2 (ja) 2019-02-15 2020-02-07 半導体装置、および、半導体装置の製造方法

Country Status (5)

Country Link
US (1) US20220084912A1 (ja)
JP (1) JP7382354B2 (ja)
CN (1) CN113424311A (ja)
DE (1) DE112020000826T5 (ja)
WO (1) WO2020166512A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7450575B2 (ja) * 2021-03-18 2024-03-15 株式会社東芝 半導体装置及びその製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005038927A (ja) 2003-07-16 2005-02-10 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2008112961A (ja) 2006-10-04 2008-05-15 Rohm Co Ltd 半導体装置の製造方法および半導体装置
JP2012109529A (ja) 2010-09-16 2012-06-07 Hitachi Cable Ltd 半導体発光素子搭載用基板、及びそれを用いた半導体発光装置
JP2014007287A (ja) 2012-06-25 2014-01-16 Renesas Electronics Corp 半導体装置の製造方法
JP2017201675A (ja) 2016-05-02 2017-11-09 ローム株式会社 半導体装置および半導体装置の製造方法
JP2018190882A (ja) 2017-05-10 2018-11-29 ローム株式会社 半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3789443B2 (ja) * 2003-09-01 2006-06-21 Ｎｅｃエレクトロニクス株式会社 樹脂封止型半導体装置
CN102117753A (zh) * 2010-01-05 2011-07-06 飞思卡尔半导体公司 封装半导体器件的方法
US20130098659A1 (en) * 2011-10-25 2013-04-25 Yiu Fai KWAN Pre-plated lead frame for copper wire bonding
US10242934B1 (en) * 2014-05-07 2019-03-26 Utac Headquarters Pte Ltd. Semiconductor package with full plating on contact side surfaces and methods thereof
JP6721346B2 (ja) * 2016-01-27 2020-07-15 ローム株式会社 半導体装置
US10388616B2 (en) * 2016-05-02 2019-08-20 Rohm Co., Ltd. Semiconductor device and method for manufacturing the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005038927A (ja) 2003-07-16 2005-02-10 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2008112961A (ja) 2006-10-04 2008-05-15 Rohm Co Ltd 半導体装置の製造方法および半導体装置
JP2012109529A (ja) 2010-09-16 2012-06-07 Hitachi Cable Ltd 半導体発光素子搭載用基板、及びそれを用いた半導体発光装置
JP2014007287A (ja) 2012-06-25 2014-01-16 Renesas Electronics Corp 半導体装置の製造方法
JP2017201675A (ja) 2016-05-02 2017-11-09 ローム株式会社 半導体装置および半導体装置の製造方法
JP2018190882A (ja) 2017-05-10 2018-11-29 ローム株式会社 半導体装置

Also Published As

Publication number Publication date
JPWO2020166512A1 (ja) 2021-12-16
CN113424311A (zh) 2021-09-21
DE112020000826T5 (de) 2021-10-28
US20220084912A1 (en) 2022-03-17
WO2020166512A1 (ja) 2020-08-20

Similar Documents

Publication Publication Date Title
JP2701802B2 (ja) ベアチップ実装用プリント基板
JP3915992B2 (ja) 面実装型電子部品の製造方法
TWI627721B (zh) 半導體裝置之製造方法
US20040136123A1 (en) Circuit devices and method for manufacturing the same
CN205609512U (zh) 半导体封装体
JP2006294701A (ja) 半導体装置及びその製造方法
JP2020038914A (ja) 半導体装置
JP2004158595A (ja) 回路装置、回路モジュールおよび回路装置の製造方法
JP7382354B2 (ja) 半導体装置、および、半導体装置の製造方法
JP6634117B2 (ja) 半導体装置
JP7147501B2 (ja) 半導体装置の製造方法
JP6752639B2 (ja) 半導体装置の製造方法
US11776891B2 (en) Semiconductor device
JP2004207276A (ja) 回路装置およびその製造方法
JP2020088319A (ja) 半導体装置
JP2009152408A (ja) 半導体装置およびその製造方法
JP7154818B2 (ja) 半導体装置および半導体装置の製造方法
JP5104020B2 (ja) モールドパッケージ
JP5011879B2 (ja) 半導体装置及びリードフレーム組立体の製法
WO2022113661A1 (ja) 半導体装置
JP4728032B2 (ja) 半導体装置および半導体装置の製造方法
WO2023058487A1 (ja) 電子装置
JP7254602B2 (ja) 半導体装置、および半導体装置の製造方法
JP2006114696A (ja) 半導体装置
JP2008108967A (ja) リードフレームおよびそれを用いた半導体パッケージの製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20210715

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230120

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230829

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231006

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20231017

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231106

R150 Certificate of patent or registration of utility model

Ref document number: 7382354

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150