JPWO2007013377A1 - 半導体素子及び電気機器 - Google Patents

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    • H01L2224/4905—Shape
    • H01L2224/49051—Connectors having different shapes
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    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
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    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1602—Diamond
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
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    • H01L2924/01005—Boron [B]
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    • H01L2924/01006—Carbon [C]
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Abstract

電界効果トランジスタ（９０）と、ショットキー電極（９ａ）と、複数のボンディングパッド（１２Ｓ，１２Ｇ）と、を備えた半導体素子（２０）において、前記複数のボンディングパッド（１２Ｓ，１２Ｇ）の少なくともいずれかが前記ショットキー電極（９ａ）の上方に位置するように配設した。

Description

本発明は、半導体素子、特に、インバータ回路などを制御する半導体パワースイッチング素子に関する。
通常の半導体パワースイッチング素子としては、例えば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などが挙げられる。そして、半導体パワースイッチング素子の応用例としては、パワーエレクトロニクス制御に用いられる制御回路があり、例えば、三相モータを制御するインバータ回路が挙げられる。
図９は、この従来のインバータ回路の概要を示す回路図である。図９に示すように、従来のインバータ回路（ここでは３相用）は、スイッチ機能部分（以下、上アームという）２３Ｈとスイッチ機能部分（以下、下アームという）２３Ｌとが直列に接続されてなる回路（以下、相スイッチング回路という）２３を相数分（ここでは３つ）備え、上アーム２３Ｈ及び下アーム２３Ｌの各々は、互いに並列に接続されたスイッチング素子２１とダイオード２２とで構成されている。スイッチング素子２１は、例えば、シリコンを用いたＩＧＢＴで構成されている。そして、上アーム２３Ｈが高電位配線２５に接続され、下アーム２３Ｌがアース電位配線２４に接続されている。各アーム２３の中点２６は負荷である３相交流モータの入力端子（以下、モータ入力端子という）２７に接続されている。そして、上アーム２３Ｈと下アーム２３Ｌとのオン、オフのタイミングを調整することによって、中点２６の電位を制御することができる。すなわち、中点２６ひいては入力端子２７の電位は、下アーム２３Ｌをオンにし、上アーム２３Ｈをオフにした場合にはアース電位２４と等しくなる。一方、中点２６ひいては入力端子２７の電位は、上アーム２３Ｈをオンにし、下アーム２３Ｌをオフにした場合には高電位２５と等しくなる。このように、モータ入力端子２７の電位をアース電位２４と高電位２５とに切り替えることにより、三相モータ２８を制御することができる。
しかし、スイッチング素子２１やダイオード２２の応答速度が有限であるため、スイッチング素子２１やダイオード２２に対してオン状態からオフ状態に切り替える信号を与えても、すぐにはオフ状態とならない。このため、上アーム２３Ｈと下アーム２３Ｌとのオン、オフの切り替えを同時に行うと、上アーム２３Ｈと下アーム２３Ｌとが共にオン状態となり得る。このような状態は、高電位２５とアース電位２４とがショートした状態であり、インバータ回路に大電流が流れてしまう。また、この電流は損失電流となるため、スイッチング損失が増加し、電力利用効率を低下させる。そして、インバータ回路においては高速のスイッチングによる高効率インバータ制御を行うため、一回のスイッチング損失がスイッチング回数分積算されて、全体のスイッチング損失が大きくなる。そこで、従来においては、スイッチング素子２１やダイオード２２の応答速度を考慮してスイッチングのタイミングを決めている。換言すると、スイッチング素子２１やダイオード２２の応答速度の制約により、インバータ制御の周波数が決められている。しかし、さらに高速なスイッチングにより高効率インバータ制御をしようとする場合には、スイッチング素子２１及びダイオード２２のスイッチングをさらに高速化することが求められる。
しかし、スイッチング素子としてＩＧＢＴを用いた場合、このＩＧＢＴはバイポーラデバイスであるため、マイノリティーキャリアのライフタイムが長く、逆回復に要する時間がかかるため、オンからオフへのスイッチングが高速に行われない。そこで、ユニポーラデバイスであるＭＯＳＦＥＴ（金属−酸化物−半導体−電界効果トランジスタ）をスイッチング素子として用いることが考えられる。ユニポーラデバイスは、マイノリティーキャリアの影響を受けないので、オンからオフへのスイッチングを高速に行うことができる。しかし、シリコンにより構成されたＭＯＳＦＥＴは、単位面積当たりのオン抵抗Ｒｏｎ（Ωｃｍ２）が大きく、発熱による導通損失が増加する。
一方、ダイオードのスイッチングを高速化したものには、キャリアのライフタイム制御を施したファーストリカバリーダイオードがある。しかし、ファーストリカバリーダイオードは、数１０ｋＨｚ以上の高周波での動作が困難である。また、ファーストリカバリーダイオードはバイポーラデバイスであるため、マイノリティーキャリアの拡散によってオン抵抗は小さくなるが、マイノリティーキャリアのライフタイムが長いため、オンからオフへのスイッチングに時間がかかる。また、ダイオードのスイッチングをさらに高速化したものに、ショットキー電極を半導体にショットキー接合を形成するように設けたショットキーダイオードがある。ショットキーダイオードはユニポーラデバイスであり、マイノリティーキャリアの影響を受けないため、オンからオフへのスイッチングを高速に行うことができる。しかし、シリコンにより構成されたショットキーダイオードの場合には、１００Ｖ程度の耐圧しかなく、６００Ｖ以上の耐圧を必要とするパワーエレクトロニクス分野では利用できなかった。
また、シリコンにより構成されたＩＧＢＴやダイオードは、キャリアのライフタイム制御が施されているため、ワンチップとして集積することができなかった。
そこで、インバータ回路などに用いられるスイッチング素子及びダイオードをワイドバンドギャップ半導体により構成することが提案されている。
例えば、ダイオードに関しては、ワイドバンドギャップ半導体により構成されるショットキーダイオードは、耐圧が６００Ｖ以上もあり、オン抵抗もシリコンにより構成された場合に比べて十分に小さく、かつ、オンからオフへのスイッチングを高速に行うことができる。
一方、スイッチング素子に関しては、ワイドバンドギャップ半導体により構成されるＭＯＳＦＥＴは、シリコンにより構成されるＩＧＢＴに比べて単位面積当たりのオン抵抗が十分に小さく、耐圧を確保することができ、かつ、オンからオフへのスイッチングを高速に行うことができる。
しかしながら、ＳｉＣ−ＭＩＳＦＥＴであっても半導体装置内のｐ型領域とｎ型領域のＰＮ接合から構成される寄生ダイオードにより、逆バイアス時の寄生ダイオードのオン状態からＳｉＣ−ＭＩＳＦＥＴのオフへの切り替えにおける逆回復時間の遅れを伴う可能性がある。
例えば、スイッチング素子のターンオフ時にインダクタンス負荷により発生する逆起電力としてのプラス電圧が、ソース電極に印加された場合には、寄生ダイオードを介して少数キャリアとしての正孔がｎ型領域に注入され、ダイオード動作の逆回復時間の遅れをきたすことになる。
一方、ＭＯＳＦＥＴをワイドバンドギャップ半導体により構成し、この縦型ＭＯＳＦＥＴのドリフト領域にショットキー接合するようにショットキー電極を配設することによって、ショットキーダイオードとスイッチング素子たるＭＯＳＦＥＴとをワンチップとして集積することができるようになる（特許文献１参照）。
特開２００２−２０３９６７号公報
ところで、上記従来の半導体素子を、具体的なインバータ電源回路（例えば、エアコンディショナーコンプレッサ等の３相モータ用のインバータ電源回路）を構成するスイッチング素子として使用する場合、こうしたスイッチング素子の実用化に向けて以下のような課題が顕在化してきた。
ショットキー接合の金属電極（ショットキー電極）の配置面積は、半導体素子の高速スイッチング動作に大きな障害をもたらしはしない。しかし、ＭＯＳＦＥＴ内に存在する寄生ダイオード及びショットキーダイオードに順方向電圧が印加され、両者に電流を流すような状況を勘案すれば、ショットキー電極の配置面積は、適切な通電能力確保の観点から重要な考慮すべき内容となる。
実際に、３相モータ用のインバータ電源回路に特許文献１に記載された技術を適用したところ、スイッチング素子ターンオフ時におけるインダクタンス負荷に基づく逆起電力をトリガーにして、ショットキー電極に集中する電流に起因した素子の破壊に至る可能性が発見された。
また、特許文献１の図２に示されたショットキー電極は、平面視において電界効果トランジスタ領域を囲むよう細配線に結ばれた直交格子状に配置されている。このため、半導体素子の製造途中において細配線の断線が誘発され易く、これが半導体素子の製造歩留まりを低下させる要因となり得る。
本発明は、このような事情に鑑みてなされたものであり、高速スイッチング動作とエネルギー損失低減との両立が図れ、かつ電気機器のインダクタンス負荷等による逆起電力に基づく電流集中耐性に優れ、かつワイヤボンディング時における電界効果トランジスタの絶縁膜の劣化を抑制可能な半導体素子及び電気機器を提供することを目的とする。
本件発明者らは、上記課題を解決するために鋭意検討した結果、特許文献１の構成ではショットキー電極の配設された領域の面積が半導体素子全体の面積に対して占める割合が小さいため、ショットキー電極に電流が集中して半導体素子が破壊されることを突き止めた。
また、高電圧で大電流をスイッチングする半導体素子をボンディングする場合、大電流に耐えられるようにするため、０．３ｍｍ径以上の太いワイヤをワイヤボンドして電極端子などと結線する。この場合、超音波を印加しながらワイヤを半導体素子上に配置されたボンディングパッドに押し付けてワイヤボンドするが、ボンディングパッドの下に電界効果トランジスタが配置されていると超音波の印加によって電界効果トランジスタが破壊されるおそれがある。そして、本件発明者らは、超音波を印加することにより電界効果トランジスタにおける絶縁膜が耐圧劣化することを発見した。
そこで、本発明の半導体素子は、半導体層と、該半導体層に該半導体層の上面を含むように形成された第１導電型の第１のソース／ドレイン領域と、前記半導体層に前記上面及び前記第１のソース／ドレイン領域を含むように形成された第２導電型領域と、前記半導体層に前記上面及び前記第２導電型領域を含むように形成された第１導電型のドリフト領域と、少なくとも前記第１のソース／ドレイン領域の前記上面に接するように設けられた第１のソース／ドレイン電極と、ゲート絶縁膜を介して少なくとも前記第２導電型領域の前記上面に対向するように設けられたゲート電極と、前記ドリフト領域にオーミックに接続された第２のソース／ドレイン電極と、を有する電界効果トランジスタと、前記ドリフト領域の前記上面に該上面とショットキー接合を形成するように設けられたショットキー電極と、前記第１のソース／ドレイン電極、ゲート電極、及びショットキー電極が設けられた前記半導体層の上面を覆う層間絶縁膜と、前記層間絶縁膜の上に配設され、前記第１のソース／ドレイン電極、ゲート電極、及びショットキー電極の少なくともいずれかと電気的に接続された複数のボンディングパッドと、を備え、前記複数のボンディングパッドの少なくともいずれかが前記ショットキー電極の上方に位置するように配設されている。
このような構成とすると、ボンディングパッドにワイヤをボンディングする際に、超音波を印加しながらワイヤをボンディングパッドに押し付けてワイヤボンドしても、ボンディングパッドの下方にはショットキー電極が配設されたダイオードセルが配置されているので、トランジスタセルに形成された電界効果トランジスタの破壊やゲート絶縁膜の耐圧劣化を低減することができる。また、電界効果トランジスタに存在するｐ／ｎ障壁に比べて小さいエネルギー障壁を有するショットキー接合が半導体素子中に存在するので、半導体素子にサージ電圧が印加された場合に、ショットキー接合部分に優先的にリーク電流が流れ、それにより、サージ電圧が緩和され、半導体素子の破壊が抑制される。また、電界効果トランジスタの寄生ダイオードをオンからオフへとスイッチングした場合に、電界効果トランジスタの寄生ダイオードに由来する少数キャリアがショットキー電極により吸収され、高速のスイッチングが行えるようになる。
前記ソース電極が、前記ソース領域及び第２導電型領域の前記上面に接するように設けられていてもよい。
前記第１導電型がｎ型であり、前記第２導電型がｐ型であってもよい。
前記半導体層がワイドバンドギャップ半導体で構成されていてもよい。
前記半導体層は、平面視において仮想の境界線により複数のセルに分割され、前記複数のセルに延在するように前記ドリフト領域及びドレイン電極が形成され、前記複数のセルは、その中に前記電界効果トランジスタが形成されたトランジスタセルと、その中に前記ショットキー電極が形成されたダイオードセルとで構成され、前記ダイオードセルの前記ショットキー電極の上方に前記ボンディングパッドが位置していてもよい。
このような構成とすると、ショットキー電極を配設する領域の面積を十分広く取ることができるようになるため、ショットキー電極への電流の集中が防止され、半導体素子の破壊が抑制される。
平面視において、複数の前記トランジスタセルの間に１以上の前記ダイオードセルが島状に配置され、この島状に配置された１以上のダイオードセルの上方に前記ボンディングパッドが位置していていてもよい。
前記複数のボンディングパッドは、ワイヤによって互いに接続されていてもよい。
前記ボンディングパッドは辺の長さが０．３ｍｍ以上である四角形の形状を有していてもよい。
前記半導体素子の平面視における面積に対する全ての前記トランジスタセルの平面視における面積の割合が５０％以上でかつ９９％以下であることが好ましい。
前記半導体素子の平面視における面積に対する前記ショットキー電極の面積の割合が１％以上でかつ５０％以下であることが好ましい。
前記ダイオードセルにおける前記ショットキー電極の面積が前記トランジスタセルにおける前記第２導電型領域の平面視における面積より大きいことが好ましい。
また、本発明は、交流駆動装置のインバータ電源回路を構成する半導体素子として用いることができ、例えば、前記半導体素子がアームモジュールとして組み込まれている電気機器に適用することができる。
このような電気機器によれば、半導体素子の導通損失は電流に電圧を乗じた値（電流×電圧）に対応することから、従来のＰＮ接合ダイオードの順方向電圧に比べてショットキーダイオードの順方向電圧を低く保つことができる。したがって、電気機器のインバータ電源回路においてアームモジュールとして組み込まれている半導体素子の導通損失が、ＰＮ接合ダイオードを採用した既存のものに比較して改善する。
さらに、電気機器のインバータ電源回路においてアームモジュールとして組み込まれている半導体素子のオン状態からオフ状態への切り替え速度が速くなり、スイッチング損失が低減される。
前記交流駆動装置内のインダクタンス負荷によって発生する逆起電力に基づいて、前記電界効果トランジスタの寄生ダイオード及び前記ショットキーダイオードに印加される電圧は、前記ショットキーダイオードの順方向の立ち上がり電圧よりも大きく、かつ前記寄生ダイオードの順方向の立ち上がり電圧より小さくして構成されても良い。
前記交流駆動装置の一例は、前記インバータ電源回路により駆動される交流モータであり、この交流モータにより、例えばエアコンディショナーのコンプレッサが駆動される。
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
本発明によれば、高速スイッチング動作とエネルギー損失低減の両立が図れ、かつ電気機器のインダクタンス負荷等による逆起電力に基づく電流集中耐性に優れ、かつワイヤボンディング時における電界効果トランジスタの絶縁膜の劣化を抑制可能な半導体素子及び電気機器が得られる。
図１は、本発明の第１実施形態の半導体素子の構成を示す平面図である。 図２は、本発明の第１実施形態の半導体素子の構成を示す平面図である。 図３は、図１の半導体素子の構成の一部を拡大した部分平面図である。 図４は、図１の半導体素子の断面視における構造を示す部分断面図であって、図３に示すＩＶ−ＩＶ線に沿って切断した断面図である。 図５は、本発明の第２実施形態に係る半導体装置としてのアームモジュールの構成を模式的に示す平面図である。 図６は、本発明の第２実施形態に係るインバータ回路の構成を示す回路図である。 図７は、本発明の第３実施形態の半導体素子の構成を示す平面図である。 図８は、図７の半導体素子の構成の一部を拡大した部分平面図である。 図９は、従来の半導体素子の応用例である三相モータ駆動用のインバータ回路の概要を示す回路図である。 図１０は、仮想の境界線を説明するための概略図であって、（ａ）は仮想の境界線を特定する第１の手法を示す図、（ｂ）は仮想の境界線を特定する第２の手法を示す図、（ｃ）は仮想の境界線を特定する第３の手法を示す図、（ｄ）は仮想の境界線を特定する第４の手法を示す図である。
符号の説明
１ ドレイン電極
２ 半導体基板
３ 半導体層（ＳｉＣ層）
３ａ ドリフト領域
４ ｐ型半導体領域（第２導電型領域）
４ａ ｐ型半導体領域外周部
４ｂ ｐ型半導体領域中央部
５ ソース領域
６ ソース電極
７ ゲート絶縁膜
８ ゲート電極
９ ダイオード形成領域
９ａ，９ｂ ショットキー電極
１０ トランジスタ形成領域
１１ ガードリング（耐圧部材）
１２Ｓ ソース・ショットキー用パッド
１２Ｇ ゲート用パッド
１３Ｓ、１３Ｇ ワイヤ
１４ 半導体素子端部
１５ ドレイン電極端子
１６ ソース電極端子
１７ ゲート電極端子
１８ 封止樹脂
２０ 半導体素子
２１ スイッチング素子
２２ ダイオード
２３ 相スイッチング回路
２３Ｈ 上アーム
２３Ｌ 下アーム
２４ アース電位配線（アース電位）
２５ 高電位配線（高電位）
２６ アームの中点
２７ モータ入力端子
２８ 三相モータ
４０ 層間絶縁膜
５０ 仮想の境界線
５０ａ，５０ｃ 横境界ライン
５０ｂ，５０ｄ 縦境界ライン
５０Ｘ Ｘ部分仮想線
５０Ｙ Ｙ部分仮想線
５１ ジグザグライン
７０ ショットキーダイオード
８０ ダイオードセル
９０ 電界効果トランジスタ（ＭＯＳＦＥＴ）
１００ トランジスタセル
２００ セル
以下、本発明の実施形態を、図面を参照しながら説明する。
（第１実施形態）
図１及び図２は、本発明の第１実施形態の半導体素子の構成を示す平面図である。図３は、図１の半導体素子の構成の一部を拡大した部分平面図である。図４は、図１の半導体素子の断面視における構造を示す部分断面図であって、図３に示すＩＶ−ＩＶ線に沿って切断した断面図である。
本実施形態の半導体素子は、電界効果トランジスタ（以下、ＭＯＳＦＥＴという場合もある）とショットキーダイオードとが並列に接続された回路として機能し、そのような回路を構成する複数の電界効果トランジスタと複数のショットキーダイオードとが集積化された１つのＩＣチップで構成されている。そして、本実施形態の半導体素子は、例えば、三相モータ駆動用のインバータ回路（図６参照）において相スイッチング回路２３として用いられる。電界効果トランジスタの集積化される数は所望の電流容量により決定される。
図１及び図２に示すように、本実施形態の半導体素子２０は、トランジスタ形成領域１０を有している。このトランジスタ形成領域１０は、ここでは、平面視において正方形である。なお、セル形成領域２０１は、平面視において正方形である場合に限られない。このトランジスタ形成領域１０は、平面視において格子状の仮想の境界線５０で区切られた複数のセル２００、言い換えれば、行列状に区画された領域からなる複数のセル２００に分割されている。各セル２００は、ここでは正方形である。この複数のセル２００は、後述する電界効果トランジスタ９０が形成されたトランジスタセル１００と、ショットキー電極９ａが配設されショットキーダイオード７０が形成されたダイオードセル８０とで構成される。そして、本実施形態の半導体素子２０においては、トランジスタ形成領域１０において、１以上のダイオードセル８０が配設された領域（以下、ダイオード形成領域という。）９が島状に形成され、この島状のダイオード形成領域９の間を埋めるようにトランジスタセル１００が形成されている。本実施形態では、ダイオード形成領域９は、トランジスタ形成領域１０に計９箇所配設されているが、ダイオード形成領域９の数はこれに限定されない。また、本実施形態では、１つのダイオード形成領域９は、縦３×横３の計９つのダイオードセル８０が集まって構成されているが、ダイオードセル８０の数もその配置もこれには限定されない。
トランジスタ形成領域１０の外側には後述する半導体層３の表面にトランジスタ形成領域１０を囲むようにガードリング１１が形成されている。そして、ダイオード形成領域９を覆うようにしてボンディングパッド（ソース・ショットキー用パッド）１２Ｓが配設されている。なお、ソース・ショットキー用パッド１２Ｓの面積は、ダイオード形成領域９の面積よりも小さくしてもよい。そして、このソース・ショットキー用パッド１２Ｓ同士がワイヤ１３Ｓで架橋されるようにして接続されている。また、トランジスタ形成領域１０の外周の端部には、ボンディングパッド（ゲート用パッド）１２Ｇが配設され、このゲート用パッド１２Ｇがワイヤ１３Ｇで接続されている。
次に、仮想の境界線５０について説明する。図１０は、仮想の境界線を説明するための概略図であって、（ａ）は仮想の境界線を特定する第１の手法を示す図、（ｂ）は仮想の境界線を特定する第２の手法を示す図、（ｃ）は仮想の境界線を特定する第３の手法を示す図、（ｄ）は仮想の境界線を特定する第４の手法を示す図である。
図１乃至図３において、２点鎖線で示した仮想の境界線５０は、請求の範囲や明細書の内容を説明しやすくするものであって、本発明を具現化した製品に実在するものではない。仮想の境界線５０は、トランジスタセル１００同士が隣接する場合には、トランジスタセル１００の各々の中心から等距離に縦方向又は横方向に延びる仮想線であり、ダイオードセル８０同士が隣接する場合にはダイオードセル８０の各々の中心から等距離に縦方向又は横方向に延びる仮想線であり、トランジスタセル１００とダイオードセル８０とが隣接する場合にはトランジスタセル１００の中心とダイオードセル８０の中心とから等距離に縦方向又は横方向に延びる仮想線である。仮想の境界線５０は、電界効果トランジスタ９０及びショットキーダイオード７０の形状により、適宜、変更される。
ここで、電界効果トランジスタ９０及びショットキーダイオード７０の実際の配列として、図１０に示すように、各種の配置パターンが想定される。このため、各配置パターンに対応する仮想の境界線５０を特定する手法を、図１０を参照しながら説明する。なお、以下においては、仮想の境界線５０を、横境界ライン５０ａ，５０ｃと、縦境界ライン５０ｂ，５０ｄとに分けて説明する。説明を簡略化する目的で、図１０では、電界効果トランジスタ９０を素子「Ｔ」と略記し、ショットキーダイオード７０を素子「Ｓ」と略記する。また、説明の便宜上、横境界ライン５０ａ，５０ｃの延びる方向を「Ｘ方向」、縦境界ライン５０ｂ，５０ｄの延びる方向を「Ｙ方向」とする。さらに、Ｘ方向に並んだ素子Ｓ及び素子Ｔの配列を行方向配列とし、Ｙ方向に並んだ素子Ｓ及び素子Ｔの配列を列方向配列とする。
まず、仮想の境界線５０を特定する第１の手法について、図１０（ａ）を参照しながら説明する。
図１０（ａ）は、３行及び３列のマトリクス状に配置された素子Ｔ及び素子Ｓを例示する。素子Ｔは、素子Ｓが配置された領域を囲むようにして配置されている。図１０（ａ）においては、素子Ｔ及び素子Ｓが正方形状に形成された例が示されている。このように、ショットキー電極９ａの形状については、説明を容易にするため、正方形状に簡略化して記載している。
しかし、このような素子Ｔ及び素子Ｓの形状や配列は、あくまで、仮想の境界線５０の特定の手法を説明するためのものである。したがって、例えば、素子Ｔ及び素子Ｓの具体的な形状は、必ずしも正方形である必要はなく、その中心が適切に定まれば、円形、三角形、又は五角形以上の多角形であってもよい。
ただし、素子Ｔを正方形状にし、素子Ｓを三角形状にする場合のように、素子Ｔと素子Ｓとの形状が大幅に異なる場合には、半導体素子２０全体の面積に対するトランジスタセル１００又はダイオードセル８０の面積割合を求める際に、適宜の補正係数に基づく修正が必要な場合がある。
図１０（ａ）に示すように、３行及び３列からなる各部位に存在する素子Ｔ及び素子Ｓは正方形状であることから、これらの素子の中心Ｐｉｊ（ｉ＝１〜３，ｊ＝１〜３）は、正方形の対角線の交点として一意に定まる。
ここで、横境界ライン５０ａは、互いに列方向に隣接する一対の素子Ｔの各々の中心（Ｐ１１とＰ２１）から等距離に、かつ、互いに列方向に隣接する素子Ｔ及び素子Ｓの各々の中心（例えば、Ｐ１２とＰ２２）から等距離になるようにして形成されている。また、横境界ライン５０ｃは、互いに列方向に隣接する一対の素子Ｔの各々の中心（Ｐ２１とＰ３１）から等距離に、かつ、互いに列方向に隣接する一対の素子Ｓの各々の中心（例えば、Ｐ２２とＰ３２）から等距離になるようにして形成されている。
縦境界ライン５０ｂは、互いに行方向に隣接する一対の素子Ｔの各々の中心（Ｐ１１とＰ１２）から等距離に、かつ、互いに行方向に隣接する素子Ｔ及び素子Ｓの各々の中心（例えば、Ｐ２１とＰ２２）から等距離になるようにして形成されている。また、縦境界ライン５０ｄは、互いに行方向に隣接する一対の素子Ｔの各々の中心（Ｐ１２とＰ１３）から等距離に、かつ、互いに行方向に隣接する一対の素子Ｓの各々の中心（例えば、Ｐ２２とＰ２３）から等距離になるようにして形成されている。
次に、仮想の境界線５０を特定する第２の手法について、図１０（ｂ）を参照しながら説明する。
図１０（ｂ）は、正方形の素子Ｔ及び正方形の素子Ｓが千鳥状（ジグザグアライメント）に配置されたものを例示する。素子Ｔは、素子Ｓが配置された領域を囲むようにして形成されている。２行目の配列を構成する素子Ｔ及び素子Ｓは、１行目及び３行目の配列を構成する素子Ｔ及び素子Ｓに対し、１行目及び３行目の配列を構成する素子Ｔ及び素子Ｓのピッチの半分だけＸ方向にずれている。したがって、素子Ｔ及び素子Ｓの配置パターンは、３行及び６列になる。これにより、３行及び６列からなる各部位のうちの一部（例えば、２行×３列の部位）には、素子Ｔ及び素子Ｓが配置されていない。
３行及び６列からなる各部位の適所に存在する素子Ｔ及び素子Ｓは正方形であることから、素子Ｔ及び素子Ｓの中心Ｐｉｊ（ｉ＝１〜３，ｊ＝１〜６、ただし、Ｐ１２，Ｐ１４，Ｐ１６，Ｐ２１，Ｐ２３，Ｐ２５，Ｐ３２，Ｐ３４，Ｐ３６は除く）は、この正方形の対角線の交点として一意に定まる。
横境界ライン５０ａ（図１０（ｂ）では、細い二点鎖線で図示）は、互いに斜め方向に隣接する１行目×１列目の素子Ｔの中心Ｐ１１及び２行目×２列目の素子Ｔの中心Ｐ２２を結ぶジグザグライン５１上の中点（図１０（ｂ）に示す黒丸：以下同じ）と、互いに斜め方向に隣接する２行目×２列目の素子Ｔの中心Ｐ２２及び１行目×３列目の素子Ｔの中心Ｐ１３を結ぶジグザグライン５１上の中点と、互いに斜め方向に隣接する１行目×３列目の素子Ｔの中心Ｐ１３及び２行目×４列目の素子Ｓの中心Ｐ２４を結ぶジグザグライン５１上の中点と、互いに斜め方向に隣接する２行目×４列目の素子Ｓの中心Ｐ２４及び１行目×５列目の素子Ｔの中心Ｐ１５を結ぶジグザグライン５１上の中点と、互いに斜め方向に隣接する１行目×５列目の素子Ｔの中心Ｐ１５及び２行目×６列目の素子Ｓの中心Ｐ２６を結ぶジグザグライン５１上の中点と、を通るようにしてＸ方向に延びる仮想線である。
縦境界ライン５０ｂ（図１０（ｂ）では、太い二点鎖線で図示）は、互いに行方向に隣接する一対の素子Ｔの各々の中心（Ｐ１１とＰ１３）から等距離になるようにＹ方向に延びるＹ部分仮想線５０Ｙと、互いに行方向に隣接する素子Ｔの中心Ｐ２２と素子Ｓの中心Ｐ２４とからから等距離になるようにＹ方向に延びるＹ部分仮想線５０Ｙと、互いに行方向に隣接する素子Ｔの中心Ｐ３１と素子Ｓの中心Ｐ３３とから等距離になるようにＹ方向に延びるＹ部分仮想線５０Ｙと、これらの３つのＹ部分仮想線５０Ｙの端同士をつないでＸ方向に延びる２つのＸ部分仮想線５０Ｘとからなる仮想線である。
次に、仮想の境界線５０を特定する第３の手法について、図１０（ｃ）を参照しながら説明する。
図１０（ｃ）は、Ｘ方向に３個配置された長方形の素子Ｔと、このうちの一対の素子Ｔ間（３列目）に配置された１個の長方形の素子Ｓと、を例示する。素子Ｔ及び素子Ｓは、Ｙ方向に切れ目なく連なるストライプ状に形成されている。
素子Ｔ及び素子Ｓは長方形であることから、これらの素子の中心Ｐｉｊ（ｉ＝１，ｊ＝１〜４）は、当該長方形の対角線の交点として一意に定まる。
縦境界ライン５０ｂは、互いに行方向に隣接する素子Ｔの各々の中心Ｐ１１，Ｐ１２から等距離になるようにＹ方向に延びる仮想線である。また、縦境界ライン５０ｄは、互いに行方向に隣接する素子Ｔの中心Ｐ１２と素子Ｓの中心Ｐ１３とから等距離になるようにＹ方向に延びる仮想線である。
図１０（ｃ）では、互いに列方向に隣接する素子Ｔ及び素子Ｓは存在しない。このため、横境界ライン５０ａとして、行方向に隣接して並んだ４個の各素子の中心からＹ方向に等距離になるような一対の仮想線が選ばれる。ここでは、この仮想線の例として、素子Ｔ及び素子Ｓの両端面を通る一対の横境界ライン５０ａが示されている。
次に、仮想の境界線５０を特定する第４の手法について、図１０（ｄ）を参照しながら説明する。
図１０（ｄ）は、マトリクス状に配置された正方形の素子Ｔと、この素子Ｔが配置された領域に囲まれた素子Ｓと、を例示する。１つの素子Ｓが、４つのセル２００からなる略正方形に形成されている。図１０（ｄ）に示した素子Ｔ及び素子Ｓの配置パターンは、素子Ｓが複数のセル２００に延在するようにして横境界ライン５０ｃ及び縦境界ライン５０ｄと交差して形成されている点を除き、図１０（ａ）に示した素子Ｔ及び素子Ｓの配置と同様である。したがって、ここでは、素子Ｓと交差する横境界ラインｃ及び縦境界ライン５０ｄ以外の仮想の境界線５０の説明を省略する。
図１０（ｄ）に示すように、素子Ｓと交差する横境界ライン５０ｃは、互いに列方向に隣接する素子Ｔの各々の中心（Ｐ２１，Ｐ３１）から等距離になるようにして行方向に延びる仮想線の延長線である。また、素子Ｓと交差する縦境界ライン５０ｄは、互いに行方向に隣接する素子Ｔの各々の中心（Ｐ１２，Ｐ１３）から等距離になるようにして列方向に延びる仮想線の延長線である。
次に、プレーナ型を採用した半導体素子２０の構造を詳しく説明する。
図４に示すように、半導体素子２０は半導体基板２を有している。この半導体基板２はＳｉＣで構成され、ｎ＋型（高不純物濃度のｎ型）にドープされている。半導体基板２の下面には全面に渡ってドレイン電極（第２のソース／ドレイン電極）１が形成されている。ドレイン電極１は、導電性の材料、例えば、Ｎｉ、Ａｌ、Ｔｉ、Ｍｏなどの金属で構成されている。また、半導体基板２の上面には全面に渡って半導体層３が形成されている。半導体基板２及び半導体層３は、このように、炭化珪素（ＳｉＣ）で構成されているが、他のワイドバンドギャップ半導体で構成されてもよい。具体的には、ＧａＮやＡｌＮなどのＩＩＩ族窒化物、ダイヤモンドなどを用いることができる。ここで、ワイドバンドギャップ半導体とは、伝導帯の下端と荷電子帯の上端とのエネルギー差であるエネルギーバンドギャップが２．０ｅＶ以上である半導体をいう。この半導体層３と半導体基板２とが半導体素子２０の半導体を構成し、この半導体が上述の複数のセル２００に分割されている。
半導体層３のトランジスタセル１００には、その上面を含むようにｎ＋型のソース領域（第１のソース／ドレイン領域）５が形成されている。ソース領域５は、平面視において矩形の環状に形成され、かつ、その中心がトランジスタセル１００の中心と略一致するように形成されている。そして、半導体層３に、その上面を含みかつソース領域５を含むようにｐ型半導体領域（第２導電型領域）４が形成されている。具体的には、ｐ型半導体領域４は、半導体層３に、その上面の、ソース領域５の内側部分とソース領域５を囲む矩形の環状部分とを含み、かつソース領域５の下端より深い位置に渡るように形成されている。そして、半導体層３のソース領域５及びｐ型半導体領域４以外の領域がｎ−型（低不純物濃度のｎ型）のドリフト領域３ａで構成されている。従って、ドレイン電極１はｎ＋型の半導体基板２を介してドリフト領域３ａにオーミックに接続されている。そして、トランジスタセル１００において、半導体層３の上面のソース領域５の中程からトランジスタセル１００の外周に渡る部分を覆うようにゲート絶縁膜７が形成されている。換言すれば、ゲート絶縁膜７は、ソース領域５の外周部と、ｐ型半導体領域４のソース領域５とドリフト領域３ａとの間の部分（以下、ｐ型半導体領域外周部という。）４ａと、ドリフト領域３ａのｐ型半導体領域外周部４ａの近傍に位置する部分との上に形成されている。ゲート絶縁膜７は、酸化膜（ＳｉＯ２）で構成される。そして、ゲート絶縁膜７に丁度重なるように該ゲート絶縁膜７の上にゲート電極８が形成されている。従って、ｐ型半導体領域外周部４ａがチャネル領域を形成している。ゲート電極８は、導電性の材料、例えば、Ｎｉ、Ｔｉ、Ａｌ、Ｍｏなどの金属、ポリシリコンなどで構成されている。そして、トランジスタセル１００において、半導体層３の上面のソース領域５の中程から内側に位置する部分の上にソース電極（第１のソース／ドレイン電極）６が形成されている。換言すれば、ソース電極６は、ソース領域５の内周部とｐ型半導体領域４のソース領域５の内側に位置する部分（以下、ｐ型半導体領域中央部という。）４ｂの上に形成されている。ソース電極６はｎ＋型のソース領域５及びｐ型半導体領域４を介して半導体層３にオーミックに接続されている。ソース電極６は、導電性の材料、例えば、Ｎｉ、Ｔｉ、Ａｌ、Ｍｏなどの金属で構成されている。
一方、半導体層３のダイオードセル８０においては、ダイオードセル８０の外周との間に若干の隙間を有するようにして、その上面の略全面に渡ってショットキー電極９ａが形成されている。ダイオードセル８０においては、半導体層３の全領域がｎ−型のドリフト領域３ａで構成されているので、ショットキー電極９ａは半導体層３とショットキー接合している。ショットキー電極９ａは、電界の集中による破壊を防止するため、図２及び図３に示すように、角部を丸みが帯びた形状にすることが好ましい。ショットキー電極９ａは、導電性の材料、例えば、Ｎｉ、Ｔｉ、Ａｌ、Ｍｏなどの金属で構成されている。
ここで、ショットキー電極９ａの面積は、ｐ型半導体領域４の平面視における面積より大きいことが好ましい。これは、ショットキー電極９ａとドリフト領域３ａとの間のショットキー障壁はｐ型半導体領域４とドリフト領域３ａとの間のｐ／ｎ接合の障壁より小さいことから、半導体素子２０にサージ電圧が印加された場合に、ショットキー電極９ａによってそのサージ電圧が緩和されるので、そのような構成とすると、この効果がより大きくなるからである。
以上の構成により、トランジスタセル１００には１つのｎチャネル型の縦型電界効果トランジスタ９０が形成され、ダイオードセル８０には１つのショットキーダイオード７０が形成されている。また、ドリフト領域３ａ、半導体基板２、及びドレイン電極１は全てのセル２００に渡るように設けられている。また、ゲート絶縁層７及びゲート電極８は隣接するトランジスタセル１００の間では連続するように形成されており、かつ多数のトランジスタセル１００の間に島状にダイオードセル８０が形成されているので、半導体層３の全体の表面に格子状のゲート絶縁層７及びゲート電極８がそれぞれ１つ存在し、その格子状のゲート絶縁層７の開口内にソース電極６又はショットキー電極９ａが存在している。
図１及び図２に示すように、半導体層３の上面には、さらにガードリング１１が形成されている。ガードリング１１は、トランジスタ形成領域１０を半導体層３の端（チップの端）１４との間に、平面視において矩形の環状に２重に形成されている。ここで、ガードリング１１は、平面視において矩形の環状に形成されることに限定されず、セル形成領域２０１の外周を囲んでいればよい。また、ガードリング１１は、２重に形成されることに限定されず、１重、３重など、何重に形成されていてもよい。ガードリング１１は、ドリフト領域３ａと反対の導電型のｐ型半導体領域で構成されている。
そして、ソース電極６、ゲート電極８、及びショットキー電極９ａが形成された半導体層３の表面を覆うように、層間絶縁膜４０が設けられている。この層間絶縁膜４０の上面には、ダイオード形成領域９の上方に位置するように、ソース・ショットキー用パッド１２Ｓが配設されている。ソース・ショットキー用パッド１２Ｓは、Ａｌなどの金属により構成される。ソース・ショットキー用パッド１２Ｓは、ここでは、辺の長さが０．６ｍｍ以上の正方形の形状を有している。なお、ソース・ショットキー用パッド１２Ｓの形状は、正方形に限定されない。ソース・ショットキー用パッド１２Ｓは、平面視におけるトランジスタ形成領域１０に、縦３×横３の合計９個配設されている。ソース・ショットキー用パッド１２Ｓは、ソース電極６及びショットキー電極９ａに電気的に接続されている。また、平面視におけるトランジスタ形成領域１０の外周の端部には、ゲート電極８に電気的に接続されたゲート用パッド１２Ｇが１個配設されている。層間絶縁膜４０には、これを貫通してゲート電極８、ソース電極６、及びショットキー電極９ａにそれぞれ接続するように複数の導電体からなるプラグ（図示せず）が設けられている。また、層間絶縁膜４０の上面には、各プラグとその対応するボンディングパッドとを接続する配線（図示せず）が配設されている。従って、ソース・ショットキー用パッド１２Ｓとソース電極６とはその対応するプラグ及び配線（ソース配線）により接続され、ソース・ショットキー用パッド１２Ｓとショットキー電極９ａとはその対応するプラグ及び配線（ショットキー配線）により接続され、ゲート用パッド１２Ｇとゲート電極８とはその対応するプラグ及び配線（ゲート配線）により接続されている。本実施形態の半導体素子２０では、ソース・ショットキー用パッド１２Ｓが９個配設されているが、ソース・ショットキー用パッド１２Ｓの個数はこれに限定されない。ソース・ショットキー用パッド１２Ｓの全体には、電界効果トランジスタ９０がトランジスタセル１００の数だけ並列に接続され、ショットキー電極９ａがダイオードセル８０の数だけ並列に接続されている。また、本実施形態の半導体素子２０では、ゲート用パッド１２Ｇが１個配設されているが、ゲート用パッド１２Ｇの個数はこれに限定されない。すなわち、複数個のゲート用パッド１２Ｇを配設することもできる。この場合においては、上記ソース・ショットキー用パッド１２Ｓの場合と同様に、複数個のゲート用パッド１２Ｇを架橋するようにワイヤ１３Ｇで接続してもよい。
そして、一方向に並ぶ３個のソース・ショットキー用パッド１２Ｓがワイヤ１３Ｓによって架橋されるように接続されている。ワイヤ１３Ｓは、ＡｌやＡｕなどの金属により構成される。ソース・ショットキー用パッド１２Ｓとワイヤ１３Ｓとは、超音波を印加しながらワイヤ１３Ｓをソース・ショットキー用パッド１２Ｓに押し付けることによって接続されている。本実施形態の半導体素子２０では、ワイヤ１３Ｓとして０．３ｍｍ径のものを用いたが、大電流に耐えられるようにするため、それ以上の径のものを用いることが好ましい。本実施形態の半導体素子２０では三本のワイヤ１３Ｓを用いたが、ワイヤ１３Ｓの本数はこれに限定されない。
また、ソース・ショットキー用パッド１２Ｓの一辺の長さは、ボンディングをするためには、ワイヤ１３Ｓの径以上にすることが好ましい。本実施形態ではワイヤ１３Ｓとして０．３ｍｍ径のものを用いたので、ソース・ショットキー用パッド１２Ｓの一辺の長さを０．３ｍｍ以上にすればよい。ここで、ボンディングを容易にするためには、本実施形態のようにソース・ショットキー用パッド１２Ｓの一辺の長さを０．６ｍｍ以上にすることが好ましい。なお、さらにボンディングを容易にするためには、ソース・ショットキー用パッド１２Ｓの一辺の長さを０．９ｍｍ以上にすることがより好ましい。
一方、ゲート用パッド１２Ｇは、ワイヤ１３Ｇにより接続されている。ここで、ワイヤ１３Ｇは、ＡｌやＡｕなどの金属により構成される。ゲート用パッド１２Ｇとワイヤ１３Ｇとは、超音波を印加しながらワイヤ１３Ｇをゲート用パッド１２Ｇに押し付けることによって接続されている。本実施形態の半導体素子２０では、ソース・ショットキー用パッド１２Ｓを接続するワイヤ１３Ｓとして０．３ｍｍ径のものを用いたが、ゲート電極８にはそれほど大きな電流を流さないため、ゲート用パッド１２Ｇを接続するワイヤ１３Ｇとしては、より細い径のものを用いることが好ましい。
次に、以上のように構成された半導体素子２０の製造方法を、図１乃至図４を参照して説明する。なお、製造法自体は周知のプロセスで構成されるので、簡単に説明する。
但し、ここでは各製造工程途中の図示を省く。このため、本製造方法の説明に際しては、製造工程途中の各構成部分の参照符号の説明を便宜上、図１乃至図４に示した完成品の符号により代用する。
まず、窒素濃度が３×１０１８ｃｍ−３となるように窒素がドープされたｎ＋型の４Ｈ−ＳｉＣ（０００１）Ｓｉ面の［１１−２０］方向８度オフカット面を有する半導体基板２が用意される。
次いで、この半導体基板２が洗浄された後に、上記オフカット面に、１．３×１０１６ｃｍ−３濃度に調整された窒素ドープのｎ−型のエピタキシャル成長層としてのＳｉＣ層（半導体層）３が、ＣＶＤ法により厚み１０μｍに調整して成膜される。
そして、ＳｉＣ層３の表面の適所を開口するマスク（図示せず）を配置して、ＳｉＣ層３の表面に向けて３０〜７００ｋｅＶの範囲の内の多段のイオンエネルギーを適宜選択して、２×１０１４ｃｍ−２濃度のドーズ量でアルミニウムイオンが、開口を介して注入される。このイオン注入より、ＳｉＣ層３の表層に、深さ０．８μｍ程度のｐ型半導体領域４が島状に形成される。また、ガードリング１１も同時に形成される。
その後、ｐ型半導体領域４の表面の適所を開口する別のマスク（図示せず）を用いて、ｐ型半導体領域４に対して３０〜１８０ｋｅＶのエネルギーであって、１．４×１０１５ｃｍ−２濃度のドーズ量で窒素イオンが注入され、ｎ＋型のソース領域５が形成される。
続いて、この半導体基板２は、Ａｒ雰囲気に曝して１７００℃の温度に保って熱処理を約１時間に亘って施され、上記イオン注入領域が活性化される。
次に、この半導体基板２は、酸化処理炉内において１１００℃の温度に保って、３時間に亘ってウェット酸化される。この酸化処理により、ＳｉＣ層３の表面全域には、厚み４０ｎｍのシリコン酸化膜が形成される。
このシリコン酸化膜に、フォトリソグラフィー技術及びエッチング技術を用いてソース電極用の第１の開口とショットキー電極用の第２の開口とがパターニングして形成される。これにより、このシリコン酸化膜がゲート絶縁膜７となる。
そして、第１の開口内に露出するＳｉＣ層３の表面にＮｉからなる電極が選択的に形成され、この第１の開口内に形成された電極がソース電極６となる。
次いで、半導体基板２の裏面に、Ｎｉからなるドレイン電極１が設けられる。
そして、これらのＮｉの層を堆積した後、適宜の熱処理が施され、上記電極６，１と半導体との間がオーミックに接続される。
さらに、上記第２の開口内に露出するＳｉＣ層３の表面にＮｉからなる電極が選択的に形成され、この第２の開口内に形成された電極がショットキー電極９ａとなる。
その後、ゲート絶縁膜７の表面に、Ａｌからなるゲート電極８が形成される。
その後、ソース電極６、ゲート電極８、及びショットキー電極９ａの表面に層間絶縁膜４０が形成され、この層間絶縁膜４０に対して、適宜、プラグ、配線、ボンディングパッド１２Ｓ、１２Ｇが形成される。
次いで、ボンディングパッド１２Ｓ、１２Ｇがワイヤ１３Ｓ、１３Ｇにより適宜接続される。
このようにして、本実施形態の半導体素子２０が得られる。
次に、半導体素子２０における電界効果トランジスタ９０をトレンチ型で形成した場合と、プレーナ型で形成した場合との比較について説明する。
電界効果トランジスタの構造として、半導体層上に平面状にｐ層とｎ層とを形成したプレーナ型と、細くて深い溝を作りゲート電極とゲート絶縁膜とを埋め込んだトレンチ型とがある。本実施形態の半導体素子２０における電界効果トランジスタ９０は、以下に述べるショットキーダイオード７０との関連性等の各種の理由を考慮して、プレーナ型を採用している。
例えば、特表２００５−５０１４０８号公報（以下、先行例という）では、トレンチタイプのＭＯＳＦＥＴに対して、ショットキーダイオードを一体化する構造が開示されている。この先行例においては、トレンチ（掘られた溝または穴）の底面に、半導体と金属とのショットキー接合部分を形成して、ショットキーダイオードを構成する。上記先行例のトレンチ部分は、本来、トランジスタ単位素子部分の間隙を構成する部分であり、トランジスタ単位素子（本実施形態のように、仮想の境界線５０に基づいて区画された四角形の複数のセル２００）とは異なる。
これに対し、本実施形態のショットキーダイオード７０が形成された部分は、仮想の境界線５０に基づいて区画された四角形の複数のセル２００のうちの一部のセル２００の略全域を占めている。したがって、本実施形態のショットキーダイオード７０が形成された部分は、上記先行例の間隙（のトレンチ部分）にショットキー電極を埋め込む構造とは全く異なる。
本実施形態の半導体素子２０のように、プレーナ型のＭＯＳＦＥＴ９０とショットキーダイオード７０との組み合わせは、仮想の境界線５０に基づいて区画された四角形の複数のセル２００に、ＭＯＳＦＥＴ９０を設置するかショットキーダイオード７０を設置するかを任意に選択できる構造的な自由度を有し、先行例のようにトレンチ型のＭＯＳＦＥＴを採用した場合と比較して優位性がある。この構造的な自由度により、ＭＯＳＦＥＴ９０及びショットキーダイオード７０が配置された部分の半導体素子２０全体に対する面積比を任意に設定できるという本発明の特徴のうちのひとつが、はじめて具体化される。
また、先行例においては、トレンチの壁面にゲート絶縁膜を介してゲート電極を形成し、さらに層間絶縁膜で絶縁を確保し、その上にショットキー電極を形成する必要がある。このように、トレンチ壁面に多層の絶縁膜と電極とを形成した場合、多層の絶縁膜の部分によって覆われてしまうトレンチの底面部分には、大面積のショットキー電極が形成できない。よって、トレンチの底面の一部しかショットキーダイオードとして機能しない。このため、ショットキーダイオードの形成面積が小さくなるよう制限される。本実施形態の半導体素子２０のように、ＭＯＳＦＥＴ９０をプレーナ型にする場合においては、上記の面積的な制限はない。
さらに、先行例のようにトレンチ底面にショットキー電極を形成すると、裏面のドレイン電極に近い位置にショットキー電極が存在する構造となり、ショットキー電極に電界集中が起こって、耐圧性に不安が残る。一方、プレーナ型のＭＯＳＦＥＴを採用する場合には、ショットキー電極９ａは、半導体層３の表面に形成されると共に、ショットキー電極９ａと隣接するＭＯＳＦＥＴ９０のＰ型半導体領域４は深く形成されているため、ショットキー電極９ａに電界集中が起こらず、耐圧性が確保される。
以上に述べたとおり、本実施形態の半導体素子２０のようにプレーナ型のＭＯＳＦＥＴ９０を採用する場合には、ＭＯＳＦＥＴ９０及びショットキーダイオード７０の半導体素子２０全体に対する面積比が任意に設定可能になる。また、プレーナ型のＭＯＳＦＥＴ９０は、耐圧性も確保でき、形成プロセスも単純であるため、先行例に示されたトレンチ型のＭＯＳＦＥＴを採用した場合と比較して効果が大きい。
なお、上記においては、ショットキー電極９ａの材料にニッケル（Ｎｉ）を用いた例を説明したが、ショットキー電極９ａの材料はこれに限られず、前述のように、チタン（Ｔｉ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）などを用いた場合も同様である。
次に、以上のように構成された半導体素子２０の作用効果について説明する。
本実施形態の半導体素子２０は、６００Ｖの耐圧を有するパワーデバイス（３ｍｍ角（３ｍｍ×３ｍｍの四角形）、定格電流値が２０Ａ）として機能する。そして、本実施形態の半導体素子２０では、ソース・ショットキー用パッド１２Ｓがショットキー電極９ａの上方に位置するように配設されているので、ソース・ショットキー用パッド１２Ｓにワイヤ１３Ｓをボンディングする際に、超音波を印加しながらワイヤ１３Ｓをソース・ショットキー用パッド１２Ｓに押し付けてワイヤボンドしても、ソース・ショットキー用パッド１２Ｓの下方にはショットキー電極９ａが配設されたダイオードセル８０が配置されているので、トランジスタセル１００に形成された電界効果トランジスタ９０の破壊やゲート絶縁膜７の耐圧劣化を防止することができる。
また、本実施形態の半導体素子２０では、ソース電極６がｐ型半導体領域中央部４ｂと接触し、ｐ型半導体領域４の下方のｎ−型のドリフト領域３ａがドレイン電極１に半導体基板２を介して接続されているため、ソース電極６とドレイン電極１との間にドリフト領域３ａとｐ型半導体領域４とから構成される寄生ダイオードが存在する。また、本実施形態の半導体素子２０では、ソース電極６がドリフト領域３ａとショットキー接合を形成するように設けられているため、ソース電極６とドレイン電極１との間にショットキー電極９ａとドリフト領域３ａとから構成されるショットキーダイオード７０が存在する。
そして、本実施形態の半導体素子２０は、使用時においてソース電極６とドレイン電極１との間にソース電極６に対しドレイン電極１の方が高電位となる電圧が印加される。そして、この状態で、ゲート電極８に閾値以上の電圧（ソース電極６に対する電圧）が印加されると、ゲート電極８の下方に位置するｐ型半導体領域４の上層部にｎチャネルが形成される。そして、ソース電極６からソース領域、ｎチャネル、ドリフト領域３ａ、及び半導体基板２を経てドレイン電極１へと電子が移動し、それにより、ドレイン電極１からソース電極６へと電流が流れる。
一方、負荷が誘導性である場合には、負荷のインダクタンスにより、電界効果トランジスタ９０をオンからオフへとスイッチングした場合に、ソース電極６とドレイン電極１との間にドレイン電極１に対しソース電極６の方が高電位となる電圧が一時的に印加される。それにより、ダイオードセル８０におけるショットキーダイオード７０がオンし、ソース電極６からドレイン電極１へと電流が流れる。また、ソース電極６における正の電圧がさらに上がると、電界効果トランジスタ９０の寄生ダイオードがオンし、ドリフト領域３ａに少数キャリア（正孔）が注入される。しかし、ショットキー電極９ａの面積を十分広く設計することにより、ショットキーダイオード７０のオン抵抗を寄生ダイオードのオン抵抗より小さくすることができ、それにより、この場合にショットキーダイオード７０に優先的に電流が流れる。その結果、ドリフト領域３ａに注入される少数キャリアの数が低減される。また、この注入された少数キャリアは、その後、ソース電極６とドレイン電極１との間に印加される電圧がドレイン電極１に対しソース電極６の方が低電位となる電圧となると、瞬時にショットキー電極９ａに吸収される。従って、半導体素子２０は、従来例に比べて、オンからオフへのスイッチングが高速に行える。また、ショットキー電極９ａを配設する領域の面積を十分広くすることができるため、ショットキー電極９ａへの電流の集中が防止され、半導体素子２０の破壊が抑制される。
また、本実施形態の半導体素子２０では、トランジスタ形成領域１０の内部にダイオード形成領域９を配設したため、電界効果トランジスタ９０に存在するｐ／ｎ障壁に比べて小さいエネルギー障壁を有するショットキー接合が半導体素子２０中に存在することとなり、半導体素子２０にサージ電圧が印加された場合に、ショットキー接合部分に優先的にリーク電流が流れ、それにより、サージ電圧が緩和され、半導体素子２０の破壊が抑制される。
さらに、サージ電流に関しては、ショットキーダイオード７０と寄生ダイオード（ＰＮ接合ダイオード）とが並列に接続された構造となっているため、ある程度の電流値（順方向電圧Ｖｆの低い領域に対応する電流値）まではショットキーダイオード７０が高速で電流を流し、さらに大きな電流値（順方向電圧Ｖｆの高い領域に対応する電流値）になると寄生ダイオードが電流を流すことになる。したがって、ショットキーダイオード７０への電流集中による破壊も防止される。
したがって、本発明の半導体素子２０は、サージ電圧及びサージ電流に対して高い耐性を有する。
また、寄生ダイオードがオンのときに、マイノリティーキャリアがｐ型半導体領域４、ソース領域５にそれぞれ注入されても、逆バイアスが印加されると、ショットキー電極９ａにマイノリティーキャリアが吸い込まれて、速やかに寄生ダイオードをオフ状態とすることができる。これにより、本発明の半導体素子２０では、従来のＰＮ接合ダイオードのみを有する半導体素子において懸念される、すばやくオフ状態とすることができない、いわゆるラッチアップの状態になることが抑制される。
また、本実施形態の半導体素子２０を構成するショットキーダイオード７０は、Ｎｉからなるショットキー電極９ａをアノードとして用い、ワイドバンドギャップ半導体（本実施形態では、ＳｉＣ）をカソード（半導体層３）として用いている。このショットキーダイオード７０は、通常使用の通電動作によっては半導体層３とショットキー電極９ａとの界面にシリサイド層が形成されにくいため、高電流耐性及び高電圧耐性の観点から好適である。
仮に、アノード（ショットキー電極９ａ）としてＮｉを用い、カソード（半導体層３）としてＳｉ（シリコン）を用いてショットキーダイオードを構成した場合には、このショットキーダイオードに大電流を流すことが困難になる。すなわち、カソードとしてＳｉを用いたショットキーダイオードでは、ＳｉとＮｉとの界面にシリサイド層が形成されやすく、その結果、ＳｉとＮｉとがオーミックに接続され、ダイオードとしての機能を果たさなくなる場合がある。そうすると、優先的にショットキーダイオード７０にサージ電圧によるリーク電流を流すことにより、半導体素子２０の絶縁破壊を防止するという本発明の課題解決原理に反する可能性がある。
したがって、本実施形態においては、カソードの構成の差異（半導体層３をＳｉＣで構成するか、Ｓｉで構成するかの差異）は、当業者による単なる設計事項の類ではなく、上記課題解決原理に直結する事項である。
さらに、カソード（半導体層３）としてワイドバンドギャップ半導体であるＳｉＣを用いたショットキーダイオード７０は、カソード（半導体層３）としてＳｉを用いたショットキーダイオードと比較して、サージ電圧が印加された場合の耐圧特性に優れる。
なお、ＰＮ接合ダイオードは、一般的に、高電流耐性及び高電圧耐性に優れているが、ワイドバンドギャップ半導体たるＳｉＣを用いてＰＮ接合ダイオードを構成すると、順方向電圧Ｖｆの上昇分に起因する導通損失が生じてしまう。
以上の事項を総括すると、本実施形態の半導体素子２０では、半導体層３にワイドバンドギャップ半導体（ＳｉＣ）を用いてショットキーダイオード７０を構成することが好適である。
次に、本実施形態における実施例を説明する。
［実施例］
本実施例として、本実施形態の半導体素子２０を複数個作製し、ゲート絶縁膜７におけるリーク電流を測定したところ、５％の半導体素子２０で１μＡのリーク電流が確認され、歩留まりは９５％であった。一方、比較例として、ダイオード形成領域９を配設せず、電界効果トランジスタ９０の表面に直接ソース・ショットキー用パッド１２Ｓを被覆してワイヤボンドした半導体素子を複数個作製し、ゲート絶縁膜７におけるリーク電流を測定したところ、３０％の半導体素子で１μＡのリーク電流が確認され、歩留まりは７０％であった。すなわち、本実施形態の半導体素子２０では、ダイオード形成領域９の表面を被覆するようにしてソース・ショットキー用パッド１２Ｓが配設されており、ダイオード形成領域９にはゲート絶縁膜７が形成されていない。また、ソース・ショットキー用パッド１２Ｓの下方に位置するショットキーダイオード７０は、電界効果トランジスタ９０よりも超音波に対する強度が大きい。このため、超音波を印加しながらワイヤ１３Ｓをソース・ショットキー用パッド１２Ｓに押し付けてボンディングしても、それによるゲート絶縁膜７の損傷が低減され、かつ電界効果トランジスタ９０が破壊されることが抑制される。
（第２実施形態）
本発明の第２実施形態は、第１実施形態の半導体素子２０を用いたアームモジュール（半導体装置）を組み込んだインバータ回路を例示したものである。
［アームモジュール］
図５は本発明の第２実施形態に係る半導体装置としてのアームモジュールの構成を模式的に示す平面図である。図５において図１乃至図４と同一又は相当する部分には同一の符号を付してその説明を省略する。
本実施形態のアームモジュールは、図５に示すように、第１実施形態の半導体素子２０と、ドレイン電極端子１５、ソース電極端子１６、及びゲート電極端子１７を有するパッケージとを備えている。
半導体素子２０は、その下面のドレイン電極１がドレイン電極端子１５の上面に接続されるようにして、ドレイン電極端子１の上に配設されている。そして、半導体素子２０のソース・ショットキー用パッド１２Ｓがワイヤ１３Ｓによってソース電極端子１６に接続され、半導体素子２０のゲート用パッド１２Ｇがワイヤ１３Ｇによってゲート電極端子１７に接続されている。半導体素子２０のドレイン電極１とドレイン電極端子１５とは、ダイボンディングによって接続されている。また、ワイヤ１３Ｓ、１３Ｇの端部と、ソース電極端子１６又はゲート電極端子１７とは、ボンディングにより接続されている。
そして、このように相互に接続された半導体素子２０及び各電極端子１５、１６、１７が封止樹脂１８によって封止（モールド）されている。ここで、上記封止樹脂１８としては、汎用のものを用いることができる。
［インバータ回路］
図６は本発明の第２実施形態に係るインバータ回路の構成を示す回路図である。図６において図９と同一又は相当する部分には同一の符号を付してその説明を省略する。
本実施形態のインバータ回路は、三相交流モータ駆動用であり、上アーム２３Ｈと下アーム２３Ｌとが直列に接続されてなる相スイッチング回路２３を相数分（ここでは３つ）備え、上アーム２３Ｈ及び下アーム２３Ｌの各々は、互いに並列に接続されたスイッチング素子２１とダイオード２２とで構成されている。そして、上アーム２３Ｈ及び下アーム２３Ｌがそれぞれ本実施形態のアームモジュールで構成されている。また、各アーム２３Ｈ，２３Ｌのスイッチング素子２１は、第１実施形態の半導体素子２０のうちの電界効果トランジスタ９０で構成されている。一方、ダイオード２２は、スイッチング素子２１と並列に接続された帰還ダイオードであって、第１実施形態の半導体素子２０のうちのショットキーダイオード７０で構成されている。それ以外の点については、背景技術の欄でも説明したので、その説明を省略する。
本実施形態では、このインバータ回路を用いて第１実施形態の半導体素子２０の構成を検討した。
図２乃至図４を参照して、半導体素子２０においては、半導体素子２０の平面視における面積に対するショットキー電極９ａの面積の割合が１％以上でかつ５０％以下であることが好ましい。さらに、半導体素子２０の平面視における面積に対するショットキー電極９ａの面積の割合が１０％以上でかつ５０％以下であることがより好ましい。
まず、半導体素子２０の平面視における面積に対するショットキー電極９ａの面積の割合を１％にした場合について説明する。このような半導体素子２０を、本実施形態のアームモジュールとして用いた場合のスイッチング損失を測定したところ、２％のスイッチング損失の低減が実現できる。ここで、半導体素子２０について、ダイオード形成領域９の単位面積換算のオン抵抗は１ｍΩｃｍ２程度となる。そして、半導体素子２０の平面視における面積に対するショットキー電極９ａの面積の割合を１％にした場合、ショットキーダイオード７０の順方向に電流を流す際の順方向電圧Ｖｆが、ショットキー障壁による順方向の立ち上がり電圧（１Ｖ）を加えて３Ｖ程度（抵抗分電流による順方向電圧Ｖｆ上昇は２Ｖ）であれば、素子全体の電流密度換算で２０Ａ／ｃｍ２（半導体素子については２Ａ）程度の電流を流すことができる。ここで、順方向電圧が３Ｖというのは、本発明の半導体素子２０に存在する寄生ダイオードに順方向の電流を流す際の最低の順方向電圧である。これは、半導体材料としてＳｉＣを用いたことに起因する。従って、ショットキー電極９ａに順方向の電流を流した場合に、順方向電圧Ｖｆを３Ｖ以下に保つことができれば、ショットキー電極９ａを配設しない従来の半導体素子に比べてスイッチング損失を低減することができる。
このとき、トランジスタ形成領域１０の平均化した単位面積換算のオン抵抗は、ダイオード形成領域９の単位面積換算のオン抵抗よりも約一桁大きい値となる。具体的には、トランジスタ形成領域１０の平均化した単位面積換算のオン抵抗は、１０ｍΩｃｍ２となる。したがって、電界効果トランジスタ９０がオンしたときの電流密度（以下、オン電流密度という）は、順方向電圧Ｖｆ上昇を２Ｖとして、２００Ａ／ｃｍ２と見積もれる。なお、電界効果トランジスタ９０がオンしたときの電流（以下、オン電流という）は、ショットキーダイオード７０を流れる電流の流れと逆方向である。
よって、電界効果トランジスタ９０のオン電流密度の約１０分の１の電流密度となる電流値をオン電流と逆方向にショットキーダイオード７０に流す場合には、半導体素子２０の平面視における面積に対するショットキー電極９ａの面積の割合を１％にすることが好適である。
一方、上アーム２３Ｈ及び下アーム２３Ｌの連続動作試験中に、上アーム２３Ｈ及び下アーム２３Ｌは、発熱により動作が安定しない場合があった。これは、ショットキーダイオード７０を流れる電流値が、上記許容電流値（２０Ａ／ｃｍ２）を超えてしまったためと推定される。したがって、許容電流値がショットキーダイオード７０を流れる電流値よりも高くなるよう、ショットキー電極９ａの面積の割合を設計することが好ましい。
次に、半導体素子２０の平面視における面積に対するショットキー電極９ａの面積の割合を１０％にした半導体素子２０を作製し、この半導体素子２０をアームモジュールとして用いた場合には、５％のスイッチング損失の低減が実現できる。また、この場合において、ショットキーダイオード７０を流れる電流の許容値は、素子全体の電流密度換算で２００Ａ／ｃｍ２（半導体素子については２０Ａ）である。ここで、許容電流値が２００Ａ／ｃｍ２というのは十分に高い電流値であるため、ショットキーダイオード７０を流れる電流値が許容電流値を超えず、上アーム２３Ｈ及び下アーム２３Ｌが安定動作する。
前述のように、トランジスタ形成領域１０の平均化した単位面積換算のオン抵抗は、１０ｍΩｃｍ２であるので、電界効果トランジスタ９０のオン電流密度と同じ電流密度となる電流値を、オン電流と逆方向にショットキーダイオード７０に流す場合には、半導体素子２０の平面視における面積に対するショットキー電極９ａの面積の割合を１０％にすることが好適である。
また、半導体素子２０の平面視における面積に対するショットキー電極９ａの面積の割合を５０％にした半導体素子２０を作製し、この半導体素子２０をアームモジュールとして用いた場合には、１％のスイッチング損失の低減が実現できる。
前述のように、トランジスタ形成領域１０の平均化した単位面積換算のオン抵抗は、１０ｍΩｃｍ２であるが、将来、チャネル抵抗の低減等により、トランジスタ形成領域１０の単位面積換算のオン抵抗を低減させることができると考えられる。その結果、トランジスタ形成領域１０の単位面積換算のオン抵抗が、ダイオード形成領域９の単位面積換算のオン抵抗（１ｍΩｃｍ２）に近づく。ここで、トランジスタ形成領域１０のオン抵抗は、ショットキーダイオード形成領域９のオン抵抗よりも小さくなりえないが、両者のオン抵抗が同程度の値となる場合がある。この場合において、電界効果トランジスタ９０に流れるオン電流の電流密度と、ショットキーダイオード７０に流れるオン電流の電流密度とが同じであるとすると、半導体素子２０の平面視における面積に対するショットキー電極９ａの面積の割合を５０％にすることが好適である。
ここで、半導体素子２０の平面視における面積に対するショットキー電極９ａの面積の割合を１０％以上にした場合には、半導体素子２０の発熱も抑制され、インバータ回路が安定動作した。
しかし、半導体素子２０の平面視における面積に対するショットキー電極９ａの面積の割合が５０％を超えるようにした場合には、トランジスタセル１００の半導体素子２０全体に占める割合が低下するため、電界効果トランジスタ９０のオン抵抗が増大し、スイッチング損失も増加した。
また、ショットキーダイオード７０を流れる電流が素子全体の電流密度換算で２００〜６００Ａ／ｃｍ２であれば、半導体素子２０の安定動作が期待されるため、半導体素子２０の平面視における面積に対するショットキー電極９ａの面積の割合が１０％以上でかつ３０％以下であることが、より好ましい。
以上に述べたとおり、ショットキーダイオード７０に流れる電流値と、電界効果トランジスタ９０に流れる電流値とが同じ（ただし、流れる方向は逆）であるとすると、ダイオード形成領域９のオン抵抗がトランジスタ形成領域１０のオン抵抗の１０分の１である場合には半導体素子２０の平面視における面積に対するショットキー電極９ａの面積の割合を１０％にすればよい。また、ダイオード形成領域９のオン抵抗がトランジスタ形成領域１０のオン抵抗の３分の１である場合には半導体素子２０の平面視における面積に対するショットキー電極９ａの面積の割合を約３０％にすればよい。
以上の検討結果を総括すると、第１実施形態の半導体素子２０においては、本来のスイッチング素子としての機能を十分に果たすようにするため、半導体素子２０の平面視における面積に対する全てのトランジスタセル１００の平面視における面積の割合が５０％以上でかつ９９％以下であることが好ましい。さらに、半導体素子２０の安定動作のためには、半導体素子２０の平面視における面積に対する全てのトランジスタセル１００の平面視における面積の割合が７０％以上でかつ９０％以下であることが、より好ましい。
（第３実施形態）
図７は、本発明の第３実施形態の半導体素子の構成を示す平面図である。図８は、図７の半導体素子の構成の一部を拡大した部分平面図である。図７及び図８において図１乃至図３と同一又は相当する部分には同一の符号を付してその説明を省略する。
図７及び図８に示すように、本実施形態の半導体素子２０では、ダイオード形成領域９は、平面視において格子状の仮想の境界線５０で区切られたセル２００のうちの複数のダイオードセル８０の上面を覆うようなショットキー電極９ｂを、トランジスタ形成領域１０の内部に島状に配設することによって構成されている。その他の点は、第１実施形態と同様である。
ショットキー電極９ｂは、トランジスタ形成領域１０の内部に計９箇所配設されている。なお、ショットキー電極９ｂの配設される数はこれに限定されない。すなわち、ショットキー電極９ｂを複数個のセル２００に渡って配設したり、ショットキー電極９ｂの全体又は一部を一体化して形成したりして、その個数が変更されてもかまわない。このような構成としても、上記の第１実施形態と同様の効果を奏する。また、このような構成とすると、構成部品点数が少なくなり、半導体素子２０の製造が容易になり、歩留まりが向上する。
本実施形態における半導体素子２０においても、電界の集中による破壊を防止するため、図７及び図８に示すように、ショットキー電極９ｂの角部を丸みが帯びた形状にすることが好ましい。
なお、本実施形態の半導体素子２０も第１実施形態の半導体素子２０と同様に第２実施形態のアームモジュール及びインバータ回路に用いることができ、第１実施形態の半導体素子２０を用いた場合と同様の効果を得ることができる。また、本実施形態の半導体素子２０の平面視における面積に対する全てのトランジスタセル１００の平面視における面積の割合も５０％以上でかつ９９％以下であることが好ましい。
なお、第１乃至第３実施形態では、電界効果トランジスタ９０がｎチャネル型である場合を説明したが、本発明は電界効果トランジスタ９０がｐチャネル型である場合にも同様に適用できる。但し、この場合には、各半導体領域の導電型が逆になり、ソース領域及びソース電極とドレイン領域及びドレイン電極とが逆になる。
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
本発明による半導体素子は、高速スイッチング動作とエネルギー損失低減の両立が図れ、かつ電気機器のインダクタンス負荷等による逆起電力に基づく電流集中耐性に優れると共に、ワイヤボンディング時における電界効果トランジスタの絶縁膜の劣化を抑制可能であり、例えば、電気機器の高速インバータ電源回路の用途に適用可能である。
【０００５】
成ではショットキー電極の配設された領域の面積が半導体素子全体の面積に対して占める割合が小さいため、ショットキー電極に電流が集中して半導体素子が破壊されることを突き止めた。
［００１７］
また、高電圧で大電流をスイッチングする半導体素子をボンディングする場合、大電流に耐えられるようにするため、０．３ｍｍ径以上の太いワイヤをワイヤボンドして電極端子などと結線する。この場合、超音波を印加しながらワイヤを半導体素子上に配置されたボンディングパッドに押し付けてワイヤボンドするが、ボンディングパッドの下に電界効果トランジスタが配置されていると超音波の印加によって電界効果トランジスタが破壊されるおそれがある。そして、本件発明者らは、超音波を印加することにより電界効果トランジスタにおける絶縁膜が耐圧劣化することを発見した。
［００１８］
そこで、本発明の半導体素子は、半導体層と、該半導体層に該半導体層の上面を含むように形成された第１導電型の第１のソース／ドレイン領域と、前記半導体層に前記上面及び前記第１のソース／ドレイン領域を含むように形成された第２導電型領域と、前記半導体層に前記上面及び前記第２導電型領域を含むように形成された第１導電型のドリフト領域と、少なくとも前記第１のソース／ドレイン領域の前記上面に接するように設けられた第１のソース／ドレイン電極と、ゲート絶縁膜を介して少なくとも前記第２導電型領域の前記上面に対向するように設けられたゲート電極と、前記ドリフト領域にオーミックに接続された第２のソース／ドレイン電極と、を有する電界効果トランジスタと、前記ドリフト領域の前記上面に該上面とショットキー接合を形成するように設けられたショットキー電極と、前記第１のソース／ドレイン電極、ゲート電極、及びショットキー電極が設けられた前記半導体層の上面を覆う層間絶縁膜と、前記層間絶縁膜の上に配設され、前記第１のソース／ドレイン電極、ゲート電極、及びショットキー電極の少なくともいずれかと電気的に接続された複数のボンディングパッドと、を備え、前記半導体層は、平面視において仮想の境界線により複数のセルに分割され、前記複数のセルに延在するように前記ドリフト領域及び第２のソース／ドレイン電極が形成され、前記複数のセルは、その中に前記電界効果トランジスタが形成されたトランジスタセルと、その中に前記ショットキー電極が形成されたダイオードセルとで構成され、前記ダイオードセルの前記ショットキー電極の上方に前記ボンディングパッドが位置している。
【０００６】
［００１９］
このような構成とすると、ボンディングパッドにワイヤをボンディングする際に、超音波を印加しながらワイヤをボンディングパッドに押し付けてワイヤボンドしても、ボンディングパッドの下方にはショットキー電極が配設されたダイオードセルが配置されているので、トランジスタセルに形成された電界効果トランジスタの破壊やゲート絶縁膜の耐圧劣化を低減することができる。また、電界効果トランジスタに存在するｐ／ｎ障壁に比べて小さいエネルギー障壁を有するショットキー接合が半導体素子中に存在するので、半導体素子にサージ電圧が印加された場合に、ショットキー接合部分に優先的にリーク電流が流れ、それにより、サージ電圧が緩和され、半導体素子の破壊が抑制される。また、電界効果トランジスタの寄生ダイオードをオンからオフへとスイッチングした場合に、電界効果トランジスタの寄生ダイオードに由来する少数キャリアがショットキー電極により吸収され、高速のスイッチングが行えるようになる。
このような構成とすると、ショットキー電極を配設する領域の面積を十分広く取ることができるようになるため、ショットキー電極への電流の集中が防止され、半導体素子の破壊が抑制される。
［００２０］
前記第１のソース／ドレイン電極が、前記第１のソース／ドレイン領域及び第２導電型領域の前記上面に接するように設けられていてもよい。
［００２１］
前記第１導電型がｎ型であり、前記第２導電型がｐ型であってもよい。
［００２２］
前記半導体層がワイドバンドギャップ半導体で構成されていてもよい。
［００２３］
［００２４］
平面視において、複数の前記トランジスタセルの間に１以上の前記ダイオードセルが島状に配置され、この島状に配置された１以上のダイオードセルの上方に前記ボンディングパッドが位置していていてもよい。
［００２５］
前記複数のボンディングパッドは、ワイヤによって互いに接続されていてもよい。
［００２６］
前記ボンディングパッドは辺の長さが０．３ｍｍ以上である四角形の形状を有していてもよい。
［００２７］
前記半導体素子の平面視における面積に対する全ての前記トランジスタセルの平面視における面積の割合が５０％以上でかつ９９％以下であることが好ましい。
［００２８］
前記半導体素子の平面視における面積に対する前記ショットキー電極の面積の割合が
【０００７】
１％以上でかつ５０％以下であることが好ましい。
［００２９］
前記ダイオードセルにおける前記ショットキー電極の面積が前記トランジスタセルにおける前記第２導電型領域の平面視における面積より大きいことが好ましい。
［００３０］
また、本発明は、交流駆動装置のインバータ電源回路を構成する半導体素子として用いることができ、例えば、前記半導体素子がアームモジュールとして組み込まれている電気機器に適用することができる。
［００３１］
このような電気機器によれば、半導体素子の導通損失は電流に電圧を乗じた値（電流×電圧）に対応することから、従来のＰＮ接合ダイオードの順方向電圧に比べてショットキーダイオードの順方向電圧を低く保つことができる。したがって、電気機器のインバータ電源回路においてアームモジュールとして組み込まれている半導体素子の導通損失が、ＰＮ接合ダイオードを採用した既存のものに比較して改善する。
［００３２］
さらに、電気機器のインバータ電源回路においてアームモジュールとして組み込まれている半導体素子のオン状態からオフ状態への切り替え速度が速くなり、スイッチング損失が低減される。
［００３３］
前記交流駆動装置内のインダクタンス負荷によって発生する逆起電力に基づいて、前記電界効果トランジスタの寄生ダイオード及び前記ドリフト領域と該ドリフト領域の上面とショットキー接合を形成するショットキー電極とによって構成されたショットキーダイオードに印加される電圧は、前記ショットキーダイオードの順方向の立ち上がり電圧よりも大きく、かつ前記寄生ダイオードの順方向の立ち上がり電圧より小さくして構成されても良い。
前記交流駆動装置の一例は、前記インバータ電源回路により駆動される交流モータであり、この交流モータにより、例えばエアコンディショナーのコンプレッサが駆動される。
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
発明の効果
［００３４］
本発明によれば、高速スイッチング動作とエネルギー損失低減の両立が図れ、かつ電気機器のインダクタンス負荷等による逆起電力に基づく電流集中耐性に優れ、
【０００５】
成ではショットキー電極の配設された領域の面積が半導体素子全体の面積に対して占める割合が小さいため、ショットキー電極に電流が集中して半導体素子が破壊されることを突き止めた。
［００１７］
また、高電圧で大電流をスイッチングする半導体素子をボンディングする場合、大電流に耐えられるようにするため、０．３ｍｍ径以上の太いワイヤをワイヤボンドして電極端子などと結線する。この場合、超音波を印加しながらワイヤを半導体素子上に配置されたボンディングパッドに押し付けてワイヤボンドするが、ボンディングパッドの下に電界効果トランジスタが配置されていると超音波の印加によって電界効果トランジスタが破壊されるおそれがある。そして、本件発明者らは、超音波を印加することにより電界効果トランジスタにおける絶縁膜が耐圧劣化することを発見した。
［００１８］
そこで、本発明の半導体素子は、半導体層と、該半導体層に該半導体層の上面を含むように形成された第１導電型の第１のソース／ドレイン領域と、前記半導体層に前記上面及び前記第１のソース／ドレイン領域を含むように形成された第２導電型領域と、前記半導体層に前記上面及び前記第２導電型領域を含むように形成された第１導電型のドリフト領域と、少なくとも前記第１のソース／ドレイン領域の前記上面に接するように設けられた第１のソース／ドレイン電極と、ゲート絶縁膜を介して少なくとも前記第２導電型領域の前記上面に対向するように設けられたゲート電極と、前記ドリフト領域にオーミックに接続された第２のソース／ドレイン電極と、を有する電界効果トランジスタと、前記ドリフト領域の前記上面に該上面とショットキー接合を形成するように設けられたショットキー電極と、前記第１のソース／ドレイン電極、ゲート電極、及びショットキー電極が設けられた前記半導体層の上面を覆う層間絶縁膜と、前記層間絶縁膜の上に配設され、前記第１のソース／ドレイン電極、ゲート電極、及びショットキー電極の少なくともいずれかと電気的に接続された複数のボンディングパッドと、を備え、前記半導体層は、平面視において仮想の境界線により複数のセルに分割され、前記複数のセルに延在するように前記ドリフト領域及び第２のソース／ドレイン電極が形成され、前記複数のセルは、その中に前記電界効果トランジスタが形成されたトランジスタセルと、その中に前記ショットキー電極が形成されたダイオードセルとで構成され、前記ダイオードセルの前記ショットキー電極の上方に前記ボンディングパッドが位置している。
【０００６】
［００１９］
このような構成とすると、ボンディングパッドにワイヤをボンディングする際に、超音波を印加しながらワイヤをボンディングパッドに押し付けてワイヤボンドしても、ボンディングパッドの下方にはショットキー電極が配設されたダイオードセルが配置されているので、トランジスタセルに形成された電界効果トランジスタの破壊やゲート絶縁膜の耐圧劣化を低減することができる。また、電界効果トランジスタに存在するｐ／ｎ障壁に比べて小さいエネルギー障壁を有するショットキー接合が半導体素子中に存在するので、半導体素子にサージ電圧が印加された場合に、ショットキー接合部分に優先的にリーク電流が流れ、それにより、サージ電圧が緩和され、半導体素子の破壊が抑制される。また、電界効果トランジスタの寄生ダイオードをオンからオフへとスイッチングした場合に、電界効果トランジスタの寄生ダイオードに由来する少数キャリアがショットキー電極により吸収され、高速のスイッチングが行えるようになる。
このような構成とすると、ショットキー電極を配設する領域の面積を十分広く取ることができるようになるため、ショットキー電極への電流の集中が防止され、半導体素子の破壊が抑制される。
［００２０］
前記第１のソース／ドレイン電極が、前記第１のソース／ドレイン領域及び第２導電型領域の前記上面に接するように設けられていてもよい。
［００２１］
前記第１導電型がｎ型であり、前記第２導電型がｐ型であってもよい。
［００２２］
前記半導体層がワイドバンドギャップ半導体で構成されていてもよい。
［００２３］
［００２４］
平面視において、複数の前記トランジスタセルの間に１以上の前記ダイオードセルが島状に配置され、この島状に配置された１以上のダイオードセルの上方に前記ボンディングパッドが位置していていてもよい。
［００２５］
前記複数のボンディングパッドは、ワイヤによって互いに接続されていてもよい。
［００２６］
前記ボンディングパッドは辺の長さが０．３ｍｍ以上である四角形の形状を有していてもよい。
［００２７］
前記半導体素子の平面視における面積に対する全ての前記トランジスタセルの平面視における面積の割合が５０％以上でかつ９９％以下であることが好ましい。
［００２８］
前記半導体素子の平面視における面積に対する前記ショットキー電極の面積の割合が
【０００７】
１％以上でかつ５０％以下であることが好ましい。
［００２９］
前記ダイオードセルにおける前記ショットキー電極の面積が前記トランジスタセルにおける前記第２導電型領域の平面視における面積より大きいことが好ましい。
［００３０］
また、本発明は、交流駆動装置のインバータ電源回路を構成する半導体素子として用いることができ、例えば、前記半導体素子がアームモジュールとして組み込まれている電気機器に適用することができる。
［００３１］
このような電気機器によれば、半導体素子の導通損失は電流に電圧を乗じた値（電流×電圧）に対応することから、従来のＰＮ接合ダイオードの順方向電圧に比べてショットキーダイオードの順方向電圧を低く保つことができる。したがって、電気機器のインバータ電源回路においてアームモジュールとして組み込まれている半導体素子の導通損失が、ＰＮ接合ダイオードを採用した既存のものに比較して改善する。
［００３２］
さらに、電気機器のインバータ電源回路においてアームモジュールとして組み込まれている半導体素子のオン状態からオフ状態への切り替え速度が速くなり、スイッチング損失が低減される。
［００３３］
前記交流駆動装置内のインダクタンス負荷によって発生する逆起電力に基づいて、前記電界効果トランジスタの寄生ダイオード及び前記ドリフト領域と該ドリフト領域の上面とショットキー接合を形成するショットキー電極とによって構成されたショットキーダイオードに印加される電圧は、前記ショットキーダイオードの順方向の立ち上がり電圧よりも大きく、かつ前記寄生ダイオードの順方向の立ち上がり電圧より小さくして構成されても良い。
前記交流駆動装置の一例は、前記インバータ電源回路により駆動される交流モータであり、この交流モータにより、例えばエアコンディショナーのコンプレッサが駆動される。
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
発明の効果
［００３４］
本発明によれば、高速スイッチング動作とエネルギー損失低減の両立が図れ、かつ電気機器のインダクタンス負荷等による逆起電力に基づく電流集中耐性に優れ、
本発明は、半導体素子、特に、インバータ回路などを制御する半導体パワースイッチング素子に関する。
通常の半導体パワースイッチング素子としては、例えば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などが挙げられる。そして、半導体パワースイッチング素子の応用例としては、パワーエレクトロニクス制御に用いられる制御回路があり、例えば、三相モータを制御するインバータ回路が挙げられる。
図９は、この従来のインバータ回路の概要を示す回路図である。図９に示すように、従来のインバータ回路（ここでは３相用）は、スイッチ機能部分（以下、上アームという）２３Ｈとスイッチ機能部分（以下、下アームという）２３Ｌとが直列に接続されてなる回路（以下、相スイッチング回路という）２３を相数分（ここでは３つ）備え、上アーム２３Ｈ及び下アーム２３Ｌの各々は、互いに並列に接続されたスイッチング素子２１とダイオード２２とで構成されている。スイッチング素子２１は、例えば、シリコンを用いたＩＧＢＴで構成されている。そして、上アーム２３Ｈが高電位配線２５に接続され、下アーム２３Ｌがアース電位配線２４に接続されている。各アーム２３の中点２６は負荷である３相交流モータの入力端子（以下、モータ入力端子という）２７に接続されている。そして、上アーム２３Ｈと下アーム２３Ｌとのオン、オフのタイミングを調整することによって、中点２６の電位を制御することができる。すなわち、中点２６ひいては入力端子２７の電位は、下アーム２３Ｌをオンにし、上アーム２３Ｈをオフにした場合にはアース電位２４と等しくなる。一方、中点２６ひいては入力端子２７の電位は、上アーム２３Ｈをオンにし、下アーム２３Ｌをオフにした場合には高電位２５と等しくなる。このように、モータ入力端子２７の電位をアース電位２４と高電位２５とに切り替えることにより、三相モータ２８を制御することができる。
しかし、スイッチング素子２１やダイオード２２の応答速度が有限であるため、スイッチング素子２１やダイオード２２に対してオン状態からオフ状態に切り替える信号を与えても、すぐにはオフ状態とならない。このため、上アーム２３Ｈと下アーム２３Ｌとのオン、オフの切り替えを同時に行うと、上アーム２３Ｈと下アーム２３Ｌとが共にオン状態となり得る。このような状態は、高電位２５とアース電位２４とがショートした状態であり、インバータ回路に大電流が流れてしまう。また、この電流は損失電流となるため、スイッチング損失が増加し、電力利用効率を低下させる。そして、インバータ回路においては高速のスイッチングによる高効率インバータ制御を行うため、一回のスイッチング損失がスイッチング回数分積算されて、全体のスイッチング損失が大きくなる。そこで、従来においては、スイッチング素子２１やダイオード２２の応答速度を考慮してスイッチングのタイミングを決めている。換言すると、スイッチング素子２１やダイオード２２の応答速度の制約により、インバータ制御の周波数が決められている。しかし、さらに高速なスイッチングにより高効率インバータ制御をしようとする場合には、スイッチング素子２１及びダイオード２２のスイッチングをさらに高速化することが求められる。
しかし、スイッチング素子としてＩＧＢＴを用いた場合、このＩＧＢＴはバイポーラデバイスであるため、マイノリティーキャリアのライフタイムが長く、逆回復に要する時間がかかるため、オンからオフへのスイッチングが高速に行われない。そこで、ユニポーラデバイスであるＭＯＳＦＥＴ（金属−酸化物−半導体−電界効果トランジスタ）をスイッチング素子として用いることが考えられる。ユニポーラデバイスは、マイノリティーキャリアの影響を受けないので、オンからオフへのスイッチングを高速に行うことができる。しかし、シリコンにより構成されたＭＯＳＦＥＴは、単位面積当たりのオン抵抗Ｒｏｎ（Ωｃｍ２）が大きく、発熱による導通損失が増加する。
一方、ダイオードのスイッチングを高速化したものには、キャリアのライフタイム制御を施したファーストリカバリーダイオードがある。しかし、ファーストリカバリーダイオードは、数１０ｋＨｚ以上の高周波での動作が困難である。また、ファーストリカバリーダイオードはバイポーラデバイスであるため、マイノリティーキャリアの拡散によってオン抵抗は小さくなるが、マイノリティーキャリアのライフタイムが長いため、オンからオフへのスイッチングに時間がかかる。また、ダイオードのスイッチングをさらに高速化したものに、ショットキー電極を半導体にショットキー接合を形成するように設けたショットキーダイオードがある。ショットキーダイオードはユニポーラデバイスであり、マイノリティーキャリアの影響を受けないため、オンからオフへのスイッチングを高速に行うことができる。しかし、シリコンにより構成されたショットキーダイオードの場合には、１００Ｖ程度の耐圧しかなく、６００Ｖ以上の耐圧を必要とするパワーエレクトロニクス分野では利用できなかった。
また、シリコンにより構成されたＩＧＢＴやダイオードは、キャリアのライフタイム制御が施されているため、ワンチップとして集積することができなかった。
そこで、インバータ回路などに用いられるスイッチング素子及びダイオードをワイドバンドギャップ半導体により構成することが提案されている。
例えば、ダイオードに関しては、ワイドバンドギャップ半導体により構成されるショットキーダイオードは、耐圧が６００Ｖ以上もあり、オン抵抗もシリコンにより構成された場合に比べて十分に小さく、かつ、オンからオフへのスイッチングを高速に行うことができる。
一方、スイッチング素子に関しては、ワイドバンドギャップ半導体により構成されるＭＯＳＦＥＴは、シリコンにより構成されるＩＧＢＴに比べて単位面積当たりのオン抵抗が十分に小さく、耐圧を確保することができ、かつ、オンからオフへのスイッチングを高速に行うことができる。
しかしながら、ＳｉＣ−ＭＩＳＦＥＴであっても半導体装置内のｐ型領域とｎ型領域のＰＮ接合から構成される寄生ダイオードにより、逆バイアス時の寄生ダイオードのオン状態からＳｉＣ−ＭＩＳＦＥＴのオフへの切り替えにおける逆回復時間の遅れを伴う可能性がある。
例えば、スイッチング素子のターンオフ時にインダクタンス負荷により発生する逆起電力としてのプラス電圧が、ソース電極に印加された場合には、寄生ダイオードを介して少数キャリアとしての正孔がｎ型領域に注入され、ダイオード動作の逆回復時間の遅れをきたすことになる。
一方、ＭＯＳＦＥＴをワイドバンドギャップ半導体により構成し、この縦型ＭＯＳＦＥＴのドリフト領域にショットキー接合するようにショットキー電極を配設することによって、ショットキーダイオードとスイッチング素子たるＭＯＳＦＥＴとをワンチップとして集積することができるようになる（特許文献１参照）。
特開２００２−２０３９６７号公報
ところで、上記従来の半導体素子を、具体的なインバータ電源回路（例えば、エアコンディショナーコンプレッサ等の３相モータ用のインバータ電源回路）を構成するスイッチング素子として使用する場合、こうしたスイッチング素子の実用化に向けて以下のような課題が顕在化してきた。
ショットキー接合の金属電極（ショットキー電極）の配置面積は、半導体素子の高速スイッチング動作に大きな障害をもたらしはしない。しかし、ＭＯＳＦＥＴ内に存在する寄生ダイオード及びショットキーダイオードに順方向電圧が印加され、両者に電流を流すような状況を勘案すれば、ショットキー電極の配置面積は、適切な通電能力確保の観点から重要な考慮すべき内容となる。
実際に、３相モータ用のインバータ電源回路に特許文献１に記載された技術を適用したところ、スイッチング素子ターンオフ時におけるインダクタンス負荷に基づく逆起電力をトリガーにして、ショットキー電極に集中する電流に起因した素子の破壊に至る可能性が発見された。
また、特許文献１の図２に示されたショットキー電極は、平面視において電界効果トランジスタ領域を囲むよう細配線に結ばれた直交格子状に配置されている。このため、半導体素子の製造途中において細配線の断線が誘発され易く、これが半導体素子の製造歩留まりを低下させる要因となり得る。
本発明は、このような事情に鑑みてなされたものであり、高速スイッチング動作とエネルギー損失低減との両立が図れ、かつ電気機器のインダクタンス負荷等による逆起電力に基づく電流集中耐性に優れ、かつワイヤボンディング時における電界効果トランジスタの絶縁膜の劣化を抑制可能な半導体素子及び電気機器を提供することを目的とする。
本件発明者らは、上記課題を解決するために鋭意検討した結果、特許文献１の構成ではショットキー電極の配設された領域の面積が半導体素子全体の面積に対して占める割合が小さいため、ショットキー電極に電流が集中して半導体素子が破壊されることを突き止めた。
また、高電圧で大電流をスイッチングする半導体素子をボンディングする場合、大電流に耐えられるようにするため、０．３ｍｍ径以上の太いワイヤをワイヤボンドして電極端子などと結線する。この場合、超音波を印加しながらワイヤを半導体素子上に配置されたボンディングパッドに押し付けてワイヤボンドするが、ボンディングパッドの下に電界効果トランジスタが配置されていると超音波の印加によって電界効果トランジスタが破壊されるおそれがある。そして、本件発明者らは、超音波を印加することにより電界効果トランジスタにおける絶縁膜が耐圧劣化することを発見した。
そこで、本発明の半導体素子は、半導体層と、該半導体層に該半導体層の上面を含むように形成された第１導電型の第１のソース／ドレイン領域と、前記半導体層に前記上面及び前記第１のソース／ドレイン領域を含むように形成された第２導電型領域と、前記半導体層に前記上面及び前記第２導電型領域を含むように形成された第１導電型のドリフト領域と、少なくとも前記第１のソース／ドレイン領域の前記上面に接するように設けられた第１のソース／ドレイン電極と、ゲート絶縁膜を介して少なくとも前記第２導電型領域の前記上面に対向するように設けられたゲート電極と、前記ドリフト領域にオーミックに接続された第２のソース／ドレイン電極と、を有する電界効果トランジスタと、前記ドリフト領域の前記上面に該上面とショットキー接合を形成するように設けられたショットキー電極と、前記第１のソース／ドレイン電極、ゲート電極、及びショットキー電極が設けられた前記半導体層の上面を覆う層間絶縁膜と、前記層間絶縁膜の上に配設され、前記第１のソース／ドレイン電極、ゲート電極、及びショットキー電極の少なくともいずれかと電気的に接続された複数のボンディングパッドと、を備え、前記半導体層は、平面視において仮想の境界線により複数のセルに分割され、前記複数のセルに延在するように前記ドリフト領域及び第２のソース／ドレイン電極が形成され、前記複数のセルは、その中に前記電界効果トランジスタが形成されたトランジスタセルと、その中に前記ショットキー電極が形成されたダイオードセルとで構成され、前記ダイオードセルの前記ショットキー電極の上方に前記ボンディングパッドが位置している。
このような構成とすると、ボンディングパッドにワイヤをボンディングする際に、超音波を印加しながらワイヤをボンディングパッドに押し付けてワイヤボンドしても、ボンディングパッドの下方にはショットキー電極が配設されたダイオードセルが配置されているので、トランジスタセルに形成された電界効果トランジスタの破壊やゲート絶縁膜の耐圧劣化を低減することができる。また、電界効果トランジスタに存在するｐ／ｎ障壁に比べて小さいエネルギー障壁を有するショットキー接合が半導体素子中に存在するので、半導体素子にサージ電圧が印加された場合に、ショットキー接合部分に優先的にリーク電流が流れ、それにより、サージ電圧が緩和され、半導体素子の破壊が抑制される。また、電界効果トランジスタの寄生ダイオードをオンからオフへとスイッチングした場合に、電界効果トランジスタの寄生ダイオードに由来する少数キャリアがショットキー電極により吸収され、高速のスイッチングが行えるようになる。
このような構成とすると、ショットキー電極を配設する領域の面積を十分広く取ることができるようになるため、ショットキー電極への電流の集中が防止され、半導体素子の破壊が抑制される。
前記第１のソース／ドレイン電極が、前記第１のソース／ドレイン領域及び第２導電型領域の前記上面に接するように設けられていてもよい。
前記第１導電型がｎ型であり、前記第２導電型がｐ型であってもよい。
前記半導体層がワイドバンドギャップ半導体で構成されていてもよい。
平面視において、複数の前記トランジスタセルの間に１以上の前記ダイオードセルが島状に配置され、この島状に配置された１以上のダイオードセルの上方に前記ボンディングパッドが位置していていてもよい。
前記複数のボンディングパッドは、ワイヤによって互いに接続されていてもよい。
前記ボンディングパッドは辺の長さが０．３ｍｍ以上である四角形の形状を有していてもよい。
前記半導体素子の平面視における面積に対する全ての前記トランジスタセルの平面視における面積の割合が５０％以上でかつ９９％以下であることが好ましい。
前記半導体素子の平面視における面積に対する前記ショットキー電極の面積の割合が１％以上でかつ５０％以下であることが好ましい。
前記ダイオードセルにおける前記ショットキー電極の面積が前記トランジスタセルにおける前記第２導電型領域の平面視における面積より大きいことが好ましい。
また、本発明は、交流駆動装置のインバータ電源回路を構成する半導体素子として用いることができ、例えば、前記半導体素子がアームモジュールとして組み込まれている電気機器に適用することができる。
このような電気機器によれば、半導体素子の導通損失は電流に電圧を乗じた値（電流×電圧）に対応することから、従来のＰＮ接合ダイオードの順方向電圧に比べてショットキーダイオードの順方向電圧を低く保つことができる。したがって、電気機器のインバータ電源回路においてアームモジュールとして組み込まれている半導体素子の導通損失が、ＰＮ接合ダイオードを採用した既存のものに比較して改善する。
さらに、電気機器のインバータ電源回路においてアームモジュールとして組み込まれている半導体素子のオン状態からオフ状態への切り替え速度が速くなり、スイッチング損失が低減される。
前記交流駆動装置内のインダクタンス負荷によって発生する逆起電力に基づいて、前記電界効果トランジスタの寄生ダイオード及び前記ドリフト領域と該ドリフト領域の上面とショットキー接合を形成するショットキー電極とによって構成されたショットキーダイオードに印加される電圧は、前記ショットキーダイオードの順方向の立ち上がり電圧よりも大きく、かつ前記寄生ダイオードの順方向の立ち上がり電圧より小さくして構成されても良い。
前記交流駆動装置の一例は、前記インバータ電源回路により駆動される交流モータであり、この交流モータにより、例えばエアコンディショナーのコンプレッサが駆動される。
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
本発明によれば、高速スイッチング動作とエネルギー損失低減の両立が図れ、かつ電気機器のインダクタンス負荷等による逆起電力に基づく電流集中耐性に優れ、かつワイヤボンディング時における電界効果トランジスタの絶縁膜の劣化を抑制可能な半導体素子及び電気機器が得られる。
以下、本発明の実施形態を、図面を参照しながら説明する。
（第１実施形態）
図１及び図２は、本発明の第１実施形態の半導体素子の構成を示す平面図である。図３は、図１の半導体素子の構成の一部を拡大した部分平面図である。図４は、図１の半導体素子の断面視における構造を示す部分断面図であって、図３に示すIV−IV線に沿って切断した断面図である。
本実施形態の半導体素子は、電界効果トランジスタ（以下、ＭＯＳＦＥＴという場合もある）とショットキーダイオードとが並列に接続された回路として機能し、そのような回路を構成する複数の電界効果トランジスタと複数のショットキーダイオードとが集積化された１つのＩＣチップで構成されている。そして、本実施形態の半導体素子は、例えば、三相モータ駆動用のインバータ回路（図６参照）において相スイッチング回路２３として用いられる。電界効果トランジスタの集積化される数は所望の電流容量により決定される。
図１及び図２に示すように、本実施形態の半導体素子２０は、トランジスタ形成領域１０を有している。このトランジスタ形成領域１０は、ここでは、平面視において正方形である。なお、セル形成領域２０１は、平面視において正方形である場合に限られない。このトランジスタ形成領域１０は、平面視において格子状の仮想の境界線５０で区切られた複数のセル２００、言い換えれば、行列状に区画された領域からなる複数のセル２００に分割されている。各セル２００は、ここでは正方形である。この複数のセル２００は、後述する電界効果トランジスタ９０が形成されたトランジスタセル１００と、ショットキー電極９ａが配設されショットキーダイオード７０が形成されたダイオードセル８０とで構成される。そして、本実施形態の半導体素子２０においては、トランジスタ形成領域１０において、１以上のダイオードセル８０が配設された領域（以下、ダイオード形成領域という。）９が島状に形成され、この島状のダイオード形成領域９の間を埋めるようにトランジスタセル１００が形成されている。本実施形態では、ダイオード形成領域９は、トランジスタ形成領域１０に計９箇所配設されているが、ダイオード形成領域９の数はこれに限定されない。また、本実施形態では、１つのダイオード形成領域９は、縦３×横３の計９つのダイオードセル８０が集まって構成されているが、ダイオードセル８０の数もその配置もこれには限定されない。
トランジスタ形成領域１０の外側には後述する半導体層３の表面にトランジスタ形成領域１０を囲むようにガードリング１１が形成されている。そして、ダイオード形成領域９を覆うようにしてボンディングパッド（ソース・ショットキー用パッド）１２Ｓが配設されている。なお、ソース・ショットキー用パッド１２Ｓの面積は、ダイオード形成領域９の面積よりも小さくしてもよい。そして、このソース・ショットキー用パッド１２Ｓ同士がワイヤ１３Ｓで架橋されるようにして接続されている。また、トランジスタ形成領域１０の外周の端部には、ボンディングパッド（ゲート用パッド）１２Ｇが配設され、このゲート用パッド１２Ｇがワイヤ１３Ｇで接続されている。
次に、仮想の境界線５０について説明する。図１０は、仮想の境界線を説明するための概略図であって、（ａ）は仮想の境界線を特定する第１の手法を示す図、（ｂ）は仮想の境界線を特定する第２の手法を示す図、（ｃ）は仮想の境界線を特定する第３の手法を示す図、（ｄ）は仮想の境界線を特定する第４の手法を示す図である。
図１乃至図３において、２点鎖線で示した仮想の境界線５０は、請求の範囲や明細書の内容を説明しやすくするものであって、本発明を具現化した製品に実在するものではない。仮想の境界線５０は、トランジスタセル１００同士が隣接する場合には、トランジスタセル１００の各々の中心から等距離に縦方向又は横方向に延びる仮想線であり、ダイオードセル８０同士が隣接する場合にはダイオードセル８０の各々の中心から等距離に縦方向又は横方向に延びる仮想線であり、トランジスタセル１００とダイオードセル８０とが隣接する場合にはトランジスタセル１００の中心とダイオードセル８０の中心とから等距離に縦方向又は横方向に延びる仮想線である。仮想の境界線５０は、電界効果トランジスタ９０及びショットキーダイオード７０の形状により、適宜、変更される。
ここで、電界効果トランジスタ９０及びショットキーダイオード７０の実際の配列として、図１０に示すように、各種の配置パターンが想定される。このため、各配置パターンに対応する仮想の境界線５０を特定する手法を、図１０を参照しながら説明する。なお、以下においては、仮想の境界線５０を、横境界ライン５０ａ，５０ｃと、縦境界ライン５０ｂ，５０ｄとに分けて説明する。説明を簡略化する目的で、図１０では、電界効果トランジスタ９０を素子「Ｔ」と略記し、ショットキーダイオード７０を素子「Ｓ」と略記する。また、説明の便宜上、横境界ライン５０ａ，５０ｃの延びる方向を「Ｘ方向」、縦境界ライン５０ｂ，５０ｄの延びる方向を「Ｙ方向」とする。さらに、Ｘ方向に並んだ素子Ｓ及び素子Ｔの配列を行方向配列とし、Ｙ方向に並んだ素子Ｓ及び素子Ｔの配列を列方向配列とする。
まず、仮想の境界線５０を特定する第１の手法について、図１０（ａ）を参照しながら説明する。
図１０（ａ）は、３行及び３列のマトリクス状に配置された素子Ｔ及び素子Ｓを例示する。素子Ｔは、素子Ｓが配置された領域を囲むようにして配置されている。図１０（ａ）においては、素子Ｔ及び素子Ｓが正方形状に形成された例が示されている。このように、ショットキー電極９ａの形状については、説明を容易にするため、正方形状に簡略化して記載している。
しかし、このような素子Ｔ及び素子Ｓの形状や配列は、あくまで、仮想の境界線５０の特定の手法を説明するためのものである。したがって、例えば、素子Ｔ及び素子Ｓの具体的な形状は、必ずしも正方形である必要はなく、その中心が適切に定まれば、円形、三角形、又は五角形以上の多角形であってもよい。
ただし、素子Ｔを正方形状にし、素子Ｓを三角形状にする場合のように、素子Ｔと素子Ｓとの形状が大幅に異なる場合には、半導体素子２０全体の面積に対するトランジスタセル１００又はダイオードセル８０の面積割合を求める際に、適宜の補正係数に基づく修正が必要な場合がある。
図１０（ａ）に示すように、３行及び３列からなる各部位に存在する素子Ｔ及び素子Ｓは正方形状であることから、これらの素子の中心Ｐｉｊ（ｉ＝１〜３，ｊ＝１〜３）は、正方形の対角線の交点として一意に定まる。
ここで、横境界ライン５０ａは、互いに列方向に隣接する一対の素子Ｔの各々の中心（Ｐ１１とＰ２１）から等距離に、かつ、互いに列方向に隣接する素子Ｔ及び素子Ｓの各々の中心（例えば、Ｐ１２とＰ２２）から等距離になるようにして形成されている。また、横境界ライン５０ｃは、互いに列方向に隣接する一対の素子Ｔの各々の中心（Ｐ２１とＰ３１）から等距離に、かつ、互いに列方向に隣接する一対の素子Ｓの各々の中心（例えば、Ｐ２２とＰ３２）から等距離になるようにして形成されている。
縦境界ライン５０ｂは、互いに行方向に隣接する一対の素子Ｔの各々の中心（Ｐ１１とＰ１２）から等距離に、かつ、互いに行方向に隣接する素子Ｔ及び素子Ｓの各々の中心（例えば、Ｐ２１とＰ２２）から等距離になるようにして形成されている。また、縦境界ライン５０ｄは、互いに行方向に隣接する一対の素子Ｔの各々の中心（Ｐ１２とＰ１３）から等距離に、かつ、互いに行方向に隣接する一対の素子Ｓの各々の中心（例えば、Ｐ２２とＰ２３）から等距離になるようにして形成されている。
次に、仮想の境界線５０を特定する第２の手法について、図１０（ｂ）を参照しながら説明する。
図１０（ｂ）は、正方形の素子Ｔ及び正方形の素子Ｓが千鳥状（ジグザグアライメント）に配置されたものを例示する。素子Ｔは、素子Ｓが配置された領域を囲むようにして形成されている。２行目の配列を構成する素子Ｔ及び素子Ｓは、１行目及び３行目の配列を構成する素子Ｔ及び素子Ｓに対し、１行目及び３行目の配列を構成する素子Ｔ及び素子Ｓのピッチの半分だけＸ方向にずれている。したがって、素子Ｔ及び素子Ｓの配置パターンは、３行及び６列になる。これにより、３行及び６列からなる各部位のうちの一部（例えば、２行×３列の部位）には、素子Ｔ及び素子Ｓが配置されていない。
３行及び６列からなる各部位の適所に存在する素子Ｔ及び素子Ｓは正方形であることから、素子Ｔ及び素子Ｓの中心Ｐｉｊ（ｉ＝１〜３，ｊ＝１〜６、ただし、Ｐ１２，Ｐ１４，Ｐ１６，Ｐ２１，Ｐ２３，Ｐ２５，Ｐ３２，Ｐ３４，Ｐ３６は除く）は、この正方形の対角線の交点として一意に定まる。
横境界ライン５０ａ（図１０（ｂ）では、細い二点鎖線で図示）は、互いに斜め方向に隣接する１行目×１列目の素子Ｔの中心Ｐ１１及び２行目×２列目の素子Ｔの中心Ｐ２２を結ぶジグザグライン５１上の中点（図１０（ｂ）に示す黒丸：以下同じ）と、互いに斜め方向に隣接する２行目×２列目の素子Ｔの中心Ｐ２２及び１行目×３列目の素子Ｔの中心Ｐ１３を結ぶジグザグライン５１上の中点と、互いに斜め方向に隣接する１行目×３列目の素子Ｔの中心Ｐ１３及び２行目×４列目の素子Ｓの中心Ｐ２４を結ぶジグザグライン５１上の中点と、互いに斜め方向に隣接する２行目×４列目の素子Ｓの中心Ｐ２４及び１行目×５列目の素子Ｔの中心Ｐ１５を結ぶジグザグライン５１上の中点と、互いに斜め方向に隣接する１行目×５列目の素子Ｔの中心Ｐ１５及び２行目×６列目の素子Ｓの中心Ｐ２６を結ぶジグザグライン５１上の中点と、を通るようにしてＸ方向に延びる仮想線である。
縦境界ライン５０ｂ（図１０（ｂ）では、太い二点鎖線で図示）は、互いに行方向に隣接する一対の素子Ｔの各々の中心（Ｐ１１とＰ１３）から等距離になるようにＹ方向に延びるＹ部分仮想線５０Ｙと、互いに行方向に隣接する素子Ｔの中心Ｐ２２と素子Ｓの中心Ｐ２４とからから等距離になるようにＹ方向に延びるＹ部分仮想線５０Ｙと、互いに行方向に隣接する素子Ｔの中心Ｐ３１と素子Ｓの中心Ｐ３３とから等距離になるようにＹ方向に延びるＹ部分仮想線５０Ｙと、これらの３つのＹ部分仮想線５０Ｙの端同士をつないでＸ方向に延びる２つのＸ部分仮想線５０Ｘとからなる仮想線である。
次に、仮想の境界線５０を特定する第３の手法について、図１０（ｃ）を参照しながら説明する。
図１０（ｃ）は、Ｘ方向に３個配置された長方形の素子Ｔと、このうちの一対の素子Ｔ間（３列目）に配置された１個の長方形の素子Ｓと、を例示する。素子Ｔ及び素子Ｓは、Ｙ方向に切れ目なく連なるストライプ状に形成されている。
素子Ｔ及び素子Ｓは長方形であることから、これらの素子の中心Ｐｉｊ（ｉ＝１，ｊ＝１〜４）は、当該長方形の対角線の交点として一意に定まる。
縦境界ライン５０ｂは、互いに行方向に隣接する素子Ｔの各々の中心Ｐ１１，Ｐ１２から等距離になるようにＹ方向に延びる仮想線である。また、縦境界ライン５０ｄは、互いに行方向に隣接する素子Ｔの中心Ｐ１２と素子Ｓの中心Ｐ１３とから等距離になるようにＹ方向に延びる仮想線である。
図１０（ｃ）では、互いに列方向に隣接する素子Ｔ及び素子Ｓは存在しない。このため、横境界ライン５０ａとして、行方向に隣接して並んだ４個の各素子の中心からＹ方向に等距離になるような一対の仮想線が選ばれる。ここでは、この仮想線の例として、素子Ｔ及び素子Ｓの両端面を通る一対の横境界ライン５０ａが示されている。
次に、仮想の境界線５０を特定する第４の手法について、図１０（ｄ）を参照しながら説明する。
図１０（ｄ）は、マトリクス状に配置された正方形の素子Ｔと、この素子Ｔが配置された領域に囲まれた素子Ｓと、を例示する。１つの素子Ｓが、４つのセル２００からなる略正方形に形成されている。図１０（ｄ）に示した素子Ｔ及び素子Ｓの配置パターンは、素子Ｓが複数のセル２００に延在するようにして横境界ライン５０ｃ及び縦境界ライン５０ｄと交差して形成されている点を除き、図１０（ａ）に示した素子Ｔ及び素子Ｓの配置と同様である。したがって、ここでは、素子Ｓと交差する横境界ラインｃ及び縦境界ライン５０ｄ以外の仮想の境界線５０の説明を省略する。
図１０（ｄ）に示すように、素子Ｓと交差する横境界ライン５０ｃは、互いに列方向に隣接する素子Ｔの各々の中心（Ｐ２１，Ｐ３１）から等距離になるようにして行方向に延びる仮想線の延長線である。また、素子Ｓと交差する縦境界ライン５０ｄは、互いに行方向に隣接する素子Ｔの各々の中心（Ｐ１２，Ｐ１３）から等距離になるようにして列方向に延びる仮想線の延長線である。
次に、プレーナ型を採用した半導体素子２０の構造を詳しく説明する。
図４に示すように、半導体素子２０は半導体基板２を有している。この半導体基板２はＳｉＣで構成され、ｎ＋型(高不純物濃度のｎ型)にドープされている。半導体基板２の下面には全面に渡ってドレイン電極（第２のソース／ドレイン電極）１が形成されている。ドレイン電極１は、導電性の材料、例えば、Ｎｉ、Ａｌ、Ｔｉ、Ｍｏなどの金属で構成されている。また、半導体基板２の上面には全面に渡って半導体層３が形成されている。半導体基板２及び半導体層３は、このように、炭化珪素（ＳｉＣ）で構成されているが、他のワイドバンドギャップ半導体で構成されてもよい。具体的には、ＧａＮやＡｌＮなどのIII族窒化物、ダイヤモンドなどを用いることができる。ここで、ワイドバンドギャップ半導体とは、伝導帯の下端と荷電子帯の上端とのエネルギー差であるエネルギーバンドギャップが２．０ｅＶ以上である半導体をいう。この半導体層３と半導体基板２とが半導体素子２０の半導体を構成し、この半導体が上述の複数のセル２００に分割されている。
半導体層３のトランジスタセル１００には、その上面を含むようにｎ＋型のソース領域（第１のソース／ドレイン領域）５が形成されている。ソース領域５は、平面視において矩形の環状に形成され、かつ、その中心がトランジスタセル１００の中心と略一致するように形成されている。そして、半導体層３に、その上面を含みかつソース領域５を含むようにｐ型半導体領域（第２導電型領域）４が形成されている。具体的には、ｐ型半導体領域４は、半導体層３に、その上面の、ソース領域５の内側部分とソース領域５を囲む矩形の環状部分とを含み、かつソース領域５の下端より深い位置に渡るように形成されている。そして、半導体層３のソース領域５及びｐ型半導体領域４以外の領域がｎ−型(低不純物濃度のｎ型)のドリフト領域３ａで構成されている。従って、ドレイン電極１はｎ＋型の半導体基板２を介してドリフト領域３ａにオーミックに接続されている。そして、トランジスタセル１００において、半導体層３の上面のソース領域５の中程からトランジスタセル１００の外周に渡る部分を覆うようにゲート絶縁膜７が形成されている。換言すれば、ゲート絶縁膜７は、ソース領域５の外周部と、ｐ型半導体領域４のソース領域５とドリフト領域３ａとの間の部分（以下、ｐ型半導体領域外周部という。）４ａと、ドリフト領域３ａのｐ型半導体領域外周部４ａの近傍に位置する部分との上に形成されている。ゲート絶縁膜７は、酸化膜（ＳｉＯ２）で構成される。そして、ゲート絶縁膜７に丁度重なるように該ゲート絶縁膜７の上にゲート電極８が形成されている。従って、ｐ型半導体領域外周部４ａがチャネル領域を形成している。ゲート電極８は、導電性の材料、例えば、Ｎｉ、Ｔｉ、Ａｌ、Ｍｏなどの金属、ポリシリコンなどで構成されている。そして、トランジスタセル１００において、半導体層３の上面のソース領域５の中程から内側に位置する部分の上にソース電極（第１のソース／ドレイン電極）６が形成されている。換言すれば、ソース電極６は、ソース領域５の内周部とｐ型半導体領域４のソース領域５の内側に位置する部分（以下、ｐ型半導体領域中央部という。）４ｂの上に形成されている。ソース電極６はｎ＋型のソース領域５及びｐ型半導体領域４を介して半導体層３にオーミックに接続されている。ソース電極６は、導電性の材料、例えば、Ｎｉ、Ｔｉ、Ａｌ、Ｍｏなどの金属で構成されている。
一方、半導体層３のダイオードセル８０においては、ダイオードセル８０の外周との間に若干の隙間を有するようにして、その上面の略全面に渡ってショットキー電極９ａが形成されている。ダイオードセル８０においては、半導体層３の全領域がｎ−型のドリフト領域３ａで構成されているので、ショットキー電極９ａは半導体層３とショットキー接合している。ショットキー電極９ａは、電界の集中による破壊を防止するため、図２及び図３に示すように、角部を丸みが帯びた形状にすることが好ましい。ショットキー電極９ａは、導電性の材料、例えば、Ｎｉ、Ｔｉ、Ａｌ、Ｍｏなどの金属で構成されている。
ここで、ショットキー電極９ａの面積は、ｐ型半導体領域４の平面視における面積より大きいことが好ましい。これは、ショットキー電極９ａとドリフト領域３ａとの間のショットキー障壁はｐ型半導体領域４とドリフト領域３ａとの間のｐ／ｎ接合の障壁より小さいことから、半導体素子２０にサージ電圧が印加された場合に、ショットキー電極９ａによってそのサージ電圧が緩和されるので、そのような構成とすると、この効果がより大きくなるからである。
以上の構成により、トランジスタセル１００には１つのｎチャネル型の縦型電界効果トランジスタ９０が形成され、ダイオードセル８０には１つのショットキーダイオード７０が形成されている。また、ドリフト領域３ａ、半導体基板２、及びドレイン電極１は全てのセル２００に渡るように設けられている。また、ゲート絶縁層７及びゲート電極８は隣接するトランジスタセル１００の間では連続するように形成されており、かつ多数のトランジスタセル１００の間に島状にダイオードセル８０が形成されているので、半導体層３の全体の表面に格子状のゲート絶縁層７及びゲート電極８がそれぞれ１つ存在し、その格子状のゲート絶縁層７の開口内にソース電極６又はショットキー電極９ａが存在している。
図１及び図２に示すように、半導体層３の上面には、さらにガードリング１１が形成されている。ガードリング１１は、トランジスタ形成領域１０を半導体層３の端（チップの端）１４との間に、平面視において矩形の環状に２重に形成されている。ここで、ガードリング１１は、平面視において矩形の環状に形成されることに限定されず、セル形成領域２０１の外周を囲んでいればよい。また、ガードリング１１は、２重に形成されることに限定されず、１重、３重など、何重に形成されていてもよい。ガードリング１１は、ドリフト領域３ａと反対の導電型のｐ型半導体領域で構成されている。
そして、ソース電極６、ゲート電極８、及びショットキー電極９ａが形成された半導体層３の表面を覆うように、層間絶縁膜４０が設けられている。この層間絶縁膜４０の上面には、ダイオード形成領域９の上方に位置するように、ソース・ショットキー用パッド１２Ｓが配設されている。ソース・ショットキー用パッド１２Ｓは、Ａｌなどの金属により構成される。ソース・ショットキー用パッド１２Ｓは、ここでは、辺の長さが０．６ｍｍ以上の正方形の形状を有している。なお、ソース・ショットキー用パッド１２Ｓの形状は、正方形に限定されない。ソース・ショットキー用パッド１２Ｓは、平面視におけるトランジスタ形成領域１０に、縦３×横３の合計９個配設されている。ソース・ショットキー用パッド１２Ｓは、ソース電極６及びショットキー電極９ａに電気的に接続されている。また、平面視におけるトランジスタ形成領域１０の外周の端部には、ゲート電極８に電気的に接続されたゲート用パッド１２Ｇが１個配設されている。層間絶縁膜４０には、これを貫通してゲート電極８、ソース電極６、及びショットキー電極９ａにそれぞれ接続するように複数の導電体からなるプラグ（図示せず）が設けられている。また、層間絶縁膜４０の上面には、各プラグとその対応するボンディングパッドとを接続する配線(図示せず)が配設されている。従って、ソース・ショットキー用パッド１２Ｓとソース電極６とはその対応するプラグ及び配線（ソース配線）により接続され、ソース・ショットキー用パッド１２Ｓとショットキー電極９ａとはその対応するプラグ及び配線（ショットキー配線）により接続され、ゲート用パッド１２Ｇとゲート電極８とはその対応するプラグ及び配線（ゲート配線）により接続されている。本実施形態の半導体素子２０では、ソース・ショットキー用パッド１２Ｓが９個配設されているが、ソース・ショットキー用パッド１２Ｓの個数はこれに限定されない。ソース・ショットキー用パッド１２Ｓの全体には、電界効果トランジスタ９０がトランジスタセル１００の数だけ並列に接続され、ショットキー電極９ａがダイオードセル８０の数だけ並列に接続されている。また、本実施形態の半導体素子２０では、ゲート用パッド１２Ｇが１個配設されているが、ゲート用パッド１２Ｇの個数はこれに限定されない。すなわち、複数個のゲート用パッド１２Ｇを配設することもできる。この場合においては、上記ソース・ショットキー用パッド１２Ｓの場合と同様に、複数個のゲート用パッド１２Ｇを架橋するようにワイヤ１３Ｇで接続してもよい。
そして、一方向に並ぶ３個のソース・ショットキー用パッド１２Ｓがワイヤ１３Ｓによって架橋されるように接続されている。ワイヤ１３Ｓは、ＡｌやＡｕなどの金属により構成される。ソース・ショットキー用パッド１２Ｓとワイヤ１３Ｓとは、超音波を印加しながらワイヤ１３Ｓをソース・ショットキー用パッド１２Ｓに押し付けることによって接続されている。本実施形態の半導体素子２０では、ワイヤ１３Ｓとして０．３ｍｍ径のものを用いたが、大電流に耐えられるようにするため、それ以上の径のものを用いることが好ましい。本実施形態の半導体素子２０では三本のワイヤ１３Ｓを用いたが、ワイヤ１３Ｓの本数はこれに限定されない。
また、ソース・ショットキー用パッド１２Ｓの一辺の長さは、ボンディングをするためには、ワイヤ１３Ｓの径以上にすることが好ましい。本実施形態ではワイヤ１３Ｓとして０．３ｍｍ径のものを用いたので、ソース・ショットキー用パッド１２Ｓの一辺の長さを０．３ｍｍ以上にすればよい。ここで、ボンディングを容易にするためには、本実施形態のようにソース・ショットキー用パッド１２Ｓの一辺の長さを０．６ｍｍ以上にすることが好ましい。なお、さらにボンディングを容易にするためには、ソース・ショットキー用パッド１２Ｓの一辺の長さを０．９ｍｍ以上にすることがより好ましい。
一方、ゲート用パッド１２Ｇは、ワイヤ１３Ｇにより接続されている。ここで、ワイヤ１３Ｇは、ＡｌやＡｕなどの金属により構成される。ゲート用パッド１２Ｇとワイヤ１３Ｇとは、超音波を印加しながらワイヤ１３Ｇをゲート用パッド１２Ｇに押し付けることによって接続されている。本実施形態の半導体素子２０では、ソース・ショットキー用パッド１２Ｓを接続するワイヤ１３Ｓとして０．３ｍｍ径のものを用いたが、ゲート電極８にはそれほど大きな電流を流さないため、ゲート用パッド１２Ｇを接続するワイヤ１３Ｇとしては、より細い径のものを用いることが好ましい。
次に、以上のように構成された半導体素子２０の製造方法を、図１乃至図４を参照して説明する。なお、製造法自体は周知のプロセスで構成されるので、簡単に説明する。
但し、ここでは各製造工程途中の図示を省く。このため、本製造方法の説明に際しては、製造工程途中の各構成部分の参照符号の説明を便宜上、図１乃至図４に示した完成品の符号により代用する。
まず、窒素濃度が３×１０１８ｃｍ−３となるように窒素がドープされたｎ＋型の４Ｈ−ＳｉＣ（０００１）Ｓｉ面の［１１−２０］方向８度オフカット面を有する半導体基板２が用意される。
次いで、この半導体基板２が洗浄された後に、上記オフカット面に、１．３×１０１６ｃｍ−３濃度に調整された窒素ドープのｎ−型のエピタキシャル成長層としてのＳｉＣ層（半導体層）３が、ＣＶＤ法により厚み１０μｍに調整して成膜される。
そして、ＳｉＣ層３の表面の適所を開口するマスク（図示せず）を配置して、ＳｉＣ層３の表面に向けて３０〜７００ｋｅＶの範囲の内の多段のイオンエネルギーを適宜選択して、２×１０１４ｃｍ−２濃度のドーズ量でアルミニウムイオンが、開口を介して注入される。このイオン注入より、ＳｉＣ層３の表層に、深さ０．８μｍ程度のｐ型半導体領域４が島状に形成される。また、ガードリング１１も同時に形成される。
その後、ｐ型半導体領域４の表面の適所を開口する別のマスク（図示せず）を用いて、ｐ型半導体領域４に対して３０〜１８０ｋｅＶのエネルギーであって、１．４×１０１５ｃｍ−２濃度のドーズ量で窒素イオンが注入され、ｎ＋型のソース領域５が形成される。
続いて、この半導体基板２は、Ａｒ雰囲気に曝して１７００℃の温度に保って熱処理を約１時間に亘って施され、上記イオン注入領域が活性化される。
次に、この半導体基板２は、酸化処理炉内において１１００℃の温度に保って、３時間に亘ってウェット酸化される。この酸化処理により、ＳｉＣ層３の表面全域には、厚み４０ｎｍのシリコン酸化膜が形成される。
このシリコン酸化膜に、フォトリソグラフィー技術及びエッチング技術を用いてソース電極用の第１の開口とショットキー電極用の第２の開口とがパターニングして形成される。これにより、このシリコン酸化膜がゲート絶縁膜７となる。
そして、第１の開口内に露出するＳｉＣ層３の表面にＮｉからなる電極が選択的に形成され、この第１の開口内に形成された電極がソース電極６となる。
次いで、半導体基板２の裏面に、Ｎｉからなるドレイン電極１が設けられる。
そして、これらのＮｉの層を堆積した後、適宜の熱処理が施され、上記電極６，１と半導体との間がオーミックに接続される。
さらに、上記第２の開口内に露出するＳｉＣ層３の表面にＮｉからなる電極が選択的に形成され、この第２の開口内に形成された電極がショットキー電極９ａとなる。
その後、ゲート絶縁膜７の表面に、Ａｌからなるゲート電極８が形成される。
その後、ソース電極６、ゲート電極８、及びショットキー電極９ａの表面に層間絶縁膜４０が形成され、この層間絶縁膜４０に対して、適宜、プラグ、配線、ボンディングパッド１２Ｓ、１２Ｇが形成される。
次いで、ボンディングパッド１２Ｓ、１２Ｇがワイヤ１３Ｓ、１３Ｇにより適宜接続される。
このようにして、本実施形態の半導体素子２０が得られる。
次に、半導体素子２０における電界効果トランジスタ９０をトレンチ型で形成した場合と、プレーナ型で形成した場合との比較について説明する。
電界効果トランジスタの構造として、半導体層上に平面状にｐ層とｎ層とを形成したプレーナ型と、細くて深い溝を作りゲート電極とゲート絶縁膜とを埋め込んだトレンチ型とがある。本実施形態の半導体素子２０における電界効果トランジスタ９０は、以下に述べるショットキーダイオード７０との関連性等の各種の理由を考慮して、プレーナ型を採用している。
例えば、特表２００５−５０１４０８号公報（以下、先行例という）では、トレンチタイプのＭＯＳＦＥＴに対して、ショットキーダイオードを一体化する構造が開示されている。この先行例においては、トレンチ（掘られた溝または穴）の底面に、半導体と金属とのショットキー接合部分を形成して、ショットキーダイオードを構成する。上記先行例のトレンチ部分は、本来、トランジスタ単位素子部分の間隙を構成する部分であり、トランジスタ単位素子（本実施形態のように、仮想の境界線５０に基づいて区画された四角形の複数のセル２００）とは異なる。
これに対し、本実施形態のショットキーダイオード７０が形成された部分は、仮想の境界線５０に基づいて区画された四角形の複数のセル２００のうちの一部のセル２００の略全域を占めている。したがって、本実施形態のショットキーダイオード７０が形成された部分は、上記先行例の間隙（のトレンチ部分）にショットキー電極を埋め込む構造とは全く異なる。
本実施形態の半導体素子２０のように、プレーナ型のＭＯＳＦＥＴ９０とショットキーダイオード７０との組み合わせは、仮想の境界線５０に基づいて区画された四角形の複数のセル２００に、ＭＯＳＦＥＴ９０を設置するかショットキーダイオード７０を設置するかを任意に選択できる構造的な自由度を有し、先行例のようにトレンチ型のＭＯＳＦＥＴを採用した場合と比較して優位性がある。この構造的な自由度により、ＭＯＳＦＥＴ９０及びショットキーダイオード７０が配置された部分の半導体素子２０全体に対する面積比を任意に設定できるという本発明の特徴のうちのひとつが、はじめて具体化される。
また、先行例においては、トレンチの壁面にゲート絶縁膜を介してゲート電極を形成し、さらに層間絶縁膜で絶縁を確保し、その上にショットキー電極を形成する必要がある。このように、トレンチ壁面に多層の絶縁膜と電極とを形成した場合、多層の絶縁膜の部分によって覆われてしまうトレンチの底面部分には、大面積のショットキー電極が形成できない。よって、トレンチの底面の一部しかショットキーダイオードとして機能しない。このため、ショットキーダイオードの形成面積が小さくなるよう制限される。本実施形態の半導体素子２０のように、ＭＯＳＦＥＴ９０をプレーナ型にする場合においては、上記の面積的な制限はない。
さらに、先行例のようにトレンチ底面にショットキー電極を形成すると、裏面のドレイン電極に近い位置にショットキー電極が存在する構造となり、ショットキー電極に電界集中が起こって、耐圧性に不安が残る。一方、プレーナ型のＭＯＳＦＥＴを採用する場合には、ショットキー電極９ａは、半導体層３の表面に形成されると共に、ショットキー電極９ａと隣接するＭＯＳＦＥＴ９０のＰ型半導体領域４は深く形成されているため、ショットキー電極９ａに電界集中が起こらず、耐圧性が確保される。
以上に述べたとおり、本実施形態の半導体素子２０のようにプレーナ型のＭＯＳＦＥＴ９０を採用する場合には、ＭＯＳＦＥＴ９０及びショットキーダイオード７０の半導体素子２０全体に対する面積比が任意に設定可能になる。また、プレーナ型のＭＯＳＦＥＴ９０は、耐圧性も確保でき、形成プロセスも単純であるため、先行例に示されたトレンチ型のＭＯＳＦＥＴを採用した場合と比較して効果が大きい。
なお、上記においては、ショットキー電極９ａの材料にニッケル（Ｎｉ）を用いた例を説明したが、ショットキー電極９ａの材料はこれに限られず、前述のように、チタン（Ｔｉ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）などを用いた場合も同様である。
次に、以上のように構成された半導体素子２０の作用効果について説明する。
本実施形態の半導体素子２０は、６００Ｖの耐圧を有するパワーデバイス（３ｍｍ角（３ｍｍ×３ｍｍの四角形）、定格電流値が２０Ａ）として機能する。そして、本実施形態の半導体素子２０では、ソース・ショットキー用パッド１２Ｓがショットキー電極９ａの上方に位置するように配設されているので、ソース・ショットキー用パッド１２Ｓにワイヤ１３Ｓをボンディングする際に、超音波を印加しながらワイヤ１３Ｓをソース・ショットキー用パッド１２Ｓに押し付けてワイヤボンドしても、ソース・ショットキー用パッド１２Ｓの下方にはショットキー電極９ａが配設されたダイオードセル８０が配置されているので、トランジスタセル１００に形成された電界効果トランジスタ９０の破壊やゲート絶縁膜７の耐圧劣化を防止することができる。
また、本実施形態の半導体素子２０では、ソース電極６がｐ型半導体領域中央部４ｂと接触し、ｐ型半導体領域４の下方のｎ−型のドリフト領域３ａがドレイン電極１に半導体基板２を介して接続されているため、ソース電極６とドレイン電極１との間にドリフト領域３ａとｐ型半導体領域４とから構成される寄生ダイオードが存在する。また、本実施形態の半導体素子２０では、ソース電極６がドリフト領域３ａとショットキー接合を形成するように設けられているため、ソース電極６とドレイン電極１との間にショットキー電極９ａとドリフト領域３ａとから構成されるショットキーダイオード７０が存在する。
そして、本実施形態の半導体素子２０は、使用時においてソース電極６とドレイン電極１との間にソース電極６に対しドレイン電極１の方が高電位となる電圧が印加される。そして、この状態で、ゲート電極８に閾値以上の電圧（ソース電極６に対する電圧）が印加されると、ゲート電極８の下方に位置するｐ型半導体領域４の上層部にｎチャネルが形成される。そして、ソース電極６からソース領域、ｎチャネル、ドリフト領域３ａ、及び半導体基板２を経てドレイン電極１へと電子が移動し、それにより、ドレイン電極１からソース電極６へと電流が流れる。
一方、負荷が誘導性である場合には、負荷のインダクタンスにより、電界効果トランジスタ９０をオンからオフへとスイッチングした場合に、ソース電極６とドレイン電極１との間にドレイン電極１に対しソース電極６の方が高電位となる電圧が一時的に印加される。それにより、ダイオードセル８０におけるショットキーダイオード７０がオンし、ソース電極６からドレイン電極１へと電流が流れる。また、ソース電極６における正の電圧がさらに上がると、電界効果トランジスタ９０の寄生ダイオードがオンし、ドリフト領域３ａに少数キャリア（正孔）が注入される。しかし、ショットキー電極９ａの面積を十分広く設計することにより、ショットキーダイオード７０のオン抵抗を寄生ダイオードのオン抵抗より小さくすることができ、それにより、この場合にショットキーダイオード７０に優先的に電流が流れる。その結果、ドリフト領域３ａに注入される少数キャリアの数が低減される。また、この注入された少数キャリアは、その後、ソース電極６とドレイン電極１との間に印加される電圧がドレイン電極１に対しソース電極６の方が低電位となる電圧となると、瞬時にショットキー電極９ａに吸収される。従って、半導体素子２０は、従来例に比べて、オンからオフへのスイッチングが高速に行える。また、ショットキー電極９ａを配設する領域の面積を十分広くすることができるため、ショットキー電極９ａへの電流の集中が防止され、半導体素子２０の破壊が抑制される。
また、本実施形態の半導体素子２０では、トランジスタ形成領域１０の内部にダイオード形成領域９を配設したため、電界効果トランジスタ９０に存在するｐ／ｎ障壁に比べて小さいエネルギー障壁を有するショットキー接合が半導体素子２０中に存在することとなり、半導体素子２０にサージ電圧が印加された場合に、ショットキー接合部分に優先的にリーク電流が流れ、それにより、サージ電圧が緩和され、半導体素子２０の破壊が抑制される。
さらに、サージ電流に関しては、ショットキーダイオード７０と寄生ダイオード（ＰＮ接合ダイオード）とが並列に接続された構造となっているため、ある程度の電流値（順方向電圧Ｖｆの低い領域に対応する電流値）まではショットキーダイオード７０が高速で電流を流し、さらに大きな電流値（順方向電圧Ｖｆの高い領域に対応する電流値）になると寄生ダイオードが電流を流すことになる。したがって、ショットキーダイオード７０への電流集中による破壊も防止される。
したがって、本発明の半導体素子２０は、サージ電圧及びサージ電流に対して高い耐性を有する。
また、寄生ダイオードがオンのときに、マイノリティーキャリアがｐ型半導体領域４、ソース領域５にそれぞれ注入されても、逆バイアスが印加されると、ショットキー電極９ａにマイノリティーキャリアが吸い込まれて、速やかに寄生ダイオードをオフ状態とすることができる。これにより、本発明の半導体素子２０では、従来のＰＮ接合ダイオードのみを有する半導体素子において懸念される、すばやくオフ状態とすることができない、いわゆるラッチアップの状態になることが抑制される。
また、本実施形態の半導体素子２０を構成するショットキーダイオード７０は、Ｎｉからなるショットキー電極９ａをアノードとして用い、ワイドバンドギャップ半導体（本実施形態では、ＳｉＣ）をカソード（半導体層３）として用いている。このショットキーダイオード７０は、通常使用の通電動作によっては半導体層３とショットキー電極９ａとの界面にシリサイド層が形成されにくいため、高電流耐性及び高電圧耐性の観点から好適である。
仮に、アノード（ショットキー電極９ａ）としてＮｉを用い、カソード（半導体層３）としてＳｉ（シリコン）を用いてショットキーダイオードを構成した場合には、このショットキーダイオードに大電流を流すことが困難になる。すなわち、カソードとしてＳｉを用いたショットキーダイオードでは、ＳｉとＮｉとの界面にシリサイド層が形成されやすく、その結果、ＳｉとＮｉとがオーミックに接続され、ダイオードとしての機能を果たさなくなる場合がある。そうすると、優先的にショットキーダイオード７０にサージ電圧によるリーク電流を流すことにより、半導体素子２０の絶縁破壊を防止するという本発明の課題解決原理に反する可能性がある。
したがって、本実施形態においては、カソードの構成の差異（半導体層３をＳｉＣで構成するか、Ｓｉで構成するかの差異）は、当業者による単なる設計事項の類ではなく、上記課題解決原理に直結する事項である。
さらに、カソード（半導体層３）としてワイドバンドギャップ半導体であるＳｉＣを用いたショットキーダイオード７０は、カソード（半導体層３）としてＳｉを用いたショットキーダイオードと比較して、サージ電圧が印加された場合の耐圧特性に優れる。
なお、ＰＮ接合ダイオードは、一般的に、高電流耐性及び高電圧耐性に優れているが、ワイドバンドギャップ半導体たるＳｉＣを用いてＰＮ接合ダイオードを構成すると、順方向電圧Ｖｆの上昇分に起因する導通損失が生じてしまう。
以上の事項を総括すると、本実施形態の半導体素子２０では、半導体層３にワイドバンドギャップ半導体（ＳｉＣ）を用いてショットキーダイオード７０を構成することが好適である。
次に、本実施形態における実施例を説明する。
［実施例］
本実施例として、本実施形態の半導体素子２０を複数個作製し、ゲート絶縁膜７におけるリーク電流を測定したところ、５％の半導体素子２０で１μＡのリーク電流が確認され、歩留まりは９５％であった。一方、比較例として、ダイオード形成領域９を配設せず、電界効果トランジスタ９０の表面に直接ソース・ショットキー用パッド１２Ｓを被覆してワイヤボンドした半導体素子を複数個作製し、ゲート絶縁膜７におけるリーク電流を測定したところ、３０％の半導体素子で１μＡのリーク電流が確認され、歩留まりは７０％であった。すなわち、本実施形態の半導体素子２０では、ダイオード形成領域９の表面を被覆するようにしてソース・ショットキー用パッド１２Ｓが配設されており、ダイオード形成領域９にはゲート絶縁膜７が形成されていない。また、ソース・ショットキー用パッド１２Ｓの下方に位置するショットキーダイオード７０は、電界効果トランジスタ９０よりも超音波に対する強度が大きい。このため、超音波を印加しながらワイヤ１３Ｓをソース・ショットキー用パッド１２Ｓに押し付けてボンディングしても、それによるゲート絶縁膜７の損傷が低減され、かつ電界効果トランジスタ９０が破壊されることが抑制される。
（第２実施形態）
本発明の第２実施形態は、第１実施形態の半導体素子２０を用いたアームモジュール（半導体装置）を組み込んだインバータ回路を例示したものである。
[アームモジュール]
図５は本発明の第２実施形態に係る半導体装置としてのアームモジュールの構成を模式的に示す平面図である。図５において図1乃至図４と同一又は相当する部分には同一の符号を付してその説明を省略する。
本実施形態のアームモジュールは、図５に示すように、第１実施形態の半導体素子２０と、ドレイン電極端子１５、ソース電極端子１６、及びゲート電極端子１７を有するパッケージとを備えている。
半導体素子２０は、その下面のドレイン電極１がドレイン電極端子１５の上面に接続されるようにして、ドレイン電極端子１の上に配設されている。そして、半導体素子２０のソース・ショットキー用パッド１２Ｓがワイヤ１３Ｓによってソース電極端子１６に接続され、半導体素子２０のゲート用パッド１２Ｇがワイヤ１３Ｇによってゲート電極端子１７に接続されている。半導体素子２０のドレイン電極１とドレイン電極端子１５とは、ダイボンディングによって接続されている。また、ワイヤ１３Ｓ、１３Ｇの端部と、ソース電極端子１６又はゲート電極端子１７とは、ボンディングにより接続されている。
そして、このように相互に接続された半導体素子２０及び各電極端子１５、１６、１７が封止樹脂１８によって封止（モールド）されている。ここで、上記封止樹脂１８としては、汎用のものを用いることができる。
［インバータ回路］
図６は本発明の第２実施形態に係るインバータ回路の構成を示す回路図である。図６において図９と同一又は相当する部分には同一の符号を付してその説明を省略する。
本実施形態のインバータ回路は、三相交流モータ駆動用であり、上アーム２３Ｈと下アーム２３Ｌとが直列に接続されてなる相スイッチング回路２３を相数分（ここでは３つ）備え、上アーム２３Ｈ及び下アーム２３Ｌの各々は、互いに並列に接続されたスイッチング素子２１とダイオード２２とで構成されている。そして、上アーム２３Ｈ及び下アーム２３Ｌがそれぞれ本実施形態のアームモジュールで構成されている。また、各アーム２３Ｈ，２３Ｌのスイッチング素子２１は、第１実施形態の半導体素子２０のうちの電界効果トランジスタ９０で構成されている。一方、ダイオード２２は、スイッチング素子２１と並列に接続された帰還ダイオードであって、第１実施形態の半導体素子２０のうちのショットキーダイオード７０で構成されている。それ以外の点については、背景技術の欄でも説明したので、その説明を省略する。
本実施形態では、このインバータ回路を用いて第１実施形態の半導体素子２０の構成を検討した。
図２乃至図４を参照して、半導体素子２０においては、半導体素子２０の平面視における面積に対するショットキー電極９ａの面積の割合が１％以上でかつ５０％以下であることが好ましい。さらに、半導体素子２０の平面視における面積に対するショットキー電極９ａの面積の割合が１０％以上でかつ５０％以下であることがより好ましい。
まず、半導体素子２０の平面視における面積に対するショットキー電極９ａの面積の割合を１％にした場合について説明する。このような半導体素子２０を、本実施形態のアームモジュールとして用いた場合のスイッチング損失を測定したところ、２％のスイッチング損失の低減が実現できる。ここで、半導体素子２０について、ダイオード形成領域９の単位面積換算のオン抵抗は１ｍΩｃｍ２程度となる。そして、半導体素子２０の平面視における面積に対するショットキー電極９ａの面積の割合を１％にした場合、ショットキーダイオード７０の順方向に電流を流す際の順方向電圧Ｖｆが、ショットキー障壁による順方向の立ち上がり電圧（１Ｖ）を加えて３Ｖ程度（抵抗分電流による順方向電圧Ｖｆ上昇は２Ｖ）であれば、素子全体の電流密度換算で２０Ａ／ｃｍ２（半導体素子については２Ａ）程度の電流を流すことができる。ここで、順方向電圧が３Ｖというのは、本発明の半導体素子２０に存在する寄生ダイオードに順方向の電流を流す際の最低の順方向電圧である。これは、半導体材料としてＳｉＣを用いたことに起因する。従って、ショットキー電極９ａに順方向の電流を流した場合に、順方向電圧Ｖｆを３Ｖ以下に保つことができれば、ショットキー電極９ａを配設しない従来の半導体素子に比べてスイッチング損失を低減することができる。
このとき、トランジスタ形成領域１０の平均化した単位面積換算のオン抵抗は、ダイオード形成領域９の単位面積換算のオン抵抗よりも約一桁大きい値となる。具体的には、トランジスタ形成領域１０の平均化した単位面積換算のオン抵抗は、１０ｍΩｃｍ２となる。したがって、電界効果トランジスタ９０がオンしたときの電流密度（以下、オン電流密度という）は、順方向電圧Ｖｆ上昇を２Ｖとして、２００Ａ／ｃｍ２と見積もれる。なお、電界効果トランジスタ９０がオンしたときの電流（以下、オン電流という）は、ショットキーダイオード７０を流れる電流の流れと逆方向である。
よって、電界効果トランジスタ９０のオン電流密度の約１０分の１の電流密度となる電流値をオン電流と逆方向にショットキーダイオード７０に流す場合には、半導体素子２０の平面視における面積に対するショットキー電極９ａの面積の割合を１％にすることが好適である。
一方、上アーム２３Ｈ及び下アーム２３Ｌの連続動作試験中に、上アーム２３Ｈ及び下アーム２３Ｌは、発熱により動作が安定しない場合があった。これは、ショットキーダイオード７０を流れる電流値が、上記許容電流値（２０Ａ／ｃｍ２）を超えてしまったためと推定される。したがって、許容電流値がショットキーダイオード７０を流れる電流値よりも高くなるよう、ショットキー電極９ａの面積の割合を設計することが好ましい。
次に、半導体素子２０の平面視における面積に対するショットキー電極９ａの面積の割合を１０％にした半導体素子２０を作製し、この半導体素子２０をアームモジュールとして用いた場合には、５％のスイッチング損失の低減が実現できる。また、この場合において、ショットキーダイオード７０を流れる電流の許容値は、素子全体の電流密度換算で２００Ａ／ｃｍ２（半導体素子については２０Ａ）である。ここで、許容電流値が２００Ａ／ｃｍ２というのは十分に高い電流値であるため、ショットキーダイオード７０を流れる電流値が許容電流値を超えず、上アーム２３Ｈ及び下アーム２３Ｌが安定動作する。
前述のように、トランジスタ形成領域１０の平均化した単位面積換算のオン抵抗は、１０ｍΩｃｍ２であるので、電界効果トランジスタ９０のオン電流密度と同じ電流密度となる電流値を、オン電流と逆方向にショットキーダイオード７０に流す場合には、半導体素子２０の平面視における面積に対するショットキー電極９ａの面積の割合を１０％にすることが好適である。
また、半導体素子２０の平面視における面積に対するショットキー電極９ａの面積の割合を５０％にした半導体素子２０を作製し、この半導体素子２０をアームモジュールとして用いた場合には、１％のスイッチング損失の低減が実現できる。
前述のように、トランジスタ形成領域１０の平均化した単位面積換算のオン抵抗は、１０ｍΩｃｍ２であるが、将来、チャネル抵抗の低減等により、トランジスタ形成領域１０の単位面積換算のオン抵抗を低減させることができると考えられる。その結果、トランジスタ形成領域１０の単位面積換算のオン抵抗が、ダイオード形成領域９の単位面積換算のオン抵抗（１ｍΩｃｍ２）に近づく。ここで、トランジスタ形成領域１０のオン抵抗は、ショットキーダイオード形成領域９のオン抵抗よりも小さくなりえないが、両者のオン抵抗が同程度の値となる場合がある。この場合において、電界効果トランジスタ９０に流れるオン電流の電流密度と、ショットキーダイオード７０に流れるオン電流の電流密度とが同じであるとすると、半導体素子２０の平面視における面積に対するショットキー電極９ａの面積の割合を５０％にすることが好適である。
ここで、半導体素子２０の平面視における面積に対するショットキー電極９ａの面積の割合を１０％以上にした場合には、半導体素子２０の発熱も抑制され、インバータ回路が安定動作した。
しかし、半導体素子２０の平面視における面積に対するショットキー電極９ａの面積の割合が５０％を超えるようにした場合には、トランジスタセル１００の半導体素子２０全体に占める割合が低下するため、電界効果トランジスタ９０のオン抵抗が増大し、スイッチング損失も増加した。
また、ショットキーダイオード７０を流れる電流が素子全体の電流密度換算で２００〜６００Ａ／ｃｍ２であれば、半導体素子２０の安定動作が期待されるため、半導体素子２０の平面視における面積に対するショットキー電極９ａの面積の割合が１０％以上でかつ３０％以下であることが、より好ましい。
以上に述べたとおり、ショットキーダイオード７０に流れる電流値と、電界効果トランジスタ９０に流れる電流値とが同じ（ただし、流れる方向は逆）であるとすると、ダイオード形成領域９のオン抵抗がトランジスタ形成領域１０のオン抵抗の１０分の１である場合には半導体素子２０の平面視における面積に対するショットキー電極９ａの面積の割合を１０％にすればよい。また、ダイオード形成領域９のオン抵抗がトランジスタ形成領域１０のオン抵抗の３分の１である場合には半導体素子２０の平面視における面積に対するショットキー電極９ａの面積の割合を約３０％にすればよい。
以上の検討結果を総括すると、第１実施形態の半導体素子２０においては、本来のスイッチング素子としての機能を十分に果たすようにするため、半導体素子２０の平面視における面積に対する全てのトランジスタセル１００の平面視における面積の割合が５０％以上でかつ９９％以下であることが好ましい。さらに、半導体素子２０の安定動作のためには、半導体素子２０の平面視における面積に対する全てのトランジスタセル１００の平面視における面積の割合が７０％以上でかつ９０％以下であることが、より好ましい。
（第３実施形態）
図７は、本発明の第３実施形態の半導体素子の構成を示す平面図である。図８は、図７の半導体素子の構成の一部を拡大した部分平面図である。図７及び図８において図１乃至図３と同一又は相当する部分には同一の符号を付してその説明を省略する。
図７及び図８に示すように、本実施形態の半導体素子２０では、ダイオード形成領域９は、平面視において格子状の仮想の境界線５０で区切られたセル２００のうちの複数のダイオードセル８０の上面を覆うようなショットキー電極９ｂを、トランジスタ形成領域１０の内部に島状に配設することによって構成されている。その他の点は、第１実施形態と同様である。
ショットキー電極９ｂは、トランジスタ形成領域１０の内部に計９箇所配設されている。なお、ショットキー電極９ｂの配設される数はこれに限定されない。すなわち、ショットキー電極９ｂを複数個のセル２００に渡って配設したり、ショットキー電極９ｂの全体又は一部を一体化して形成したりして、その個数が変更されてもかまわない。このような構成としても、上記の第１実施形態と同様の効果を奏する。また、このような構成とすると、構成部品点数が少なくなり、半導体素子２０の製造が容易になり、歩留まりが向上する。
本実施形態における半導体素子２０においても、電界の集中による破壊を防止するため、図７及び図８に示すように、ショットキー電極９ｂの角部を丸みが帯びた形状にすることが好ましい。
なお、本実施形態の半導体素子２０も第１実施形態の半導体素子２０と同様に第２実施形態のアームモジュール及びインバータ回路に用いることができ、第１実施形態の半導体素子２０を用いた場合と同様の効果を得ることができる。また、本実施形態の半導体素子２０の平面視における面積に対する全てのトランジスタセル１００の平面視における面積の割合も５０％以上でかつ９９％以下であることが好ましい。
なお、第１乃至第３実施形態では、電界効果トランジスタ９０がｎチャネル型である場合を説明したが、本発明は電界効果トランジスタ９０がｐチャネル型である場合にも同様に適用できる。但し、この場合には、各半導体領域の導電型が逆になり、ソース領域及びソース電極とドレイン領域及びドレイン電極とが逆になる。
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
本発明による半導体素子は、高速スイッチング動作とエネルギー損失低減の両立が図れ、かつ電気機器のインダクタンス負荷等による逆起電力に基づく電流集中耐性に優れると共に、ワイヤボンディング時における電界効果トランジスタの絶縁膜の劣化を抑制可能であり、例えば、電気機器の高速インバータ電源回路の用途に適用可能である。
図１は、本発明の第１実施形態の半導体素子の構成を示す平面図である。 図２は、本発明の第１実施形態の半導体素子の構成を示す平面図である。 図３は、図１の半導体素子の構成の一部を拡大した部分平面図である。 図４は、図１の半導体素子の断面視における構造を示す部分断面図であって、図３に示すIV−IV線に沿って切断した断面図である。 図５は、本発明の第２実施形態に係る半導体装置としてのアームモジュールの構成を模式的に示す平面図である。 図６は、本発明の第２実施形態に係るインバータ回路の構成を示す回路図である。 図７は、本発明の第３実施形態の半導体素子の構成を示す平面図である。 図８は、図７の半導体素子の構成の一部を拡大した部分平面図である。 図９は、従来の半導体素子の応用例である三相モータ駆動用のインバータ回路の概要を示す回路図である。 図１０は、仮想の境界線を説明するための概略図であって、（ａ）は仮想の境界線を特定する第１の手法を示す図、（ｂ）は仮想の境界線を特定する第２の手法を示す図、（ｃ）は仮想の境界線を特定する第３の手法を示す図、（ｄ）は仮想の境界線を特定する第４の手法を示す図である。
符号の説明
１ ドレイン電極
２ 半導体基板
３ 半導体層（ＳｉＣ層）
３ａ ドリフト領域
４ ｐ型半導体領域（第２導電型領域）
４ａ ｐ型半導体領域外周部
４ｂ ｐ型半導体領域中央部
５ ソース領域
６ ソース電極
７ ゲート絶縁膜
８ ゲート電極
９ ダイオード形成領域
９ａ，９ｂ ショットキー電極
１０ トランジスタ形成領域
１１ ガードリング（耐圧部材）
１２Ｓ ソース・ショットキー用パッド
１２Ｇ ゲート用パッド
１３Ｓ、１３Ｇ ワイヤ
１４ 半導体素子端部
１５ ドレイン電極端子
１６ ソース電極端子
１７ ゲート電極端子
１８ 封止樹脂
２０ 半導体素子
２１ スイッチング素子
２２ ダイオード
２３ 相スイッチング回路
２３Ｈ 上アーム
２３Ｌ 下アーム
２４ アース電位配線（アース電位）
２５ 高電位配線（高電位）
２６ アームの中点
２７ モータ入力端子
２８ 三相モータ
４０ 層間絶縁膜
５０ 仮想の境界線
５０ａ，５０ｃ 横境界ライン
５０ｂ，５０ｄ 縦境界ライン
５０Ｘ Ｘ部分仮想線
５０Ｙ Ｙ部分仮想線
５１ ジグザグライン
７０ ショットキーダイオード
８０ ダイオードセル
９０ 電界効果トランジスタ（ＭＯＳＦＥＴ）
１００ トランジスタセル
２００ セル
そこで、本発明の半導体素子は、半導体層と、該半導体層に該半導体層の上面を含むように形成された第１導電型の第１のソース／ドレイン領域と、前記半導体層に前記上面及び前記第１のソース／ドレイン領域を含むように形成された第２導電型領域と、前記半導体層に前記上面及び前記第２導電型領域を含むように形成された第１導電型のドリフト領域と、少なくとも前記第１のソース／ドレイン領域の前記上面に接するように設けられた第１のソース／ドレイン電極と、ゲート絶縁膜を介して少なくとも前記第２導電型領域の前記上面に対向するように設けられたゲート電極と、前記ドリフト領域にオーミックに接続された第２のソース／ドレイン電極と、を有する電界効果トランジスタと、前記ドリフト領域の前記上面に該上面とショットキー接合を形成するように設けられたショットキー電極と、前記第１のソース／ドレイン電極、ゲート電極、及びショットキー電極が設けられた前記半導体層の上面を覆う層間絶縁膜と、前記層間絶縁膜の上に配設され、前記第１のソース／ドレイン電極、ゲート電極、及びショットキー電極の少なくともいずれかと電気的に接続された複数のボンディングパッドと、を備える。そして、前記半導体層は、平面視において仮想の境界線により複数のセルに分割され、前記複数のセルに延在するように前記ドリフト領域及び第２のソース／ドレイン電極が形成され、前記複数のセルは、その中に前記電界効果トランジスタが形成されたトランジスタセルと、その中に前記ショットキー電極が形成されたダイオードセルとで構成されている。また、平面視において、複数の前記トランジスタセルの間に１以上の前記ダイオードセルが島状に配置され、この島状に配置された１以上の前記ダイオードセルの前記ショットキー電極の上方に前記ボンディングパッドが位置している。

Claims (14)

  1. 半導体層と、該半導体層に該半導体層の上面を含むように形成された第１導電型の第１のソース／ドレイン領域と、前記半導体層に前記上面及び前記第１のソース／ドレイン領域を含むように形成された第２導電型領域と、前記半導体層に前記上面及び前記第２導電型領域を含むように形成された第１導電型のドリフト領域と、少なくとも前記第１のソース／ドレイン領域の前記上面に接するように設けられた第１のソース／ドレイン電極と、ゲート絶縁膜を介して少なくとも前記第２導電型領域の前記上面に対向するように設けられたゲート電極と、前記ドリフト領域にオーミックに接続された第２のソース／ドレイン電極と、を有する電界効果トランジスタと、
    前記ドリフト領域の前記上面に該上面とショットキー接合を形成するように設けられたショットキー電極と、
    前記第１のソース／ドレイン電極、ゲート電極、及びショットキー電極が設けられた前記半導体層の上面を覆う層間絶縁膜と、
    前記層間絶縁膜の上に配設され、前記第１のソース／ドレイン電極、ゲート電極、及びショットキー電極の少なくともいずれかと電気的に接続された複数のボンディングパッドと、を備え、
    前記複数のボンディングパッドの少なくともいずれかが前記ショットキー電極の上方に位置するように配設されている、半導体素子。
  2. 前記ソース電極が、前記ソース領域及び第２導電型領域の前記上面に接するように設けられている、請求項１に記載の半導体素子。
  3. 前記第１導電型がｎ型であり、前記第２導電型がｐ型である、請求項１に記載の半導体素子。
  4. 前記半導体層がワイドバンドギャップ半導体で構成されている、請求項１に記載の半導体素子。
  5. 前記半導体層は、平面視において仮想の境界線により複数のセルに分割され、
    前記複数のセルに延在するように前記ドリフト領域及びドレイン電極が形成され、
    前記複数のセルは、その中に前記電界効果トランジスタが形成されたトランジスタセルと、その中に前記ショットキー電極が形成されたダイオードセルとで構成され、
    前記ダイオードセルの前記ショットキー電極の上方に前記ボンディングパッドが位置している、請求項１に記載の半導体素子。
  6. 平面視において、複数の前記トランジスタセルの間に１以上の前記ダイオードセルが島状に配置され、この島状に配置された１以上のダイオードセルの上方に前記ボンディングパッドが位置している、請求項５に記載の半導体素子。
  7. 前記複数のボンディングパッドは、ワイヤによって互いに接続されている、請求項６に記載の半導体素子。
  8. 前記ボンディングパッドは辺の長さが０．３ｍｍ以上である四角形の形状を有している、請求項１に記載の半導体素子。
  9. 前記半導体素子の平面視における面積に対する全ての前記トランジスタセルの平面視における面積の割合が５０％以上でかつ９９％以下である、請求項５に記載の半導体素子。
  10. 前記半導体素子の平面視における面積に対する前記ショットキー電極の面積の割合が１％以上でかつ５０％以下である、請求項５に記載の半導体素子。
  11. 前記ダイオードセルにおける前記ショットキー電極の面積が前記トランジスタセルにおける前記第２導電型領域の平面視における面積より大きい、請求項５に記載の半導体素子。
  12. 交流駆動装置と、該交流駆動装置のインバータ電源回路を構成する請求項１乃至１１の何れかに記載の半導体素子と、を備え、
    前記半導体素子がアームモジュールとして組み込まれている、電気機器。
  13. 前記交流駆動装置内のインダクタンス負荷によって発生する逆起電力に基づいて前記電界効果トランジスタの寄生ダイオード及び前記ショットキーダイオードに印加される電圧は、前記ショットキーダイオードの順方向の立ち上がり電圧より大きく、かつ前記寄生ダイオードの順方向の立ち上がり電圧より小さくして構成される、請求項１２記載の電気機器。
  14. 前記交流駆動装置は、前記インバータ電源回路により駆動される交流モータである、請求項１２記載の電気機器。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010088191A (ja) * 2008-09-30 2010-04-15 Sharp Corp インバータ装置
CN102224593A (zh) * 2008-11-27 2011-10-19 飞思卡尔半导体公司 功率mos晶体管器件及包括其的开关装置
WO2010061245A1 (en) 2008-11-27 2010-06-03 Freescale Semiconductor, Inc. Power mos transistor device
JP5577628B2 (ja) * 2009-06-05 2014-08-27 トヨタ自動車株式会社 半導体装置
JP4700125B2 (ja) * 2009-07-30 2011-06-15 住友電気工業株式会社 半導体装置およびその製造方法
JP4965754B2 (ja) * 2010-10-29 2012-07-04 パナソニック株式会社 半導体素子
JP5406171B2 (ja) * 2010-12-08 2014-02-05 ローム株式会社 ＳｉＣ半導体装置
JP5872766B2 (ja) 2010-12-10 2016-03-01 ローム株式会社 半導体装置および半導体パッケージ
WO2012105609A1 (ja) * 2011-02-02 2012-08-09 ローム株式会社 半導体装置
US8482029B2 (en) * 2011-05-27 2013-07-09 Infineon Technologies Austria Ag Semiconductor device and integrated circuit including the semiconductor device
JP5991020B2 (ja) * 2012-05-18 2016-09-14 株式会社豊田中央研究所 炭化珪素単結晶を主材料とする半導体装置
JP6104523B2 (ja) * 2012-06-07 2017-03-29 株式会社日立製作所 半導体装置の製造方法
JP2014187192A (ja) * 2013-03-22 2014-10-02 Toshiba Corp 半導体装置
JP6148070B2 (ja) * 2013-05-27 2017-06-14 ルネサスエレクトロニクス株式会社 縦チャネル型ジャンクションＳｉＣパワーＦＥＴおよびその製造方法
WO2016039071A1 (ja) * 2014-09-08 2016-03-17 富士電機株式会社 半導体装置及びその製造方法
CN108886055B (zh) * 2016-03-30 2021-06-04 三菱电机株式会社 半导体装置及其制造方法、电力变换装置
US10651096B2 (en) 2016-08-09 2020-05-12 Mitsubishi Electric Corporation Semiconductor device and method for manufacturing same
JP6727320B2 (ja) * 2016-10-31 2020-07-22 三菱電機株式会社 電動機駆動装置及び空気調和機
EP3540932B1 (en) * 2016-11-11 2020-10-07 Mitsubishi Electric Corporation Power conversion device and air conditioning device using same
JP6844228B2 (ja) * 2016-12-02 2021-03-17 富士電機株式会社 半導体装置および半導体装置の製造方法
CN110100314B (zh) * 2017-06-09 2022-08-09 富士电机株式会社 半导体装置及半导体装置的制造方法
US11289437B1 (en) * 2020-10-28 2022-03-29 Renesas Electronics Corporation Semiconductor device

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0752770B2 (ja) 1985-09-30 1995-06-05 株式会社東芝 導電変調型ｍｏｓｆｅｔ
JPH0828506B2 (ja) * 1988-11-07 1996-03-21 三菱電機株式会社 半導体装置およびその製造方法
US5111253A (en) * 1989-05-09 1992-05-05 General Electric Company Multicellular FET having a Schottky diode merged therewith
JPH0834709B2 (ja) * 1990-01-31 1996-03-29 株式会社日立製作所 半導体集積回路及びそれを使つた電動機制御装置
JP2817536B2 (ja) 1991-09-27 1998-10-30 日本電気株式会社 半導体装置
US5430314A (en) 1992-04-23 1995-07-04 Siliconix Incorporated Power device with buffered gate shield region
JPH06120347A (ja) 1992-10-06 1994-04-28 Nissan Motor Co Ltd 半導体装置
JP2988871B2 (ja) 1995-06-02 1999-12-13 シリコニックス・インコーポレイテッド トレンチゲートパワーｍｏｓｆｅｔ
US6049108A (en) 1995-06-02 2000-04-11 Siliconix Incorporated Trench-gated MOSFET with bidirectional voltage clamping
JP3272242B2 (ja) * 1995-06-09 2002-04-08 三洋電機株式会社 半導体装置
JP3291439B2 (ja) * 1996-10-31 2002-06-10 三洋電機株式会社 Ｄｃ−ｄｃコンバータ装置
JP3291441B2 (ja) * 1996-10-31 2002-06-10 三洋電機株式会社 Ｄｃ−ｄｃコンバータ装置
JPH11274482A (ja) 1998-03-20 1999-10-08 Toshiba Corp 半導体装置
US6476456B1 (en) * 1999-06-10 2002-11-05 International Rectifier Corporation Integrated radiation hardened power mosgated device and schottky diode
GB0006092D0 (en) 2000-03-15 2000-05-03 Koninkl Philips Electronics Nv Trench-gate semiconductor devices
JP3502371B2 (ja) 2000-10-23 2004-03-02 松下電器産業株式会社 半導体素子
US7126169B2 (en) * 2000-10-23 2006-10-24 Matsushita Electric Industrial Co., Ltd. Semiconductor element
JP2002373989A (ja) * 2001-06-13 2002-12-26 Toshiba Corp 半導体装置
GB0118000D0 (en) 2001-07-24 2001-09-19 Koninkl Philips Electronics Nv Manufacture of semiconductor devices with schottky barriers
US6621107B2 (en) 2001-08-23 2003-09-16 General Semiconductor, Inc. Trench DMOS transistor with embedded trench schottky rectifier
JP4097417B2 (ja) * 2001-10-26 2008-06-11 株式会社ルネサステクノロジ 半導体装置
JP4557507B2 (ja) 2002-06-13 2010-10-06 パナソニック株式会社 半導体デバイス及びその製造方法
JP5011634B2 (ja) 2003-08-29 2012-08-29 富士電機株式会社 半導体装置およびその半導体装置を用いた双方向スイッチ素子

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