JP5577628B2 - 半導体装置 - Google Patents

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Description

本発明は、ＩＧＢＴとＦＷＤとが併設された半導体基板を備える半導体装置に関するものである。
従来、電力変換装置等に用いられる半導体装置として、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ、Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）と、負荷電流を転流させるためのＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）とを備えたものがあった（例えば特許文献１，２）。
特許文献１の半導体装置においては、半導体基板の主表面側に設けられたワイヤボンディング領域（ワイヤボンディング部）に金属ワイヤを接合することで通電が行われるようになっていた。
また、こうした半導体装置には、特許文献２に示すように、小型化のためにＩＧＢＴとＦＷＤとが共通の半導体基板に併設されたものがあった。すなわち、図３及び図４に示す従来の半導体装置１１１は、共通の半導体基板１１２にトレンチゲート構造のＩＧＢＴ部１１３とＦＷＤ部１１４とが併設されている。
図３に示すように、半導体基板１１２の主表面側のアクティブ領域Ａｃ上には、ワイヤボンディング領域１１５，１１６が設けられている。ワイヤボンディング領域１１５は、ＩＧＢＴ部１１３のゲート電極に通電するためのワイヤが接合される領域である。また、ワイヤボンディング領域１１６は、ＩＧＢＴ部１１３のエミッタ電極及びＦＷＤ部１１４のアノード電極として機能する電極に通電するためのワイヤ１１７が接合される領域である。なお、半導体基板１１２の主表面側にはゲート電極用の配線をする必要があるために、ワイヤボンディング領域１１６は複数に分割される態様となっている。そして、ワイヤボンディング領域１１６に対してアルミニウム系のワイヤ１１７が超音波等で接合されることで、接合部１１８が形成される。
図４に示すように、半導体装置１１１においては、半導体基板１１２のＮ導電型（ｎ−）層１１９が、ＩＧＢＴ部１１３及びＦＷＤ部１１４のドリフト層となっている。また、Ｎ導電型（ｎ−）層１１９の主表面側にはＩＧＢＴ部１１３のベース領域となるＰ導電型（Ｐ）層１２０が形成されている。
Ｐ導電型（Ｐ）層１２０には主表面側からＰ導電型（Ｐ）層１２０を貫通して底面がＮ導電型（ｎ−）層１１９に達するトレンチが複数形成されている。そして、各トレンチにはゲート絶縁膜１２１を介してゲート電極１２２が埋め込まれている。
Ｐ導電型（Ｐ）層１２０の主表面側にはＩＧＢＴ部１１３のエミッタ領域となるＮ導電型（ｎ＋）領域１２３とＦＷＤ部１１４のアノード領域となるＰ導電型（Ｐ＋）領域１２４とが選択的に形成されている。そして、半導体基板１１２の主表面側には、各ゲート電極１２２を主表面側から覆いつつ、Ｐ導電型（Ｐ＋）領域１２４及びＮ導電型（ｎ＋）領域１２３の一部を露出するように層間絶縁膜１２５が形成されている。
さらに、半導体基板１１２の主表面には、アルミニウム系材料からなる電極１２６がＮ導電型（ｎ＋）領域１２３及びＰ導電型（Ｐ＋）領域１２４と電気的に接続されるように形成されている。すなわち、電極１２６はエミッタ領域に接続されるエミッタ電極及びアノード領域に接続されるアノード電極として機能するようになっている。
また、Ｎ導電型（ｎ−）層１１９の裏面側には、フィールドストップ層となるＮ導電型（ｎ）層１２７が形成されている。さらに、Ｎ導電型（ｎ）層１２７の裏面側には、ＩＧＢＴ部１１３のコレクタ領域となるＰ導電型（Ｐ＋）層１２８及びＦＷＤ部１１４のカソード領域となるＮ導電型（ｎ＋）領域１２９が形成されている。
特開平６−３０２６３９号公報 特開２００９−９４１０５号公報
ところで、半導体装置１１１においては、ワイヤ１１７を通じて大電流が繰り返し通電される。通電時には、ＩＧＢＴ部１１３及びＦＷＤ部１１４において損失に伴う発熱が生じるとともに、ワイヤ１１７においても同様に発熱が生じる。その結果、接合部１１８においては、半導体基板１１２側からの熱とワイヤ１１７側からの熱が伝わることにより、局所的な温度上昇が生じていた。そして、繰り返し通電に伴って接合部１１８で温度の上昇と下降が繰り返されることにより、熱応力によってワイヤ１１７が剥がれてしまうという問題があった。
こうした問題に対応するため、特許文献１の半導体装置においては、ワイヤの材質及び線径、並びに接合部のサイズ等を規定することで、接合強度を確保するようにしていた。
一方、ワイヤボンディング領域に接続されるワイヤの本数は少ない方が製造効率上好ましいため、従来から、電流容量を確保しつつワイヤの本数を削減する工夫がなされてきた。しかし、ワイヤの本数を削減すると、ワイヤ１本あたりの電流密度が高まる分、発熱量も増すことになる。
すなわち、接続するワイヤの本数の削減や大電流化によって各ワイヤの電流容量が大きくなる場合には、ワイヤの材質及び線径、並びに接合部のサイズを適正化しても、接合部における信頼性を確保することができない虞があった。
この発明はこうした事情に鑑みてなされたものであり、その目的は、通電時における信頼性を確保することができる半導体装置を提供することにある。
以下、上記課題を解決するための手段及びその作用効果について記載する。
請求項１に記載の発明は、複数のＩＧＢＴセルを含むＩＧＢＴ部と、間に前記ＩＧＢＴ部を介して分散するように配置された、複数のＦＷＤセルを含むＦＷＤ部とが併設された半導体基板を備え、前記ＦＷＤセルは、Ｐ導電型領域およびＮ導電型領域を備えており、該半導体基板の一面側において、前記ＦＷＤ部と対応する位置にワイヤボンディング領域が設けられたことを要旨とする。
同構成では、複数のＩＧＢＴセルを含むＩＧＢＴ部と、複数のＦＷＤセルを含むＦＷＤ部とが併設された半導体基板の一面側において、ＦＷＤ部と対応する位置にワイヤボンディング領域が設けられている。そして、ＩＧＢＴ部よりも通電時の発熱量が少ないＦＷＤ部に対応して設けられたワイヤボンディング領域にワイヤが接合されることにより、ワイヤと半導体基板との接合部における局所的な温度上昇を抑制することができる。そして、ＦＷＤ部を、間にＩＧＢＴ部を介して分散するように配置することにより、ワイヤとＩＧＢＴ部の熱をＦＷＤ部に拡散させて、全体の温度分布を調整することができる。これにより、接合部における温度上昇を抑制し、通電時における信頼性を確保することができる。
本実施形態における半導体装置のワイヤボンディング模式図。 図１のＡ−Ａ線における断面構造を示す模式図。 従来の半導体装置のワイヤボンディング模式図。 図３のＡ−Ａ線における断面構造を示す模式図。
以下、本発明を大容量の電力変換装置として用いられる半導体装置に具体化した一実施形態について、図１及び図２を併せ参照して説明する。
図１及び図２に示す本実施形態の半導体装置１１は、共通の半導体基板１２に複数のＩＧＢＴセルを含むＩＧＢＴ部１３と複数のＦＤＷセルを含むＦＷＤ部１４とが併設されている。
図１に示すように、半導体基板１２の主表面側のアクティブ領域Ａｃには、ワイヤボンディング領域１５，１６が設けられている。ワイヤボンディング領域１５は、ＩＧＢＴ部１３のゲート電極に通電するためのワイヤが接合される領域である。また、ワイヤボンディング領域１６は、ＩＧＢＴ部１３のエミッタ電極及びＦＷＤ部１４のアノード電極として機能する電極に通電するためのワイヤ１７が接合される領域である。
なお、半導体基板１１２の主表面側にはゲート電極用の配線をする必要があるために、ワイヤボンディング領域１６は複数に分割される態様となっている。そして、ワイヤボンディング領域１６に対しては、アルミニウム系のワイヤ１７が超音波等で接合されることで、接合部１８が形成される。
そして、本実施形態の半導体装置１１は、ＩＧＢＴ部１３のアクティブ領域Ａｃ内に、ＦＷＤ部１４が、間にＩＧＢＴ部１３を介して分散するように配置され、半導体基板１２の一面側となる主表面側において、ＦＷＤ部１４と対応する位置にワイヤボンディング領域１６が設けられている点が、図３及び図４に示す従来の半導体装置１１１と異なる。
図２に示すように、半導体装置１１においては、半導体基板１２のＮ導電型（ｎ−）層１９が、ＩＧＢＴ部１３及びＦＷＤ部１４のドリフト層となっている。また、Ｎ導電型（ｎ−）層１９の主表面側にはＩＧＢＴ部１３のベース領域となるＰ導電型（Ｐ）層２０が形成されている。
そして、ＩＧＢＴ部１３のＰ導電型（Ｐ）層２０には、主表面側からＰ導電型（Ｐ）層２０を貫通して底面がＮ導電型（ｎ−）層１９に達するトレンチが複数形成されている。そして、各トレンチにはゲート絶縁膜２１を介してゲート電極２２が埋め込まれている。
さらに、ＩＧＢＴ部１３のＰ導電型（Ｐ）層２０の主表面側には、エミッタ領域となるＮ導電型（ｎ＋）領域２３とコンタクト領域となるＰ導電型（Ｐ＋）領域２４ａとが選択的に形成されている。そして、半導体基板１２の主表面側には、各ゲート電極２２を主表面側から覆いつつ、Ｐ導電型（Ｐ＋）領域２４ａ及びＮ導電型（ｎ＋）領域２３の一部を露出するように層間絶縁膜２５が形成されている。
一方、ＦＷＤ部１４のＰ導電型（Ｐ）層２０には、アノード領域となるＰ導電型（ｐ＋）領域２４ｂが選択的に形成されている。
そして、半導体基板１２の主表面には、アルミニウム系材料からなる電極２６がＮ導電型（ｎ＋）領域２３、Ｐ導電型（Ｐ＋）領域２４ａ及びＰ導電型（Ｐ＋）領域２４ｂと電気的に接続されるように形成されている。すなわち、電極１２６はエミッタ領域に接続されるエミッタ電極及びアノード領域に接続されるアノード電極として機能するようになっている。
また、Ｎ導電型（ｎ−）層１９の裏面側には、フィールドストップ層となるＮ導電型（ｎ）層２７が形成されている。さらに、Ｎ導電型（ｎ）層２７の裏面側には、ＩＧＢＴ部１３のコレクタ領域となるＰ導電型（Ｐ＋）層２８及びＦＷＤ部１４のカソード領域となるＮ導電型（ｎ＋）領域２９が形成されている。そして、Ｐ導電型（Ｐ＋）層２８及びＮ導電型（ｎ＋）領域２９は、ＩＧＢＴ部１３のコレクタ電極及びＦＷＤ部１４のカソード電極として機能する電極基板に接続されるようになっている。
次に、ＩＧＢＴ部１３の動作を説明する。
エミッタ電極とコレクタ電極との間に所定のコレクタ電圧を印可するとともに、エミッタ電極とゲート電極２２との間に所定のゲート電圧を印可すると、エミッタ領域であるＮ導電型（ｎ＋）領域２３とＮ導電型（ｎ−）層１９との間の部分（チャネル領域）がＮ型に反転してチャネルが形成される。すると、このチャネルを通じて、エミッタ電極からＮ導電型（ｎ−）層１９に電子が注入される。
そして、注入された電子により、コレクタ領域であるＰ導電型（Ｐ＋）層２８とＮ導電型（ｎ−）層１９が順バイアスされ、Ｐ導電型（Ｐ＋）層２８からホールが注入されてＮ導電型（ｎ−）層１９の抵抗が大幅に下がり、ＩＧＢＴの電流容量が増大する。
また、エミッタ電極とゲート電極２２との間に印可されていたゲート電圧を０Ｖにする、又は逆バイアスすると、Ｎ型に反転していたチャネル領域がＰ型に戻り、エミッタ電極からの電子の注入が止まる。これにより、Ｐ導電型（Ｐ＋）層２８からのホールの注入も止まる。その後、Ｎ導電型（ｎ−）層１９に蓄積されていたキャリア（電子とホール）がそれぞれコレクタ電極とエミッタ電極から排出されるか、互いに再結合して消滅する。
次に、ＦＷＤ部１４の動作を説明する。
ＦＷＤ部１４においては、アノード電極である電極２６とＮ導電型（ｎ−）層１９との間にアノード電圧（順バイアス）を印可し、アノード電圧が閾値を超えると、アノード領域であるＰ導電型（ｐ＋）領域２４ｂとＮ導電型（ｎ−）層１９とが順バイアスされ、ＦＷＤが導電する。一方、電極２６とＮ導電型（ｎ−）層１９との間に逆バイアスを印可すると、空乏層がアノード領域よりＮ導電型（ｎ−）層１９側へ伸びることで、逆方向耐圧を保持することができる。
ところで、ＩＧＢＴ部１３及びＦＷＤ部１４においては、通電時に電流が流れることで発生する定常損失やスイッチ動作の際に発生するスイッチング損失が原因となって発熱を生じる。また、通電時には各ワイヤ１７も発熱するため、ワイヤ１７側からの熱と半導体基板１２側の熱とにより、接合部１８において局所的な温度上昇が生じる虞がある。
ここで、本実施形態の半導体装置１１は、ＦＷＤ部１４の直上にのみワイヤボンディング領域１６が配置されている。そして、一般にＦＷＤ部１４はＩＧＢＴ部１３よりも損失が少ないため、通電時の発熱量も小さい傾向にある。したがって、ＦＷＤ部１４の直上に配置されたワイヤボンディング領域１６にワイヤ１７が接合されることにより、ワイヤ１７とＩＧＢＴ部１３の熱はＦＷＤ部１４に拡散され、接合部１８における温度上昇が抑制される。
これに対して、従来の半導体装置１１１においては、ワイヤボンディング領域１１６と対応する位置にはＩＧＢＴ部１１３とＦＷＤ部１１４とが混在しているために、ワイヤ１１７とＩＧＢＴ部１１３の発熱により接合部１１８における温度上昇が顕著となる。
すなわち、本実施形態の半導体装置１１においては、半導体基板１２の温度分布を均一化させるのに適切なサイズ及び間隔で配置したＦＷＤ部１４と対応する位置にワイヤボンディング領域１６を設けたことで、接合部１８における温度上昇を抑制することが可能となる。したがって、繰り返し通電に伴う接合部１８の温度変化の幅を小さくすることにより、熱応力による接合部１８の劣化やワイヤ１７の剥離を抑制することができる。
以上説明した本実施形態によれば、以下のような効果を得ることができる。
（１）複数のＩＧＢＴセルを含むＩＧＢＴ部１３と、複数のＦＷＤセルを含むＦＷＤ部１４とが併設された半導体基板１２の主表面側において、ＦＷＤ部１４と対応する位置にワイヤボンディング領域１６が設けられている。そして、ＩＧＢＴ部１３よりも通電時の発熱量が少ないＦＷＤ部１４に対応して設けられたワイヤボンディング領域１６にワイヤ１７が接合されることにより、接合部１８における局所的な温度上昇を抑制することができる。
そして、ＦＷＤ部１４を、間にＩＧＢＴ部１３を介して分散するように配置することにより、ワイヤ１７とＩＧＢＴ部１３の熱をＦＷＤ部１４に拡散させて、全体の温度分布を調整することができる。これにより、接合部１８における温度上昇を抑制し、通電時における信頼性を確保することができる。
（２）半導体基板１２において、ＦＷＤ部１４を、間にＩＧＢＴ部１３を介して分散するように配置することで、全体の温度分布を調整することができる。これにより、ワイヤ１７の電流容量を確保しつつ、接合部１８の温度上昇を抑制することができる。したがって、接合部１８は従来の半導体装置１１１よりも電力集中に耐えることができるため、ワイヤ１７の本数を削減することで製造効率を向上させ、コストダウンに貢献することができる。
なお、上記実施形態は以下のように変更して実施することもできる。
・ワイヤボンディング領域１６は電極２６の表面側に設けてもよいし、電極２６の表面側に別途ボンディングパットを形成するようにしてもよい。
・フィールドストップ層は省略してもよい。
・ＩＧＢＴセルはトレンチゲート構造に限らず、例えばプレーナ型のセル構造を採用してもよい。
・ＩＧＢＴセル及びＦＷＤセルのＩＧＢＴ部１３及びＦＷＤ部１４における配置数や、ＩＧＢＴ部１３とＦＷＤ部１４のサイズ及び配置、ワイヤ１７の本数や接合部１８の数は任意に設定することができる。
・半導体装置１１は、ｎ−ｐ−ｎ型のＩＧＢＴセルとしてもよいし、ｐとｎの導電型を逆にしたｐ−ｎ−ｐ型のＩＧＢＴセルとしてもよい。
・ワイヤ１７は、より断面積の大きいテープ形状やリボン形状のものを用いてもよい。
１１…半導体装置、１２…半導体基板、１３…ＩＧＢＴ部、１４…ＦＷＤ部、１６…ワイヤボンディング領域。

Claims (1)

  1. 複数のＩＧＢＴセルを含むＩＧＢＴ部と、間に前記ＩＧＢＴ部を介して分散するように配置された、複数のＦＷＤセルを含むＦＷＤ部とが併設された半導体基板を備え、
    前記ＦＷＤセルは、Ｐ導電型領域およびＮ導電型領域を備えており、
    該半導体基板の一面側において、前記ＦＷＤ部と対応する位置にワイヤボンディング領域が設けられたことを特徴とする半導体装置。
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* Cited by examiner, † Cited by third party
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JP6283468B2 (ja) * 2013-03-01 2018-02-21 株式会社豊田中央研究所 逆導通ｉｇｂｔ
JP6211867B2 (ja) * 2013-09-24 2017-10-11 ルネサスエレクトロニクス株式会社 半導体装置
CN110100314B (zh) * 2017-06-09 2022-08-09 富士电机株式会社 半导体装置及半导体装置的制造方法
JP7061983B2 (ja) * 2019-04-26 2022-05-02 三菱電機株式会社 半導体装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3097383B2 (ja) * 1993-04-14 2000-10-10 株式会社日立製作所 パワー半導体装置
JP4421523B2 (ja) * 2005-06-29 2010-02-24 三菱電機株式会社 検測システム及び検測装置及び無線局
JP2007013377A (ja) * 2005-06-29 2007-01-18 Canon Inc 画像処理方法、画像処理装置及びプログラム
US7964911B2 (en) * 2005-07-26 2011-06-21 Panasonic Corporation Semiconductor element and electrical apparatus
JP5011748B2 (ja) * 2006-02-24 2012-08-29 株式会社デンソー 半導体装置
JP5125106B2 (ja) * 2007-01-15 2013-01-23 株式会社デンソー 半導体装置

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