TW201810673A - 在後段製程（ｂｅｏｌ）中整合單晶電晶體 - Google Patents

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Abstract

單晶半導體層係形成在基板上的絕緣層上的導電層上。該導電層係互連層的一部分。該單晶半導體層在絕緣層上橫向地延伸。可以描述和/或要求保護其它實施例。

Description

在後段製程(BEOL)中整合單晶電晶體
本文所述的實施例關於電子裝置製造領域，特別是關於積體電路(IC)製造領域。
降低半導體裝置的尺寸並提高其整合度是目前半導體裝置製造的兩個主要趨勢。作為這些趨勢的結果，形成半導體裝置的元件的密度持續增加。
通常，積體電路包含一或多個階層的金屬線以將IC的電子裝置彼此連接並連接到外部連接。層間介電質係配置在IC的金屬階層之間以供絕緣。
通常，IC製造程序包含前段製程(FEOL)部分和後端製程(BEOL)部分。FEOL部分是指在半導體晶圓中圖案化單個裝置(例如，電晶體、電容器、電阻器)的IC製造的第一階段。BEOL是指各個裝置與晶圓上的佈線互連的IC製造的第二階段。通常，BEOL包含形成接點(例如，焊墊)、互連線(例如，一或多層的金屬 線)、通孔、絕緣層(介電質)以及用於晶片到封裝連接的接合點。
為了提高裝置整合度，藉由使用穿矽通孔(TSV)將晶圓、晶粒或兩者垂直相互連接來建立三維積體電路(3D IC)以實現降低功率消耗的效能改進與較傳統二維製程小的底面積。通常，傳統的3D IC製造技術使整合程序複雜化並且成本高昂。
100‧‧‧視圖
101‧‧‧基板
102‧‧‧互連層
103‧‧‧互連層
104‧‧‧互連層
105‧‧‧導電特徵
107‧‧‧絕緣層
108‧‧‧導電特徵
109‧‧‧導電特徵
111‧‧‧導電特徵
112‧‧‧導電特徵
113‧‧‧導電層
114‧‧‧FEOL電子裝置
116‧‧‧導電特徵
117‧‧‧側壁
118‧‧‧保護層
200‧‧‧視圖
201‧‧‧深度
202‧‧‧高度
203‧‧‧溝槽
204‧‧‧溝槽
205‧‧‧溝槽
206‧‧‧溝槽
300‧‧‧視圖
301‧‧‧單晶半導體層
400‧‧‧視圖
401‧‧‧保護層
402‧‧‧單晶半導體層
500‧‧‧視圖
600‧‧‧視圖
603‧‧‧源極區
604‧‧‧汲極區
605‧‧‧單晶半導體層
608‧‧‧源極區
609‧‧‧汲極區
611‧‧‧部分
612‧‧‧部分
613‧‧‧部分
614‧‧‧部分
615‧‧‧側部
616‧‧‧側部
617‧‧‧側部
618‧‧‧側部
700‧‧‧視圖
701‧‧‧閘極介電層
702‧‧‧閘極電極層
703‧‧‧通道部
704‧‧‧通道部
800‧‧‧視圖
801‧‧‧圖案化的掩模層
802‧‧‧圖案化的特徵
803‧‧‧圖案化的特徵
804‧‧‧空間
805‧‧‧寬度
806‧‧‧寬度
900‧‧‧視圖
901‧‧‧空間
902‧‧‧電晶體裝置
903‧‧‧電晶體裝置
904‧‧‧部分
905‧‧‧部分
906‧‧‧閘極介電質
907‧‧‧閘極介電質
908‧‧‧閘極電極
909‧‧‧閘極電極
1000‧‧‧視圖
1100‧‧‧視圖
1101‧‧‧絕緣層
1200‧‧‧視圖
1201‧‧‧溝槽部
1202‧‧‧通孔部
1203‧‧‧通孔部
1204‧‧‧溝槽部
1300‧‧‧視圖
1301‧‧‧導電層
1302‧‧‧閘極接點
1303‧‧‧閘極接點
1304‧‧‧金屬線
1305‧‧‧金屬線
1400‧‧‧視圖
1500‧‧‧視圖
1501‧‧‧電晶體裝置
1502‧‧‧電晶體裝置
1503‧‧‧單晶半導體部
1504‧‧‧閘極介電質
1505‧‧‧單晶半導體部
1506‧‧‧閘極介電質
1507‧‧‧源極區
1508‧‧‧汲極區
1509‧‧‧源極區
1511‧‧‧導電特徵
1513‧‧‧導電特徵
1515‧‧‧汲極區
1516‧‧‧閘極電極
1517‧‧‧閘極電極
1518‧‧‧閘極接點
1519‧‧‧閘極接點
1520‧‧‧金屬線
1521‧‧‧金屬線
1522‧‧‧互連層
1523‧‧‧絕緣層
1524‧‧‧通道部
1525‧‧‧通道部
1526‧‧‧介面
1527‧‧‧介面
1600‧‧‧視圖
1700‧‧‧視圖
1800‧‧‧中介層
1801‧‧‧積體電路晶粒
1802‧‧‧第一基板
1804‧‧‧第二基板
1806‧‧‧球閘陣列(BGA)
1808‧‧‧金屬互連
1810‧‧‧通孔
1812‧‧‧穿透矽通孔(TSV)
1814‧‧‧嵌入式裝置
1900‧‧‧計算裝置
1902‧‧‧積體電路晶粒
1904‧‧‧處理器
1906‧‧‧晶粒上記憶體
1908‧‧‧通訊晶片
1910‧‧‧揮發性記憶體
1912‧‧‧非揮發性記憶體
1914‧‧‧圖形處理單元
1916‧‧‧數位訊號處理器
1920‧‧‧晶片組
1922‧‧‧天線
1924‧‧‧觸控螢幕顯示器
1926‧‧‧觸控螢幕顯示器控制器
1928‧‧‧電池
1930‧‧‧羅盤
1932‧‧‧運動協同處理器或感測器
1934‧‧‧揚聲器
1936‧‧‧相機
1938‧‧‧用戶輸入裝置
1940‧‧‧大容量儲存裝置
1942‧‧‧加密處理器
1944‧‧‧全球定位系統(GPS)裝置
本發明的實施例可藉由參考用於說明本發明的實施例的以下描述和附圖而最好地理解。在圖式中：圖1顯示說明根據一個實施例的電子裝置結構的一部分的視圖。
圖2是根據一個實施例的在導電層凹陷之後，類似於圖1的視圖。
圖3是根據一個實施例的在保護層沉積在互連層的一部分上，並且在單晶半導體層沉積在導電層上之後，類似於圖2的視圖。
圖4是根據一個實施例的在沉積保護層，並且單晶半導體層沉積在經凹陷的導電層的其餘暴露部分上之後，類似於圖3的視圖。
圖5是根據一個實施例的在保護層被去除且單晶層的部分被去除之後，相似於圖4的視圖。
圖6是根據一個實施例的在單晶半導體層係沉積在經 平坦化的單晶層之後，類似圖5的視圖。
圖7是根據一個實施例的在閘極電極層係沉積在單晶半導體層上的閘極介電層上之後，類似於圖6的視圖。
圖8是根據一個實施例在將圖案化的掩模層沉積在閘極電極層上之後，類似於圖7的視圖。
圖9是根據一個實施例的在絕緣層上的單晶半導體層上的閘極介電層上的閘極電極層的部分被蝕刻以形成空間來分開電晶體裝置之後，類似於圖8的視圖。
圖10是根據一個實施例的在經圖案化掩模層被移除之後，類似於圖9的視圖。
圖11是根據一個實施例的在沉積絕緣層以填充電晶體裝置之間的空間之後，類似於圖10的視圖。
圖12是根據一個實施例的在形成絕緣層中的開口以提供到閘極電極的接點之後，類似於圖11的視圖。
圖13是根據一個實施例的在形成到閘極電極908和909的閘極接點之後，類似於圖12的視圖1300。
圖14是根據一個實施例的在導電層1301平坦化之後，類似於圖13的視圖1400。
圖15是根據另一實施例的顯示電子裝置結構的一部分的類似於圖14的視圖。
圖16是根據一個實施例顯示用以提供單晶電晶體的電子裝置結構的頂視圖。
圖17是根據一個實施例顯示提供單晶電晶體的電子裝置結構的頂視圖。
圖18顯示包括本發明的一或多個實施例的中介層。
圖19顯示根據本發明的一種實施例的計算裝置。
【發明內容】及【實施方式】
描述了在後端(BEOL)製程中提供單片地整合單晶電晶體的方法和裝置。單晶半導體層係形成在基板上的絕緣層中的開口中的導電層上。導電層是互連層的一部分。單晶半導體層在絕緣層上橫向地延伸。
在至少一些實施例中，在BEOL中單片地整合單晶鍺(Ge)互補金屬氧化物半導體(CMOS)的技術與傳統技術相比，用於增加裝置效能、增加裝置密度、降低功率消耗並減少裝置底面積。在至少一些實施例中，在BEOL製程中的單晶鍺(Ge)互補金屬氧化物半導體(CMOS)的單片整合提供了具有比傳統技術更少的缺陷和隨後的更高效能的更好品質的電晶體通道。
在至少一些實施例中，BEOL層中的金屬特徵用於金屬輔助單晶磊晶生長。單一晶體(單晶)半導體從金屬特徵中晶種脫離以形成單晶，接著藉由溝槽生長出金屬，並橫向地延伸絕緣層，以將絕緣層頂部上的單晶通道層沉積。單晶通道層係圖案化以在BEOL中產生與傳統技術相比具有增加的裝置效能的單晶金屬氧化物半導體場效應電晶體(MOSFET)。
在下面的描述中，將使用本領域技術人員通常使用的用語來描述說明性實現的各種態樣，以將其工作 的實質傳達給本領域技術人員。然而，對於本領域技術人員顯而易見的是，本發明可以僅使用所描述的態樣中的一些來實現。為了說明的目的，闡述了具體的數字、材料和配置，以提供對說明性實現的透徹理解。然而，對於本領域技術人員顯而易見的是，本發明可以在沒有具體細節的情況下實踐。在其它情況下，省略或簡化眾所周知的特徵，以免模糊說明性實現。
各種操作將被描述為複數個離散操作，接著，以對於理解本發明最有幫助的方式描述；然而，描述的順序不應被解釋為暗示這些操作必然是取決於順序。特別地，這些操作不需要按照呈現的順序執行。
儘管在附圖中描述和顯示某些範例性實施例，但是應當理解，這樣的實施例僅僅是說明性的而不是限制性的，並且實施例不限於所顯示和描述的具體結構和配置，因為本領域普通技術人員可能修改。
在整個說明書中對“一個實施例”、“另一個實施例”或“實施例”的參考意味著結合實施例描述的特定特徵、結構或特性包含在至少一個實施例中。因此，在整個說明書中的各個地方出現的用語，諸如“一個實施例”和“實施例”不一定都指相同的實施例。此外，特定特徵、結構或特性可以用任何合適的方式組合在一或多個實施例中。
此外，發明態樣在於少於單一揭露的實施例的所有特徵。因此，實施方式之後的申請專利範圍特此明 確地併入本實施方式中，其中每個申請專利範圍獨立地作為單獨的實施例。雖然本文已經描述了範例性實施例，但是本領域技術人員將理解，這些範例性實施例可以利用本文所述的修改和變更來實現。因此，本說明書被視為是說明性的而不是限制性的。
圖1顯示說明根據一個實施例的電子裝置結構的一部分的視圖100。絕緣層107係沉積在基板101上。在實施例中，基板101包含半導體材料，例如矽(Si)。在一個實施例中，基板101是單晶Si基板。在另一個實施例中，基板101是多晶矽基板。在另一個實施例中，基板101是非晶矽基板。在替代實施例中，基板101包含矽、鍺(Ge)、矽鍺(SiGe)、III-V族材料為基之材料，例如砷化鎵(GaAs)或其任何組合。在一個實施例中，基板101包含用於積體電路的金屬化互連層。在至少一些實施例中，基板101包括含有FEOL電子裝置114(例如電晶體、記憶體、電容器、電阻器、光電裝置、開關以及由電絕緣層分隔開的任何其它主動和被動電子裝置)的裝置層，例如，層間介電質、溝槽絕緣層或電子裝置製造領域中的普通技術人員已知的任何其它絕緣層。在另一個實施例中，基板101表示先前的互連層。在至少一些實施例中，基板101包含配置以連接金屬化層的互連(例如，通孔)。在實施例中，基板101是包含塊體下部基板、中間絕緣層和頂部單晶層的絕緣體上半導體(SOI)基板。頂部單晶層可以包含上面列出的任何材 料，例如矽。
在各種實現中，基板101包含有機、陶瓷、玻璃或半導體基板。在一個實現中，半導體基板可以是使用本體矽或絕緣體上矽子結構形成的結晶基板。在其它實現中，半導體基板可以使用可以或可以不與矽組合的替代材料形成，其包含但不限於鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、砷化銦鎵、銻化鎵或者III-V族或IV族材料的其它組合。儘管這裡描述了可以形成基板的材料的幾個範例，但是可以用作被動和主動電子裝置(例如，電晶體、記憶體、電容器、電感器、電阻器、開關、積體電路、放大器、光電裝置或任何其它電子裝置)的基礎的任何材料可以構建在本發明的精神和範圍內。
在一個實施例中，絕緣層107是層間介電(ILD)層。在一個實施例中，絕緣層107是低k介電質，其包含但不限於，諸如(例如)，二氧化矽、氧化矽、碳摻雜氧化物(CDO)，例如，碳摻雜的二氧化矽、氮氧化矽(SiON)、氮氧化矽碳化物(SiOCN)、碳氧化矽(SiOC)、碳化矽(SiC)、多孔二氧化矽、氮化矽或其任何組合之材料。在替代實施例中，絕緣層107包含氮化物、氧化物、聚合物、磷矽酸鹽玻璃、氟矽酸鹽(SiOF)玻璃、有機矽酸鹽玻璃(SiOCH)、藉由電子裝置設計確定的其它電絕緣層或其任何組合。在一個實施例中，絕緣層107的厚度由設計確定。在一個實施例中，絕緣層107沉積到約10奈米(nm)至約2微米(μm)的厚 度。
在一個實施例中，絕緣層107係使用下列沉積技術中之一者來沉積，諸如但不限於化學氣相沉積(CVD)，例如，電漿增強(PECVD)、物理氣相沉積(PVD)、分子束磊晶(MBE)、金屬有機化學氣相沉積(MOCVD)、原子層沉積(ALD)、旋塗或其它微電子裝置製造領域中的普通技術人員已知的沉積技術。
如圖1所示，互連層102係沉積在基板101上。互連層102包含形成在絕緣層107上的複數個導電特徵105。在一個實施例中，互連層102是金屬化層。在一個實施例中，導電特徵105例如是導線、導電通孔和其它導電特徵。互連層103係沉積在互連層102上。互連層103包含形成在絕緣層107上的複數個導電特徵116。在一個實施例中，形成導電特徵116關於在絕緣層107中形成複數個開口以暴露導電特徵105並將導電材料沉積到該等開口中。在至少一些實施例中，絕緣層107中的複數個開口係使用微電子裝置製造領域中的普通技術人員已知的一或多種圖案化和蝕刻技術來形成。
在一個實施例中，導電特徵116是導電通孔。在替代實施例中，導電特徵116例如是導線、導電通孔或其它導電特徵。在一個實施例中，互連層103是將上部金屬化層與下部金屬化層互連的導電通孔層。
包含導電特徵108、109、111和112的互連層104係形成在互連層103上。在一個實施例中，互連層 104是金屬化層。在一個實施例中，導電特徵116是導線。在替代實施例中，導電特徵108、109、111和112例如是導線、導電通孔或其它導電特徵。在一個實施例中，互連層103是將互連層102與互連層104連接的導電通孔層。
在一個實施例中，對應互連層中的導電特徵(間距)之間的距離由設計確定。在一個非限制性範例中，導電特徵之間的間距為約10nm至約80nm。
在一個實施例中，形成導電特徵108、109、111和112關於在絕緣層107中形成複數個開口以暴露導電特徵116並將導電層113沉積到開口中。在一個實施例中，絕緣層107中的開口係使用微電子裝置製造領域中的普通技術人員已知的圖案化和蝕刻技術來形成。
在一個實施例中，襯墊層(未顯示)係沉積在絕緣層108中的開口的底部和側壁117上，並且導電層113係沉積在襯墊層上。通常，襯墊層係用於提供導電層與絕緣層黏附。在一個實施例中，屏障層(未顯示)係沉積在導電層下面的襯墊層上，以防止導電材料從導電層擴散到絕緣層中。
在一個實施例中，導電層113的材料包含銅、鎳、鈷或其任何組合。在一個實施例中，導電特徵105、導電特徵116和導電層113中之各者的材料是金屬，例如銅(Cu)、釕(Ru)、鎳(Ni)、鈷(Co)、鉻(Cr)、鐵(Fe)、錳(Mn)、鈦(Ti)、鋁 (Al)、鉿(Hf)、鉭(Ta)、鎢(W)、釩(V)、鉬(Mo)、鈀(Pd)、金(Au)、銀(Au)、鉑(Pt)、其它金屬或其任何組合。
在替代實施例中，可用於導線和通孔的導電材料的範例是(但不限於)屬，例如銅，鎳、鈷、鉭、鎢、釕、鈦、鉿、鋯、鋁、銀、錫、鉛、金屬合金、金屬碳化物，例如，碳化鉿、碳化鋯、碳化鈦、碳化鉭、碳化鋁、其它導電材料或其任何組合。
在一個實施例中，襯墊層包含鋁、鈦、氮化鈦、鉭、氮化鉭、鎢、鈷、釕等金屬或其任何組合。在一個實施例中，沉積在襯墊層上的屏障層是上述關於襯墊層描述的導電材料之一。在一個實施例中，屏障層和襯墊層的材料是不同的。在另一個實施例中，屏障層和襯墊層的材料相似。
在一個實施例中，每個導電特徵的尺寸由設計來確定。在一個非限制性範例中，每個導電特徵的寬度在約5nm至約40nm的近似範圍內。在一個非限制性範例中，每個導電特徵的高度在約10nm至約500nm的近似範圍內。在一個實施例中，沉積在導電層113下方的襯墊層的厚度在約0.5nm至約5nm的近似範圍內。
在替代實施例中，導電特徵105、導電特徵116和導電層113中之各者可以使用任何沉積技術來沉積，諸如但不限於CVD、PVD、MBE、MOCVD、ALD、無電鍍、電鍍或其它微電子裝置製造領域技術人員已知的 沉積技術。
在替代實施例中，屏障層和襯墊層中之各者可使用任何沉積技術來沉積，諸如但不限於CVD、PVD、MBE、MOCVD、ALD、無電鍍、電鍍或其它微電子裝置製造領域技術人員已知的沉積技術。
在一個實施例中，導電層113、屏障層和導電層113下方的襯墊層係使用微電子裝置製造領域普通技術人員已知的化學-機械研磨(CMP)技術之一者從絕緣層107的頂部去除。
圖2是根據一個實施例，在特徵108、109、111和112的導電層113凹陷之後，類似於圖1的視圖200。如圖2所示，導電層113凹陷到深度201以暴露絕緣層107的側壁117的一部分。在一個實施例中，導電層113下方的屏障層和襯墊層凹陷到深度201。在一個實施例中，深度201係由設計來確定。在一個實施例中，深度201對應於導電特徵108的初始高度202的約20%至約30%。
如圖2所示，經凹陷的導電層113的頂部比絕緣層107的頂部低，從而形成諸如溝槽203、204、205和206的溝槽。溝槽203包含為絕緣層107的暴露部分的相對側壁和為經凹陷的導電層113的頂部的底部。
在一個實施例中，使用蝕刻技術之一，諸如微電子裝置製造領域的普通技術人員已知的乾蝕刻、濕蝕刻或兩者蝕刻技術來使導電層113凹陷。在一個實施例 中，使用蝕刻技術之一，諸如微電子裝置製造領域的普通技術人員已知的乾蝕刻、濕蝕刻或兩者蝕刻技術來使導電層113下面的襯墊層和屏障層凹陷。
圖3是根據一個實施例，在保護層118沉積在互連層104的一部分上，並且在單晶半導體層301沉積在導電層113上之後，類似於圖2的視圖300。當單晶半導體層沉積在導電層113的暴露部分上，保護層118係沉積到導電層113的保護部分以避免被處理。在一個實施例中，保護層118包含硬掩模層。在一個實施例中，保護層118包含氮化物層，例如氮化矽、氧化矽氮化物、氧化矽、非晶矽、多晶矽、碳層，例如非晶碳、碳化矽、鍺、其它硬掩模層，或其任何組合。保護層118可使用沉積技術之一，諸如但不限於CVD、PVD、MBE、MOCVD、ALD、旋塗或微電子裝置製造領域的普通技術人員已知的其它沉積技術來沉積。
單晶半導體層301係形成在經凹陷的導電層113上。如圖3所示，單晶半導體層301垂直生長在溝槽203內的凹陷導電層113上。在一個實施例中，單晶半導體層301係選擇性地磊晶生長在溝槽內凹陷的導電層113上，並且不生長在絕緣層107上。在一個實施例中，單晶半導體層301包含生長在包含在導電層113上的單晶半導體奈米線的成核層上的單晶半導體層。在一個實施例中，絕緣層107是氧化物層(例如，氧化矽或其它氧化層)，並且成核層僅選擇性地生長在代表溝槽203的底部的導電 層113的暴露部分上。成核層不生長在溝槽203的絕緣氧化物側壁上。
在一個實施例中，沉積單晶半導體層301關於生長半導體層301和導電層113的材料的單晶合金(例如，鎳鍺、銅鍺、鈷鍺或其它半導體導電材料合金)，其作為導電層113上的種子層，且接著在單晶合金上生長單晶半導體層。在一個實施例中，單晶半導體層301係生長到對應於溝槽203的深度201的厚度。
在一個實施例中，單晶半導體層301包含IV族半導體材料。通常，IV族材料是指包含元素週期表的第IV族中的一或多種元素的半導體材料，例如碳(C)、矽(Si)、鍺(Ge)、錫(Sn)、鉛(Pb)或其任何組合。在一個實施例中，單晶半導體層301包含鍺層、矽鍺(SiGe)層、矽層或其任何組合。在一個實施例中，單晶半導體層301包含Si、Ge、SiGe、碳、其它IV族半導體材料或其任何組合。在一個實施例中，單晶半導體層301是Ge層。在另一個實施例中，單晶半導體層301是Si層。在又一個實施例中，單晶半導體層301是SiGe層。在一個實施例中，單晶半導體層301是n型半導體。在另一個實施例中，單晶半導體層301是p型半導體。在另一個實施例中，單晶半導體層301是本徵半導體。
在一個實施例中，單晶半導體層301是具有n型摻雜物，例如，氮(N)、磷(P)、砷(As)、銻(Sb)、鉍(Bi)、其它n型摻雜物，或其任何組合 的IV族半導體。在另一個實施例中，單晶半導體層301是具有p型摻雜物，例如，硼(B)、鋁(Al)、鎵(Ga)、銦(In)、鉈(Tl)、其它p型摻雜物，或其任何組合的IV族半導體。在一個實施例中，單晶半導體層301是n型Ge層。在另一個實施例中，單晶半導體層301是p型Ge層。在又一實施例中，單晶半導體層301是本徵Ge層。在替代實施例中，單晶半導體層301是III-V族半導體，例如InP、GaAs、GaP、InGaAs、InAlAs、InAsSb、其它單晶半導體，或其任何組合。
在一個實施例中，單晶半導體層301中的摻雜物濃度為至少約10^19原子/立方公分。在一個實施例中，單晶半導體層301中的摻雜物濃度約在約10^19原子/立方公分至約10^21原子/立方公分的範圍。在一個實施例中，單晶半導體層301被摻雜以提供電晶體的源極/汲極區。
在一個實施例中，單晶半導體層301係在低於400℃的溫度使用選擇性化學氣相沉積(CVD)製程來沉積在導電層113上。在一個實施例中，結晶奈米線係生長在溝槽203內的導電層113的凹部上。
在一個實施例中，單晶層301係在低於400℃的溫度來沉積。在更具體的實施例中，沉積鍺單晶層301包含在低於400℃的溫度以選擇性CVD製程使用含前驅物氣體的鍺。
在可替換的實施例中，單晶層301係使用下 列沉積技術之一，諸如但不限於CVD、PVD、MBE、MOCVD、ALD或微電子裝置製造領域中的普通技術人員已知的其它沉積技術來沉積。
圖4是根據一個實施例，在保護層401沉積在單晶層301上、保護層118被去除，並且單晶半導體層402沉積在經凹陷的導電層113的其餘暴露部分上之後，類似於圖3的視圖400。在一個實施例中，當單晶半導體層402係沉積在導電層113的其餘暴露部分上時，保護層401係沉積到單晶層301的保護部分以避免被處理。在一個實施例中，保護層401是上面關於保護層118描述的保護層之一者。在一個實施例中，保護層118係使用微電子裝置製造領域中的普通技術人員已知的保護層去除技術之一者來去除。
單晶半導體層402係形成在經凹陷的導電層113上。如圖4所示，單晶半導體層402係垂直地生長在溝槽內的經凹陷的導電層113上。在一個實施例中，單晶半導體層402係選擇性地磊晶生長在溝槽內的經凹陷的導電層113上，並且不生長在絕緣層107上。在一個實施例中，單晶半導體層402包含被成核掉導電層113的單晶奈米線。在一個實施例中，半導體層402和導電層113的材料的單晶合金在經凹陷的導電層113上生長，且單晶半導體層402係生長在單晶合金上。在一個實施例中，如上面關於圖3所述，單晶半導體層402係與溝槽的深度一樣厚。
在一個實施例中，單晶半導體層402包含IV族半導體材料。在一個實施例中，單晶半導體層402包含鍺層、矽鍺(SiGe)層、矽層或其任何組合。在一個實施例中，單晶半導體層402包含Si、Ge、SiGe、碳、其它IV族半導體材料或其任何組合。在一個實施例中，單晶半導體層402是Ge層。在另一個實施例中，單晶半導體層402是Si層。在另一個實施例中，單晶半導體層402是SiGe層。在一個實施例中，單晶半導體層402是n型半導體。在另一個實施例中，單晶半導體層402是p型半導體。在另一個實施例中，單晶半導體層402是本徵半導體。
在一個實施例中，單晶半導體層402是具有n型摻雜物，例如，氮(N)、磷(P)、砷(As)、銻(Sb)、鉍(Bi)、其它n型摻雜物，或其任何組合的IV族半導體。在另一個實施例中，單晶半導體層402是具有p型摻雜物，例如，硼(B)、鋁(Al)、鎵(Ga)、銦(In)、鉈(Tl)、其它p型摻雜物，或其任何組合的IV族半導體。在一個實施例中，單晶半導體層402是n型Ge層。在另一個實施例中，單晶半導體層402是p型Ge層。在又一實施例中，單晶半導體層402是本徵Ge層。在替代實施例中，單晶半導體層402是III-V族半導體，例如，InP、GaAs、GaP、InGaAs、InAlAs、InAsSb、其它單晶半導體，或其任何組合。
在一個實施例中，單晶半導體層402中的摻 雜物濃度為至少約10^19原子/立方公分。在一個實施例中，單晶半導體層402中的摻雜物濃度約在約10^19原子/立方公分至約10^21原子/立方公分的範圍。在一個實施例中，單晶半導體層402被摻雜以提供電晶體的源極/汲極區。在一個實施例中，單晶半導體層301是n型半導體，而單晶半導體層402是p型半導體。在另一個實施例中，單晶半導體層301是p型半導體，而單晶半導體層402是n型半導體。
在一個實施例中，單晶半導體層402係在低於400℃的溫度使用選擇性化學氣相沉積(CVD)製程來沉積在導電層113上。在一個實施例中，結晶奈米線係生長在諸如溝槽203的溝槽內的導電層113的凹部上。
在一個實施例中，單晶層402係在低於400℃的溫度來沉積。在更具體的實施例中，沉積鍺單晶層402包含在低於400℃的溫度以選擇性CVD製程使用含前驅物氣體的鍺。在可替換的實施例中，單晶層402係使用下列沉積技術之一，諸如但不限於CVD、PVD、MBE、MOCVD、ALD或微電子裝置製造領域中的普通技術人員已知的其它沉積技術來沉積。
圖5是根據一個實施例，在保護層401被去除，並且單晶層301和402的部分被去除之後，相似於圖4的視圖500。在一個實施例中，延伸在絕緣層的頂部之上的保護層401的部分與單晶層301和402的部分係使用微電子裝置製造中的普通技術人員已知的CMP技術中之 一者被去除。在一個實施例中，單晶層301和402被研磨以供平坦化至由設計確定的預定厚度。在一個實施例中，經平坦化的單晶層301和402的厚度在約5nm至約50nm的大致範圍內。
圖6是根據一個實施例，在單晶半導體層605係沉積在經平坦化的單晶層301和402之後，類似圖5的視圖600。如圖6所示，單晶半導體層605包含沿著Y軸垂直地生長在單晶層301和402的經平坦化上的部分611、612、613和614。單晶半導體層605包含沿著X軸分別從部分611、612、613和614在絕緣層107上橫向地延伸的側部615、616、617和618。如圖5所示，在絕緣層107上，側部615與側部616無縫地合併，且側部617與側部618無縫地合併，從而形成單一的晶體層605。在一個實施例中，垂直部分611、612、613和614係使用具有一組磊晶生長條件(例如，氣體化學物質、溫度、壓力，或其任何組合)的選擇性CVD製程來生長。
在一個非限制性範例中，單晶半導體層的垂直部分係在約1-2微米汞柱至約一個大氣壓力的近似範圍之壓力和在約150℃至約450℃的近似範圍之溫度使用包含鍺源、磷和/或砷以供n型摻雜，與硼和/或鎵以供p型摻雜的選擇性CVD法來生長。該組選擇性CVD製程的磊晶生長條件(例如，氣體化學物質、溫度、壓力，或其任何組合)被改變以生長側部615、616、617和618。在一個非限制性範例中，單晶半導體層的側部係在約少許微米 汞柱至約一個大氣壓力的近似範圍之壓力和在約150℃至約450℃的近似範圍之溫度使用具有鍺源而沒有任何摻雜物的選擇性CVD法來生長。在一個實施例中，用來生長側部的溫度高於用來生長垂直部分的溫度。在一個實施例中，用來生長側部的壓力與用來生長垂直部分的壓力不同。在一個實施例中，用來生長側部的壓力高於用來生長該垂直部分的壓力。在另一個實施例中，用來生長側部的壓力小於用來生長垂直部分的壓力。在一個實施例中，生長條件係最佳化以供最佳品質的單晶半導體層。
在一個實施例中，單晶半導體層605包含IV族半導體材料。在一個實施例中，單晶半導體層605包含鍺層、矽鍺(SiGe)層、矽層、或其任何組合。在一個實施例中，單晶半導體層605包含矽、鍺、矽鍺、碳、其它IV族半導體材料，或其任何組合。在一個實施例中，單晶半導體層605是Ge層。在另一個實施例中，單晶半導體層605是Si層。在又一實施例中，單晶半導體層605是SiGe層。在一個實施例中，單晶半導體層605是本徵半導體。在另一個實現中，單晶半導體層605是p型半導體，或n型半導體。
在一個實施例中，單晶半導體層605是具有n型摻雜物，例如，氮(N)、磷(P)、砷(As)、銻(Sb)、鉍(Bi)、其它n型摻雜物，或其任何組合的IV族半導體。在另一個實施例中，單晶半導體層605是具有p型摻雜物，例如，硼(B)、鋁(Al)、鎵 (Ga)、銦(In)、鉈(Tl)、其它p型摻雜物，或其任何組合的IV族半導體。在又另一實施例中，單晶半導體605是本徵半導體。在一個實施例中，單晶半導體層605是n型Ge層。在另一個實施例中，單晶半導體層605是p型Ge層。在又一實施例中，單晶半導體層605是本徵Ge層。在替代實施例中，單晶半導體層605是III-V族半導體，例如，InP、GaAs、GaP、InGaAs、InAlAs、InAsSb、其它單晶半導體，或其任何組合。
在一個實施例中，單晶半導體層605中的摻雜物濃度實質上比單晶半導體層301和402中的摻雜物濃度少。在至少一些實施例中，單晶半導體層605中的摻雜物濃度不大於約5x10^17原子/立方公分。在一個實施例中，單晶半導體層605是未摻雜的(本徵)半導體，以提供電晶體的通道區。在一個實施例中，單晶半導體層605的厚度在約5nm至約50nm的大致範圍內。
在一個實施例中，單晶半導體層605係使用選擇性CVD製程來沉積。在至少一些實施例中，單晶半導體層605係使用下列沉積技術之一，諸如但不限於CVD、PVD、MBE、MOCVD、ALD或微電子裝置製造領域中的普通技術人員已知的其它沉積技術來沉積。。在一個實施例中，單晶半導體層605的厚度係使用微電子裝置製造領域中的普通技術人員已知的CMP技術之一來調整。
圖7是根據一個實施例的在閘極電極層702 係沉積在單晶半導體層605上的閘極介電層701上之後，類似於圖6的視圖700。圖16是根據一個實施例顯示用以提供單晶電晶體的電子裝置結構的頂視圖1600。圖7是沿圖16的A-A’軸的橫截面圖。如圖7和16所示，閘極介電層701係沉積在單晶半導體層605上。閘極電極層702係沉積在閘極介電層701上。在一個實施例中，閘極介電層701是具有比二氧化矽的介電常數更高的介電常數的高k介電材料。在一個實施例中，閘極介電層701包含高k介電材料，諸如金屬氧化物介電質。例如，閘極介電層701可以是但不限於氧化鉭矽(TaSiOx)；五氧化二磷(Ta2O5)，和二氧化鈦(TiO2)；二氧化鋯(ZrO2)、二氧化鉿(HfO2)、四氧化二鑭(La2O4)、鋯鈦酸鉛(PZT)、其它高k介電質材料，或其組合。在實施例中，閘極介電層701是二氧化矽(SiO2)、氮氧化矽(SiOxNy)或氮化矽(Si3N4)介電層。在實施例中，閘極介電層701的厚度在約1nm至約20nm，並且更具體地，在約5nm至約10nm的大致範圍內。
閘極電極層702可以由任何合適的閘極電極材料形成。在實施例中，閘極電極702是金屬閘極電極，諸如但不限於鎢、鉭、鈦，以及其氮化物。應當理解的是，閘極電極702不必一定是單一材料，並且可以是薄膜的複合堆疊，諸如但不限於多晶矽/金屬電極或金屬/多晶矽電極。
在至少一些實施例中，閘極介電層701係使 用閘極介電層沉積技術之一，諸如但不限於化學氣相沉積(CVD)、物理氣相沉積(PVD)、分子束磊晶(MBE)、金屬有機化學氣相沉積(MOCVD)、原子層沉積(ALD)、旋塗，或微電子裝置製造領域中的普通技術人員已知的其它沉積技術來沉積。在至少一些實施例中，閘極電極層702係使用微電子裝置製造領域中的普通技術人員已知的閘極電極沉積技術之一來沉積。
如圖7和16所示，經平坦化的單晶層301的部分表示用於電晶體的源極區603和汲極區604。經平坦化的單晶層402的部分表示用於電晶體的源極區608和汲極區609。在一個實施例中，源極和汲極區603和604具有相同的導電類型，如n型或p型導電性。在一個實施例中，源極和汲極區608和609具有相同的導電類型(n型或p型導電性)，其係與源極和汲極區603和604具有的導電類型不同。在一個非限制性的範例中，為了形成CMOS電晶體結構，源極和汲極區603和604是p型半導體區，而源極和汲極區608和609是n型半導體區，或反之亦然。在一個實施例中，導電層113的凹部表示到各自的源極和汲極區603、604、608和609的源極和汲極接點601、602、606和607。在一個實施例中，源極和汲極區具有1x10^19和1x10^21原子/立方公分之間的摻雜濃度。源極和汲極區可以用均勻的濃度來形成，或者可以包含不同濃度或摻雜分佈的子區域如尖端區(例如，源極和汲極延伸部)。在實施例中，源極和汲極區具有相同的摻 雜濃度和分佈。在實施例中，源極和汲極區的摻雜濃度和分佈可以改變以獲得特定的電特性。
位於源極區603和汲極區604之間的單晶半導體層605的部分703界定了電晶體的通道區。通道區也可以被界定為在閘極電極下方的單晶半導體層605的區域。然而有時，源極和汲極區可以藉由，例如，擴散略微在閘極電極下方延伸以界定比閘極電極長度(Lg)略小的通道區。在實施例中，通道區是本徵的或未摻雜的。在實施例中，通道區被摻雜，例如以電導率程度在1×10^16至1×10^19原子/立方公分之間的近似範圍內。在實施例中，當通道區被摻雜，源極和汲極區通常摻雜成相反的導電類型。例如，當源極和汲極區是n型導電性，則通道區將被摻雜成p型導電性。類似地，當源極和汲極區是P型導電性，則通道區將是n型導電性。以這種方式，電晶體可以分別形成為NMOS電晶體或者是PMOS電晶體。通道區可以被均勻地摻雜，或者可以非均勻地或以不同濃度來摻雜以提供特定的電和效能特性。例如，如果需要的話，通道區可以包含光環區。
圖8是根據一個實施例在將圖案化的掩模層801沉積在閘極電極層702上之後，類似於圖7的視圖800。如圖8所示，經圖案化的硬掩模層801包含圖案化的特徵802和圖案化的特徵803，其藉由空間804分開以暴露閘極電極層702的一部分。如圖8所示，經圖案化的特徵802具有寬度805，而經圖案化的特徵803具有寬度 806。如在下面關於圖10進一步詳細地描述，在一個實施例中，經圖案化的的特徵的寬度限定了源極/汲極區上方的電晶體的單晶通道部的位置。
在一個實施例中，硬掩模層801係蝕刻穿過在其上沉積的圖案化光阻層以形成空間804來分開電晶體裝置。在至少一些實施例中，光阻層使用的電子裝置製造領域中的普通技術人員已知的光阻沉積和圖案化技術中的一種來圖案化。
在一個實施例中，硬掩模層801是碳硬掩模層。在可替換的實施例中，硬掩模層801是氮化物層，例如，氮化矽、氮氧化矽、氧化矽、非晶矽、多晶矽、碳層，例如，非晶碳、碳化矽、鍺、TiN，其它硬掩模層，或其任何組合。硬掩模層801可以使用電子裝置製造領域中的普通技術人員已知的硬掩模層沉積和圖案化技術中的一種來沉積和圖案化。
圖9是根據一個實施例的在絕緣層107上的單晶半導體層605上的閘極介電層701上的閘極電極層702的部分被蝕刻以形成空間901來分開電晶體裝置902與電晶體裝置903之後，類似於圖8的視圖900。在一個實施例中，在絕緣層107上的單晶半導體層605上的閘極介電層701上的閘極電極層702的部分使用微電子裝置製造領域中的普通技術人員已知的一或多個乾蝕刻、濕蝕刻或其技術的組合被蝕刻穿過經圖案化掩模層801中的開口804。閘極電極層702被蝕刻以形成閘極電極908和閘極 電極909、閘極介電層701被蝕刻以形成閘極介電質906和閘極介電質907，以及單晶半導體層605被蝕刻以形成部分904和部分905，以形成電晶體裝置902和903。
圖10是根據一個實施例的在經圖案化掩模層被移除之後，類似於圖9的視圖1000。圖17是根據一個實施例顯示提供單晶電晶體的電子裝置結構的頂視圖1700。圖10是沿圖17的軸線B-B’的橫截面圖。在至少一些實施例中，經圖案化的硬掩模層是使用化學-機械研磨(CMP)技術，或微電子裝置製造領域中的普通技術人員已知的其它圖案化掩模層去除技術中之一者來去除。
如圖10和17所示，電子裝置結構包含由空間901分開的電晶體裝置902和電晶體裝置903。在至少一些實施例中，包含電晶體裝置902和903的電子裝置結構是BEOL結構的一部分。在一個實施例中，電晶體裝置902是NMOS裝置，而電晶體裝置903是PMOS裝置。在另一個實施例中，電晶體裝置902是PMOS裝置，而電晶體裝置903是NMOS裝置。電晶體裝置902包含單晶半導體部904上的閘極介電質906上的閘極電極908。單晶半導體部904的一端係沉積在源極區603上，而單晶半導體部904的相對端係沉積在汲極區604上。如圖10所示，部分904包含源極和汲極區603和604之間的通道部703。
如圖10和圖17所示，電晶體裝置903包含單晶半導體部905上的閘極介電質907上的閘極電極 909。單晶半導體部905的一端係沉積在源極區608上，而單晶半導體部905的相對端係沉積在汲極區609上。如圖10所示，部分905包含源極和汲極區608和609之間的通道部704。
在一個實施例中，每個源極/汲極區的通道部的位置取決於設計。在一個實施例中，通道部是在各源極/汲極區的整個寬度上且沿著該寬度，以增加與通道區的源極/汲極接觸面積並降低接觸電阻。如圖10所示，每個源極/汲極區603和604的整個寬度係在單晶半導體部904之下。
在另一個實施例中，通道部係在每個源極/汲極區的寬度的一部分之上以降低閘極電極沉積在與源極/汲極區重疊的通道部上時可能產生的不想要的電容。如圖10所示，只有每個源極/汲極區608和609的寬度的一部分係在單晶半導體部904的下方。在一個實施例中，通道區703的源極/汲極接觸面積比通道區704的源極/汲極接觸面積更大。
在一個實施例中，單晶半導體部904和905之各者包含鰭。在一個實施例中，單晶半導體部904和905之各者包含奈米線。在一個實施例中，電晶體901和902之各者是非平面電晶體(例如，三閘極、環繞式閘極(GAA)、鰭式場效電晶體(FinFET)、奈米線、或任何其它非平面電晶體)。如圖10所示，源極和汲極區603、604、608和609透過各自的源極和汲極接點601、 602、606和607與導電特徵116連接到互連層102的導電特徵。
圖11是根據一個實施例的在沉積絕緣層1101以填充電晶體裝置902和903之間的空間901之後，類似於圖10的視圖1100。在至少一些實施例中，絕緣層1101代表如上文關於絕緣層107所述的絕緣層中之一者。如圖11所示，絕緣層1101係沉積在電晶體裝置902和903之上與其間。在一個實施例中，絕緣層1101係使用微電子裝置製造領域中的普通技術人員已知的CMP技術中的一種來研磨以平坦化。
圖12是根據一個實施例的在形成絕緣層1101中的開口以提供到閘極電極的接點之後，類似於圖11的視圖1200。如圖12所示，絕緣層1101被蝕刻以形成開口，以暴露閘極電極908和909的頂部。如圖12所示，用以暴露閘極電極908的一部分的開口包含溝槽部1204和通孔部1203。如圖12所示，用以暴露閘極電極909的一部分的開口包含溝槽部1201和通孔部1202。在一個實施例中，在絕緣層1101中的開口係使用微電子裝置製造領域中的普通技術人員已知的圖案化和蝕刻技術來形成。
圖13是根據一個實施例的在形成到閘極電極908和909的閘極接點之後，類似於圖12的視圖1300。如圖13所示，導電層1301係沉積到絕緣層1101中的開口中，且沉積到閘極電極908和909的暴露部分上。導電層1301係沉積到通孔部1203中以形成閘極接點1302。 導電層1301係沉積到通孔部1202中以形成閘極接點1303。在一個實施例中，導電層1301係沉積到溝槽部1201和1204中以形成電晶體裝置902和903上方的互連層的金屬線。
在一個實施例中，襯墊層(未顯示)係沉積到絕緣層1101中的開口的底部和側壁上，而導電層1301係沉積在襯墊層上。在一個實施例中，屏障層(未顯示)係沉積在導電層下面的襯墊層上，以防止導電材料從導電層到絕緣層的擴散。在一個實施例中，導電層1301代表上述導電層中之一者。
圖14是根據一個實施例的在導電層1301平坦化之後，類似於圖13的視圖1400。在一個實施例中，導電層1301係使用微電子裝置製造領域中的普通技術人員已知的CMP技術中的一種來平坦化。如圖14所示，互連層1305係在電晶體902和903上方形成。互連層1305包含由導電層1301形成的金屬線1305和金屬線1304。閘極接點1302將閘極908連接到金屬線1305。閘極接點1303將閘極909連接到金屬線1304。
圖15是根據另一實施例的顯示電子裝置結構的一部分的類似於圖14的視圖1500。如上所述，電子裝置結構包含形成在由空間分隔的絕緣層1523上的電晶體裝置1501和電晶體裝置1502。如上所述，在至少一些實施例中，電晶體裝置902和903係BEOL結構的一部分。電晶體裝置1501包含在單晶半導體部1503上的閘極介電 質1504上的閘極電極1516。電晶體裝置1502包含在單晶半導體部1505上的閘極介電質1506上的閘極電極1517。互連層1522係形成在電晶體1501和1502上方。互連層1522包含金屬線1520和金屬線1521。閘極接點1518將閘極電極1516連接到金屬線1520。閘極接點1519將閘極電極1517連接到金屬線1521。
如圖15所示，單晶半導體部1503包含源極區1507、通道部1524和汲極區1508。通道部1524係在源極區1507和汲極區1508之間。單晶半導體部1505包含源極區1509、通道部1524和汲極區1515。通道部1524係在源極區1509和汲極區1515之間。
如圖15所示，源極區1507係沉積在導電特徵1511上，而汲極區1508係沉積在導電特徵1508上以經由各自的導電特徵116連接到互連層102的導電特徵105。源極區1509係沉積在導電特徵1513上，而汲極區1515係沉積在導電特徵1515上以經由各自的導電特徵116連接到互連層102的導電特徵105。在一個實施例中，如上所述，導電特徵1507、1508、1509和1515作為各自的汲極/源極接點。
圖15與圖14的差異在於源極/汲極區1507、1508、1509和1515係沉積在溝槽中尚未被凹陷的導電特徵上。如圖15所示，導電特徵1511與源極區1507的介面1526係在與具有通道部1524的絕緣層1523的介面1527相同的層級。在一個實施例中，源極和汲極區1507 和1508表示單晶半導體層301的部分。在一個實施例中，源極和汲極區1509和1515代表單晶半導體層402的部分。在一個實施例中，通道部1524和1525代表單晶半導體層605的部分。
在至少一些實施例中，絕緣層1523表示上述絕緣層中之一者。在至少一些實施例中，閘極電極1516和1517中之各者表示上述閘極電極中之一者。在至少一些實施例中，閘極介電質1504和1505中之各者表示上述閘極介電質中之一者。在至少一些實施例中，金屬線1520和1521中之各者表示上述金屬線中之一者。在至少一些實施例中，閘極接點1518和1519中之各者表示上述閘極接點中之一者。
圖18顯示包括本發明的一或多個實施例的中介層1800。中介層1800是用於將第一基板1802橋接到第二基板1804的居間基板。第一基板1802可以是，例如，積體電路晶粒。第二基板1804可以是，例如，記憶體模組、電腦主機板，或其它積體電路晶粒。通常，中介層1800的目的是將連結散佈到更寬的間距或將連結重新路由到不同的連結。例如，中介層1800可以將積體電路晶粒耦接到可以隨後被耦接到第二基板1804的球閘陣列(BGA)1806。在一些實施例中，第一和第二基板1802/1804被附接到中介層1800的相對側。在其它實施例中，第一和第二基板1802/1804被附接到中介層1800的相同側。在進一步的實施例中，三個或更多的基板係藉由 中介層1800的方式被互連。
中介層1800可以由環氧樹脂、玻璃纖維增強環氧樹脂、陶瓷材料或聚合物材料，如聚酰亞胺形成。在進一步的實現中，中介層可以由替代的可以包括上述在半導體基板中使用的相同材料，如矽、鍺以及其它III-V族和IV族的材料的剛性或柔性材料來形成。
中介層可以包括金屬互連1808、通孔1810和穿矽通孔(TSV)1812。中介層1800可以進一步包括嵌入式裝置1814，其包括被動和主動裝置。這樣的裝置包括但不限於電容器、解耦電容器、電阻器、電感器、熔斷器、二極體、變壓器、感測器和靜電放電(ESD)裝置。更複雜的裝置，如射頻(RF)裝置、功率放大器、功率管理裝置、天線、陣列、感測器和MEMS裝置，並且包含如上所述的整合在BEOL結構中的單晶電晶體的電晶體也可以在中介層1800上形成。根據本發明的實施例，本文揭露的設備或程序可以用於製造中介層1800。
圖19顯示根據本發明的一種實施例的計算裝置1900。計算裝置1900可以包括多個部件。在一個實施例中，這些部件被附接到一或多個主機板。在替代的實施例中，這些部件被製造到單一系統單晶片(SOC)晶粒上，而不是主機板上。在計算裝置1900中的部件包括但不限於積體電路晶粒1801以及至少一個通訊晶片1908。在一些實現中，通訊晶片1908被製造成積體電路晶粒1801的一部分。積體電路晶粒1801可包括諸如中央處理 單元(CPU)的處理器1904以及經常被用作快取記憶體的晶粒上記憶體1906，其可以藉由如嵌入式DRAM(eDRAM)或自旋轉移力矩記憶體(STTM或STTM-RAM)的技術來提供。
計算裝置1900可包括可能會或可能不會實體地和電性地耦接到主機板或在SoC晶粒內製造的其它部件。這些其它部件包括但不限於揮發性記憶體1910(例如，DRAM)、非揮發性記憶體1912(例如，ROM或快閃記憶體)、圖形處理單元1914(GPU)、數位訊號處理器1916(DSP)、加密處理器1942(在硬體中執行加密演算法的專用處理器)、晶片組1920、天線1922、顯示器或觸控螢幕顯示器1924、觸控螢幕顯示器控制器1926、電池1928或其它電源、全球定位系統(GPS)裝置1944、功率放大器(PA)、羅盤、運動協同處理器或感測器1932(其可包括加速度計、陀螺儀和羅盤)、揚聲器1934、相機1936、使用者輸入裝置1938(如鍵盤、滑鼠、手寫筆和觸控板)和大容量儲存裝置1940(如硬碟、光碟(CD)、數位多功能光碟(DVD)等)。
通訊晶片1908致使進行資料的傳輸往來計算裝置1900的無線通訊。用語“無線”及其衍生詞可以用於描述電路、裝置、系統、方法、技術、通訊通道等，其可以經由非固態媒體藉由使用調變的電磁輻射進行資料通訊。該用語不暗示關聯的裝置不包含任何導線，儘管在一些情況中可能不包含。通訊晶片1908可實現任何數目的 無線標準或協定，其包括但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生物以及那些被指定為3G、4G、5G和之後的任何其它無線協定。計算裝置1900可以包括複數個通訊晶片1908。例如，第一通訊晶片1908可專用於短範圍無線通訊，如Wi-Fi和藍芽，以及第二通訊晶片1908可專用於長範圍無線通訊，如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO和其它。
用語“處理器”可以指處理來自暫存器和/或記憶體的電子資料，以轉換該電子資料成可儲存在暫存器和/或記憶體中的其它電子資料的任何裝置或裝置的一部分。一或多個部件(例如，積體電路晶粒1801、通訊晶片1908、GPU 1914、密碼處理器1942、DSP 1916、晶片組1920)，和其它元件可以包含根據本發明的實施例整合在BEOL結構中的單晶電晶體。在進一步的實施例中，容納在計算裝置1900內的另一部件可以包含根據本發明的實施例形成的一或多個單晶電晶體。
在各種實施例中，計算裝置1900可以是膝上電腦、小筆電、筆記型電腦、超輕薄筆電、智慧手機、平板電腦、個人數位助理(PDA)、極致行動PC、行動電話、桌上電腦、伺服器、列表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器或者數 位錄影機。在另外的實現中，計算裝置1900可以是處理資料的任何其它電子裝置。
上述的說明實現，包括在摘要中所描述的，並非意在窮舉或限制發明為所揭露的精確形式。雖然本文在此描述發明的具體實現和範例用於說明性目的，那些相關領域中的技術人員將理解各種等同修改是可能在本發明的範圍之內的。
可以根據上述詳細說明來完成這些修飾。在下面的申請專利範圍中使用的用語不應當被解釋為限制本發明在說明書和申請專利範圍中揭露的具體實現。相對的，根據申請專利範圍詮釋的既定原則解釋，發明的範圍完全由下面的申請專利範圍來確定。
下面的範例關於進一步的實施例：在範例1中，電子裝置包含在基板上的絕緣層上的導電層上的單晶半導體層；該導電層是互連層的一部分，該單晶半導體層包含在該絕緣層上橫向地延伸的線電晶體通道部的後端，其中該單晶半導體層包含IV族半導體材料。
在範例2中，範例1的標的物可選擇性地包含該單晶半導體層包含該導電層上的線電晶體源極/汲極部分的後端。
在範例3中，範例1至2中任一者的標的物可選擇性地包含該導電層包含銅、鎳、鈷、或其任意組合。
在範例4中，範例1至3中任一者的標的物可選擇性地包含該單晶半導體層包含鰭。
在範例5中，範例1至4中任一者的標的物可選擇性地包含在該單晶半導體層之下的線電晶體的前端。
在範例6中，範例1至5中任一者的標的物可選擇性地包含該導電層係沉積在該絕緣層上的襯墊層上。
在範例7中，範例1至6中任一者的標的物可選擇性地包含在該單晶半導體層上的閘極介電層；以及該閘極介電層上的閘極電極。
在範例8中，一種電子裝置包含在基板上的第一絕緣層上的導電層；在該導電層上的第一單晶半導體層；以及該第一單晶半導體層上的第二單晶半導體層，該第二單晶半導體層包含在該第一絕緣層上橫向地延伸的線電晶體通道部的後端，其中該第一單晶半導體層和該第二單晶半導體層中的至少一個包含IV族材料。
在範例9中，範例8的標的物可選擇性地包含該導電層是第一互連層的一部分。
在範例10中，範例8至9中任一者的標的物可選擇性地包含該第一單晶半導體層包含該導電層上的線電晶體源極/汲極部分的後端。
在範例11中，範例8至10中任一者的標的 物可選擇性地包含該第一單晶半導體層包含n型摻雜半導體或p型摻雜半導體中的至少一者。
在範例12中，範例8至11中任一者的標的物可選擇性地包含該第二單晶半導體層包含本徵半導體。
在範例13中，範例8至12中任一者的標的物可選擇性地包含在該第一單晶半導體層和該第二單晶半導體層中的該至少一者中之下的線電晶體的前端。
在範例14中，範例8至13中任一者的標的物可選擇性地包含該導電層包含銅、鎳、鈷、或其任意組合。
在範例15中，範例8至14中任一者的標的物可選擇性地包含在該導電層的第一部分上的第三單晶半導體層，其中該第一單晶半導體層係沉積在該導電層的第二部分上。
在範例16中，範例8至15中任一者的標的物可選擇性地包含該第一單晶半導體層和該第二單晶半導體層中的至少一者包含鰭。
在範例17中，範例8至16中任一者的標的物可選擇性地包含在該第二單晶半導體層上的閘極介電層；在該閘極介電層上的閘極電極層；在該閘極電極上的閘極接點；以及在該閘極接點上的第二互連層。
在範例18中，範例8至17中任一者的標的物可選擇性地包含在該第二單晶半導體層的至少一部分上的第二絕緣層。
在範例19中，一種用於製造電子裝置的方法，包含在基板上的絕緣層上的導電層上的單晶半導體層；該導電層是互連層的一部分，該單晶半導體層包含在該絕緣層上橫向地延伸的線電晶體通道部的後端，其中該單晶半導體層包含IV族半導體材料。
在範例20中，範例19的標的物可選擇性地包含該單晶半導體層包含該導電層上的線電晶體源極/汲極部分的後端。
在範例21中，範例19至20中任一者的標的物可選擇性地包含形成在該絕緣層上的絕緣層中的開口；將導電層沉積到該開口。
在範例22中，範例19至21中任一者的標的物可選擇性地包含該導電層包含銅、鎳、鈷或其任意組合。
在範例23中，範例19至22中任一者的標的物可選擇性地包含將該導電層凹陷。
在範例24中，範例19至23中任一者的標的物可選擇性地包含該導電層係沉積在襯墊層上。
在範例25中，範例19至24中任一者的標的物可選擇性地包含在該單晶半導體層上沉積閘極介電層；以及在該閘極介電層上沉積閘極電極。
在範例26中，範例19至25中任一者的標的物可選擇性地包含在該互連層的一部分上沉積保護層。
在範例27中，一種用於製造電晶體裝置的方 法，包含在該導電層上沉積第一單晶半導體層，其中該導電層係沉積在基板上的第一絕緣層上；將第二單晶半導體層沉積在該第一單晶半導體層上，其中該第二單晶半導體層包含在該第一絕緣層上橫向地延伸的線電晶體通道部的後端，以及其中該第一單晶半導體層和該第二單晶半導體層中之至少一者包含IV族材料。
在範例28中，範例27的標的物可選擇性地包含該導電層是第一互連層的一部分。
在範例29中，範例27至28中任一者的標的物可選擇性地包含該第一單晶半導體層包含該導電層上的線電晶體源極/汲極部分的後端。
在範例30中，範例27至29中任一者的標的物可選擇性地包含該第一單晶半導體層包含n型摻雜半導體或p型摻雜半導體中的至少一者。
在範例31中，範例27至30中任一者的標的物可選擇性地包含該第二單晶半導體層包含本徵半導體。
在範例32中，範例27至31中任一者的標的物可選擇性地包含該導電層包含銅、鎳、鈷或其任意組合。
在範例33中，範例27至32中任一者的標的物可選擇性地包含將該導電層凹陷。
在範例34中，範例27至33中任一者的標的物可選擇性地包含在該導電層的第一部分上沉積第一保護層，其中該第一單晶半導體層係沉積在該導電層的第二部 分上。
在範例35中，範例27至34中任一者的標的物可選擇性地包含在該第一單晶半導體層上沉積第二保護層；以及在該導電層的該第一部分上沉積第三單晶半導體層。
在範例36中，範例27至35中任一者的標的物可選擇性地包含該導電層係沉積在該絕緣層上的襯墊層上。
在範例37中，範例27至36中任一者的標的物可選擇性地包含在該第二單晶半導體層上沉積閘極介電層；在該閘極介電層上沉積閘極電極層；形成到該閘極電極的閘極接點；以及形成在該閘極接點上的第二互連層。
在範例38中，範例27至37中任一者的標的物可選擇性地包含蝕刻該第二單晶半導體層以形成空間；以及沉積第二絕緣層以填充該空間。
在前面的說明書中，方法和裝置已經參考其特定示範性實施例描述。明顯的是，可以對其做出各種修改而不脫離以下申請專利範圍中闡述的實施例的較廣泛精神和範圍。因此，說明書和圖式將視為說明性意義而非限制性意義。
100‧‧‧視圖
101‧‧‧基板
102‧‧‧互連層
103‧‧‧互連層
104‧‧‧互連層
105‧‧‧導電特徵
107‧‧‧絕緣層
108‧‧‧導電特徵
109‧‧‧導電特徵
111‧‧‧導電特徵
112‧‧‧導電特徵
113‧‧‧導電層
114‧‧‧FEOL電子裝置
116‧‧‧導電特徵

Claims (20)

  1. 一種製造電子裝置的方法，其包含：在基板上形成絕緣層上的導電層上的單晶半導體層；該導電層係互連層的一部分，該單晶半導體層在該絕緣層上橫向地延伸。
  2. 如申請專利範圍第1項的方法，其中該單晶半導體層包含IV族半導體材料。
  3. 如申請專利範圍第1項的方法，其中該單晶半導體層包含該導電層上的源極/汲極部分以及該絕緣層上的通道部。
  4. 如申請專利範圍第1項的方法，其中該導電層包含銅、鎳、鈷、或其任意組合。
  5. 如申請專利範圍第1項的方法，還包含將該導電層凹陷。
  6. 如申請專利範圍第1項的方法，還包含在該單晶半導體層上沉積閘極介電層；以及在該閘極介電層上沉積閘極電極。
  7. 如申請專利範圍第1項的方法，還包含在該互連層的一部分上沉積保護層。
  8. 一種製造電晶體裝置的方法，其包含：在該導電層上沉積第一單晶半導體層，其中該導電層係沉積在基板上的第一絕緣層，其中該導電層係第一互連層的一部分；以及在該第一單晶半導體層上沉積第二單晶半導體層，其中該第二單晶半導體層在該第一絕緣層上橫向地延伸。
  9. 如申請專利範圍第8項的方法，其中該第一單晶半導體層包含n型摻雜半導體或p型摻雜半導體中的至少一者。
  10. 如申請專利範圍第8項的方法，其中該第二單晶半導體層包含本徵半導體。
  11. 如申請專利範圍第8項的方法，其中該第一單晶半導體層和該第二單晶半導體層中的至少一者包含IV族材料。
  12. 如申請專利範圍第8項的方法，還包含將該導電層凹陷。
  13. 如申請專利範圍第8項的方法，還包含將第一保護層沉積在該導電層的第一部分上，其中該第一單晶半導體層係沉積在該導電層的第二部分上；將第二保護層沉積在該第一單晶半導體層上；以及將第三單晶半導體層沉積在該導電層的該第一部分上。
  14. 如申請專利範圍第8項的方法，還包含將閘極介電層沉積在該第二單晶半導體層上；將該閘極電極層沉積在該閘極介電層上；形成到該閘極電極的閘極接點；以及形成在該閘極接點上的第二互連層。
  15. 一種電子裝置，包含：在基板上的絕緣層上的導電層上的單晶半導體層；該導電層是互連層的一部分，該單晶半導體層在該絕緣層上橫向地延伸。
  16. 如申請專利範圍第15項的裝置，其中該單晶半導體層包含IV族半導體材料。
  17. 如申請專利範圍第15項的裝置，其中該單晶半導體層包含該導電層上的源極/汲極部分以及該絕緣層上的通道部。
  18. 如申請專利範圍第15項的裝置，其中該導電層包含銅、鎳、鈷、或其任意組合。
  19. 如申請專利範圍第15項的裝置，其中該單晶半導體層包含鰭。
  20. 如申請專利範圍第15項的裝置，還包含該單晶半導體層上的閘極介電層；以及該閘極介電層上的閘極電極。
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