CN105900232A - 具有导体回填的嵌入式熔丝 - Google Patents

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Abstract

嵌入式熔丝结构和制造技术。嵌入式熔丝可以包括具有相比于被设置在高‑z部分之间的低‑z部分延伸至较大z‑高度的两个高‑z部分的非平面导电线，该低‑z部分具有降低的载流能力。被设置在低‑z部分上方的电介质具有与高‑z线部分成平面的顶部表面，熔丝接触部可以着落至高‑z线部分。嵌入式熔丝的制造可以包括对被设置在衬底上方的第一电介质材料区进行底切。以第二电介质材料对底切区进行加衬。通过以导电材料对经加衬的底切区进行回填来形成一对电连接的熔丝端部。在有利实施例中，熔丝制造与高‑K金属栅极晶体管和精密多晶硅电阻器制造流程相兼容。

Description

具有导体回填的嵌入式熔丝
技术领域
本发明的实施例总体上涉及集成电路(IC)的制造和单片式器件，更具体而言，涉及单片式熔丝。
背景技术
单片式IC通常包括在诸如硅晶圆之类的平面衬底上方制造的多个晶体管，例如金属-氧化物-半导体场效应晶体管(MOSFET)。
IC常常包括至少一个熔丝。熔丝是用于提供过电流保护、安全或可编程性的牺牲器件。熔丝从低电阻开始并且被设计为当流过器件的电流超过某个水平时永久性地产生非导电路径。
一些常规熔丝设计采用薄的互连金属线。如果足够高的电流流动通过薄的金属线，则线熔化并且产生开路。为了具有低编程电流，熔丝的横截面需要相比于其它电路导体是小的。另一种熔丝设计利用两种金属材料之间的电迁移。当两种或更多种导电金属接合时，可以使得传导电子与金属离子之间的动量传递在存在非均匀金属离子晶格结构的地方是大的。在某个电流电平之上，原子进行运动并且在双金属界面附近产生空隙，从而产生开路。在这种熔丝设计中，金属之间的重叠面积和金属的电迁移属性确定了熔丝编程电流。
随着MOS晶体管尺寸从一项技术更新至下一项技术更新不断缩放，还期望按比例缩小熔丝尺寸以及熔丝编程电流。然而，相比于针对最小MOS晶体管结构所采用的，熔丝架构典型地较少依赖于关键的光刻图案化能力，并且因此还未如MOS晶体管处于相同的缩放轨线(trajectory)上。取决于双金属重叠面积的熔丝架构还典型地受光刻图案化(例如，覆盖)能力的限制。此外，依赖于电迁移的熔丝架构通常与为了提高器件可靠性而减轻电迁移的努力不兼容。
熔丝架构以及能够降低编程电流的相关联的制造技术、和/或较小的熔丝面积因此对于先进的MOS IC是有利的。
附图说明
在附图中通过举例的方式而不是通过限制的方式例示了本文所描述的材料。为了例示的简单和清楚起见，图中所例示的元件不必按比例进行绘制。例如，为了清楚起见，一些元件的尺寸可以相对于其它元件被放大。此外，在认为适当的情况下，附图标记在图之间有所重复以指示相对应或类似的元件。在附图中：
图1A是根据实施例的具有导体回填的嵌入式熔丝的平面图；
图1B和图1C是根据实施例的在图1A中所例示的嵌入式熔丝的横截面视图；
图2A是根据实施例的包括MOS晶体管和具有回填导体的嵌入式熔丝的IC布局的平面图；
图2B和图2C是根据实施例的在图2A中所例示的IC布局的横截面视图；
图3A是根据实施例例示了通过对导电材料进行回填来形成嵌入式熔丝的方法的流程图；
图3B是根据实施例例示了形成包括有MOS晶体管和具有导体回填的嵌入式熔丝的IC的方法的流程图；
图4A、图4B、图4C、图4D、图4E、图4F和图4G是包括有MOS晶体管和嵌入式熔丝的IC随着图3B中所示的方法中所选择的操作根据实施例被执行而演进的横截面视图；
图5例示了采用了根据本发明的实施例的具有导体回填的嵌入式熔丝的移动计算平台和数据服务器机器；以及
图6是根据本发明的实施例的电子计算设备的功能框图。
具体实施方式
参照附图描述了一个或多个实施例。尽管详细地示出和讨论了具体的配置和布置，但是应当理解的是，这样做仅仅是出于例示性的目的。本领域技术人员将认识到其它配置和布置在不脱离本说明书的精神和范围的情况下是可能的。对于本领域技术人员将显而易见的是，本文所描述的技术和/或布置除了用在本文中详细描述的系统和应用中之外还可以用在各种其它系统和应用中。
在以下具体实施方式中对附图进行了参考，附图形成了具体实施方式的一部分并且例示了示例性实施例。此外，应当理解的是，可以利用其它实施例并且可以在不脱离所要求保护的主题的范围的情况下做出结构和/或逻辑改变。应当指出的是，诸如上、下、顶部、底部等等之类的方向和参考可以仅仅用于帮助对图中的特征的描述。诸如“上部”和“下部”“在……之上”和“在……之下”之类的术语可以通过参照所例示的X-Z坐标来进行理解，并且诸如“相邻”之类的术语可以通过参照X、Y坐标或参照非-Z坐标来进行理解。因此，不应在限制意义上采用以下具体实施方式，并且所要求保护的主题的范围唯一地由所附权利要求及其等效形式来定义。
在以下描述中，阐述了许多细节，然而，对于本领域技术人员显而易见的是，本发明可以在没有这些具体细节的情况下得以实施。在一些情况下，公知的方法和设备以框图形式示出，而不是详细地示出，以免使本发明难以理解。遍及本说明书对“实施例”或“一个实施例”的提及意指结合实施例说明的特定特征、结构、功能，或特性包括在本发明的至少一个实施例中。因此，遍及本说明书在各个地方出现的短语“在实施例中”或“在一个实施例中”不必指代本发明的相同实施例。此外，特定特征、结构、功能或特性可以以任何适合的方式组合在一个或多个实施例中。例如，第一实施例可以与第二实施例结合，只要与这两个实施例相关联的特定特征、结构、功能、或特性不互相排斥。
如在本发明的说明书和所附权利要求书中所使用的，单数形式“一”“一个”和“该”旨在也包括复数形式，除非上下文清楚地另外指出。还应当理解的是，如在本文中所使用的术语“和/或”指代并且包含相关联的列出的项中的一个或多个项的任何组合及所有可能的组合。
可以在本文中使用术语“耦合”和“连接”连同其派生词来描述部件之间的功能或结构关系。应当理解的是，这些术语并非旨在为彼此的同义词。相反，在特定实施例中，“连接”可以用于指示两个或更多个元件彼此直接物理、光、或电接触。“耦合”可以用于指示两个或更多个元件彼此直接或间接(其之间具有其它中间元件)地物理、光、或电接触，和/或两个或更多个元件彼此协作或相互作用(例如，如在因果关系中)。
如在本文中所使用的术语“在……上方”“在……下方”“在……之间”以及“在……上”指代一个部件或材料相对于其它部件或材料的相对位置，其中这种物理关系是显著的。例如在材料的情况下，一种材料或被设置在另一种材料上方或下方的材料可以直接接触或者可以具有一种或多种中间材料。而且，被设置在两种材料之间的一种材料或者多种材料可以与两个层直接接触或者可以具有一个或多个中间层。相反，在第二材料或材料“上”的第一材料或材料与该第二材料/材料直接接触。在部件组件的情况下会做出类似的区分。
如遍及本说明书以及在权利要求书中所使用的，由术语“……中的至少一个”或“……中的一个或多个”所连接的一系列项可以意指所列项的任何组合。例如，短语“A、B或C中的至少一个”可以意指A；B；C；A和B；A和C；B和C；或A、B和C。
下面描述了具有导体回填的嵌入式熔丝以及这种熔丝的制造。在实施例中，单片式嵌入式熔丝包括被设置在衬底上方的非平面导电线。非平面线在两个高z-部分之间具有低z-部分，相比于低z-部分，该两个高z-部分从衬底延伸较大的z-高度。第一电介质材料被设置在线与衬底之间。电介质材料可以是高-k材料并且环绕低z-部分的至少一个侧壁。另一种电介质材料被设置在第一电介质材料和低-z部分上方。此覆盖电介质可以具有与高-z部分成平面的顶部表面，其为熔丝接触部提供平台(land)。
嵌入式熔丝的制造可以包括对被设置在衬底上方的第一(上部)电介质材料进行底切(undercutting)。导电材料对底切区进行回填。在某个这种实施例中，首先以另一种电介质材料对底切区加衬，并且然后导电材料回填电介质加衬的底切区。对于有利的CMOS实施例，嵌入式熔丝采用晶体管栅极电极金属作为导电回填材料并且栅极电介质材料完全围绕回填的金属。熔丝制造然后与高-K/金属-栅极晶体管和精密多晶硅电阻制造流程相兼容。可以采用对牺牲材料的精确图案化来控制回填的金属的尺寸。
图1A是根据一个这种实施例的嵌入式熔丝101的平面图。图1B是根据实施例的熔丝101的沿着图1A中所例示的纵向B-B’线的横截面视图。图1C是根据实施例的熔丝101的沿着图1A中所例示的横向C-C’线的横截面视图。附图标记在图1A-1C中是相同的，因为图表示相同结构实施例的不同视图。
如在图1A中所示的，衬底105的区域由熔丝迹线或线130所覆盖。衬底105可以是适合于形成IC的任何衬底，例如但不限于半导体衬底、绝缘体上半导体(SOI)衬底或绝缘体衬底(例如，蓝宝石)等、和/或其组合。在一个示例性实施例中，衬底105包括基本上单晶的半导体，例如但不限于硅。示例性半导体组分还包括：IV族系统，例如硅、锗、或其合金；III-V族系统，例如GaAs、InP、InGaAs等；或III-N族系统，例如GaN。如在图1B中所进一步例示的，衬底105可以包括在被熔丝线130所占据的区域内的隔离电介质材料106。电介质材料106可以是具有足以将熔丝线130与阱地电隔离和/或防止电短路通过衬底105的厚度的任何材料，例如二氧化硅或氮化硅。在替代实施例中，电介质材料106可以因仅电介质材料120将熔丝线130与衬底105的半导体分隔开而不存在。对于这种实施例，可以提供三端子多功能编程器件，其用作第一模式下的熔丝和在第二模式下击穿电介质材料120的反熔丝。可以通过在熔丝线130的相对端部两端施加熔丝编程电压来提供熔丝操作。对于多功能编程器件，还可以通过在熔丝线130的一个或多个端部与衬底105之间施加反熔丝编程电压来提供反熔丝操作。
熔丝线130可以是任何导电材料，例如但不限于多晶硅、经掺杂的多晶硅、多晶锗、经掺杂的多晶锗、多晶硅锗、或经掺杂的多晶硅锗。在有利实施例中，熔丝线130包括一种或多种金属，例如但不限于钨、镍、钴、铝和钛。对于这种金属实施例，熔丝线130可以是仅具有微量杂质的基本上一种金属，或者可以包括多种金属的层叠叠置体结构或组分渐变的多种金属，或者可以是这些金属的均质合金，或者是层叠渐变的合金金属等。在合金金属实施例中，可以在熔丝线130中采用金属-氮化物、金属-碳化物、金属硅化物和金属-锗化物中的一个或多个。
熔丝线130包括被设置在高-z部分136、137之间的低-z部分135。熔丝线130具有纵向长度L1。长度L1可以根据提供长度LC的一对接触平台的需要而变化。线长度L1还是期望的熔丝长度L2的函数，其与低-z线部分135相对应。因此，熔丝线长度L1是关于最小接触部和接触部间隔尺寸的制造能力的函数，该最小接触部和接触部间隔尺寸随着制造技术节点而按比例缩放。遵循以下功能准则，熔丝线130可以具有任何地方都在最小设计规则(例如，0.1μm或更小)之间至5-10μm或更大的长度L1。熔丝线130在低-z线部分135内具有最小横向宽度W1。最小宽度W1可以任何地方都在最小设计规则(例如，10nm或更小)之间上至150nm或更大的尺寸(典型的电源线)。熔丝编程电流要求与熔丝线130的横截面面积相对应，并且因此是最小横向宽度W1的函数。在有利实施例中，最小宽度W1小于高-z部分136、137的宽度W2。例如，熔丝线130可以具有“狗骨式”结构，其中W1小于W2的90％，并且更具体而言在W2的50-80％之间。在一个这种实施例中，W1不大于50nm。图1A例示了示例性实施例，其中横向宽度W1和W2接近最小设计规则并且宽度在W1与W2之间连续变化，并且更具体而言，根据光刻和蚀刻图案转移机制而非线性地(例如，以曲率)逐渐变小。
图1B中例示了熔丝线130的沿着长度L1的示例性非平面化。相比于低-z部分135(其具有最低的熔丝z-高度HL)，高-z部分136、137从衬底105延伸至较大z-高度(HH)。高-z部分136、137和低-z部分135的相对长度可以随着如在图1A中所示的足以提供接触平台长度LC的高z-部分136、137而变化。低-z部分135可以具有足以在着落在高z-部分136、137上的互连接触部之间提供期望间隔的熔丝长度L2。在示例性实施例中，沿着低-z部分135的z-高度沿着纵向熔丝长度L2从中间熔丝高度HI变化至最低熔丝z-高度HL(即，最小厚度)。最低熔丝z-高度HL大约位于熔丝长度L2的中心处。HI与HL之间的熔丝高度变化可以是逐渐的。例如，熔丝高度可以随熔丝长度L2而逐渐变化，具有从靠近每个高-z部分136、137的最大熔丝高度(中间高度HI)到其中的最小熔丝高度(最低高度HL)的非线性(弯曲的)锥形。在示例性实施例中，高-z部分136、137具有在50nm与200nm之间(有利地在50nm与150nm之间，并且更有利地不大于100nm)的高-z高度HH。在低-z部分135内，最低z-高度HL比高-z高度HH小HH的50-90％。在其中HH不大于100nm的一个这种实施例中，HL小于30nm并且有利地小于20nm。熔丝编程电流(熔丝横截面面积的函数)取决于熔丝z-高度HL。如以下将进一步描述的，z-高度HL可以由蚀刻工艺来控制。
如在图1A、1B和1C中所示的，电介质材料120完全环绕低-z部分135。电介质材料120被设置在衬底105与熔丝130的底部表面130B之间。在其中衬底105是晶体半导体的示例性实施例中，电介质材料120和隔离电介质材料106将熔丝线130与晶体半导体分隔开。在替代实施例中，电介质材料120是在半导体与熔丝线130之间的一种中间材料。除了被设置在低-z部分135的顶部表面130D上之外，电介质材料120还被设置为相邻于线侧壁130A和130C。电介质材料120可以包括以均质组分的形式或者作为层叠膜叠置体和/或渐变组分的一种或多种电介质材料。在实施例中，电介质材料120包括二氧化硅、和/或氮化硅、和/或氮氧化硅、和/或具有高于氮化硅的体相对介电常数(例如，至少10)的较高-K材料。在有利的高-K实施例中，电介质材料120包括金属氧化物，例如HfO2、TiO2、ZnO2等等。
在实施例中，电介质材料150被设置在低-z部分135上方，该电介质材料150电隔离高-z部分136、137。熔丝线130的非平面性使得高-z部分136、137内的熔丝线130的顶部表面(例如，图1B中的顶部表面130D)与围绕熔丝线130的周边边缘的电介质材料109的顶部表面成平面，并且与电介质材料150的顶部表面成平面。熔丝线端部的顶部表面中的这一平面性有利于后续与被集成至衬底105上的其它电路的互连。这一结构的另一个益处是熔丝熔化位置被很好地包封在电介质材料150下方深处(并且被类似厚度的电介质材料围绕)。此包封连同下方的衬底隔离电介质106一起可以使得伴随的IC损伤最小化。电介质材料150可以具有任何电介质材料组分，因为实施例在此方面不受限。例如二氧化硅、氮化硅、碳掺杂的二氧化硅、以及其它多孔低-k材料全部都适合于电介质材料150。尽管对于有利实施例，电介质材料150的体相对介电常数小于电介质材料120的体相对介电常数，但是较高-k材料也可以用于电介质材料120。
图2A是根据实施例的包括MOS晶体管202和嵌入式熔丝101的IC布局的平面图。熔丝101和MOS晶体管202被设置在衬底105(例如，半导体)上方。MOS晶体管102包括被图案化为第一条状件的被设置在衬底105的第一区上方的栅极端子230，其具有被设置在其间的栅极电介质。嵌入式熔丝101包括被图案化为第二条状件的熔丝线130，该熔丝线130相邻于第一条状件而被设置在衬底105的第二(隔离)区上方。在有利实施例中，熔丝线130包括与栅极端子230相同的材料(多种材料)。在有利实施例中，被设置在栅极端子230与衬底105之间的栅极电介质材料还被设置在熔丝线130与衬底105之间并且完全围绕熔丝线130的低-z部分。
图2B和图2C是IC布局分别沿着图2A中所例示的B-B’线和C-C’线的横截面视图。MOS晶体管202被设置在经掺杂的半导体阱208上方。第一源极/漏极接触部241和第二源极/漏极接触部242被设置在栅极端子230的相对侧上，并且耦合至重掺杂的源极/漏极半导体区210。
如在图2B中进一步所示的，熔丝线130包括具有与顶部栅极端子表面230D成平面的顶部表面130D的高-z部分136、137。因此，熔丝线130是条状件，其具有z-厚度(其等于栅极端子230的z-厚度)的厚端部以及z-厚度(显著地小于栅极端子230的z-厚度)的薄中心。在实施例中，熔丝线130和栅极端子230是相同的金属(多种金属)。熔丝线130和栅极端子230由电介质材料109横向分隔开。
被设置在衬底105的第一区与栅极端子230之间的是栅极电介质材料220。熔丝线130还包括具有完全环绕至少低z-部分的电介质材料120的低-z部分135。在一个这种实施例中，栅极端子230具有与熔丝线130B的底部表面基本上成平面的底部表面230B。电介质材料150被设置在电介质材料120和低-z线部分135的上方，如先前所描述的。在其中栅极端子230具有基本上平面的顶部表面230D的情况下，电介质材料150不存在于顶部栅极端子表面230D。
在其中电介质材料120和栅极电介质材料220是相同材料(多种材料)的有利实施例中，嵌入式熔丝101和MOS晶体管202的制造可以是同时进行的。因此对于本文中的这些实施例，熔丝特征未被归入与高等级互连件相关联的较大几何形状。在一个有利实施例中，电介质材料120和220都包括具有大于9(并且有利地至少为10)的体相对介电常数的高-k电介质材料。电介质材料120的存在不仅仅需要以MOS晶体管制造集成的工件，而且可以另外用于将熔丝101与衬底105的半导体电隔离，减小熔丝101的导电横截面面积，和/或提供完全围绕熔丝101的机械和热屏障。电介质膜组分以及与先进栅极电介质沉积工艺相关联的高的膜质量和保形性有利于本文中所描述的嵌入式熔丝架构。
嵌入式熔丝以及包含MOS晶体管和嵌入式熔丝两者的IC可以借助于多种技术来制造。图3A是根据一个实施例例示了用于形成嵌入式熔丝的一种示例性方法301的流程图。方法301开始于操作310，其中电介质材料层被横向底切。如下将进一步描述的，在操作310处可以利用在电介质材料与牺牲材料之间具有高选择性的各向同性蚀刻工艺。在操作320处，沉积另一种电介质材料(例如，晶体管栅极电介质材料)以对底切区加衬。可以在操作320处实践保形沉积工艺，例如化学气相沉积(CVD)或原子层沉积(ALD)。在操作330处，通过以导电材料回填电介质加衬的底切区来形成熔丝线。保形沉积工艺(例如，CVD或ALD)可以在操作330处被实践，以便以以上针对熔丝线130所描述的材料中的任何材料(例如，MOS晶体管栅极金属)来回填底切区。可以借助于电介质材料来平坦化回填，留下通过回填的空隙电连接的两个相对的熔丝端部。然后方法301在操作340处完成，在操作340中，例如通过常规制造技术来形成至导电回填材料的接触，从而完成至单片式嵌入式熔丝的互连。
图3B是例示了根据实施例用于通过导体回填来形成具有MOS晶体管和嵌入式熔丝的IC的方法302的流程图。方法302可以被认为是更普遍的方法301的具体实施例。图4A、4B、4C、4D、4E、4F和4G是当方法302中所选择的操作根据实施例被执行时，演进的IC沿着在图2B中所示的B-B’线的横截面视图。
首先参考图3B，操作303、304、305、306和307作为方法301(图3A)中的操作310的一个具体实施例而被执行，其与“后栅极”MOS晶体管制造很好地集成。在此实施例中，MOS晶体管可以与嵌入式熔丝同时被制造。以操作303开始，在周围电介质材料内提供牺牲材料的第一特征和第二特征。形成牺牲材料和周围电介质材料的顺序可以随着被图案化成线或开口的牺牲材料或电介质材料而变化。参考图4A，在操作303完成时牺牲材料特征408和409被嵌入在电介质材料109内。在此示例性实施例中，牺牲材料特征409还被设置在衬底隔离电介质106上方。本领域公知的任何工艺都可以用于形成以周围电介质材料109进行平坦化的牺牲材料特征408、409。在示例性实施例中，牺牲材料特征408、409包括多晶半导体，包括但不限于多晶硅。在一个特定的多晶硅实施例中，牺牲多晶硅材料特征408、409具有小于150nm(并且有利地不大于100nm)的厚度(z-高度)。在其它实施例中，牺牲特征可以包括被设置在体牺牲材料上方的顶部掩膜。电介质材料109可以是任何常规材料，例如但不限于二氧化硅和/或氮化硅。
回到图3B，方法302继续至操作304，其中掩蔽牺牲材料的长度。在操作304处可以使用任何掩膜工艺，例如但不限于硬掩膜工艺。在示例性实施例中，第一牺牲特征被完全掩膜而第二牺牲特征中仅仅两个端部部分被掩膜。然后通过在操作305处执行的蚀刻工艺将第二牺牲特征的未被掩蔽的中部部分凹陷至周围电介质的顶部表面下方。如在图4B中所例示的，例如，示出了沿着牺牲特征409的中部部分的凹槽419。操作305可以包括对周围电介质具有选择性的任何各向异性蚀刻工艺，例如各向异性等离子体(RIE)蚀刻。在凹槽蚀刻操作304处，降低了经蚀刻的部分的厚度。还可以在某些蚀刻工艺条件下降低经蚀刻的部分的横向宽度。在实施例中，可以在操作304处去除牺牲材料厚度的50-90％。在示例性实施例中，具有100-150nm厚度的多晶硅牺牲材料被减薄至小于30nm。在其它实施例中，牺牲材料的横向宽度被降低10-30％或更多。另外，在蚀刻掩膜侵蚀并非是可忽略不计的情况下，在操作304期间，部分蚀刻的牺牲特征409可以沿着纵向特征长度而形成锥形的z-高度和/或横向宽度剖面。
回到图3B，方法302然后继续至操作306，在操作306中，以另一种电介质材料对牺牲特征的凹陷部分进行回填。在操作306处可以利用任何沉积(例如，CVD)和平坦化工艺(例如，CMP)。图4C例示了一个实施例，其中将电介质材料150回填在牺牲特征409的一部分上方。再一次以电介质材料109和牺牲特征408(并且以牺牲特征409的高-z部分)对电介质材料150进行平坦化。
方法302(图3B)继续进行操作307，在操作307中，相对于周围电介质材料(包括先前回填的电介质材料)选择性地去除第一牺牲特征和第二牺牲特征。在图4D中所例示的示例性实施例中，去除牺牲特征408而留下第一空隙428。去除牺牲特征409而留下第二空隙429，其对电介质材料150进行横向底切。在牺牲材料是例如多晶硅的情况下，高选择性等离子体蚀刻和/或湿法化学蚀刻可以用于甚至从下面的大量电介质突出部(overhang)完全地清除牺牲材料。操作305处的牺牲材料的精确图案化(凹陷)可以在操作307处用于紧密控制空隙428、429的尺寸。
现在存在一对开口或空隙，其中一个空隙由电介质材料150桥接。方法302继续至操作321，其中栅极电介质材料被沉积至在操作307处形成的空隙(多个空隙)中。可以在操作321处采用任何适合的栅极电介质沉积工艺。在示例性实施例中，在操作321处采用CVD和/或ALD工艺来沉积高-k栅极电介质材料(例如，具有至少为10的体相对介电常数)。如在由图4E所例示的示例性实施例中所示的，采用栅极电介质沉积工艺来以栅极电介质材料320对第一空隙428加衬并且以电介质材料120对第二空隙429加衬。换言之，电介质材料120和栅极电介质材料320具有相同组分并且通过一种工艺同时形成，但是在嵌入式熔丝和MOS晶体管的情况下具有不同的器件功能。
回到图3B，在操作331处，利用导电材料来回填空隙，以在第一空隙中形成栅极端子并且在第二空隙中形成隔离的熔丝线。在有利实施例中，可以通过高保形沉积工艺来完全回填具有大量底切(突出部)的空隙。在一个这种实施例中利用了金属ALD工艺。如例如在图4F中所示的，金属ALD工艺在将熔丝线130回填至空隙429中的同时将栅极端子330回填至空隙428中。可以完全填充被设置在电介质材料150下方的任何底切区。
方法302然后在操作340处以常规制造而完成，从而完成IC，例如，在熔丝线130的相对端部处同时形成一对熔丝接触部291、292以及MOS栅极端子接触部392。
图5例示了系统1000，其中移动计算平台1005和/或数据服务器机器1006采用根据本发明的实施例的具有回填金属线的单片式嵌入式熔丝。服务器机器1006可以是任何商用服务器，例如，包括被设置在机架内并且被联网在一起以进行电子数据处理的任何数量的高性能计算平台，其在示例性实施例中包括经封装的单片式IC 1050。移动计算平台1005可以是被配置用于电子数据显示、电子数据处理、无线电子数据传输等等中的每一个的任何便携式设备。例如，移动计算平台1005可以是平板、智能电话、膝上型计算机等中的任何一个，并且可以包括显示屏(例如，电容式、电感式、电阻式或光学触摸屏)、芯片级或封装级集成系统1010、以及电池1015。
无论是被设置在展开视图1020中所例示的集成系统1010中还是作为服务器机器1006内的独立封装芯片，经封装的单片式IC 1050包括采用了例如如在本文中其它地方所描述的具有至少一个嵌入式熔丝(其具有回填金属线)的单片式架构的存储器芯片(例如，RAM)或处理器芯片(例如，微处理器、多核处理器、图形处理器等)。单片式IC 1050还可以耦合至板、衬底、或内插件1060，连同电源管理集成电路(PMIC)1030、包括有宽带RF(无线)发射器和/或接收器(TX/RX)(例如，包括数字基带，并且模拟前端模块还包括在发送路径上的功率放大器以及接收路径上的低噪声放大器)的RF(无线)集成电路(RFIC)1025、及其控制器1035中的一个或多个。
功能上，PMIC 1030可以执行电池功率调节、DC-DC转换等，并且因此具有耦合至电池1015的输入端并具有向其它功能模块提供电流源的输出端。如进一步例示的，在示例性实施例中，RFIC 1025具有耦合至天线(未示出)的输出端，以实施多种无线标准或协议中的任何无线标准或协议，包括但不限于Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物、以及被指定为3G、4G、5G及以后的任何其它无线协议。在替代实施方式中，这些板级模块中的每一个都可以被集成至耦合到单片式IC 1050的封装衬底的单独的IC上或者被集成至耦合到单片式IC 1050的封装衬底的单个IC内。
图6是根据本公开内容的至少一些实施方式布置的计算设备1100的功能框图。计算设备1100可以位于例如平台1005或服务器机器1006内部。设备1100还包括母板1102，其承载多个部件，例如但不限于处理器1104(例如，应用处理器)，其还可以包含具有导电回填的嵌入式熔丝。处理器1104可以物理耦合和/或电耦合至母板1102。在一些示例中，处理器1104包括被封装在处理器1104内的集成电路管芯。通常，术语“处理器”或“微处理器”可以指代处理来自寄存器和/或存储器的电子数据以将该电子数据转换为还可以被存储在寄存器和/或存储器中的其它电子数据的任何设备或设备的部分。
在各个示例中，一个或多个通信芯片1106还可以物理耦合和/或电耦合至母板1102。在其它实施方式中，通信芯片1106可以是处理器1104的部分。取决于其应用，计算设备1100可以包括可以或可以不物理耦合和电耦合至母板1102的其它部件。这些其它部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存、图形处理器、数字信号存储器、密码处理器、芯片组、天线、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统(GPS)设备、指南针、加速度计、陀螺仪、扬声器、相机、大容量储存设备(例如，硬盘驱动器、固态驱动器(SSD)、压缩盘(CD)、数字通用盘(DVD)等等)等等。
通信芯片1106可以实现用于往返于计算设备1100进行数据传送的无线通信。术语“无线”及其派生词可以用于描述可以通过使用穿过非固态介质的经调制电磁辐射来传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并非暗示相关联的设备不包含任何导线，尽管在一些实施例中它们可能不包含。通信芯片1106可以实施多种无线标准或协议中的任无线标准或协议，包括但不限于本文中其它地方所描述的这些无线标准或协议。如所讨论的，计算设备1100可以包括多个通信芯片706。例如，第一通信芯片可以专用于较短距离的无线通信，例如Wi-Fi和蓝牙，而第二通信芯片可以专用于较长距离的无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它。
尽管本文中所阐述的某些特征已经参考各个实施方式进行了描述，但是此描述并非旨在以限制意义被解释。因此，本公开内容所涉及的对于本领域技术人员而言显而易见的对本文所描述的实施方式的各种修改以及其它实施方式被视为在本公开内容的精神和范围内。
将认识到的是，本发明不限于如此描述的实施例，但可以在修改和更改的情况下得以实施，而不脱离所附权利要求的范围。以上实施例可以包括特征的特定组合，例如：
在一个或多个第一实施例中，嵌入式熔丝包括非平面导电线，所述非平面导电线被设置在衬底上方。所述非平面线具有低-z部分，所述低-z部分在两个高-z部分之间，相比于所述低-z部分，所述高-z部分从所述衬底延伸至较大z-高度。高-k电介质材料被设置在所述线下方并且在所述衬底之上，并且第二电介质材料被设置在所述高-k电介质材料和所述低-z线部分上方。所述第二电介质材料具有与所述高-z部分成平面的顶部表面。
在一个或多个第一实施例的促进下，所述衬底包括晶体半导体。所述非平面线包括金属。所述高-k材料完全环绕所述低-z部分，并且具有至少为10的体相对介电常数和小于10nm的厚度。所述第二电介质材料的体相对介电常数小于所述高-k电介质材料的体相对介电常数。
在一个或多个第一实施例的促进下，所述衬底包括晶体半导体，所述非平面线包括通过所述高-k电介质材料和嵌入在所述半导体内的隔离电介质而与所述晶体半导体分隔开的金属。所述非平面线在所述高-z部分内具有比在所述低-z部分内的第二厚度大的第一厚度。
在一个或多个第一实施例的促进下，所述低-z部分具有小于30nm的最小z-高度。
在一个或多个第一实施例的促进下，所述低-z部分具有小于30nm的最小z-高度和小于所述高-z部分的横向宽度的横向宽度。
在一个或多个第一实施例的促进下，所述低-z部分具有小于30nm的最小z-厚度和不大于50nm的横向宽度。
在第一实施例中的任一第一实施例的促进下，所述低-z部分具有渐变的z-高度，渐变的z-厚度从靠近所述高-z部分中的每一个高-z部分的最大z-厚度逐渐减小至所述高-z部分之间的最小z-厚度。
在一个或多个第二实施例中，集成电路(IC)包括具有栅极端子的MOS晶体管，所述栅极端子被设置在半导体衬底的第一区上方，所述栅极端子还包括第一金属，其中栅极电介质材料被设置在所述栅极端子与所述半导体衬底的所述第一区之间。所述IC还包括嵌入式熔丝，所述嵌入式熔丝还包括被设置在所述衬底的第二区上方的非平面导电线。所述非平面线具有低-z部分，所述低-z部分在两个高-z部分之间，相比于所述低-z部分，所述高-z部分从所述衬底延伸至较大z-高度。所述栅极电介质材料被设置在线与所述衬底之间，并且完全环绕所述低-z部分。
在一个或多个第二实施例的促进下，所述非平面线包括所述第一金属。所述栅极电介质是具有至少为10的体相对介电常数和小于10nm的厚度的高-k材料。
在一个或多个第二实施例的促进下，所述高-z部分具有与所述栅极端子的顶部表面成平面的顶部表面。所述低-z部分具有小于30nm的最小z-厚度和小于所述高-z部分的横向宽度的横向宽度。
在一个或多个第三实施例中，制造嵌入式熔丝的方法包括对被设置在衬底上方的第一电介质材料区进行横向底切。所述方法包括以第二电介质材料对底切区加衬。所述方法包括通过以导电材料对经加衬的底切区进行回填来形成一对相对的熔丝端部。
在一个或多个第三实施例的促进下，对所述第一电介质材料进行横向底切还包括在所述衬底上方形成牺牲材料的非平面长度。所述非平面长度具有低-z部分，所述低-z部分在两个高-z部分之间。相比于所述低-z部分，所述高-z部分从所述衬底延伸至较大z-高度。对所述第一电介质材料进行横向底切还包括在所述非平面长度上方沉积所述第一电介质材料，通过所述高-z部分对所述第一电介质材料进行平坦化，以及从所述第一电介质材料选择性地蚀刻所述牺牲材料。
在一个或多个第三实施例的促进下，对所述第一电介质材料进行横向底切还包括在所述衬底上方形成牺牲材料的非平面长度。所述非平面长度具有低-z部分，所述低-z部分在两个高-z部分之间。相比于所述低-z部分，所述高-z部分从所述衬底延伸至较大z-高度。形成牺牲材料的所述非平面长度还包括：将所述牺牲材料沉积至等于所述较大z-高度的均匀厚度；掩蔽所述牺牲材料的所述高-z部分；以及使所述牺牲材料的所述低-z部分凹陷至较小厚度。以所述第一电介质材料对所述低-z部分进行回填，并且从所述第一电介质材料选择性地蚀刻所述牺牲材料。
在一个或多个第三实施例的促进下，对所述第一电介质材料进行横向底切还包括在所述衬底上方形成牺牲材料的非平面长度。所述非平面长度具有低-z部分，所述低-z部分在两个高-z部分之间。相比于所述低-z部分，所述高-z部分从所述衬底延伸至较大z-高度。形成牺牲材料的所述非平面长度还包括：将开口图案化在所述牺牲材料层或周围的电介质材料中；以所述牺牲材料对所述周围的电介质材料中的所述开口进行回填或者以所述周围的电介质材料对所述牺牲材料中的所述开口进行回填；掩蔽所述牺牲材料的所述高-z部分；以及使未被掩蔽的牺牲材料凹陷至所述周围的电介质材料的顶部表面下方，以形成所述低-z部分。以所述第一电介质材料对所述低-z部分进行回填，并且从所述第一电介质材料选择性地蚀刻所述牺牲材料。
在一个或多个第三实施例的促进下，在所述衬底上方形成所述牺牲材料的第二特性，其中所述第一电介质材料在所述第一特征与所述第二特征之间。在掩蔽所述第一特征的所述高-z部分的同时(完全地)掩蔽所述第二特征。连同所述第一特征一起去除第二牺牲材料特征。将所述第二电介质材料沉积至因去除所述第二牺牲材料而得到的第二空隙中。连同所述嵌入式熔丝端子，通过以所述导电材料对所述第二空隙进行回填来形成栅极端子。
在一个或多个第三实施例中的任一个第三实施例的促进下，以所述第二电介质材料对所述第一电介质材料的所述底切区加衬还包括通过化学气相沉积(CVD)或原子层沉积(ALD)工艺来沉积具有至少为10的体相对介电常数的高-k电介质材料。以所述导电材料对经加衬的底切区进行回填还包括通过ALD工艺来沉积金属。
在一个或多个第四实施例中，形成集成电路(IC)的方法包括在衬底的第一区上方形成牺牲材料的第一特征以及在所述衬底的第二区上方形成牺牲材料的第二特征，其中，第一电介质材料在所述第一特征与所述第二特征之间。所述方法包括掩蔽所述第二特征的第一部分和所述第一特征。所述方法包括使所述第二特征的未被掩蔽的部分凹陷至低于所述第一电介质材料的顶部表面。所述方法包括以第二电介质材料来对所述第二特征的凹陷部分进行回填。所述方法包括从所述第一电介质材料和所述第二电介质材料选择性地去除第一牺牲材料特征和第二牺牲材料特征。所述方法包括将栅极电介质材料沉积至第一空隙和第二空隙中，以及以导电材料对所述第一空隙和所述第二空隙进行回填，以便在第一衬底区上方形成一个栅极端子并且在第二衬底区上方形成嵌入式熔丝。
在一个或多个第四实施例的促进下，去除所述第二牺牲材料特征对所述第二电介质材料进行了底切。沉积所述栅极电介质材料为所述底切加衬。以所述导电材料对所述空隙进行回填填充了所述底切。
在一个或多个第四实施例的促进下，沉积所述栅极电介质材料还包括通过化学气相沉积(CVD)或原子层沉积(ALD)工艺来沉积具有至少为10的体相对介电常数的高-k电介质材料。对所述空隙进行回填还包括通过ALD工艺来沉积金属。
在一个或多个第四实施例中的任一个第四实施例的促进下，所述方法包括：形成至所述栅极端子的第一接触部；以及在所述熔丝上方形成第一接触部和第二接触部。
在一个或多个第四实施例中的任一个第四实施例的促进下，使所述第二特征的未被掩蔽的部分凹陷至低于所述第一电介质的顶部表面还包括：蚀刻所述牺牲材料以使其厚度降低至低于30nm。
然而，以上实施例在这一方面不受限制，并且在各个实施方式中，以上实施例可以包括只进行这些特征的子集、进行不同顺序的这些特征、进行这些特征的不同组合、和/或进行除了明确列出的这些特征之外的附加特征。因此，与所附权利要求书的等同形式的整个范围一起，参考所附权利要求来确定本发明的范围。

Claims (21)

1.一种嵌入式熔丝，包括：
非平面导电线，所述非平面导电线被设置在衬底上方，所述非平面线具有低-z部分，所述低-z部分在两个高-z部分之间，相比于所述低-z部分，所述高-z部分从所述衬底延伸至较大z-高度；
高-k电介质材料，所述高-k电介质材料被设置在所述线下方并且在所述衬底之上；以及
第二电介质材料，所述第二电介质材料被设置在所述高-k电介质材料和所述低-z线部分上方，所述第二电介质材料具有与所述高-z部分成平面的顶部表面。
2.根据权利要求1所述的嵌入式熔丝，其中：
所述衬底包括晶体半导体；
所述非平面线包括金属；
所述高-k材料完全环绕所述低-z部分，并且具有至少为10的体相对介电常数和小于10nm的厚度；以及
所述第二电介质材料的体相对介电常数小于所述高-k电介质材料的体相对介电常数。
3.根据权利要求1所述的嵌入式熔丝，其中：
所述衬底包括晶体半导体；
所述非平面线包括通过所述高-k电介质材料和嵌入在所述半导体内的隔离电介质与所述晶体半导体分隔开的金属；以及
所述非平面线在所述高-z部分内具有比在所述低-z部分内的第二厚度大的第一厚度。
4.根据权利要求1-3中的任一项所述的嵌入式熔丝，其中，所述低-z部分具有渐变的z-厚度，所述渐变的z-厚度从靠近所述高-z部分中的每一个高-z部分的最大z-厚度逐渐减小至所述高-z部分之间的最小z-厚度。
5.根据权利要求1-3中的任一项所述的嵌入式熔丝，其中，所述低-z部分具有小于30nm的最小z-厚度。
6.根据权利要求1-3中的任一项所述的嵌入式熔丝，其中，所述低-z部分具有小于30nm的最小z-厚度和小于所述高-z部分的横向宽度的横向宽度。
7.根据权利要求1-3中的任一项所述的嵌入式熔丝，其中，所述低-z部分具有小于30nm的最小z-厚度和不大于50nm的横向宽度。
8.一种集成电路(IC)，包括：
MOS晶体管，所述MOS晶体管具有被设置在半导体衬底的第一区上方的栅极端子，所述栅极端子包括第一金属，其中，栅极电介质材料被设置在所述栅极端子与所述半导体衬底的所述第一区之间；以及
嵌入式熔丝，所述嵌入式熔丝还包括：
非平面导电线，所述非平面导电线被设置在所述衬底的第二区上方，所述非平面线具有低-z部分，所述低-z部分在两个高-z部分之间，相比于所述低-z部分，所述高-z部分从所述衬底延伸至较大z-高度，其中，所述栅极电介质材料被设置在所述线与所述衬底之间并且完全环绕所述低-z部分。
9.根据权利要求8所述的IC，其中：
所述非平面线包括所述第一金属；以及
所述栅极电介质是具有至少为10的体相对介电常数和小于10nm的厚度的高-k材料。
10.根据权利要求8所述的IC，其中：
所述高-z部分具有与所述栅极端子的顶部表面成平面的顶部表面；以及
所述低-z部分具有小于30nm的最小z-厚度和小于所述高-z部分的横向宽度的横向宽度。
11.一种制造嵌入式熔丝的方法，所述方法包括：
对被设置在衬底上方的第一电介质材料区进行横向底切；
以第二电介质材料对底切区加衬；以及
通过以导电材料对经加衬的底切区进行回填来形成一对相对的熔丝端部。
12.根据权利要求11所述的方法，其中，对所述第一电介质材料进行横向底切还包括：
在所述衬底上方形成牺牲材料的非平面长度，所述非平面长度具有低-z部分，所述低-z部分在两个高-z部分之间，相比于所述低-z部分，所述高-z部分从所述衬底延伸至较大z-高度；
在所述非平面长度上方沉积所述第一电介质材料；
通过所述高-z部分对所述第一电介质材料进行平坦化；以及
从所述第一电介质材料选择性地蚀刻所述牺牲材料。
13.根据权利要求11所述的方法，其中，对所述第一电介质材料进行横向底切还包括：
在所述衬底上方形成牺牲材料的非平面长度，所述非平面长度具有低-z部分，所述低-z部分在两个高-z部分之间，相比于所述低-z部分，所述高-z部分从所述衬底延伸至较大z-高度，其中，形成牺牲材料的所述非平面长度还包括：
将所述牺牲材料沉积至等于所述较大z-高度的均匀厚度；
掩蔽所述牺牲材料的所述高-z部分；以及
使所述牺牲材料的所述低-z部分凹陷至较小厚度；
以所述第一电介质材料对所述低-z部分进行回填；以及
从所述第一电介质材料选择性地蚀刻所述牺牲材料。
14.根据权利要求11所述的方法，其中，对所述第一电介质材料进行横向底切还包括：
在所述衬底上方形成牺牲材料的非平面长度，所述非平面长度具有低-z部分，所述低-z部分在两个高-z部分之间，相比于所述低-z部分，所述高-z部分从所述衬底延伸至较大z-高度，其中，形成牺牲材料的所述非平面长度还包括：
将开口图案化在所述牺牲材料或周围的电介质材料中的一个中；
以所述周围的电介质材料或所述牺牲材料中的另一个材料对所述开口进行回填；
掩蔽所述牺牲材料的所述高-z部分；以及
使未被掩蔽的牺牲材料凹陷至低于所述周围的电介质材料的顶部表面，以形成所述低-z部分；
以所述第一电介质材料对所述低-z部分进行回填；以及
从所述第一电介质材料选择性地蚀刻所述牺牲材料。
15.根据权利要求14所述的方法，还包括：
在所述衬底上方形成所述牺牲材料的第二特征，其中，第一电介质材料在第一特征与所述第二特征之间；
在掩蔽所述第一特征的所述高-z部分的同时掩蔽所述第二特征；
连同所述第一特征一起去除所述第二牺牲材料特征；
将所述第二电介质材料沉积至因去除所述第二牺牲材料而得到的第二空隙中；
通过以所述导电材料对所述第二空隙进行回填来形成栅极端子。
16.根据权利要求11-14中的任一项所述的方法，其中：
以所述第二电介质材料对所述第一电介质材料的所述底切区加衬还包括：通过化学气相沉积(CVD)或原子层沉积(ALD)工艺来沉积具有至少为10的体相对介电常数的高-k电介质材料；以及
以所述导电材料对经加衬的底切区进行回填还包括：通过ALD工艺来沉积金属。
17.一种形成集成电路(IC)的方法，所述方法包括：
在衬底的第一区上方形成牺牲材料的第一特征以及在所述衬底的第二区上方形成牺牲材料的第二特征，其中，第一电介质材料在所述第一特征与所述第二特征之间；
掩蔽所述第二特征的第一部分和所述第一特征；
使所述第二特征的未被掩蔽的部分凹陷至低于所述第一电介质材料的顶部表面；
以第二电介质材料来对所述第二特征的凹陷部分进行回填；
从所述第一电介质材料和所述第二电介质材料选择性地蚀刻所述第一牺牲材料特征和所述第二牺牲材料特征；
将栅极电介质材料沉积至第一空隙和第二空隙中；以及
以导电材料对所述第一空隙和所述第二空隙进行回填，以便在所述第一衬底区上方形成一个栅极端子并且在所述第二衬底区上方形成嵌入式熔丝。
18.根据权利要求17所述的方法，其中：
去除所述第二牺牲材料特征对所述第二电介质材料进行了底切；
沉积所述栅极电介质材料对所述底切加衬；并且
以所述导电材料对所述空隙进行回填填充了所述底切。
19.根据权利要求17-18中的任一项所述的方法，其中：
沉积所述栅极电介质材料还包括通过化学气相沉积(CVD)或原子层沉积(ALD)工艺来沉积具有至少为10的体相对介电常数的高-k电介质材料；以及
对所述空隙进行回填还包括通过ALD工艺来沉积金属。
20.根据权利要求17-18中的任一项所述的方法，还包括：
形成至所述栅极端子的第一接触部；以及
在所述熔丝上方形成第一接触部和第二接触部。
21.根据权利要求17-18中的任一项所述的方法，其中，使所述第二特征的未被掩蔽的部分凹陷至低于所述第一电介质的顶部表面还包括：蚀刻所述牺牲材料以使得所述牺牲材料的厚度降低至低于30nm。
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