CN110291585A - 采用自对准的顶栅薄膜晶体管的嵌入式存储器 - Google Patents

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Abstract

一种存储器器件，其中的存储器单元包括薄膜选择晶体管和电容器（1TFT‑1C）。可以在TFT阵列之上制造金属‑绝缘体‑金属电容器的2D阵列。耦合到相同位线的相邻的存储器单元可以采用薄膜半导体材料的连续条带。被偏置以保持关断的隔离晶体管可以在位线的相邻存储节点之间提供电隔离。可以利用字线分路器来减小字线电阻，所述字线分路器被制造在金属化位面中并且在字线长度之上的多个点处用带固定到TFT的栅极端子迹线。电容器阵列可以占据衬底之上的占用空间。向电容器提供字线和位线访问的TFT可以大体上驻留在电容器阵列占用空间内。外围列和行电路可以采用FET，所述FET大体上在电容器阵列占用空间内被制造在衬底之上。

Description

采用自对准的顶栅薄膜晶体管的嵌入式存储器
背景技术
嵌入式存储器可以与主机IC集成作为多芯片模块（MCM），或者可以与主机IC单片集成（即，存储器和主机IC二者被制造在相同的芯片上）。对于嵌入式存储器应用，减小总体存储器阵列占用空间有助于实现更大的存储器和/或减小器件成本。一种形式的嵌入式存储器是嵌入式动态随机存取存储器（eDRAM）。eDRAM的架构基于1T-1C单元，所述1T-1C单元包括“写入”或“选择”晶体管和存储电容器。eDRAM可以以封装层级而与主机微处理器芯片（诸如中央处理单元或“CPU”）集成，例如以形成中央处理器MCM。存储器器件与处理器二者邻近于彼此在相同封装中的集成可以例如使能实现通过局部总线而在存储器器件与处理器之间的通信，所述局部总线相对于通过印刷电路板（PCB）总线进行通信的分离地封装的芯片能够有更高的带宽和/或更低的信号延时。
对于一些eDRAM器件，存储器单元的晶体管在前道工序（FEOL）处理期间被制造在单晶半导体上和/或其内。电容器也可以在FEOL中被制造，或者在后道工序（BEOL）中被制造。每个单元的晶体管和电容器通过在BEOL中形成的一个或多个金属互连层而电耦合。BEOL是IC制造的部分，其中单独的半导体器件（无论是嵌入式存储器还是逻辑晶体管）利用导电特征而彼此互连，所述导电特征诸如给定金属化位面内的金属互连迹线（线）以及在多个金属化位面之间的经金属填充的导电过孔。这些导电互连被嵌入在介电材料中，使得存储器器件是单片集成电路。
图1A图示了适合用于eDRAM应用的常规集成电路存储器器件11的自顶向下的平面视图。如所示出的，存储器器件11具有占用空间8，所述占用空间8占据是至少存储器单元数目（即器件总存储容量）、存储器单元密度、以及器件布局的函数的芯片面积。在图1A中，所述布局由被布置到占用空间8的象限中的存储器单元阵列11A、11B、11C和11D组成。在每个阵列内，可以存在存储电容器的二维（2D）阵列，所述存储电容器在图1A中被表示为经填充的场区。这样的2D电容器阵列可以在BEOL中被制造，其中阵列中的每个电容器被实现为金属-绝缘体-金属（MIM）电容器。在每个存储器单元阵列（例如11A）内，可以制造选择电路以允许对单独的存储电容器进行寻址。这样的选择电路可以包括多个位线6和多个字线10。位线6和字线10耦合到选择晶体管的相应端子，所述选择晶体管将传递或阻断与存储电容器的电通信。选择晶体管可以被制造为场效应晶体管（FET）的2D阵列，所述场效应晶体管（FET）采用单晶半导体器件层以用于至少晶体管沟道。
在图1A中所图示的架构将存储电容器与选择电路垂直地集成。然而，占用空间8以在图1A中无阴影地示出的外围电路面积而增大超出存储器单元阵列11A-11D的面积。典型的外围电路包括电耦合到字线的行电路3，电耦合到位线的列电路4，以及电耦合到行电路和列电路的控制电路5。行电路3可以包括例如字线驱动器。列电路4可以包括例如位线感测放大器。控制电路5可以包括例如用于协调行电路3和列电路4的功能的逻辑。该外围电路典型地利用MOS技术来实现，所述MOS技术采用与选择晶体管同时制造的FET。
附图说明
在附图中作为举例而不是作为限制地图示了本文中所描述的材料。为了图示的简单和清楚，各图中所图示的要素不一定是按比例绘制的。例如，为了清楚，一些要素的尺寸相对于其它要素可能被夸大。此外，在被视为适当的情况下，已在各图之中重复了参考标记以指示对应或类似的要素。在各图中：
图1A图示了适合用于eDRAM应用的常规存储器器件的自顶向下的平面视图；
图1B是一示意图，其图示了根据一些实施例的TFT存储器器件结构；
图1C图示了根据图1B中所图示的存储器器件结构的一些示例性实施例的存储器器件结构的自顶向下的平面视图；
图2是根据图1B中所图示的存储器器件结构的一些实施例的存储器器件结构的示意图；
图3图示了根据图1C中所图示的结构的一些示例性实施例的存储器器件结构的横截面侧视图；
图4A、4B和4C图示了根据一些实施例的在制造特定特征时图3中所图示的存储器器件结构的自顶向下的平面视图；
图5A图示了根据图3中所图示的结构的一些示例性实施例的存储器器件结构内的TFT的扩展的横截面侧视图；
图5B图示了根据图3中所图示的存储器器件结构的一些示例性实施例的存储器器件结构的自顶向下的平面视图；
图5C图示了根据图3中所图示的器件结构的一些实施例的存储器器件结构的自顶向下的平面视图；
图6是一流程图，其图示了根据一些实施例的用于制造存储器器件的方法；
图7是一流程图，其图示了根据图6中所图示的方法的一些顶部栅极实施例的用于制造存储器器件的方法；
图8图示了根据一些实施例的包括存储器器件的数据服务器机器和移动计算平台，所述存储器器件具有与FEOL外围电路垂直地集成的BEOL电容器和TFT；以及
图9是根据一些实施例的电子计算设备的功能框图。
具体实施方式
参考所附的图而描述了一个或多个实施例。虽然详细地描绘和讨论了具体的配置和布置，但是应当理解到，这样做仅仅用于说明性目的。相关领域技术人员将认识到，在不偏离本说明书的精神和范围的情况下，其它配置和布置是可能的。对于相关领域技术人员将清楚的是：可以在除了本文中详细描述的内容之外的各种其它系统和应用中采用本文中所描述的技术和/或布置。
在以下详细描述中参考附图，所述附图形成于此的一部分并且图示了示例性实施例。此外，要理解的是，在不偏离所要求保护的主题的范围的情况下，可以利用其它实施例，并且可以做出结构和/或逻辑改变。还应当指出，例如向上、向下、顶部、底部等等的方向和参考可以仅仅用于促进对附图中的特征的描述。因此，以下的详细描述不要以限制性意义理解，并且所要求保护的主题的范围仅仅由所附权利要求及其等同物来限定。
在以下描述中，阐述了很多细节。然而，对于本领域技术人员将清楚的是，可以在没有这些具体细节的情况下实践实施例。在一些实例中，以框图形式、而不是详细地示出了众所周知的方法和设备，以避免使实施例模糊。贯穿本说明书对“一实施例”或“一个实施例”或“一些实施例”的参考意指结合实施例所描述的特定特征、结构、功能或特性被包括在至少一个实施例中。因而，短语“在一实施例中”或“在一个实施例中”或“一些实施例”在贯穿本说明书的各处的出现不一定指代相同实施例。此外，在一个或多个实施例中，特定的特征、结构、功能或特性可以以任何合适的方式组合。例如，在与第一实施例和第二实施例相关联的特定特征、结构、功能或特性不互斥的任何地方，第一实施例可以与第二实施例组合。
如在说明书和所附权利要求中所使用的，单数形式“一”、“一个”和“该”意图也包括复数形式，除非上下文另行清楚地指示。还将理解的是，如本文中所使用的术语“和/或”指代并且包括相关联的所列出的项目中一个或多个的任何和全部可能的组合。
术语“耦合的”和“连接的”连同其派生词可以在本文中被使用以描述在组件之间的功能或结构关系。应当理解的是，这些术语不意图作为针对彼此的同义词。而是，在特定实施例中，可以使用“连接的”来指示两个或更多个元件与彼此直接物理、光学和/或电接触。“耦合的”可以用于指示两个或更多个元件与彼此直接或间接地（在它们之间具有其它居间元件）物理或电接触，和/或两个或更多个元件与彼此协作或交互（例如，如在起因中的效果关系）。
如本文中所使用的术语“之上”、“之下”、“之间”和“上”指代一个组件或材料相对于其它组件或材料的相对位置，其中这样的物理关系是值得注意的。例如，在材料的上下文中，一材料或设置在另一材料之上或之下的材料可以直接接触，或可以具有一个或多个居间材料。此外，设置在两材料或多材料之间的一材料可以直接与两个层接触，或可以具有一个或多个居间层。相比之下，第二材料“上”的第一材料与该第二材料直接接触。在组件组装的上下文中，将做出类似的区分。
如贯穿本说明书以及在权利要求中所使用的，通过术语“其中的至少一个”或“其中的一个或多个”而加入的项目的列表可以意指所列出的项的任何组合。例如，短语“A、B或C中的至少一个”可以意指A；B；C；A和B；A和C；B和C；或A、B和C。
以下描述了包括一个或多个阵列的存储器器件，在所述一个或多个阵列中单独的存储器单元包括薄膜选择晶体管和电容器（1TFT-1C）。可以在TFT阵列之上制造金属-绝缘体-金属电容器的2D阵列。耦合到相同位线的相邻的存储器单元可以采用薄膜半导体材料的连续条带。被偏置以保持关断的隔离晶体管栅极可以在位线的存储节点之间提供电隔离。可以利用字线分路器来减小字线电阻，所述字线分路器被制造在金属化位面中并且在字线长度之上的两个或更多个点处用带固定到TFT的栅极端子迹线。电容器的阵列可以占据衬底之上的占用空间。向电容器提供字线和位线访问的TFT可以大体上驻留在电容器阵列的占用空间内。外围列和行电路可以采用FET，所述FET大体上在电容器阵列的占用空间内被制造在衬底之上。
对于本文中的一些示例性实施例，1T-1C存储单元的晶体管是TFT，而不是基于单晶硅的晶体管（例如MOSFET）。薄膜晶体管（TFT）是一类场效应晶体管（FET），在所述场效应晶体管中沟道材料是所沉积的薄膜，而不是单晶材料。TFT技术的常见应用是液晶显示器（LCD），但是TFT在其它应用中也是有利的，这是因为在TFT制造中所采用的薄膜沉积过程可以是相对低的（例如在450℃以下），从而允许TFT被插入在以下类型的互连金属化部的层内：该类型的互连金属化部典型地仅仅在常规的硅MOSFET制造技术中完成较高温度处理之后形成。可以通过使用多种多样的半导体材料来制成TFT，所述半导体材料诸如硅、锗、硅锗、以及各种氧化物半导体（亦称半导体氧化物），所述氧化物半导体包括比如氧化铟镓锌（IGZO）、氧化铟锌（IZO）等等金属氧化物。
本文中所描述的基于TFT的eDRAM实施例可以推进DRAM的MCM或单片集成。本文中所描述的基于TFT的eDRAM实施例可以通过如下方式来减小eDRAM器件的占用空间：将选择晶体管移动离开衬底使得与电容器垂直地集成。电容器可以被制造在金属互连位面内，而TFT被制造在其它互连位面内。本文中所描述的基于TFT的eDRAM实施例还可以通过如下方式来减小eDRAM器件的占用空间：将外围电路移动到至少部分地在存储电容器的占用空间内的单晶器件层（例如硅衬底）的区。
图1B是一示意图，其图示了根据一些实施例的TFT存储器器件22。在该宏观视图中，存储器阵列100包括与导电迹线联网的存储电容器20的2D阵列，所述导电迹线包括位线6和6’（参考），以及字线10。存储器阵列100此外包括电耦合到每个存储电容器20的选择晶体管35。选择晶体管35有利地是TFT。在一些实施例中，存储器阵列100被制造在IC芯片的BEOL互连位面中。因此，电容器20、位线6、6’、字线10以及选择晶体管35中的全部被制造在各种互连金属化位面内和/或其之间。在另外的实施例中，包括列电路98和行电路99中至少一个的外围存储器电路被制造在器件位面中，所述器件位面落在存储器阵列100的占用空间中的至少一些内。例如，位线6、6’可以电耦合到采用MOSFET的感测放大器610，所述MOSFET被制造于至少部分地在存储器阵列100下面的单晶半导体器件层（例如硅衬底）的区中。在另外的实施例中，字线10电耦合到采用MOSFET的字线驱动器620，所述MOSFET被制造于至少部分地在存储器阵列100下面的单晶半导体器件层（例如硅衬底）的区中。
在一些实施例中，外围存储器电路此外包括控制电路97。列电路98、和/或行电路99、和/或存储器阵列100中的一个或多个可以电耦合到控制电路97。控制电路97还可以被制造在器件位面中，所述器件位面落在存储器阵列100的占用空间内。控制电路97可以例如还采用MOSFET，所述MOSFET被制造于至少部分地在存储器阵列100下面的单晶半导体器件层（例如硅衬底）的区中。控制电路97可以包括例如各种电压偏置电路，诸如电容器偏置电路130。控制电路97可以包括例如各种存储器管理电路，诸如控制逻辑140，其通信地耦合到列电路98和行电路99中以便准许感测放大器110和字线驱动器120的经协调的操作。
图1C图示了根据一些示例性实施例的存储器器件22的自顶向下的平面视图。存储器器件22可以具有任何存储容量（即任何数目的位单元），并且一个或多个存储器器件22可以被制造在单个IC芯片上。在一些实施例中，例如，存储器器件22包括在256与1024之间的字线以及在1024与4096之间的位线。对于任何存储器器件存储容量，存储器器件22可以通过至少部分地将外围电路垂直地集成在存储器阵列占用空间8内而使能实现存储器密度改善。存储器器件22的紧密度当与存储器器件11（图1A）的紧密度相比的时候是显而易见的。
在图1C中，经填充的场区为存储电容器的2D阵列定界，其中所述阵列中的每个电容器例如是MIM电容器。单元选择电路包括在第一方向（例如x维度）上延伸的多个位线6，以及在第二正交方向（例如y维度）上延伸的多个字线10。TFT选择晶体管被制造在2D阵列中，所述2D阵列采用在占用空间8内的非晶或多晶半导体器件层。利用采用FET的MOS技术所实现的外围电路被垂直地集成，以便至少部分地占据存储器阵列占用空间8。为了强调垂直集成，在图1C中通过粗轮廓来为外围电路的部分定界。在所示出的示例中，列电路包括定位在存储器阵列的第一边缘处的第一列电路98A，以及定位在存储器阵列的相对边缘处的第二列电路98B。列电路98A、98B中一个或多个的至少一部分可以驻留在存储器阵列占用空间8内。在所图示的实施例中，列电路98A的第一部分定位在占用空间8内，而列电路98A的第二部分超出存储器阵列占用空间8地定位（图1C中无阴影的）。列电路98B的第一部分同样定位在存储器阵列占用空间8内，而列电路98B的第二部分也超出占用空间8地定位。如所示出的，列电路98A和98B延伸存储器阵列的长度，以便通信地耦合到多个位线6。在一些实施例中，列电路98A电耦合到位线6的第一子集（例如，阵列的奇数编号的列，或阵列的左侧列），而列电路98B电耦合到位线6的第二子集（例如，偶数编号的列、或右侧）。
如图1C中进一步图示的，行电路99定位在列电路98A与列电路98B之间。行电路99完全驻留在存储器阵列占用空间8内。行电路99可以在存储器阵列的长度之上延伸，以便通信地耦合到多个字线10。控制电路然后可以沿着行电路99的一个或多个边缘而定位。在所图示的示例中，控制电路包括定位在存储器阵列的第一（顶部）边缘处的第一控制电路97A，以及定位在存储器阵列的相对（底部）边缘处的第二控制电路97B。控制电路97A、97B中一个或多个的至少一部分可以驻留在存储器阵列占用空间8内。在所图示的实施例中，控制电路97A和控制电路97B二者都完全驻留在存储器阵列占用空间8内。根据所图示的布局，控制电路97A可以有利地电耦合到列电路98A和列电路98B中每一个的相邻（例如顶部）部分。同样地，控制电路97B可以有利地耦合到列电路98A和列电路98B中每一个的相邻（底部）部分。控制电路97A和控制电路97B可以各自进一步耦合到行电路99的部分。控制电路97A和控制电路97B中的一个或多个还可以例如以如下方式耦合到存储器阵列中：所述方式可操作以向各种各样存储电容器的板提供参考电势。
在存储器阵列中采用TFT的存储器器件架构使能实现外围电路的垂直集成。如果在存储器阵列中使用TFT不显著地使存储器阵列占用空间增大超出采用FET的阵列的占用空间，则存储器密度中的相伴增益于是是可能的。照此，高密度TFT阵列架构对于实现存储器密度中的显著增益而言是重要的。图2是根据图1B中所图示的存储器器件结构的一些实施例的TFT存储器器件结构的示意图。在图2中所图示的TFT存储器器件结构可以例如导致很好地适合于垂直集成的架构（诸如在图1C中所图示的那个）的高密度存储器阵列。
参考图2，根据一些实施例的集成电路存储器器件包括多个存储器单元，所述存储器单元至少部分地通过隔离晶体管而与每个电隔离。在图2中，例如，隔离晶体管30在存储器单元101A（以点虚线标示）与相邻的存储器单元101B（以点虚线标示）之间提供电隔离。如进一步示出的，存储器单元101A包括存储电容器20，所述存储电容器20具有电耦合到选择晶体管35的半导体端子的端子。存储器单元101B还包括耦合选择晶体管35的存储电容器20。在说明性实施例中，存储电容器20具有与共享的电路节点25并联连接的第一端子。在存储器器件操作期间，可以使电路节点25维持在参考电压电势（例如接地）处。用于单元101A的存储电容器20具有连接到另一电路节点（例如存储节点40A）的第二端子。对于单元101B，存储电容器20同样具有连接到另一电路节点（例如存储节点40B）的第二端子。存储节点40A、40B进一步连接到对应的选择晶体管35的半导体源极端子。选择晶体管35具有电连接到位线6的半导体漏极端子。选择晶体管35的栅极端子连接到相应的字线10。因此，相邻的存储器单元101A和101B电耦合到一个位线6，其中它们的相应的选择晶体管35进一步耦合到分离的字线10。
字线10连接到对应的字线驱动器（或类似的电压源），所述字线驱动器可操作以使字线在足以关断选择晶体管的电压与足以开启选择晶体管的电压之间偏置。例如，如图2中所示出的，字线10耦合到字线驱动器，所述字线驱动器可操作以使字线在足以关断n型晶体管的负电压（例如在0V与-0.5V之间）与足以开启n型晶体管的正电压（例如在0.5V与2V之间）之间偏置。
存储器单元101A与101B因此可以视为被居间隔离晶体管隔离的1T-1C单元。如以下进一步描述的，因为隔离晶体管的源极和漏极半导体与选择晶体管的半导体端子集成，所以隔离晶体管不需要外部源极和漏极接触部，从而仅仅使栅极端子在外部被路由。照此，存储器单元101A与101B还可以视为被居间隔离栅极隔离的1T-1C单元。存储器单元101A和101B可以在任何给定的位线长度之上被复制。如图2中进一步示出的，例如，第三和第四位单元的选择晶体管35具有耦合到另一字线10的栅极端子、其连接到位线6的半导体漏极端子、以及其连接到对应的电容器20的半导体源极端子。第三和第四单元的存储节点各自进一步耦合到另一隔离晶体管30。在该架构的情况下，位线耦合到选择晶体管35对的漏极，所述选择晶体管35通过居间隔离晶体管30而使其源极端子与相邻单元的源极端子隔离。
根据一些实施例，共享相同位线的相邻存储器单元的存储节点电连接到隔离晶体管的半导体端子（例如源极或漏极端子）。在图2中，例如，隔离晶体管30的一个源极或漏极半导体端子耦合到存储节点40A，而隔离晶体管30的另一源极或漏极半导体端子耦合到存储节点40B。存储节点40A因此通过隔离晶体管30电耦合到存储节点40B。隔离晶体管30的栅极端子连接到隔离字线16，所述隔离字线16尽管在结构上与字线10相同，但是仅仅需要可操作以使隔离晶体管30维持在关断状态中（即近似在存储节点40A和40B之间的开路）。例如，如图2中所示出的，隔离字线16耦合到字线驱动器（或类似的电压源），所述字线驱动器可操作以使隔离字线偏置到足以将n型晶体管保持在关断状态中的负电压（例如在0V与-0.5V之间）。
如以上所指出的，选择晶体管35可以被实现为TFT。隔离晶体管30也可以被实现为TFT。在一些这样的实施例中，隔离晶体管30与选择晶体管34大体上相同，并且可以被视为“虚拟”选择晶体管。包括这样的隔离晶体管的存储器器件架构可以促进存储器阵列的制造，使得可以增大TFT阵列密度。尽管将隔离晶体管添加到存储器电路可能看似与高存储器阵列密度的目标相反，但是在以下突出至少一些优点。
在一些实施例中，在半导体材料的连续层中制造多个TFT。在一些示例性存储器器件中，在半导体材料的连续层中制造耦合到给定位线的所有TFT。换言之，耦合到一个位线的选择晶体管具有半导体端子，所述半导体端子包括半导体材料的一个连续层的部分。图3图示了根据图1C中所引入的存储器器件22的一些示例性实施例的存储器器件结构30的横截面侧视图。存储器器件结构30包括在图2中引入的存储器阵列架构的示例性实现方式。
结构30表示单片IC的一部分，所述单片IC包括被制造在衬底301之上和/或其上的外围电路380。外围电路380包括多个MOSFET 381，所述MOSFET 381采用单晶半导体以用于至少沟道半导体371。外围电路380可以此外包括被嵌入在介电材料层303、304中的互连金属化部305的一个或多个位面。在所图示的示例性实施例中，外围电路380包括金属-1（M1）、金属-2（M2）和金属-3（M3）互连金属化位面。
多个TFT 382定位在外围电路380之上。如所示出的，所有TFT 382采用半导体层302的部分，所述半导体层302有利地是跨TFT 382和/或在TFT 382之间延伸的连续的非晶或多晶膜。存储器单元101A和101B在图3中由点虚线标示。在单元101A和101B的界面处，隔离晶体管30将选择晶体管35分离。TFT 382包括跨连续的半导体层302而复制的三晶体管（选择晶体管35、隔离晶体管30、选择晶体管35）重复单元。TFT 382中的单独多个包括栅极端子（电极）300，所述栅极端子300通过栅极介电体320而与半导体层302分离。在所图示的示例性实施例中，TFT 382是“顶部栅极”器件，其具有已经被制造在半导体层302之上的栅极端子300。介电间隔件330将栅极端子300的侧壁与半导体端子接触金属化部340分离，所述半导体端子接触金属化部340着陆在半导体层302的源极与漏极区上。图3图示了对于隔离晶体管30而言唯一的接触金属化部的缺失。接触金属化部340在针对三个晶体管35、30、35的四个位置处着陆在半导体层302上。因此，隔离晶体管30的半导体端子是选择晶体管35的半导体端子（例如源极半导体）。隔离晶体管30的占用空间因此仅仅计及虚拟栅极端子300与周围的介电间隔件330的占用空间。
从图3中还应当领会到，介电间隔件330可以被自对准到栅极端子300。自对准技术可以包括已知为适合用于所选介电组成的任何未经掩蔽的各向异性介电间隔件蚀刻过程。接触金属化部340回填在相邻介电间隔件之间的区。值得注意的是，在没有半导体层302的分叉的情况下，TFT 382构成可以利用仅仅几个掩模来制造的高度规则的阵列，所述掩模建立初始的格栅图案。这样的2D线图案可以以纳米尺寸（例如10-20nm特征或更少）被制造。然后可以征用全部是高度可缩放的自对准蚀刻过程和/或镶嵌技术，以基于（多个）初始格栅图案而生成TFT 382。相比之下，如果人们寻求引入通过半导体层302的切割（例如在隔离晶体管30的栅极端子的位置处），则将会需要更复杂的图案化（例如引入至少一个附加的掩模，其将会需要以更大的特征尺寸来容纳）。因此，将隔离晶体管30引入到存储器阵列架构可以有利地增大TFT密度和/或增大相关联的制造过程空间。
虽然本文中所描述的存储器器件结构可适用于包括传统IV族半导体材料（诸如硅（Si）、锗（Ge）和SiGe合金）的任何薄膜半导体材料，但是TFT性能取决于被采用作为晶体管沟道材料的半导体的组成。这在共享半导体连续层的相邻TFT依赖于居间隔离晶体管的情况下可能是特别重要的。在一些示例性实施例中，TFT 382采用氧化物半导体以用于至少沟道材料。氧化物半导体是半导体氧化物、或包括氧的半导体。对于这样的实施例，宽带间隙氧化物沟道材料供应低泄漏。在这样的材料中，少数载流子群体与诸如硅和锗之类的材料的少数载流子群体相比消没似地小，从而使得TFT是排他性多数载流子器件。在基本上没有少数载流子的情况下，多数-少数载流子重组不能生成显著的关断状态泄漏电流。通过低泄漏，TFT 382可以使能实现在较高存储器密度处的较高保留率，并且如以下进一步描述的，促进有利的TFT阵列结构。
半导体性质随着氧化物半导体组成和微结构而变化。氧化物半导体薄膜可以是非晶的（即，没有结构次序），或多晶的（例如具有微米尺度到纳米尺度晶粒）。因此，除了使得存储器阵列能够移动离开单晶衬底之外，本文中所描述的基于氧化物半导体TFT的实施例可以包括具有较低关断状态泄漏的选择晶体管，所述较低关断状态泄漏进一步使能实现在电容器大小方面的减小并且增大TFT密度。
已经最初在分立整流器的上下文中并且更新近地在用于显示应用的TFT的上下文中研究了许多氧化物半导体。示例包括具有过渡金属（例如IUPAC族4-10）或后过渡金属（例如IUPAC族11-15）的金属氧化物。在有利的实施例中，金属氧化物包括Mg、Cu、Zn、Sn、Ti、Ni、Ga、In、Sb、Sr、Cr、Co、V或Mo中的至少一个。金属氧化物可以是次氧化物（A2O）、一氧化物（AO）、二元氧化物（AO2）、三元氧化物（ABO3）及其混合物。
半导体层302可以是p型、n型或本征材料。在示例性实施例中，半导体层302是n型的，这是因为已经发现许多氧化物半导体能够有显著的电子密度。还已经发现一些氧化物半导体能够有显著的电子空穴密度。许多氧化物半导体具有更接近价带的高缺陷密度，但是显示良好的n型电性质。一些氧化物半导体在导带中具有高缺陷密度，但是显示良好的p型电性质。在一些实施例中，半导体层302包括氧化锡（SnOx），诸如锡（IV）氧化物或SnO2。在其它实施例中，氧化锡是锡（II）氧化物（SnO）或SnO与SnO2的混合物，其中x可以是范围在1与2之间。虽然x的范围可以扩展，但是半导体性质可能丢失（例如如果x太低，则材料变成纯导体，并且如果x太高，则材料变成纯绝缘体）。在一些其它实施例中，半导体层302包括氧化锌（ZnOx），诸如锌（II）氧化物或ZnO。在其它实施例中，氧化锌是二氧化锌（ZnO2）或ZnO与ZnO2的混合物，其中x可以是范围在1与2之间。在一些其它实施例中，半导体层302包括氧化钛（TiOx）、或SnOx。可以具有合适的p型导电性的示例性氧化物半导体包括氧化铜（CuOx）。在一些CuOx实施例中，半导体层302是Cu（I）氧化物，或Cu2O。在其它实施例中，半导体层302是Cu（II）氧化物（CuO）或CuO与Cu2O的混合物，其中x可以是范围在0.5与1之间。仍其它的示例性氧化物半导体组成包括NiOx。
氧化物半导体导电性类型是组成的函数。尽管不受理论约束，但是许多氧化物半导体中半导性的基础可能是氧空位的存在。诸如氢或者一个或多个金属种类的其它电活性掺杂剂的存在还可以用作调谐氧化物半导体的半导体性质的手段。半导体层302或其各种部分可以有意地被掺杂，或非有意地被掺杂。与非有意地被掺杂的本征氧化物半导体相比，n型和p型氧化物半导体可以具有较高的杂质浓度，所述杂质诸如但不限于一个或多个III族元素、V族元素和/或元素氢（H）和/或氧空位。半导体层302中的掺杂剂水平可以被选择以达到相关联于对沟道内的氧化物半导体进行门控和/或针对源极/漏极区内的最低体电阻和/或结电阻而言的最优阈值电压。在其中半导体层302包括ZnOx的一些实施例中，掺杂剂可以包括In和Ga。在一些具体示例中，半导体层302是InGaO3(ZnO)5，其通常简单地被称为IGZO。
在一些实施例中，TFT栅极端子包括在多个位线之间延伸的连续迹线。该栅极迹线连续性允许TFT栅极端子充当存储器阵列内的字线。在高度缩放的栅极迹线几何结构（例如具有10-15nm或更少的横向栅极长度）的情况下，随着由TFT栅极端子迹线跨越的位线的数目增大，字线电阻可能变得显著。根据一些实施例，存储器器件字线包括晶体管栅极端子迹线和字线分路器。字线分路器可以包括在与TFT栅极端子迹线平行的方向上延伸的一个或多个互连金属化迹线。互连金属化迹线可以被实现在TFT上方或下方的金属化位面中。互连金属化迹线应当电耦合到在字线长度之上的至少两个点中的给定TFT栅极端子迹线，从而将TFT栅极端子迹线的区段系接或用带固定到分路器迹线。图3此外图示了被制造在TFT382与外围电路380之间的示例性字线分路器迹线310。字线分路器迹线310被制造在紧接地在TFT 382驻留在其中的金属化位面（例如M5）下方的金属化位面（例如M4）中。字线分路器迹线310可以例如占主导地是Cu迹线，或任何其它合适的BEOL金属。
值得注意的是，字线分路器迹线310可以具有比TFT栅极端子300的横向尺寸和/或节距更大的横向尺寸和/或节距。仅仅为选择晶体管35的栅极端子提供分路器迹线可以促进更大的分路器迹线节距。在隔离栅极端子将被维持于使隔离晶体管30在存储器器件操作期间保持在关断状态中的预定偏置电压处的情况下，隔离字线电阻造成很小的问题。照此，对于包括通过隔离晶体管30分离的一对选择晶体管35的每个TFT重复单元，可以仅提供两个字线分路器迹线310。字线分路器迹线310的节距因此可以是TFT栅极端子迹线的节距的近似1.5倍。
在一些实施例中，存储器器件位线在TFT上方或下方的金属化位面内包括互连金属化迹线。在由图3所图示的一些示例性实施例中，位线6在紧接地在TFT 382驻留在其中的金属化位面（例如M5）上方的金属化位面（例如M6）内包括互连金属化迹线。在图3中，位线6以虚线被图示为如下指示：位线6在所图示的横截面视图的平面后方。因此，位线6金属化迹线是如果介电体303的与横截面平面齐平的部分被磨掉（例如在逆处理期间利用FIB）的话可能可见的内容。如进一步示出的，过孔348提供在位线6与着陆于选择晶体管35的半导体端子（例如漏极半导体）上的接触金属化部之间的电连接。选择晶体管35的源极端子通过局部互连金属化部349而电连接。局部互连金属化部349在与位线6相同的金属化位面（例如M6）内。局部互连金属化部349与位线6相邻，但是与位线6电绝缘。
进一步参考图3，单独的局部互连金属化部349将第一沟槽电容器端子360与选择晶体管35的半导体端子（例如源极半导体）电互连。电容器20于是此外包括通过居间介电材料362而与端子360分离的第二端子361，所述居间介电材料362具有合适的相对介电常数等等。在所示出的示例性实施例中，端子361跨至少所有与位线6相关联的电容器20是连续的。端子361还可以跨与多个位线相关联的电容器20是连续的。电容器端子361然后可以将存储器阵列的所有电容器的一侧通过电路节点25系接到公共板参考电势，所述电路节点25例如利用另一金属化位面（例如M8）而被实现。
可以采用任何数目的互连金属化位面来将存储器阵列的电路节点路由到在下面的外围电路。在图3中所示出的示例中，电路节点25处的电容器参考电势向下路由通过五个金属化位面（例如M8-M3）以与采用FET 381的一个或多个控制电路进行电通信。同样地，位线6向下路由通过三个金属化位面（例如M6-M3）以与采用FET 381的一个或多个感测放大器进行电通信。隔离字线16和字线10（和/或字线分路器迹线310）还可以向下路由通过一个或多个金属化位面（例如M4-M3）以与采用FET 381的一个或多个字线驱动器进行电通信。
如图3中进一步图示的，FET 381包括栅极端子370，所述栅极端子370通过栅极介电体372而与沟道半导体371分离。沟道半导体371分离半导体端子374（源极半导体和漏极半导体）。接触金属化部375着陆在半导体端子374上，并且通过居间介电间隔件377而与栅极端子370分离。已知为适合用于制造FET的任何材料和技术可以被采用以用于形成FET381。FET 381可以例如是平面或非平面器件。在一些有利的实施例中，FET 381是finFET。在FET 381中可以采用一种或多种半导体材料。作为一个示例，FET 381采用大体上为单晶的衬底301的表面层。衬底301可以是已知为适合用于制造MOSFET（CMOS）电路的任何材料，诸如但不限于IV族材料（例如硅、锗和SiGe）。
图4A-4C图示了根据一些实施例的在制造特定特征时被包括在存储器器件结构30中的TFT的自顶向下的平面视图。首先参考图4A，薄膜半导体层302（例如非晶或多晶的半导体金属氧化物）被沉积在介电体303之上并且被图案化成平行的条带。薄膜半导体的每个条带由电连接到相同位线的所有TFT采用。换言之，在存储器阵列中的薄膜半导体条带的数目与位线数目之间可以是接近一对一的对应性。在图4A中所示出的示例中，在半导体层302的一个连续的条带上制造TFT 382。图4A中所示出的A-A’线对通过图3中所表示的TFT 382的平面进行定界。与不同的位线相关联的TFT 383被制造在半导体层302的另一条带上。
如图4A中进一步所示出的，栅极端子300包括在与半导体条带的纵向长度正交的第二方向（例如y维度）上延伸的迹线。在不同位线的栅极端子300之间存在迹线连续性，其中每个栅极端子穿过多个半导体条带并且在居间介电体303之上延伸。
在图4A中突出存储器单元101A和101B。还突出第三和第四存储器单元401A和401B。如所示出的，存储器单元的x维度是栅极端子300的节距（P GM ）的近似1.5倍。隔离字线16在位线之间是连续的，使得一个隔离字线16将存储器单元101A与101B隔离，以及将存储器单元401A与401B隔离。接触金属化部340将耦合到与每个半导体条带相关联的位线6，或耦合到存储节点（例如40A或40B）。包括采用三个相邻栅极端子300的第一字线10、隔离字线16与第二字线10的字线重复单元在每个位线的长度之上被复制。因此，对于在存储器阵列内共享相同位线的任何三个相邻栅极端子，两个将可操作为字线，并且一个将是可操作为隔离字线的虚拟栅极。同样地，包括第一选择晶体管35、隔离晶体管30和第二选择晶体管35的晶体管重复单元在图4A中所示出的示例中是明显的。因此，对于共享相同位线的任何三个相邻TFT，两个将是选择晶体管，并且一个将是隔离晶体管。
图4B图示了将位线金属化部和局部互连金属化部添加到图4A中所示出的结构。如所示出的，位线6包括金属化迹线，所述金属化迹线具有与半导体层302的条带平行地延伸的纵向长度。位线过孔348耦合到着陆在第一半导体端子（例如漏极半导体）上的接触金属化部340。局部互连金属化部349耦合到着陆在第二半导体端子（例如源极半导体）上的接触金属化部340。位线6跨多个字线10是连续的，而局部互连金属化部349针对每个存储器单元是分离的。
图4C图示了将MIM沟槽电容器20添加到图4B中所示出的结构。如所示出的，电容器20的节距近似等于存储器单元的节距。在一些实施例中，电容器节距是栅极端子迹线的节距的近似1.5倍。
图5A图示了根据一些示例性实施例的存储器器件结构内的顶栅TFT的扩展的横截面侧视图。如所示出的，栅极端子300具有可以随制造技术节点而变化的栅极节距P GM 。作为一个示例，栅极节距P GM 可以在30-100nm之间。栅极端子300可以具有已知为适合用于控制沟道导电性的任何组成。栅极端子300可以具有任何合适的功函数，并且可以包括元素金属层、金属合金层、和/或层压结构。在一些实施例中，栅极端子包括金属氮化物，诸如TiN。栅极端子还可以包括Al（例如TiAlN）。还可以采用其它合金成分，诸如但不限于C、Ta、W、Pt和Sn。栅极介电体320将栅极端子300与半导体层302分离。虽然可以利用已知为适合用于半导体层302的任何栅极介电材料，但是在一些示例性实施例中，栅极介电体320包括高k介电材料（例如具有大于9的体相对介电常数）的至少一层。示例性的高k材料包括电阻性金属氧化物，诸如但不限于Al2O3、HfO2和HfAlOx。介电间隔件330将栅极端子300与接触金属化部340横向分离。介电间隔件330可以是任何介电体，诸如但不限于二氧化硅、氮化硅、或氮氧化硅、或任何已知的低k材料。
接触金属化部340可以具有已知向半导体层302提供合适接触的任何组成。接触金属化部340可以与半导体层302的界面形成肖特基或欧姆结。接触金属化部340可以包括例如一个或多个金属或金属化合物。在一些实施例中，接触金属化部340在半导体层302的界面处（即与半导体层302直接接触地）包括金属氮化物。金属氮化物可以供应良好的稳定性并且不容易氧化。示例性金属氮化物包括TiN、TaN和WN。在其它示例性实施例中，接触金属化部340在半导体层302的界面处（即与半导体层302直接接触地）包括贵金属（例如Pt）。
在图5A中进一步图示了字线分路器迹线310。如所示出的，字线分路器迹线310包括具有节距P WLS 的金属化迹线。如以上所指出的，分路器迹线节距P WLS 可以是栅极节距P GM 的近似1.5倍。尽管字线分路器迹线310可以以任何方式耦合到对应的栅极端子300，但在一些实施例中，字线分路器迹线310通过针对位线所采用的相同金属化位面（例如图3中的M6）而耦合到栅极端子迹线。尽管存储器阵列的大多数可以具有在图4B中所图示的布局，但是可以在阵列内周期性地采用位线位置以将字线分路器迹线310互连到栅极端子300。图5B图示了根据一些实施例的存储器器件结构500的自顶向下的平面视图。存储器器件结构500大体上如以上在存储器器件22（图1C）的上下文中所描述的那样，其中添加了位线中断510。位线中断510定位在字线分路器迹线与叠覆的栅极端子之间的互连点处。
图5C图示了根据一些实施例的存储器器件结构的自顶向下的平面视图。图5C中的视图是位线中断510周围的存储器阵列的扩展。如所示出的，在不存在位线迹线的情况下，可以采用局部互连金属化部520和525来分别在字线分路器迹线310和栅极端子300之间提供电连接。在所图示的示例中，第一过孔515在两个相邻的半导体条带之间经过，并且可以利用对于介电体303是选择性的并且对于半导体层302是非选择性的蚀刻过程而被制造。一个或多个过孔515着陆在一个或多个接触金属化部341上。一个或多个过孔518着陆在栅极端子（字线）300上，并且着陆在一个或多个接触金属化部341上。局部互连金属化部520和525于是通过一个或多个接触金属化部341而连接在一起。可替换地，局部互连金属化部520和525可以在更高的互连金属化位面处连接在一起，或者局部互连金属化部520和525的多边形可以被合并以在位线金属化位面处将栅极端子迹线和字线分路器迹线用带固定在一起。
在现在描述了某些结构特征的情况下，现在进一步详细地描述这样的特征的制造。图6是一流程图，其图示了根据一些实施例的用于制造存储器器件的方法601。方法601在操作605处开始，其中接收衬底。衬底有利地包括诸如硅层之类的单晶半导体层，在所述单晶半导体层上可以形成FET。在操作610处，FET通过使用任何已知技术而被制造，并且与BEOL金属化位面互连以形成外围FET电路。在一些示例中，n型和p型FET二者在操作610处被制造并且被互连到CMOS外围电路中。在操作620处，TFT和MIM电容器被制造在FET电路之上的BEOL金属化位面内。在一些示例性实施例中，TFT被制造在外围电路之上的金属化位面中，并且MIM电容器被制造在TFT之上的金属化位面中。TFT被互连到MIM电容器，其中迹线被制造在这些相同的金属化位面处以形成存储器阵列。然后在操作630处完成方法630，其中制造一个或多个顶部金属化位面以将存储器阵列与外围电路互连。
图7是一流程图，其图示了根据方法601的一些顶部栅极实施例的用于制造存储器器件的方法701。方法701在操作705处开始，其中接收包括外围电路的衬底。在操作705处所接收的衬底可以已经在方法701的上游被处理，例如以制造FET以及在FET之上的BEOL互连金属化部的一个或多个位面。
在操作710处，在外围电路的顶部介电层之上形成半导体条带。操作710可以引起已知为适合用于所期望的半导体组成和微结构的任何沉积过程。例如，可以采用物理气相沉积（PVD）、化学气相沉积（CVD）、e束沉积（EBD）或脉冲式激光沉积（PLD）中的任一个来沉积半导体薄膜。在其中在操作710处沉积一层氧化物半导体的一些实施例中，任何上述材料可以作为毯层而被沉积在衬底之上。半导体层然后可以例如利用任何已知的光刻掩模图案化过程、继之以已知为适合用于半导体材料的任何半导体蚀刻过程而被图案化。在一些实施例中，例如，采用各向异性干法（等离子体）蚀刻来将半导体层图案化成多个条带，所述多个条带形成在第一（例如列）方向上延伸的2D格栅图案。
方法701在操作715处继续，其中栅极介电层被毯式沉积在半导体条带之上。操作715可以引起已知为适合用于所期望的介电膜的任何沉积过程。例如，可以采用CVD或原子层沉积（ALD）中的任一个来沉积常规或高k栅极介电层的薄膜。在一些实施例中，利用低温过程（例如在350℃以下）来沉积栅极介电体。
可替换地，可以合并操作710和715，其中在沉积半导体和栅极介电材料二者之后执行条带的图案化。结果得到的材料堆叠然后可以利用例如多步骤蚀刻过程而被蚀刻。
方法701在操作720处继续，其中在栅极介电层之上形成牺牲栅极条带。可以在操作720处采用任何加性和/或减性处理技术来形成牺牲栅极。在一些实施例中，在栅极介电层之上沉积牺牲材料薄膜。牺牲材料可以具有如下任何组成：所述组成可以以高保真度被图案化，并且后续以对于栅极介电体和/或周围介电体而言充足的选择性被移除。在一些实施例中，牺牲材料是硅（例如多晶或非晶的）。牺牲材料的膜然后可以被掩蔽（例如利用任何感光材料），并且掩模被图案化（例如利用本领域中已知的任何光刻技术）成2D格栅图案，所述2D格栅图案包括在与列方向正交的行方向上延伸并且在半导体条带之上相交或穿过的条带。牺牲材料然后通过利用适合用于牺牲材料组成的任何蚀刻过程来蚀刻掉未经掩蔽的部分而被图案化。牺牲材料的蚀刻可以停在栅极介电层上，例如在半导体层的其它区之上留下栅极介电体的至少部分厚度。在其中牺牲材料的蚀刻不供应对于栅极介电体而言完美选择性的一些实施例中，在不受牺牲栅极保护的区中剩余的栅极介电体的厚度可以具有比牺牲栅极之下的栅极介电体的厚度更小（例如小1-5nm）的厚度。
方法701在操作725处继续，其中至少沿着牺牲栅极的侧壁而形成介电间隔件。可以有利地利用自对准的过程来形成介电间隔件，所述自对准的过程不依赖于光刻图案化技术。在一些实施例中，操作725引起介电材料的沉积以及介电材料的各向异性的（毯式）回蚀。虽然所沉积的介电材料可以是已知为适合用于FET的上下文中的栅极间隔件的任何，但是在一些示例性实施例中，介电材料具有在5.0以下的相对介电常数。诸如掺杂碳的硅（SiC）的一个示例性化合物取决于其具体组成、缺陷密度等等可以具有在5.0以上或以下的介电常量。诸如掺杂碳的氮化硅（SiCN）之类的化合物再次取决于其具体组成等等也可以具有在5.0以下的k值。例如，一些氮氧化硅（SiON）组成取决于其氮含量和缺陷密度也可以是合适的。与3.9的k值相关联的二氧化硅（SiO2）还可以被视为在栅极间隔件的上下文中的低k介电体。还可以在操作725处沉积具有在二氧化硅的相对介电常数以下的相对介电常数的材料，诸如但不限于掺杂碳的氧化硅（SiOC(H)）、聚酰亚胺、HSQ或MSQ。然而，由于这些材料可能对后续处理非常敏感，所以其使用可能进一步引起多层堆叠的沉积，所述多层堆叠的顶层是较高k材料以保护敏感低k材料的下层。在介电材料沉积之后，可以执行诸如各向异性干法（等离子体）蚀刻之类的任何各向异性蚀刻，以蚀刻通过（多个）介电材料层，其中仅仅沿着足够高度的形貌剩余结果得到的间隔件。牺牲栅极的垂直高度可以按需要增大，其中添加了介电封盖层以有助于沿着牺牲栅极保留间隔件。
方法701在操作730处继续，其中利用间隙-填充介电体使到目前为止形成的结构平面化。可以在操作730处采用已知具有合适的间隙填充性质的任何介电材料。在一些示例性实施例中，介电材料是通过间隙-填充技术沉积的低k材料，所述间隙-填充技术诸如但不限于低于大气压的可流动氧化物沉积技术和/或旋涂应用技术。一些示例性可流动介电体是聚合物，所述聚合物后续利用一个或多个化学过程和/或热过程来处理以固化并且密化介电材料。如果需要，则平面化过程（例如化学-机械抛光）可以移除任何沉积超负荷，以使牺牲栅极材料的顶表面与周围介电体的顶表面平面化。
方法701在操作735处继续，其中利用栅电极/端子材料来替换牺牲栅极材料。栅极替换可以引起本领域中已知的任何减性和/或加性处理技术。在一些实施例中，牺牲栅极材料对于下面的栅极介电体而言选择性地被移除（蚀刻）。在一些实施例中，牺牲栅极材料对于相邻的介电间隔件而言选择性地被移除（蚀刻）。在一些实施例中，牺牲栅极材料对于间隙-填充介电体而言选择性地被移除（蚀刻）。对牺牲栅极材料的移除可以是通过例如湿法化学或干法（等离子体）处理。栅极端子材料然后可以通过使用任何（多种）镶嵌技术而被回填到结果得到的开口中。在一些实施例中，栅电极材料通过使用适合用于材料的任何技术而被沉积。可以通过CMP来移除沉积超负荷，以使栅电极材料的顶表面与（多个）周围介电体的顶表面平面化。
方法701在操作740处继续，其中间隙-填充介电体被图案化以暴露每个半导体条带内的半导体端子区（源极和漏极）。在这时可以移除在端子开口内剩余的任何栅极介电体。在暴露半导体层后，然后利用接触金属化部来回填接触开口。一种或多种接触材料的回填可以是通过例如任何（多种）镶嵌技术。可以通过CMP来再次移除沉积超负荷，以使接触材料的顶表面与（多个）周围介电体和/或栅极端子的顶表面平面化。
可以在操作740处采用任何加性和/或减性处理技术。在一些实施例中，应用（例如任何感光材料的）掩模，使掩模图案化（例如利用本领域中已知的任何光刻技术），并且对未经掩蔽的间隙-填充介电体进行蚀刻。蚀刻过程可以是本领域中已知为适合用于特定介电体组成的任何蚀刻过程。在一些实施例中，在操作740处利用对于介电间隔件而言足够选择性的蚀刻过程来对间隙-填充介电体进行蚀刻，以便将接触开口自对准到介电间隔件的外边缘。如果利用对于栅极介电体而言也是选择性的蚀刻过程来移除间隙-填充介电体，则可以利用将保留介电间隔件的任何蚀刻过程来执行对栅极介电体的后续蚀刻。这样的自对准的接触（SAC）蚀刻可以提供对TFT沟道的长度的良好控制，并且实现高存储器阵列密度。
在操作750处，根据任何已知的技术来执行MIM沟槽电容器处理。然后可以完成任何剩余的BEOL金属化位面，以使存储器器件大体上完成。
图8图示了采用存储器器件850的数据服务器机器和移动计算平台，存储器器件850包括例如如在本文中别处所描述的BEOL TFT。服务器机器806可以是任何商用服务器，例如包括设置在机架内并且联网在一起以用于电子数据处理的任何数目的高性能计算平台，服务器机器806在示例性实施例中包括经封装的单片或MCM IC-eDRAM器件。移动计算平台805可以是被配置用于电子数据显示、电子数据处理、无线电子数据传输等等中每一个的任何便携式设备。例如，移动计算平台805可以是平板设备、智能电话、膝上型计算机等等中的任一个，并且可以包括显示屏（例如电容性、电感性、电阻性或光学触摸屏）、芯片层级或封装层级集成系统810和电池815。
设置在集成系统810内，衬底860包括eDRAM 830和处理器电路840（例如微处理器、多核微处理器、图形处理器等等）。eDRAM 830包括1C-1TFT单元，其中每个单元包括例如如在本文中别处所描述的BEOL TFT 831和BEOL电容器832。对于单片实施例，衬底860是半导体芯片。对于MCM实施例，衬底860可以是任何封装衬底，或插入件。处理器电路840或分离的RFIC芯片可以进一步耦合到天线（未示出）以实现包括但不限于以下各项的多个无线标准或协议中的任一个：Wi-Fi (IEEE 1402.11族)、WiMAX (IEEE 802.16 族)、IEEE 802.20、长期演进 (LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物、以及被标明为3G、4G、5G和超越这些的任何其它无线协议。
图9是根据一些实施例的电子计算设备的功能框图。计算设备900可以存在于例如平台805或服务器机器806内部。设备900此外包括母板902，母板902托管诸如但不限于处理器904（例如应用处理器）之类的多个组件。处理器904可以物理和/或电耦合到母板902。在一些示例中，处理器904包括被封装在处理器904内的集成电路管芯。一般而言，术语“处理器”或“微处理器”可以指代处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以被进一步存储在寄存器和/或存储器中的其它电子数据的任何设备或设备部分。
在各种示例中，一个或多个通信芯片906还可以物理和/或电耦合到母板902。在另外的实现方式中，通信芯片906可以是处理器904的部分。取决于其应用，计算设备900可以包括其它组件，所述其它组件可以或可以不物理和电耦合到母板902，和/或与处理器904封装，和/或与处理器904单片地集成。这些其它组件包括但不限于易失性存储器（例如eDRAM，其可以此外并入例如如在本文中别处所描述的至少一个氧化物半导体TFT结构）、非易失性存储器（例如ROM）、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片集、天线、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（GPS）设备、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储设备（诸如硬盘驱动器、固态驱动器（SSD）、致密盘（CD）、数字通用盘（DVD）等等）等等。
通信芯片906可以使能实现无线通信以用于将数据传递到计算设备900以及从计算设备900传递数据。术语“无线”及其派生词可以用于描述电路、设备、系统、方法、技术、通信信道等等，它们可以通过使用经调制的电磁辐射、通过非固体介质来传送数据。术语不暗示相关联的设备不包含任何导线，尽管在一些实施例中它们可能不包含。通信芯片906可以实现包括但不限于本文中别处所描述的无线标准或协议的多个无线标准或协议中的任一个。如所讨论的，计算设备900可以包括多个通信芯片906。例如，第一通信芯片可以专用于较短程无线通信，诸如Wi-Fi和蓝牙，并且第二通信芯片可以专用于较长程无线通信，诸如GPS、‎EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO以及其它。
虽然本文中所阐述的某些特征已经参考各种实现方式而被描述，但是该描述不意图以限制性意义解释。因此，对于本公开所涉及领域的技术人员而言清楚的本文中所描述的实现方式以及其它实现方式的各种修改被视为处于本公开的精神和范围内。
将认识到，本公开的原理不限于这样描述的实施例，而是可以在不偏离所附权利要求的范围的情况下在具有修改和变更的情况下被实践。例如，以上实施例可以包括如以下进一步提供的特征的具体组合。
在一个或多个第一示例中，一种集成电路存储器器件包括：第一电容器，其具有在第一电路节点处电耦合到第一薄膜晶体管的第一半导体端子的端子；第二电容器，其具有在第二电路节点处电耦合到第二薄膜晶体管的第一半导体端子的端子；以及第三薄膜晶体管，其具有电耦合到第一电路节点的第一半导体端子以及电耦合到第二电路节点的第二半导体端子。所述存储器器件包括：电耦合到第一晶体管的栅极端子的第一字线、电耦合到第二晶体管的栅极端子的第二字线、电耦合到第三晶体管的栅极端子的隔离字线、以及电耦合到第一晶体管的第二半导体端子并且电耦合到第二晶体管的第二半导体端子的位线。
在一个或多个第二示例中，对于第一示例中的任何示例，第一电容器和第二电容器包括电耦合到参考电压源的第二端子，第一字线电耦合到可操作以使第一字线偏置到正电压的第一字线驱动器，第二字线电耦合到可操作以使第二字线偏置到正电压的第二字线驱动器，并且隔离字线电耦合到可操作以维持隔离字线上的负电压的第三字线驱动器。
在一个或多个第三示例中，对于第一或第二示例中的任何示例，第一晶体管、第二晶体管和第三晶体管的半导体端子包括半导体材料的连续层的部分，所述半导体材料包括氧。
在一个或多个第四示例中，对于第一、第二或第三示例中的任何示例，隔离字线连同第一字线和第二字线包括字线重复单元，所述字线重复单元包括三个相邻的栅极端子迹线。位线是被多个字线重复单元穿过的多个位线中的一个。电耦合到位线中单独一个的所有晶体管的半导体端子包括：包括氧并且在与位线平行的方向上延伸的半导体材料的连续条带的部分。
在一个或多个第五示例中，对于第四示例中的任何示例，三个栅极端子迹线穿过多个半导体条带，并且条带中的单独多个对应于耦合到位线中的单独多个的晶体管。
在一个或多个第六示例中，对于第一、第二、第三、第四或第五示例中的任何示例，第一晶体管、第二晶体管和第三晶体管在栅极端子与非晶或多晶半导体材料之间包括栅极介电体。第一接触金属化部与第一晶体管的第二半导体端子接触。第二接触金属化部与第二晶体管的第二半导体端子接触。第三接触金属化部与第一晶体管的第一半导体端子以及第三晶体管的第一半导体端子接触。第四接触金属化部与第二晶体管的第一半导体端子以及第三晶体管的第二半导体端子接触，并且接触金属化部通过介电间隔件而与栅极端子分离。
在一个或多个第七示例中，对于第六示例中的任何示例，第一字线包括第一晶体管的栅极端子，以及在与第一晶体管的栅极端子平行的方向上延伸的互连金属化迹线，其中互连金属化迹线在至少两个点中电耦合到第一晶体管的栅极端子。
在一个或多个第八示例中，对于第七示例中的任何示例，第二字线包括第二晶体管的栅极端子，以及在与第二晶体管的栅极端子平行的方向上延伸并且在至少两个点中电耦合到第二晶体管的栅极端子的互连金属化迹线。
在一个或多个第九示例中，对于第八示例中的任何示例，耦合到第一栅极端子和第二栅极端子的互连金属化迹线与彼此相邻，并且具有等于栅极端子节距的近似1.5倍的节距。
在一个或多个第十示例中，对于第八或第九示例中的任何示例，互连金属化迹线在晶体管下方的金属化位面内。位线在晶体管上方的金属化位面内包括互连金属化迹线。互连金属化迹线通过在晶体管上方的金属化位面而耦合到栅极端子。
在一个或多个第十一示例中，对于第一直到第十示例中的任何示例，半导体材料包括氧化铟镓锌（IGZO）。
在一个或多个第十二示例中，对于第一直到第十一示例中的任何示例，第一电容器端子和第二电容器端子在栅极端子上方包括金属化位面。位线在栅极端子与电容器端子之间的金属化位面内包括互连金属化迹线。
在一个或多个第十三示例中，对于第十二示例中的任何示例，电容器端子通过在与位线互连金属化迹线相同的金属化位面内所制造的金属化迹线而电耦合到第一晶体管和第二晶体管的第一端子。
在一个或多个第十四示例中，对于第一直到第十三示例中的任何示例，电容器包括第二端子，所述第二端子通过一个或多个金属化位面而电耦合到包括多个场效应晶体管（FET）的偏置电路。FET中的单独多个包括单晶半导体沟道，并且偏置电路可操作以将第二电容器端子系接到参考电势。
在一个或多个第十五示例中，对于第十四示例中的任何示例，字线通过一个或多个金属化位面而电耦合到包括第二多个FET的行电路。位线通过一个或多个金属化位面而电耦合到包括第三多个FET的列电路。
在一个或多个第十六示例中，一种计算机平台包括一个或多个处理器，以及如在第一直到第十五示例中任一个中的存储器器件。
在一个或多个第十七示例中，一种集成电路存储器器件包括外围电路，所述外围电路包括多个场效应晶体管（FET）。FET中的单独多个包括单晶半导体沟道。所述存储器器件还包括与外围电路单片集成的存储器单元阵列。阵列包括多个薄膜晶体管（TFT），所述薄膜晶体管电耦合到在行方向上延伸的字线以及在与行方向正交的列方向上延伸的位线。TFT中的单独多个采用多晶或非晶半导体沟道。外围电路包括第一列电路，所述第一列电路中的至少一部分驻留在阵列的占用空间内，所述第一列电路定位在阵列的第一边缘处并且电耦合到第一位线。外围电路包括第二列电路，所述第二列电路中的至少一部分驻留在阵列的占用空间内，所述第二列电路定位在阵列的与第一边缘相对的第二边缘处并且电耦合到第二位线。外围电路包括行电路，所述行电路中的全部驻留在阵列的占用空间内，所述行电路定位在第一列电路和第二列电路之间并且电耦合到字线。外围电路包括控制电路，所述控制电路中的至少一部分驻留在阵列的占用空间内，所述控制电路定位在第一列电路和第二列电路之间并且在行电路的相对侧上。
在一个或多个第十八示例中，对于第十七示例中的任何示例，第一列电路包括第一位线感测放大器。第二列电路包括第二位线感测放大器。控制电路包括第一控制电路，所述第一控制电路定位在行电路的第一侧上并且电耦合到第一列电路和第二列电路的相邻的第一部分。控制电路包括第二控制电路，所述第二控制电路定位在行电路的与第一控制电路相对的第二侧上，并且电耦合到第一列电路和第二列电路的相邻的第二部分。
在一个或多个第十九示例中，对于第十八示例中的任何示例，阵列包括具有第一端子的电容器，所述第一端子电耦合到TFT中的单独多个的第一半导体端子。第一多个TFT的第二半导体端子一起电耦合到位线中的第一个。第二多个TFT的栅极端子一起电耦合到字线中的第一个。第三多个TFT的栅极端子一起电耦合到字线中的第二个。第三多个TFT的第一半导体端子和第二半导体端子电耦合到电容器的第一端子。
在一个或多个第二十示例中，对于第十九示例中的任何示例，行电路包括：第一字线驱动器电路，其可操作以使字线中任何第一字线偏置到正电压；第二字线驱动器电路，其可操作以在任何第一字线被偏置到正电压的时候使字线中的第二字线偏置到负电压。
在一个或多个第二十一示例中，一种制造集成电路存储器器件的方法包括：将半导体薄膜沉积在介电材料之上；将栅极介电体沉积在半导体薄膜之上；至少将半导体薄膜图案化成在第一方向上延伸的多个平行条带；形成穿过半导体条带的多个平行栅电极；在半导体条带之上以及在栅电极之间形成接触金属化部，接触金属化部通过介电间隔件而与栅电极分离；形成位线，其在半导体条带中的单独多个之上包括金属化迹线，位线电耦合到对应半导体条带内的多个漏极区；以及在半导体条带中的单独多个之上形成多个电容器，电容器电耦合到对应半导体条带内的多个源极区。
在一个或多个第二十二示例中，对于第二十一示例中的任何示例，半导体包括氧，并且对于每三个相邻的栅电极，位线电耦合到两个漏极区。
在一个或多个第二十三示例中，对于第二十一或第二十二示例中的任何示例，所述方法此外包括在外围电路之上沉积半导体薄膜之前形成外围电路。形成外围电路此外包括形成多个场效应晶体管（FET）结构以及形成一个或多个金属化位面，所述金属化位面将FET结构互连到外围电路中。形成电容器此外包括在位线上方的金属化位面中形成金属-绝缘体-金属电容器。
在一个或多个第二十四示例中，对于第二十一直到第二十三示例中的任何示例，所述方法此外包括在半导体薄膜下方的金属化位面中形成多个字线分路器，字线分路器中的单独多个包括金属化迹线，所述金属化迹线与栅电极平行地延伸并且在沿着栅电极的长度的两个或更多个点处电耦合到栅电极中的一个。
在一个或多个第二十五示例中，对于在第二十四示例中的每三个相邻的栅电极，存在一对字线分路器。
在一个或多个第二十六示例中，对于第二十一直到第二十五示例中的任何示例，形成栅电极此外包括：在栅极介电体之上形成牺牲栅极；沿着牺牲栅极的侧壁而形成介电间隔件；在牺牲栅极和介电间隔件之上沉积间隙-填充材料；使间隙-填充材料与牺牲栅极平面化；移除牺牲栅极而不移除介电间隔件；以及将栅电极沉积在通过移除牺牲栅极所生成的开口中。
在一个或多个第二十七示例中，对于第二十六示例中的任何示例，形成介电间隔件此外包括将介电材料沉积在牺牲栅极和栅极介电体之上，以及将介电材料各向异性地蚀刻成介电间隔件，蚀刻停在栅极介电体上。
在一个或多个第二十八示例中，对于第二十六或第二十七示例中的任何示例，形成接触金属化部此外包括：移除与间隔件相邻的间隙-填充材料而不移除介电间隔件；移除不受栅电极、介电间隔件或间隙-填充材料保护的栅极介电体；沉积接触金属化部；以及使源极/漏极接触金属化部与间隙填充材料平面化。
在一个或多个第二十九示例中，对于第二十一直到第二十八示例中的任何示例，沉积半导体薄膜此外包括沉积氧化锡、氧化锌或氧化钛的非晶薄膜。
在一个或多个第三十示例中，一种制造集成电路存储器器件的方法包括：形成包括多个场效应晶体管（FET）的外围电路，所述场效应晶体管具有单晶半导体沟道材料；以及形成与外围电路单片集成的存储器单元阵列。阵列包括多个薄膜晶体管（TFT），所述薄膜晶体管电耦合到在行方向上延伸的字线以及在与行方向正交的列方向上延伸的位线，其中TFT中的单独多个利用多晶或非晶半导体沟道材料来被制造。外围电路包括第一列电路，所述第一列电路中的至少一部分驻留在阵列的占用空间内，所述第一列电路定位在阵列的第一边缘处并且电耦合到位线的第一子集。外围电路包括第二列电路，所述第二列电路中的至少一部分驻留在阵列的占用空间内，所述第二列电路定位在阵列的与第一边缘相对的第二边缘处并且电耦合到位线的第二子集。外围电路包括行电路，所述行电路中的全部驻留在阵列的占用空间内，所述行电路定位在第一列电路和第二列电路之间并且电耦合到字线。外围电路包括控制电路，所述控制电路中的至少一部分驻留在阵列的占用空间内，所述控制电路定位在第一列电路和第二列电路之间并且在行电路的相对侧上。
在一个或多个第三十一示例中，对于第三十示例中的任何示例，第一列电路包括第一位线感测放大器，第二列电路包括第二位线感测放大器，并且控制电路包括第一控制电路和第二控制电路，所述第一控制电路定位在行电路的第一侧上并且电耦合到第一列电路和第二列电路的相邻的第一部分，所述第二控制电路定位在行电路的与第一控制电路相对的第二侧上并且电耦合到第一列电路和第二列电路的相邻的第二部分。
在一个或多个第三十二示例中，对于第三十或第三十一示例中的任何示例，所述阵列包括具有第一端子的电容器，所述第一端子电耦合到TFT中的单独多个的第一半导体端子。第一多个TFT的第二半导体端子一起电耦合到位线中的第一个。第二多个TFT的栅极端子一起电耦合到字线中的第一个。第三多个TFT的栅极端子一起电耦合到字线中的第二个。第三多个TFT的第一半导体端子和第二半导体端子电耦合到电容器的第一端子。
在一个或多个第三十三示例中，对于第三十二示例中的任何示例，位线的第一子集是与存储器阵列的偶数编号的列相互交错的存储器阵列的奇数编号的列。
然而，以上实施例在该方面中不受限制，并且在各种实现方式中，以上实施例可以包括尝试这样的特征的仅仅子集，尝试这样的特征的不同次序，尝试这样的特征的不同组合，和/或尝试除了明确列出的那些特征之外的附加特征。本发明的范围因此应当参考所附权利要求、连同这样的权利要求被授权给的等同物的全范围来被确定。

Claims (25)

1.一种集成电路存储器器件，包括：
第一电容器，其具有在第一电路节点处电耦合到第一薄膜晶体管的第一半导体端子的端子；
第二电容器，其具有在第二电路节点处电耦合到第二薄膜晶体管的第一半导体端子的端子；
第三薄膜晶体管，其具有电耦合到第一电路节点的第一半导体端子以及电耦合到第二电路节点的第二半导体端子；
电耦合到第一晶体管的栅极端子的第一字线；
电耦合到第二晶体管的栅极端子的第二字线；
电耦合到第三晶体管的栅极端子的隔离字线；以及
电耦合到第一晶体管的第二半导体端子并且电耦合到第二晶体管的第二半导体端子的位线。
2.根据权利要求1所述的器件，其中：
第一电容器和第二电容器包括电耦合到参考电压源的第二端子；
第一字线电耦合到可操作以使第一字线偏置到正电压的第一字线驱动器；
第二字线电耦合到可操作以使第二字线偏置到正电压的第二字线驱动器；并且
隔离字线电耦合到可操作以维持隔离字线上的负电压的第三字线驱动器。
3.根据权利要求1所述的器件，其中：
第一晶体管、第二晶体管和第三晶体管的半导体端子包括半导体材料的连续层的部分，所述半导体材料包括氧。
4.根据权利要求1所述的器件，其中：
隔离字线连同第一字线和第二字线包括字线重复单元，所述字线重复单元包括三个相邻的栅极端子迹线；
位线是被多个字线重复单元穿过的多个位线中的一个；并且
电耦合到位线中单独一个的所有晶体管的半导体端子包括：包括氧并且在与位线平行的方向上延伸的半导体材料的连续条带的部分。
5.根据权利要求4所述的器件，其中三个栅极端子迹线穿过多个半导体条带，并且条带中的单独多个对应于耦合到位线中的单独多个的晶体管。
6.根据权利要求1所述的器件，其中：
第一晶体管、第二晶体管和第三晶体管在栅极端子与非晶或多晶半导体材料之间包括栅极介电体；
第一接触金属化部与第一晶体管的第二半导体端子接触；
第二接触金属化部与第二晶体管的第二半导体端子接触；
第三接触金属化部与第一晶体管的第一半导体端子以及第三晶体管的第一半导体端子接触；
第四接触金属化部与第二晶体管的第一半导体端子以及第三晶体管的第二半导体端子接触；并且
接触金属化部通过介电间隔件而与栅极端子分离。
7.根据权利要求6所述的器件，其中第一字线包括第一晶体管的栅极端子，以及在与第一晶体管的栅极端子平行的方向上延伸的互连金属化迹线，其中互连金属化迹线在至少两个点中电耦合到第一晶体管的栅极端子。
8.根据权利要求7所述的器件，其中第二字线包括第二晶体管的栅极端子，以及在与第二晶体管的栅极端子平行的方向上延伸并且在至少两个点中电耦合到第二晶体管的栅极端子的互连金属化迹线。
9.根据权利要求8所述的器件，其中：
耦合到第一栅极端子和第二栅极端子的互连金属化迹线与彼此相邻，并且具有等于栅极端子节距的近似1.5倍的节距。
10.根据权利要求9所述的器件，其中：
互连金属化迹线在晶体管下方的金属化位面内；
位线在晶体管上方的金属化位面内包括互连金属化迹线；并且
互连金属化迹线通过在晶体管上方的金属化位面而耦合到栅极端子。
11.根据权利要求1所述的器件，其中半导体材料包括氧化铟镓锌（IGZO）。
12.根据权利要求1所述的器件，其中：
第一电容器端子和第二电容器端子在栅极端子上方包括金属化位面；并且
位线在栅极端子与电容器端子之间的金属化位面内包括互连金属化迹线。
13.根据权利要求12所述的器件，电容器端子通过在与位线互连金属化迹线相同的金属化位面内所制造的金属化迹线而电耦合到第一晶体管和第二晶体管的第一端子。
14.根据权利要求1所述的器件，其中：
电容器包括第二端子，所述第二端子通过一个或多个金属化位面而电耦合到包括多个场效应晶体管（FET）的偏置电路；
FET中的单独多个包括单晶半导体沟道；并且
偏置电路可操作以将第二电容器端子系接到参考电势。
15.根据权利要求14所述的器件，其中：
字线通过一个或多个金属化位面而电耦合到包括第二多个FET的行电路；并且
位线通过一个或多个金属化位面而电耦合到包括第三多个FET的列电路。
16.一种计算机平台，包括：
一个或多个处理器；以及
根据权利要求1-15中任一项所述的存储器器件。
17.一种集成电路存储器器件，包括：
包括多个场效应晶体管（FET）的外围电路，其中FET中的单独多个包括单晶半导体沟道；以及
与外围电路单片集成的存储器单元阵列，阵列包括多个薄膜晶体管（TFT），所述薄膜晶体管电耦合到在行方向上延伸的字线以及在与行方向正交的列方向上延伸的位线，其中TFT中的单独多个采用多晶或非晶半导体沟道，并且其中外围电路包括：
第一列电路，其中的至少一部分驻留在阵列的占用空间内，所述第一列电路定位在阵列的第一边缘处并且电耦合到第一位线；
第二列电路，其中的至少一部分驻留在阵列的占用空间内，所述第二列电路定位在阵列的与第一边缘相对的第二边缘处并且电耦合到第二位线；
行电路，其中的全部驻留在阵列的占用空间内，所述行电路定位在第一列电路和第二列电路之间并且电耦合到字线；以及
控制电路，其中的至少一部分驻留在阵列的占用空间内，所述控制电路定位在第一列电路和第二列电路之间并且在行电路的相对侧上。
18.根据权利要求17所述的器件，其中：
第一列电路包括第一位线感测放大器；
第二列电路包括第二位线感测放大器；并且
控制电路包括：
第一控制电路，其定位在行电路的第一侧上并且电耦合到第一列电路和第二列电路的相邻的第一部分；以及
第二控制电路，其定位在行电路的与第一控制电路相对的第二侧上，并且电耦合到第一列电路和第二列电路的相邻的第二部分。
19.根据权利要求18所述的器件，其中：
阵列包括具有第一端子的电容器，所述第一端子电耦合到TFT中的单独多个的第一半导体端子；
第一多个TFT的第二半导体端子一起电耦合到位线中的第一个；
第二多个TFT的栅极端子一起电耦合到字线中的第一个；
第三多个TFT的栅极端子一起电耦合到字线中的第二个；并且
第三多个TFT的第一半导体端子和第二半导体端子电耦合到电容器的第一端子。
20.根据权利要求19所述的器件，其中行电路包括：
第一字线驱动器电路，其可操作以使字线中任何第一字线偏置到正电压；以及
第二字线驱动器电路，其可操作以在任何第一字线被偏置到正电压的时候使字线中的第二字线偏置到负电压。
21.一种制造集成电路存储器器件的方法，所述方法包括：
将半导体薄膜沉积在介电材料之上；
将栅极介电体沉积在半导体薄膜之上；
至少将半导体薄膜图案化成在第一方向上延伸的多个平行条带；
形成穿过半导体条带的多个平行栅电极；
在半导体条带之上以及在栅电极之间形成接触金属化部，接触金属化部通过介电间隔件而与栅电极分离；
形成位线，其在半导体条带中的单独多个之上包括金属化迹线，位线电耦合到对应半导体条带内的多个漏极区；以及
在半导体条带中的单独多个之上形成多个电容器，电容器电耦合到对应半导体条带内的多个源极区。
22.根据权利要求21所述的方法，其中：
半导体包括氧；并且
对于每三个相邻的栅电极，位线电耦合到两个漏极区。
23.根据权利要求21所述的方法，此外包括：
在外围电路之上沉积半导体薄膜之前形成外围电路，其中形成外围电路此外包括：
形成多个场效应晶体管（FET）结构；以及
形成一个或多个金属化位面，所述金属化位面将FET结构互连到外围电路中；并且
其中形成电容器此外包括在位线上方的金属化位面中形成金属-绝缘体-金属电容器。
24.根据权利要求21所述的方法，此外包括：
在半导体薄膜下方的金属化位面中形成多个字线分路器，字线分路器中的单独多个包括金属化迹线，所述金属化迹线与栅电极平行地延伸并且在沿着栅电极的长度的两个或更多个点处电耦合到栅电极中的一个。
25.根据权利要求24所述的方法，其中对于每三个相邻的栅电极，存在一对字线分路器。
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