JPWO2012086104A1 - 半導体装置 - Google Patents

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Abstract

半導体装置（１００）の製造方法は、基板（１０１）上に第１の絶縁膜（１０２）を形成する工程（ａ）と、第１の絶縁膜（１０２）上に、導電膜（１０４）を形成する工程（ｂ）と、導電膜（１０４）上に、第１のポリシリコン膜（１０５）を形成する工程（ｃ）と、導電膜（１０４）及び第１のポリシリコン膜（１０５）を含む積層膜をパターニングし、中央部（１２１）と、中央部（１２１）の両側に位置する端部（１２２）とを含む第１のパターンを形成する工程（ｄ）と、積層膜における少なくとも中央部（１２１）上に、シリサイド膜（１０６）を形成する工程（ｅ）とを備える。工程（ｂ）と工程（ｃ）との間に、中央部（１２１）となる領域において導電膜（１０４）の一部を除去して分離部分（１１３）を形成する工程（ｆ）を更に備える。

Description

本開示は、半導体装置に関し、特に、ヒューズ素子の特性改善に関する。
ＣＭＯＳ（Complementary Metal Oxide Semiconductor ）集積回路において、情報を永久的に記憶させるため、また、回路を永久的に接続させるために、広くヒューズが使用されている。一般的なヒューズでは、溶断の際に近傍の装置が破壊するのを回避するために、パッシベーション膜を意図的に除去してヒューズ材料用の空間を設けていた。
これを改良した技術として、ポリシリコン膜とシリサイド膜とを含んだヒューズが提案されている（特許文献１）。このようなヒューズについて、図１０（ａ）に模式的な断面、図１０（ｂ）に平面図を示す（図１０（ｂ）におけるXa-Xa'線が図１０（ａ）に対応する）。
つまり、ヒューズは、シリコン基板１０上に形成された絶縁膜１１と、その上に形成されたポリシリコン膜１２と、更にその上に形成されたシリサイド膜１３とを含む。ポリシリコン膜１２及びシリサイド膜１３の側面上にはサイドウォールスペーサー１４が形成され、ヒューズ上を含むシリコン基板１０上には層間膜１５が形成されている。層間膜１５にはシリサイド膜１３に達するコンタクト１６が形成され、これにより、層間膜１５上の配線１７とヒューズとが電気的に接続されている。また、図１０（ｂ）に示す通り、ヒューズは中央部分において両端よりも幅が狭い平面形状を有する。
コンタクト１６を通じて、シリサイド膜１３に所定のプログラム電圧を印加すると、図１０（ｃ）に示すように、シリサイドの凝集により電気的な切断部１８が形成される。ここで、ポリシリコン膜１２のドーパント量を少なくしておくと、シリサイド膜１３の断線により両端子間の抵抗（電気抵抗）を極めて高くすることができる。これにより、小型であり、且つ、ＣＭＯＳプロセスを利用して廉価に形成可能なヒューズを実現できる。更に、低電圧で溶断が可能であること、上方の絶縁膜を損傷することなくプログラム可能であること、パッシベーション膜の除去が不要であること等の性質を有し、これらはいずれも素子形成の容易化及び製造コストの低下に貢献する。
特表平１１−５１２８７９号公報
しかしながら、前記のヒューズにおいて、次のような課題が発生している。
近年、High-k膜をゲート絶縁膜として用いると共に、メタル電極を用いた構造の開発が進んでいる。これは、ゲート絶縁膜としてHigh-k膜を用いると、物理膜厚を厚く保ってゲートリーク電流の増加を避けながら、実効酸化膜厚（ＥＯＴ）を薄くすることができるからである。また、メタル電極を用いると、ゲート電極の空乏化を防止することができるからである。
図１０（ｄ）に、メタル膜上にポリシリコン膜を積層した構造であるＭＩＰＳ（Metal Inserted Poly-Si Stack）構造に、前記のヒューズを適用した場合を示す。これは、図１０（ａ）の構造において、絶縁膜１１とポリシリコン膜１２との間にメタル層１９が挿入された構造である。
このようなＭＩＰＳ構造のヒューズとした場合、当該ヒューズを溶断しても、十分な抵抗値の増加を実現できない。これは、ＭＩＰＳ構造のヒューズにおいて、ポリシリコン膜１２及びシリサイド膜１３に加えて、メタルゲートの仕事関数を調節する最下層のメタル層１９が端子間の抵抗（導電性）に関係しているからである。つまり、シリサイド膜の溶断後においても、ポリシリコン膜及び抵抗値の低い最下層のメタル層が存在するので、溶断されたヒューズの抵抗値は十分に高くはならない。
また、別の課題として、回路中にヒューズ及びアンチヒューズの両方の素子を必要とする場合が挙げられる。このような回路を実現するためには、ヒューズ及びアンチヒューズを別々に搭載する必要があるので、チップ内を占める面積の増加、プロセス工程数の増大等が生じていた。
以上に鑑み、本開示の技術の目的は、ＭＩＰＳ構造においても十分な抵抗の差違を生じさせることができるヒューズ及びアンチヒューズを含む半導体装置とその製造方法を提供することである。
前記の目的を達成するために、本開示の半導体装置の製造方法は、基板上に第１の絶縁膜を形成する工程（ａ）と、第１の絶縁膜上に、導電膜を形成する工程（ｂ）と、導電膜上に、第１のポリシリコン膜を形成する工程（ｃ）と、導電膜及び第１のポリシリコン膜を含む積層膜をパターニングし、中央部と、中央部の両側に位置する端部とを含む第１のパターンを形成する工程（ｄ）と、積層膜における少なくとも中央部上に、シリサイド膜を形成する工程（ｅ）とを備え、工程（ｂ）と工程（ｃ）との間に、中央部となる領域において導電膜の一部を除去して分離部分を形成する工程（ｆ）を更に備える。
尚、工程（ｄ）において、中央部の幅を端部の幅よりも狭くしても良い。
また、工程（ｆ）を行なわないことも可能である。
このようにすると、ヒューズ、アンチヒューズ（通電により抵抗が小さくなる素子）として使用できる半導体装置を製造できる。当該半導体装置については、後に説明する。
また、工程（ｄ）と工程（ｅ）との間に、端部のそれぞれにおいて、第１のポリシリコン膜の少なくとも一部に不純物を導入して第２のポリシリコン膜とする工程（ｇ）と、少なくとも、積層膜における中央部とそれぞれの端部との間に位置する２つの領域上に、第２の絶縁膜を形成する工程（ｈ）とを更に備え、工程（ｅ）において、積層膜における第２の絶縁膜によって分離された少なくとも３つの領域上にそれぞれシリサイド膜を形成し、工程（ｅ）の後に、前記少なくとも３つの領域上のシリサイド膜にそれぞれ接続するようにコンタクトを形成する工程（ｉ）を更に備えていても良い。
これにより、それぞれの端部の導電膜に対する電気的接続と、中央部におけるシリサイド膜に対する電気的接続とを実現できる。
また、第２のポリシリコン膜の比抵抗は、第１のポリシリコン膜の比抵抗よりも低くても良い。
これにより、端部において、シリサイド膜と導電膜との間を電気的に接続することができる。
また、工程（ａ）と工程（ｂ）との間に、第１の絶縁膜上にゲート絶縁膜を形成する工程を更に備えていても良い。
また、工程（ｄ）において、積層膜のパターニングにより、第１のパターンの他にゲート電極を形成し、工程（ｅ）において、ゲート電極における積層膜上にもシリサイド膜を形成しても良い。
このようにすると、ヒューズ、アンチヒューズとして機能する構成を、ＭＩＰＳ構造のメタルゲート電極と同時に形成することができる。つまり、製造工程数の増加を抑えることができる。
また、第１のポリシリコン膜の比抵抗は、０．０１Ωｃｍ以上であっても良い。
第１のポリシリコン膜に関する比抵抗の例として、このような値であっても良い。
また、シリサイド膜における金属対シリコンの組成比は、２未満であってもよい。
熱によりポリシリコン膜と反応してシリコンリッチ化するためには、金属対シリコンの組成比が比較的小さいシリサイド膜を形成しておくことが望ましく、例えば、２未満とする。
また、シリサイド膜は、Ｔｉ、Ｃｏ、Ｎｉ、Ｐｔ、Ｍｏ及びＷの少なくとも１つを含んでいても良い。
また、シリサイド膜は、Ｎｉ3 Ｓｉ、Ｎｉ31Ｓｉ12、Ｎｉ2 Ｓｉ、Ｎｉ3 Ｓｉ2 及びＮｉＳｉの少なくとも１つを含んでいても良い。
シリサイド膜の具体的な材料として、このような例を挙げることができる。
次に、前記の目的を達成するために、本開示の第１の半導体装置は、絶縁膜上に設けられた導電膜と、導電膜上に設けられた第１のポリシリコン膜とを備え、導電膜及び第１のポリシリコン膜を含む積層膜により、中央部と、中央部の両側に位置する端部とを含む第１のパターンが形成され、少なくとも中央部において、積層膜上にシリサイド膜が形成され、導電膜は、中央部において分離部分を有する。
このような半導体装置は、シリサイド膜に電流を流して発熱させることにより、分離部分を挟んだ端部間の電気抵抗を変化させることができ、同じパターンの素子をヒューズ、アンチヒューズとして使用できる。
尚、シリサイド膜は、所定範囲の電流が流れると、金属対シリコンの組成比が増加すると共に拡大してシリコンリッチ化シリサイド膜となり、シリコンリッチ化シリサイド膜は、導電膜の分離部分を接続するのであっても良い。
つまり、シリサイド膜に所定範囲の値の電流を流すと、中央部のシリサイド膜が過電流によって発熱する。この熱により、中央部のシリサイド膜は、その下の第１のポリシリコン膜との反応によってシリコンリッチ化（金属に対するシリコンの組成比が増加）すると共に、特に下方（第１のポリシリコン膜の側）に向かって拡大する。結果として、中央部に位置する導電膜の分離部分が、シリコンリッチ化したシリサイド膜によって接続され、端部間の抵抗が低下する。このように、シリサイド膜に対する通電によって、抵抗値が極めて高い状態から抵抗値が低い状態に変化させることができ、いわゆるアンチヒューズとして使用することができる。
更に、拡大したシリサイド膜は、前記所定範囲よりも大きな電流が流れると凝集断線するのであっても良い。
このようにすると、シリサイド膜に所定範囲の電流を流すことによって端子間の抵抗が低下して前記のようにアンチヒューズとして使用できる。その後、前記所定範囲よりも大きな電流を流すと、導電膜の分離部分を接続したシリサイド膜が凝集して断線し、再び端子間の抵抗が高い状態に変化する。従って、ヒューズとして使用できる。
また、シリサイド膜は、中央部上及びそれぞれの端部上の少なくとも３つの領域に分離してそれぞれ形成されており、端部において、シリサイド膜と導電膜との間に第１のポリシリコン膜よりも比抵抗が低い第２のポリシリコン膜が設けられ、中央部において、シリサイド膜の下方に分離部分が位置していても良い。
このようにすると、分離部分の両側の端部において導電膜にそれぞれ電気的接続を行なうと共に、分離部分上方のシリサイド膜を利用してアンチヒューズ、ヒューズとしての機能を実現することができる。
次に、本開示の第２の半導体装置は、絶縁膜上に設けられた導電膜と、導電膜上に設けられた第１のポリシリコン膜とを備え、導電膜及び第１のポリシリコン膜を含む積層膜により、中央部と、中央部の両側に位置する端部とを含む第１のパターンが形成され、積層膜上に、中央部上及びそれぞれの端部上の少なくとも３つの領域に分離されたシリサイド膜が形成され、端部において、シリサイド膜と導電膜との間の第１のポリシリコン膜は比抵抗が低減された第２のポリシリコン膜となっている。
尚、シリサイド膜は、所定範囲の電流が流れると金属対シリコンの組成比が増加すると共に拡大してシリコンリッチ化シリサイド膜となり、シリコンリッチ化シリサイド膜は、導電膜に接触しても良い。
第２の半導体装置は、シリサイド膜に電流を流して発熱させることにより、中央部を挟んだ端部間の電気抵抗を低下させることができ、アンチヒューズとして使用できる。
つまり、シリサイド膜に所定範囲の値の電流を流すと、中央部のシリサイド膜が過電流によって発熱する。この熱により、中央部のシリサイド膜は、その下の第１のポリシリコン膜との反応によってシリコンリッチ化すると共に、特に下方に向かって拡大する。この結果、シリコンリッチ化したシリサイド膜が導電膜に達すると、導電膜に加えてシリサイド膜が端部間の導電に寄与するようになり、端部間の抵抗が低下する。これにより、第２の半導体装置はアンチヒューズとして機能する。
更に、拡大したシリサイド膜は、前記所定範囲よりも大きな電流が流れると凝集断線するのであっても良い。
このようにすると、アンチヒューズとして機能させた後に、前記所定範囲よりも大きな電流を流すと、端部間の導電に寄与していたシリサイド膜が凝集して断線し、再び端子間の抵抗が高い状態に変化する。従って、ヒューズとして使用できる。
また、中央部の幅は、端部の幅よりも狭くなっていても良い。
このようにすると、シリサイド膜に電流を流す際に中央部において電流密度が高くなるので過熱させやすくなり、シリサイド層のシリコンリッチ化及び凝集断線が生じさせやすくなる。
また、第２の半導体装置において、前記のようにアンチヒューズ、ヒューズとしての使用する他に、導体膜と、シリサイド膜とを別々の配線として利用し、合わせて２層の配線とすることができる。これにより、配線層を減らす等、構造を簡素化することができる。
また、第１及び第２の半導体装置において、第２のポリシリコン膜の比抵抗は、１Ωｃｍ以下であっても良い。
また、第１のポリシリコン膜の比抵抗は、０．０１Ωｃｍ以上であっても良い。
それぞれのポリシリコン膜に関する比抵抗の例として、このような値であっても良い。
また、積層膜により、ゲート電極が更に形成され、シリサイド膜は、ゲート電極上にも形成されていても良い。
このように、ＭＩＰＳ構造のメタルゲート電極と、ヒューズ（及びアンチヒューズ）とを共に備えていても良い。
また、シリサイド膜における金属対シリコンの組成比は、２未満であってもよい。
熱によりポリシリコン膜と反応してシリコンリッチ化するためには、金属対シリコンの組成比が比較的小さいシリサイド膜を形成しておくことが望ましく、例えば、２未満とする。
また、シリサイド膜は、Ｔｉ、Ｃｏ、Ｎｉ、Ｐｔ、Ｍｏ及びＷの少なくとも１つを含んでいても良い。
また、シリサイド膜は、Ｎｉ3 Ｓｉ、Ｎｉ31Ｓｉ12、Ｎｉ2 Ｓｉ、Ｎｉ3 Ｓｉ2 及びＮｉＳｉの少なくとも１つを含んでいても良い。
シリサイド膜の具体的な材料として、このような例を挙げることができる。
本開示の半導体装置及びその製造方法によると、ＭＩＰＳ構造のメタルゲート電極を有する場合にも、電流を流して発熱させることによってシリサイド膜をシリコンリッチ化させると共に拡大又は溶断し、端部間の電気抵抗を十分に大きく変化させることができる。従って、アンチヒューズ、ヒューズとして使用できる。
図１（ａ）及び（ｂ）は、本開示の第１の実施形態における例示的半導体装置について、断面構成及び平面構成（一部要素のみ）を模式的に示す図である。 図２（ａ）及び（ｂ）は、第１の実施形態の例示的半導体装置の動作を説明するための図である。 図３（ａ）〜（ｅ）は、第１の実施形態の例示的半導体装置の製造方法を説明する図である。 図４（ａ）〜（ｅ）は、図３（ｅ）に続いて、第１の実施形態の例示的半導体装置の製造方法を説明する図である。 図５（ａ）及び（ｂ）は、本開示の第２の実施形態における例示的半導体装置について、断面構成及び平面構成（一部要素のみ）を模式的に示す図である。 図６（ａ）及び（ｂ）は、第２の実施形態の例示的半導体装置の動作を説明するための図である。 図７（ａ）〜（ｄ）は、第１の実施形態の例示的半導体装置の製造方法を説明する図である。 図８（ａ）〜（ｅ）は、図７（ｄ）に続いて、第２の実施形態の例示的半導体装置の製造方法を説明する図である。 図９（ａ）は、第２の実施形態の構造においてメタルゲートを２層の配線層として利用する場合を示す図であり、図９（ｂ）は、背景技術のメタルゲートを１層の配線層として利用する比較例を示す図である。 図１０（ａ）〜（ｄ）は、背景技術のヒューズについて示す図である。
（第１の実施形態）
以下、本開示の第１の実施形態の例示的半導体装置及びその製造方法につて説明する。
図１（ａ）及び（ｂ）は、例示的半導体装置１００を模式的に示す断面図及び平面図である。図１（ｂ）におけるIa-Ia'線による断面が図１（ａ）に対応する。また、図１（ｂ）は、図１（ａ）における一部の構成要素のみを示している。
半導体装置１００は、ヒューズ（アンチヒューズとしても機能する）を備える装置であり、シリコン基板１０１を用いて形成されている。シリコン基板１０１上には、ＳＴＩ等の第１の絶縁膜１０２及びＨｆＯ2 等からなるゲート絶縁膜１０３が積層して形成されている。
ゲート絶縁膜１０３上には、導電膜として、中央部に分離部分１１３を有するＴｉＮ膜、ＴａＮ膜、ＴａＣＮＯ膜等のメタル膜１０４が形成されている。分離部分１１３上及びメタル膜１０４上を覆うように、第１のポリシリコン膜１０５が形成されている。第１のポリシリコン膜１０５は、ノンドープポリシリコン膜、又は、ドーズ量が少ない（例えば１×１０18ｃｍ-2以下の）ドープドシリコン膜からなっているので、非常に高い抵抗を有する。例えば、第１のポリシリコン膜１０５の比抵抗は０．０１Ωｃｍ以上である。
第１のポリシリコン膜１０５上には、ＮｉＳｉ等からなる第１のシリサイド膜１０６が形成されている。但し、第１のシリサイド膜１０６は、シリサイドブロック膜１０７が第１のポリシリコン膜１０５上に存在する部分には形成されず、中央部とその両側の端部との３つの部分に分離されている。尚、シリサイドブロック膜１０７は、Ｏ3 −ＴＥＯＳ膜等からなり、シリサイド反応を物理的に阻害させる働きを持つ。
メタル膜１０４、第１のポリシリコン膜１０５及び第１のシリサイド膜１０６により、ヒューズが構成されている。ここで、平面図である図１（ｂ）に示す通り、ヒューズは、中央部１２１において幅が狭く、その両側の端部１２２において幅が広い平面形状となっている。幅が変化している遷移領域では、各々ほぼ４５°の角度（平面視において、幅が一定である部分の平行な辺に対して４５°）にて端部１２２から中央部１２１に向かって幅が狭くなっている。
それぞれの端部１２２において、第１のシリサイド膜１０６とメタル膜１０４との間には、第１のポリシリコン膜１０５に比べて抵抗値の低い第２のポリシリコン膜１０８が形成されている。例えば、第２のポリシリコン膜１０８の比抵抗は、１Ωｃｍ以下である。第２のポリシリコン膜１０８は、第１のポリシリコン膜１０５に対し、Ｓ／Ｄ（ソース／ドレイン）注入工程等において同時に不純物注入を行なうことにより形成される。
ヒューズの側面には、サイドウォールスペーサー１１２が形成されている。また、ヒューズ、シリサイドブロック膜１０７、サイドウォールスペーサー１１２等は、層間絶縁膜１０９によって覆われている。層間絶縁膜１０９を貫通して、端部１２２及び中央部１２１の第１のシリサイド膜１０６に対して、それぞれコンタクト１１０（コンタクトプラグ）が形成されている。更に、コンタクト１１０は、層間絶縁膜１０９上のＣｕ等からなる配線１１１に接続されている。
それぞれの端部１２２において、配線１１１、コンタクト１１０、第１のシリサイド膜１０６、第２のポリシリコン膜１０８、メタル膜１０４と電気的に接続され、中央部１２１の分離部分１１３において、端部１２２間の電気的接続が断線されている。仮に、中央部１２１においてメタル膜１０４が接続されていれば（つまり分離部分１１３が存在しなければ）、端部１２２間は電気的に接続されることになる。
また、中央部１２１における第１のシリサイド膜１０６には、分離部分１１３上方を挟むように少なくとも２つのコンタクト１１０が設けられ、配線１１１、コンタクト１１０、第１のシリサイド膜１０６、コンタクト１１０、配線１１１、と電気的に接続されている。それぞれの端部１２２の端子（配線１１１等）と、中央部１２１の端子とは、非常に高抵抗である第１のポリシリコン膜１０５によって実質的に絶縁されている。
次に、以上のようなヒューズ（及びアンチヒューズ）の作動方法について、図２（ａ）及び（ｂ）を用いて説明する。
初めに、図２（ａ）を参照して、中央部１２１の端子（中央部１２１において、分離部分１１３上方を挟んで位置する配線１１１）を利用して、中央部１２１における第１のシリサイド膜１０６に、所定範囲（第１の閾値以上で且つ第２の閾値以下）の電流を流す場合を考える。この場合、配線１１１からコンタクト１１０を通じて第１のシリサイド膜１０６に達した電流は、幅の狭い中央部１２１において電流密度が高くなるので、過電流によって第１のシリサイド膜１０６を過熱させる。この結果、第１のシリサイド膜１０６は、その下方の第１のポリシリコン膜１０５との反応により、シリコンリッチ化（金属に対するシリコンの組成比が増加する。例えば、ＮｉＳｉからＮｉＳｉ2 に変化）すると共に体積膨張し、メタル膜１０４と接する第２のシリサイド膜１１４となる。
このようにして、分離部分１１３が存在することから互いに絶縁されていた端部１２２間が、第２のシリサイド膜１１４を通じて電気的に接続される。言い換えると、抵抗値が極めて高い状態から抵抗値が低い状態に移る。従って、半導体装置１００は、いわゆるアンチヒューズとして機能する。
尚、第１の閾値は、第１のシリサイド膜１０６をシリコンリッチ化するために必要な電流量であり、第２の閾値は、以下に説明するように、シリサイド膜の凝集及び断線が生じるために必要な電流量である。
次に、図２（ｂ）を参照して、図１（ａ）の状態の半導体装置１００における中央部１２１の端子間に、第２の閾値以上の電流を流す場合を考える。
この場合、第１のシリサイド膜１０６が、発熱によってシリコンリッチな第２のシリサイド膜１１４に変化すると共に、更に過熱されてシリサイドの凝集が生じ、断線する。この過程において、一度は端部１２２間が第２のシリサイド膜１１４によって電気的に接続されて低抵抗状態になるとしても、最終的に図２（ｂ）のように断線した高抵抗の状態に戻る。
ここで、第１の閾値以上で且つ第２の閾値以下の電流により図２（ａ）のようにアンチヒューズとして使用した後、第２の閾値以上の電流により図２（ｂ）のようにヒューズとして使用することもできる。また、これを応用すれば、書込みと消去が可能なメモリとして利用することもできる。つまり、端部１２２同士の間の抵抗の変化を利用して情報を記憶することができ、且つ、ヒューズ及びアンチヒューズとして機能することから書込み及び消去を行なうことができる。
以上の通り、端部１２２間の抵抗値について、高抵抗状態から低抵抗状態に変化させること、その後再び高抵抗状態に変化させることが可能である。従って、半導体装置１００によると、同一のパターンをアンチヒューズ及びヒューズとして使用することができる。
次に、半導体装置１００の製造方法について、図３（ａ）〜（ｅ）及び図４（ａ）〜（ｅ）を参照して説明する。図１（ａ）及び（ｂ）に示したヒューズの構造は、ＭＩＰＳ構造のメタルゲート電極を形成するプロセスと完全に両立できる。つまり、ＭＩＰＳ構造のメタルゲート電極と、本実施形態のヒューズとを同一基板上に同一のプロセスにて形成することができる。
以下、トランジスタを領域Ａに形成し、ヒューズ（アンチヒューズ）を領域Ｂに形成するものとして、図３（ａ）の工程から順に説明する。
図３（ａ）の工程では、初めに、シリコン基板１０１上にＳＴＩ（Shallow Trench Isolation）等の第１の絶縁膜１０２を形成する。これは、素子分離として領域Ａの周囲に形成すると共に、ヒューズを形成する部分として領域Ｂに形成する。
次に、領域Ａ及び領域Ｂにおいて、図示はしないが膜厚１ｎｍ程度の酸化膜（いわゆるＩＬ；Inter Layer ）を形成した後、膜厚２．０ｎｍ程度のＨｆＯ2 膜であるゲート絶縁膜１０３を形成する。更に、ゲート絶縁膜１０３上に、ゲート電極における仕事関数を変調させる働きを有するゲートメタル層として、ＴｉＮからなるメタル膜１０４を膜厚１０ｎｍに堆積する。
次に、図３（ｂ）の工程では、メタル膜１０４上に、フォトリソグラフィ技術等を利用してレジスト１３１を形成する。レジスト１３１は、領域Ｂに開口１３１ａを有する。更に、開口１３１ａの部分のメタル膜１０４をＳＰＭ（硫酸過酸化水素水）等の薬液により除去して断線部１１３を設ける。この後、レジスト１３１は除去する。
次に、図３（ｃ）の工程では、メタル膜１０４を覆うように、膜厚４０ｎｍ程度である第１のポリシリコン膜１０５を形成する。これは、例えばノンドープのポリシリコン膜として形成する。
次に、図３（ｄ）の工程において、第１のポリシリコン膜１０５、メタル膜１０４及びゲート絶縁膜１０３のパターニングを行なう。このためには、第１のポリシリコン膜１０５上に所定のレジストパターン（図示省略）を形成した後、これをマスクとするドライエッチングにより第１のポリシリコン膜１０５及びメタル膜１０４をパターニングする。その後レジストパターンを除去し、続いて、露出したゲート絶縁膜１０３も除去する。
これにより、領域Ａでは長方形状のゲート電極の形状、領域Ｂには図１（ｂ）に示した平面形状にそれぞれの膜を加工する。
次に、図３（ｅ）の工程において、エクステンション注入を行なう（図示省略）。更に、ＳｉＮ膜等を堆積した後にエッチバックすることにより、領域Ａのゲート電極及び領域Ｂのヒューズの側面にサイドウォールスペーサー１１２を形成する。
次に、図４（ａ）の工程を行なう。ここでは、レジストパターンをリソグラフィにより形成した後、当該レジストパターンをマスクとしてＳ／Ｄ（ソース／ドレイン）注入を行なう。この際、領域Ａのゲート電極については全面に注入し、領域Ｂのヒューズについては両端の部分のみに注入する。このために、領域Ｂでは、両端の一部のみを残して第１のポリシリコン膜１０５上を覆うレジスト１３２を形成しておく。続いて、レジストを除去した後、１０００℃、１０秒のアニール処理を行ない、ドーパントを活性化させる。
このようにして、領域Ａのゲート電極について、第１のポリシリコン膜１０５の全体が第２のポリシリコン膜１０８となり、抵抗値（比抵抗）が低下する。また、領域Ｂのヒューズについて、両端部分の第１のポリシリコン膜１０５は第２のポリシリコン膜１０８となって抵抗値が低下する。他の部分（レジスト１３２に覆われていた部分）は変化せず、ノンドープの第１のポリシリコン膜１０５のままになる。
次に、図４（ｂ）の工程を行なう。ここでは、シリサイドブロック膜１０７に加工するためのＯ3 −ＴＥＯＳ膜１０７ａを膜厚２０ｎｍ程度に全面に形成する。更に、Ｏ3 −ＴＥＯＳ膜１０７ａ上の所定の箇所（シリサイドブロック膜１０７を設ける部分）にレジスト１３３を形成する。
次に、図４（ｃ）の工程を行なう。ここでは、レジスト１３３をマスクとして、ＢＨＦ（バッファードフッ酸）等のウェットエッチング液を用い、露出した部分のＯ3 −ＴＥＯＳ膜１０７ａを除去する。これにより、シリサイドブロック膜１０７が設けられる。その後、レジスト１３３を除去する。
次に、図４（ｄ）の工程を行なう。ここでは、全面に膜厚１０ｎｍ程度のニッケル膜（図示省略）を形成した後、例えば２６０℃、３０秒の熱処理を行ない、ニッケル膜と第１のポリシリコン膜１０５又は第２のポリシリコン膜１０８とを反応させて、Ｎｉ2 Ｓｉ膜を形成する。続いて、ＳＰＭ等の洗浄液を用いて洗浄し、余剰のニッケル膜を除去する。更に、例えば４５０℃、３０秒の熱処理を行ない、Ｎｉ2 Ｓｉ膜をＮｉＳｉ膜に変化させて、第１のシリサイド膜１０６を得る。
尚、シリサイドブロック膜１０７が形成されている部分については、第１のシリサイド膜１０６が形成されることはない。
次に、図４（ｅ）の工程を行なう。まず、膜厚２０ｎｍ程度のライナーＳｉＮ（図示省略）を全面に堆積した後、膜厚３００ｎｍのＯ3 −ＴＥＯＳ膜を堆積する。その後、ＣＭＰ（Chemical Mechanical Polishing ）によって表面を平坦化して、層間絶縁膜１０９とする。
続いて、コンタクトリソグラフィを実施して、所定の位置にコンタクトホールを開口する。これらのコンタクトホールに、ＴｉＮ膜及びＷ膜を埋め込んだ後、余剰部分をＣＭＰにより除去してコンタクト１１０を得る。その後、コンタクト１１０に接続されるＣｕ等からなる配線１１１を形成する。
以上により、ＭＩＰＳ構造のメタルゲート電極を形成するプロセスを利用して、本実施形態のヒューズを形成することができる。従って、メタルゲート電極を採用したＣＭＯＳと本実施形態のヒューズとを同時に形成することができる。
尚、第１のポリシリコン膜１０５をノンドープのポリシリコン膜としたが、これに代えて、ドーズ量が少ない（例えば１×１０18ｃｍ-2以下）のドープドシリコン膜としても良い。
また、第１のシリサイド膜１０６に用いる金属としては、Ｎｉの他に、Ｔｉ、Ｃｏ、Ｐｔ、Ｍｏ、Ｗ等を用いても良い。また、通電によりシリコンリッチ化させるのであるから、金属対シリコンの組成比が比較的小さいシリサイド膜を形成しておくことが望ましく、例えば、２未満とする。Ｎｉを用いるシリサイド膜としては、Ｎｉ3 Ｓｉ、Ｎｉ31Ｓｉ12、Ｎｉ2 Ｓｉ、Ｎｉ3 Ｓｉ2 、ＮｉＳｉ等を例示することができる。
（第２の実施形態）
以下、本開示の第２の実施形態の例示的半導体装置及びその製造方法について説明する。
図５（ａ）及び（ｂ）は、例示的半導体装置１００ａを模式的に示す断面図及び平面図である。図５（ｂ）におけるVa-Va'線による断面が図５（ａ）に対応する。また、図５（ｂ）は、図５（ａ）における一部の構成要素のみを示している。
本実施形態の半導体装置１００ａは、図１（ａ）及び（ｂ）に示す第１の実施形態の半導体装置１００において、分離部分１１３が設けられていない構造を有している。つまり、中央部１２１及びその両側に端部１２２に亘ってメタル膜１０４は連続して形成されている。従って、順に、配線１１１、コンタクト１１０、第１のシリサイド膜１０６、第２のポリシリコン膜１０８、メタル膜１０４、第２のポリシリコン膜１０８、第１のシリサイド膜１０６、コンタクト１１０、配線１１１との経路により、ヒューズの両端は電気的に接続されている。但し、第１のポリシリコン膜１０５は非常に高抵抗であり、中央部１２１において導通に寄与するのはメタル膜１０４のみであるから、電気抵抗は比較的高い状態である。
このような点の他は、第１の実施形態において説明した半導体装置１００と同様の構造である。特に、中央部１２１において、配線１１１、コンタクト１１０、第１のシリサイド膜１０６、コンタクト１１０、配線１１１、と電気的に接続されている。また、それぞれの端部１２２の端子（配線１１１等）と、中央部１２１の端子とは、非常に高抵抗である第１のポリシリコン膜１０５によって実質的に絶縁されている。
次に、以上のようなヒューズの作動方法について、図６（ａ）を参照して説明する。
中央部１２１の第１のシリサイド膜１０６に対し、配線１１１を利用して、第１の閾値以上で且つ第２の閾値以下の電流を流す場合を考える。この場合、配線１１１からコンタクト１１０を通じて第１のシリサイド膜１０６に達した電流は、幅の狭い中央部１２１において電流密度が高くなるので、過電流によって第１のシリサイド膜１０６を過熱させる。この結果、第１のシリサイド膜１０６は、その下方の第１のポリシリコン膜１０５との反応により、シリコンリッチ化（例えば、ＮｉＳｉからＮｉＳｉ2 に変化）すると共に体積膨張し、メタル膜１０４と接する第２のシリサイド膜１１４となる。
これにより、メタル膜１０４に加えて、第２のシリサイド膜１１４が端部１２２間の導通に寄与するようになる。つまり、メタル膜１０４のみによる導通であるので高抵抗であった図５（ａ）の状態から、メタル膜１０４及び第２のシリサイド膜１１４による導通であることから低抵抗である図６（ａ）の状態に変化する。従って、半導体装置１００ａは、いわゆるアンチヒューズとして機能する。
また、第２の閾値上の電流を流すと、第２のシリサイド膜１１４は図６（ｂ）に示すように凝集し、再び高抵抗状態に変化する。つまり、ヒューズとして機能する。
以上の通り、ヒューズの端部１２２間の抵抗値について、高抵抗状態から低抵抗状態に変化させること、その後再び高抵抗状態に変化させることが可能である。従って、半導体装置１００ａによると、同一のパターンをアンチヒューズ及びヒューズとして使用することができる。
次に、半導体装置１００ａの製造方法について、図７（ａ）〜（ｄ）及び図８（ａ）〜（ｅ）を参照して説明する。
半導体装置１００ａは、第１の実施形態において説明した半導体装置１００の製造方法において、図３（ｂ）に示す分離部分１１３の形成を行なわないことによって製造することができる。
具体的に、図７（ａ）の工程において、図３（ａ）と同様に、シリコン基板１０１上に第１の絶縁膜１０２、ＩＬ（図示省略）、ゲート絶縁膜１０３及びメタル膜１０４を形成する。
次に、図３（ｂ）に示す分離部分１１３の形成を行なうこと無しに、つまり、ヒューズを形成する領域Ｂにおいてメタル膜１０４が連続して形成された状態において、図７（ｂ）の工程を行なう。図７（ｂ）では、図３（ｃ）と同様にして、メタル膜１０４上に第１のポリシリコン膜１０５を形成する。
続いて、図７（ｃ）において、図３（ｄ）と同様に、メタルゲート電極及びヒューズのパターニングを行なう。更に、図７（ｄ）において、図３（ｅ）と同様に、エクステンション注入とサイドウォールスペーサー１１２の形成とを行なう。
続いて、図８（ａ）〜（ｄ）の各工程を、図４（ａ）〜（ｄ）の各工程と同様にして行なうことにより、図５（ａ）及び（ｂ）に示す半導体装置１００ａを製造することができる。
以上により、ＭＩＰＳ構造のメタルゲート電極を形成するプロセスを利用して、本実施形態のヒューズを形成することができる。従って、メタルゲート電極を採用したＣＭＯＳと本実施形態のヒューズ（及びアンチヒューズ）とを同時に形成することができる。
また、半導体装置１００ａの場合、通常は電気的には１層であるメタルゲート電極の層を２層の配線として使用することができる。これについて、図９（ａ）及び（ｂ）を参照して説明する。
図９（ａ）は、図５（ａ）に示す半導体装置１００ａにおいて、層間絶縁膜１０９上に配線を追加した構造を示している。つまり、半導体装置１００ａにおいて、配線１１１のうち、端部１２２に接続された部分を配線１１１ａ及び１１１ｅ、中央部１２１に接続された部分を配線１１１ｂ及び１１１ｄとする。これに対して、配線１１１ｂと配線１１１ｄとの間に、配線１１１ｃが更に設けられている。
ここで、第１のシリサイド膜１０６は、２つの端部１２２と中央部１２１との３つの部分に分離されている。また、中央部１２１の第１のシリサイド膜１０６と、メタル膜１０４とは、第１のポリシリコン膜１０５（ノンドープ又はドーズ量が小さいポリシリコン膜）によって実質的に絶縁されている。これにより、配線１１１ｃに対する電気的接続を避けながら、配線１１１ｂと配線１１１ｄとを電気的に接続するために、ヒューズ上部に形成された第１のシリサイド膜１０６を利用することができる。同時に、メタル膜１０４を利用して、配線１１１ａと配線１１１ｅとを電気的に接続することができる。このように、本願のヒューズの構造を２層の配線として利用できる。
但し、第１のシリサイド膜１０６を配線として利用する場合、中央部１２１の幅が端部１２２の幅よりも狭くなっていることは必須ではない。つまり、中央部１２１と端部１２２とが同じ幅を有しており、全体として長方形の平面形状であっても良い。
これに対し、図９（ｂ）には、比較例として、第１のシリサイド膜１０６が分離されず、第２のポリシリコン膜１０８上の全面に形成されているメタルゲート電極の構造を示している。この場合、配線１１１ａと配線１１１ｅとを電気的に接続し、これとは別に、配線１１１ｂと配線１１１ｄとを電気的に接続しようとすると、配線１１１ｄ等よりも上層の他の配線層１４１と、それに接続するための他のコンタクト１４２が必要になる。
このように、本実施形態の半導体装置１００ａによると、メタル膜１０４、第１のポリシリコン膜１０５及び分離して形成された第１のシリサイド膜１０６を含む構造を２層の配線として利用でき、配線層を減らす等、構造を簡素化することができる。これにより、製造コストの低減、ＴＡＴ（Turn Around Time）の短縮等が可能となる。
本開示の半導体装置及びその製造方法によると、ＭＩＰＳ構造においても十分な抵抗の差違を生じさせることができ且つ製造工程の増加を抑えられるので、ヒューズ・アンチヒューズとして有用である。
１００ 半導体装置
１００ａ 半導体装置
１０１ シリコン基板
１０２ 第１の絶縁膜
１０３ ゲート絶縁膜
１０４ メタル膜
１０５ 第１のポリシリコン膜
１０６ 第１のシリサイド膜
１０７ シリサイドブロック膜
１０７ａ Ｏ3 −ＴＥＯＳ膜
１０８ 第２のポリシリコン膜
１０９ 層間絶縁膜
１１０ コンタクト
１１１ 配線
１１１ａ 配線
１１１ｂ 配線
１１１ｃ 配線
１１１ｄ 配線
１１１ｅ 配線
１１２ サイドウォールスペーサー
１１３ 分離部分
１１４ 第２のシリサイド膜
１２１ 中央部
１２２ 端部
１３１ レジスト
１３１ａ 開口
１３２ レジスト
１３３ レジスト
１４１ 配線層
１４２ コンタクト

Claims (24)

  1. 基板上に第１の絶縁膜を形成する工程（ａ）と、
    前記第１の絶縁膜上に、導電膜を形成する工程（ｂ）と、
    前記導電膜上に、第１のポリシリコン膜を形成する工程（ｃ）と、
    前記導電膜及び前記第１のポリシリコン膜を含む積層膜をパターニングし、中央部と、前記中央部の両側に位置する端部とを含む第１のパターンを形成する工程（ｄ）と、
    前記積層膜における少なくとも前記中央部上に、シリサイド膜を形成する工程（ｅ）とを備え、
    前記工程（ｂ）と前記工程（ｃ）との間に、前記中央部となる領域において前記導電膜の一部を除去して分離部分を形成する工程（ｆ）を更に備えることを特徴とする半導体装置の製造方法。
  2. 請求項１の半導体装置の製造方法において、
    前記工程（ｄ）において、前記中央部の幅を前記端部の幅よりも狭くすることを特徴とする半導体装置の製造方法。
  3. 請求項１又は２の半導体装置の製造方法において、
    前記工程（ｆ）を行なわないことを特徴とする半導体装置の製造方法。
  4. 請求項１〜３のいずれか１つの半導体装置の製造方法において、
    前記工程（ｄ）と前記工程（ｅ）との間に、
    前記端部のそれぞれにおいて、前記第１のポリシリコン膜の少なくとも一部に不純物を導入して第２のポリシリコン膜とする工程（ｇ）と、
    少なくとも、前記積層膜における前記中央部とそれぞれの前記端部との間に位置する２つの領域上に、第２の絶縁膜を形成する工程（ｈ）とを更に備え、
    前記工程（ｅ）において、前記積層膜における前記第２の絶縁膜によって分離された少なくとも３つの領域上にそれぞれシリサイド膜を形成し、
    前記工程（ｅ）の後に、前記少なくとも３つの領域上の前記シリサイド膜にそれぞれ接続するようにコンタクトを形成する工程（ｉ）を更に備えることを特徴とする半導体装置の製造方法。
  5. 請求項４の半導体装置の製造方法において、
    前記第２のポリシリコン膜の比抵抗は、前記第１のポリシリコン膜の比抵抗よりも低いことを特徴とする半導体装置の製造方法。
  6. 請求項１〜５のいずれか１つの半導体装置の製造方法において、
    前記工程（ａ）と前記工程（ｂ）との間に、前記第１の絶縁膜上にゲート絶縁膜を形成する工程を更に備えることを特徴とする半導体装置の製造方法。
  7. 請求項１〜６のいずれか１つの半導体装置の製造方法において、
    前記工程（ｄ）において、前記積層膜のパターニングにより、前記第１のパターンの他にゲート電極を形成し、
    前記工程（ｅ）において、前記ゲート電極における前記積層膜上にも前記シリサイド膜を形成することを特徴とする半導体装置の製造方法。
  8. 請求項１〜７のいずれか１つの半導体装置の製造方法において、
    前記工程（ｄ）と前記工程（ｅ）との間に、前記積層膜の側面上にサイドウォールスペーサーを形成する工程を更に備えることを特徴とする半導体装置の製造方法。
  9. 請求項１〜８のいずれか１つの半導体装置の製造方法において、
    前記シリサイド膜における金属対シリコンの組成比は、２未満であることを特徴とする半導体装置の製造方法。
  10. 請求項１〜９のいずれか１つの半導体装置の製造方法において、
    前記シリサイド膜は、Ｔｉ、Ｃｏ、Ｎｉ、Ｐｔ、Ｍｏ及びＷの少なくとも１つを含むことを特徴とする半導体装置の製造方法。
  11. 請求項１〜９のいずれか１つの半導体装置の製造方法において、
    前記シリサイド膜は、Ｎｉ3 Ｓｉ、Ｎｉ31Ｓｉ12、Ｎｉ2 Ｓｉ、Ｎｉ3 Ｓｉ2 及びＮｉＳｉの少なくとも１つを含むことを特徴とする半導体装置の製造方法。
  12. 絶縁膜上に設けられた導電膜と、
    前記導電膜上に設けられた第１のポリシリコン膜とを備え、
    前記導電膜及び前記第１のポリシリコン膜を含む積層膜により、中央部と、前記中央部の両側に位置する端部とを含む第１のパターンが形成され、
    少なくとも前記中央部において、前記積層膜上にシリサイド膜が形成され、
    前記導電膜は、前記中央部において分離部分を有することを特徴とする半導体装置。
  13. 請求項１２の半導体装置において、
    前記シリサイド膜は、所定範囲の電流が流れると、金属対シリコンの組成比が増加すると共に拡大してシリコンリッチ化シリサイド膜となり、
    前記シリコンリッチ化シリサイド膜は、前記導電膜の前記分離部分を接続することを特徴とする半導体装置。
  14. 請求項１２又は１３の半導体装置において、
    前記シリサイド膜は、前記中央部上及びそれぞれの前記端部上の少なくとも３つの領域に分離してそれぞれ形成されており、
    前記端部において、前記シリサイド膜と前記導電膜との間に前記第１のポリシリコン膜よりも比抵抗が低い第２のポリシリコン膜が設けられ、
    前記中央部において、前記シリサイド膜の下方に前記分離部分が位置していることを特徴とする半導体装置。
  15. 絶縁膜上に設けられた導電膜と、
    前記導電膜上に設けられた第１のポリシリコン膜とを備え、
    前記導電膜及び前記第１のポリシリコン膜を含む積層膜により、中央部と、前記中央部の両側に位置する端部とを含む第１のパターンが形成され、
    前記積層膜上に、前記中央部上及びそれぞれの前記端部上の少なくとも３つの領域に分離されたシリサイド膜が形成され、
    前記端部において、前記シリサイド膜と前記導電膜との間の前記第１のポリシリコン膜は比抵抗が低減された第２のポリシリコン膜となっていることを特徴とする半導体装置。
  16. 請求項１５の半導体装置において、
    前記シリサイド膜は、所定範囲の電流が流れると金属対シリコンの組成比が増加すると共に拡大してシリコンリッチ化シリサイド膜となり、
    前記シリコンリッチ化シリサイド膜は、前記導電膜に接触することを特徴とする半導体装置。
  17. 請求項１３又は１６の半導体装置において、
    前記シリコンリッチ化シリサイド膜は、前記所定範囲よりも大きな電流が流れると凝集断線することを特徴とする半導体装置。
  18. 請求項１２〜１７のいずれか１つの半導体装置において、
    前記中央部の幅は、前記端部の幅よりも狭いことを特徴とする半導体装置。
  19. 請求項１４〜１６のいずれか１つの半導体装置において、
    前記第２のポリシリコン膜の比抵抗は、１Ωｃｍ以下であることを特徴とする半導体装置。
  20. 請求項１２〜１９のいずれか１つの半導体装置において、
    前記第１のポリシリコン膜の比抵抗は、０．０１Ωｃｍ以上であることを特徴とする半導体装置。
  21. 請求項１２〜２０のいずれか１つの半導体装置において、
    前記積層膜により、ゲート電極が更に形成され、
    前記シリサイド膜は、前記ゲート電極上にも形成されていることを特徴とする半導体装置。
  22. 請求項１２〜２１のいずれか１つの半導体装置において、
    前記シリサイド膜における金属対シリコンの組成比は、２未満であることを特徴とする半導体装置。
  23. 請求項１２〜２２のいずれか１つの半導体装置において、
    前記シリサイド膜は、Ｔｉ、Ｃｏ、Ｎｉ、Ｐｔ、Ｍｏ及びＷの少なくとも１つを含むことを特徴とする半導体装置。
  24. 請求項１２〜２２のいずれか１つの半導体装置において、
    前記シリサイド膜は、Ｎｉ3 Ｓｉ、Ｎｉ31Ｓｉ12、Ｎｉ2 Ｓｉ、Ｎｉ3 Ｓｉ2 及びＮｉＳｉの少なくとも１つを含むことを特徴とする半導体装置。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI566328B (zh) 2013-07-29 2017-01-11 高效電源轉換公司 具有用於產生附加構件之多晶矽層的氮化鎵電晶體
US9324665B2 (en) * 2013-12-27 2016-04-26 Intel Corporation Metal fuse by topology
US10008445B2 (en) * 2014-02-11 2018-06-26 Intel Corporation Embedded fuse with conductor backfill
US9520357B1 (en) 2015-12-30 2016-12-13 International Business Machines Corporation Anti-fuse structure and method for manufacturing the same
US11476190B2 (en) * 2016-12-30 2022-10-18 Intel Corporation Fuse lines and plugs for semiconductor devices
KR102422886B1 (ko) * 2017-09-18 2022-07-19 에스케이하이닉스 주식회사 반도체 장치의 이-퓨즈
US10615119B2 (en) * 2017-12-12 2020-04-07 International Business Machines Corporation Back end of line electrical fuse structure and method of fabrication
US11456293B2 (en) * 2019-08-23 2022-09-27 Taiwan Semiconductor Manufacturing Co., Ltd. Polysilicon resistor structures

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5976943A (en) * 1996-12-27 1999-11-02 Vlsi Technology, Inc. Method for bi-layer programmable resistor
US6798684B2 (en) * 2002-04-04 2004-09-28 Broadcom Corporation Methods and systems for programmable memory using silicided poly-silicon fuses
JP4127678B2 (ja) * 2004-02-27 2008-07-30 株式会社東芝 半導体装置及びそのプログラミング方法
US7323761B2 (en) * 2004-11-12 2008-01-29 International Business Machines Corporation Antifuse structure having an integrated heating element
US20070252238A1 (en) * 2006-04-27 2007-11-01 Charles Lin Tungstein plug as fuse for IC device
JP2008078358A (ja) * 2006-09-21 2008-04-03 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7390720B2 (en) * 2006-10-05 2008-06-24 International Business Machines Corporation Local collector implant structure for heterojunction bipolar transistors and method of forming the same
KR100827664B1 (ko) * 2006-12-26 2008-05-07 삼성전자주식회사 전기적인 퓨즈, 이를 갖는 반도체 소자, 및 전기적인퓨즈의 프로그래밍과 리딩 방법
KR101354585B1 (ko) * 2007-08-07 2014-01-22 삼성전자주식회사 반도체 장치 및 그 형성 방법
US7750335B2 (en) * 2007-08-16 2010-07-06 International Business Machines Corporation Phase change material structure and related method
US7745855B2 (en) * 2007-10-04 2010-06-29 International Business Machines Corporation Single crystal fuse on air in bulk silicon
US7709928B2 (en) * 2007-10-09 2010-05-04 International Business Machines Corporation Electromigration fuse and method of fabricating same
US7749822B2 (en) * 2007-10-09 2010-07-06 International Business Machines Corporation Method of forming a resistor and an FET from the metal portion of a MOSFET metal gate stack
US7838963B2 (en) * 2007-10-26 2010-11-23 International Business Machines Corporation Electrical fuse having a fully silicided fuselink and enhanced flux divergence
US8004060B2 (en) * 2007-11-29 2011-08-23 International Business Machines Corporation Metal gate compatible electrical antifuse
JP2010272597A (ja) * 2009-05-19 2010-12-02 Renesas Electronics Corp 半導体装置およびその製造方法
JP2011071402A (ja) * 2009-09-28 2011-04-07 Panasonic Corp 半導体装置の製造方法及びそれを用いた半導体装置
JP5581520B2 (ja) * 2010-04-08 2014-09-03 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

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