JP4362430B2 - 分周回路 - Google Patents

Description

本発明は半導体集積回路による分周回路に関し、特に高速動作に良好な分周回路に関する。

図９は、従来のこの種の分周回路の一例を示す回路図である（文献公知発明に係るものではない）。以下の説明で、トランジスタ11〜16および21〜26はＮ型ＭＯＳＦＥＴであるものとする。

この回路は、マスター回路100とスレーブ回路200とで構成されている。マスター回路100とスレーブ回路200は同様の回路構成である。マスター回路100は差動増幅回路10aとラッチ回路10ｃで構成され、スレーブ回路200は差動増幅回路20aとラッチ回路20ｄで構成されている。

差動増幅回路10aは直流電流源１とトランジスタ11,12,13を有し、ラッチ回路10ｃはトランジスタ14,15,16を有し直流電流源１を差動増幅回路10aと共用している。差動増幅回路20aはトランジスタ21,22,23を有し直流電流源３をラッチ回路20ｄと共用している。ラッチ回路20ｄは直流電流源３とトランジスタ24,25,26とを有する。

スレーブ回路200の出力端子Q2+はマスター回路100のデータ入力端子D+の反転入力端子D-に帰還され、出力端子Q2+の反転出力端子Q2-はデータ入力端子D+に帰還されている。差動増幅回路10aとラッチ回路20ｄはクロックCLK+に応答して活性化され、ラッチ回路10ｃと差動増幅回路20aはクロックCLK-に応答して活性化される。出力端子Q2には、クロックCLKを２分の１に分周した信号が得られる。

いま、クロックCLK+が高レベルになるとトランジスタ13がオンし、マスター回路100の差動増幅回路10aが直流電流源１を使うことが可能になる。この時、CLK+の補信号であるCLK-は低レベルでトランジスタ16がオフのためラッチ回路10ｃは動作せず、差動増幅回路10aの入力信号Q2+、その反転信号Q2-が反転増幅されQ1-,Q1+に出力される。この時、CLK-が低レベルのためトランジスタ23がオフしてスレーブ回路200の差動増幅回路20aは動作せず、Q1+,Q1-はスレーブ回路200に伝搬しない。この時、CLK+は高レベルのためトランジスタ26がオンしラッチ回路20ｄが動作するため、出力Q2+,Q2-はクロック変化前の状態を保持する。

クロックCLK+が低レベルになるとトランジスタ23がオンし、スレーブ回路200の差動増幅回路20aが直流電流源３を使うことが可能になる。この時、CLK+の補信号であるCLK-は高レベルでトランジスタ26がオフのためラッチ回路20ｄは動作せず、差動増幅回路20aの入力信号Q1+、その反転信号Q1-が反転増幅されQ2-,Q2+に出力される。この時、CLK+が低レベルのためトランジスタ13がオフしスレーブ回路100の差動増幅回路10aは動作せず、Q2+,Q2-はマスター回路100に伝搬しない。この時、CLK-は高レベルのためトランジスタ16がオンしラッチ回路10ｃは動作するため、出力Q1+,Q1-はクロック変化前の状態を保持する。

上記のように、出力Q2+,Q2-はクロックの立下りで反転する。このような動作を繰り返すことによって出力Q2は入力したクロック信号CLKの周波数の1/2の信号となる。

図１０は、従来のこの種の分周回路の他の例を示す回路図である（特許文献１参照）。この分周回路は、７対のバイポーラトランジスタＱを使用したＥＣＬタイプであって、低電圧でも動作し得るとしたものである。入力信号ＶINを２分周した出力信号ＶOUTがＱ112のコレクタから得られる。

Ｑ111，Ｑ112から成る第１の差動対トランジスタは、Ｑ107，Ｑ103から成る第５の差動対トランジスタ，Ｑ104，Ｑ108から成る第６の差動対トランジスタにたすきがけの形で帰還をかけたラッチ回路であり、Ｑ105，Ｑ106から成る第２の差動対トランジスタは、Ｑ113，Ｑ109から成る差動対トランジスタ，Ｑ110，Ｑ114から成る差動対トランジスタにたすきがけの形で帰還をかけたラッチ回路である。

Ｑ113，Ｑ109から成る第３の差動対トランジスタおよびＱ110，Ｑ114から成る第４の差動対トランジスタは、第２の差動対トランジスタを制御するためのロジック回路であり、Ｑ107，Ｑ107から成る第５の差動対トランジスタおよびＱ104，Ｑ108から成る第６の差動対トランジスタは、第１の差動対トランジスタを制御するためのロジック回路である。

差動対トランジスタＱ101，Ｑ102のコレクタからは、Ｑ103，Ｑ104のベースとＱ109,Ｑ110のベースに入力信号ＶINが相補的に供給されている。

特開昭６２−７６９２６（第３頁ー第４頁、図１）

図９に示した従来例では、クロックCLK+はトランジスタ13および26、クロックCLK+の補信号であるクロックCLK-はトランジスタ16および23を駆動している。したがって、それぞれのクロックが２つのトランジスタを駆動しなければならず、そのために大きなクロックバッファの負荷容量とクロック信号線の複雑な引き回しが必要なために、動作速度を十分に高めることができないという問題がある。

図１１はクロックバッファと分周回路の接続部の等価回路図である。クロックバッファの遮断周波数fc1は、クロックバッファの出力インピーダンスをRd、クロックバッファから分周回路までの配線容量をCh1、駆動されるトランジスタの寄生ゲート容量をCgとすると、
fc1＝１／（２×π×Rd×（Ch1＋Cg×２）） （１）
となる。

また、図１０に示した特許公報記載の技術においても、トランジスタＱ101,Ｑ102，負荷負荷抵抗器器R101,R102,R103等で構成される回路部分は、クロックバッファの役割をしているが、そのクロックバッファのファンアウトは、差動クロックの一方はトランジスタＱ109,Ｑ110を、他方はトランジスタＱ103,Ｑ104とそれぞれ２つのトランジスタを駆動しており、上述した図９の回路と同様の問題がある。

そこで、本発明は、このようなの課題を解決し、動作速度を高めることができる分周回路を提供することを目的とする。

本発明の分周回路は、入力するクロック（図１のCK+）に応答して当該分周回路の出力を取り込む差動対トランジスタ（図１の11，12）構成の差動増幅回路（図１の10a）と、該クロック周期の間差動増幅回路の出力を保持し差動増幅回路と負荷抵抗（図１のR11，R12）を共用する差動対トランジスタ（図１の14，15）構成のラッチ回路（図１の10b）とから成るマスター回路（図１の10）と、クロックCK+と相補的なクロック（図１のCK-）に応答してマスター回路の出力を取り込む差動対トランジスタ（図１の21，22）構成の差動増幅回路（図１の20a）と、該相補的なクロック周期の間差動増幅回路20aの出力を保持し差動増幅回路と負荷抵抗（図１のR21，R22）を共用する差動対トランジスタ（図１の24，25）構成のラッチ回路（図１の20b）とから成り、クロックを分周した信号を出力するスレーブ回路（図１の20）とで構成された分周回路において、差動増幅回路の差動対トランジスタに対する定電流源（図１の１）と別個にラッチ回路の差動対トランジスタに対する定電流源（図１の２，３）を設けたことと、差動増幅回路の差動対トランジスタは各クロックに応答して定電流源に接続されることと、ラッチ回路の差動対トランジスタは別個の定電流源に直結されていることとを特徴とする。

具体的には、差動対トランジスタはＭＯＳＦＥＴで構成され、差動増幅回路の差動対トランジスタの共通接続されたエミッタは、ゲートにクロックが相補的に供給されるＭＯＳＦＥＴ（図１の13，23）を経由して定電流源に接続され、ラッチ回路の差動対トランジスタの共通接続されたエミッタは、別個の定電流源に直結されていることを特徴とする。

また、マスター回路の差動増幅回路に対する定電流源とスレーブ回路の差動増幅回路に対する定電流源とを共用してもよい。

本発明によれば、クロックバッファが駆動する分周回路におけるトランジスタ数は従来の半分となり、クロックバッファの負荷を軽減することができ、またクロック配線の引き回しも少なくなるため、従来型より高周波回路に適した分周回路を提供することができる。

また、差動増幅回路とラッチ回路とで別個に定電流源を設けたため、差動増幅回路の容量性負荷となるラッチ回路のトランジスタサイズを小さくしても、最高の遮断周波数を得るためのトランジスタのバイアス電流を別個に設定できるので、更に高周波回路に適した分周回路を提供することができる。

本発明の分周回路は、マスター回路とスレーブ回路とで構成され、入力するクロックの周波数の１／２の周波数の信号を出力する。

マスター回路は差動対トランジスタ構成の差動増幅回路と差動対トランジスタ構成のラッチ回路とから成る。差動増幅回路はクロックに応答して当該分周回路の出力を取り込み、ラッチ回路はクロック周期の間差動増幅回路の出力を保持する。差動増幅回路とラッチ回路は負荷抵抗を共用する。

スレーブ回路は差動対トランジスタ構成の差動増幅回路と差動対トランジスタ構成のラッチ回路とから成る。差動増幅回路は相補的なクロックに応答してマスター回路の出力を取り込み、ラッチ回路は相補的なクロック周期の間差動増幅回路の出力を保持する。差動増幅回路とラッチ回路は負荷抵抗を共用する。

差動増幅回路の差動対トランジスタに対する定電流源と別個にラッチ回路の差動対トランジスタに対する定電流源が設けられる。差動増幅回路の差動対トランジスタは各クロックに応答して定電流源に接続される。一方、ラッチ回路の差動対トランジスタは別個の定電流源に直結されている。マスター回路の差動増幅回路に対する定電流源とスレーブ回路の差動増幅回路に対する定電流源とは共用される。

図１は本発明の分周回路の一実施例を示す。本回路は、図９に示した回路に対して、クロックの供給と直流電流源の接続が異なっている。以下の説明で、トランジスタ11〜16および21〜26はＮ型ＭＯＳＦＥＴであるものとする。

この回路は、マスター回路10とスレーブ回路20とで構成されている。マスター回路10とスレーブ回路20は同様の回路構成である。マスター回路10は差動増幅回路10aとラッチ回路10bで構成され、スレーブ回路20は差動増幅回路20aとラッチ回路20bで構成されている。

差動増幅回路10aは直流電流源１とトランジスタ11,12,13を有し、ラッチ回路10bはトランジスタ14,15を有し直流電流源２を専有している。差動増幅回路20aはトランジスタ21,22,23を有し直流電流源1を差動増幅回路10aと共用している。ラッチ回路20bはトランジスタ24,25を有し直流電流源３を専有している。

スレーブ回路20の出力端子Q2+はマスター回路10のデータ入力端子D+の反転入力端子D-に帰還され、出力端子Q2+の反転出力端子Q2-はデータ入力端子D+に帰還されている。差動増幅回路10aとクロックCLK+に応答して活性化され、差動増幅回路20aはクロックCLK-に応答して活性化される。ラッチ回路10bは直流電流源２、ラッチ回路20bは直流電流源３により常時活性化されている。出力端子Q2には、クロックCLKを２分の１に分周した信号が得られる。

差動増幅回路10aにおいて、トランジスタ11のドレインには負荷抵抗器R1が接続され、その接点である出力端子Q1+はラッチ回路10bおよび差動増幅回路20aに接続されている。また、トランジスタ12のドレインには負荷抵抗器R2が接続され、その接点である出力端子Q1-はラッチ回路10bおよび差動増幅回路20aに接続されている。トランジスタ11，12のソースは結合されてトランジスタ13のドレインと接続されている。トランジスタ13のソースには直流電流源１が接続され、ゲートにクロックCLK+が供給されている。トランジスタ11，12のゲートはデータ入力端子D+，反転入力端子D-と接続されている。

ラッチ回路10bにおいて、トランジスタ14のドレインはデータ入力端子D+、ソースは直流電流源２、ゲートは反転入力端子D-に接続されている。また、トランジスタ15のドレインは反転入力端子D-、ソースは直流電流源２、ゲートはデータ入力端子D+に接続されている。これにより、トランジスタ14のドレインとトランジスタ15のゲートが接続され、トランジスタ12のドレインにトランジスタ14のゲートとトランジスタ15のドレインが接続されていることになる。

差動増幅回路20aにおいて、トランジスタ21のドレインには負荷抵抗器R3が接続され、その接点である出力端子Q2+はラッチ回路20bおよび差動増幅回路10aに接続されている。また、トランジスタ22のドレインには負荷抵抗器R4が接続され、その接点である出力端子Q2-はラッチ回路20bおよび差動増幅回路10aに接続されている。トランジスタ21，22のソースは結合されてトランジスタ23のドレインと接続されている。トランジスタ23のソースには直流電流源１が接続され、ゲートにクロックCLK-が供給されている。トランジスタ21，22のゲートは出力端子Q1+，出力端子Q1-と接続されている。

ラッチ回路20bにおいて、トランジスタ24のドレインは出力端子Q2+、ソースは直流電流源３、ゲートは出力端子Q2-に接続されている。また、トランジスタ25のドレインは出力端子Q2-、ソースは直流電流源３、ゲートは出力端子Q1+に接続されている。これにより、トランジスタ24のドレインとトランジスタ25のゲートが接続され、トランジスタ22のドレインにトランジスタ24のゲートとトランジスタ25のドレインが接続されていることになる。

ここで、マスター回路１０において、差動増幅回路１０ａでは直流電流源１、ラッチ回路１０ｂでは直流電流源２を備え、またスレーブ回路２０でも、差動増幅回路２０ｂでは直流電流源１を使用し、ラッチ回路２０ｂでは直流電流源３を備えるというように、直流電流源を差動増幅回路とラッチ回路とで別個に設けていることの意義について説明する。

ラッチ回路１０ｂは差動増幅回路１０ａの容量性負荷、ラッチ回路２０ｂは差動増幅回路２０ａの容量性負荷となるため、回路を高速化するには、これらのラッチ回路を構成するトランジスタサイズは小さくすることが望まれる。一方、トランジスタのバイアス電流密度と遮断周波数とは、図２に示すような相関関係があり、回路を高速化するには、最高の遮断周波数を実現するバイアス電流密度に設定することが望まれる。

そこで、ラッチ回路のトランジスタサイズを差動増幅回路のトランジスタサイズより小さくするとともに、ラッチ回路におけるトランジスタのバイアス電流を差動増幅回路のバイアス電流を少なく設定できるように、差動増幅回路とラッチ回路とで別個に設けたのである。これによって、差動増幅回路の容量性負荷を低減することによる高速化の上に、差動増幅回路とラッチ回路の両方で最適なバイアス電流密度とすることによる高速化を図ることができる。

次に、上記実施例の動作について図３のタイムチャートを用いて説明する。

図３において、タイミングt1でクロックCLK+が高レベルになる時に、出力端子Q1+が高レベルから低レベル、出力端子Q1-が低レベルから高レベルに変わる場合について説明する。クロックCLK+が高レベルになり、トランジスタ13がオンし出力端子Q1+の電圧が下降する（トランジスタ11は既にオン状態）につれて、出力端子Q1+とゲートが結合されているトランジスタ15の入力電圧が下降し、トランジスタ15を流れる電流I14が小さくなる。これにより、そしてトランジスタ12はオフであるから出力端子Q1-の電圧が上昇する。

出力端子Q1-の電圧が上昇すると、出力端子Q1-とゲートが結合されているトランジスタ14の入力電圧が上昇し、トランジスタ14を流れる電流I13が大きくなる。これにより、出力端子Q1+の電圧が更に下降する。出力端子Q1-の電圧が上昇につれて出力端子Q1+の電圧が下降する、出力端子Q1+の電圧が下降するにつれて出力端子Q1-の電圧が上昇するという過渡状態を経て、出力端子Q1-は高レベルであってVQ1-=VCC、出力端子Q1+は低レベルであってVQ1+=VCC-R11*(I11+I13)となる。

この時、クロックCLK+に相補的なクロックCLK-は低レベルのためトランジスタ23がオフし、スレーブ回路20の差動増幅回路20aは動作せず、出力端子Q1+および出力端子Q1-における電圧の遷移はスレーブ回路20に伝搬しない。出力端子Q2+および出力端子Q2-はラッチ回路20bでクロックCLK+が高レベルになる前の状態を保持する。ただし、出力端子Q2-は高レベルであってVQ2-=VCCであるが、出力端子Q2+はトランジスタ23がオフし負荷抵抗器R22を流れる電流がI23だけになるので、図３のように中間のレベルであってVQ2+=VCC-R22×I24となる。

次に、タイミングt2でクロックCLK-が高レベルになる時に、出力端子Q2-出力が高レベルから低レベル、出力端子Q2+出力が低レベルから高レベルに変わる場合について説明する。クロックCLK-が高レベルになり、トランジスタ23がオンし出力端子Q2-の電圧が下降する（トランジスタ22は既にオン状態）につれて、出力端子Q2-とゲートが結合されているトランジスタ24の入力電圧が下降し、トランジスタ24を流れる電流I23が小さくなる。これにより、そしてトランジスタ21はオフであるから出力端子Q2+の電圧が上昇する。

出力端子Q2+の電圧が上昇するにつれて、出力端子Q2+とゲートが結合されているトランジスタ25の入力電圧が上昇し、トランジスタ25を流れる電流が大きくなる。これにより、出力端子Q2-の電圧が更に下降する。出力端子Q2+の電圧が上昇するにつれて出力端子Q2-の電圧が下降する、出力端子Q2-の電圧が下降するにつれて出力端子Q2+の電圧が上昇するという過渡状態を経て、出力端子Q2+は高レベルであってVQ2+=VCC、出力端子Q2-は低レベルであってVQ2-=VCC-R22*(I22+I24)となる。

この時、クロックCLK-に相補的なクロックCLK+が低レベルのためトランジスタ13がオフし、マスター回路10の差動増幅回路10aは動作せず、出力端子Q2+および出力端子Q2-はマスター回路10に伝搬しない。出力端子Q1+および出力端子Q1-はラッチ回路10bでクロックCLK-が高レベルになる前の状態を保持する。ただし、出力端子Q1-は高レベルであってVQ1-=VCCであるが、出力端子Q1+はトランジスタ13がオフし負荷抵抗器R11を流れる電流がI13だけになるので、図３のように中間のレベルであってVQ1+=VCC-R11×I13となる。

次に、タイミングt3でクロックCLK+が高レベルになる時に、出力端子Q1+が低レベルから高レベル、出力端子Q1-が高レベルから低レベルに変わる場合について説明する。クロックCLK+が高レベルになり、トランジスタ13がオンし出力端子Q1-の電圧が下降する（トランジスタ12は既にオン状態）につれて、出力端子Q1-とゲートが結合されているトランジスタ14の入力電圧が下降し、トランジスタ14を流れる電流I13が小さくなる。これにより、そしてトランジスタ11はオフであるから出力端子Q1+の電圧が上昇する。

出力端子Q1+の電圧が上昇すると、出力端子Q1+とゲートが結合されているトランジスタ15の入力電圧が上昇し、トランジスタ15を流れる電流I14が大きくなる。これにより、出力端子Q1-の電圧が更に下降する。出力端子Q1+の電圧が上昇につれて出力端子Q1-の電圧が下降する、出力端子Q1-の電圧が下降するにつれて出力端子Q1+の電圧が上昇するという過渡状態を経て、出力端子Q1+は高レベルであってVQ1+=VCC、出力端子Q1-は低レベルであってVQ1-=VCC-R12*(I12+I14)となる。

この時、クロックCLK+に相補的なクロックCLK-は低レベルのためトランジスタ23がオフし、スレーブ回路20の差動増幅回路20aは動作せず、出力端子Q1+および出力端子Q1-における電圧の遷移はスレーブ回路20に伝搬しない。出力端子Q2+および出力端子Q2-はラッチ回路20bでクロックCLK+が高レベルになる前の状態を保持する。ただし、出力端子Q2+は高レベルでVQ2+=VCCであるが、出力端子Q2-はトランジスタ23がオフし負荷抵抗器R22を流れる電流がI24だけになるので、図３のように中間のレベルであってVQ2-=VCC-R22×I24となる。

次に、タイミングt4でクロックCLK-が高レベルになる時に、出力端子Q2-出力が低レベルから高レベル、出力端子Q2+出力が高レベルから低レベルに変わる場合について説明する。クロックCLK-が高レベルになり、トランジスタ23がオンし出力端子Q2+の電圧が下降する（トランジスタ21は既にオン状態）につれて、出力端子Q2+とゲートが結合されているトランジスタ25の入力電圧が下降し、トランジスタ25を流れる電流I24が小さくなる。これにより、そしてトランジスタ22はオフであるから出力端子Q2-の電圧が上昇する。

出力端子Q2-の電圧が上昇するにつれて、出力端子Q2-とゲートが結合されているトランジスタ24の入力電圧が上昇し、トランジスタ24を流れる電流I23が大きくなる。これにより、出力端子Q2+の電圧が更に下降する。出力端子Q2-の電圧が上昇するにつれて出力端子Q2+の電圧が下降する、出力端子Q2+の電圧が下降するにつれて出力端子Q2-の電圧が上昇するという過渡状態を経て、出力端子Q2-は高レベルであってVQ2-=VCC、出力端子Q2+は低レベルであってVQ2+=VCC-R21*(I21+I23)となる。

この時、クロックCLK-に相補的なクロックCLK+が低レベルのためトランジスタ13がオフし、マスター回路10の差動増幅回路10aは動作せず、出力端子Q2+および出力端子Q2-はマスター回路10に伝搬しない。出力端子Q1+および出力端子Q1-はラッチ回路10bでクロックCLK-が高レベルになる前の状態を保持する。ただし、出力端子Q1+は高レベルであって、電圧VQ1+=VCCであるが、出力端子Q1-はトランジスタ13がオフし負荷抵抗器R11を流れる電流がI14だけになるので、図２のように中間のレベルでVQ1-=VCC-R12×I14となる。

以上のタイミングt1〜タイミングt4の動作を繰り返すことによって、図３のタイムチャートの波形は、図５に表示するような各状態での出力電圧となり、出力端子Q2は入力したクロックCLKの周波数の1/2の周波数の信号となる。

次に、特に本発明が高速化に好適な理由について説明する。

図４はクロックバッファと分周回路の接続部の等価回路図である。クロックバッファの遮断周波数fc2は、クロックバッファの出力インピーダンスをRd、クロックバッファから分周回路までの配線容量をCh2、駆動されるトランジスタの寄生ゲート容量をCgとすると、
fc2＝１／（２×π×Rd×（Ch2＋Cg）） （２）
となる。

式（２）において寄生ゲート容量Cgの計数が1であるのは、図１から明らかなように、クロックCLK+はトランジスタ13のみ、クロックCLK-はトランジスタ23のみに供給されているためである。また、配線容量Ch2は、分周回路内部のトランジスタ数が減少すると減少することは明らかであり、従来技術に対する（１）式における配線容量Ch1に対して、Ch2＜Ch1となる。故に、同様のトランジスタサイズで回路を構成した場合、fc2＞fc1となって、本発明によれば出力遮断周波数が高くなるため、動作速度を高めることができる。

図６は、実用的なトランジスタモデルを用いた場合における本発明の分周回路と従来の分周回路との出力波形のシミュレーション結果を示す。図６（Ａ）は本発明の分周回路の限界周波数での出力波形、図６（Ｂ）は従来の分周回路の限界周波数での出力波形である。図６（Ａ）と図６（Ｂ）の時間軸のスケールは同じにしてある。本図により、本発明の分周回路は、従来の分周回路と比較して、限界周波数において使用上充分な出力波形が得られ、また高速化できることがわかる。

図７に本発明の分周回路を２段直列接続した場合のブロック図を示し、図８に動作限界付近でのシミュレーション結果を示す。相補的なクロックCLK+とクロックCLK-の電圧レベルが交わると、すなわちクロックCLK+とクロックCLK-の電圧レベルが入れ替わると、出力端子Q2の高レベルと低レベルが入れ替わる。この交わった点が高レベルと低レベルの入替りのスレッショルドであるといえる。そのため、図３や図６，図８に示すように、立ち上がり波形が段々状になっていても、差動のクロックが交わればよい。

図８のシミュレーション結果において、クロックCLKの入力に対して１段目の出力は図８（Ａ）のように１/２分周される。さらに、次段で１／２分周波を分周することによって１/２分周され、図８（Ｂ）のように、結果としてクロックCLKが１/４分周される。このように、本発明の分周回路により多段の分周が可能であることをわかる。

尚、以上の実施例では、ＭＯＳＦＥＴを採用した場合について説明しているが、本発明はバイポーラトランジスタ等その他のトランジスタプロセスにも適用可能である。

本発明の分周回路の一実施例を示す回路図 トランジスタのバイアス電流密度と遮断周波数の関係を示す図 本発明の動作を説明するためのタイミングチャート 本発明のクロックバッファと分周回路の接続部の等価回路図 図２の各動作状態での出力電圧レベルを表示する図 本発明の動作限界付近でのシミュレーション結果を従来例と共に示す波形図 本発明の分周回路を２段接続した場合のブロック図 図６の構成における動作限界付近でのシミュレーション結果を示す波形図 従来の分周回路の一例を示す回路図 従来の分周回路の他の例を示す回路図 従来回路のクロックバッファ分周回路の接続部の等価回路図

符号の説明

１〜３ 直流電流源
11〜16 トランジスタ
21〜26 トランジスタ
31 直流電源
10a，20a 差動増幅回路
10b，20b ラッチ回路
D+ データ入力端子
D- 反転入力端子
Q1+，Q1- 出力端子
Q2+，Q2- 出力端子
R11，R12 負荷抵抗器
R21，R22 負荷抵抗器

Claims (3)

1. 入力するクロックに応答して当該分周回路の出力を取り込む差動対トランジスタ構成の差動増幅回路と、該クロック周期の間前記差動増幅回路の出力を保持し前記差動増幅回路と負荷抵抗を共用する差動対トランジスタ構成のラッチ回路とから成るマスター回路と、
   前記クロックと相補的なクロックに応答して前記マスター回路の出力を取り込む差動対トランジスタ構成の差動増幅回路と、該相補的なクロック周期の間前記差動増幅回路の出力を保持し前記差動増幅回路と負荷抵抗を共用する差動対トランジスタ構成のラッチ回路とから成り、前記クロックを分周した信号を出力するスレーブ回路とで構成された分周回路において、
   前記差動増幅回路の差動対トランジスタに対する定電流源と別個に前記ラッチ回路の差動対トランジスタに対する定電流源を設けたことと、
   前記差動増幅回路の差動対トランジスタは前記各クロックに応答して定電流源に接続されることと、
   前記ラッチ回路の差動対トランジスタは前記別個の定電流源に直結されていることとを特徴とする分周回路。
2. 前記差動対トランジスタはＭＯＳＦＥＴで構成され、
   前記差動増幅回路の差動対トランジスタの共通接続されたエミッタは、ゲートに前記クロックが相補的に供給されるＭＯＳＦＥＴを経由して前記定電流源に接続され、
   前記ラッチ回路の差動対トランジスタの共通接続されたエミッタは、前記別個の定電流源に直結されていることを特徴とする請求項１に記載の分周回路。
3. 前記マスター回路の差動増幅回路に対する定電流源と前記スレーブ回路の差動増幅回路に対する定電流源とを共用することを特徴とする請求項１または請求項２に記載の分周回路。
   

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