CN116073801A - 相位内插器与相位缓冲器电路 - Google Patents

Abstract

本公开涉及相位内插器与相位缓冲器电路。相位内插器包含多个相位内插器电路系统。多个相位内插器电路系统响应多个相位控制位与多个时钟信号自输出节点产生输出时钟信号。多个时钟信号的相位彼此不同。每一相位内插器电路系统包含多个相位缓冲器电路。每一相位缓冲器电路根据该些相位控制位中的第一与第二位导通，以根据多个时钟信号中的对应时钟信号产生输出时钟信号中的信号分量。每一相位缓冲器电路包含第一与第二电阻，并根据对应时钟信号传输第一与第二电压中的一者至输出节点，其中第一电压经由第一电阻传输至输出节点，且第二电压经由第二电阻传输至输出节点。

Description

相位内插器与相位缓冲器电路

技术领域

本案是关于相位内插器，尤其是关于具有高线性度的相位内插器与相位缓冲器电路。

背景技术

传统的相位内插器常使用多个差分对电路以及电流源电路来控制电流，并透过电阻来转换该电流以产生输出时钟信号。该些电路是透过电流放电并透过电阻进行充电。上述的充放电行为会造成充放电的速度或时间常数不对称而影响线性度。在另一些技术中，相位内插器是使用反相器为基底的电路实施。然而，在制程变异的影响下，P型晶体管与N型晶体管在制程变异下所产生的偏移不相同。如此一来，会使得相位内插器的输出共模位准不准确。此外，若输出时钟信号的摆幅较大，会使差分对与/或电流源电路中的晶体管操作于非线性区域，使得输出时钟信号的线性度不佳。

发明内容

在一些实施态样中，相位内插器包含多个相位内插器电路系统。多个相位内插器电路系统用以响应多个相位控制位与多个时钟信号自输出节点产生输出时钟信号。该些时钟信号的相位彼此不同，该些相位内插器电路系统中每一者包含多个相位缓冲器电路。该些相位缓冲器电路中每一者用以根据该些相位控制位中的第一位与第二位导通，以根据该些时钟信号中的对应时钟信号产生该输出时钟信号中的信号分量。该些相位缓冲器电路中每一者包含第一电阻与第二电阻，并用以根据该对应时钟信号传输第一电压与第二电压中的一者至该输出节点，其中该第一电压是经由该第一电阻传输至该输出节点，且该第二电压是经由该第二电阻至该输出节点。

在一些实施态样中，相位缓冲器电路包含第一电阻、第二电阻、第一开关、第二开关、第三开关以及第四开关。该第一电阻的一端用以接收第一电压。该第二电阻的一端用以接收第二电压。该第一开关的第一端耦接至该第一电阻的另一端，且该第一开关的控制端用以接收时钟信号。该第二开关的第一端耦接至该第一开关的第二端，该第二开关的第二端耦接至输出节点以产生信号分量，且该第二开关的控制端用以接收第一相位控制位。该第三开关的第一端耦接至该输出节点，且该第三开关的控制端用以接收第二相位控制位。该第四开关的第一端耦接至该第三开关的第二端，该第四开关的第二端耦接至该第二电阻的另一端，且该第四开关的控制端用以接收该时钟信号。

有关本案的特征、实作与功效，兹配合图式作较佳实施例详细说明如下。

附图说明

图1为根据本案一些实施例绘制一种相位内插器的示意图；

图2为根据本案一些实施例绘制图1中的输出时钟信号的相位以及多个相位控制位的关系示意图；

图3A为根据本案一些实施例绘制图1中的多个相位内插器电路系统的电路示意图；以及

图3B为根据本案一些实施例绘制图1中的多个相位内插器电路系统的电路示意图。

具体实施方式

本文所使用的所有词汇具有其通常的涵义。上述的词汇在普遍常用的字典中的定义，在本案的内容中包含任一于此讨论的词汇的使用例子仅为示例，不应限制到本案的范围与涵义。同样地，本案亦不仅以于此说明书所示出的各种实施例为限。

关于本文中所使用的『耦接』或『连接』，均可指两个或多个元件相互直接作实体或电性接触，或是相互间接作实体或电性接触，亦可指两个或多个元件相互操作或动作。如本文所用，用语『电路系统(circuitry)』可为由至少一个电路(circuit)所形成的单一系统，且用语『电路』可为由至少一个晶体管与/或至少一个主被动元件按一定方式连接以处理信号的装置。

如本文所用，用语『与/或』包含了列出的关联项目中的一个或多个的任何组合。在本文中，使用第一、第二与第三等等的词汇，是用于描述并辨别各个元件。因此，在本文中的第一元件也可被称为第二元件，而不脱离本案的本意。为易于理解，在各图式中的类似元件将被指定为相同标号。

图1为根据本案一些实施例绘制一种相位内插器100的示意图。相位内插器100包含多个相位内插器电路系统110、120、130以及140。多个相位内插器电路系统110、120、130以及140用以响应多个相位控制位ST[0]～ST[63]与STB[0]～STB[63]以及多个时钟信号CK1～CK4自输出节点N1产生输出时钟信号CKO。

在一些实施例中，多个时钟信号CK1～CK4的相位彼此不同。例如，时钟信号CK1的相位为0度，时钟信号CK2的相位为90度，时钟信号CK3的相位为180度，且时钟信号CK4的相位为270度。在一些实施例中，多个相位控制位ST[0]～ST[63]中的对应者与STB[0]～STB[63]中的对应者具有相反逻辑值。例如，当相位控制位ST[0]具有逻辑值1时，相位控制位STB[0]具有逻辑值0。或者，当相位控制位ST[0]具有逻辑值0时，相位控制位STB[0]具有逻辑值1。依此类推，应可理解剩余的多个相位控制位ST[1]～ST[63]与STB[1]～STB[63]之间的对应关系。

详细而言，相位内插器电路系统110响应多个相位控制位ST[0]～ST[15]与STB[0]～STB[15]以及时钟信号CK1产生信号分量S1，并输出信号分量S1至输出节点N1。信号分量S1用以形成输出时钟信号CKO。换言之，信号分量S1为一部分的时钟信号CKO。多个相位控制位ST[0]～ST[15](与/或多个相位控制位STB[0]～STB[15])可用以设定时钟信号CK1在时钟信号CKO的比例。例如，若多个相位控制位ST[0]～ST[15]中具有预设逻辑值(例如为逻辑值0)的位数越多，时钟信号CK1在时钟信号CKO的比例越高。反之，若多个相位控制位ST[0]～ST[15]中具有预设逻辑值(例如为逻辑值0)的位数越少，时钟信号CK1在时钟信号CKO的比例越低。

类似地，相位内插器电路系统120响应多个相位控制位ST[16]～ST[31]与STB[16]～STB[31]以及时钟信号CK2产生信号分量S2，并输出信号分量S2至输出节点N1。相位内插器电路系统130响应多个相位控制位ST[32]～ST[47]与STB[32]～STB[47]以及时钟信号CK3产生信号分量S3，并输出信号分量S3至输出节点N1。相位内插器电路系统140响应多个相位控制位ST[48]～ST[63]与STB[48]～STB[63]以及时钟信号CK4产生信号分量S4，并输出信号分量S4至输出节点N1。多个信号分量S1～S4可在输出节点N1上相加，以形成输出时钟信号CKO。

在一些实施例中，多个相位内插器电路系统110、120、130与140中每一者包含多个相位缓冲器电路(图1未示出)。每一个相位缓冲器电路包含第一电阻与第二电阻。相位缓冲器电路可根据对应的时钟信号(即时钟信号CK1～CK4中的对应者)传输第一电压与第二电压中的一者至输出节点N1，其中第一电压是经由第一电阻传输至输出节点N1，且第二电压是经由第二电阻传输至输出节点N1。如此一来，第一电阻与第二电阻可设定输出节点N1的共模位准，并在制程变异的影响下有效地保持共模位准，以提升输出时钟信号的线性度与可用摆幅。关于此处的设置方式将于后参照图3A与图3B说明。

图2为根据本案一些实施例绘制图1中的输出时钟信号CKO的相位以及多个相位控制位ST[0]～ST[63]的关系示意图。如图2所示，输出时钟信号CKO的相位可以分为四个象限。在第一象限中，输出时钟信号CKO的相位可为0至90度。在第二象限中，输出时钟信号CKO的相位可为90至180度。在第三象限中，输出时钟信号CKO的相位可为180至270度。在第四象限中，输出时钟信号CKO的相位可为270至0度。

详细而言，当多个相位控制位ST[0]～ST[15]皆具有第一逻辑值(例如为逻辑值0(即前述的预设逻辑值))且剩余的多个相位控制位ST[16]～ST[63]皆具有第二逻辑值(例如为逻辑值1)时，相位内插器100可输出具有相位为0度的输出时钟信号CKO。接着，可对多个相位控制位ST[0]～ST[63]进行位移位，以逐渐地增加输出时钟信号CKO的相位。当多个相位控制位ST[16]～ST[31]具有预设逻辑值(例如为逻辑值0)且剩余的多个相位控制位ST[0]～ST[15]以及ST[32]～ST[63]皆具有第二逻辑值(例如为逻辑值1)时，相位内插器100可输出具有相位为90度的输出时钟信号CKO。

依此类推，当多个相位控制位ST[32]～ST[47]皆具有预设逻辑值(例如为逻辑值0)且剩余的多个相位控制位ST[0]～ST[31]以及ST[48]～ST[63]皆具有第二逻辑值(例如为逻辑值1)时，相位内插器100可输出具有相位为180度的输出时钟信号CKO。当多个相位控制位ST[48]～ST[63]皆具有预设逻辑值(例如为逻辑值0)且剩余的多个相位控制位ST[0]～ST[47]皆具有第二逻辑值(例如为逻辑值1)时，相位内插器100可输出具有相位为270度的输出时钟信号CKO。

图2中关于多个相位控制位ST[0]～ST[63]的编码方式用以示例，且本案并不以此为限。在一些实施例中，可加入额外的象限控制信号来切换输出时钟信号CKO的相位所对应的象限。

图3A为根据本案一些实施例绘制图1中的相位内插器电路系统110以及相位内插器电路系统120的电路示意图，且图3B为根据本案一些实施例绘制图1中的相位内插器电路系统130以及相位内插器电路系统140的电路示意图。应当理解，图3A中的相位内插器电路系统110以及相位内插器电路系统120以及图3B中的相位内插器电路系统130以及相位内插器电路系统140共同形成图1的相位内插器100。

如图3A所示，相位内插器电路系统110包含多个相位缓冲器电路110[0]～110[15]。多个相位缓冲器电路110[0]～110[15]中每一者接收多个相位控制位ST[0]～ST[15]中的对应位(后称第一位)、多个相位控制位STB[0]～STB[15]中的对应位(后称第二位)与时钟信号CK1。多个相位缓冲器电路110[0]～110[15]中每一者用以根据第一位与第二位导通，以根据时钟信号CK1产生一部分的信号分量S1。例如，相位缓冲器电路110[0]接收相位控制位ST[0](即第一位)、相位控制位STB[0](即第二位)以及时钟信号CK1以产生一部分的信号分量S1。相位缓冲器电路110[15]接收相位控制位ST[15](即第一位)、相位控制位STB[15](即第二位)以及时钟信号CK1以产生一部分的信号分量S1。依此类推，应可理解多个相位缓冲器电路110[0]～110[15]、多个相位控制位ST[0]～ST[15]以及多个相位控制位STB[0]～STB[15]之间的对应关系。

类似地，相位内插器电路系统120包含多个相位缓冲器电路120[0]～120[15]。多个相位缓冲器电路120[0]～120[15]中每一者接收多个相位控制位ST[16]～ST[31]中的对应位、多个相位控制位STB[16]～STB[31]中的对应位与时钟信号CK2，且多个相位缓冲器电路120[0]～120[15]用以响应多个相位控制位ST[16]～ST[31]、多个相位控制位STB[16]～STB[31]以及时钟信号CK2产生信号分量S2。多个相位缓冲器电路120[0]～120[15]、多个相位控制位ST[16]～ST[31]以及多个相位控制位STB[16]～STB[31]之间的对应关系可参考相位内插器电路系统110的设置方式，故在此不再赘述。

多个相位缓冲器电路110[0]～110[15]与多个相位缓冲器电路120[0]～120[15]中每一者具有相同电路结构。以相位缓冲器电路110[0]为例，相位缓冲器电路110[0]包含电阻R1与电阻R2。相位缓冲器电路110[0]用以选择性地经由电阻R1传输第一电压至输出节点N1或是经由电阻R2传输第二电压至输出节点N1。在一些实施例中，第一电压高于第二电压。例如，第一电压可为供应电压VDD，且第二电压可为地电压GND。藉由上述设置方式，电阻R1与电阻R2可以设定输出节点N1的共模位准。

详细而言，相位缓冲器电路110[0]更包含多个开关T1～T4。电阻R1的一端接收供应电压VDD，且电阻R1的另一端耦接至开关T1的第一端(例如为源极)。开关T1的第二端(例如为漏极)耦接至开关T2的第一端，且开关T1的控制端(例如为栅极)接收时钟信号CK1。开关T1可响应时钟信号CK1选择性地导通。开关T2的第二端耦接至开关T3的第一端(例如为漏极)与输出节点N1，且开关T2的控制端接收相位控制位ST[0]。开关T2可响应相位控制位ST[0]选择性地导通，以产生部分的信号分量S1至输出节点N1。开关T3的第二端(例如为源极)耦接至开关T4的第一端，且开关T3的控制端(例如为栅极)接收相位控制位STB[0]。开关T3可响应相位控制位STB[0]选择性地导通，以产生部分的信号分量S1至输出节点N1。电阻R2的一端接收地电压GND，开关T4的第二端耦接至电阻R2的另一端，且开关T4的控制端接收时钟信号CK1。开关T4可响应时钟信号CK1选择性地导通。

在一些实施例中，开关T1与开关T2为P型晶体管，且开关T3与开关T4为N型晶体管。当相位控制位ST[0]具有预设逻辑值(例如为逻辑值0)且时钟信号CK1具有低位准，开关T1与开关T2导通。在此条件下，供应电压VDD可经由电阻R1传输至输出节点N1。换言之，当开关T1与开关T2皆为导通时，相位缓冲器电路110[0]可输出具有高位准(即供应电压VDD)的信号分量(即信号分量S1的一部分)至输出节点N1。或者，当相位控制位ST[0]具有预设逻辑值(例如为逻辑值0)且时钟信号CK1具有高位准时，开关T3与开关T4导通。在此条件下，地电压GND可经由电阻R2传输至输出节点N1。换言之，当开关T3与开关T4皆导通时，相位缓冲器电路110[0]可输出具有低位准(即地电压GND)的信号分量(即信号分量S1的一部分)至输出节点N1。依此类推，应可理解其余的相位缓冲器电路110[1]～110[15]以及多个相位缓冲器电路120[0]～120[15]的相关操作。

在一些相关技术中，相位内插器中的多个相位缓冲器是使用电流式逻辑电路实施。在该些技术中，每一个电流式逻辑电路是由差分输入对与电流源电路来实施，并透过电阻来转换所有电流式逻辑电路产生的电流为输出时钟信号。由于电流源电路与电阻在制程变异下所产生的偏移不相同，会使得相位内插器的输出共模位准不准确。此外，若输出时钟信号的摆幅较大，会使差分输入对与/或电流源电路中的晶体管操作于非线性区域，造成输出时钟信号的摆幅出现失真(即线性度变低)。

相较于上述技术，在本案的一些实施例中，电阻R1与电阻R2可对供应电压VDD与地电压GND进行分压，以设定输出节点N1的共模位准。例如，由于供应电压VDD与地电压GND为直流电压，供应电压VDD与地电压GND可经由电阻R1、电阻R2以及多个开关T1～T4(即使多个开关T1～T4未导通)分压来设定输出节点N1的共模位准。在一些实施例中，电阻R1与电阻R2中每一者的阻值可高于多个开关T1～T4中每一者的等效阻值。如此一来，供应电压VDD与地电压GND的分压结果可主要由电阻R1与电阻R2决定。因此，即便P型晶体管与N型晶体管出现不同偏移，输出节点N1的共模位准仍可经由电阻R1与电阻R2设定。在一些实施例中，电阻R1与电阻R2可使用相同或相近的布局方式实施。例如，电阻R1与电阻R2中每一者可由(但不限于)多晶硅(polysilicon)电阻实施。藉由上述设置方式，电阻R1与电阻R2可在制程变异下产生相近的偏移，以确保输出节点N1的共模位准保持稳定(例如为保持在供应电压VDD与地电压GND的总和的一半)。如此一来，可以确保输出时钟信号CKO的摆幅保持对称。

另外，如图3A所示，在相位缓冲器电路110[0]中，部分开关(即开关T2与开关T3)直接连接到输出节点N1，且另一部分开关(即开关T1与开关T4)未直接连接到输出节点N1。在一些实施例中，开关T2与开关T3接收多个相位控制位ST[0]与STB[0]而未接收时钟信号CK1，且开关T1与开关T4接收时钟信号CK1并响应时钟信号CK1选择性导通。藉由上述设置方式，直接连接到输出节点N1的部分开关是响应于多个相位控制位ST[0]与STB[0](而非时钟信号CK1)选择性导通。如此一来，时钟信号CK1的切换不会直接影响到输出节点N1，可降低输出时钟信号CKO在相位切换过程中产生的抖动(jitter)。

如图3B所示，相位内插器电路系统130包含多个相位缓冲器电路130[0]～130[15]，且相位内插器电路系统140包含多个相位缓冲器电路140[0]～140[15]。多个相位缓冲器电路130[0]～130[15]中每一者接收多个相位控制位ST[32]～ST[47]中的对应位、多个相位控制位STB[32]～STB[47]中的对应位与时钟信号CK3。多个相位缓冲器电路130[0]～130[15]用以响应多个相位控制位ST[32]～ST[47]、多个相位控制位STB[32]～STB[47]以及时钟信号CK3产生信号分量S3。多个相位缓冲器电路140[0]～140[15]中每一者接收多个相位控制位ST[48]～ST[63]中的对应位、多个相位控制位STB[48]～STB[63]中的对应位与时钟信号CK4。多个相位缓冲器电路140[0]～140[15]用以响应多个相位控制位ST[48]～ST[63]、多个相位控制位STB[48]～STB[63]以及时钟信号CK4产生信号分量S4。

多个相位缓冲器电路110[0]～110[15]、130[0]～130[15]与140[0]～140[15]中每一者具有相同电路结构。多个相位缓冲器电路130[0]～130[15]与140[0]～140[15]的设置方式与/或操作可参考图3A中多个相位缓冲器电路110[0]～110[15]的设置方式，故在此不再重复赘述。

如先前所述，在一些实施例中，可加入象限控制信号来切换输出时钟信号CKO的相位所对应的象限。在该些实施例中，可使用额外的相位多工器来进行相位的象限切换，以减少相位缓冲器电路的数量。如此，可以更进一步降低电阻所使用的数量，以节省晶片面积。

综上所述，本案一些实施例中的相位内插器以及相位缓冲器电路可利用电阻来设定产生输出时钟信号的节点的共模位准。如此一来，在制程变异的影响下仍可维持输出时钟信号的线性度与可用摆幅。

虽然本案的实施例如上所述，然而该些实施例并非用来限定本案，本技术领域具有通常知识者可依据本案的明示或隐含的内容对本案的技术特征施以变化，凡此种种变化均可能属于本案所寻求的专利保护范畴，换言之，本案的专利保护范围须视本说明书的申请专利范围所界定者为准。

符号说明

100:相位内插器

110、120、130、140:相位内插器电路系统

110[0]～110[15]、120[0]～120[15]:相位缓冲器电路

130[0]～130[15]、140[0]～140[15]:相位缓冲器电路

CK1～CK4:时钟信号

CKO:输出时钟信号

GND:地电压

N1:输出节点

R1、R2:电阻

S1～S4:信号分量

ST[0]～ST[63]、STB[0]～STB[63]:相位控制位

T1～T4:开关

VDD:供应电压

Claims (10)

1.一种相位内插器，包含：

多个相位内插器电路系统，用以响应多个相位控制位与多个时钟信号自输出节点产生输出时钟信号，

其中该些时钟信号的相位彼此不同，该些相位内插器电路系统中每一者包含多个相位缓冲器电路，该些相位缓冲器电路中每一者用以根据该些相位控制位中的第一位与第二位导通，以根据该些时钟信号中的对应时钟信号产生该输出时钟信号中的信号分量至该输出节点，该些相位缓冲器电路中每一者包含第一电阻与第二电阻，并用以根据该对应时钟信号传输第一电压与第二电压中的一者至该输出节点，该第一电压经由该第一电阻传输至该输出节点，且该第二电压经由该第二电阻传输至该输出节点。

2.如权利要求1所述的相位内插器，其中该第一电阻与该第二电阻用以设定该输出节点的共模位准。

3.如权利要求1所述的相位内插器，其中该第一电压高于该第二电压。

4.如权利要求1所述的相位内插器，其中该第一位相反于该第二位。

5.如权利要求1所述的相位内插器，其中该些相位缓冲器电路中每一者更包含多个开关，该些开关耦接于该第一电阻与该第二电阻之间，且该些开关中直接连接到该输出节点的一部分开关不接收该对应时钟信号。

6.如权利要求5所述的相位内插器，其中该部分开关用以接收该第一位与该第二位。

7.如权利要求1所述的相位内插器，其中该些相位缓冲器电路中每一者更包含多个开关，该些开关耦接于该第一电阻与该第二电阻之间，且该些开关中未直接连接到该输出节点的一部分开关用以响应该对应时钟信号选择性导通。

8.如权利要求1所述的相位内插器，其中该些相位缓冲器电路中每一者更包含：

第一开关，耦接至该第一电阻，并用以响应该对应时钟信号选择性地导通；

第二开关，耦接至该第一开关，并用以响应该第一位选择性地导通，以产生该信号分量至该输出节点；

第三开关，耦接至该第二开关，并用以响应该第二位选择性地导通，以产生该信号分量至该输出节点；以及

第四开关，耦接至该第二电阻与该第三开关之间，并用以响应该对应时钟信号选择性地导通。

9.一种相位缓冲器电路，包含：

第一电阻，其中该第一电阻的一端用以接收第一电压；

第二电阻，其中该第二电阻的一端用以接收第二电压；

第一开关，其中该第一开关的第一端耦接至该第一电阻的另一端，且该第一开关的控制端用以接收时钟信号；

第二开关，其中该第二开关的第一端耦接至该第一开关的第二端，该第二开关的第二端耦接至输出节点以产生信号分量，且该第二开关的控制端用以接收第一相位控制位；

第三开关，其中该第三开关的第一端耦接至该输出节点，且该第三开关的控制端用以接收第二相位控制位；以及

第四开关，其中该第四开关的第一端耦接至该第三开关的第二端，该第四开关的第二端耦接至该第二电阻的另一端，且该第四开关的控制端用以接收该时钟信号。

10.如权利要求9所述的相位缓冲器电路，其中该第一电阻与该第二电阻用以设定该输出节点的共模位准。

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