JP4750842B2 - パラメータ制御回路 - Google Patents

Description

本発明は、ＬＳＩ（Large Scale Integrated circuit）チップ間やチップ内あるいはボード間や装置間など、デジタル信号を高速に入出力するインターフェース回路やクロック発生回路などにおいて、回路特性を動作クロックに応じて自動制御するパラメータ制御回路に関する。

近年、コンピュータや通信分野において、処理される情報量が飛躍的に増大し、システム全体の性能向上が求められている。システムの性能を向上するには、システムを構成する装置や装置を構成する各要素の性能を向上する必要があり、例えば、ＳＲＡＭやＤＲＡＭなどのメモリ、プロセッサ、ネットワークスイッチ用ＬＳＩなどが高速化されてきた。
一方で、ＬＳＩチップ間の信号伝送、ＬＳＩチップ内の複数の素子間あるいは回路ブロック間での信号伝送、ボード間やネットワーク装置間の信号伝送などにおいて、デジタル信号を高速に処理する必要がある。特に、ＬＳＩチップ間、素子間、ボード間、装置間で信号を入出力するインターフェース回路の高速化が要求されている。

ところが、これらのインターフェース回路は、下位互換を求められることが多く、２つ以上の動作周波数で動かなければならないことが多い。例えば、ＨＤＭＩ（画像用のデジタルインターフェース）は、低い解像度の時は低い周波数で動作し、高い解像度の時は高い周波数で動作する。また、ＵＳＢ（汎用シリアルインターフェース）の場合もＶｅｒ１．１とＶｅｒ２．０とでは動作速度が異なる。同様に、ＰＣＩｅ（パソコンのインターフェース）もＧｅｎ１とＧｅｎ２との２つのバージョンがあり、ＳＡＴＡ（ハードディスクのインターフェース）も速度の異なるＶｅｒ．１とＶｅｒ．２がある。

特に、最近は、シリアルインターフェース回路が多く利用されており、このようなシリアルインターフェース回路は、超高速で動作するアナログ回路を有している。アナログ回路は、ディジタル回路とは異なり、クロック周波数が低いほど動作し易いとは限らず、ある範囲でしか最適な動作をしない。
このような問題に対処するために、回路のパラメータを変えて異なる回路特性を実現する方法が考えられている。例えば、周波数に対するパラメータを予めＲＯＭ等に記憶しておき、ＲＯＭに記憶されているパラメータを選択することで、回路特性を可変する。このような従来技術の一つとして、特許文献１などでは、電力増幅回路でのバイアスを可変する技術が開示されている。
特開平１１−２２０３４２号公報

上述したように、インターフェース回路を構成する一般的なアナログ回路は、ある特定の周波数範囲で最適な動作をする傾向があり、低速から高速までの信号を入出力するインターフェース回路で常に最適に動作する回路を設計するのは難しい。無理な設計を行った場合、限られた周波数以外では、性能が著しく低下する場合もある。
また、特許文献１などのように、パラメータを予めＲＯＭ等に記憶しておく場合は、今後、インターフェースの種類が増えて、動作速度の種類の増加や動作モードの多様化が進むと、その都度、ＲＯＭのデータを更新しなければならなくなる。さらに、どの回路がどのバージョンのインターフェースに対応したものであるかを管理することも困難になる。

上記課題に鑑み、本発明の目的は、インターフェース回路などの動作速度の種類の増加や動作モードの多様化が進んでも、ＲＯＭを取り替えることなく、インターフェース回路やクロック回路で使用する周波数に応じたパラメータを自動的に設定することが可能なパラメータ制御回路を提供することである。

本発明の一形態では、複数の速度のデータを入出力するインターフェース回路に、相補信号を受け取る第１トランジスタおよび第２トランジスタを含むとともに、回路パラメータを可変できる差動型イコライザと、クロック周波数を検出する周波数検出部と、クロック周波数によって適切な回路パラメータを算出し、差動型イコライザを制御するパラメータ算出制御部とを設けた。
差動型イコライザは、回路パラメータに基づいて制御されるとともに、前記第１トランジスタのドレインと前記第２トランジスタのドレインとの間に接続される可変容量コンデンサを含み、可変容量コンデンサは複数のバラクタを有する。
周波数検出部は、インターフェース回路に入力するクロックまたは前記データから再生されるクロックからインターフェース回路が現在どのくらいの周波数で動いているかを検出し、パラメータ算出制御部に引き渡す。パラメータ算出制御部は、インターフェース回路が、検出した周波数で最適に動作するように、差動型イコライザの回路パラメータを算出し、差動型イコライザに設定する。例えば、クロック周波数が高くなれば、パラメータ算出制御部は、高周波でも動作するように、差動型イコライザの特性を制御する。逆に、クロック周波数が低くなれば、パラメータ算出制御部は、低周波で最適に動作するように、差動型イコライザの特性を制御する。

このように、入出力するクロック周波数に合わせて、インターフェース回路の差動型イコライザの回路パラメータを適切に制御することができるので、使用するインターフェースの速度の増加や動作モードの多様化が進んでも、常に、最適な動作が可能となる。
また、別の一形態では、複数の速度のデータを入出力するインターフェース回路に、回路パラメータを可変できる差動型イコライザと、入出力するデータからクロックを再生するクロック再生部と、クロック再生部が再生したクロック周波数を検出する周波数検出部とを設けている。また、周波数検出部が検出した周波数によって適切な回路パラメータを算出し、差動型イコライザを制御するパラメータ算出制御部を有している。

このように、クロックを持たないインターフェース回路でも、クロック再生部が、入出力するデータからクロックを再生するので、パラメータ算出制御部は、現在動いている周波数に合わせて、インターフェース回路の差動型イコライザの回路パラメータを適切に制御することができる。
また、上記形態において、バラクタは直列接続され、直列接続されるノードに回路パラメータが供給されることを特徴とする。
また、パラメータ算出制御部は、回路パラメータをアナログ電圧で出力し、イコライザの特性をアナログ電圧で制御することを特徴とする。
本発明の別の一形態では、複数の速度のデータを入出力するインターフェース回路と、インターフェース回路に入力するクロックまたはデータから再生されるクロックの周波数を検出する周波数検出部と、インターフェース回路の特性を可変するイコライザと、周波数検出部が検出した周波数に応じて、イコライザの回路パラメータを算出し、イコライザの特性を制御するパラメータ算出制御部と、パラメータ算出制御部が出力するアナログ電圧をデジタルコードに変換するＡ／Ｄ変換部と、デジタルコードをデコードしてデコード信号を出力するデコーダと、デコード信号が入力される単極増幅器と、を含み、単極増幅器は、並列接続される複数のバッファと、複数のバッファのそれぞれに接続されるとともにデコード信号によって制御される複数のスイッチとを含むことを特徴とする。
本発明の別の一形態では、複数の速度のデータを入出力するインターフェース回路と、インターフェース回路に入力するクロックまたはデータから再生されるクロックの周波数を検出する周波数検出部と、インターフェース回路の特性を可変するイコライザと、周波数検出部が検出した周波数に応じて、イコライザの回路パラメータを算出し、イコライザの特性を制御するパラメータ算出制御部とを有し、パラメータ算出制御部は、回路パラメータをアナログ電流で出力し、イコライザは、前記アナログ電流が供給される第１トランジスタおよび第２トランジスタと前記第２トランジスタに接続される第３トランジスタおよび第４トランジスタとを含むカレントミラー回路と、前記第４トランジスタに流れる電流によって制御されるとともに相補信号が入力される第５トランジスタおよび第６トランジスタとを含む差動増幅器と、を含むことを特徴とする。
また、本発明に関連する技術では、回路の動作クロックに応じて電圧制御発振器の特性を制御する。周波数検出部は、回路の動作クロックのクロック周波数を検出し、パラメータ算出制御部は、電圧制御発振器のパラメータを算出し、電圧制御発振器の特性を制御する。例えば、回路の動作クロックが速ければ、電圧制御発振器の発振周波数が高くなるように制御し、逆に、動作クロックが遅ければ、電圧制御発振器の発振周波数が低くなるように制御する。

このように、動作クロックに合わせて電圧制御発振器の発振周波数を制御するので、現在動いている周波数に合わせて、最適な発振周波数を得ることができる。
上述した形態における好ましい例では、パラメータ算出制御部は、イコライザの回路特性を、アナログ電圧やアナログ電流、或いは、デジタルコードなどの方法で制御する。これにより、使用している回路に合った制御方法を用いることができる。特に、周波数検出部やパラメータの算出部分を共用化することができるので、回路の無駄をなくすことができる。さらに、Ａ／Ｄ変換器やＤ／Ａ変換器を設けることによって、アナログ電圧の制御方法からデジタルコードによる制御方法に変換したり、逆に、デジタルコードによる制御方法からアナログ電圧やアナログ電流などによる制御方法に変換することもできる。これにより、アナログとデジタルのが混在した回路の制御も容易に行うことが可能となる。

本発明に係るパラメータ制御回路は、インターフェース回路やクロック回路で使用する周波数に応じた回路パラメータを自動的に設定することが可能で、動作速度の種類の増加や動作モードの多様化が進んでも、使用する周波数に応じたパラメータを自動的に設定することができる。

本発明に係るパラメータ制御回路を適用する送信側のインターフェース回路のブロック図である。 本発明に係るパラメータ制御回路を適用する受信側のインターフェース回路のブロック図である。 本発明に係るパラメータ制御回路を適用する受信側のインターフェース回路のブロック図である。 本発明に係るパラメータ制御回路の第１の実施形態の回路図および説明図である。 本発明に係るパラメータ制御回路の第２の実施形態の回路図である。 本発明に係るパラメータ制御回路の第３の実施形態の回路図である。 本発明に係るパラメータ制御回路の第４の実施形態の回路図である。 本発明に係るパラメータ制御回路の第５の実施形態の回路図である。 本発明に係るパラメータ制御回路の第６の実施形態の回路図である。

本発明に係るパラメータ制御回路は、データを入出力するインターフェース回路やクロック回路に使用され、動作する周波数に応じて、回路特性を自動的に可変する制御回路である。以下、パラメータ制御回路のいくつかの実施形態について図面を用いて説明する。尚、各実施形態において、送受信データおよびクロック信号は、特に発生装置などが示されていないが、インターフェース回路を使用する装置もしくは伝送路などから供給される。

先ず、本発明に係るパラメータ制御回路を適用する各実施形態に共通のインターフェース回路の例を、いくつか説明する。
図１は、伝送用ＬＳＩ（非図示）の中の送信側のインターフェース回路１００の構成を示している。インターフェース回路１００は、Ｄラッチ回路１０３、イコライザ１０４、周波数検出部１０６、パラメータ算出制御部１０７で構成される。

Ｄラッチ回路１０３は、伝送用ＬＳＩが送信するデータ１０１をクロック１０２に同期させて相補のデータに変換し、イコライザ１０４に出力する。
イコライザ１０４は、パラメータ算出制御部１０７が算出した回路パラメータに応じて、Ｄラッチ回路１０３が出力する相補のデータの信号特性を可変し、伝送用ＬＳＩの外部に相補のデータ１０５（ＯＵＴ、ＯＵＴｘ）を出力する。

周波数検出部１０６は、クロック１０２の周波数を検出し、パラメータ算出制御部１０７に出力する。
パラメータ算出制御部１０７は、周波数検出部１０６が検出した周波数でイコライザ１０４が最適な回路特性になるように、イコライザ１０４の回路パラメータを算出し、イコライザ１０４に設定する。

ここで、本発明に係るパラメータ制御回路の主な構成要素は、周波数検出部１０６、パラメータ算出制御部１０７、イコライザ１０４である。
次に、図２は、伝送用ＬＳＩ（非図示）の中の受信側のインターフェース回路２００の構成を示している。インターフェース回路２００は、イコライザ２０３、Ｄラッチ回路２０４、周波数検出部２０６、パラメータ算出制御部２０７で構成される。

イコライザ２０３は、パラメータ算出制御部２０７が算出した回路パラメータに応じて、伝送用ＬＳＩの外部から受信する相補のデータ２０１（ＩＮ、ＩＮｘ）の信号特性を可変し、Ｄラッチ回路２０４に出力する。
Ｄラッチ回路２０４は、イコライザ２０３が出力する相補のデータをクロック２０２に同期させ、単極のデータ２０５を伝送用ＬＳＩ内に出力する。

周波数検出部２０６は、クロック２０２の周波数を検出し、パラメータ算出制御部２０７に出力する。
パラメータ算出制御部２０７は、周波数検出部２０６が検出した周波数でイコライザ２０３が最適な回路特性になるように、イコライザ２０３の回路パラメータを算出し、イコライザ２０３に設定する。

ここで、本発明に係るパラメータ制御回路の主な構成要素は、周波数検出部２０６、パラメータ算出制御部２０７、イコライザ２０３である。
尚、周波数検出部２０６と図１の周波数検出部１０６、パラメータ算出制御部２０７と図１のパラメータ算出制御部１０７、イコライザ２０３と図１のイコライザ１０４は、それぞれ同じ回路構成で実現できる。これらの構成要素の回路例は、後で詳しく説明する。

次に、図３は、伝送用ＬＳＩ（非図示）の中の受信側のインターフェース回路３００の構成を示している。インターフェース回路３００は、イコライザ２０３、Ｄラッチ回路２０４、周波数検出部２０６、パラメータ算出制御部２０７、クロック再生回路（ＣＲＵ：Clock Recovery Unit）３０１で構成される。図２と同様に、伝送用ＬＳＩ（非図示）の中の受信側のインターフェース回路であるが、クロックの入力はなく、相補のデータ２０１（ＩＮ、ＩＮｘ）だけを入力する。尚、図２と同符号のものは同じものを示す。

相補のデータ２０１（ＩＮ、ＩＮｘ）は、パラメータ算出制御部２０７が算出した回路パラメータで最適な回路特性になるようにイコライザ２０３で補正され、Ｄラッチ回路２０４に出力される。Ｄラッチ回路２０４は、イコライザ２０３が出力する相補のデータをクロック再生回路３０１が出力するクロックに同期させ、単極のデータ２０５を伝送用ＬＳＩ内に出力される。

クロック再生回路３０１は、データ２０５からクロック成分を抽出して、クロックの再生を行い、Ｄラッチ回路２０４と周波数検出部２０６とにクロックを出力する。例えば、クロックを再生する方法として、元のデータよりも高速なクロックでデータをサンプリングし、データ列のエッジ部分（変化点）を検出し、エッジの周期からクロックを再生することができる。

以上、本発明に係るパラメータ制御回路を適用できるインターフェース回路について説明した。次に、本発明に係るパラメータ制御回路の実施形態について説明する。
（第１の実施形態）
第１の実施形態に係るパラメータ制御回路は、図１のイコライザ１０４、周波数検出部１０６、パラメータ算出制御部１０７、或いは、図２のイコライザ２０３、周波数検出部２０６、パラメータ算出制御部２０７によって構成される。図４（ａ）において、４０１は、周波数検出部１０６あるいは２０６と、パラメータ算出制御部１０７あるいは２０７とを実現する回路である。また、４０２は、イコライザ１０４あるいは２０３を実現する回路で、パラメータ算出制御部１０７あるいは２０７が出力するパラメータ出力４０３によって特性を可変する。尚、本実施形態の場合のパラメータ出力４０３は電圧値で与えられる。

クロック１０２は、論理を反転するインバータと遅延素子とを組み合わせた反転遅延素子ＤＬ４１とアンド回路ＡＮＤ４１とに入力される。アンド回路ＡＮＤ４１は、クロック１０２と反転遅延素子ＤＬ４１の出力との論理積を取って、トランジスタＴｒ４１のゲートに出力する。
ここで、反転遅延素子ＤＬ４１とアンド回路ＡＮＤ４１とで構成される回路は、図４（ｂ）および（ｃ）のように動作する。図４（ｂ）は、クロック１０２の周波数が高い場合を示し、図４（ｃ）は、クロック１０２の周波数が低い場合を示している。反転遅延素子ＤＬ４１の出力信号は、クロック１０２よりも少し遅延して出力されるので、アンド回路ＡＮＤ４１は、クロック１０２のエッジ付近にパルスを出力する。このパルスは、クロック１０２の周波数が低い場合は、単位時間当たりの個数が少なく、逆に、クロック１０２の周波数が高い場合は、単位時間当たりの個数が多くなる。

次に、アンド回路ＡＮＤ４１の出力パルスは、ｎＭＯＳ型のトランジスタＴｒ４１のゲートに入り、トランジスタＴｒ４１は、パルスに応じて、オンオフのスイッチング動作をする。トランジスタＴｒ４１のソースは抵抗Ｒ４１を介して電源（Ｖｃｃ）に接続され、トランジスタＴｒ４１のドレインは抵抗Ｒ４２およびコンデンサＣ４１の並列回路を介して接地（ＧＮＤ）されている。今、アンド回路ＡＮＤ４１からパルスが出ている場合は、トランジスタＴｒ４１はオンするので、コンデンサＣ４１がチャージされ、パラメータ出力４０２の電圧は上昇する。逆に、アンド回路ＡＮＤ４１からパルスが出ていない場合は、トランジスタＴｒ４１はオフするので、コンデンサＣ４１のチャージは抵抗Ｒ４２を介して放電され、パラメータ出力４０２の電圧は下降する。つまり、図４（ｂ）のように、クロック１０２の周波数が高い場合は、アンド回路ＡＮＤ４１から出るパルスの数が多くなるので、コンデンサＣ４１はチャージされる回数が増加し、パラメータ出力４０２の電圧は高く保たれる。逆に、図４（ｃ）のように、クロック１０２の周波数が低い場合は、アンド回路ＡＮＤ４１の出力パルスは少なくなるので、コンデンサＣ４１はチャージされても放電される時間が長くなるので、パラメータ出力４０２の電圧は低くなる。このように、周波数検出部１０６およびパラメータ算出制御部１０７を構成する回路４０１は、クロック１０２の周波数に応じて、パラメータ出力４０２の電圧を可変することができる。

次に、イコライザ１０４について説明する。図４（ａ）において、イコライザ１０４は、ｎＭＯＳ型のトランジスタＴｒ４２およびＴｒ４３、抵抗Ｒ４３およびＲ４４、定電流源ＣＳ４１およびＣＳ４２で構成される一般的な差動増幅回路を基本としている。つまり、非反転入力のＩＮと反転入力のＩＮｘとで構成される相補信号が入力され、非反転信号のＯＵＴと反転信号のＯＵＴｘの相補信号が出力される。特に、本実施例では、差動増幅回路の特性を可変するために、トランジスタＴｒ４２のドレインとトランジスタＴｒ４３のドレインとの間に、可変容量コンデンサＶＣ４１を設けている。例えば、可変容量コンデンサＶＣ４１の容量を大きくすると、差動増幅回路の周波数特性は広くなり、可変容量コンデンサＶＣ４１の容量を小さくすると、差動増幅回路の周波数特性は狭くなる。

ここで、可変容量コンデンサＶＣ４１の構成例として、バラクタが考えられる。バラクタを使用する場合、図に示すように、２つのバラクタＶＣ４１１およびＶＣ４１２を背中合わせに接続することで、パラメータ出力４０３の電圧によって、可変容量コンデンサＶＣ４１の容量を可変することができる。例えば、パラメータ出力４０３の電圧が高い時、つまり、クロック１０２の周波数が高い時は、可変容量コンデンサＶＣ４１の容量は大きくなり、クロック１０２の周波数が低い時は、可変容量コンデンサＶＣ４１の容量は小さくなる。

このように、クロック１０２の周波数に応じて、イコライザ１０４の特性を可変することができ、インターフェース回路で使用するクロック周波数に応じて、常に、最適な回路パラメータになるように制御することができる。この結果、複数の種類の周波数の信号を入出力するインターフェース回路において、ひずみやエラーのないデータ伝送が可能となる。

（第２の実施形態）
第２の実施形態に係るパラメータ制御回路は、第１の実施形態と同様に、図１から図３における周波数検出部１０６あるいは２０６、パラメータ算出制御部１０７あるいは２０７、イコライザ１０４あるいは２０３によって構成される。図５において、５０１は、周波数検出部１０６あるいは２０６と、パラメータ算出制御部１０７あるいは２０７と、を実現する回路である。また、５０２は、イコライザ１０４あるいは２０３に相当する差動増幅器で、パラメータ算出制御部１０７あるいは２０７が出力するパラメータ出力５０３によって特性を可変する。本実施形態の場合のパラメータ出力５０３は電流値で与えられる。

クロック１０２は、反転遅延素子ＤＬ４１とアンド回路ＡＮＤ４１とに入力される。尚、クロック１０２がアンプＡＰ５１に入力されるまでの回路構成は、第１の実施形態と同符号のものは同じものを示し、同様に動作するので説明を省略する。アンプＡＰ５１には、クロック１０２の周波数に応じた電圧値が入力される。つまり、クロック１０２の周波数が高い時は高い電圧値が、クロック１０２の周波数が低い時は低い電圧値が、それぞれアンプＡＰ５１に入力される。アンプＡＰ５１の出力は、抵抗Ｒ５１を介してＶｃｃに接続されるｎＭＯＳ型のトランジスタＴｒ５１のゲートと、ｎＭＯＳ型のトランジスタＴｒ５２のゲートとに入力され、アンプＡＰ５１の入力電圧に応じてトランジスタＴｒ５１およびＴｒ５２に流れる電流値を制御する。トランジスタＴｒ５２のソースはパラメータ出力５０３として、差動増幅器５０２に入力される。差動増幅器５０２において、パラメータ出力５０３の電流値を入力するペアのｐＭＯＳ型のトランジスタＴｒ５３、Ｔｒ５４およびｎＭＯＳ型のトランジスタＴｒ５５、Ｔｒ５６は、カレントミラー回路を構成し、トランジスタＴｒ５６に流れる電流値をパラメータ出力５０３の電流値によって制御する。

一方、差動増幅器５０２は、ｎＭＯＳ型のトランジスタＴｒ５７およびＴｒ５８、抵抗Ｒ５２およびＲ５３、バイアス電流を制御するトランジスタＴｒ５６で構成される一般的な差動増幅回路を基本としている。つまり、非反転入力のＩＮと反転入力のＩＮｘの相補信号が入力され、非反転信号のＯＵＴと反転信号のＯＵＴｘの相補信号が出力される。特に、本実施形態では、トランジスタＴｒ５６によるバイアス電流を可変することによって、差動増幅回路の特性できるようにしている。例えば、パラメータ出力５０３の電流を大きくすると、カレントミラー回路を構成するトランジスタＴｒ５６に流れる電流値が大きくなる。つまり、差動増幅回路のバイアス電流が大きくなって、消費電力は増えるが、高速動作が可能となり、高周波信号に対応することができる。逆に、パラメータ出力５０３の電流を小さくすると、カレントミラー回路を構成するトランジスタＴｒ５６に流れる電流値が小さくなる。つまり、差動増幅回路のバイアス電流が小さくなり、少ない消費電力で、低周波信号に対応することができる。

このように、クロック１０２の周波数に応じて、差動増幅器５０２の特性を可変することができ、インターフェース回路で使用するクロック周波数に応じて、常に、最適な回路パラメータになるように制御することができる。この結果、様々な種類の周波数の信号を入出力するインターフェース回路において、消費電力を抑えながら、ひずみやエラーのないデータ伝送が可能となる。

（第３の実施形態）
第３の実施形態に係るパラメータ制御回路は、デジタル的にイコライザの特性を制御する。図６において、６００は、図１または図２のインターフェース回路と同様に、データとクロックを入力してデータを出力するインターフェース回路である。６０１はデータ入力、６０２はクロック、６０３は単極増幅器、６０４はデータ出力、６０５はクロック６０２のクロック周波数を検出してｎビットのデジタルコードを出力する周波数検出部、６０６は周波数検出部６０５が出力するｎビットの周波数検出値に基づいて単極増幅器６０３の回路パラメータを設定するパラメータ算出制御部、をそれぞれ示している。尚、同図の中で、本発明に係るパラメータ制御回路を構成する主な要素は、周波数検出部６０５、パラメータ算出制御部６０６および単極増幅器６０３である。

単極増幅器６０３は、イコライザ１０４あるいは２０３に相当するもので、特性を可変できる。単極増幅器６０３は、バッファアンプ６０７から６０９と、それぞれのバッファアンプに直列に接続されたスイッチ６１０から６１２とが、データ入力６０２とデータ出力６０４との間を並列に接続している。つまり、スイッチ６１０がオンすれば、バッファアンプ６０７によって、データ入力６０２とデータ出力６０４との間が接続され、さらに、スイッチ６１１がオンすれば、バッファアンプ６０７と６０８とによって、データ入力６０２とデータ出力６０４との間が接続される。同様に、スイッチ６１０から６１２がオンすれば、バッファアンプ６０７から６０９とによって、データ入力６０２とデータ出力６０４との間が並列に接続される。

一般に、並列接続されるバッファアンプが多くなると、回路に流すことができる電流が増えるので、高速動作が可能となる。逆に、回路に流すことができる電流が少なくなると、高速動作が難しくなる。但し、回路に流れる電流が多くなると消費電力が増えるので、常に、最適な動作状態にすることが求められる。尚、本実施形態では、単極増幅器６０３の並列回路の数を３つとしたが、３つの回路でなくても複数回路であれば、同様の効果が得られることは明らかである。

次に、周波数検出部６０５の構成について説明する。周波数検出部６０５は、例えば、カウンタ６１３とクロック発生器６１４とで構成される。カウンタ６１３は、クロック６０２をカウントし、リセット（ＲＳＴ）信号が入るとカウンタをリセットすると同時に、その時点のカウント値（ｎビット）をラッチしてパラメータ算出制御部６０６に出力する。クロック発生器６１４は、カウンタ６１３にＲＳＴ信号を出力する。尚、クロック発生器６１４は、クロック６０２と同期していても構わないし、非同期であっても構わないが、クロック６０２より十分に遅い周波数で、一定時間毎にカウンタ６１３をリセットする。つまり、カウンタ６１３は、クロック６０２を一定時間カウントし、そのカウント値をパラメータ算出制御部６０６に出力することになる。従って、クロック６０２の周波数が高い場合は、一定時間にカウントされるカウント値は大きくなり、逆に、クロック６０２の周波数が低い場合は、一定時間にカウントされるカウント値は小さくなる。このようにして、周波数の高低に応じたｎビットのカウント値がパラメータ算出制御部６０６に出力される。

次に、パラメータ算出制御部６０６の構成例について説明する。パラメータ算出制御部６０６は論理演算回路（デコーダ）６１５で構成される。周波数検出部６０５から周波数の高低に応じたｎビットのカウント値を入力したデコーダ６１５は、カウント値に応じて、単極増幅器６０３のスイッチ６１０から６１２をオンオフする。この時、周波数検出部６０５から入力したｎビットのカウント値が大きい場合は、単極増幅器６０３の多数のスイッチをオンして、データ入力６０２とデータ出力６０４との間に挿入されるバッファアンプの数を増やし、高速動作ができるようにする。逆に、周波数検出部６０５から入力したｎビットのカウント値が小さい場合は、高速動作する必要がないので、単極増幅器６０３のスイッチを少しだけオンして、データ入力６０２とデータ出力６０４との間に挿入されるバッファアンプの数を減らし、消費電力を抑える。

このように、クロック６０２の周波数に応じて、単極増幅器６０３の特性を可変することができ、インターフェース回路で使用するクロック周波数に応じて、常に、最適な回路パラメータになるように制御することができる。この結果、複数の種類の周波数の信号を入出力するインターフェース回路において、消費電力を抑えながら、ひずみやエラーのないデータ伝送が可能となる。

尚、クロック６０２は、図３のインターフェース回路のようなクロック入力のないインターフェース回路の場合でも、内部でクロック再生を行うクロック再生回路３０１を設けることで、同様に実現可能である。
（第４の実施形態）
第４の実施形態に係るパラメータ制御回路は、第１から第３の実施形態を複合した構成の回路である。第１から第３の実施形態は、イコライザの特性を制御するパラメータとして、アナログの電圧値、アナログの電流値およびデジタルデータを用い、１つのイコライザだけを制御対象とした。しかし、実際のインターフェース回路では、例えば、受信側、送信側、さらにクロックを分配するクロック回路など、インターフェース回路の中に特性を調整しなければいけない複数の箇所が存在する。図７に示す本実施形態のパラメータ制御回路は、周波数検出部やパラメータ算出制御部の一部を共通化し、複数のイコライザの特性を可変する。

図７のパラメータ制御回路７００において、７０１は図５の回路５０１の一部と同じ回路で電流値制御を行うアナログのパラメータ算出制御部、７０２はデジタルのパラメータ算出制御部をそれぞれ示している。デジタルのパラメータ算出制御部７０２のデコーダ６１５は、図６と同様に動作するが、周波数の検出は、図６の周波数検出部６０５のデジタル式ではなく、図４と同じアナログ式で行い、アナログ電圧のパラメータ出力４０３をＡ／Ｄ変換器２０３でｎビットのデジタルデータに変換して、デコーダ６１５に入力している。尚、図４から図６と同符号のものは同じものを示すので、説明は省略する。

このように、図７のパラメータ制御回路７００は、回路４０１からなる１つの周波数検出部を共用化し、電圧値のパラメータで回路特性を制御するイコライザ４０２や、電流値のパラメータで回路特性を制御する差動増幅器５０２や、デジタルデータのパラメータで回路特性を制御する単極増幅器６０３など、複数のイコライザの特性を同時に制御することができる。

この結果、様々な周波数の信号を入出力するインターフェース回路において、入出力する周波数に応じて、複数の箇所のイコライザの特性を可変することができ、最適な回路パラメータになるように制御することができる。しかも、周波数検出部などの回路を共用化することによって、回路規模を少なくできる。また、周波数検出部などの回路の共用化によって、複数の箇所のイコライザの特性が揃うので、安定した特性のインターフェース回路を実現することができる。

（第５の実施形態）
図８に示す第５の実施形態に係るパラメータ制御回路は、第３の実施形態のデジタル式のパラメータ制御回路の応用例である。パラメータ算出制御部８０１の構成だけが図６のパラメータ算出制御部６０６と異なり、それ以外の部分は、図６と同じなので説明を省略する。

パラメータ算出制御部８０１において、周波数検出部６０５が出力するｎビットの周波数値は、デコーダ６１５に入力されて、単極増幅器６０３のスイッチ６１０から６１２のオンオフを制御する。同時に、Ｄ／Ａ変換器８０２も出力され、デコーダ６１５の出力値に応じた電圧値を出力する。尚、この時、Ｄ／Ａ変換器８０２にデコーダ６１５の出力を入力せずに、ｎビットの信号８０３をＤ／Ａ変換器８０２に入力するようにしても構わない。この場合は、周波数検出部６０５のカウント値に応じた電圧値が、Ｄ／Ａ変換器８０２からイコライザに出力されることになる。また、Ｄ／Ａ変換器８０２が出力する電圧値のパラメータの出力先は、例えば、図４に示すような電圧値で特性を制御できるイコライザ４０２である。

このように、周波数検出部６０５およびパラメータ算出制御部８０１をデジタル的に処理しながら、アナログ電圧で制御するイコライザ４０１も同時に制御することが可能となる。デジタルコードで制御することによって、コンピュータとの親和性が良くなり、プログラムによるソフトウェア処理でパラメータの算出を行うことも可能となる。この結果、様々な周波数の信号を入出力するインターフェース回路において、入出力する周波数に応じて、複数の箇所のイコライザの特性をデジタル的に制御するので、イコライザ毎の特性を容易に可変することができる。

（第６の実施形態）
第１から第５の実施形態は、インターフェース回路のデータ入出力部のイコライザの特性を、クロック周波数に応じて、最適な特性に制御する実施形態であったが、第６の実施形態に係るパラメータ制御回路は、イコライザではなく、クロックを生成するＰＬＬ回路に適用した例である。

図９（ａ）において、クロック入力１０２の周波数検出とパラメータ算出を行う回路４０１は、図４と同じなので説明を省略する。ＰＬＬ回路９０１は、回路４０１が出力するパラメータ出力４０３に応じた周波数のクロックを生成する。ＰＬＬ回路９０１において、９０２はクロック１０２と１／ｎの分周回路９０５の出力との位相を比較して、位相のずれを電圧値で出力する位相比較器、９０３は位相比較器９０２が出力する電圧値と、パラメータ出力４０３の電圧値とを加算する加算器、９０４は加算器９０３が出力する電圧値に応じて発生するクロックの周波数を可変するＶＣＯ（電圧制御発振器）である。ＶＣＯ９０４の出力は、分周回路９０５でクロック１０２に近い周波数に分周され、位相比較器９０２に出力される。分周回路９０５の分周比を可変することで、ＶＣＯが発振する所望の周波数を得ることができる。

次に、ＶＣＯ９０４の構成例を図９（ｂ）に示す。インバータ９０６、９０７および９０８によってループ状に接続され、インバータ９０６の出力とインバータ９０７の入力との間に、可変容量コンデンサＶＣ９１が接続され、接地されている。インバータ９０６から９０８の奇数のインバータによって、発振し、インバータ９０８の出力がＶＣＯ９０４の出力クロックとなる。この時、可変容量コンデンサＶＣ９１の容量は、インバータ９０６からインバータ９０７に渡る信号線との間で一種のフィルタを構成する。

可変容量コンデンサＶＣ９１の容量を可変すると、フィルタの特性が変わり、インバータ９０６から９０８の３つのインバータが発振する周波数が変わる。例えば、可変容量コンデンサＶＣ９１の容量を大きくすると、ＶＣＯ９０４が発振するクロックの周波数は低くなり、逆に、可変容量コンデンサＶＣ９１の容量を小さくすると、ＶＣＯ９０４が発振するクロックの周波数は高くなる。つまり、クロック１０２のクロック周波数が高くなれば、ＰＬＬ回路９０１で発生するクロック周波数も高くなり、逆に、クロック１０２のクロック周波数が低くなれば、ＰＬＬ回路９０１で発生するクロック周波数も低くなる。

尚、可変容量コンデンサＶＣ９１は、例えば、図４のＶＣ４１１およびＶＣ４１２のように、バラクタなどで構成できる。また、本実施形態では、パラメータ出力４０３と、位相比較器９０２の出力９０２とを、加算器９０３で加算してから、ＶＣＯ９０４に入力するようにしたが、加算器９０３を設けずに、ＶＣＯ９０４の中に、可変容量コンデンサＶＣ９１と同じものを、例えば、インバータ９０７の出力とインバータ９０８の入力との間にもう一つ設け、それぞれの可変容量コンデンサを、位相比較器９０２の出力と、パラメータ出力４０３とに分けても構わない。

このように、周波数検出部およびパラメータ算出制御部を用いて、ＰＬＬ回路の周波数を制御することによって、インターフェース回路などで使用するクロック周波数に応じて、ＰＬＬ回路で発生するクロック周波数を可変することができる。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。

本発明は、ＬＳＩチップ間やチップ内あるいはボード間や装置間など、デジタル信号を高速に入出力するインターフェース回路やクロック発生部などに適用できる。

Claims (6)

1. 複数の速度のデータを入出力するインターフェース回路と、
   前記インターフェース回路に入力するクロックまたは前記データから再生されるクロックの周波数を検出する周波数検出部と、
   相補信号を受け取る第１トランジスタおよび第２トランジスタを含むとともに、前記インターフェース回路の特性を可変する差動型イコライザと、
   前記周波数検出部が検出した前記周波数に応じて、前記差動型イコライザの回路パラメータを算出し、前記差動型イコライザの特性を制御するパラメータ算出制御部と
   を有し、
   前記差動型イコライザは前記パラメータに基づいて制御されるとともに、前記第１トランジスタのドレインと前記第２トランジスタのドレインとの間に接続される可変容量コンデンサを含み、
   前記可変容量コンデンサは複数のバラクタを有すること
   を特徴とするパラメータ制御回路。
2. 前記データからクロックを再生するクロック再生部
   を有することを特徴とする請求項１に記載のパラメータ制御回路。
3. 前記バラクタは直列接続され、前記直列接続されるノードに前記パラメータが供給されること
   を特徴とする請求項１または請求項２に記載のパラメータ制御回路。
4. 請求項１に記載のパラメータ制御回路において、
   前記パラメータ算出制御部は、前記回路パラメータをアナログ電圧で出力し、前記差動型イコライザの特性を前記アナログ電圧で制御することを特徴とするパラメータ制御回路。
5. 複数の速度のデータを入出力するインターフェース回路と、
   前記インターフェース回路に入力するクロックまたは前記データから再生されるクロックの周波数を検出する周波数検出部と、
   前記インターフェース回路の特性を可変するイコライザと、
   前記周波数検出部が検出した前記周波数に応じて、前記イコライザの回路パラメータを算出し、前記イコライザの特性を制御するパラメータ算出制御部と、
   前記パラメータ算出制御部が出力するアナログ電圧をデジタルコードに変換するＡ／Ｄ変換部と、
   前記デジタルコードをデコードしてデコード信号を出力するデコーダと、
   前記デコード信号が入力される単極増幅器と、
   を含み、
   前記単極増幅器は、並列接続される複数のバッファと、前記複数のバッファのそれぞれに接続されるとともに前記デコード信号によって制御される複数のスイッチとを含むこと
   を特徴とするパラメータ制御回路。
6. 複数の速度のデータを入出力するインターフェース回路と、
   前記インターフェース回路に入力するクロックまたは前記データから再生されるクロックの周波数を検出する周波数検出部と、
   前記インターフェース回路の特性を可変するイコライザと、
   前記周波数検出部が検出した前記周波数に応じて、前記イコライザの回路パラメータを算出し、前記イコライザの特性を制御するパラメータ算出制御部と
   を有し、
   前記パラメータ算出制御部は、前記回路パラメータをアナログ電流で出力し、
   前記イコライザは、前記アナログ電流が供給される第１トランジスタおよび第２トランジスタと前記第２トランジスタに接続される第３トランジスタおよび第４トランジスタとを含むカレントミラー回路と、前記第４トランジスタに流れる電流によって制御されるとともに相補信号が入力される第５トランジスタおよび第６トランジスタとを含む差動増幅器と、を含むこと
   を特徴とするパラメータ制御回路。

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