JP2005166175A - 再生クロック生成回路及びそれを用いた情報再生装置 - Google Patents

Abstract

【課題】 一定周期パターンではない短いプリアンブル部にて媒体の傷等の影響を受けず、安定に高速にＰＬＬを引き込むことが可能な再生クロック生成回路を提供する。
【解決手段】 再生信号と再生クロック信号との位相差を検出する位相誤差検出器６、位相誤差検出器の帯域制限を行うループフィルタ７、再生クロック信号を出力するＶＣＯ９、再生信号と再生クロックとの初期位相誤差を検出する初期位相検出器２２、初期位相検出器の出力に応じて電圧波形を出力する引き込み駆動部２０を具備する。定常動作時はループフィルタの出力によりＶＣＯを制御し、位相同期化開始時には引き込み駆動部出力又はループフィルタ出力と引き込み駆動部出力の合成信号によりＶＣＯを制御する。
【選択図】 図１

Description

本発明は、情報記録媒体に記録されたデジタルデータを再生する装置、特に、データを再生する際に再生信号の同期をとるための再生クロックを生成する回路及びそれを用いた情報再生装置に関するものである。

図８は従来例の光ディスク装置を示すブロック図である。図８において、１は情報担体であるところの光ディスク、２は光ディスク１を一定速度で回転させるスピンドルモータ、３は光ディスク１に光ビームを照射し、その反射光を受光して光電変換を行い、光ディスク１上の情報トラックから情報を再生信号として出力するピックアップである。また、４はピックアップ３の出力を増幅するアンプ、５はアンプ４の出力をデジタル値に変換するＡ／Ｄコンバータである。

６はＡ／Ｄコンバータ５で変換されたデジタル再生信号が入力され、ＶＣＯ９の出力である再生クロックが供給され、デジタル再生信号と再生クロックとの位相差を検出する位相誤差検出器、７Ａ及び７Ｂは位相誤差検出器６の出力の位相誤差が入力されるループフィルタであり、Ａ／Ｄコンバータ５、位相誤差検出器６、ループフィルタ７Ａ及び７Ｂ、Ｄ／Ａコンバータ８、ＶＣＯ９で構成されるＰＬＬループのループ特性の安定化、不要な高域成分のカット等を行う。

１３はループフィルタ７Ａと７Ｂを選択するスイッチ、８はスイッチ１３の出力をアナログ電圧に変換するＤ／Ａコンバータ、９はＤ／Ａコンバータ９の出力により発振周波数が変化する電圧制御発振器いわゆるＶＣＯである。１０はＡ／Ｄコンバータ５においてデジタル化されたデジタル再生信号を処理し、２値化信号として出力するデータセパレータである。通常、光ディスク１に記録されているデータはディスク１の特性に適した変調がなされており、例えば、１−７変調といった変調データが記録されている。１１はこの１−７変調を復調する復調器、１２は復調されたデータの誤りを訂正するリードソロモン符号をデコードするＥＣＣ（エラーコレクションコード）ブロックである。

図８に示すＰＬＬの例は、特開平６−７６４８６号公報の概念を示す（特許文献１）。同公報には、ＰＬＬ開始時と定常状態時とで、ＰＬＬの時定数を変更する構成が説明されている。即ち、スイッチ１３によりループフィルタ７Ａが選択された時にＰＬＬ総合のループ特性の時定数が小さく高速応答特性をもつＰＬＬとなる。また、スイッチ１３によりループフィルタ７Ｂが選択された場合には、ＰＬＬ総合のループ特性の時定数が大きく安定性の高いＰＬＬとなる。

通常、光ディスク装置では、再生しようとするデータ領域にピックアップを移動させ（シーク動作）再生しようとするデータの頭出しを行い、この先頭データの最初の部分（プリアンブル）でＰＬＬ動作を開始し、ＰＬＬがロックした後にデータ再生が可能になる。また、多くの光ディスク装置ではデータの記録再生単位としてセクタという概念があり、このセクタの最初の部分でＰＬＬ動作を開始し、ＰＬＬがロックした後にデータ再生を行う。

このため、ＰＬＬ動作を開始してから速やかにロックすることができるＰＬＬが必要とされている。一方、ディスク面に付着したごみ、傷等の影響で再生信号が乱される場合が多々存在する。この再生信号の乱れはＰＬＬにとっても外乱となり、これら外乱によって動作が乱されない特性もＰＬＬに要求されている。このため、上記公報のものでは、セクタの最初の部分のＰＬＬ引き込み時には応答の早い時定数の小さなＰＬＬを構成し、ロックした後に安定性の高い時定数の大きなＰＬＬで構成している。
特開平６−７６４８６号公報

特許文献１の構成では、ループフィルタ７Ａからループフィルタ７Ｂへの切り換え直前にディスク表面のごみ、媒体上の欠陥による再生信号のノイズが発生すると、応答の速さゆえにＰＬＬが大きく振られ、大きな位相誤差をもったまま応答の遅いＰＬＬに遷移する場合がある。この場合には、応答の遅いＰＬＬにより位相誤差が引き込まれるまでの間バーストエラーが発生する。

また、応答の速いＰＬＬを構成するためには広帯域のループ特性が必要であり、このためにＰＬＬ引き込み領域であるプリアンブル部は位相誤差のサンプル点が多く必要である。このため、通常プリアンブル部は変調方式で最短マーク、或いはそれに近い短めのマークを用いている。１−７変調であれば、２Ｔ或いは３Ｔが選択される。

更に、プリアンブルで所望の周波数にＰＬＬを高速に引き込むために、プリアンブルは一定の周期を持つマークで構成される。例えば、１−７変調であれば３Ｔの繰り返しパターンが用いられる。これらの制約のため、プリアンブルのパターンが限られ、データセパレータとしてＰＲＭＬ方式を用い、特に多値レベルを持つＰＲ１２２１等の方式を採用した場合には、この３Ｔ連続では発生し得ないレベルがあり、適応等化フィルタの係数決定等に支障をきたす。つまり、プリアンブル部を用いて適応等化フィルタの係数を決定することができない。更に、安定に確実に引き込みを行うためプリアンブルを長くとると、ユーザデータとして使用できない領域が増えるため容量的に不利となっていた。

本発明は、上記従来の問題点に鑑みなされたもので、その目的は、記録媒体からの再生信号に基づいて再生クロック信号を生成する再生クロック生成回路において、一定周期パターンではない短いプリアンブル部にて媒体の傷等の影響を受けず、安定に高速にＰＬＬを引き込むことが可能な再生クロック生成回路を提供することにある。

また、本発明の目的は、ＰＬＬのループ利得、媒体のばらつき等によらずに安定に高速にＰＬＬを引き込むことが可能な再生クロック生成回路を提供することにある。

更に、本発明の目的は、間違った周波数に引き込むことなく、安定に高速にＰＬＬを引き込むことが可能な情報再生装置を提供することにある。

本発明は、上記目的を達成するため、記録媒体からの再生信号に基づいて再生クロック信号を生成するクロック信号生成回路において、前記再生信号と前記再生クロック信号との位相差を検出する位相誤差検出器と、前記位相誤差検出器の帯域制限を行うループフィルタと、前記再生クロック信号を出力する電圧制御発振器と、前記再生信号と再生クロックとの初期位相誤差を検出する初期位相検出器と、前記初期位相検出器の出力に応じて電圧波形を出力する引き込み駆動手段とを備え、定常動作時は前記ループフィルタの出力により電圧制御発振器を制御し、位相同期化開始時には前記引き込み駆動手段の出力又は前記ループフィルタの出力と前記引き込み駆動手段の出力の合成信号により電圧制御発振器を制御することを特徴とする。

上記構成において、位相誤差検出器とループフィルタと電圧制御発振器はフェーズロックドループ（ＰＬＬ）の構成をなし、ＰＬＬ開始時には初期位相検出器により開始時の位相誤差を検出し、この開始時の位相誤差により引き込み駆動手段は速やかにＰＬＬが引き込まれるような電圧波形を電圧制御発振器に出力する。これにより、ＰＬＬ引き込み時間を短縮することができる。

また、本発明は、前記位相誤差を監視する位相監視手段を有し、前記位相監視手段が前記位相誤差が所定の位相誤差に達したことを検出した時に前記引き込み駆動手段は前記初期位相検出器と前記位相監視手段の出力に応じて電圧波形を出力することを特徴とする。

上記構成において、ＰＬＬ開始時に初期位相検出器による開始時の位相誤差及び引き込み駆動手段によるＰＬＬ引き込み動作時の位相誤差を位相監視手段により監視しながら引き込み駆動手段の電圧波形を制御し、電圧制御発振器に出力する。これにより、位相誤差検出精度、電圧制御発振器の特性ばらつきがあっても、ＰＬＬ引き込み時間を短縮することができる。

更に、本発明は、一定周期のタイミング構造を持つ媒体上にほぼ同期して記録された前記再生信号を再生する時に、前記一定周期のタイミングと前記再生クロック信号との位相差或いは周波数差を検出する第２の位相誤差検出手段と、前記第２の位相誤差検出手段の帯域制限を行う第２のループフィルタとを備え、再生信号の再生以前は前記第２のループフィルタの出力により前記電圧制御発振器を制御することを特徴とする。

上記構成において、媒体上のトラックに沿って周期的な構造をもつ媒体を用いて、この周期的な構造に同期した形で情報が記録された媒体から情報の再生を行う場合には、情報信号の再生に先立ち、周期的な構造に対してＰＬＬを動作させ、情報信号のもつ周波数と電圧制御発振器の周波数を一致させ、その後、情報信号と電圧制御発振器の出力を同期させるＰＬＬを動作させる。これにより、情報信号にＰＬＬを引き込む時点で周波数誤差はなく、短時間にＰＬＬ引き込みが可能となる。また、ＰＬＬ引き込み時の情報信号パターンが同一周波数を持つ必要がなくなり、再生信号情報処理のパラメータ設定等に必要な任意の情報信号パターンを用いて短時間でＰＬＬ引き込みが可能になる。

本発明によれば、プリアンブルにおけるＰＬＬ開始時の初期位相を検出し、初期位相に応じた引き込み駆動信号をＶＣＯに加えることにより、高速にＰＬＬを引き込むことが可能となる。また、ＰＬＬの帯域を必要以上に広くする必要がないので、傷、欠陥による悪影響を受けず、安定に高速引き込みが可能となる。また、プリアンブルにおいて周波数引き込みが不要となるため、一定周期パターン以外のプリアンブルパターンを用いた場合でも高速に引き込みが可能となる。このため、プリアンブルパターンを短くすることができ、フォーマット効率の高い媒体・装置を提供することができる。

次に、発明を実施するための最良の形態について図面を参照して詳細に説明する。

（第１の実施形態）
図１は本発明の第１の実施形態を示すブロック図である。図１では従来装置の図８と同一部分は同一符号を付して説明を省略する。図中２０は加算器であり、ループフィルタ７の出力と引き込み駆動部２４の出力を加算し、加算器２１に出力する。加算器２１は加算器２０とループフィルタ２７の出力を加算する。２２は初期位相誤差検出器であり、Ａ／Ｄコンバータ５とＶＣＯ９の出力である再生クロックとの位相差、特に、ＰＬＬ開始時の初期位相誤差を検出し、初期位相誤差値を引き込み駆動部２４に伝える。引き込み駆動部２４は初期位相誤差検出器２２からの情報によりＰＬＬを短時間で引き込むための駆動電圧波形を発生する。

Ａ／Ｄコンバータ２５はピックアップ３により検出されたプッシュプル信号をデジタル値に変換するものである。２６はウォブル位相・周波数誤差検出器であり、プッシュプル信号に含まれるウォブル信号とＶＣＯ９の出力である再生クロックとの位相差、或いは周波数誤差を検出し、出力する。２７はこのウォブルによるＶＣＯ制御系のループフィルタで、帯域の制限、ループの安定化を行う。

図２は本実施形態の情報記録再生装置に用いる光ディスク１のフォーマットを示す模式図である。本実施形態による装置のデータ再生クロックは３０ＭＨｚでデータ密度は０．１５μｍ／ｂｉｔである。光ディスク１の線速度は３ｍ／ｓとなる。図２（ａ）はプリアンブルとデータ領域の構成を示す。プリアンブル部は６００クロックの固定パターン及びシンクパターンで構成されており、シンクパターンはプリアンブル部の最後の方に配置されている。

固定パターンは４Ｔ−４Ｔ−２Ｔ−２Ｔ−３Ｔ−３Ｔ、即ち、００００１１１１００１１０００１１１の繰り返し連続である。この光ディスク１のトラックを構成する溝はわずかな振幅で周期的に蛇行している。このウォブルトラックを図２（ｂ）に示す。このウォブルトラックはＦＭ変調、その他周知の方法でアドレス情報を持ち、光ディスク１上のトラック位置を特定できるようになっている。図２（ａ）′、図２（ｂ）′はプリアンブルの部分を拡大した模式図を示す。１ウォブル周期は６０クロックとなっており、プリアンブル部は１０ウォブルの長さに相当する。プリアンブル部の最後の方にデータ開始クロックのタイミングを得るためのシンクマークが配置されている。

データの記録時はこのウォブル信号に同期した再生クロックをクロックとして図２に示すフォーマットでプリアンブル部とデータ部が記録される。このプリアンブルとデータ部の組で１セクタを構成しており、２ＫＢのユーザデータに相当する。実際に変調記録するデータは１−７変調され、再同期のためのリシンクマーク、ＥＣＣのパリティデータが付加され、合計すると３００００クロックとなる。

通常、１つのアドレスを表すためのウォブル数は数１００ウォブル必要であるが、ウォブル一つ一つをカウントすることにより、アドレス以下の位置分解能を持たせ、本実施形態のような２ＫＢといった数１０ウォブル単位の位置特定は可能である。もちろん、本実施形態のセクタ容量を３２ＫＢ或いは６４ＫＢといった単位にすることで、セクタをウォブルアドレスと一対一にすることも可能である。

図示しない上位装置から再生コマンドが発行されると、図１の装置のコントローラ（図１では省略しているが装置全体の制御を司る制御部）が、指定のセクタのデータを再生できるようにピックアップ３のアクセス動作を行う。指定のセクタの少し手前にアクセスし、まず、ウォブルに再生クロックを同期させるウォブルＰＬＬ動作を行う。

これらＰＬＬ系のループフィルタ７、引き込み駆動部２４、ループフィルタ２７の出力は初期化されており、簡単のためゼロが出力されていることとする。この時、ＶＣＯ９は内部の周波数制御回路或いはフリーラン周波数で発振しており、その周波数はデータクロック数に近い周波数である。指定セクタの少し手前に到達すると、図示しないタイミングコントローラ（再生系のタイミングを司るタイミング制御部）がループフィルタ２７を能動化する。図３（ｃ）はこの場合のループフィルタ２７のハイアクティブを示す。図３（ｃ）に示すようにハイレベルとすることでループフィルタ２７を能動化する。これにより、光ディスク１のウォブルに同期した再生クロックを得ることができる。

図３（ｃ）のハイレベルの期間はウォブルＰＬＬが十分引き込める時間をとってある。次に、ウォブルのアドレス情報により指定セクタに到達することを検出すると、タイミングコントローラはＰＬＬの主体をウォブル信号から再生信号に移す。この時、図３（ｃ）に示すようにローレベルとすることで、ループフィルタ２７は非能動化され、その出力はホールドされ、更に、図３（ｄ）に示すようにハイレベルとすることでループフィルタ７が能動化される。

同時に、図４（ｅ）に示すように初期位相差誤差検出器２２の位相測定を指示する信号をハイレベルとすることで初期位相誤差検出器２２が初期位相の測定を行う。位相誤差信号には大きなノイズが含まれるので、初期位相誤差検出器２２は図４（ｅ）のハイレベルの期間の位相誤差を平均化することにより正確な位相誤差を検出する。この初期位相誤差の位相測定を指示する信号図４（ｅ）はプリアンブル部の開始点から０．５ウォブル、すなわち３０クロック後にハイレベルとなり１ウォブル分、すなわち６０クロックハイレベルを維持した後、ローレベルになるようなタイミングとする。図４（ｆ）は位相誤差を示しており、初期位相誤差検出器２２は図４（ｅ）の立下り時点で初期位相誤差の平均値、図４の例では、０．８という位相誤差を引き込み駆動部２４に伝達する。引き込み駆動部２４は初期位相誤差の平均値である０．８といった誤差量に応じて図４（ｇ）に示す電圧を発生する。

この引き込み駆動部２４の出力は加算器２０でループフィルタ７の信号と加算され、更に加算器２１でフープフィルタ２７のホールド電圧に加算され、その後、Ｄ／Ａコンバータ８でＤ／Ａ変換され、ＶＣＯ９の電圧制御端子に加えられる。引き込み駆動部２４から出力される駆動電圧波形の図４（ｇ）のｈの部分によりＶＣＯ９の発振周波数は急激に低下し、図４（ｇ）のｉの部分により発振周波数は急激に上昇し、引き込み駆動部２４の駆動が始まる前の周波数、即ち、データクロックの発振周波数に戻ることになる。この動作により、位相誤差は図４（ｆ）に示すように急速に位相誤差ゼロに近づけることが可能となる。

ＶＣＯの電圧−発振周波数変換感度を１ＭＨｚ／Ｖ。また再生信号のデータクロック周波数が３０ＭＨｚつまり６０×π（Ｍｒａｄ／ｓ）。位相誤差の検出感度は図４（ｆ）の±１．０が検出レンジ±０．５×π（ｒａｄ）とする。初期位相誤差が図４（ｆ）において０．８であるので、位相角で表した位相誤差は０．４×π（ｒａｄ）ＶＣＯの位相が進んでいる状態とする。図４（ｇ）に示す一定角加速度でＶＣＯを駆動する場合には角加速度α、時間ｔ、位相φにおいて、φ＝０．５×α×ｔ^２（1式）であるから、８μｓで位相を引き込むためにはｈ＝ｉ＝４μｓで、初期位相誤差０．４×π（ｒａｄ）の半分、０．２×π（ｒａｄ）の位相を発生する角加速度を設定する。この角加速度αは前記１式より２．５×１０^１０×π（ｒａｄ／ｓ／ｓ）であり、図４のｇにおけるｈの期間の終点（４μｓ後）では基準周波数に対して１００Ｋ×πｒａｄ／ｓ低い周波数で発振させることになる。ＶＣＯの変換感度から４μｓで−０．０５Ｖに達する傾斜をもつ駆動波形をｈの期間与え、そこから逆の傾斜で４μｓかけて０に達する駆動波形をｉの期間与える。

引き込み駆動部２４の駆動波形は、例えば、前述した図４の例のように２４０クロック＝８μｓで引き込むように、図４（ｇ）のｈ及びｉの傾斜量を初期位相誤差量に比例させて決定することも可能である。また、図４（ｇ）のｈ及びｉの部分の傾斜を固定し、ｈ及びｉの時間を初期位相誤差量により変化させることでも実現可能である。このように初期位相誤差に応じた引き込み駆動を与えることで、簡単な構成で短時間でＰＬＬ引き込みが可能になる。

（第２の実施形態）
図５は本発明の第２の実施形態の構成を示すブロック図である。本実施形態では、第１の実施形態の構成に加えて位相監視部２３を設けている。その他の構成は図１と同様である。位相監視部２３は位相誤差検出器６の位相誤差を監視し、所定の位相誤差値となったことを検出すると引き込み駆動部２４に伝える。

第１の実施形態と同様に上位装置から再生コマンドが発行されると、アクセス動作を行い、指定セクタの少し手前に到達すると、図示しないタイミングコントローラがループフィルタ２７を能動化する（図３（ｃ）のハイアクティブ）。これにより、光ディスク１のウォブルに同期した再生クロックが得られる。また、同様にウォブルのアドレス情報により指定セクタに到達したことを検出すると、タイミングコントローラはＰＬＬの主体をウォブル信号から再生信号に移す。この時、同様に図３（ｃ）に示すようにローレベルとすることで、ループフィルタ２７の出力はホールドされ、図３（ｄ）に示すようにハイレベルとすることでループフィルタ７が能動化される。

同時に、図４（ｅ）に示すように初期位相差誤差検出器２２の位相測定を指示する信号をハイレベルとすることで初期位相誤差検出器２２が初期位相の測定を行う。図４（ｆ）は位相誤差を示しており、初期位相誤差検出器２２は図４（ｅ）の立下り時点で初期位相誤差の平均値、図４の例では、０．８という位相誤差を引き込み駆動部２４及び位相監視部２３に伝達する。引き込み駆動部２３は初期位相誤差の平均値に応じて図６（ｋ）に示すようにｌの部分に示すランプ電圧を発生する。

また、位相監視部２３の内部では初期位相誤差の１／２の値をしきい値に設定し、位相誤差の高域ノイズを除去した例えば図６（ｊ）の信号としきい値（破線で示す）を比較することで、高域ノイズが除去された位相誤差がしきい値となったタイミング（図６（ｊ）から（ｋ）に矢印で示す）を引き込み駆動部２４に伝達する。引き込み駆動部２４はこのタイミングにより図６（ｋ）のｌの部分を終了し、ｍの部分を開始する。ｍの部分は引き込み駆動部２４の出力の図６（ｋ）がゼロになるとゼロを維持する。

この引き込み駆動部２４の出力は加算器２０でループフィルタ７の信号と加算され、更に加算器２１でフープフィルタ２７のホールド電圧に加算され、その後、Ｄ／Ａコンバータ８でＤ／Ａ変換され、ＶＣＯ９の電圧制御端子に加えられる。引き込み駆動部２４から出力される駆動電圧波形の図６（ｋ）のｌの部分によりＶＣＯ９の発振周波数は急激に低下し、図６（ｋ）のｍの部分により発振周波数は急激に上昇し、引き込み駆動部２４の駆動が始まる前の発振周波数に戻ることになる。この動作により、位相誤差は図４（ｆ）に示すように急速に位相誤差ゼロに近づけることが可能となる。

また、本実施形態では、初期位相誤差及び引き込み駆動部２４の動作時の位相誤差を位相監視部２３で監視して引き込み駆動部２４の駆動電圧波形変化タイミングを変化させることで、ＶＣＯ９の感度ばらつき、位相誤差の検出感度ばらつき、或いはＰＬＬのループばらつきがあっても短時間でＰＬＬ引き込みが可能になる。

なお、第１及び第２の実施形態では、引き込み駆動部２４の有効時（即ち、図４のｈ，ｉ、図６のｌ、ｍ）もループフィルタ７を能動化しているが、この間、ループフィルタ７を初期化状態にしておいても同等な効果を得ることができる。同様に、初期位相誤差を検出している図４（ｅ）がハイレベルの期間中ループフィルタ７を初期化状態にしておいてもほぼ同等な効果を得ることができる。

また、引き込み駆動部２４の出力電圧波形は図６（ｎ）に示す波形でも可能である。図６（ｎ）の正側と負側のパルス高さの絶対値はほぼ同じである。また、ＶＣＯ９の応答性が低い場合には図６（ｎ）の波形は積分効果を受け、実質的に周波数の変化具合が図６（ｋ）に近い形となる。より高速な引き込みには図６（ｎ）の波形を用いるのが良い。

更に、より簡易化するには、図７（ｏ）に示すように位相誤差のゼロ近傍にしきい値（破線で示す）を設定し、そのしきい値になった時点で引き込み駆動部２４の出力を停止する構成も可能である。具体的には、その位相誤差としきい値との比較結果により引き込み駆動部２４の出力符号を決定し、図７（ｐ）に示すようにそのしきい値になった時点（矢印で示す）で引き込み駆動部２４の出力を停止する（駆動力をゼロ）構成も可能である。また、図７（ｐ）のパルスの終了タイミング、即ち、パルスの印加時間を初期位相誤差量に応じて変化させるといった更に簡単な構成をとることでもＰＬＬの引き込み時間を短縮することが可能である。

本発明の第１の実施形態を示すブロック図である。 第１の実施形態に用いる光ディスクのフォーマットの概念図である。 第１の実施形態の動作を説明する概念図である。 第１の実施形態のＰＬＬの動作を説明する概念図である。 本発明の第２の実施形態を示すブロック図である。 第２の実施形態のＰＬＬの動作を説明する概念図である。 第２の実施形態の更に他のＰＬＬの動作を説明する概念図である。 従来例の光ディスク装置を示すブロック図である。

符号の説明

１ 光ディスク
２ スピンドルモータ
３ ピックアップ
４ アンプ
５ Ａ／Ｄコンバータ
６ 位相誤差検出器
７ ループフィルタ
８ Ｄ／Ａコンバータ
９ ＶＣＯ
１０ データセパレータ
１１ 復調器
１２ ＥＣＣ
２０ 加算器
２１ 加算器
２２ 初期位相誤差検出器
２３ 位相監視部
２４ 引き込み駆動部
２５ Ａ／Ｄコンバータ
２６ ウォブル位相・周波数誤差検出器
２７ ループフィルタ

Claims (4)

1. 記録媒体からの再生信号に基づいて再生クロック信号を生成するクロック信号生成回路において、
   前記再生信号と前記再生クロック信号との位相差を検出する位相誤差検出器と、前記位相誤差検出器の帯域制限を行うループフィルタと、前記再生クロック信号を出力する電圧制御発振器と、前記再生信号と再生クロックとの初期位相誤差を検出する初期位相検出器と、前記初期位相検出器の出力に応じて電圧波形を出力する引き込み駆動手段とを備え、定常動作時は前記ループフィルタの出力により電圧制御発振器を制御し、位相同期化開始時には前記引き込み駆動手段の出力又は前記ループフィルタの出力と前記引き込み駆動手段の出力の合成信号により電圧制御発振器を制御することを特徴とする再生クロック生成回路。
2. 前記位相誤差を監視する位相監視手段を有し、前記位相監視手段が前記位相誤差が所定の位相誤差に達したことを検出した時に前記引き込み駆動手段は前記初期位相検出器と前記位相監視手段の出力に応じて電圧波形を出力することを特徴とする請求項１に記載の再生クロック生成回路。
3. 一定周期のタイミング構造を持つ媒体上にほぼ同期して記録された前記再生信号を再生する時に、前記一定周期のタイミングと前記再生クロック信号との位相差或いは周波数差を検出する第２の位相誤差検出手段と、前記第２の位相誤差検出手段の帯域制限を行う第２のループフィルタとを備え、再生信号の再生以前は前記第２のループフィルタの出力により前記電圧制御発振器を制御することを特徴とする請求項１に記載の再生クロック生成回路。
4. 請求項１〜３のいずれか１項に記載の再生クロック生成回路と、記録媒体から再生された再生信号と前記再生クロック生成回路で生成された再生クロックとの同期をとって情報再生を行う手段とを備えたことを特徴とする情報再生装置。
   
   
   

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