JP2005045525A - クロック再生回路 - Google Patents

Abstract

【課題】 入力データのデューティ比が理想値の５０％からずれた場合であっても、ジッタの発生がなく、パルス欠損を起こさないクロック再生回路を提供する。
【解決手段】 入力データの立ち上がりまたは立ち下がりの一方をトリガとしてトグル・フリップフロップの正論理出力と負論理出力のハイ・ローを切り替える。該トグル・フリップフロップの正論理出力と負論理出力を発振／停止のためのゲーティング信号として第１、第２のゲート付き発振回路のゲートに入力させる。該第１，第２のゲート付き発振回路の出力の論理和を合成回路により演算して、再生クロックを抽出・再生する。
【選択図】 図１

Description

本発明は、シリアルデータ伝送の受信器に必要なクロック再生回路に関する。特に、バーストモード伝送など高速位相同期が必要とされる場合に好適なクロック再生回路に関する。

従来のクロック再生回路の例は、例えば特許文献１、特許文献２、非特許文献１に記載されている。図１４に従来のクロック再生回路の構成例を、図１５（ａ）に従来のクロック再生回路の動作を示す。分配回路１０には、入力データ（Ｄｉｎ）１が入力され、正論理信号Ｇ１及び負論理信号Ｇ２に分配され、これらの信号は、二つの同等なゲート付き発振回路６、７にゲーティング信号として入力される。第１のゲート付き発振回路６は、ゲーティング信号Ｇ１がハイの場合に発振し、ローの場合に発振を停止する。同様に、第２のゲート付き発振回路７は、ゲーティング信号Ｇ２がハイの場合に発振し、ローの場合に発振を停止する。従って、第１のゲート付き発振回路６は、入力データ（Ｄｉｎ）１の立ち上がりに同期したパルス、第２のゲート付き発振回路７は入力データ（Ｄｉｎ）１の立ち下がりに同期したパルスを発生する。二つのゲート付き発振回路６、７の発振周波数を、制御電圧ＶＲ１、ＶＲ２の調整により、入力データのビットレートに一致させておくと、第１のゲート付き発振回路６の出力Ｏ１または第２のゲート付き発振回路７の出力Ｏ２のどちらかに、クロック周期の間隔でパルスが現れることになる。従って、０１及び０２を合成回路８により論理和演算することにより、クロック周期の間隔のパルス、すなわち再生クロック（ＣＬＫ）が得られる。

従来のクロック再生回路では、入力データの立ち上がり及び立ち下がりの位相が、再生クロックの出力パルスの位相に直接、遅延なく反映されるため、非常に短い時間で動作を開始することができ、かつ入力データの位相変化に非常に短い時間で追随できる。従って、ＰＬＬ（位相同期ループ）を用いたクロック再生回路や、高Ｑフィルタを用いたクロック再生回路では難しかったバーストモード伝送用のクロック再生にも対応できる。
特開平８−２１３９７９号公報 米国特許第６，２５，３２６号明細書 オオタ他著、「光バス操作のための高速バーストモードパケット化光受信機と瞬時クロック再生」、Jライトウェーブテクノロジ、第１２巻、２号、１９９４年２月(Y.Ota,et al,"High-Speed,burst-mode,packet-capable optical receiver and instantaneous clock recovery for optical bus operation"J.Lightwave Technology,vol.12,no.2,Feb.1994.)

ここまでは、入力データが理想的な場合、すなわち入力データ（Ｄｉｎ）１のデューティ比が５０％の場合を前提に説明した。しかしながら、入力データは伝送路や送受信器ハードウェアの影響を受けるので、波形品質は劣化し、そのデューティ比は常に５０％であるとは限らない。この波形劣化は特に高速通信（概ね１０Ｇbit/s以上）では大きく影響を受ける。さらに、バーストモード伝送特有の課題として、受信器に入力されるデータのハイ／ローを識別する閾値レベルが、長期間の無信号に続いてデータが入力され始めた直後と、データ受信中とで大きなずれが生じる場合がある。プリアンプ等での閾値レベルの適応設計は技術的に難しく、これが不十分であると、クロック再生回路に入力されるデータのデューティ比が５０％から大きくずれてしまう。

図１５（ｂ）に入力データ（Ｄｉｎ）１のデューティ比が６０％にずれた場合の従来のクロック再生回路の動作を示す。第１のゲート付き発振回路６に入力されるゲーティング信号Ｇ１の１シンボルに相当する時間はハイとローとで６：４の比となり、反対に、第２のゲート付き発振回路７に入力されるゲーティング信号Ｇ２の１シンボルに相当する時間はハイとローとで４：６の比となる。従って、第２のゲート付き発振回路７の出力Ｏ２の各パルスは、第１のゲート付き発振回路６の出力Ｏ１に対して、０．２シンボルに相当する時間遅れることになる。この影響は再生クロック出力（ＣＬＫ）９にも影響を及ぼし、０．２クロック周期（＝０．２ＵＩｐｐ）に相当するジッタ発生を引き起こす。ＵＩｐｐ（Unit Interva1 peak-to-peak)はジッタ量を表す。

さらに、入力データ（Ｄｉｎ）１のデューティ比が２５％を下回る場合、または７５％を上回る場合には、第１のゲート付き発振回路６の出力Ｏ１と、第２のゲート付き発振回路７の出力Ｏ２との時間差は０．５シンボルを超えることになり、再生クロック出力（ＣＬＫ）９のジッタも０．５クロック周期（＝０．５ＵＩｐｐ）を超えることになる。ジッタが０．５クロック周期に達すると、クロックパルスの立ち上がりと立ち下がりが同時に発生する状況が発生し、再生クロック出力（ＣＬＫ）９にパルス欠損が生じる。

本発明の目的は、入力データのデューティ比が理想値の５０％からずれた場合であっても、ジッタの発生がなく、パルス欠損を起こさないバーストモード伝送対応のクロック再生回路を提供することにある。

請求項１にかかる発明は、入力データからクロック信号を抽出・再生して出力するクロック再生回路であって、前記入力データの立ち上がりまたは立ち下がりの一方をトリガとして出力のハイ・ローを切り替えるトグル・フリップフロップと、前記トグル・フリップフロップの正論理出力をゲーティング信号として発振／停止の動作を行う第１のゲート付き発振回路と、前記トグル・フリップフロップの負論理出力をゲーティング信号として前記第１のゲート付き発振回路と同等の動作を行う第２のゲート付き発振回路と、前記第１のゲート付き発振回路の出力及び前記第２のゲート付き発振回路の出力の論理和を演算する合成回路と、備えることを特徴とするクロック再生回路。
請求項２にかかる発明は、入力データからクロック信号を抽出・再生して出力するクロック再生回路であって、前記入力データの立ち上がりまたは立ち下がりの一方に同期して一定幅のパルスを発生する一定幅パルス発生回路と、前記一定幅パルス発生回路出力の前縁をトリガとして出力のハイ・ローを切り替えるトグル・フリップフロップと、前記トグル・フリップフロップの正論理出力をゲーティング信号として発振／停止の動作を行う第１のゲート付き発振回路と、前記トグル・フリップフロップの負論理出力をゲーティング信号として前記第１のゲート付き発振回路と同等の動作を行う第２のゲート付き発振回路と、前記第１のゲート付き発振回路の出力及び前記第２のゲート付き発振回路の出力め論理和を演算する合成回路と、を備えることを特徴とする。
請求項３にかかる発明は、入力データからクロック信号を抽出・再生して出力するクロック再生回路であって、前記入力データの立ち上がりまたは立ち下がりの一方に同期して一定幅のパルスを発生する一定幅パルス発生回路と、前記一定幅パルス発生回路出力の後縁をトリガとして出力のハイ・ローを切り替えるトグル・フリップフロップと、前記トグル・フリップフロップの正論理出力をゲーティング信号として発振／停止の動作を行う第１のゲート付き発振回路と、前記トグル・フリップフロップの負論理出力をゲーティング信号として前記第１のゲート付き発振回路と同等の動作を行う第２のゲート付き発振回路と、前記第１のゲート付き発振回路の出力及び前記第２のゲート付き発振回路の出力の論理和を演算する合成回路と、を備えることを特徴とする。
請求項４にかかる発明は、入力データからクロック信号を抽出・再生して出力するクロック再生回路であって、立ち上がり／立ち下がりエッジ選択入力からの信号に基づき前記入力データの論理を非反転または反転させて出力する立ち上がり／立ち下がりエッジ選択回路と、前記立ち上がり／立ち下がりエッジ選択回路出力に同期して一定幅のパルスを発生する一定幅パルス発生回路と、前記一定幅パルス発生回路出力をトリガとして出力のハイ・ローを切り替えるトグル・フリップフロップと、前記トグル・フリップフロップの正論理出力をゲーティング信号として発振／停止の動作を行う第１のゲート付き発振回路と、前記トグル・フリップフロップの負論理出力をゲーティング信号として前記第１のゲート付き発振回路と同等の動作を行う第２のゲート付き発振回路と、前記第１のゲート付き発振回路の出力及び前記第２のゲート付き発振回路の出力の論理和を演算する合成回路と、を備えることを特徴とする。
請求項５にかかる発明は、請求項２、３又は４のいずれか１つに記載のクロック再生回路において、前記一定幅パルス発生回路が、前記入力データの正論理を遅延させる第１の遅延回路と、前記入力データの負論理を前記第１の遅延回路とは異なる時間だけ遅延させる第２の遅延回路と、前記第１の遅延回路の出力及び前記第２の遅延回路の出力の論理積を演算する論理積回路と、から構成されることを特徴とする。
請求項６にかかる発明は、入力データからクロック信号を抽出・再生して出力するクロック再生回路であって、立ち上がり／立ち下がりエッジ選択入力からの信号に基づき前記入力データの立ち上がりまたは立ち下がりの一方に同期して一定幅のパルスを発生する立ち上がり／立ち下がりエッジ選択機能付き一定幅パルス発生回路と、前記立ち上がり／立ち下がりエッジ選択機能付き一定幅パルス発生回路出力をトリガとして出力のハイ・ローを切り替えるトグル・フリップフロップと、前記トグル・フリップフロップの正論理出力をゲーティング信号として発振／停止の動作を行う第１のゲート付き発振回路と、前記トグル・フリップフロップの負論理出力をゲーティング信号として前記第１のゲート付き発振回路と同等の動作を行う第２のゲート付き発振回路と、前記第１のゲート付き発振回路の出力及び前記第２のゲート付き発振回路の出力の論理和を演算する合成回路と、を備えることを特徴とする。
請求項７にかかる発明は、請求項６に記載のクロック再生回路において、前記立ち上がり／立ち下がりエッジ選択機能付き一定幅パルス発生回路は、前記入力データと前記立ち上がり／立ち下がりエッジ選択入力の排他的論理和を演算する排他的論理和回路と、前記排他的論理和回路の正論理を遅延させる第１の遅延回路と、前記排他的論理和回路の負論理を前記第１の遅延回路とは異なる時間だけ遅延させる第２の遅延回路と、前記第１の遅延回路の出力及び前記第２の遅延回路の出力の論理積を演算する論理積回路と、から構成されることを特徴とする。
請求項８にかかる発明は、入カデータからクロック信号を抽出・再生して出力するクロック再生回路であって、立ち上がり／立ち下がりエッジ選択入力からの信号に基づき前記入力データの論理を非反転または反転させて出力する立ち上がり／立ち下がりエッジ選択回路と、前記立ち上がり／立ち下がりエッジ選択回路出力をトリガとして出力のハイ・ローを切り替えるトグル・フリップフロップと、前記トグル・フリップフロップの正論理出力をゲーティング信号として発振／停止の動作を行う第１のゲート付き発振回路と、前記トグル・フリップフロップの負論理出力をゲーティング信号として前記第１のゲート付き発振回路と同等の動作を行う第２のゲート付き発振回路と、前記第１のゲート付き発振回路の出力及び前記第２のゲート付き発振回路の出力の論理和を演算する合成回路と、を備えることを特徴とする。
請求項９にかかる発明は、請求項４又は８のいずれか１つに記載のクロック再生回路において、前記立ち上がり／立ち下がりエッジ選択回路が、前記入力データと前記立ち上がり／立ち下がりエッジ選択入力の排他的論理和を演算する排他的論理和回路から構成されることを特徴とする。

本発明のクロック再生回路によれば、入力信号のデューティ比が理想値５０％からずれた場合であっても、ジッタを発生せず、パルス欠損を生じることがない。
また、一定幅パルス発生回路を付加しこの前縁をトグル・フリップフロップのトリガとする本発明のクロック再生回路によれば、トグル・フリップフロップにおける入力トリガのパルス幅変化に対する内部遅延ばらつきの影響を抑圧できる。 また、一定幅パルス発生回路を付加しこの後縁をトグル・フリップフロップのトリガとする本発明のクロック再生回路によれば、トグル・フリップフロップにおける入力トリガのスタンバイ時間変化に対する内部遅延ばらつきの影響を抑圧できる。
また、立ち上がり／立ち下がりエッジ選択回路を付加した本発明のクロック再生回路によれば、入力データの波形品質により適応的にエッジを選択できるので、より理想的なクロック再生動作を実現できる。
また、立ち上がり／立ち下がりエッジ選択回路と一定幅パルス発生回路を共通化した本発明のクロック再生回路によれば、回路規模が小さく、低消費電力化に有利である。

本発明では、入力データの立ち上がりまたは立ち下がりの一方をトリガとしてトグル・フリップフロップの正論理出力と負論理出力のハイ・ローを切り替え、該トグル・フリップフロップの正論理出力を発振／停止のためのゲーティング信号として第１のゲート付き発振回路のゲートに入力させ、該トグル・フリップフロップの負論理出力を発振／停止のためのゲーティング信号として第２のゲート付き発振回路のゲートに入力させ、該第１，第２のゲート付き発振回路の出力の論理和を合成回路により演算して、前記入力データから再生クロックを抽出・再生することにより、入力データのデューティ比が理想値５０％からずれた場合であっても、ジッタを発生せず、パルス欠損を生じることがないようにする。以下、詳しく説明する。

図１は本発明実施例１の構成を示す図である。また、図２（ａ）は本発明実施例１の動作を示す図である。トグル・フリップフロップ５には入力データ（Ｄｉｎ）１がトリガとして入力される。トグル・フリップフロップ５のトリガ入力としてポジティブエッジタイプを使用した場合、トグル・フリップフロップ５の出力の正論理信号Ｇ１及び負論理信号Ｇ２は、入力データ（Ｄｉｎ）１の立ち上がりに同期して出力論理を反転する。この正論理信号Ｇ１と負論理信号Ｇ２は、二つの同等なゲート付き発振回路６、７にゲーティング信号として入力される。第１のゲート付き発振回路６は、ゲーティング信号Ｇ１がハイの場合に発振し、ローの場合に発振を停止する。同様に、第２のゲート付き発振回路７は、ゲーティング信号Ｇ２がハイの場合に発振し、ローの場合に発振を停止する。

すでに説明したように、従来のクロック再生回路では、第１のゲート付き発振回路６は、入力データ（Ｄｉｎ）１の立ち上がりに同期したパルス、第２のゲート付き発振回路７は入力データ（Ｄｉｎ）１の立ち下がりに同期したパルスを発生した。これに対して、本発明実施例１では、ゲーティング信号Ｇ１、Ｇ２は両者とも、入力データの立ち上がりに同期するので、第１のゲート付き発振回路６及び第２のゲート付き発振回路７は両者とも入力データ（Ｄｉｎ）１の立ち上がりに同期したパルスを発生する。

二つのゲート付き発振回路６、７の発振周波数を、制御電圧ＶＲ１、ＶＲ２の調整により、入力データのビットレートに一致させておくと、第１のゲート付き発振回路６の出力Ｏ１または第２のゲート付き発振回路７の出力Ｏ２のどちらかに、クロック周期の間隔でパルスが現れることになる。従って、出力Ｏ１及びＯ２を合成回路８により論理和演算することにより、クロック周期の間隔のパルス、すなわち再生クロック（ＣＬＫ）が得られる。

本発明の実施例１は、従来のクロック再生回路と同様に、入力データの立ち上がりの位相が、再生クロックの出力パルスの位相に直接、遅延なく反映されるため、非常に短い時間で動作を開始することができ、かつ入力データの位相変化に非常に短い時間で追随できる。従って、ＰＬＬ（位相同期ループ）を用いたクロック再生回路や、高Ｑフィルタを用いたクロック再生回路では難しかったバーストモード伝送用のクロック再生にも対応できる。

すでに説明したように、従来のクロック生成回路では、入力データのデューティ比が理想値の５０％からずれた場合、再生クロックにジッタが発生し、さらにはパルス欠損を生じる。この課題が、本発明実施例１では解決されていることを以下に説明する。図２（ｂ）に入力データ（Ｄｉｎ）１のデューティ比が６０％にずれた場合の本発明実施例１の動作を示す。入力データのハイとローの比が６：４になっているにもかかわらず、第１のゲート付き発振回路６に入力されるゲーティング信号Ｇ１及び第２のゲート付き発振回路７に入力されるゲーティング信号Ｇ２は、入力データの立ち上がりに同期して論理が反転している。すなわち、本発明実施例１では、ゲーティング信号Ｇ１、Ｇ２は両者とも、入力データの立ち上がりに同期するので、第１のゲート付き発振回路６及び第２のゲート付き発振回路７は両者とも入力データ（Ｄｉｎ）１の立ち上がりに同期したパルスを発生する。従って、合成回路８により論理和演算された再生クロック（ＣＬＫ）は、デューティ比が６０％の場合でもジッタを含まない。

さらに、入力データ（Ｄｉｎ）１のデューティ比が２５％を下回る場合、または７５％を上回る場合においても、第１のゲート付き発振回路６の出力Ｏ１と、第２のゲート付き発振回路７の出力Ｏ２との間にデューティ比変動に起因する時間差は発生しないので、パルス欠損が発生することがない。図３に入力データＤｉｎのデューティ比（％）と再生クロックのジッタ量（ＵＩｐｐ：Unit Interva1 peak-to-peak)の関係を示す。従来のクロック再生回路では、デューティ比が理想値５０％からずれるとジッタ発生やパルス欠損を引き起こしたが、本発明実施例１では、ジッタ発生やパルス欠損を起こすことがない。

なお、以上は、トグル・フリップフロップ５のトリガ入力がポジティブエッジである場合を例として説明したが、ネガティブエッジとしてもよい。ネガティブエッジの場合には、入力データの立ち下がりに同期してゲーティング信号Ｇ１、Ｇ２の論理が反転することになり、第１のゲート付き発振回路６及び第２のゲート付き発振回路７は両者とも入力データ（Ｄｉｎ）１の立ち下がりに同期したパルスを発生する。この場合でもポジティブエッジを使用した場合と同様にジッタ発生、及びパルス欠損の発生を抑えることができる。超高速（概ね１０Ｇbit/s以上）では伝送特性やデバイス特性により、データ信号の立ち上がり時間と立ち下がり時間とに差が生じることが多々観測される。入力データの波形品質（立ち上がり時間及び立ち下がり時間）を考慮して、より条件の良い（立ち上がり／立ち下がり時間が短い）方のエッジタイプ（ポジティブエッジ／ネガティブエッジ）を選択設計することで、より理想的なディジタル動作、より理想的なクロック再生機能を実現することも可能である。

図４は本発明実施例２の構成を示す図である。また、図５は本発明実施例２の動作を示す図である。本発明実施例２は、本発明実施例１に対して、一定幅パルス発生回路４を付加した構成である。一定幅パルス発生回路４は、入力データ（Ｄｉｎ）１がトリガとして入力され、入力データの立ち上がり（ポジティブエッジ）に同期して一定のパルス幅を有するパルスが現れる信号ＳＰを出力する。ここで、パルス幅は概ね１シンボルとすればよいが、これよりも短くても長くてもよい。

トグル・フリップフロップ５には、一定幅パルス発生回路４の出力ＳＰがトリガとして入力される。ＳＰのパルスの前縁によりトグル・フリップフロップ５が動作するように、トグル・フリップフロップ５のトリガ入力をポジティブエッジタイプまたはネガティブエッジタイプを選択する（図４では出力ＳＰのパルスが正パルスであるのでポジティブエッジタイプを選択するが、負パルスのときはネガティブエッジタイプを選択する）。トグル・フリップフロップ５の出力の正論理信号Ｇ１及び負論理信号Ｇ２は、一定幅パルス発生回路４の出力ＳＰのパルスの前縁を検出すると論理を反転する。この正論理信号Ｇ１と負論理信号Ｇ２は、二つの同等なゲート付き発振回路６、７にゲーティング信号として入力される。第１のゲート付き発振回路６は、ゲーティング信号Ｇ１がハイの場合に発振し、ローの場合に発振を停止する。同様に、第２のゲート付き発振回路７は、ゲーティング信号Ｇ２がハイの場合に発振し、ローの場合に発振を停止する。

二つのゲート付き発振回路６、７の発振周波数を、制御電圧ＶＲ１、ＶＲ２の調整により、入力データのビットレートに一致させておくと、第１のゲート付き発振回路６の出力Ｏ１または第２のゲート付き発振回路７の出力Ｏ２のどちらかに、クロック周期の間隔でパルスが現れることになる。従って、出力Ｏ１及びＯ２を合成回路８により論理和演算することにより、クロック周期の間隔のパルス、すなわち再生クロック（ＣＬＫ）が得られる。

本発明実施例２は、実施例１が有する利点に加えて、さらに以下の利点を有する。超高速（概ね１０Ｇbit/s以上）のバーストモード伝送に適用する場合、トグル・フリップフロップ５は理想的なディジタル動作から外れた振る舞いを示す。その一つに、入力トリガのパルス幅変化に対する内部遅延ばらつきが挙げられる。入力データの遷移はランダムに発生するので、実施例１では、トグル・フリップフロップ５に入力されるトリガ信号のパルス幅は一定ではない。従って上記遅延ばらつきはトグル・フリップフロップ５出力にジッタ発生を引き起こす。これに対して、本発明第実施例２では、一定パルス発生回路４の採用により、トグル・フリップフロップ５に入力されるトリガ信号のパルス幅を一定にすることができるので、上記遅延ばらつきによるトグル・フリップフロップ５出力のジッタ発生を抑圧できる。

なお、一定幅パルス発生回路４は、ワンショット・マルチバイブレータやリトリガラブル・マルチバイブレータと呼ばれる一般的な機能であり多くの実現方法が考えられるが、図４に示すように分配回路１０、第１の遅延回路１１、第２の遅延回路１２、論理積回路１３により実現することができる。入力データは分配回路１０により正論理と負論理に分配され、異なる遅延時間を有する第１の遅延回路１１及び第２の遅延回路１２に入力される。第１の遅延回路１１出力Ｄ１及び第２の遅延回路１２出力Ｄ２の論理積を演算すると、一定パルス幅のパルスを得ることができる。この一定幅パルス発生回路４は、ワンショット・マルチバイブレータ等で含まれる積分回路を必要としないので、超高速（概ね１０Ｇbit/s以上）のクロック再生回路を実現する場合に、設計が容易となる利点がある。

なお、以上は、一定幅パルス発生回路４の入力がポジティブエッジであるとして説明したが、ネガティブエッジとしてもよい。ネガティブエッジの場合には、入力データの立ち下がりに同期してゲーティング信号Ｇ１、Ｇ２の論理が反転することになり、第１のゲート付き発振回路６及び第２のゲート付き発振回路７は両者とも入力データ（Ｄｉｎ）１の立ち下がりに同期したパルスを発生する。この場合でもポジティブエッジを使用した場合と同様にジッタ発生、及びパルス欠損の発生を抑えることができる。入力データの波形品質（立ち上がり時間及び立ち下がり時間）を考慮してポジティブエッジ／ネガティブエッジを選択設計することで、より理想的なクロック再生機能を実現することも可能である。

図６は本発明実施例３の構成を示す図である。また、図７は本発明実施例３の動作を示す図である。本発明実施例２では、一定幅パルス発生回路の出力ＳＰのパルスの前縁によりトグル・フリップフロップ５が動作するように、トグル・フリップフロップ５のトリガ入力をポジティブエッジタイプまたはネガティブエッジタイプを選択した。これに対して、本発明実施例３では、ＳＰのパルスの後縁によりトグル・フリップフロップ５が動作するように、トグル・フリップフロップ５のトリガ入力をポジティブエッジタイプまたはネガティブエッジタイプに選択する（図６では出力ＳＰのパルスが正パルスであるのでネガティブエッジタイプを選択するが、負パルスのときはポジティブエッジタイプを選択する）。

一定幅パルス発生回路４までの動作は、本発明実施例２と同じである。本発明実施例３では、一定幅パルス発生回路４の出力ＳＰのパルスの後縁によりトグル・フリップフロップ５を動作させるので、トグル・フリップフロップ５のトリガ入力のスタンバイ時間を常に一定とすることができる。本発明実施例２では、入力トリガのパルス幅変化に対する内部遅延ばらつきの影響を抑圧できたのに対して、本発明実施例３では、入力トリガのスタンバイ時間変化に対する内部遅延ばらつきの影響（ジッタ発生）を抑圧できる。

図８は本発明実施例４の構成を示す図である。また、図９は本発明実施例４の動作を示す図である。本発明実施例４は、本発明実施例２の一定幅パルス発生回路４の前段に、立ち上がり／立ち下がりエッジ選択回路３が付加された構成である。立ち上がり／立ち下がりエッジ選択回路３は、立ち上がり／立ち下がりエッジ選択入力（Ｒ／Ｆ）２に従って、入力データの論理を反転させる機能を有し、排他的論理和で実現できる。

Ｒ／Ｆをロー（０）とした場合には、入力データ（Ｄｉｎ）１はそのまま立ち上がり／立ち下がりエッジ選択回路３出力ＥＳに現れるので、本発明実施例２（図４）と同等の動作が実現される。すなわち、入力データの立ち上がりに同期したクロックパルスが再生される。これに対してＲ／Ｆをハイ（１）とした場合、入力データ（Ｄｉｎ）１は論理が反転されて立ち上がり／立ち下がりエッジ選択回路３出力ＥＳに現れる。従ってこの場合、入力データの立ち下がりに同期したクロックパルスが再生される。入力データの波形品質（立ち上がり時間及び立ち下がり時間）を考慮してポジティブエッジ／ネガティブエッジを適応的に選択することで、より理想的なクロック再生機能を実現することができる。

図１０は本発明実施例５の構成を示す図である。また、図１１は本発明実施例５の動作を示す図である。本発明実施例５は、本発明実施例４における立ち上がり／立ち下がりエッジ選択回路３と、一定幅パルス発生回路４の機能を共通化して、立ち上がり／立ち下がりエッジ選択機能付き一定幅パルス発生回路１４とした構成である。本発明実施例５では、本発明実施例４と比較して、立ち上がり／立ち下がりエッジ選択回路３の出力ＥＳが存在しないことが構成上異なり、その他の構成及び動作は等価である。従ってその効果もそのまま有効である。本発明実施例４と比較して、回路規模が小さく、低消費電力化に有利である。

図１２は本発明実施例６の構成を示す図である。また、図１３は本発明実施例６の動作を示す図である。本発明実施例６は、本発明実施例１の入力データ部分に対して、立ち上がり／立ち下がりエッジ選択回路３を付加した構成である。立ち上がり／立ち下がりエッジ選択回路３は、立ち上がり／立ち下がりエッジ選択入力（Ｒ／Ｆ）２に従って、入力データの論理を反転させる機能を有し、排他的論理和で実現できる。

Ｒ／Ｆをロー（０）とした場合には、入力データ（Ｄｉｎ）１はそのまま立ち上がり／立ち下がりエッジ選択回路３出力ＥＳに現れるので、本発明実施例１（図１）と同等の動作が実現される。すなわち、入力データの立ち上がりに同期したクロックパルスが再生される。これに対してＲ／Ｆをハイ（１）とした場合、入力データ（Ｄｉｎ）１は論理が反転されて立ち上がり／立ち下がりエッジ選択回路３出力ＥＳに現れる。従ってこの場合、入力データの立ち下がりに同期したクロックパルスが再生される。入力データの波形品質（立ち上がり時間及び立ち下がり時間）を考慮してポジティブエッジ／ネガティブエッジを適応的に選択することで、より理想的なクロック再生機能を実現することができる。

本発明実施例１のクロック再生回路の構成を示すブロック図である。 本発明実施例１のクロック再生回路の動作を示すタイムチャートである。 入力データＤｉｎのデューティ比（％）と再生クロックのジッタ量（ＵＩｐｐ）の関係を示す特性図である。 本発明実施例２のクロック再生回路の構成を示すブロック図である。 本発明実施例２のクロック再生回路の動作を示すタイムチャートである。 本発明実施例３のクロック再生回路の構成を示すブロック図である。 本発明実施例３のクロック再生回路の動作を示すタイムチャートである。 本発明実施例４のクロック再生回路の構成を示すブロック図である。 本発明実施例４のクロック再生回路の動作を示すタイムチャートである。 本発明実施例５のクロック再生回路の構成を示すブロック図である。 本発明実施例５のクロック再生回路の動作を示すタイムチャートである。 本発明実施例６のクロック再生回路の構成を示すブロック図である。 本発明実施例６のクロック再生回路の動作を示すタイムチャートである。 従来のクロック再生回路の構成例を示すブロック図である。 従来のクロック再生回路の動作を示すタイムチャートである。

符号の説明

１：データ入力（Ｄｉｎ）
２：立ち上がり／立ち下がりエッジ選択入力（Ｒ／Ｆ）
３：立ち上がり／立ち下がりエッジ選択回路
４：一定幅パルス発生回路
５：トグル・フリップフロップ
６，７：ゲート付き発振回路
８：合成回路
９：再生クロック出力 １０：分配回路
１１：第１の遅延回路
１２：第２の遅延回路
１３：論理積回路
１４：立ち上がり／立ち下がりエッジ選択機能付き一定幅パルス発生回路

Claims (9)

1. 入力データからクロック信号を抽出・再生して出力するクロック再生回路であって、
   前記入力データの立ち上がりまたは立ち下がりの一方をトリガとして出力のハイ・ローを切り替えるトグル・フリップフロップと、
   前記トグル・フリップフロップの正論理出力をゲーティング信号として発振／停止の動作を行う第１のゲート付き発振回路と、
   前記トグル・フリップフロップの負論理出力をゲーティング信号として前記第１のゲート付き発振回路と同等の動作を行う第２のゲート付き発振回路と、
   前記第１のゲート付き発振回路の出力及び前記第２のゲート付き発振回路の出力の論理和を演算する合成回路と、
   を備えることを特徴とするクロック再生回路。
2. 入力データからクロック信号を抽出・再生して出力するクロック再生回路であって、
   前記入力データの立ち上がりまたは立ち下がりの一方に同期して一定幅のパルスを発生する一定幅パルス発生回路と、
   前記一定幅パルス発生回路出力の前縁をトリガとして出力のハイ・ローを切り替えるトグル・フリップフロップと、
   前記トグル・フリップフロップの正論理出力をゲーティング信号として発振／停止の動作を行う第１のゲート付き発振回路と、
   前記トグル・フリップフロップの負論理出力をゲーティング信号として前記第１のゲート付き発振回路と同等の動作を行う第２のゲート付き発振回路と、
   前記第１のゲート付き発振回路の出力及び前記第２のゲート付き発振回路の出力の論理和を演算する合成回路と、
   を備えることを特徴とするクロック再生回路。
3. 入力データからクロック信号を抽出・再生して出力するクロック再生回路であって、
   前記入力データの立ち上がりまたは立ち下がりの一方に同期して一定幅のパルスを発生する一定幅パルス発生回路と、
   前記一定幅パルス発生回路出力の後縁をトリガとして出力のハイ・ローを切り替えるトグル・フリップフロップと、
   前記トグル・フリップフロップの正論理出力をゲーティング信号として発振／停止の動作を行う第１のゲート付き発振回路と、
   前記トグル・フリップフロップの負論理出力をゲーティング信号として前記第１のゲート付き発振回路と同等の動作を行う第２のゲート付き発振回路と、
   前記第１のゲート付き発振回路の出力及び前記第２のゲート付き発振回路の出力の論理和を演算する合成回路と、
   を備えることを特徴とするクロック再生回路。
4. 入力データからクロック信号を抽出・再生して出力するクロック再生回路であって、
   立ち上がり／立ち下がりエッジ選択入力からの信号に基づき前記入力データの論理を非反転または反転させて出力する立ち上がり／立ち下がりエッジ選択回路と、
   前記立ち上がり／立ち下がりエッジ選択回路出力に同期して一定幅のパルスを発生する一定幅パルス発生回路と、
   前記一定幅パルス発生回路出力をトリガとして出力のハイ・ローを切り替えるトグル・フリップフロップと、
   前記トグル・フリップフロップの正論理出力をゲーティング信号として発振／停止の動作を行う第１のゲート付き発振回路と、
   前記トグル・フリップフロップの負論理出力をゲーティング信号として前記第１のゲート付き発振回路と同等の動作を行う第２のゲート付き発振回路と、
   前記第１のゲート付き発振回路の出力及び前記第２のゲート付き発振回路の出力の論理和を演算する合成回路と、
   を備えることを特徴とするクロック再生回路。
5. 前記一定幅パルス発生回路は、
   前記入力データの正論理を遅延させる第１の遅延回路と、
   前記入力データの負論理を前記第１の遅延回路とは異なる時間だけ遅延させる第２の遅延回路と、
   前記第１の遅延回路の出力及び前記第２の遅延回路の出力の論理積を演算する論理積回路と、
   から構成されることを特徴とする請求項２、３又は４のいずれか１つに記載のクロック再生回路。
6. 入力データからクロック信号を抽出・再生して出力するクロック再生回路であって、
   立ち上がり／立ち下がりエッジ選択入力からの信号に基づき前記入力データの立ち上がりまたは立ち下がりの一方に同期して一定幅のパルスを発生する立ち上がり／立ち下がりエッジ選択機能付き一定幅パルス発生回路と、
   前記立ち上がり／立ち下がりエッジ選択機能付き一定幅パルス発生回路出力をトリガとして出力のハイ・ローを切り替えるトグル・フリップフロップと、
   前記トグル・フリップフロップの正論理出力をゲーティング信号として発振／停止の動作を行う第１のゲート付き発振回路と、
   前記トグル・フリップフロップの負論理出力をゲーティング信号として前記第１のゲート付き発振回路と同等の動作を行う第２のゲート付き発振回路と、
   前記第１のゲート付き発振回路の出力及び前記第２のゲート付き発振回路の出力の論理和を演算する合成回路と、
   を備えることを特徴とするクロック再生回路。
7. 前記立ち上がり／立ち下がりエッジ選択機能付き一定幅パルス発生回路は、
   前記入力データと前記立ち上がり／立ち下がりエッジ選択入力の排他的論理和を演算する排他的論理和回路と、
   前記排他的論理和回路の正論理を遅延させる第１の遅延回路と、
   前記排他的論理和回路の負論理を前記第１の遅延回路とは異なる時間だけ遅延させる第２の遅延回路と、
   前記第１の遅延回路の出力及び前記第２の遅延回路の出力の論理積を演算する論理積回路と、
   から構成されることを特徴とする請求項６に記載のクロック再生回路。
8. 入カデータからクロック信号を抽出・再生して出力するクロック再生回路であって、
   立ち上がり／立ち下がりエッジ選択入力からの信号に基づき前記入力データの論理を非反転または反転させて出力する立ち上がり／立ち下がりエッジ選択回路と、
   前記立ち上がり／立ち下がりエッジ選択回路出力をトリガとして出力のハイ・ローを切り替えるトグル・フリップフロップと、
   前記トグル・フリップフロップの正論理出力をゲーティング信号として発振／停止の動作を行う第１のゲート付き発振回路と、
   前記トグル・フリップフロップの負論理出力をゲーティング信号として前記第１のゲート付き発振回路と同等の動作を行う第２のゲート付き発振回路と、
   前記第１のゲート付き発振回路の出力及び前記第２のゲート付き発振回路の出力の論理和を演算する合成回路と、
   を備えることを特徴とするクロック再生回路。
9. 前記立ち上がり／立ち下がりエッジ選択回路は、
   前記入力データと前記立ち上がり／立ち下がりエッジ選択入力の排他的論理和を演算する排他的論理和回路から構成されることを特徴とする請求項４又は８のいずれか１つに記載のクロック再生回路。

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