CN1471257A - 信号传送方法、系统、逻辑电路及液晶驱动装置 - Google Patents

信号传送方法、系统、逻辑电路及液晶驱动装置 Download PDF

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Abstract

本发明涉及信号传送方法、系统、逻辑电路及液晶驱动装置。在信号传输系统的发送侧LSI上，设置着将时钟信号和与该时钟信号同步的数据信号合成为多值逻辑信号的合成部。另一方面，在信号传输系统的接收侧LSI上，设置着将从发送侧LSI发送的多值逻辑信号分离为原来的时钟信号和原来的数据信号的分离部。按照这种结构，无需在接收侧的逻辑电路中设置PLL电路之类的复杂同步电路即可将接收侧的建立/保持时间的限制消除。

Description

信号传送方法、系统、逻辑电路及液晶驱动装置
技术领域
本发明，涉及在2个逻辑电路之间从一方向另一方传送与时钟信号同步的逻辑数据(数字信号)的信号传送方法、信号传送系统、逻辑电路、及采用了它们的液晶驱动装置。
背景技术
在图20中，示出在2个逻辑电路之间从一方向另一方传送作为与时钟信号同步的逻辑数据的数据信号时的现有技术例。
其该例中，从发送侧LSI(Large Scale Integrated Circuit：大规模集成电路)100通过各自的传送线路向接收侧LSI101传送时钟信号和作为与该时钟信号同步的逻辑数据的数据信号。在图20中，示出所传送的数据信号及时钟信号各为1个的情况，但也有时钟信号及数据信号为多个的情况。  无论在什么情况下，在该结构中都是从发送侧LSI100使用时钟信号用传送线路传送时钟信号并使用数据信号用传送线路传送数据信号。
在接收侧LSI101，备有用于锁存与时钟信号同步的数据信号的锁存电路102，并取入由该锁存电路102接收到的数据信号。这种技术，作为众所周知的技术广泛应用于多种逻辑电路。
另外，在图21中示出从一方向另一方传送与时钟信号同步的数据信号的另一现有技术例。
其中，从发送侧LSI103仅向接收侧LSI104传送数据信号。接收侧LSI104，内装PLL(Phase Locked Loop：锁相环)电路105，并由该PLL电路105自身根据数据信号产生时钟信号。
PLL电路105，由边沿检测电路106、相位比较电路107及电压控制振荡电路108构成。由电压控制振荡电路108自身产生一定周期的时钟信号，并将该时钟信号的边沿(上升边或下降边)及由边沿检测电路106检测出的接收数据信号的边沿(变化点)输入到相位比较电路107，进行时序检查。接着，根据该检查结果用电压值控制电压控制振荡电路108的频率，并生成与接收到的数据信号的边沿同步的时钟信号。在这之后，与图20的电路相同，由锁存电路102根据自身生成的时钟信号锁存数据信号。这种技术，作为众所周知的技术广泛应用于多种逻辑电路。
但是，在图20所示的从发送侧LSI100通过不同的传送线路向接收侧LSI101发送时钟信号和数据信号的结构中，存在着不能适应今后的高速化的时钟信号的进一步高速化及传送线路的进一步延长的问题。
就是说，在通过不同的传送线路发送时钟信号和数据信号的结构中，在时钟信号和数据信号之间，必需进行时序设计，以确保建立/保持时间。所容许的建立/保持时间，随时钟信号速度的加快和频率的提高而减小。其结果是，使时序的设计容限变窄，因而使时序设计变得难于进行。
如图22(a)所示，当从发送侧LSI100向接收侧LSI101传送数据信号和时钟信号时，在数据信号及时钟信号中将引起与传送线路对应的信号延迟。这里，例如，假定引起1ns的延迟。在这种情况下，只要两个信号都延迟1ns则不会产生时序偏差，因而不会发生任何问题。但是，由于在各传送线路中存在着制造偏差，因而将因该制造偏差而使信号的延迟时间产生差异。制造偏差在大批量生产中是不可避免的。
例如，当存在着10％的制造偏差时，延迟时间也将有1ns±0.1ns的偏差。此时的两信号的时序偏差，最大(最坏情况)为±0.2ns。时序容限，应设定为大于该偏差值，从而即使产生该最大偏差±0.2ns的时序偏差也仍能在时钟信号的边沿可靠地取得数据信号。因此，今后，当使时钟信号进一步高速化时，应能保持大于该最大偏差(这里，为±0.2ns)的时序容限。
另外，传送线路的延长，可以说也引起同样的问题。如图22(b)所示，当发送侧LSI100和接收侧LSI101比图22(a)的情况相距更远因而使传送数据信号及时钟信号的各传送线路延长时，信号的延迟时间也将增加。这里，例如假定引起10ns的延迟。当然，在这种情况下，只要两个信号都延迟10ns则也不会产生时序偏差，因而不会发生任何问题。但是，如上所述，因各传送线路的制造偏差而使信号的延迟时间产生差异。
制造偏差，与传送线路的长度无关而为一定的值，这里，当也考虑存在着10％的制造偏差时，延迟时间将有10ns±1ns的偏差。此时的两信号的时序偏差，最大(最坏情况)为±2ns。因此，当在时钟信号和数据信号之间引起这样大的时序偏差时，将不能在时钟信号的边沿取得数据信号，而有时可能在不同的边沿取得数据信号。
另一方面，在图21所示的不从发送侧LSI103发送时钟信号而只向接收侧LSI104传送数据信号并在接收侧LSI104一侧由PLL电路105生成与数据信号对应的时钟信号的结构中，不存在时序偏差的问题。
但是，由于必须在内部装有PLL电路105，所以必然使接收侧LSI104的电路规模增大，因而也使耗电量增加。此外，为使PLL电路105精确地同步，所发送的数据信号，必须在一定的时间间隔以内具有变化点。为此，当发送变化不大的数据信号时，必需另增一项通过追加同步检测用变化点而进行发送接收的信号处理。
发明内容
本发明，是鉴于上述的问题而开发的，其目的是提供一种当在2个逻辑电路之间从一方向另一方传送与时钟信号同步的逻辑数据信号时无需在接收侧的逻辑电路中设置PLL电路之类的复杂同步电路即可将接收侧的建立/保持时间的限制消除的信号传送系统等。
为达到上述目的，本发明的信号传送方法，其特征在于：当在2个逻辑电路之间从一方向另一方传送与时钟信号同步的逻辑数据信号时，在发送侧将时钟信号和逻辑数据信号合成为多值逻辑信号后输出，在接收侧将该多值逻辑信号分离为原来的时钟信号及原来的逻辑数据信号。
按照这种方法，可以将时钟信号和逻辑数据信号合成为一个信号并通过一个传送线路发送，所以在时钟信号和逻辑数据信号之间不存在因传送线路的不同而引起的时序偏差。
其结果是，无需在接收侧的逻辑电路中设置PLL电路之类的复杂同步电路即可将接收侧的建立/保持时间的限制消除，因而可以适应今后的高速化的时钟信号的进一步高速化及传送线路的进一步延长。
本发明的逻辑电路，用于将时钟信号和与该时钟信号同步的逻辑数据信号发送到其它逻辑电路，该逻辑电路的特征在于：至少备有一个将1个时钟信号和与该时钟信号同步的1个或多个逻辑数据信号合成为1个多值逻辑信号的合成装置。
按照这种结构，可以由合成装置将1个时钟信号和与该时钟信号同步的1个或多个逻辑数据信号合成为1个多值逻辑信号，所以在由这种逻辑电路传送的时钟信号和逻辑数据信号之间不存在因传送线路的不同而引起的时序偏差。
其结果是，按以上的信号传送方法所述，将该逻辑电路作为时钟信号和逻辑数据信号的发送侧逻辑电路并与后文所述的适用于本发明的接收侧的逻辑电路组合，即可适应今后的高速化的时钟信号的进一步高速化及传送线路的进一步延长。
另外，在将1个时钟信号和多个逻辑数据信号合成时，与将1个时钟信号和1个逻辑数据信号合成的情况相比，可以提高逻辑数据信号的传送效率。
本发明的逻辑电路，其特征在于：至少备有将从其它逻辑电路发送的将1个时钟信号和与该时钟信号同步的1个或多个逻辑数据信号合成后的多值逻辑信号分离为原来的1个时钟信号及原来的1个或多个逻辑数据信号的分离装置。
按照这种结构，可以由分离装置将由1个时钟信号和与该时钟信号同步的1个或多个逻辑数据信号合成为1个逻辑数据信号后的信号分离为原来的1个时钟信号及原来的1个或多个逻辑数据信号，所以在由这种逻辑电路传送的时钟信号和逻辑数据信号之间不存在因传送线路的不同而引起的时序偏差。
其结果是，按以上的信号传送方法所述，将该逻辑电路作为时钟信号和逻辑数据信号的发送侧逻辑电路并与上述的适用于本发明的发送侧的逻辑电路组合，可以适应今后的高速化的时钟信号的进一步高速化及传送线路的进一步延长。
本发明的信号传送系统，其特征在于：由上述的作为发送侧逻辑电路的本发明的逻辑电路和上述的作为接收侧逻辑电路的本发明的逻辑电路构成。
如上所述，按照这种结构，可以将时钟信号和逻辑数据信号合成为一个信号并通过一个传送线路发送，所以在时钟信号和逻辑数据信号之间不存在因传送线路的不同而引起的时序偏差。
其结果是，无需在接收侧的逻辑电路中设置PLL电路之类的复杂同步电路即可将接收侧的建立/保持时间的限制消除，因而可以适应今后的高速化的时钟信号的进一步高速化及传送线路的进一步延长。
本发明的液晶驱动装置，备有输出含有时钟信号的控制信号及数字显示数据信号的控制电路及输入由该控制电路输出的控制信号及数字显示数据信号的源极驱动电路，该液晶驱动装置的特征在于：将上述的作为发送侧逻辑电路的本发明的逻辑电路应用于上述控制电路，并将上述的作为接收侧逻辑电路的本发明的逻辑电路应用于源极驱动电路。
液晶驱动装置，随着液晶板的大型化等，存在着使驱动频率越来越高的倾向。此外，为适应使边框变窄的需要，使构成液晶驱动装置的源极驱动电路等半导体装置的纵横尺寸高比越来越大，并使在半导体装置之间进行连接的传送线路也随之延长。
因此，通过适当地安装实现如上所述的本发明的信号传送方法的上述本发明的逻辑电路并采用本发明的信号传送系统，可以实现能够适应因液晶板的大型化等而导致的驱动频率的高速化及传送线路的延长的优良的液晶驱动装置。
本发明的其它目的、特征及优点，通过以下给出的说明可以充分理解。另外，本发明的利益，在以下参照附图的说明中可以看得很清楚。
附图说明
图1示出本发明的一实施形态，是表示将数据信号和时钟信号合成后作为多值逻辑信号从发送侧LSI向接收侧LSI传送的信号传送系统的结构的简略框图。
图2(a)～图2(c)是在图1的信号传送系统中使用的各信号的波形图。
图3是表示图1的信号传送系统中的合成装置的一结构例的电路图。
图4是表示图1的信号传送系统中的分离装置的时钟检测电路及数据检测电路的一结构例的电路图。
图5示出本发明的另一实施形态，是表示将数据信号和时钟信号合成后作为多值逻辑信号从发送侧逻辑电路向接收侧逻辑电路传送的信号传送系统的结构的简略框图。
图6是表示图5的信号传送系统中的合成装置的一结构例的电路图。
图7是将图5的信号传送系统中的分离装置的时钟检测电路及数据检测电路的一结构例与电流反射镜电路一起表示的电路图。
图8示出本发明的另一实施形态，是表示将数据信号和时钟信号合成后作为多值逻辑信号从发送侧逻辑电路向接收侧逻辑电路传送的信号传送系统的结构的简略框图。
图9(a)～图9(c)是在图8的信号传送系统中使用的各信号的波形图。
图10是表示图8的信号传送系统中的合成装置的一结构例的电路图。
图11示出本发明的另一实施形态，是表示将数据信号和时钟信号合成后作为多值逻辑信号从发送侧逻辑电路向接收侧逻辑电路传送的信号传送系统的结构的简略框图。
图12示出本发明的另一实施形态，是表示将数据信号和时钟信号合成后作为多值逻辑信号从发送侧逻辑电路向接收侧逻辑电路传送的信号传送系统的结构的简略框图。
图13示出本发明的另一实施形态，是表示将发送侧逻辑电路和接收侧逻辑电路安装在同一个LSI上的结构的图。
图14示出本发明的另一实施形态，是表示安装了液晶驱动装置的液晶显示装置的一般结构例的框图。
图15是表示上述液晶显示装置中的液晶板的简略结构的等效电路图。
图16是表示上述液晶显示装置的液晶驱动装置中的结构为通过不同的传送线路发送显示数据和时钟信号的现有的源极驱动电路的框图。
图17是表示上述液晶显示装置的液晶驱动装置中的采用了将显示数据和时钟信号合成为多值逻辑信号后通过相同的传送线路发送的结构的源极驱动电路的框图。
图18是表示上述液晶显示装置的液晶驱动装置中的采用了将显示数据和时钟信号合成为多值逻辑信号后通过相同的传送线路发送的结构的源极驱动电路及控制电路的各主要部分的结构的框图。
图19是表示图17的源极驱动电路中所装有的输入锁存电路的一结构例的框图。
图20是表示从发送侧逻辑电路通过不同的传送线路向接收侧逻辑电路传送数据信号和时钟信号的现有信号传送系统的结构的简略框图。
图21是表示其型式为从发送侧逻辑电路只向接收侧逻辑电路传送数据信号并由接收侧生成时钟信号的现有信号传送系统的结构的简略框图。
图22(a)及图22(b)是说明当从发送侧逻辑电路通过不同的传送线路向接收侧逻辑电路传送数据信号和时钟信号时在时钟信号与数据信号之间产生时序偏差的原因的图。
具体实施方式
本发明的信号传送方法，其特征在于：当在2个逻辑电路之间从一方向另一方传送与时钟信号同步的逻辑数据信号时，在发送侧将时钟信号与逻辑数据信号合成为多值逻辑信号后输出，在接收侧将该多值逻辑信号分离为时钟信号及逻辑数据信号。
以下，说明实现该信号传送方法的发送侧逻辑电路、接收侧逻辑电路、及由这2个逻辑电路构成的信号传送系统、以及采用了本发明的信号传送方法的液晶驱动装置。
[实施形态1]
如根据图1～图4说明本发明的一实施形态，则如下所述。
图1是简略地表示本实施形态中的信号传送系统的结构图。如该图所示，这里，举例示出将构成信号传送系统的发送侧逻辑电路和接收侧逻辑电路分别安装在不同的LSI上的情况。但是，在结构上也可以将发送侧逻辑电路和接收侧逻辑电路安装在同一个LSI上。
安装了发送侧逻辑电路的发送侧LSI2，将时钟信号和与该时钟信号同步的逻辑数据信号(以下，简称为数据信号)传送到安装了接收侧逻辑电路的接收侧LSI3。而接收侧LSI3接收由发送侧LSI2发送到的时钟信号和与该时钟信号同步的数据信号。
在这种信号传送系统中，应注意的是，在上述发送侧LSI2，设置着将应传送的数据信号和时钟信号合成为1个多值逻辑信号的合成部(第1合成装置)4，而且，在接收侧LSI3，设置着将由发送侧LSI2传送到的多值逻辑信号分离为原来的时钟信号和数据信号的分离部(第1分离装置)5。
按照这种结构，在发送侧LSI2，将应传送的数据信号和时钟信号合成为1个多值逻辑信号后，通过1个合成信号传送线路输出到接收侧LSI3，在接收侧LSI3，复原为原来的数据信号和时钟信号。
这里，采用着1个与时钟信号合成的数据信号，但也可以是多个，在后面的实施形态3中将对此进行说明。另外，举例示出了在发送侧LSI2和接收侧LSI3设置1个合成部4及分离部5的结构，但当有多个数据信号时，也可以设置多个合成部4及分离部5，在后面的实施形态4中将对此进行说明。
在图2(a)～图(c)中示出在上述信号传送系统中使用的各信号的波形图。在图2(a)～图2(c)中，作为与时钟信号(CK)合成的数据信号(DATA)，给出一个二值数字信号，并示出了以电压信号(电压波形)进行传送的情况。电压信号，可以很容易地由CMOS的逻辑电路实现，因而具有电路设计易于进行的优点。而信号也可以是电流信号，在后面的实施形态2中将对此进行说明。此外，在以下的说明中，还假定数据信号的逻辑电平“H”为“1”、“L”为“0”。
图2(a)示出所传送的二值数据信号和时钟信号。为了将上述二值数据信号和同样是二值的时钟信号合成为1个多值逻辑信号，信号强度(这里为电压)必需是三值的。
因此，合成部4具有3级的信号强度。合成部4，设定为在与时钟信号的1个周期相当的基本周期的波形的后半部(“H”)一定输出信号强度1。另外，合成部4，还被设定为在基本周期的前半部(“L”)根据要进行合成的二值数据信号所具有的“1”/“0”的逻辑值输出信号强度2或信号强度3。这里，设定为当数据信号为“1”时输出信号强度2、当数据信号为“0”时输出信号强度3。
在按上述方式设定合成部4的情况下，合成后的信号波形，如图2(b)所示，为三值的多值逻辑信号(以下，有时也称为三值信号)，即当将时钟信号的1个周期划分为前半部和后半部时，在前半部，根据二值数据信号的“1”/“0”，取信号强度2或信号强度3的任何一个的值，而在后半部则一定为信号强度1。
在图3中示出上述的输出三值的多值逻辑信号的合成部4的一结构例。信号强度1(VDD，信号强度源)，通过开关SW1连接于输出端子T1(输出部)，该开关SW1，仅当时钟信号(CK)为“H”时接通。因此，输出端子T1的输出信号，在时钟信号(CK)为“H”的1周期的后半部具有信号强度1。
信号强度2(1/2VDD，信号强度源)，通过开关SW3及开关SW2连接于输出端子T1。开关SW3，当数据信号(DATA)为“1”时接通，开关SW2，当时钟信号的反相信号(CK带上划线)为“H”时，即当时钟信号(CK)为“L”时接通。因此，输出端子T1的输出信号，在时钟信号(CK)为“L”的1周期的前半部、且当数据信号为“1”时具有信号强度2。
信号强度3(GND)，通过开关SW4及开关SW2连接于输出端子T1。开关SW4，当数据信号的反相信号(DATA带上划线)为“1”时，即当数据信号为“0”时接通。因此，输出端子T1的输出信号，在时钟信号(CK)为“L”的1周期的前半部、且当数据信号为“0”时必定具有信号强度3。
另一方面，接收侧LSI3的分离部5，如图1所示，包括分别接收三值合成信号的时钟检测电路7及数据检测电路6、输入数据检测电路6的输出信号(数据检测电路输出、逻辑值复原数据信号)B的延迟电路8、分别输入该延迟电路8的输出信号(延迟电路输出)C及上述时钟检测电路7的输出信号(时钟检测电路输出)A的锁存电路9。
时钟检测电路7，设定为仅当信号强度为1时其输出为“H”，在其它情况下输出“L”。因此，该时钟检测电路7的输出信号A，如图2(c)所示，与在发送侧LSI2合成为三值信号前的时钟信号(参照图2(a))等效。
另一方面，数据检测电路6，设定为仅当信号强度为3时其输出为“0”，在其它情况下输出“1”。因此，该数据检测电路6的输出信号B，如图2(c)所示，仅当时钟检测电路输出A为“L”时，包含与在发送侧LSI2合成为三值信号前的数据信号(参照图2(a))对应的值，当时钟检测电路输出A为“H”时，输出信号B总是为“1”。
延迟电路8，是用于对数据检测电路输出B和时钟检测电路输出A的时序进行适当调整的电路。锁存电路9，利用时钟检测电路输出A锁存延迟电路输出C。
这里，也可以将数据检测电路6的输出信号B直接输入到锁存电路9，但数据检测电路6的输出信号B的边沿将与时钟检测电路7的输出信号A的边沿重叠。当边沿重叠时，很容易在锁存电路9中引起逻辑误动作。因此，设置延迟电路8，并如图2(c)所示使数据检测电路6的输出信号B延迟一定时间后产生延迟电路输出C，从而可以避免其边沿与时钟检测电路7的输出信号A的边沿重叠。
在锁存电路9中，将时钟检测电路输出A作为时钟信号而对延迟电路输出C进行锁存，因此，如图2(c)所示，锁存电路9的输出信号(DFF输出)，包括波形在内与在发送侧LSI2合成为三值信号前的数据信号(参照图2(a))在逻辑上等效，并与复原后的时钟信号(时钟检测电路输出A)一起从分离部5输出。
在图4中示出上述数据检测电路6及时钟检测电路7的一结构例。
数据检测电路6及时钟检测电路7，两者均由电压比较器(运算放大器)10构成。电压比较器10，将输入电压与阈值电压进行比较，当输入电压较高时输出“1”(“H”)，当输入电压较低时输出“0”(“L”)。在时钟检测电路7中，将信号强度1和信号强度2之间的电压设定为阈值电压(参照图2(b))。而在数据检测电路6中将信号强度2和信号强度3之间的电压设定为阈值电压(参照图2(b))。
另外，由于延迟电路8及锁存电路9是众所周知的电路技术，所以这里将具体的电路例省略。
如上所述，在本实施形态的信号传送系统中，在发送侧LSI2，由合成部4将应传送的数据信号和时钟信号合成为1个多值逻辑信号后，通过1个合成信号传送线路输出到接收侧LSI3，在接收侧LSI3，由分离部5将传送到的多值逻辑信号分离为原来的时钟信号和数据信号。
按照这种结构，在时钟信号和数据信号之间，不会产生通过不同的传送线路进行传送时引起的由制造偏差造成的时序偏差。其结果是，在接收侧LSI3，可以将建立/保持时间的限制消除而无需在接收侧的逻辑电路中设置PLL电路之类的复杂同步电路，因此，即使进一步使时钟信号高速化，也能确保时序的设计容限。
另外，如上所述，在将发送侧逻辑电路和接收侧逻辑电路安装在不同的LSI2、3上的结构中，必然使传送线路变长，因此，当通过不同的传送线路传送时钟信号和数据信号时，易于使两信号之间的时序偏差增大。
但是，在采用本实施形态的信号传送系统的情况下，即使传送线路延长因而存在着使因制造偏差而引起的时序偏差增大的倾向，在接收侧LSI3也能在时钟信号的规定的边沿取得数据信号，而无需确保过宽的时序容限。
另外，这里所说明的合成部4和分离部分的结构，只是一例，对其没有任何限定。
另外，特别是，在分离部5中，这里，在数据检测电路6的输出侧设置了一个延迟电路8。但是，设置延迟电路8的目的，只是要在数据检测电路6的输出信号B与时钟检测电路7的输出信号A之间将时序错开，以使其边沿不会重叠。因此，例如，也可以设置在时钟检测电路7的输出侧，此外，在结构上也可以将延迟电路8设置在数据检测电路6或时钟检测电路7的输入侧。进一步说，延迟电路8的个数，也可以是多个。但是，在将延迟电路8设在输入侧时，由于是将三值信号延迟，所以延迟电路8为模拟电路，因而使延迟时间的设计变得稍难了一些。
[实施形态2]
如根据图5～图7说明本发明的另一实施形态，则如下所述。此外，为便于说明，对与实施形态1中使用的构件具有相同功能的构件标以相同的符号而将其说明省略。
在实施形态1中，由发送侧LSI2将应传送的数据信号和时钟信号合成为1个多值逻辑信号后通过1个合成信号传送线路输出到接收侧LSI3，并由接收侧LSI3分离为原来的时钟信号和数据信号，其中，使多值逻辑信号为电压信号(电压波形)，并使信号强度为电压值。
电压信号，可以很容易地由CMOS的逻辑电路实现，因而具有电路设计易于进行的优点。另一方面，电流信号，在结构上可以很容易地利用CMOS元件的稳流作用，因而可以实现几乎没有电压振幅的信号传送，所以具有可以减低干扰辐射的优点。
因此，本实施形态的信号传送系统，与实施形态1相比，将多值逻辑信号从电压信号变更为电流信号，并将信号强度从电压值变更为电流值。
在这种情况下，如使三值信号的3个信号强度与时钟信号与数据信号的“1”/“0”的相对含义与实施形态1相同，则在本实施形态的信号传送系统中使用的信号，与实施形态1相比，只是将信号强度从电压值变更为电流值，因而信号波形本身与图2(a)～图2(c)所示的信号波形相同。
因此，在下文中，为简化说明，只说明由于将多值逻辑信号从电压信号改变为电流信号而与实施形态1相比变更了的电路结构。
图5是简略地表示本实施形态中的信号传送系统的结构图。从该图可以看出，当使多值逻辑信号为电流信号时，在接收侧LSI13的分离电路15中新追加了一个产生与输入电流相等的输出电流的电流反射镜电路20。此外，发送侧LSI12的合成部(第1合成装置)14、及接收侧LSI13的分离部(第1分离装置)15中的数据检测电路16及时钟检测电路17，配置成将信号强度从电压值变更为电流值的电路结构。
在图6中示出输出作为电流信号的三值的多值逻辑信号的合成部14的一结构例。信号强度1(电流值5I，信号强度源)，通过开关SW5连接于输出端子T1。同样，信号强度2(电流值3I，信号强度源)，通过开关SW6连接于输出端子T1，而信号强度3(电流值1I，信号强度源)，通过开关SW7同样连接于输出端子T1。
这3个开关SW5～SW7，由组合逻辑电路21控制通断。在组合逻辑电路21上，输入数据信号(DATA)和时钟信号(CK)。
组合逻辑电路21，当时钟信号为“H”时，仅使开关SW5接通。因此，输出端子T1的输出信号，在时钟信号为“H”的1周期的后半部一定具有信号强度1。
另外，组合逻辑电路21，当时钟信号为“L”时，根据数据信号的“1”/“0”进行动作，以使开关SW6或开关SW7中的任何一个接通。详细地说，当数据信号为“1”时，使开关SW6接通，而当数据信号为“0”时，使开关SW7接通。因此，输出端子T1的输出信号，在时钟信号为“L”的1周期的前半部，当数据信号为“1”时具有信号强度2，当数据信号为“0”时具有信号强度3。在图6中，示出开关SW6接通并使3I的电流流入输出端子T1的情况。
在图7中示出接收侧LSI13的分离部15中的分别通过电流反射镜电路20接收作为电流信号的三值的多值逻辑信号的时钟检测电路17及数据检测电路16的一结构例。在图7中，示出使信号强度2的电流3I流入输出端子T2的情况。
在图7中，数据检测电路16及时钟检测电路17，两者均由I-V变换电路18构成。I-V变换电路18，根据输入电流的方向，当电流流入时输出逻辑电平“1”(“H”)的电压信号，当电流流出时输出逻辑电平“0”(“L”)的电压信号。
时钟检测电路17，设定为仅当所输入的电流值的信号强度为1时其输出为“H”，在其它情况下输出“L”。因此，在构成时钟检测电路17的I-V变换电路18的输入侧，施加信号强度1和信号强度2之间的电流值即4I作为基准电流(参照图2(b))。
按照这种方式，仅当从电流反射镜电路20向时钟检测电路17输出的电流为信号强度1的电流5I时，使输出电流5I与基准电流4I之差的电流1I流入时钟检测电路17的I-V变换电路18，所以，时钟检测电路17的I-V变换电路18输出逻辑电平“H”。
此外，当从电流反射镜电路20向时钟检测电路17输出的电流为信号强度2、3的电流3I、1I时，使输出电流3I、1I与基准电流4I之差的电流-1I、-3I流入时钟检测电路17的I-V变换电路18，就是说，使电流1I、3I从时钟检测电路17的I-V变换电路18流出，所以，时钟检测电路17的I-V变换电路18输出逻辑电平“L”。
另一方面，数据检测电路16，仅当所输入的电流值的信号强度为3时其输出为“1”，在其它情况下输出“0”。因此，在构成数据检测电路16的I-V变换电路18的输入侧，施加信号强度2和信号强度3之间的电流值即2I作为基准电流(参照图2(b))。
按照这种方式，仅当从电流反射镜电路20向数据检测电路16输出的电流为信号强度3的电流1I时，使输出电流1I与基准电流2I之差的电流-1I流入数据检测电路16的I-V变换电路18，就是说，使电流1I从数据检测电路16的I-V变换电路18流出，所以，数据检测电路16的I-V变换电路18输出逻辑电平“0”。
此外，当从电流反射镜电路20向数据检测电路16输出的电流为信号强度1、2的电流5I、3I时，使输出电流5I、3I与基准电流2I之差的电流3I、1I流入数据检测电路16的I-V变换电路1 8，所以，数据检测电路16的I-V变换电路18输出逻辑电平“1”。
数据检测电路16及时钟检测电路17的输出侧的动作，与在图1中说明过的实施形态1的分离电路5相同。
另外，这里，虽然没有再作进一步的说明，但除多值逻辑信号为电流信号及由此而引起的不同以外，基本上与实施形态1的信号传送系统相同，与时钟信号合成的数据信号，也可以为三值以上，而延迟电路8的设置位置及个数，也可以适当变更。
[实施形态3]
如根据图8～图10说明本发明的另一实施形态，则如下所述。此外，为便于说明，对与实施形态1、2中使用的构件具有相同功能的构件标以相同的符号而将其说明省略。
在实施形态1、2中，构成为由发送侧LSI2、12将应传送的1个数据信号和1个时钟信号合成为1个多值逻辑信号后通过1个合成信号传送线路输出到接收侧LSI3、13并由接收侧LSI3、13分离为原来的时钟信号和数据信号。
与此不同，在本实施形态中，示出将多个数据信号和1个时钟信号合成后作为多值逻辑信号的结构。此外，这里，在图中给出了将分别为二值逻辑电平的2个数据信号1、2与1个时钟信号合成时的例，但如上所述，数据信号也可以为三值以上，进行合成的数据信号也可以为3个以上。
安装了发送侧逻辑电路的发送侧LSI32，将时钟信号(CK)和与该时钟信号同步的数据信号1(DATA1)及数据信号2(DATA2)传送到安装了接收侧逻辑电路的接收侧LSI33，作为其应注意的结构，备有合成部(第2合成装置)34，用于将应传送的数据信号1、2和时钟信号合成为1个多值逻辑信号后输出。
另一方面，在接收侧LSI33，接收时钟信号和与该时钟信号同步的数据信号1及数据信号2，作为其应注意的结构，备有分离部(第2分离装置)35，用于接收将应传送的数据信号1、2和时钟信号合成后的多值逻辑信号，并分离为原来的数据信号1、2和时钟信号。
在图9(a)～图9(c)中示出本信号传送系统中使用的各信号的波形图。在图9(a)～图9(c)中，作为与时钟信号(CK)合成的数据信号1、2，给出二值的数字信号，并示出了以电压信号(电压波形)进行传送的情况。此外，这里，与实施形态1相同，说明了使多值逻辑信号为电压信号的情况，但如实施形态2中所述，信号也可以是电流信号。
在将2个二值数据信号与1个二值时钟信号合成为1个多值逻辑信号时，信号强度(这里为电压)必需是四值的。
因此，合成部34具有4级的信号强度。合成部34，设定为在与时钟信号的1个周期相当的基本周期的波形的前半部(“L”)根据要进行合成的二值数据信号1所具有的“1”/“0”的逻辑值输出信号强度3或信号强度4。这里，设定为当数据信号1为“1”时输出信号强度3、当数据信号1为“0”时输出信号强度4。
另外，合成部34，还被设定为在基本周期的波形的后半部(“H”)根据要进行合成的二值数据信号2所具有的“1”/“0”的逻辑值输出信号强度1或信号强度2。这里，设定为当数据信号2为“1”时输出信号强度1、当数据信号2为“0”时输出信号强度2。
在按上述方式设定合成部34的情况下，合成后的信号波形，如图9(a)所示，当将时钟信号的1个周期划分为前半部和后半部时，在前半部，根据二值数据信号1的“1”/“0”，取信号强度3或信号强度4的任何一个的值，而在后半部则根据二值数据信号2的“1”/“0”，取信号强度1或信号强度2的任何一个的值
在图10中示出上述的输出四值的多值逻辑信号的合成部34的一结构例。信号强度1，通过开关SW13及开关SW11连接于输出端子T1。开关SW13，当数据信号2为“1”时接通，开关SW11，当时钟信号为“H”时接通。因此，输出端子T1的输出信号，在时钟信号为“H”的1周期的后半部、且当数据信号2为“1”时具有信号强度1。
另一方面，信号强度2，通过开关SW14及开关SW11连接于输出端子T1。开关SW14，当数据信号2的反相信号(DATA2带上划线)为“1”时，即当数据信号2为“0”时接通，开关SW11，当时钟信号信号为“H”时接通。因此，输出端子T1的输出信号，在时钟信号为“H”的1周期的后半部、且当数据信号2为“0”时具有信号强度2。
信号强度3，通过开关SW15及开关SW12连接于输出端子T1。开关SW15，当数据信号1为“1”时接通，开关SW12，当时钟信号的反相信号(CK带上划线)为“H”时，即当时钟信号为“L”时接通。因此，输出端子T1的输出信号，在时钟信号为“L”的1周期的前半部、且当数据信号1为“1”时具有信号强度3。
信号强度4，通过开关SW16及开关SW12连接于输出端子T1。开关SW16，当数据信号1的反相信号(DATA1带上划线)为“1”时，即当数据信号1为“0”时接通，开关SW12，当时钟信号的反相信号(CK带上划线)为“H”时，即当时钟信号为“L”时接通。因此，输出端子T1的输出信号，在时钟信号为“L”的1周期的前半部、且当数据信号1为“0”时具有信号强度4。
另一方面，接收侧LSI33一侧的分离部35，如图8所示，备有第1及第2数据检测电路36a、36b的2个电路，分别用于将四值的多值逻辑信号分离为2个数据信号1、2，四值的多值逻辑信号，输入到这2个数据检测电路36a、36b及时钟检测电路37。
另外，在第1数据检测电路36a的后级，设置着延迟电路38a及锁存电路39a，同样，在第2数据检测电路36b的后级，设置着延迟电路38b及锁存电路39b。
时钟检测电路37，设定为当信号强度为1、2时其输出为“H”，当信号强度为3、4时其输出为“L”。就是说，当由实施形态1中的图4所示的电压比较器10构成时，将阈值电压设定为信号强度2和信号强度3之间的电压值即可。因此，时钟检测电路37的输出信号A，如图9(b)所示，与合成前的时钟信号等效。
另一方面，第1数据检测电路36a，设定为仅当信号强度为4时其输出为“0”，在其它情况下输出“1”。因此，该数据检测电路36a的输出信号Ba，如图9(b)所示，仅当时钟检测电路输出A为“L”时，包含与在发送侧LSI32合成为四值信号前的数据信号1对应的值，当时钟检测电路输出A为“H”时总是为“1”。
另外，第2数据检测电路36b，设定为仅当信号强度为1时其输出为“1”，在其它情况下输出“0”。因此，该数据检测电路36b的输出信号Bb，如图9(b)所示，仅当时钟检测电路输出A为“H”时，包含与在发送侧LSI32合成为四值信号前的数据信号2对应的值，当时钟检测电路输出A为“L”时总是为“0”。
这2个数据检测电路36a、36b的各输出信号Ba、Bb，由各延迟电路38a、38b延迟后，由各锁存电路39a、39b利用时钟检测电路37的输出信号A进行锁存。
各锁存电路39a、39b的输出信号，如图9(c)所示，包括波形在内与在发送侧LSI32合成为四值信号前的2个数据信号在逻辑上等效，并与复原后的时钟信号(时钟检测电路输出A)一起从分离部35输出。
另外，在图8中，构成为在锁存电路39b的时钟信号输入级设有一个反相器，以便利用彼此反相的时钟信号对2个数据检测电路输出Ba、Bb进行锁存，但很容易在其后面再追加一个锁存电路(图中未示出)，以使数据信号1、2与同相的时钟信号同步。
另外，为进一步追加应合成的数据信号，可以通过增加多值逻辑信号可取的信号强度实现。
例如，当应合成的数据信号为3个时，信号强度取6个值，使信号强度1、2与数据信号1的“1”/“0”相对应，使信号强度3、4与数据信号2的“1”/“0”相对应，并使信号强度5、6与数据信号3的“1”/“0”相对应。然后，设定为在基本周期的前半部(“L”)输出信号强度3～6中的任何一个、在基本周期的后半部(“H”)输出信号强度1或2。
按照这种方式，可以将1个时钟信号与3个数据信号合成为六值的多值逻辑信号，并根据信号强度将六值的多值逻辑信号分离为1个时钟信号和3个数据信号。
如上所述，当数据信号数为奇数时，在基本周期的前半部和后半部，所输出的信号强度数不同。而当数据信号数为偶数时，在基本周期的前半部和后半部，所输出的信号强度数相同。因此，如考虑作为电路实现时的难易程度，则应合成的数据信号数，最好为偶数个。
[实施形态4]
如根据图11～图13说明本发明的另一实施形态，则如下所述。此外，为便于说明，对与实施形态1～3中使用的构件具有相同功能的构件标以相同的符号而将其说明省略。
在实施形态1～3中，举例示出由发送侧LSI2、12、32将1个或多个应传送的数据信号和时钟信号合成而生成1个多值逻辑信号后将该多值逻辑信号通过1个合成信号传送线路输出到接收侧LSI3、13、33并由接收侧LSI3、13、33分离为原来的时钟信号和原来的1个或多个数据信号的结构。
这里，更具体地说，给出应从发送侧LSI向接收侧LSI传送的数据信号进一步增多时的信号传送系统的最佳结构。
在图11的信号传送系统中，当应从发送侧LSI42向接收侧LSI43传送的数据信号为n个数据信号1～n时，可以分别各安装n个合成电路4及分离电路5，并将所有n个数据信号和分别与其同步的时钟信号(共用)合成后作为多值逻辑信号传送。
这种结构，适用于应传送的多个数据信号1～n全部为同类型(性质相同)的数据信号、例如按位数区分的显示数据并以并行方式从发送侧LSI42向接收侧LSI43传送的情况。
就是说，当以并行方式通过多个传送线路传送显示数据之类的同类型的信号时，通过使设置在所有传送线路中的电路结构相同，可以将因电路结构的不同而引起的传送线路间的偏差消除。
正如前已说明过的，传送线路的制造偏差很难消除，电路结构也是如此，即使进行了高精度的设计，也无法避免制造偏差。因此，当以并行方式通过多个传送线路传送显示数据之类的同类型的信号时，如只将其中某个数据信号与时钟信号合成并作为多值逻辑信号传送而将其它的数据信号直接传送，则影响更为严重。
与此不同，图11的结构，在所有的传送线路中产生相同的制造偏差因而所受到的制造偏差的影响相同，所以能减低其影响。
另一方面，在图12的信号传送系统中，当应从发送侧LSI52向接收侧LSI53传送的数据信号为n个数据信号1～n时，仅在其中的一部分数据信号的传送线路上设置合成部4和分离部5而合成为多值逻辑信号，其它的数据信号2～n直接传送。在图示的情况下，仅将数据信号1与时钟信号合成后作为多值逻辑信号。
这种结构，例如适用于在应传送的多个数据信号1～n中包括速度快的信号和速度慢的信号的情况。
就是说，速度快的数据信号，由于与其同步的时钟信号的频率高，所以存在着如上所述的确保建立/保持时间的问题，而速度慢的数据信号，由于与其同步的时钟信的频率低，所以使如上所述的建立/保持时间的问题得到缓和。
因此，当应传送的数据信号为多个而且数据信号的速度不同时，只对存在着确保建立/保持时间的问题的速度快的数据信号采用本发明的结构，而其它的速度慢的数据信号则直接进行传送，并只需对由分离部5分离出的时钟信号进行分频使用即可。
按照这种结构，与将所有的数据信号和与其建立同步的时钟信号合成后传送的情况相比，可以抑制电路规模。
另外，图12的这种结构，例如适用于应传送的多个数据信号1～n在传送线路的长度上存在着差异的情况。
传送线路长的数据信号，即使进行同步的时钟信号的频率相同，也会使如上所述的时序偏差增大，因此，与传送路径短的数据信号相比，存在着确保建立/保持时间的问题。
因此，当应传送的数据信号为多个而且数据信号的传送路径不同时，只对存在着确保建立/保持时间的问题的传送路径长的数据信号采用本发明的结构，而其它的传送路径短的数据信号则直接进行传送。
按照这种结构，与将所有的数据信号和与其建立同步的时钟信号合成后传送的情况相比，也可以抑制电路规模。
另外，图12的信号传送系统，以实例示出了将发送侧逻辑电路和接收侧逻辑电路安装在不同的LSI52、53上的结构，但如图13所示，也适用于将发送侧逻辑电路62和接收侧逻辑电路63安装在同一个LSI60上因而使传送线路的长度相差很大的情况。
近年来，例如在液晶显示装置中使用的构成液晶驱动器的LSI等，为适应使边框变窄的需要而使LSI的纵横尺寸比越来越大，因此，如图13所示，变成了细长的形状。在这种形状的LSI60上，从配置在长度方向的一个端部的发送侧逻辑电路62向配置在另一个端部的接收侧逻辑电路63延伸的传送路径，与在设置于发送侧逻辑电路62附近的接收侧逻辑电路61和发送侧逻辑电路62之间形成的传送线路相比，增长了几倍～几十倍，其结果是，即使这些传送路径中的制造偏差相同，时钟信号和数据信号的时序偏差，也将增加几倍～几十倍。
因此，当在安装于这种宽高比大的LSI的逻辑电路之间传送时钟信号和与其同步的数据信号时，在因传送线路的长度而在时钟信号和数据信号之间存在着时序偏差的问题的情况下，也适于采用图12所示的信号传送系统的结构。
顺便说一下，作为图13的LSI60的具体结构，例如，使发送侧逻辑电路62为控制器，配置在其附近的在时钟信号和数据信号之间不存在时序偏差的问题的接收侧逻辑电路61为高速缓冲存储器，存在着该时序问题的接收侧逻辑电路63为用于接口的移位寄存器。
另外，在上述的图11及图12中，举例示出了在实施形态1中使用的合成部4及分离部5，但也可以构成为采用实施形态2中使用的电流合成部14、分离部15并在接收侧LSI43、53追加电流反射镜电路20。同样，也可以将在实施形态3所述的信号传送系统中采用的合成部34及分离部35组合使用。
[实施形态5]
如根据图14～图19说明本发明的另一实施形态，则如下所述。此外，为便于说明，对与实施形态1～4中使用的构件具有相同功能的构件标以相同的符号而将其说明省略。
在本实施形态中，示出将本发明的信号传送系统应用于液晶显示装置的液晶驱动装置的结构。详细地说，采用在将电压信号用作多值逻辑信号并将1个二值数据信号与1个时钟信号合成而生成三值的多值逻辑信号的实施形态1中说明过的信号传送系统的结构，并在液晶驱动装置的控制电路和源极驱动电路之间以与时钟信号同步的方式传送作为数据信号的显示数据。
这里，首先，用图14～图16说明采用本发明的信号传送系统的液晶显示装置。在图14中，示出作为液晶显示装置的一种类型的有源矩阵方式TFT液晶显示装置的一般结构图。
液晶显示装置，具有TFT方式的液晶板71、驱动该液晶板71的液晶驱动装置70。液晶驱动装置70，由多个源极驱动电路73…、多个栅极驱动电路74…、控制电路72及液晶驱动电源75构成。
控制电路72，将数字化的显示数据(例如，与红、绿、蓝对应的RGB的各信号)及各种控制信号输出到源极驱动电路73…，并将各种控制信号输出到栅极驱动电路74…。对源极驱动电路73的主要控制信号，包括作为水平同步信号的后文所述的锁存选通信号、起始脉冲信号、及用于源极驱动器的时钟信号等。另一方面，对栅极驱动电路74的主要控制信号，包括垂直同步信号和用于栅极驱动器的时钟信号等。此外，图中，将用于驱动各源极驱动电路73及各栅极驱动电路74的电源线路的记载省略。
液晶驱动电源75，向各源极驱动电路73及各栅极驱动电路74供给用于显示的基准电压，并向液晶板71的对置电极供给用于显示的公用电压。
在这种液晶显示装置中，从外部输入的数字显示数据，在通过控制电路72进行了时序控制等之后，作为显示数据传送到各源极驱动电路73…。
各源极驱动电路73，根据用于源极驱动器的时钟信号将所输入的显示数据以时分方式锁存在内部，然后，用从控制电路72输入的锁存选通信号进行锁存，并与该信号同步地进行DA(数—模)转换。接着，源极驱动电路73，将通过DA转换取得的用于灰度等级显示的模拟电压从液晶驱动电压输出端子输出到后文所述的各源极信号线80。
在图15中示出液晶板71的主要部分结构图。在液晶板71上，以相互交叉的方式设置着由上述的源极驱动电路73…驱动的多条源极信号线80…及由上述的多个栅极驱动电路74…驱动的多条栅极信号线81…。在这些源极信号线80与栅极信号线81的各交叉点上，设置着象素电极83及用于控制对象素电极83的显示电压写入的TFT82。另外，液晶层84，夹持在象素电极83和对置电极77之间，用以形成象素电容。图中，由A示出的区域，相当于1个象素部分。
从源极驱动电路73向源极信号线80…施加与显示对象的象素亮度对应的灰度等级显示电压，从栅极驱动电路74…向栅极信号线81…施加使沿纵向排列的TFT82依次导通的扫描信号。当通过导通状态的TFT82向与该TFT82的漏极连接的象素电极83施加源极信号线80的电压时，使象素电极83和对置电极77之间的液晶层84的透光率改变，从而进行显示。
在图16中示出源极驱动电路73的框图。在源极驱动电路73上，如上所述，输入起始脉冲信号(SP)、时钟信号(CK)、锁存选通信号(LS)、红、绿、蓝的数字显示数据(DR)、及基准电压(VR)。
从控制电路72传送来的红、绿、蓝的数字显示数据(例如，各为8位)，由输入锁存电路91暂时锁存。另一方面，用于控制红、绿、蓝数字显示数据的传送的起始脉冲信号，与时钟信号建立同步而传送到移位寄存器90内，并作为起始脉冲信号SP(级联输出信号S)从移位寄存器90的最末级输出到下一级的源极驱动电路73。
将先前暂时由输入锁存电路91锁存的红、绿、蓝数字显示数据与从该移位寄存90的各级输出的信号同步地以时分方式暂时存储在抽样存储电路92内，同时输出到下一个保持存储电路93。
在将与画面的水平线的象素对应的红、绿、蓝数字显示数据存储在抽样存储电路92内之后，保持存储电路93，根据锁存选通信号(水平同步信号)取入抽样存储电路92的输出信号，并输出到下一个电平移动电路94，同时在输入下一个锁存选通信号以前保持该显示数据。
电平移动电路94，是为使信号电平适合于用于处理对液晶板71的施加电压电平的下一级的DA转换电路95而通过升压等对其进行变换的电路，基准电压发生电路97，根据从上述液晶驱动电源75输入的基准电压VR产生用于灰度等级显示的各种模拟电压，并将其输出到DA转换电路95。
DA转换电路95，根据由电平移动电路94进行了电平变换的红、绿、蓝数字显示数据从由基准电压发生电路97供给的各种模拟电压选择1个模拟电压。进行该灰度等级显示的模拟电压，从各液晶驱动电压输出端子98通过输出电路96输出到液晶板71的各源极信号线80。
输出电路96，基本上是用于低阻抗变换的缓冲电路，例如，由采用了差动放大电路的电压输出器电路构成。
在图17的框图中，给出一种在图14所示的液晶驱动装置70中的控制电路72和源极驱动电路73之间采用了将红、绿、蓝数字显示数据(DR、DG、DB)和时钟信号(CK)合成为多值逻辑信号后传送的结构的源极驱动电路的结构。在下文中，将采用了本发明的结构的源极驱动电路的构件序号定为73’，并将采用了本发明的结构的控制电路的构件序号定为72’，以示区别。
由图中未示出的控制电路将红、绿、蓝数字显示数据(DR、DG、DB)和时钟信号(CK)合成为多值逻辑信号，并将其作为红、绿、蓝多值信号(CKDR、CKDG、CKDB)输入到图17的源极驱动电路73’。在源极驱动电路73’中，设有分离部86，用于将红、绿、蓝多值信号(CKDR、CKDG、CKDB)分离为原来的红、绿、蓝数字显示数据(DR、DG、DB)和时钟信号(CK)。
在图18中，示出将红、绿、蓝数字显示数据(DR、DG、DB)和时钟信号(CK)合成为多值逻辑信号(CKDR、CKDG、CKDB)的控制电路72’的主要部分、以及源极驱动电路73’的主要部分。
在图18中，将红数字显示数据(DR)设定为数据信号R1～Rn，将绿数字显示数据(DG)设定为数据信号G1～Gn，将蓝数字显示数据(DB)设定为数据信号B1～Bn。这里，当红、绿、蓝数字显示数据(DR、DG、DB)分别为8位的数字信号时，n＝8。
在控制电路72’侧，在红、绿、蓝数字显示数据(DR、DG、DB)的所有各信号线上设置合成部88。就是说，当红、绿、蓝数字显示数据(DR、DG、DB)分别为8位的数字信号时，应设置8×3合计24个合成部88。
作为上述合成部88，由于各数据信号R1～Rn、G1～Gn、B1～Bn全部为二值数据信号，所以具有与实施形态1中说明过的合成部4相同的电路结构。当然，当多值逻辑信号为电流信号时，其结构与实施形态2中所述的合成部14相同。
另外，在源极驱动电路73’中，设置着数量与控制电路72’所设有的合成部88…相对应的分离部87…。就是说，当红、绿、蓝数字显示数据(DR、DG、DB)分别为8位的数字信号时，应设置8×3合计24个分离部87。
作为上述分离部87，由于各数据信号R1～Rn、G1～Gn、B1～Bn全部为二值数据信号、且合成为三值的多值逻辑信号，所以具有与实施形态1中说明过的分离部5相同的电路结构。当然，当多值逻辑信号为电流信号时，其结构与实施形态2中所述的分离部15相同。
从各分离部87将分离后的数据信号R1～Rn、G1～Gn、B1～Bn和分离后的时钟信号成对地输出到输入锁存电路91’。然后，将由其中的1个分离部87输出的1个时钟信号作为代表性的时钟信号输出到移位寄存器90。
在图19中，示出成对地输入分离后的数据信号R1～Rn、G1～Gn、B1～Bn和分离后的时钟信号的输入锁存电路91’的结构例。
输入锁存电路91’，由按每个分离部87设置的锁存电路部85…构成。锁存电路部85，备有2个锁存电路99a、99b。在2个锁存电路99a、99b的各数据输入端子上，输入从分离部87输出的数据信号。另一方面，将从分离部87输出的时钟信号由AND电路78a进行与流过信号线79的控制信号之间的AND运算后输入到锁存电路99a的时钟端子上。另外，将从分离部87输出的时钟信号由AND电路78b进行与流过信号线79的控制信号的反相信号之间的AND运算后输入到锁存电路99b的时钟端子上。
按照这种结构，2个触发电路99a、99b，交替地动作而由时钟信号对数据信号进行锁存。其结果是，可以使数据信号的信号线数加倍，例如，由24条信号线输入的信号，变为合计48个信号。
当信号线数加倍时，使移位寄存器90的动作频率减小1/2，因而可以使动作容限增加一倍。其结果是，即使将由各分离部87分离的时钟信号中的任何一个时钟信号输入到移位寄存器90内，也可以动作而不发生任何问题。
另外，关于从多个分离部87…传送的多个时钟信号的使用，也可以采用判优电路选择时序最为适当的时钟信号，并将其作为代表性的时钟信号输入到移位寄存器90。
如上所述，在本实施形态中，对液晶驱动装置的液晶显示装置中的控制电炉和源极驱动电路采用了本发明的信号传送系统，而且，与时钟信号合成为多值逻辑信号的数据信号为红、绿、蓝数字显示数据，而不是起始脉冲等信号。
由于红、绿、蓝数字显示数据是比起始脉冲或锁存选通信号变化快的信号，所以建立/保持时间的限制比较严格，因而当驱动频率加快和传送线路延长时将使时序的设计变得难于进行。因此，与将时钟信号和起始脉冲或锁存选通信号合成相比，与红、绿、蓝数字显示数据合成更为适当。
另外，在将红、绿、蓝数字显示数据和时钟信号合成的结构中，在红、绿、蓝数字显示数据(DR、DG、DB)的所有信号线上设置合成部88和分离部87，并使所有信号线上的电路结构相同，所以，可以将因电路结构的不同而引起的传送线路间的偏差消除。
如上所述，本发明的信号传送方法，其特征在于：当在2个逻辑电路之间从一方向另一方传送与时钟信号同步的逻辑数据信号时，在发送侧将时钟信号与逻辑数据信号合成为多值逻辑信号后输出，在接收侧将该多值逻辑信号分离为原来的时钟信号及原来的逻辑数据信号。
按照这种方法，在时钟信号和逻辑数据信号之间，不存在因传送线路的不同而引起的时序偏差。
其结果是，无需在接收侧的逻辑电路中设置PLL电路之类的复杂同步电路即可将接收侧的建立/保持时间的限制消除，因而可以适应今后的高速化的时钟信号的进一步高速化及传送线路的进一步延长。
如上所述，本发明的第1逻辑电路，构成为至少备有一个将1个时钟信号和与该时钟信号同步的1个或多个逻辑数据信号合成为1个多值逻辑信号的第1合成装置。
按照这种结构，可以由第1合成装置将1个时钟信号和与该时钟信号同步的1个逻辑数据信号合成为1个多值逻辑信号，所以在由这种逻辑电路传送的时钟信号和逻辑数据信号之间不存在因传送线路的不同而引起的时序偏差。
其结果是，按以上的信号传送方法所述，将该逻辑电路作为时钟信号和逻辑数据信号的发送侧逻辑电路并与后文所述的适用于本发明的接收侧的逻辑电路组合，即可取得可以适应今后的高速化的时钟信号的进一步高速化及传送线路的进一步延长的效果。
另外，如上所述，本发明的第2逻辑电路，构成为至少备有一个将1个时钟信号和与该时钟信号同步的多个逻辑数据信号合成为1个多值逻辑信号的第2合成装置。
按照这种结构，可以由第2合成装置将1个时钟信号和与该时钟信号同步的多个逻辑数据信号合成为1个多值逻辑信号，所以在由这种逻辑电路传送的时钟信号和逻辑数据信号之间不存在因传送线路的不同而引起的时序偏差。此外，在这种情况下，由于将1个时钟信号和多个逻辑数据信号合成，所以与对1个逻辑数据信号进行合成相比，可以提高逻辑数据信号的传送效率。
其结果是，按以上的信号传送方法所述，将该逻辑电路作为时钟信号和逻辑数据信号的发送侧逻辑电路并与后文所述的适用于本发明的接收侧的逻辑电路组合，即可取得可以适应今后的高速化的时钟信号的进一步高速化及传送线路的进一步延长的效果。
另外，上述的作为发送侧逻辑电路的本发明的第1及第2逻辑电路，其特征还在于：在所发送的逻辑数据信号中，包括速度快的逻辑数据信号和速度慢的逻辑数据信号，上述第1合成装置或第2合成装置，设定为将速度快的逻辑数据信号与时钟信号进行合成。
速度快的逻辑数据信号，由于与其同步的时钟信号的频率高，所以存在着如上所述的确保建立/保持时间的问题，而速度慢的逻辑数据信号，由于与其同步的时钟信的频率低，所以使如上所述的建立/保持时间的问题得到缓和。
因此，当应传送的逻辑数据信号为多个而且逻辑数据信号的速度不同时，只对存在着确保建立/保持时间的问题的速度快的逻辑数据信号采用本发明的结构，而其它的速度慢的逻辑数据信号则直接进行传送，并只需对分离后的时钟信号进行分频使用即可。
按照这种结构，与将所有的数据信号和使其建立同步的时钟信号合成后传送的情况相比，可以同时取得抑制电路规模的效果。
另外，上述的作为发送侧逻辑电路的本发明的第1及第2逻辑电路，其特征还在于：在所发送的逻辑数据信号中，包括传送路径长的逻辑数据信号和传送路径短的逻辑数据信号，上述第1合成装置或第2合成装置，设定为将传送路径长的逻辑数据信号与时钟信号进行合成。
与信号速度一样，传送路径长的逻辑数据信号，即使进行同步的时钟信号的频率相同，也会使如上所述的时序偏差增大，因此，与传送路径短的逻辑数据信号相比，存在着确保建立/保持时间的问题。
因此，当应传送的逻辑数据信号为多个而且逻辑数据信号的传送路径不同时，只对存在着确保建立/保持时间的问题的传送路径长的逻辑数据信号采用本发明的结构，而其它的传送路径短的逻辑数据信号则直接进行传送。
按照这种结构，与将所有的逻辑数据信号和与其建立同步的时钟信号合成后传送的情况相比，也可以同时取得抑制电路规模的效果。
另外，上述的作为发送侧逻辑电路的本发明的第1及第2逻辑电路，其特征还在于：包括类型相同的多个逻辑数据信号，上述第1合成装置或第2合成装置，按所合成的1个逻辑数据信号、或按所合成的多个逻辑数据信号的每1个进行设置，以使同类型的逻辑数据信号之间电路结构均衡。
例如，当所合成的逻辑数据信号为多个按位数区分的显示数据之类的同类型的信号时，通过使设置在所有传送线路中的电路结构相同，在所有的传送线路中产生相同的制造偏差因而可以受到同样的制造偏差的影响，所以可以同时取得能够减小因电路结构的不同而引起的影响的效果。
另外，上述的作为发送侧逻辑电路的本发明的第1及第2逻辑电路，其特征还在于：上述第1合成装置或第2合成装置，由具有彼此不同的信号强度的多个信号强度源、设置在上述多个信号强度源与输出上述多值逻辑信号的输出部之间的多个开关群构成，该开关群，由应合成的1个或多个逻辑数据信号和时钟信号控制。
这里提出了上述第1合成装置或第2合成装置的一具体例，按照该具体例，可以取得使上述第1合成装置或第2合成装置易于获得并易于实现作为发送侧逻辑电路的本发明的逻辑电路的效果。
另外，上述的作为发送侧逻辑电路的本发明的第1及第2逻辑电路，其特征还在于：上述第1合成装置或第2合成装置，合成为作为电压信号的多值逻辑信号。
当使多值逻辑信号为电压信号时，可以很容易地由CMOS的逻辑电路实现，因此，可以同时取得使电路设计易于进行的效果。
另外，上述的作为发送侧逻辑电路的本发明的第1及第2逻辑电路，其特征还在于：上述第1合成装置或第2合成装置，合成为作为电流信号的多值逻辑信号。
当使多值逻辑信号为电流信号时，在结构上可以很容易地利用CMOS元件的稳流作用，因而可以实现几乎没有电压振幅的信号传送，所以可以同时取得能够减低干扰辐射的效果。
如上所述，本发明的第3逻辑电路，构成为至少备有一个将由1个时钟信号和与该时钟信号同步的1个逻辑数据信号合成后的多值逻辑信号分离为原来的1个时钟信号和原来的1个逻辑数据信号的第1分离装置。
按照这种结构，可以由第1分离装置将由1个时钟信号和与该时钟信号同步的1个逻辑数据信号合成为1个逻辑数据信号后的信号分离为原来的1个时钟信号和原来的1个逻辑数据信号，所以在由这种逻辑电路接收的时钟信号和逻辑数据信号之间不存在因传送线路的不同而引起的时序偏差。
其结果是，按以上的信号传送方法所述，将该逻辑电路作为时钟信号和逻辑数据信号的发送侧逻辑电路并与上述的适用于本发明的发送侧的逻辑电路组合，可取得能够适应今后的高速化的时钟信号的进一步高速化及传送线路的进一步延长的效果。
如上所述，本发明的第4逻辑电路，构成为至少备有一个将由1个时钟信号和与该时钟信号同步的多个逻辑数据信号合成后的多值逻辑信号分离为原来的1个时钟信号和原来的多个逻辑数据信号的第2分离装置。
按照这种结构，可以由第2分离装置将由1个时钟信号和与该时钟信号同步的多个逻辑数据信号合成为1个逻辑数据信号后的信号分离为原来的1个时钟信号和原来的多个逻辑数据信号，所以在由这种逻辑电路接收的时钟信号和逻辑数据信号之间不存在因传送线路的不同而引起的时序偏差。
其结果是，按以上的信号传送方法所述，将该逻辑电路作为时钟信号和逻辑数据信号的发送侧逻辑电路并与上述的适用于本发明的发送侧的逻辑电路组合，可取得能够适应今后的高速化的时钟信号的进一步高速化及传送线路的进一步延长的效果。
上述的作为接收侧逻辑电路的本发明的第3及第4逻辑电路，其特征在于：上述第1分离装置或第2分离装置，在根据信号强度将时钟信号从多值逻辑信号分离的同时将1个或多个逻辑数据信号的逻辑值复原，并用分离后的时钟信号从上述逻辑值复原1个或多个逻辑数据信号的波形。
如上所述，在根据信号强度将时钟信号从多值逻辑信号分离的同时将1个或多个逻辑数据信号的逻辑值复原并用分离后的时钟信号从上述逻辑值复原1个或多个逻辑数据信号的波形，从而可以很容易地分离为原来的时钟信号和与其同步的原来的1个或多个逻辑数据信号。
按照这种方式，可以同时取得使上述第1分离装置或第2分离装置易于获得并易于实现作为发送侧逻辑电路的本发明的逻辑电路的效果。
上述的作为接收侧逻辑电路的本发明的第3及第4逻辑电路，其特征还在于：上述第1分离装置或第2分离装置，分离作为电压信号的多值逻辑信号。
如上所述，当使多值逻辑信号为电压信号时，可以很容易地由CMOS的逻辑电路实现，因此，可以同时取得使电路设计易于进行的效果。
另外，上述的作为接收侧逻辑电路的本发明的第3及第4逻辑电路，其特征还在于：上述第1分离装置或第2分离装置，分离作为电流信号的多值逻辑信号。
如上所述，当使多值逻辑信号为电流信号时，在结构上可以很容易地利用CMOS元件的稳流作用，因而可以实现几乎没有电压振幅的信号传送，所以可以同时取得能够减低干扰辐射的效果。
另外，上述的作为接收侧逻辑电路的本发明的第3逻辑电路，其特征还在于：上述第1分离装置，由根据信号强度将时钟信号从多值逻辑信号复原的时钟复原电路、根据信号强度将1个逻辑数据信号的逻辑值从多值逻辑信号复原而生成逻辑值复原数据信号的逻辑值复原电路、及利用由上述时钟复原电路复原的时钟信号对由该逻辑值复原电路生成的逻辑值复原数据信号进行锁存的锁存电路构成。
这里提出了上述第1分离装置的一具体例，按照该具体例，可以同时取得使上述第1分离装置或第2分离装置易于获得并易于实现作为接收侧逻辑电路的本发明的逻辑电路的效果。
另外，上述的作为接收侧逻辑电路的本发明的第4逻辑电路，其特征还在于：上述第2分离装置，由根据信号强度将时钟信号从多值逻辑信号复原的时钟复原电路、按照所合成的逻辑数据信号数设置了多个系统的根据信号强度将规定的逻辑数据信号的逻辑值从多值逻辑信号复原而生成逻辑值复原数据信号的逻辑值复原电路、及利用由上述时钟复原电路复原的时钟信号对由该逻辑值复原电路生成的逻辑值复原数据信号进行锁存的锁存电路构成。
这里提出了上述第2分离装置的一具体例，按照该具体例，可以同时取得使上述第2分离装置易于获得并易于实现作为接收侧逻辑电路的本发明的逻辑电路的效果。
另外，上述的作为接收侧逻辑电路的本发明的第3及第4逻辑电路，其特征在于：上述分离装置，还备有将由时钟复原电路复原的时钟信号和由逻辑值复原电路生成的逻辑值复原数据信号的信号边沿错开的延迟电路。
复原后的时钟信号和复原后的逻辑值复原数据信号，由于边沿重叠而很容易在锁存电路中引起逻辑误动作。因此，按如上结构，设置延迟电路，将复原后的时钟信号和复原后的逻辑值复原数据信号的信号边沿错开，可以同时取得防止在锁存电路中引起逻辑误动作的效果。
另外，在这种情况下，延迟电路，最好配置在时钟复原电路的输出侧或逻辑值复原电路的输出侧。
在将延迟电路设置在时钟复原电路的输入侧或逻辑值复原电路的输入侧时，由于是将多值逻辑信号本身延迟，所以作为延迟电路必须是模拟电路。与此不同，在将延迟电路设置在时钟复原电路的输出侧或逻辑值复原电路的输出侧时，所延迟的是逻辑数据信号或H/L的时钟信号，所以可以采用通常在逻辑电路中使用的延迟电路。
如上所述，本发明的信号传送系统，由上述的作为发送侧逻辑电路的本发明的第1及第2逻辑电路及上述的作为接收侧逻辑电路的本发明的第3及第4逻辑电路构成。
正如前已说明过的，按照这种结构，可以将时钟信号和逻辑数据信号合成为一个信号并通过一个传送线路发送，所以在时钟信号和逻辑数据信号之间不存在因传送线路的不同而引起的时序偏差。
其结果是，无需在接收侧的逻辑电路中设置PLL电路之类的复杂同步电路即可将接收侧的建立/保持时间的限制消除，因而可以同时取得能够适应今后的使高速化的时钟信号进一步高速化及传送线路的进一步延长的效果。
如上所述，本发明的液晶驱动装置，构成为将上述的作为发送侧逻辑电路的本发明的第1及第2逻辑电路应用于上述控制电路，并将上述的作为接收侧逻辑电路的本发明的第3及第4逻辑电路应用于源极驱动电路。
液晶驱动装置，随着液晶板的大型化等，存在着使驱动频率越来越高的倾向。此外，为适应使边框变窄的需要，使构成液晶驱动装置的源极驱动电路等半导体装置的宽高比越来越大，并使在半导体装置之间进行连接的传送线路也随之延长。
因此，通过适当地安装实现如上所述的本发明的信号传送方法的上述本发明的逻辑电路并采用本发明的信号传送系统，可以取得实现能够适应因液晶板的大型化等而导致的驱动频率的高速化及传送线路的延长的优良的液晶驱动装置的效果。
另外，上述的本发明的液晶驱动置，其特征在于：将时钟信号和数字显示数据信号合成。
数字显示数据，是比作为起始脉冲或锁存选通信号等逻辑数据信号的控制信号变化快的信号，所以建立/保持时间的限制比较严格，因而当驱动频率加快和传送线路延长时将使时序的设计变得难于进行。因此，最好是将时钟信号和数字显示数据信号合成。
另外，在这种情况下，特别是，控制电路侧的上述第1合成装置或第2合成装置、及源极驱动电路侧的上述第1分离装置或第2分离装置，最好按所合成的1个或所合成的多个数字显示数据信号的每1个进行设置，以使所有数字显示数据信号之间电路结构均衡。
在发明的各项详细说明中所列举的具体的实施形态或实施例，只是为了说明本发明的技术内容，而不应狭义地理解为只限定于上述的具体例，在本发明的精神和和以下记载的专利权利要求的范围内，可以实施各种各样的变更。

Claims (19)

1.一种信号传送方法，其特征在于：当在2个逻辑电路(2、12、32、42、52、62)(3、13、33、43、53、63)之间从一方向另一方传送与时钟信号同步的逻辑数据信号时，在发送侧将时钟信号与逻辑数据信号合成为多值逻辑信号后输出，在接收侧将该多值逻辑信号分离为原来的时钟信号及原来的逻辑数据信号。
2.一种逻辑电路(2、12、32、42、52、62)，用于将时钟信号和与该时钟信号同步的逻辑数据信号发送到其它逻辑电路，该逻辑电路(2、12、32、42、52、62)的特征在于：至少备有一个将1个时钟信号和与该时钟信号同步的1个或多个逻辑数据信号合成为1个多值逻辑信号的合成装置(4、14、34)。
3.根据权利要求2所述的逻辑电路(2、12、32、42、52、62)，其特征在于：在所发送的逻辑数据信号中，包括速度快的逻辑数据信号和速度慢的逻辑数据信号，上述合成装置(4、14、34)，设定为将速度快的逻辑数据信号与时钟信号进行合成。
4.根据权利要求2所述的逻辑电路(62)，其特征在于：在所发送的逻辑数据信号中，包括传送路径长的逻辑数据信号和传送路径短的逻辑数据信号，上述合成装置(4、14、34)，设定为将传送路径长的逻辑数据信号与时钟信号进行合成。
5.根据权利要求2所述的逻辑电路(42)，其特征在于：在所发送的逻辑数据信号中，包括类型相同的多个逻辑数据信号，上述合成装置(4、14、34)，按所合成的1个逻辑数据信号、或按所合成的多个逻辑数据信号的每1个进行设置，以使同类型的逻辑数据信号之间电路结构均衡。
6.根据权利要求2所述的逻辑电路(2、12、32)，其特征在于：上述合成装置(4、14、34)，由具有彼此不同的信号强度的多个信号强度源、设置在上述多个信号强度源与输出上述多值逻辑信号的输出部之间的多个开关群(SW1-4、SW5-7、SW11-16)构成，该开关群(SW1-4、SW5-7、SW11-16)，由应合成的1个或多个逻辑数据信号和时钟信号控制。
7.根据权利要求2所述的逻辑电路(2、32、42、52、62)，其特征在于：上述合成装置(4、34)，合成为作为电压信号的多值逻辑信号。
8.根据权利要求2所述的逻辑电路(12)，其特征在于：上述合成装置(14)，合成为作为电流信号的多值逻辑信号。
9.一种逻辑电路(3、13、33、43、53、63)，其特征在于：至少备有一个将从其它逻辑电路发送的将1个时钟信号和与该时钟信号同步的1个或多个逻辑数据信号合成后的多值逻辑信号分离为原来的1个时钟信号和原来的1个或多个逻辑数据信号的分离装置(5、15、35)。
10.根据权利要求9所述的逻辑电路(3、13、33、43、53、63)，其特征在于：上述分离装置(5、15、35)，在根据信号强度将时钟信号从多值逻辑信号分离的同时将1个或多个逻辑数据信号的逻辑值复原，并用分离后的时钟信号从上述逻辑值复原1个或多个逻辑数据信号的波形。
11.根据权利要求9所述的逻辑电路(3、33、43、53、63)，其特征在于：上述分离装置(5、35)分离作为电压信号的多值逻辑信号。
12.根据权利要求9所述的逻辑电路(13)，其特征在于：上述分离装置(15)分离作为电流信号的多值逻辑信号。
13.根据权利要求9所述的逻辑电路(3、13、33、43、53)，其特征在于：上述分离装置(5、15、35)，由1个时钟复原电路(7、17、37)、按照所合成的逻辑数据信号数设置的逻辑值复原电路(6、16、36a、36b)及锁存电路(9、39a、39b)构成，上述时钟复原电路(7、17、37)，根据信号强度将时钟信号从多值逻辑信号复原，上述逻辑值复原电路(6、16、36a、36b)，根据信号强度将规定的逻辑数据信号的逻辑值从多值逻辑信号复原而生成逻辑值复原数据信号，上述锁存电路(9、39a、39b)，利用由上述时钟复原电路复原的时钟信号对由上述逻辑值复原电路生成的逻辑值复原数据信号进行锁存。
14.根据权利要求13所述的逻辑电路(3、13、33、43、53)，其特征在于：上述分离装置(5、15、35)，还备有将由时钟复原电路复原的时钟信号和由逻辑值复原电路生成的逻辑值复原数据信号的信号边沿错开的延迟电路(8、38a、38b)。
15.根据权利要求14所述的逻辑电路(3、13、33、43、53)，其特征在于：上述延迟电路(8、38a、38b)，配置在时钟复原电路(7、17、37)的输出侧或逻辑值复原电路(6、16、36a、36b)的输出侧。
16.一种信号传送系统，其特征在于：由上述权利要求2～8的任何一项所述的逻辑电路(2、12、32、42、52、62)及上述权利要求9～15的任何一项所述的逻辑电路(3、13、33、43、53、63)构成。
17.一种液晶驱动装置(70)，备有输出含有时钟信号的控制信号及数字显示数据信号的控制电路(72’)及输入由该控制电路(72’)输出的控制信号及数字显示数据信号的源极驱动电路(73’)，该液晶驱动装置(70)的特征在于：将上述权利要求2～8的任何一项所述的逻辑电路(2、12、32、42、52、62)应用于上述控制电路(72’)，并将上述权利要求9～15的任何一项所述的逻辑电路(3、13、33、43、53、63)应用于源极驱动电路(73’)。
18.根据权利要求17所述的液晶驱动装置(70)，其特征在于：合成为1个多值逻辑信号的1个或多个逻辑数据信号，是数字显示数据信号。
19.根据权利要求18所述的液晶驱动装置(70)，其特征在于：控制电路侧(72’)的上述合成装置(88)及源极驱动电路侧(73’)的上述分离装置(87)，按所合成的1个或所合成的多个数字显示数据信号的每1个进行设置，以使所有数字显示数据信号之间电路结构均衡。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1904997B (zh) * 2005-07-25 2010-06-23 三星电子株式会社 显示装置、驱动装置及其驱动方法
CN1945686B (zh) * 2006-11-13 2010-07-28 友达光电股份有限公司 数据传输的集成电路连接结构及方法
CN102171967A (zh) * 2009-03-25 2011-08-31 松下电器产业株式会社 接口电路
CN104412317A (zh) * 2012-07-06 2015-03-11 硅工厂股份有限公司 时钟恢复电路、数据接收装置以及数据发送与接收系统
CN105306100A (zh) * 2014-07-22 2016-02-03 财团法人成大研究发展基金会 双二元电压模式传送器

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006253945A (ja) * 2005-03-09 2006-09-21 Matsushita Electric Ind Co Ltd 半導体集積回路装置
TWI308731B (en) 2006-06-09 2009-04-11 Htc Corp Light driving device
US7773104B2 (en) * 2006-09-13 2010-08-10 Himax Technologies Limited Apparatus for driving a display and gamma voltage generation circuit thereof
US20080062111A1 (en) * 2006-09-13 2008-03-13 Himax Technologies Limited Apparatus for Driving a Display
DE102007040712B4 (de) * 2007-08-23 2014-09-04 Seereal Technologies S.A. Elektronisches Anzeigegerät und Vorrichtung zur Ansteuerung von Pixeln eines Displays
CN101232361B (zh) * 2008-01-11 2011-03-16 北京邮电大学 一种多路同等级异源数据的复用方法及其装置
JP4577417B2 (ja) * 2008-07-08 2010-11-10 ソニー株式会社 表示装置およびその駆動方法、並びに電子機器
KR100989736B1 (ko) * 2008-11-05 2010-10-26 주식회사 동부하이텍 소스 구동부 및 이를 구비하는 액정 표시 장치
KR101514963B1 (ko) * 2008-12-30 2015-05-11 주식회사 동부하이텍 데이터 수신 장치 및 방법
KR101011380B1 (ko) * 2010-04-12 2011-01-28 서정호 콘크리트 저수조의 내벽 마감구조
JP2012114518A (ja) * 2010-11-19 2012-06-14 Fujitsu Ltd 受信回路、送信回路、通信システム、及び通信システムの送信設定方法
TWI420450B (zh) * 2010-12-23 2013-12-21 Au Optronics Corp 移位暫存器的時脈訊號供應方法與電路
JP7366303B1 (ja) 2023-04-12 2023-10-20 エイブリック株式会社 シリアル通信インターフェース装置

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3792443A (en) * 1972-04-14 1974-02-12 Honeywell Inc Recording and playback system for self-clocking digital signals
US4052558A (en) * 1974-12-09 1977-10-04 Colin Davey Patterson Data transmission system
US4215418A (en) * 1978-06-30 1980-07-29 Trw Inc. Integrated digital multiplier circuit using current mode logic
US4280221A (en) * 1979-05-31 1981-07-21 The Boeing Company Digital data communication system
US4339818A (en) * 1980-04-30 1982-07-13 Broadcom, Incorporated Digital multiplexer with increased channel capacity
JPS59218067A (ja) * 1983-05-25 1984-12-08 Sharp Corp 非同期型デ−タ処理装置
US4584695A (en) * 1983-11-09 1986-04-22 National Semiconductor Corporation Digital PLL decoder
US4606052A (en) * 1984-12-21 1986-08-12 Advanced Micro Devices, Inc. Method for detection of line activity for Manchester-encoded signals
JPS63232578A (ja) * 1987-03-19 1988-09-28 Sony Corp ノイズ低減回路
DE4341408A1 (de) * 1993-12-04 1995-06-08 Sel Alcatel Ag Optisches System zur Übertragung eines Mehrstufensignals
JP3347468B2 (ja) * 1994-04-20 2002-11-20 キヤノン株式会社 情報再生装置
US5801548A (en) * 1996-04-11 1998-09-01 Xilinx Inc Configurable performance-optimized programmable logic device
CN1240550A (zh) * 1996-10-15 2000-01-05 艾利森公司 同时发送语音和数据信息的电路和方法
US5732027A (en) * 1996-12-30 1998-03-24 Cypress Semiconductor Corporation Memory having selectable output strength
GB2333916B (en) * 1998-01-09 2001-08-01 Plessey Semiconductors Ltd A phase detector
US6396877B1 (en) * 1998-01-27 2002-05-28 Agere Systems Guardian Corp. Method and apparatus for combining serial data with a clock signal
DE19815011A1 (de) * 1998-04-03 1999-10-14 Temic Semiconductor Gmbh Verfahren zur Übertragung von digitalen Sendesignalen
US6285726B1 (en) * 1998-05-18 2001-09-04 National Semiconductor Corporation 10/100 mb clock recovery architecture for switches, repeaters and multi-physical layer ports
JP3531477B2 (ja) * 1998-06-05 2004-05-31 株式会社日立製作所 非接触カードの通信方法及び該通信に用いる集積回路
JP2000244586A (ja) * 1998-12-22 2000-09-08 Seiko Epson Corp データ伝送方法、データ伝送システム並びにこれらに用いる送信機および受信機
JP3486145B2 (ja) * 2000-01-17 2004-01-13 松下電器産業株式会社 デジタル記録データ再生装置
US6469649B1 (en) * 2000-03-08 2002-10-22 Massachusetts Institute Of Technology Narrowband analog to digital converter with suppressed second-order distortion
US6580376B2 (en) * 2000-07-10 2003-06-17 Silicon Laboratories, Inc. Apparatus and method for decimating a digital input signal
JP3705098B2 (ja) * 2000-09-01 2005-10-12 日本電気株式会社 マルチビットデルタシグマａｄ変換器
US6456159B1 (en) * 2000-09-08 2002-09-24 Analog Devices, Inc. CMOS operational amplifier
JP2002091389A (ja) * 2000-09-13 2002-03-27 Kyocera Corp 液晶表示装置
US7158593B2 (en) * 2001-03-16 2007-01-02 Silicon Image, Inc. Combining a clock signal and a data signal
EP1384338B1 (en) * 2001-04-04 2010-12-15 Quellan, Inc. Method and system for decoding multilevel signals
US6888765B1 (en) * 2002-02-04 2005-05-03 National Semiconductor Corporation Integrated circuit and method for testing same using single pin to control test mode and normal mode operation
US6798241B1 (en) * 2003-02-27 2004-09-28 Xilinx, Inc. Methods for aligning data and clock signals

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1904997B (zh) * 2005-07-25 2010-06-23 三星电子株式会社 显示装置、驱动装置及其驱动方法
US7821508B2 (en) 2005-07-25 2010-10-26 Samsung Electronic Co., Ltd. Display device and driving device and driving method thereof
CN1945686B (zh) * 2006-11-13 2010-07-28 友达光电股份有限公司 数据传输的集成电路连接结构及方法
CN102171967A (zh) * 2009-03-25 2011-08-31 松下电器产业株式会社 接口电路
CN104412317A (zh) * 2012-07-06 2015-03-11 硅工厂股份有限公司 时钟恢复电路、数据接收装置以及数据发送与接收系统
CN105306100A (zh) * 2014-07-22 2016-02-03 财团法人成大研究发展基金会 双二元电压模式传送器
CN105306100B (zh) * 2014-07-22 2017-10-20 财团法人成大研究发展基金会 双二元电压模式传送器

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