1226030 玖、發明說明： 【發明所屬之技術領域】 本發明係關於兩個邏輯電路間的：信號傳送方法，其係 ^ —万向他方傳送同步於時鐘信號的邏輯資料（數位信號） ’信號傳送系統；邏輯電路；以及採用該邏輯電路的液晶 驅動裝置者。 【先前技術】 在以往的技術範例中，於兩個邏輯電路之間，從一方向 他方傳送同步於時鐘信號的邏輯資料之資料信號的情形， 如圖20所示。 在此圖中，時鐘信號及同步於該時鐘信號的邏輯資料之 會料信號，係透過各自的傳送線路，從傳送側LSI(大型積 體電路，Large Scale Integrated Circuit)100傳送到接收側 LSI101。圖20乃顯示傳送的資料信號及時鐘信號各為一個 的情形，然時鐘信號及資料信號亦有複數的情形，無論為 何種情形，在該構造中，時鐘信號一律使用時鐘信號用的 傳送線路，從傳送側LSI100予以傳送；資料信號一律使用 資料信號用的傳送線路，從傳送側LSI100予以傳送。 接收侧LSI101中，具有同步於時鐘信號而鎖存資料信號 的鎖存電路102，而取得由該鎖存信號1〇2收到的資料信號 。此種技術乃廣泛運用在許多邏輯電路中的習知技術。 此外，圖21中，顯示從一方向他方傳送同步於時鐘信號 的資料訊號之以往技術的其他範例。 在此圖中，從傳送側LSH03傳送到接收側Lsn〇4者，僅 86426 1226030 有資料信號。接收側LSI104係内建於PLL(鎖相迴路， Locked Loop)電路ι〇5，在該PLL電路1〇5中，會根據資料信 號自主產生時鐘信號。 PLL電路1〇5包含邊緣偵測電路1〇6、相位比較電路⑺了， 及電壓控制振盪電路108而成。在電壓控制振盪電路1〇8中 ，自主產生某單-週期的時鐘信號，將該時鐘信號的邊緣 (上升或下降）’及邊緣偵測電路1〇6偵測到的接收資料信號 心邊緣（變化點）輸入相位比較電路1〇7，進行時序檢查，然 後因應其結果，以電壓值控制電壓㈣㈣電路⑽的頻率 ，而產生出同步於收到的資料信號邊緣之時鐘信號。之後 即如同圖20的電路，根據自主產生的時鐘信號，以鎖存電 路102鎖存資料信號。此種技術乃廣泛運用在許多邏輯電路 中的習知技術。 然而’如圖20所*，以個別的傳送線路將時鐘信號及資 料信號從傳送侧LSI100傳送到接收側Lsn〇1的構造之問題 在於，無法對應今後更趨高速化的時鐘信號之高速化，以 及傳送路徑長大化。 生亦即，以個別的傳送線路傳送時鐘信號及資料信號之構 造中’必須在時鐘信號與資料信號纟間具有時序設計，以 確保啟動/保持時間。容許的啟動/保㈣間會因時鐘信號高 速化、頻率越高而越短，連帶造成時序的設計邊限變小， 而難以達成時序設計。 如圖22⑷所示，將時鐘信號及資料信號從傳送侧⑶⑽ 傳到接收側哪01的情形中，資料信號及時鐘信號會因傳 86426 1226030 送線路而發生信號延遲，在此假設例如發生1 ns的延遲。遇 此情形，只要使兩種信號均延遲Ins，即不會發生時序差而 無任何問題，然而，各傳送線路中存在著製造差異，使信 號延遲時間在此製造差異下產生差別，而製造差異在量產 中是無可避免的。 例如，在10%的製造差異之情形下，延遲時間也會相差 lns±〇.lns，此時兩種信號的時序差最大（最差值）為土〇 2ns 。時序邊限即設定為大於此最大差±〇.2ns的值，以便在發 生該最大差的時序差時，仍可在時鐘信號的邊緣確實取得 資料信號。因此，今後時鐘信號若日趨高速化，依舊能夠 維持大於此最大差（在此為±〇.2ns)的時序邊限。 此外’從傳送線路長大化的角度而言亦同。如圖22(b)所 示，傳送側LSI100與接收側LSI101比圖22(a)的情形更為遠 離，而傳送資料信號及時鐘信號的各傳送線路一旦變長， 信號的延遲時間亦隨之增長。在此假設例如發生1〇 ns的延 遲，在此情开> 下亦同，只要使兩種信號均延遲丨〇⑽，即不 會發生時序差異而無任何問題，然而，如上所述，仍會因 為各傳送線路的製造差異而產生信號的延遲時間差。 製造差異無關傳送線路的長短而固定存在，在此如亦以 1 〇 /〇的製k差異之情开）來看，則延遲時間差為1 〇如土 1 ns， 此時兩種信號的時序差最大（最差值）為土2ns。因此，此種 大巾田度的時序差如發生在時鐘信號與資料信號之間，便會 誤於時鐘信號的邊緣取得資料訊號，或者在不同的邊緣取 得資料訊號。 86426 1226030 另一方面，如圖21所示，不從傳送側LSn〇3傳送時鐘信 號，僅向接收側LSI104傳送資料信號，而於接收侧LSn〇4 側的PLL電路1〇5中，產生對應於資料信號的時鐘信號，在 此構造下，不會有時序差的問題。 然而，由於其必須内建PLL電路1〇5，故接收側LSn〇4的 電路規杈必然增大，電力消耗亦增加。此外，為使pLL電路 105正確同步，傳送的資料信號必須在一定的時間間隔以内 具有變化點’因此，在傳送變化較少的資料信號之情形時 ，必須另行新增同步偵測用的變化點而進行收傳送的信號 處理。 【發明内容】 本發明係鑑於上述問題點而成立者，其目的在於提供一 種信號傳送系統等，其係於兩種邏電路間，從—方向他方 傳送同步於時鐘錢的輯資料信號之情形下，接收側的 邏輯％路巾#需設置pLL電路等複雜的同纟電路，而得以免 於接收側的啟動/保持時間之限制。 為達成上述目的，本發明相關的信號傳送方法，其特徵 在於，在兩種邏輯電路間，從—方向他方傳送同步於時鐘 信號的邏輯料信號之情形下，於傳送㈣時鐘信號與邏 :資料信號合成為多值邏輯信號並輸出，而於接收側將該 多值邏輯信號分離成原時鐘信號及原邏輯資料信號。 如此一來，由於時鐘信號與邏輯資料信號一線化，而以 一條傳送線路傳送，故於時鐘信號與邏輯資料信號之間， 不會產生因傳送線路不同而引起的時序差。 86426 1226030 ::，無需在接收侧的邏輯電路設置PLL電路 長大化。η 時叙“叙向速化，以及傳送路徑的 的邏輯電路，其特徵㈣其他的邏輯電路 ^就與同步於㈣鐘信㈣輯資料信號者，旦至= 個《成手段，該合成手段係將一個 該時鐘信號的一個或多個邏輯資料作？门步於 輯信號。 冑貝杆仏唬合成為-個多值邏 由於合成手段會將一個時鐘信號及同步於該 號的—個或多個邏輯資料信號合成-個多值邏輯π 號、’因此藉由此種邏輯電路傳送的時鐘信號與邏輯資料信 號《間’不會產生因傳送線路不同而引起的時序差。 。其結果即如前已說明的信號傳送方法所述，藉由將該遂 輯電路作為時鐘信號及邏輯資料”的傳送侧邏輯電路， 而與後述的本發明之接收側適用的邏輯電路組合，即可對 應今後更趨高速化的時鐘信號之高速化，以及傳送路徑的 長大化。 此外’合成-個時鐘信號與多個邏輯資料信號的情形， 其邏輯資料信號的傳送效率會高於合成一個時鐘信號與〆 個邏輯資料信號的情形。 本發明的邏輯電路，盆转符 W欲在於具有至少一個分離子 段’該分離手段係將其他邏韓雨敗 ❿科私路傳來的一個時鐘信號與 同步於該時鐘信號的一個岑容彻π μ ★ 好 似4夕個邏輯資料信號所合成的多 86426 -10- 1226030 值邏輯信號，分離成原本的一個時鐘信號及原本的一個或 多個邏輯資料信號。 如此一來，由於分離手段會將一個時鐘信號與同步於該 時鐘信號的一個或多個邏輯資料信號所合成的多值邏輯信 號，分離成原本的一個時鐘信號及原本的一個或多個邏輯 資料信號，因此藉由此種邏輯電路而接收的時鐘信號與邏 輯;資料信號之間，不會產生因傳送線路不同而引起的時= 差0 其結果即如前已說明的信號傳送方法所述，藉由將該邏 輯電路作為時鐘信號及邏輯資料信號的接收侧邏輯電路^ 而與前述的本發明之傳送侧適用的邏輯電路組合，即可對 應今後更趨高速化的時鐘信號之高速化，以及傳送路捏的 長大化。 ' 本發明的信號傳以統，其特徵係包含：本發明的邏輯 電路，其係包含上述的傳送側邏輯電路；及本發明的 電路，其係包含上述的接收側邏輯電路。 + 如前說明所述’如此-來，由於時鐘信號與邏輯 =線化，而以:傳料路料，故料鐘信號與邏輯 讀信號之間，不會產生因傳送線路不同而引起的 於是，無需在接收側的邏輯電路設置ριχ電 二 步電路，且能夠免於接收側的啟動/保持時間限制，ΐ = 長大化。 化’以及傳送路徑的 本發明的液晶驅動裝置具有：控制電路，其係輸出包含 86426 -11 - 1226030 時鐘信號的控制信號及數位顯示資料信號；及源極驅動器 電路’其係輸入由該控制電路輸出的控制信號及數位顯示 釦料# 5虎，該液晶驅動裝置的特徵在於，上述控制電路中 採用包含上述傳送側邏輯電路的本發明之邏輯電路，且源 極驅動器電路中，採用包含上述接收側邏輯電路的本發明 之邏輯電路。 液晶驅動裝置隨著液晶面板的大型化等，其驅動頻率有 逐漸升高的趨勢，此外，為因應框架狹窄化等的需求，構 成液晶驅動裝置的源極驅動ϋ電路等之半導體裝置的縱橫 比亦逐漸加大，或者’連繫半導體裝置的傳送線路亦曰趨 長大化。 有鑑於此’藉由將實現如前說明的本發明之信號傳送方 法’適當搭載於上述本發明之邏輯電路，並採用本發明的 信號傳送系統，即可製造出優異的液晶驅動裝置，能夠對 應此種隨著液晶面板大型化等而來的驅動頻率高速化及傳 送線路長大化。 特徵及優點，應可透過以 本發明之效益可從以下參 本發明的其他進一步之目的 下敘述而獲得充分理解。此外 照附件圖式之說明中得知。 【實施方式】 =明_的錢傳送方法，其特徵在於，在兩種邏箱 電路間，從一方向他女福、、，^ μ、 號之M $时於時鐘信號的邏輯資料 唬之軸形下，於傳送側將時 多值邏輯信號並輸出，而L㈣朴資料信號合成為 而於接收側將該多值邏輯信號分離 86426 -12- 1226030 成時鐘信號及邏輯資料信號。 以下即說明實現此信號傳送方法之傳送側邏輯電路、接 收側邏輯電路及包含此等的信號傳送系統，乃至於使用本 發明的信號傳送方法之液晶驅動裝置。 [實施形態一] 以下根據圖1〜圖4，說明本發明相關的實施形態之一： 圖1係顯示本實施形態中的信號傳送系統之概略構成圖 如該圖所，在此舉例顯示構成信號傳送系統的傳送側 邏輯電路與接收侧邏輯電路，分別搭載於各lsi之情形，惟 採用傳送側邏輯電路與接收侧邏輯電路搭載於同一 lsi之 構造亦可。 搭載傳送側邏輯電路的傳送側LSI2，係對搭載接收側邏 輯遠路的接收側LSI3傳送時鐘信號及同步於該時鐘信號的 邏輯資料信號（以下簡稱資料信號）者。此外，接收側LSI3 係接收由傳送側LSI2傳來的時鐘信號及同步於該時鐘信號 的資料信號。 此種信號傳送系統中值得注目之點在於設有合成部（第 一合成手段）4，其係將應傳送到上述傳送側LSI2的資料信 號與時鐘信號合成為一個多值邏輯信號；並設有分離部（第 一分離手段）5,其係將傳送侧LSI2傳到接收侧LSI3的多值邏 輯^號分離成原本的時鐘信號與資料信號。 如此一來，所應傳送的資料信號與時鐘信號會在傳送側 LSI2中合成為一個多值邏輯信號，透過一條合成信號傳送 線路輸出到接收側LSI3，而在接收側LSI3中，恢復成原本 86426 -13- 1226030 的資料信號與時鐘信號。 又在此係設疋以一個資料信號與時鐘信號合成，然而亦 可設定為多個，此部分將於實施形態三後述之。此外，資 料信號亦可以是三值以上的多值邏輯資料。再者，傳送側 LSI2及接收側LSI3中，乃舉例顯示包含一個合成部4及分離 部5的構造，然而當資料信號為複數的情形時，亦可設置多 · 個合成部4及分離部5，此部分將於實施形態四後述之。 圖2(a)〜圖2(c)顯示上述信號傳送系統處理的各信號波形 圖。圖2(a)〜圖2(c)係例舉二值的數位信號作為與時鐘信號籲 (ck)合成的資料信號（DATA)，而顯示以電壓信號（電壓波 形）傳送的情形。電壓信號可輕易藉由CM〇s的邏輯電路實 現具有屯路设计簡易的優點。又信號亦可以是電流信號 ，有關此點將於實施形態二後述之。此外，在以下的說明中 ’將資料信號的邏輯位準“H”設作“丨，，、位準“L，，設作“〇，，。 圖2(a)係顯示所要傳送的二值資料信號及時鐘信號，要將 ，種二值的資料信號與同樣是二值的時鐘信號合成為 ^值邏輯信號時，信號強度（在此指電壓）必須為三值。 _ 因此，合成部4具有三段的信號強度。合成部4在相當於 時叙传號週期的基本週期之後半波形（“h”）中，係設定作 - 必然輪出信號強度i。此外，合成部4係設定在基本_ ， 前半（“T，，、^ ^ 、L )中，因應合成的二值資料信號所含之“丨”广‘0 則出L號強度2或信號強度3。在此係設定當資料 為“ 1”的卜主 ’、诒就 ’ 、仏形時，輸出信號強度2 ;當資料信號為‘‘〇，，的悴 時，輪Φ v、 ^ ^ 碼出信號強度3。 86426 -14- 1226030 合成部4以此方式設定之下，合成後的信號波形即如圖 2(b)所示，在將一時鐘信號週期均分為前半和後半的情形時 ，前半會因應二值資料信號的“丨”/%，，而取信號強度2或信號 強度3中任一值，後半則必定是取信號強度丨的三值之多值 邏輯信號（以下亦或稱作三值信號）。 圖3顯示輸出此種三值的多值邏輯信號之合成部4之一構 成例。#號強度1(VDD，信號強度源）係介以開關SW1而連 接輸出^子Tl(輸出邵），該開關swi僅在時鐘信號（ck)為 “Η”時開啟。如此一來，輸出端子71的輸出信號在時鐘信號 為“Η”之後半一週期中，係為信號強度1。 仏號強度2(1/2VDD，信號強度源）係介以開關SW3及開關 SW2而連接輸出端子丁丨。開關SW3在資料信號（DATA)為“i” 時開啟，開關SW2在時鐘信號的反轉信號（ck/)為“η”時，亦 即當時鐘#號為“L”時開啟。如此一來，輸出端子丁丨的輸出 k號在時鐘#號為“L”的前半週期、且資料信號為‘‘ 1，，時， 係為信號強度2。 信號強度3(GND)係介以開關SW4及上述開關SW2而連接 輸出端子T1。開關SW4在資料信號的反轉信號（DATA/)為 “1”時，亦即當資料信號為“〇，，時開啟。如此一來，輸出端 子T1的輸出信號在時鐘信號為“L”的前半週期、且資料信號 為“〇”時，必定為信號強度3。 另一方面，接收側LSI3側的分離部5，如圖1所示，其包 含1時鐘偵測電路7及資料偵測電路6，其係各自接收三值 的合成信號；延遲電路8，其係輸入從資料偵測電路6傳來 86426 -15- 1226030 的輸出信號（資料偵測電路輸出、邏輯值復原資料信號）B，· 以及鎖存電路9，其係分別輸入該延遲電路8傳來的輪出作 號（延遲電路輸出）C及上述時鐘偵測電路7傳來的輸出信號 (時鐘偵測電路輸出）A。 ) 時叙偵測電路7係設定為僅在信號強度為1時其輪出為 “H” ’其餘情形則一律輸出“L”。因此，此時鐘偵測電路7 的輸出信號A，如圖2(c)所示，其於傳送侧LSI2中，係與人 成為二值信號的前一時鐘信號（參照圖2(〇成等價。 另一方面，資料偵測電路6係設定為僅在信號強度為3 其輸出為“0”，其餘則一律輸出“Γ’。因此，此資料偵測兩 路6的輸出信號Β，如圖2⑷所*，僅於時鐘偵測電路: 為“L”期間，於傳送側⑽中，包含合成為三值信 資料信號（參照圖办))之對應值，而#特偵測電路 為Ή”期間，則始終維持在“丨，，。 ， 延遲電路8係用以適當調節資料彳貞測電路輸出B 測電路輸出A的時序之雷踗。雜六# μ 里1 路輸出Α來鎖存延遲電路輸出=以9係藉由時鐘價測1 .在此，雖可將資料偵測電路6的輸出信號b直接輸 =9’但資㈣測電路6的輸出信號B與時鐘偵測電路^ ^信號A之邊緣會重叠，邊緣—旦重疊，則容路7 p引起錯誤邏輯動作，為此故設置延遲電⑽，如= 所^使資料偵測電路6的輸出信號B延遲— ° (( 遲電路輸出C，以避免其邊緣盥 、巧而為5 A之邊緣重疊。 測電路7的輸出& 86426 -16 - 1226030 精由鎖存電路9，使延遲電路輸將時鐘偵測電路輸出 A鎖存為時鐘信號，藉此鎖存電路9的輸出信號⑴打輸出） =如圖2(c)所示，於傳送侧乙812中，係包含合成三值信號的 月'J 一資料信號（參照圖2(a))及波形而為邏輯等價，而與復原 後的時鐘信號（時鐘偵測電路輸出A)—併從分離部5輸出<。'' 圖4顯示上述資料偵測電路6及時鐘偵測電路7之— 例。 k 資料偵測電路6及時鐘偵測電路7皆包含電壓比較器（運 算放大器）10而構成。電壓比較器1〇係比較輸入電壓及臨限 值電壓者，當輸入電壓較高時輸出“^，(〜，，广輸入電壓較小 時輸出“G”(“L”）。在時鐘偵測電路7中，係設定以信號強度^ 與信號強度2之間的電壓作為臨限值電壓（參照圖2⑽。再 者’在資料偵測電路6中，係設定以信號強度2與信號強度3 之間的電壓作為臨限值電壓（參照圖2(b))。 又 此外，由於延遲電路8及鎖存電路9均為習知的電路技術 ’在此省略描述具體的電路範例。 如上所述，本實施形態的信號傳送系統之構造，係於傳 送側LSI2藉由合成部4將所應傳送的資料信號及時鐘信號 合成為-個多值邏輯信號，透過一條合成信號傳送線路輸 出到接收側LSI3 ’而在接收側Lsin，藉由分離部5將傳來 的多值邏輯信號分離成原本的時鐘信號及資料信號。 如此來，時紹5號與資料信號之間即不會因透過個別 的傳送線路進行傳送時所存在的製造差異而發纟時序差， 故接收側纟需設置如PLL電路之複雜的同步電路，使接收侧 86426 -17- 1226030 LSI3免於啟動/保持時間限制，且時鐘信號即使日趨高速化 ’亦能夠確保時序的設計邊限。 此外，如此處所述，傳送側邏輯電路與接收侧邏輯電路 各自搭載於LSI2、3的構造下，傳送線路必然增長，而透過 個別的傳送線路傳送時鐘信號與資料信號之情形，容易造 成兩信號間的時序差變大。 然而’若採用本實施形態的信號傳送系統，即使傳送線 路長大化、因製造差異所造成的時序差之影響有增大的趨 勢’在接收側L S13中，仍可在時鐘信號的特定邊緣取得資 料信號，而無需極度確保時序邊限。 又在此說明的合成部4及分離部5之各電路構造，僅為其 中一種範例，而非限定於此。 此外’尤其是此處的分離部5中，係於資料偵測電路6的 輸出側設有延遲電路8，然而如上所述，設置延遲電路8的 目的在於，使資料偵測電路6的輸出信號B與時鐘偵測電路7 的輸出信號A之間產生時序差，以避免邊緣彼此重疊，因此 ，例如將延遲電路8設在時鐘偵測電路7的輸出側亦可，此 外，亦可設在資料偵測電路6或時鐘偵測電路7的輸入侧而 構成。進言之，延遲電路8亦可以是多數，惟將延遲電路8 設置在輸入侧的情形下，會使三值信號延遲，則延遲電路8 將成為類比電路，而難以進行延遲時間設計。 [實施形態二] 以下根據圖5〜圖7，說明本發明相關的其他實施形態之一 。又為便㈣明起見’ Λ功能與實施形態—中使用的構件 86426 -18- !226〇3〇 相同之構件，均附註相同符號而賓略其說明。 在實施形態-中，料傳送侧咖將所應傳送的資料信 琥及時鐘信號合成為一個多 ^ 似夕值邏輯信號，然後透過一條合 成k號傳送線路輸出到接收 . 、 』祛收側LSI3，而於接收側LSI3分離 成原本的時鐘信號及資料传 ^ 才十L唬時，以多值邏輯信號為電壓 信號（電壓波形）、信號強度作為電壓值。 電壓信號可輕易藉由Μ、游M + A 二# 稽田CM0SW邏輯電路實現，具有電路設 相易的優點。另—方面’電流信號可採用CMOS元件的定 電流動作而輕易構成’且能夠實現幾乎不具有電壓振幅的 信號傳送，故具有降低多餘輻射的優點。 因此’本實施形態的信號傳送系統之構造，相較於實施 形態-’係將多值邏輯信號從電壓信號變更為電流信號， 且將信號強度從電壓值變更為電流值。 在此情形下’如仿照實施形態—來設定三值信號中的三 個信號強度，以及時鐘信號和資料信號中之“丨，，/%，，的定義 ，則本實施行態的信號傳送系統所處理之信號，相較於^ 施形態-，僅有信號強度從電壓值變更為電流值，信號波 形本身則與圖2(a)〜圖2(c)所示的信號波形相同。 為此’以下為簡化說明’僅針對多值邏辑信號從電壓信 號變更為電流信號而相對於實施形態一予以變更之電路構 造，進行說明。 圖5係顯示本實施形態中的信號傳送系統之概略構成圖 。由此圖可知，以多值邏輯信號作為電流信號的情形中， 接收側LSI 13的分離電路15中新增了電流鏡電路，其係產 86426 -19- 1226030 生與輸入電流相等的輸出電流。此外，接收側乙“以的合成 部（第一合成手段）14與接收侧LSI13的分離部（第一分離手 段）15中之資料偵測電路丨6及時鐘偵測電路17，係設計成俨 號強度從電壓值變更為電流值的電路構造。 圖6顯示输出電流信號即三值的多值邏輯信號之合成部 14之一構成例。信號強度丨（電流值51，信號強度源）介以開 關SW5而連接輸出端子丁丨。同樣的，信號強度2(電流值耵 ’信號強度源）係介以開關SW6、信號強度3(電流值π，信 號強度源）係介以開關SW7，而同樣連接輸出端子Τ1。 這三個開關S W5〜S W7是藉由組合邏輯電路2丨予以控制其 開關動作，組合邏輯電路21係輸入資料信號（DATA)及時鐘 信號（CK)。 當時鐘信號為“H”時，組合邏輯電路21僅使開關SW5開啟 ，如此一來，輸出端子T1的輸出信號在時鐘信號為“H”的後 半週期中，必定為信號強度1。 而當時鐘信號為“L”時，組合邏輯電路21會因應資料信號 的而進行開啟開關SW6或者開關SW7中任一者之動 作。詳細而言，即當資料信號為“1”時開啟開關SW6 ;資料 仏5虎為0時開啟開關S W7 ’如此一來，輸出端子τΐ的輸出 信號在時鐘信號為“L”的前半週期、且資料信號為“丨”時， 即為信號強度2，而於。資料信號為“〇，，時即為信號強度3。 又圖6乃顯示開關SW6開啟、31的電流流入輸出端子T1之情 形。 圖7顯示接收側LSI3側的分離部15中，介以電流鏡電路2〇 86426 -20- 1226030 而分別接收電流信號即三值的多值邏輯信號之時鐘偵測電 路17及資料偵測電路16之一構成例。圖7乃顯示信號強度^ 的電流31流入輸入端子τ 2之情形。 在圖7中，顯示資料偵測電路16及時鐘偵測電路17兩者皆 包含I-V轉換電路18之構造。；[_v轉換電路18係因應輸入電流 的方向，當電流流入時輸出邏輯位準、，，(‘汜”的電壓信號， 而當電流流出時輸出邏輯位準“〇，，(“L”）的電壓信號者。 時鐘偵測電路17係設定為僅在輸入的電流值之信號強度 為1時輸出“H”，其餘情形則一律輸出“L”。於是，構成時鐘 偵測電路17的I-V轉換電路18之輸入側，會施加以信號強度 1與信號強度2之間的電流值41作為基準電流（參照圖2(b))。 如此一來，唯有當電流鏡電路2〇至時鐘偵測電路17的輸 出電流為信號強度1的電流51之情況下，輸出電流51相對於 與基準電流41之差的電流會流入時鐘偵測電路17的轉 換電路18，因此時鐘偵測電路17的1_¥轉換電路18會輸出邏 輯位準“H”。 此外，當電流鏡電路20至時鐘偵測電路17的輸出電流為 仏號強度2、3的電流31、π之情形時，輸出電流31、Η相對 於基準電流41之差的電流-II、-31即流入時鐘偵測電路17的 Ι-V轉換電路is，亦即電流丨〗、31會從時鐘偵測電路丨了的 轉換電路18流出，故時鐘偵測電路π的I-V轉換電路18會輪 出邏輯位準“L”。 另一方面，資料偵測電路16係設定為僅在輸入的電流值 之^號強度為3時輸出“〇，，，其餘情形則一律輸出“丨，，。於是 86426 21 1226030 ，構成資料偵測電路16的Ι-V轉換電路18之輸入側，會施加 以信號強度2與信號強度3之間的電流值21作為基準電流（參 照圖2(b))。 如此一來，唯有當電流鏡電路20至資料偵測電路16的輸 出電流為信號強度3的電流II之情形時，輸出電流η相對於 基準電流21之差的電流-II即流入資料偵測電路μ的i-v轉 換電路18，亦即電流Π會從資料偵測電路16的1-¥轉換電路 18流出，故資料偵測電路16的1-¥轉換電路18會輸出邏輯位 準 “〇，，〇 此外，當電流鏡電路20至資料偵測電路16的輸出電流為 仏號強度1、2的電流51、31之情況下，輸出電流5I、3 j相對 於與基準電流21之差的電流3I、u會流入資料偵測電路“的 Ι-V轉換電路18,因此資料偵測電路16的〗_¥轉換電路“會輸 出邏輯位準“ 1，，。 資料偵測電路16及時鐘偵測電路17的輸出側之動作，相 同於參照圖1說明的實施形態一之分離電路5。 此外，在此雖未做更詳細的說明，然多值邏輯信號即電 流信號’除此不同點以外，其餘基本上皆與實施形態一的 信號傳送系統相『與時鐘”合成的資料信號可採用三 值以上’此外，設置延遲電路8的位置及數量，均可適當變 更。 [實施形態三] 以下根據圖8〜圖H)，說明本發明相關的其他實施形態之 一。又為便於說明起見’凡功能與實施形態_、二中使用 86426 -22- 1226030 的構件相同之構件，均附註相同符號而省略其說明。 在實施形態一、二的構造中，係於傳送側LSI2、12將所 應傳送的-個資料信號及一時鐘信號合成為一個多值邏輯 信號，然後透過一條合成信號傳送線路輸出到接收側Lsi3 、13,而於接收側LSI3、13分離成原本的時鐘信號及資料 信號。 相對於此，本實施形態的構造則是將多個資料信號與一 個時鐘信號合成為多值邏輯信號。另夕卜，在此乃以例圖顯 示合成各為二值的邏輯位準之兩個資料信號丨、2與一個時 鐘信號之情形，然如上所述，資料信號亦可以是三值以上 ’而合成的資料信號亦可以有三個以上。 搭載傳送側邏輯電路的傳送侧LSI32，係將時鐘信號（ck) 及同步於該時鐘信號的資料信號1(DATA1)和資料信號 2(DATA2)傳送到搭載接收側邏輯電路的接收侧Lsi33者，其 值得注意的構造中，具有合成部（第二合成手段）34，而將所 應傳送的資料信號i、2及時鐘信號合成一個多值邏輯信號 後輸出。 另方面，接收侧LSI33係接收時鐘信號及同步於該時鐘 信號的資料信號丨和資料信號2者，其值得注意的構造中里 具有分離邵（第二分離手段）35,而接收所應傳送的資料信號 1、2及時鐘信號所合成的多值邏輯信號後，再分離成原本 的資料信號1、2及時鐘信號。 圖9(a)〜圖9(c)顯示本信號傳送系統處理的各信號波形圖 。圖9(a)〜圖9(c)係例舉二值的數位信號作為與時鐘信號 86426 •23- 1226030 (ck)合成的資料信號卜2，顯示以電壓信號（ ㈣形。另外，在此如同實施形態一，乃針對以多值 仏唬作為電壓信號的情形做說明，然而亦可如實施形能一 的說明，其信號改為電流信號。 要將兩個二值的資料信號與一個二值的時鐘信號合成為 一個多值邏輯信號時，信號強度（在此指電壓）必須為四值。 因此，合成部34具有四段的信號強度。合成部“在相當 於一時鐘信號週期的基本期間之前半波形（“L”）中，係設定 作：因應合成的二值資料信號丨所具有之“，，邏輯值，而 輸出信號強度3或信號強度4。在此係設定當資料信號工為 “1”的情形時，輸出信號強度3 ;當資料信號1為“〇，,的情形 時，輸出信號強度4。 此外，合成部34在基本期間的後半波形（“η”）中，係設定 作：因應合成的二值資料信號2所具有之“：[，，/“〇，，邏輯值，而 輸出信號強度1或信號強度2。在此係設定當資料信號2為 “1”的情形時，輸出信號強度丨；當資料信號2為“ 〇，，的情形 時，輸出信號強度2。 合成邵34以此方式設定之下，合成後的信號波形即如圖 9(a)所示’在將一時鐘信號週期均分為前半和後半的情形時 ’前半會因應二值資料信號i的“”，/“〇，，而取信號強度3或信 號強度4中任一值；後半因應二值資料信號2的“丨”/%，，，而 取信號強度1或信號強度2中任一值。 圖10顯示輸出此種四值的多值邏輯信號之合成部34之一 構成例。信號強度1係介以開關SW13及開關SW11而連接輸 86426 -24- 1226030 出端子T1。開關SW13在資料信號2為“1”時開啟；開關SW11 則是在時鐘信號為“Η”時開啟，如此一來，輸出端子T1的輸 出信號會在時鐘信號為“Η”的後半週期、且資料信號2為“ 1，， 時，成為信號強度1。 另一方面，信號強度2係介以開關SW14及開關SW11而連 接輸出端子Τ1。開關S W14在資料信號2的反轉信號 (DATA2/)為“1”時，亦即當資料信號2為“〇”時開啟；開關 SW11則是在時鐘信號為“Η”時開啟，如此一來，輸出端子 Τ1的輸出信號會在時鐘信號為“Η”的後半週期、且資料信號 2為“0”時，成為信號強度2。 信號強度3係介以開關SW15及開關SW12而連接輸出端子 Τ1。開關S W15在資料信號1為“ 1 ”時開啟；開關s W12在時鐘 信號的反轉信號（CK/)為“Η”時，亦即當時鐘信號為“l”時開 啟。如此一來，輸出端子Τ1的輸出信號在時鐘信號為“L，， 的前半週期、且資料信號1為“1”時，成為信號強度3。 信號強度4係介以開關SW16及開關SW12而連接輸出端子 τι。開關swi6在資料信號1的反轉信號（DATA1/)為“丨，，時， 亦即當資料信號1為“〇，，時開啟；開關SW12則是在時鐘信號 的反轉信號（CK/)為“H”時，亦即當時鐘信號為“L，，時開啟。 如此一來，輸出端子T1的輸出信號，在時鐘信號為“ L，，的前 半週期、且資料信號丨為“❽”時，成為信號強度4。 另一方面，接收側LSI33側的分離部35，如圖8所示，為 了將四值的多值邏輯信號個別分離成兩個資料信號丨、2， 故具有第一及第二資料偵測電路36a、36b，而四值的多值 86426 -25- 1226030 邏輯^號’係輪入到這兩個資料偵測電路36a、36b及時鐘 偵測電路3 7。 一在第貝料债測電路36a的後段，設有延遲電路38a及 鎖存電路39a ;同樣的，在第二資料偵測電路36b的後段， 口又有延遲電路38b及鎖存電路39b。 ，争4里偵私路3 7係設定當信號強度為1、2時輸出“η，，，而 田仏號強度為3、4時輸出“L”。㈣，以實施形態一中如圖 4所不的私壓比較器1〇構成的情形下，臨限值電壓只要設定 在L虓強度2與信號強度3之間的電壓值即可，如此一來， 此:鐘偵測電路37的輸出信號A即如圖9(b)所示，等價於合 成别的時鐘信號。 另一万面，第一資料偵測電路36a係設定作：唯有當信號 強度為辦其輸出為“G，，，其餘㈣則—律輸出“丨”。X， 此資料偵測電路36a的輸出信號Ba，如圖9(b)所示，僅於時 鐘偵測電路輸出A為“L”期間，會於傳送側Lsm中，包含合 成為四值信號的前一資料俨號 β唬對應值，而當時鐘偵測電 路輻出Α為“Η”期間，則始終維持在“丨，，。 強二資料_電路3崎設定作：唯有當信號 产:：1時其輸出為“1，，，其餘情形則-律輸出“〇，，，因此， 此資料偵測電路36b的輸出俨號 n 就813，如圖9(b)所示，僅於時 益里偵測電路輸出A為“H，，期卩$ 、 二、 』間會於傳送側LSI32中，包各合 成為四值信號的前一資料作骑 口 , 彳。唬2(對應值，而當時鐘偵測電 路輛出A為“L，，期間，則始終維持在“〇”。 八 這兩個資料偵測電路36 36b的各輸出信號Ba、扯，會 86426 -26 - 1226030 受到各延遲電路38a、38b予以延遲，並在各鎖存電路39a、 39b中，以時鐘偵測電路3?的輸出信號A予以鎖存。 各鎖存電路39a、39b的輸出信號，如圖9(c)所示於傳送 側則2中’係包含合成四值信號前的兩個資料信號及波形 而為邏輯等價，與復原後的時鐘信號(時鐘偵測電路輸出A) 一併由分離部35輸出。 另外，在圖8的構造中，鎖存電路现的時鐘信號輸入段 中设有反相器，而將兩個資料偵測電路輸出Ba、扯以相互 逆相的時鐘信號鎖存，但若於其後進一步追加鎖存電路（未 予圖示）’而使資料信號i、2同步化為同相的時鐘信號之作 法較容易。 此外，要進一步追加所應合成的資料信號，可藉由增加 多值邏輯信號應取得的信號強度來實現。 例如，所應合成的資料信號為三個的情形時，信號強度 要設成六值，使信號強度1、2對應資料信號i的“ Γν“〇,，、使 仏號強度3、4對應資料信號2的“1，，/“〇”，並使信號強度5、6 對應貝料信號3的“Γ7“〇”。而在基本期間前半（“L”）之中， 設定輸出信號強度3〜6中任一者；在基本期間後半（“H，，）中 ’設定輸出信號強度1或2。 如此一來，即可將一個時鐘信號及三個資料信號合成為 六值的多值邏輯信號，且根據信號強度，將六值的多值邏 輯#號分離成一個時鐘信號及三個資料信號。 又如上述，當資料信號數為奇數時，基本期間的前半及 後半輸出的信號強度，會產生不同的個數；另一方面，當 86426 -27- Ϊ226030 資料信號數為偶數時，基本期間的前半及後半輸出的传號 強度個數則相同，因此，在考量電路製作的容易度時所 要合成的資料信號數宜以偶數個為佳。 [實施形態四] 以下根據圖11〜圖13,說明本發明相關的其他實施形態之 一。又為便於說明起見，凡功能與實施形態一〜三中使用的 構件相同之構件，均附註相同符號而省略其說明。 在實施形態1〜3係顯示以下構造例：於傳送侧Lsi2、12、 32中，將-個或乡㈣應料的資料信號與時鐘信號合成 而產生-個多值邏輯信號’經由—條合成信號傳輸線料 此多值邏輯信號輸出至接收側LSI3、13、33,再於接收侧 LSI3、13、33分離為原本的時鐘信號與原本的—個或多個 資料信號。 在此進一步具體顯示當更多的資料信號應從接收側L §工 傳送到接收側LSI之情形下，信號傳送系統的理想構造。 圖η的信號傳送系統構造，係當應從傳送側LSI42傳送到 受信側LSI43的資料信號有資料信號1〜11共11個之情形下，各 搭載有η個合成電路4與分離電路5，而將11個資料信號全數 與各個同步的時鐘信號（共通）合成為多值邏輯信號進行傳 送° 此種構造適合以下情形：應傳送的多個資料信號i〜n均為 同種類（同性質）的資料信號，例如將位元數別的顯示資料從 傳送側LSI42並列傳送到接收側^⑷之情形。 亦即，經由多條傳輸線路傳送如顯示資料等同類信號的 86426 -28- 1226030 十月元下，在所有的傳輸線路设置相同的電路構造，萨此即 可避免因電路構造不同而造成傳輸線路之間的差豈。 要排除傳輸線路的製造差異實為困難，此點已於前說 明，而即使電路構造相同且經過精密的設計，依然會出現 製造上的差異。因此，經由多條傳輸線路並列傳送:顧示 資料等的同類信號之情形時，若將僅其中的某些資料信號 2時鐘信號合成多值邏輯信號進行傳送，而直接傳送聽 資料信號的話，其影響將更為嚴重。 /…、 相對於此，圖u的構造㈣使所有的傳輸路徑產生相同 的製造差異而共有製造差異的影響，因此能_制其影響。 另一万面，圖12的信號傳送系統之構造，係當應從傳送 侧LSI52傳送到接收侧j^SI53的 個暗…“ 。貝科㈣有資料信號1〜nh • ^ H邵份的資料信號傳 路4與分離電路5,而將該部 又置口成- ^ 切旳貝科k號合成為多值邏輯 k唬，其他的資料信號2〜n則 ㈣ 播顧-、欠土L ^ 且接傳迗。在圖示的場合中， 僅，4不/貝科信號1與時鐘信 此種構造適合於例如應傳送;值邏輯㈣的情形。 a ,,, 、、、夕個身料信號1〜η中，有速 度快的信號與速度慢的信號之情形。 有l 亦即，速度快的資料信號备 而有前述啟動/保持時間的確步的時鐘信號頻率高， 則由於同步的時鐘信_ ^ ’而速度慢的資料信號 題較輕。 故前述啟動/保持時間的問 因此，當有多個應傳送的^ 同的情形時，僅針對具有、/ ’且資料信號速度不 86426 保持時間確保問題嚴重的速 •29- 1226030 於其他速度慢的資 離的時鐘信號分頻 度快之資料訊號採用本發明的構造，至 料訊號只要直接傳送，而將分離部5所分 使用即可。 如此-來，即使是將所有的資料信號和與其同步化的時 鐘信號合成傳送的情形下，亦能夠控制電路規模。 ，此外，此種圖12的構造，適合於例如應傳送的多個資料 k號1〜η中，傳輸線路長短不同之情形。 、傳輸線路長的資料訊號即使在同步的時鐘信號頻率相同 之下，也會因前述原因而產生較大的時序差，造成啟動/保 持時間的確保問題比傳輸線路短的資料信號嚴重。 因此，應傳送的資料信號有多個，且資料信號的傳輸路 徑不同之㈣時’僅針對具有啟動/保持時間確保問題的傳 輸路徑長工資料信號採用本發明的構造，至於其他傳輸路 徑短的資料訊號則直接傳送。 如此一來，即使是將所有的資料信號和與其同步化的時 鐘#唬合成傳送的情形下，同樣亦能夠控制電路規模。 此外，圖12的信號傳送系統，係顯示分別於各個lsi52、 53搭載傳送側邏輯電路與接收側邏輯電路之構造例，然而 如圖13所示，此化號傳送系統亦適用於同一 [§16〇上搭载傳 送侧邏輯電路62及接收側邏輯電路63、且傳輸線路長度差 異大的情形。 近年來，構成使用於例如液晶顯示裝置等的液晶驅動器 之LSI等，其LSI的縱橫比為因應框架狹窄化而相對加大， 而如圖13所示呈細長形。此種形狀的LSI6〇*，從配置於長 86426 -30- l226〇3〇 度方向之一端部側的傳送側邏輯電路62向配置於他端部侧 的接收侧邏輯電路63延伸之傳輸路徑，比設在傳送側邏輯 電路62的近邊之接收側傳送側61與傳送側邏輯電路62之間 开^成的傳輸線路，長數倍〜數十倍。結果，即使這些傳輸路 從的製造差異相等，時鐘信號與資料信號之間的時序差依 然長達數倍〜數十倍。 方；此’在搭載於此種縱橫比大的Lsi之邏輯電路間傳送時 鐘信號和與此時鐘信號同步的資料信號之情形時，亦會因 傳輸線路長度的關係而引發時鐘信號與資料信號之時序差 的問題，針對此種案例，宜採用圖12所示的信號傳送系統 的構造。 附帶一提，圖13的LSI60中之具體構造，例如，傳送側邏 :電路62即控制部；配置於其附近、不會產生時鐘信號與 資料信號之間的時序差問題之接收側邏輯電路61即快閃記 憶體；會產生該時序差問題的接收側邏輯電路63即介面用 的移位暫存器。 又於上述圖11及圖丨2中，係顯示實施型態一的信號傳送 系統中使用的合成部4及分離部5之例，然而在實施型態二 所使用的電流信號規格之合成部14、分離部。方面，亦可 改為在接收側LSI43、53il加電流鏡電路2()而構成。同樣的 ，亦可將實施型態三中說明的信號傳送系統中使用之合成 邵34及分離部35予以組合。 [實施形態五] 以下根據圖14〜圖19,說明本發明相關的其他實施形態之 86426 -31 - 1226030 一。又為便於說明起見，凡功能與實施形態—四中使用的 構件相同之構件，均附註相同符號而省略其說明。 本實施形態係顯示液晶顯示裝置的液晶驅動裝置中使用 本發明的仏號傳送系統之構造。詳細而言，其係使用電壓 信號作為多值邏輯信號，並採用實施形態一中說明的信號 傳运系統之構造，即合成一個二值資料信號與一個時鐘信 號而產生三值的多值邏輯信號者；而在液晶驅動裝置的控 制電路與源極驅動器電路之間，使顯示資料的資料信號與 時鐘信號同步傳送而成。 在此首先以圖14〜圖16，說明採用本發明的信號傳送系統 之液晶顯示裝置。圖14顯示液晶顯示裝置之一主動矩陣方 式TFT液晶顯示裝置的一般構造圖。 液晶顯示裝置具有TFT方式的液晶面板71，以及驅動此液 晶面板71的液晶驅動裝置70。液晶驅動裝置包含··多數源 極驅動為電路73…及多數閘極驅動器電路74…丨控制電路 72，及液晶驅動電源75而構成。 控制電路72係將數位化的顯示資料（例如對應於紅、綠、 藍的RGB各信號）以及各種控制信號輸出到源極驅動器電 路73…，並將各種控制信號輸出到閘極驅動器電路μ…者 。輸出到源極驅動器電路73的主要控制信號，有水平同步 信號即後述的鎖存閃控（Strobe)信號、啟動脈衝信號，以及 源極驅動器用的時鐘信號等。另一方面，輸出到閑極驅動 器電路74的主要控制信號’有垂直同步信號及閑極驅動器 用的時鐘信號等。此外，用以驅動各源極驅動器電路乃及 86426 -32- 1226030 各閘極驅動器電路74的電源線，於圖中省略記載。 液晶驅動電源75係供應輸出到各源極驅動器電路乃及各 閘極驅動器電路74用以顯示的基準電壓，並且對液晶面板 71的對向電極，供應用以顯示的共通電壓。 在此種液晶顯示裝置中，由外部輸入的數位顯示資料， 在透過控制電路72而使時序等予以控制下，係作為顯示資 料而傳送到各源極驅動器電路73…。 各源極驅動器電路73會根據源極驅動器用的時鐘信號， 將輸入的顯示資料進行時間分割而鎖存於内部，其後再以 由控制電路72輸入的鎖存閃控信號加以鎖存，並與此信號 同步進行DA(數位一類比）轉換。然後，源極驅動器電路73 會將DA轉換而得的階調顯示用類比電壓（階調顯示用電壓） ，從液晶驅動電壓輸出端子輸出到後述的各源極信號線 80 〇 圖15顯示液晶面板71的要部構造圖。液晶面板71上以相 互叉又的方式設有：由上述源極驅動器電路73…驅動的多 k源極L號線8〇…，以及由上述多條閘極驅動器電路… 驅動的多條閘極信號線81。這些源極信號線8〇與閘極信號 、，泉81的各文又點上’设有像素電極8 3，以及控制對該像素 電極83之顯示電壓寫入動作的TFT82。而在像素電極83與對 向％極77之間夾持著液晶層84，而形成像素電容。圖中以a 所示的區域相當於一像素。 源極信號線80…係接收源極驅動器電路…73因應顯示對 象的像素亮度而施加的階調顯示電壓；閘極信號線81·••係 86426 -33- 1226030 接收閘極驅動器電路74以縱向排列的TFT82順序導電（〇N) 之方式而施加的掃描信號。透過導電狀態的TFT82，而對連 接孩TFT82的汲極之像素電極83施加源極信號線8〇的電壓 時，會使像素電極83與對向電極77之間的液晶層84中之光 透過率產生變化而進行顯示。 圖16顯π源極驅動器電路73的區塊圖。源極驅動器電路 73如上所述，係輸入啟動脈衝信號（sp)、時鐘信號（ck)、鎖 存閃控信號（LS)、紅•、綠•藍三色數位顯示信號（dr、如 、DB)，以及基準電壓（VR)。 從控制電路72傳來的紅、，綠、藍三色數位顯示資料（例如 各8位兀）會被暫時鎖存於鎖存電路μ。另一方面，用以控 制紅、綠、藍三色數位顯示資料的傳送之閃控脈衝信號合 與^鐘信號同步化，傳送於移位暫存器電路90内部，而^ 土移位暫存器電路9G的最終段之源極驅動器電路73作為 啟動脈衝信號州串聯輸出信號s)。 、、’ 與此移位暫存器電物各段的輸出信號同 的輸入鎖存電路91予以鎖存之紅、綠、藍三 ^係以時間分割而暫時記憶於取樣記憶體 輸=到下-個保持記憶體電路93。 當對應畫面水平線的像素之紅、綠、藍三 憶在取樣記憶體電路92時，保持記憶 :Μ Μ心水平同步信號）取得取樣記 # % _ …、輻出到下一個位準移位器電 咖資料，直到下1鎖存閃控信號輸入 步、而由先前 色數位顯示資 電路92内，並 色數位顯示資 體電路93會根 憶體電路92的 路94，並維持 為止。 86426 -34- 1226030 位準移位器電路94係藉由升壓等來轉換信號位準的電路 ，以便使施加於液晶面板71的電壓位準適合於所要處理的 次段DA轉換電路95。基準電壓產生電路97根據上述液晶驅 動電源75輸入的基準電壓VR，產生階調顯示用的各種類比 電壓，然後輸出至DA轉換電路95。 DA轉換電路95因應以位準移位器電路94予以轉換的紅 、綠、藍三色數位顯示資料，從基準電壓產生電路97供應 的各種類比電壓中選擇一個類比電壓。表示此階調顯示的 類比電壓經由輸出電路96，從各液晶驅動電壓輸出端子98 輸出至液晶面板71的各源極信號線80。 輸出電路96基本上即為用以進行低阻抗轉換的緩衝電路 ，例如是以使用差分放大電路的電壓隨耦器電路而構成。 圖17的區塊圖顯示源極驅動器電路的構造，其係於圖14 所示的液晶驅動裝置70中之控制電路72與源極驅動器電路 73之間，合成紅、綠、藍三色數位顯示資料（DR、DG、DB) 與時鐘信號（CK)而形成多值邏輯信號並進行傳送。此外， 以下將採用本發明的構造之源極驅動器電路的構件符號設 為73’，另將採用本發明的構造之控制電路的構件符號設為 72’，以示區別。 圖17的源極驅動器電路73 ’係藉由未予圖示的控制電路 ，將紅、綠、藍三色數位顯示資料（DR、DG、DB)與時鐘信 號（CK)合成為多值邏輯信號，作為紅、綠、藍多值信號 (CKDR、CKDG、CKDB)輸入。源極驅動器電路73,設有分 離部86，將紅、綠、藍多值信號（CKDR、CKDG、CKDB) 86426 -35- 1226030 分離成原本的紅、綠、藍三色數位顯示資料（DR、DG、DB) 以及時鐘信號（CK)。 圖18顯示將紅、綠、藍三色數位顯示資料（DR、DG、DB) 與時鐘信號（CK)合成為多值邏輯信號（CKDR、CKDG、 CKDB)而傳送的控制電路72,之要部，以及源極驅動器電路 73’的要部。 在圖18中，將紅色數位顯示資料（DR)設為資料信號R1〜Rn ，將綠色數位顯示資料（DG)設為資料信號G1〜Gn，而將藍 色數位顯示資料（DB)設為資料信號B1〜Bn。在此，當紅、綠 、藍三色數位顯示資料（DR、DG、DB)各自為8位元的數位 信號之情形時，n==8。 在控制電路72，侧中，紅、綠、藍三色數位顯示資料（dr 、DG、DB)的各信號線全數設有合成部88。亦即，當紅、 綠、藍三色數位顯示資料（DR、DG、DB)各自為8位元的數 位信號之情形時，設有8X3共24個合成部88。 由於各資料信號R1〜Rn、G1〜Gn、B1〜Bn皆為2值的資料 信號，因此上述合成部88的電路構造與實施形態一中說明 的合成部4相同。當然，如多值邏輯信號為電流信號的情形 時，則如同實施形態二中說明的合成部丨4。 此外，源極驅動器電路73,中，因應控制電路72，中所設的 合成部88而設有數個分離部87…，亦卽，备 备紅、綠、藍三 色數位顯示資料（DR、DG、DB)各自a -⑻、 義一 為8位兀數位信號之情 形時，設有8X3共24個分離部87。 由於各資料信號R1〜Rn G1〜Gn、Bl〜Bn皆為2值的資料 86426 -36- 1226030 信號，並合成3值的多值邏輯 败播、生彳a '’因此上述分離部87的電 路構4與貫施形態一中說明的 ㈣紹a 離部5相同。當然，如多值 邂輯信號為電流信號的情形時， 的分離部15。 」如同貫施形態二中說明 分離後的資料信號R1〜Rn、Gl〜r ^ - . , η、B1〜Bn與分離後的時 、里仏號成對存在，而從各分離部 輸出到輸入鎖存電路91， ’而以其中之一分離部87所 钤"认 時鐘信號作為代表時 叙仏唬，輸出到移位暫存器電路9〇。 圖19顯示輸入鎖存電路91，之槿皮 ^ 、九u <構乂例，其係成對輸入分離 後的資料信號R1〜Rn、G1〜Gn、B1 n ^ ν η Β1〜Βη與分離後的時鐘俨 號0 、 輸入鎖存電路91’包含分設在各分離部87的鎖存電路部 85..·而構成。鎖存電路部85具有兩個鎖存電路心、9外。 從兩個鎖存電路99a、99b的各資料輸人端子，輸人由分離 邵87輸出的資料信號。另一方面，鎖存電路州的時鐘端子 輸入，係使分離部87所輸出的時鐘信號，於及（and)電路％ 中流入信號線79的控制信號之間取及閘而輸人。而鎖存電 路99b的時鐘端子輸人’係使分離⑽所輸出的時鐘信號， 於及電路78b中流入信號線79的控制信號之反轉信號之 取及（AND)而輸入。 如此一來，兩個正反器電路99a、99b則在交互動作下， 以時鐘信號鎖存資料信號。結果使得資料信號的信號線數 里倍增，例如以24條信號線輸入的資料信號，會變成共48 條的信號。 ^ 86426 -37- 1226030 使信號線數目增加一倍，則移位暫存器電路9〇的動作頻 率減為"2,可使動作邊限增加一倍，結果，即使將各分離 部87予以分離的時鐘信號中之某—時鐘信號輸人到移位暫 存器電路90，依然能夠正常動作而無問題產生。 此外，在處理從多數分離部87…傳來的多個時鐘信號方 面，亦可採用調停電路，選擇最適當的時序下之時鐘信號 ，以此作為代表時鐘信號而輸入移位暫存器電路9〇。 如上所述，在本實施形態中，係於液晶顯示裝置中之液 晶驅動裝置的控制電路與源極驅動器電路中，採用本發明 的信號傳送系統，並且將與時鐘信號合成為多值邏輯信號 的負料仏號作為紅、藍、綠數位顯示資料，而非啟動脈衝 等。 由於紅、藍、綠數位顯示資料屬於變化速度快於啟動脈 衝及鎖存閃控信號的信號，故啟動/保持時間限制較嚴，且 會k著驅動頻率咼速化及傳送線路長大化而增加時序設計 上的困難，因此，與其將時鐘信號與啟動脈衝或鎖存閃控 信號合成，不如與紅、藍、綠數位顯示資料合成更為適宜。 此外，在將紅、藍、綠數位顯示資料與時鐘信號合成上 ’由於是在紅、藍、綠數位顯示資料（DR、DG、〇β)的信號 線全數設置合成部88與分離部87，且所有的信號線所設的 電路構造均相同，故不會因電路構造上的差異而產生信號 線之間的偏差。 本發明的信號傳送方法，如上所述，其特徵在於，在兩 種邏輯私路間，從一方向他方傳送同步於時鐘信號的邏輯 86426 -38- 1226030 貝枓#唬<情形時，於傳送側將時 人选A夕枯、游絲於咕2 里、唬與遴辑資料信號 口成為夕值邏輯信唬並輸出，而於 ..yv v L 1，、j將孩多值邏輯信 唬刀離成原時鐘信號及原邏輯資料信號。
根據此種作法，則時鐘作辨I 〒里、唬與邏輯資料信號之間，即不 會因傳送線路不同而出現時序差。 =是’無需在接收侧的邏輯電路設置pll電路等複雜的同 ,私路’且能夠免於接收側的啟動/保持時間限制，因此對 於因應今後更趨高速化的時鐘信號 η认e 观< 同速化、以及傳輸路 在的長大化方面可奏其效。 本發明的第-邏輯電路如上所述，其構造係具有至少__ 種第-合成手段，其係將一個時鐘信號與同步於該時鐘信 號的個邏輯^料仏號，合成為—個多值邏輯信號。 如此-來，由於第-合成手段會將—個時鐘信號及同步 於該時鐘信號的一個邏輯資料信號合成一個多值邏輯信 號，故藉由此種邏輯電路傳送的時鐘信號與邏輯資料信號 之間’不會因傳輸線路不同而產生時序差。 。其結果即如前已說明的信號傳送方法所述，藉由將該邏 輯電路作為時鐘信號及邏輯資料信號的傳送侧邏輯電路， 而與後述的本發明之接收側適用的邏輯電路組合之下，對 於因應今後更趨高速化的時鐘信號之高速化、以及傳輸路 徑的長大化方面可奏其效。 再者本發明的弟一邏輯電路如上所述，其構造係具有 至少一種第二合成手段，其係將一個時鐘信號與同步於該 時鐘信號的多個邏輯資料信號，合成為一個多值邏輯信號。 86426 -39- 1226030 、 來，由於第二合成手段會將一個時鐘信號及同步 相時鐘信號的多個邏輯資料信號合成—個多值邏輯信 '、文藉由此種邏輯電路傳送的時鐘信號與邏輯資料信號 《間’不會因傳輸線路不同而產生時序差。又在此情形中， 由於係合成一個時鐘信號與多個邏輯資料信號，比起合成 一個邏輯資料信號的情形，其邏輯資料信號的傳送效率 高。 ^結果即如前已說明的信號傳送方法所述，藉由將該邏 °包路作為時鐘彳5號及邏輯資料信號的傳送侧邏輯電路，鲁 而人後述的本發明之接收側適用的邏輯電路組合之下，對 於因應今後更趨高速化的時鐘信號之高速化、以及傳輸路 徑的長大化方面可奏其效。 此外，包含上述傳送側邏輯電路的本發明之第一及第二 邏輯電路，更於傳送的邏輯資料信號中具有速度快的邏輯 資料信號與速度慢的邏輯資料信號，其特徵在於上述第一 合成手段或第二合成手段，係以合成速度快的邏輯資料信 號及時鐘信號的方式而設。 _ 速度快的邏輯資料信號因同步的時鐘信號頻率高，故有 則述啟動/保持時間的確保問題，而速度慢的邏輯資料信號 因同步的時鐘信號頻率低，故前述的啟動/保持時間確保問 題較為減缓。 因此，當所應傳送的邏輯資料信號有多個，且邏輯資料 4號的速度不同之情形時，僅針對具有啟動/保持時間確保 問題的速度快 < 邏輯資料信號採用本發明之構造，其餘速 86426 -40- 1226030 度慢的邏輯資料传 號分頻使用即可。 號則直接傳送，只要將分離後的時鐘信 ^ ^來’即使將所有的邏輯資料信號及與其同步化的 、、.唬口成後傳送的情形下，亦可一併收抑制電路規模 之效。 、此外，包含上述傳送側邏輯電路的本發明之第一及第二 運輯私路’更於傳送的邏輯資料信號中具有傳送路徑長的 邏輯資料錢與傳送路徑短的邏輯資料信號，其特徵在於 上合成手段或第二合成手段，係以合成傳送距離長 的邏輯資料信號及時鐘信號的方式而設。 ^龙速度，傳送線路長的邏輯資料信號即使在同步 的，鐘㈣頻率相同之情況下，仍會因為前述時序差增大 ^彖故❿比傳运線路短的邏輯資料信號更具有啟動/保持 時間確保的問題。 一因此’當所應傳送的邏輯資料信號有多㈣，且邏輯資料 ^號的傳送路徑不同之情形時，僅針對具有啟動/保持時間 土保問題的傳运路徑長之邏輯資料信號採用本發明之構 其餘傳送路彼短的邏輯資料信號則直接傳送。 來，即使將所有的邏輯資料信號及與其同步化的 寺4里仏戒合成後傳送的情形下，亦可—併收抑制電路規模 之效。 *立夕，包含上述傳送側邏輯電路的本發明之第一及 L輯私路’更具有種類相同的多個邏輯資料信號，其2 在万、上述第一合成手段或第二合成手段，係於同種類 86426 -41 - 1226030 輯資料信號間，在電路構造均一的 個邏輯資料信號、或者合成的—夕、 依合成的每- ,,,合人士 ^ 、母夕個邏輯資料信號而設。 二“成的邏輯資料信號如同位元數別的顯 瓜具有夕個同種類信號之情形時，σ ^ 缚路之兩踗η /、要使設在所有的傳輸 二’即可讓所有的傳送路徑產生相同 的f異而共同具有製造差異的影響，故對於因電路構 过差兴所造成的影響具有減輕的效果。 此外’包含上述傳送侧邏輯電路的本發明之第—及第二 ：進：步具有：多數信號強度源，其係使上述 弟/、手段或第二合成手段具有互不相同的信號強度； ::數開關群，其係設在上述多數信號強度源以及輸出上 =夕值邏輯信號的輸出部之間；其特徵在^，該開關群係 精由所應合成的—個或多個邏輯資料信號與時鐘信號 控制。 匕=針對上述第—合成手段或第二合成手段之-具體例 成:棱=者，如此一來，其效果不但容易實現上述第一合 、手&或第一合成手段，且容易實現包含傳送側邏輯電路 的本發明之邏輯電路。 、γ外，包含上述傳送側邏輯電路的本發明之第一及第二 、:：毛路’其進-步的特徵在於，上述第一合成手段或第 q成手段，係合成電壓信號的多值邏輯信號。 X夕值邏輯信號作為電壓信號的情形下，容易實現CMOS 的邏輯電路，藉此可得電路設計簡易之效。 此外’包含上述傳送側邏輯電路的本發明之第一及第二 86426 -42- 1226030 邏輯電路，其進一步的特徵在於，上述第一合成手段或第 二合成手段，係合成電流信號的多值邏輯信號。 以多值邏輯信號作為電流信號的情形下，由於可使用 CMOS元件的定電流動作而輕易構成，且能夠實現幾乎不具 有電壓振幅的信號傳送，故具有降低多餘輻射的效果。 本發明的弟二邏輯電路如上所述，其構造係具有二，1、 種第一分離手段，其係將一個時鐘信號與同步於該時鐘信 號的一個邏輯資料信號所合成的多值邏輯信號，分離成原 本的一個時鐘信號與一個邏輯資料信號。 如此一來，由於第一分離手段會將一個時鐘信號與同步 於該時鐘信號的一個邏輯資料信號所合成的多值邏輯俨 號刀離成原本的一個時鐘信號及原本的一個邏輯資料位 號，因此藉由此種邏輯電路而接收的時鐘信號與邏輯資料 信號之間，不會產生因傳輸線路不同而引起的時序差。 其結果即如前已說明的信號傳送方法所述，藉由將該邏 輯笔路作為時鐘信號及邏輯資料信號的接收側邏輯電路， 而與如述的本發明之傳送側適用的邏輯電路組合之下，對 於因應今後更趨高速化的時鐘信號之高速化、以及傳輸路 徑的長大化方面可奏其效。 本發明的第四邏輯電路如上所述，其構造係具有至少一 種第二分離手段，其係將一個時鐘信號與同步於該時鐘信 號的多個邏輯資料信號所合成之多值邏輯信號，分離成原 本的一個時鐘信號與原本的多個邏輯資料信號。 如此一來，由於第二分離手段會將一個時鐘信號與同步 86426 -43 - 1226030 於該時鐘信號的多個邏輯資料信號所合成的一個多值邏輯 k號’分離成原本的一個時鐘信號及多個邏輯資料信號， 因此藉由此種邏輯電路而接收的時鐘信號與邏輯資料信號 之間’不會產生因傳輸線路不同而引起的時序差。 其結果即如前已說明的信號傳送方法所述，藉由將該邏 輯電路作為時鐘信號及邏輯資料信號的接收側邏輯電路， 而與前述的本發明之傳送侧適用的邏輯電路組合之下，對 於因應今後更趨高速化的時鐘信號之高速化、以及傳輸路 徑的長大化方面可奏其效。 包含上述接收側邏輯電路的本發明之第三及第四邏輯電 路，其特徵在於上述第一分離手段或第二分離手段，係根 據信號強度而從多值邏輯信號中分離出時鐘信號，並復原 個或多個邏輯資料信號的邏輯值，然後利用分離後的時 釦仏諕，根據上述邏輯值來復原一個或多個邏輯資料信號 的波形。 如此，根據信號強度從多值邏輯信號中分離出時鐘信 唬並復原一個或多個邏輯資料信號的邏輯值，再利用分 ，後的時鐘#號來復原—個或多個邏輯資料信號的波形， 藉此即可fe易分離成原本的時鐘信號，以及與此同步的原 本之一個或多個邏輯資料信號。 =此來’其效果既可輕易實現上述第一分離手段或第 離手#又亦可輕易實現包含接收側邏輯電路的本發明 之邏輯電路。 匕〇上述接收側邏輯電路的本發明之第三及第四邏輯電 86426 1226030 路，其it-步的特徵在於，i述第-分離手段或第二分離 手段，係分離電壓信號的多值邏輯信號。 如上所述，以多值邏輯信號作為電壓信號的情形下，容 易實現CMOS的邏輯電路，藉此可得電路設計簡易之效。 此外，包含上述接收側邏輯電路的本發明之第三及第 邏輯電路，其進一步的特徵在於，上述第一分離手段或第 二分離手段’係分離電流信號的多值邏輯信號。 如上所述，以多值邏輯信號作為電流信號的情形下，由 於可使用CMOS元件的定電流動作而輕易構成，且能夠實現 幾乎不具有電壓振幅的信號傳送，故具有降低多餘輻射的 效果。 此外，包含上述接收側邏輯電路的本發明之第三邏輯電 路，其特徵在於，上述第一分離手段係進一步包含：時2 復原電路，其係根據信號強度而從多值邏輯信號復原為^ 鐘信號；邏輯值復原料，其係根據信號強度，從多值邏 t信號復原一個邏輯資料信號的邏輯值並產生邏輯值復原 貝料k唬，以及鎖存電路，其係將該邏輯值復原電路所產 生的邏輯值復原資料信號，以上述時鐘復原電路予以復原 的時鐘信號進行鎖存。 μ 心此為上述第一分離手段之一具體例的提案者，藉此不但 把夠輕易實現上述第一分離手段，亦能夠輕易實現包含接 收側邏輯電路的本發明之邏輯電路。 此外，包含上述接收側邏輯電路的本發明之第四邏輯電 路，其特徵在於，上述第二分離手段係進一步包含：時鐘 86426 -45- 1226030 復原電路’其係根據信號強度而從多值邏輯信號復原為時 鐘信號；邏輯值復原電路，其係因應合成後的邏輯資料信 號數而設置多數系統，然後根據信號強度，從多值邏輯信 號復原成特定邏輯資料信號的邏輯值，並產生邏輯值復原 資料信號；以及鎖存電路，其係將該邏輯值復原電路所產 生的邏輯值復原資料信號，以上述時鐘復原電路予以復原 的時鐘信號進行鎖存。 此為上述第二分離手段之一具體例的提案者，藉此不但 犯夠幸二易貫現上述第二分離手段，亦能夠輕易實現包含接 收侧邏輯電路的本發明之邏輯電路。 此外，包含上述接收側邏輯電路的本發明之第三及第四 邏輯電路，其特徵在於，上述分離手段進一步具有延遲電 係將時鐘復原電路所復原的時鐘信號，以及邏輯值 復原電路所產生的邏輯值復原資料信號之信號邊緣予以錯 開。 一復原後的時鐘信號與邏輯值復原$成的邏輯值復原資料 信號，因其邊緣相互重疊’故容易麵存電路中引起邏輯 錯誤動作。於是依上述設置延遲電路，將復原後的時鐘信 號與邏輯值復原資料信號之邊緣錯開，即可—併坐收排除 鎖存電路中發生邏輯錯誤動作之效。 ^外，在此情形下，延遲電路宜配置在時鐘復原電路的 ‘出側或者邏輯值復原電路的輸出側為佳。 ，在時鐘復原電路的輸人側或是邏輯值復原電路 設置延遲電路之㈣巾，是為了使乡值邏輯信號本身延遲 86426 -46 - 1226030 ，故延遲電路必須是麵卜
^ 電路。相對於此，將、M 在時鐘復原電路的輸出側 〃電路設 情形中，則是使遲輯輪出倒之 輯電路可使用-般採用的延遲電路構造。从遲，故邏 本發明的信號傳送系統，如上所述，其構W·勺入 上述傳送側邏輯電路的本發明之第一或第二:㈠ 包含上述接收侧邏輯電路：各，及 路。 不—戎罘四邏輯電 如前說明所述，如此_步 丄、，+ 嗨 I’由於時鐘信號與邏輯資料传 I料=、’而以—條傳輸線路傳送，故树鐘信號與邏輯 叙間’不會產生因傳輸線路不同而引起的時序差。 其結果h無需在接收側的邏輯電路設置pLL電路等㈣ =步電路，且能夠免_收側的啟動/保持時間限制，因 、於因應今後更趨高速化的時鐘信號之高速化、以及傳 知路彳至的長大化方面可一併奏效。 本發明的液晶驅動裝置，如上所述，其構造係在上述控 ”路方面，採用包含上述傳送侧邏輯電路的本發明之第 —或第二邏輯電路，且在源極驅動器電路方面，採用包含 上述接收側邏輯電路的本發明之第三或第四邏輯電路。 、液晶驅動裝置隨著液晶面板的大型化等，其驅動頻率有 逐漸升高的趨勢’此外’為因應框架狹窄化等的需求，構 成液晶驅動裝置的源極驅動器電路等之半導體裝置的縱橫 匕亦逐漸加大’或者’連繫半導體裝置的傳輸線路亦曰趨 長大化。 86426 !226〇3〇 有鐘於此，藉由適當搭載實現如前說明的本發明之信號 傳送方法的上述本發明之邏輯電路，即具有實現優異的液 晶驅動裝置之效，能夠對應此種隨著液晶面板大型化等而 來的驅動頻率高速化及傳輸線路長大化。 此外’上述本發明的液晶驅動裝置，其特徵在於合成時 鐘信號與數位顯示資料信號。 由於數位顯示資料的變化速度快於啟動脈衝及鎖存閃控 仏號等邏輯;貝料信號類的控制信號，故啟動/保持時間限制 車又嚴’且會隨著驅動頻率高速化及傳輸線路長大化而增加 時序設計上的困難，因此，宜合成數位顯示資料與時鐘信 號為佳。 而在此情形中，尤其宜在所有的數位顯示資料信號間， 在均一的電路構造下，使控制電路側的上述第一合成手段 或第二合成手段，及源極驅動器電路側的上述第一分離手 段或第二分離手段，依各個合成的一個或多個數位顯示資 料信號而設。 發明之詳細說明項中所述的具體實施形態或實施例，其 忍我均在於闡明本發明之技術内容，而不應受限於該等具 體例而予以狹義解釋者，在不悖離本發明的精神以及於後 把載的專利申請事項之範圍内，可進行種種變更而實施之。 【圖式簡單說明】 圖1係顯不本發明之一實施形態者，即顯示信號傳送系統 的構u之概略區塊圖，該信號傳送系統係將資料信號與時 1里#號合成為多值邏輯信號，而從接收側LSI傳送到受信側 86426 -48 - 1226030 LSI。 圖2⑷〜圖2(c)均為圖i之信號傳送系統處理的各信號之 波形圖。 圖3係顯示圖1的信號傳送系統中合成手段之-構成例的 電路圖。 圖4係顯示圖！的信號傳送系統中，分離手段中的時鐘偵 測電路及資料偵測電路之一構成例的電路圖。 圖5係顯示本發明之其他實施形態者，即顯示信號傳送系 統的構造之概略區塊圖’該信號傳送系統係將資料信號與# 時鐘信號合成為多值邏輯信號，而從傳送側邏輯電路傳送 到接收側邏輯電路。 圖6係顯示圖5的信號傳送系統中合成手段之一構成例的 電路圖。 圖7係圖5的信號傳送系統中，分離手段中的時鐘偵測電 路及^料偵測電路之一構成例，與電流鏡電路一併顯示之 電路圖。 圖8係顯示本發明之又一其他實施形態者，即顯示信號傳春 送系統的構造之概略區塊圖，該信號傳送系統係將資料信 號與時鐘信號合成為多值邏輯信號，而從傳送側邏輯電路 傳送到接收側邏輯電路。 圖9(a)〜圖9(c)均為圖8的信號傳送系統處理的各信號之 波形圖。 圖10係顯示圖8的信號傳送系統中合成手段之一構成例 的電路圖。 86426 -49- 1226030 圖u係顯示本發明之又—其他實施形態者，即顯示信號 傳送系統的構造之Μ區塊圖，該信號傳送系㈣將資料 信號與時鐘信號合成為多值邏輯信號，而從傳送側邏輯電 路傳送到接收側邏輯電路。 圖12係顯示本發明之又一其他實施形態者，即顯示信號 傳送系統的構造之概略區塊圖，該信號傳送系統係將資料 信號與時鐘信號合成為多值邏輯信號，而從傳送側邏輯電 路傳送到接收側邏輯電路。 圖13係顯示本發明之又一其他實施形態者，即於同一 lsi 上搭載傳送側邏輯電路與接收側邏輯電路之構成圖。 圖14係顯示本發明之又一其他實施形態者，即搭載液晶 驅動裝置的液晶顯示裝置之一般構造例的區塊圖。 圖15係顯不上述液晶顯示裝置中的液晶面板之概略構造 的等價電路圖。 圖16係顯示上述液晶顯示裝置的液晶驅動裝置中，以個 別的傳送線路傳送顯示資料與時鐘信號之構造的以往之源 極驅動器電路區塊圖。 圖17係顯示上述液晶顯示裝置的液晶驅動裝置中，採用 將顯示資料與時鐘信號合成為多值邏輯信號，而以相同傳 送線路傳送的構造之源極驅動器電路之區塊圖。 圖18係顯示上述液晶顯示裝置的液晶驅動裝置中，採用 將顯示資料與時鐘信號合成為多值邏輯信號，而以相同傳 送線路傳送的構造之源極驅動器電路及控制電路的各要部 構造之區塊圖。 86426 -50- 1226030 圖19係顯示搭載於圖17的源極驅動器電路之輸入鎖存電 路之一構造例的區塊圖。 、圖20係顯示以往的信號傳送系統之構造的概略區塊圖， 孩信號傳送系統係透過個別的傳送線路，將資料信號與時 鐘信號從接收側邏輯電路傳送到接收側邏輯電路。〃 圖21係顯示以往的信號傳送系統之構造的概略區塊圖， 孩信號傳送系統的類型係單獨將資料信號從傳送側邏輯電 路傳送到接收側邏輯電路，而於接收難生時鐘信號。 固2(a)及圖22(b)均為說明以個別的傳送線路將時鐘信 號與貝料#餘傳送側邏輯電回路傳送到接收侧邏輯電路 的h形時’時鐘信號與資料信號之間會產生時序差的原由 之圖式。 【圖式代表符號說明】 2 、 12 、 32 、 42 、 52 3 、 13 、 33 、 43 、 53 4 、 14 、 88 5-15-87 6 - 16 7、 17 8、 38a、38b 9、 39a、39b 34 35 62 傳送側LSI(邏輯電路） 接收侧LSI(邏輯電路） 合成部（第一合成手段） 分離部（第一分離手段） 資料偵測電路 時鐘偵測電路 延遲電路 鎖存電路 合成邵（第二合成手段） 分離部（第二分離手段） 傳送側邏輯電路（邏輯電路） 86426 -51 - 1226030 63 接收側邏輯電路（邏輯電路） 70 液晶驅動裝置 71 液晶面板 Ί1， 控制電路 IV 源極驅動器電路 SW1 〜SW7 開關（開關群） SW11 〜SW16 開關（開關群） A，B，C 輸出信號 CK 時鐘信號 86426 -52-