JP2012114518A - 受信回路、送信回路、通信システム、及び通信システムの送信設定方法 - Google Patents

Abstract

【課題】信号遷移発生用の符号化を用いることなくデータとクロックとを１つの信号に纏めて送受信可能な送信回路及び受信回路を提供する。
【解決手段】送信回路は、データ信号とクロック信号とを重み付け加算することにより生成した信号を送信する。また受信回路は、受信した第１の信号の信号遷移からクロック信号を抽出するクロック抽出回路と、抽出されたクロック信号を第１の信号から減算することにより第２の信号を生成する減算回路と、抽出されたクロック信号に応じたタイミングにおいて第２の信号をデータ判定するデータ判定回路とを含む。
【選択図】図１

Description

本願開示は、一般に電子回路に関し、詳しくは受信回路、送信回路、及び通信システムに関する。

ＬＳＩ（大規模集積回路）の性能が向上し、ＬＳＩ内部で処理される情報量が増えるにつれ、チップの入出力信号の情報量も増加することが要求される。しかしながら、ＬＳＩの１チップの設置可能なピン数には物理的なサイズによる限界があり、今後増加しないと予想されている。従って、入出力信号の情報量がボトルネックとなることを避けるためには、ＬＳＩの入出力における１ピンあたりの情報量が増加する必要がある。

特許文献１では、周波数同一で位相関係が特定されていないメソクロノス同期の通信方式において、送信器側においてデータとクロックとを重畳することにより、データとクロックとを纏めて１つの信号として送信する技術を開示している。受信器側においては、受信データの位相を受信器の内部クロックに同期させ、このクロックによりデータを抽出する。このようにデータとクロックとにそれぞれ別個のピンを割り当てるのではなく、重畳された１つの信号に１つのピンを割り当てることで、ピン数を削減できる。

しかしながら、特許文献１に開示される方式では、受信器側においてデータの位相同期を行うために、送信されてくるデータにおいて信号遷移がある程度の頻度で発生していることが必要になる。そこで送信側では、同じ信号レベルが連続して続かないように８Ｂ／１０Ｂなどの符号化を行い、信号遷移を適宜発生させる。このような符号化を行なう結果として、データの通信効率が低下したり、送受信器のレイテンシが悪化したりするという問題がある。

特開２００９−１９５６０２号公報 特開平５−３５８２６号公報 特開２００８−１０１００４号公報

以上を鑑みると、信号遷移発生用の符号化を用いることなくデータとクロックとを１つの信号に纏めて送受信可能な送信回路、受信回路、及び通信システムが望まれる。またその通信システムにおける適切な送信設定方法が望まれる。

送信回路は、データ信号とクロック信号とを重み付け加算することにより生成した信号を送信することを特徴とする。

受信回路は、受信した第１の信号の信号遷移からクロック信号を抽出するクロック抽出回路と、前記抽出されたクロック信号を前記第１の信号から減算することにより第２の信号を生成する減算回路と、前記抽出されたクロック信号に応じたタイミングにおいて前記第２の信号をデータ判定するデータ判定回路とを含むことを特徴とする。

通信システムは、データ信号とクロック信号とを重み付け加算することにより生成した第１の信号を送信する送信回路と、前記第１の信号を受信する受信回路とを含み、前記受信回路は、受信した前記第１の信号の信号遷移からクロック信号を抽出するクロック抽出回路と、前記抽出されたクロック信号を前記第１の信号から減算することにより第２の信号を生成する減算回路と、前記抽出されたクロック信号に応じたタイミングにおいて前記第２の信号をデータ判定するデータ判定回路とを含むことを特徴とする。

通信システムの送信設定方法は、検査信号を生成し、前記検査信号とクロック信号とを重み付け加算することにより生成した第１の信号を送信し、前記第１の信号を受信してデータ判定することにより前記検査信号を検出し、前記検出した検査信号に基づいてエラーの有無を判定し、前記エラーの有無の判定の結果に応じて前記重み付け加算の重み付けを調整する各段階を含むことを特徴とする。

本願開示の少なくとも１つの実施例によれば、データ信号とクロック信号とを重み付け加算することにより生成した信号を送信することにより、信号遷移発生用の符号化を用いることなくデータとクロックとを１つの信号に纏めて送受信可能となる。これにより、データの通信効率を低下させたり送受信器のレイテンシを悪化させたりすることなく、ピン数を削減することが可能となる。

通信システムの構成の一例を示す図である。 送信データ、送信クロック、及び伝送路への送信信号の各波形を模式的に示す図である。 送信器の回路構成の一例を示す図である。 クロック抽出回路の構成の一例を示す図である。 減算回路の回路構成の一例を示す図である。 クロック調整回路の構成の一例を示す図である。 位相検出器の入出力関係を規定したテーブルを示す図である。 減算回路の構成の別の一例を示す図である。 通信システムの構成の変形例を示す図である。 図９に示す通信システムでの相対的な重み付けを調整する処理を示すフローチャートである。 図１に示す送信器及び受信器を応用したシステムの構成を示す図である。

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。なお各図を通して同一又は類似の構成要素は同一又は類似の番号で参照する。

図１は、通信システムの構成の一例を示す図である。図１に示す通信システム１０は、送信器（送信回路）１１、受信器（受信回路）１２、及び伝送線路１３を含む。なお以下において、通信システム１０の送受信信号は差動信号であるとして説明されるが、差動信号に限定されることなく、単相信号であってもよい。また図１及び以降の同様の図において、各ボックスで示される各機能ブロックと他の機能ブロックとの境界は、基本的には機能的な境界を示すものであり、物理的な位置の分離、電気的な信号の分離、制御論理的な分離等に対応するとは限らない。各機能ブロックは、他のブロックと物理的にある程度分離された１つのハードウェアモジュールであってもよいし、或いは他のブロックと物理的に一体となったハードウェアモジュール中の１つの機能を示したものであってもよい。

送信器１１は、バッファ回路１５、バッファ回路１６、及び加算回路１７を含む。バッファ回路１５は、送信データＴｘｄａｔａを出力電圧振幅αの信号として出力する。バッファ回路１６は、送信クロックＴｘｃｌｋを出力電圧振幅βの信号として出力する。加算回路１７は、振幅αの送信データＴｘｄａｔａと振幅βの送信クロックＴｘｃｌｋとを加算し、加算結果の信号を送信信号として伝送線路１３に送出する。このようにして、送信器１１は、データ信号とクロック信号とを重み付け加算することにより生成した信号を送信する。

図２は、送信データＴｘｄａｔａ、送信クロックＴｘｃｌｋ、及び伝送路への送信信号の各波形を模式的に示す図である。（ａ）には、一例として“１１０１”の送信データＴｘｄａｔａに対応する信号波形が示される。（ｂ）には、送信クロックＴｘｃｌｋに対応する信号波形が示される。（ｃ）には、（ａ）の信号波形をαで重み付けした波形と（ｂ）の信号波形をβで重み付けした波形とを加算して得られる信号波形であり、伝送路への送信信号波形が示される。図２に示されるように、送信データＴｘｄａｔａのデータレートは送信クロックＴｘｃｌｋの周波数の２倍であってよい。即ち、送信クロックＴｘｃｌｋの立ち下がりエッジ及び立ち上がりエッジの両方のエッジが、送信データＴｘｄａｔａのデータ境界と一致してよい。

重み付け加算により得られる送信信号波形は、振幅の中心を０とすると、α＋β、−α＋β、α−β、−α−βの４つの異なる信号レベルを有することになる。ここで、α＜βである条件が満たされると、クロック信号の各遷移に一対一に対応して送信信号波形がゼロクロス点を持つことになる。即ち、（ｃ）に示す送信信号波形が振幅中心の信号レベル２７と交差する点は、常に送信クロックＴｘｃｌｋの遷移点に一致する。この場合、受信側で伝送線路１３を介して受信した波形からクロック信号を抽出することは比較的容易となるので、重み付けの相対的な関係としてはα＜βであることが好ましい。即ち、データ信号とクロック信号とを重み付け加算する際に、データ信号とクロック信号との相対的な重み付けは、クロック信号の重み付けの方がデータ信号の重み付けよりも大きいことが好ましい。つまりクロック信号の振幅がデータ信号の振幅よりも大きいことが好ましい。

図３は、送信器１１の回路構成の一例を示す図である。送信器１１は、トランジスタ３１乃至３４、電流源３５及び３６、抵抗素子３７及び３８を含む。トランジスタ３１及び３２は、送信データＴｘｄａｔａの差動信号をそれぞれのゲート端に受け取る差動入力トランジスタ対である。電流源３５は、所定のバイアス電圧をゲート端に印加されたＭＯＳトランジスタ等であり、重み付けαに比例した電流量を流す。トランジスタ３１及び３２と電流源３５とが、図１のバッファ回路１５に相当し、送信データＴｘｄａｔａの電圧信号を抵抗素子３７及び３８に流れる電流に変換する。

トランジスタ３３及び３４は、送信クロックＴｘｃｌｋの差動信号をそれぞれのゲート端に受け取る差動入力トランジスタ対である。電流源３６は、所定のバイアス電圧をゲート端に印加されたＭＯＳトランジスタ等であり、重み付けβに比例した電流量を流す。トランジスタ３３及び３４と電流源３６とが、図１のバッファ回路１６に相当し、送信クロックＴｘｃｌｋの電圧信号を抵抗素子３７及び３８に流れる電流に変換する。

抵抗素子３７及び３８には、αで重み付けされた送信データＴｘｄａｔａに応じた量の電流が流れると共に、それに重なって、βで重み付けされた送信クロックＴｘｃｌｋに応じた量の電流が流れる。このようにして、αで重み付けされた送信データＴｘｄａｔａに応じた電流とβで重み付けされた送信クロックＴｘｃｌｋに応じた電流とが、抵抗素子３７及び３８において加算される。抵抗素子３７及び３８には、この加算電流に応じた電圧降下が生じることになり、送信信号（図３のＴｘ出力）として、データ信号とクロック信号とを重み付け加算した信号が得られる。なお電流源３５及び３６の電流量を調整することにより、相対的な重み付けを変化させることができる。

図１に戻り、受信器１２は、クロック抽出回路２１、減算回路（ＳＵＢ）２２、データ判定回路２３、境界判定回路２４、及びクロック調整回路（ＣＤＲ）２５を含む。クロック抽出回路２１は、伝送線路１３を介して受信した受信信号（第１の信号）の信号遷移からクロック信号ｄｃｌｋ及びｂｃｌｋを抽出する。この際、図２の例に示したように、振幅中心の信号レベルと送信信号波形とが交差する点が常にクロックの遷移点に一致すれば、容易にクロック抽出ができる。即ち、例えば差動信号の場合であれば、単に差動信号対を入力として２つの入力信号電圧の大小関係に応じた信号を出力するバッファ回路により、クロック信号ｄｃｌｋを抽出することができる。また単相信号の場合であれば、振幅中心の信号レベルに閾値電圧を有するようなバッファ回路或いはインバータ回路により、クロック信号ｄｃｌｋを抽出することができる。クロック抽出回路２１は、このようにして抽出したクロック信号ｄｃｌｋを出力すると共に、このクロック信号ｄｃｌｋに対して９０度位相がずれたクロック信号ｂｃｌｋを生成する。後程説明するように、抽出されたクロック信号ｄｃｌｋは境界判定用に用いられ、抽出されたクロック信号ｂｃｌｋはデータ判定用に用いられる。

減算回路２２は、クロック抽出回路２１により抽出されたクロック信号ｄｃｌｋを受信信号（第１の信号）から減算することにより受信データ信号ｒｄｔ（第２の信号）を生成する。この際、減算するクロック信号ｄｃｌｋの振幅を調整することにより、データ信号の振幅の重み付けαに対して、重み付けβに相当する振幅分のクロック信号を減算するようにする。

データ判定回路２３は、抽出されたクロック信号ｄｃｌｋに応じたタイミング（より正確には９０度位相のずれたクロック信号ｂｃｌｋのエッジタイミング）において、受信データ信号ｒｄｔ（第２の信号）をデータ判定する。例えばデータ判定回路２３はフリップフロップであり、クロック信号ｂｃｌｋの立ち上がりエッジ及び立ち下がりエッジの両方のエッジにおいて受信データ信号ｒｄｔを取り込むことにより、データ判定を行なう。これにより、データ判定の結果であるデータ値ｄｔがデータ判定回路２３から出力される。なお具体的な回路の実装の仕方としては、クロック抽出回路２１によりクロック信号ｂｃｌｋとその反転クロック信号とを生成し、それらのクロック信号の立ち上がりエッジにおいてデータ判定をするようにしてよい。例えば、クロック信号ｂｃｌｋの立ち上がりエッジでデータを取り込む第１のフリップフロップとその反転クロック信号の立ち上がりエッジでデータを取り込む第２のフリップフロップとを、データ判定回路２３として設けてもよい。

境界判定回路２４は、抽出されたクロック信号ｄｃｌｋに応じたタイミング（より正確にはクロック信号ｄｃｌｋのエッジタイミング）において、受信データ信号ｒｄｔ（第２の信号）を境界判定する。例えば境界判定回路２４はフリップフロップであり、クロック信号ｄｃｌｋの立ち上がりエッジ及び立ち下がりエッジの両方のエッジにおいて受信データ信号ｒｄｔを取り込むことにより、境界判定（データ境界での信号レベルの判定）を行なう。これにより、境界判定の結果であるバウンダリ値ｂｔが境界判定回路２４から出力される。なお具体的な回路の実装の仕方としては、クロック抽出回路２１によりクロック信号ｄｃｌｋとその反転クロック信号とを生成し、それらのクロック信号の立ち上がりエッジにおいて境界判定をするようにしてよい。例えば、クロック信号ｄｃｌｋの立ち上がりエッジでデータを取り込む第１のフリップフロップとその反転クロック信号の立ち上がりエッジでデータを取り込む第２のフリップフロップとを、境界判定回路２４として設けてもよい。

クロック調整回路２５は、ＣＤＲ（Clock and Data Recovery）回路であり、データ判定回路２３によるデータ判定の結果と境界判定回路２４による境界判定の結果とに基づいて、クロック抽出回路２１により抽出されるクロック信号の位相を調整する。具体的には、データ判定の結果であるデータ値ｄｔと境界判定の結果であるバウンダリ値ｂｔとの比較に基づいて、抽出されたクロック信号と受信データとの位相のずれを検出する。この検出された位相のずれに応じて、クロック調整回路２５は、データアイの中央とデータ間の境界とが的確にサンプリングされるように、クロック抽出回路２１に供給する遅延調整コードを制御し、抽出されたクロック信号のタイミングを調整する。また更に、的確にデータ検出され判定された受信データＲｘｄａｔａと受信クロックＲｘｃｌｋとが、クロック調整回路２５から出力される。

図４は、クロック抽出回路２１の構成の一例を示す図である。図４のクロック抽出回路２１は、バッファ回路４０、４相クロック生成器４１、遅延回路４２、遅延回路４３、デジタルアナログ変換器（ＤＡＣ）４４を含む。バッファ回路４０は、受信信号を一対の差動信号入力として受け取り、２つの入力信号電圧の大小関係に応じた信号を出力することにより、クロック信号を抽出する。４相クロック生成器４１は、バッファ回路４０の出力クロック信号に基づいて、同相クロック信号と直交クロック信号とを生成する。同相クロック信号に対して、直交クロック信号は位相が９０度異なっている。遅延回路４２は同相クロック信号をデジタルアナログ変換器４４からのアナログ信号が指定する遅延量遅延させて、クロック信号ｄｃｌｋを生成する。具体的には、遅延回路４２は可変遅延バッファ５７−１乃至５７−４を含み、これらのバッファの各々の遅延量が、デジタルアナログ変換器４４からのアナログ電圧に応じた値となる。また遅延回路４３は、直交クロック信号をデジタルアナログ変換器４４からのアナログ信号が指定する遅延量遅延させて、クロック信号ｂｃｌｋを生成する。具体的には、遅延回路４３は可変遅延バッファ５８−１乃至５８−４を含み、これらのバッファの各々の遅延量が、デジタルアナログ変換器４４からのアナログ電圧に応じた値となる。デジタルアナログ変換器４４は、クロック調整回路２５から供給される遅延調整コードに応じたアナログ電圧を生成する。

４相クロック生成器４１は、バッファ回路５１−１乃至５１−４、バッファ回路５２、バッファ回路５３、ミキサ回路５４、ローパスフィルタ５５、及びデジタルアナログ変換器５６を含む。バッファ回路５１−２乃至５１−４は、バッファ回路５１−１が出力する第１のクロック信号を遅延して第２のクロック信号を生成する。第１のクロック信号はバッファ回路５２を介してミキサ回路５４に供給され、第２のクロック信号はバッファ回路５３を介してミキサ回路５４に供給される。ミキサ回路５４は、第１のクロック信号と第２のクロック信号とを掛算する。クロック信号の波形が正弦波に近い場合、この掛算により、２つのクロック信号の位相差に応じた直流成分（差の周波数成分）と２倍の周波数の正弦波成分（和の周波数成分）とが生成される。位相差に応じた直流成分は、第１のクロック信号と第２のクロック信号との位相差が９０度のときにゼロとなる。これはクロック信号が矩形波の場合であっても同様である。ローパスフィルタ５５は、ミキサ回路５４の出力の時間的な平均値を求める。デジタルアナログ変換器５６は、この時間的な平均値がゼロになるように、時間的な平均値に応じてバッファ回路５１−２乃至５１−４の遅延量をフィードバック制御する。このようにして、第１のクロック信号（境界判定用のクロック信号）と第２のクロック信号（データ判定用のクロック信号）との積の平均値に応じて遅延回路（バッファ回路５１−２乃至５１−４）の遅延量を調整する。これにより、第１のクロック信号と第２のクロック信号との位相差が９０度に調整される。

なお図４では、４相クロック生成器４１から同相クロック信号と直交クロック信号とのみを取り出しているが、同相クロック信号の反転クロック信号及び直交クロック信号の反転クロック信号も取り出してよい。このように４相全てのクロック信号を用いれば、前述のように、立ち下がりエッジを用いることなく、各クロック信号の立ち上がりエッジのみでデータ判定及び境界判定を行なうことが可能となる。

図５は、減算回路２２の回路構成の一例を示す図である。減算回路２２は、トランジスタ６１乃至６４、電流源６５及び６６、抵抗素子６７及び６８を含む。トランジスタ６１及び６２は、受信信号である一対の差動信号をそれぞれのゲート端に受け取る差動入力トランジスタ対である。電流源６５は、所定のバイアス電圧をゲート端に印加されたＭＯＳトランジスタ等であり、重み付けαに比例した電流量を流す。これにより、受信信号の電圧信号を抵抗素子６７及び６８に流れる電流に変換する。

トランジスタ６３及び６４は、抽出されたクロックｄｃｌｋ及びその反転クロック信号を一対の差動信号としてそれぞれのゲート端に受け取る差動入力トランジスタ対である。電流源６６は、所定のバイアス電圧をゲート端に印加されたＭＯＳトランジスタ等であり、重み付けβに比例した電流量を流す。これにより、抽出されたクロックの電圧信号を抵抗素子６７及び６８に流れる電流に変換する。

抵抗素子６７及び６８には、αで重み付けされた受信信号に応じた量の電流が流れると共に、それに重なって、βで重み付けされた抽出されたクロックｄｃｌｋに応じた量の電流が流れる。その際、差動入力トランジスタ対６３及び６４の入力を差動入力トランジスタ対６１及び６２の入力と逆相にしておけば、αで重み付けされた受信信号に応じた電流からβで重み付けされた抽出されたクロックｄｃｌｋに応じた電流を減算することができる。抵抗素子６７及び６８には、この差分電流に応じた電圧降下が生じることになり、受信データ信号ｒｄｔとして、抽出されたクロック信号ｄｃｌｋを受信信号から減算した信号が得られる。なお電流源６５及び６６の電流量を調整することにより、相対的な重み付けを変化させることができる。

図６は、クロック調整回路２５の構成の一例を示す図である。クロック調整回路２５は、位相検出器７１、ローパスフィルタ（ＬＰＦ）７２、及びカウンタ７３を含む。位相検出器７１は、データ判定の結果であるデータ値ｄｔと境界判定の結果であるバウンダリ値ｂｔとの比較に基づいて、抽出されたクロック信号が受信信号よりも早い（Ｅａｒｌｙ）か遅い（Ｌａｔｅ）かの何れかを示す信号を出力する。例えば、クロック信号が受信信号よりも早いときには“１”を出力し、クロック信号が受信信号よりも遅いときには“−１”を出力する。

図７は、位相検出器７１の入出力関係を規定したテーブルを示す。位相検出器７１は、抽出されたクロックｄｃｌｋに同期してデータ値ｄｔとバウンダリ値ｂｔとを比較する。この際、データ値ｄｔについては、あるタイミングｎでのデータ値ｄｔ［ｎ］とその前のタイミングｎ−１でのデータ値ｄｔ［ｎ−１］とを用いる。またバウンダリ値ｂｔとしては、タイミングｎでのバウンダリ値ｂｔ［ｎ］を比較の対象とする。例えばｄｔ［ｎ−１］が“１”でｄｔ［ｎ］が“０”の場合、データは“１”から“０”に遷移していることになる。この場合、図７に示すように、その間のバウンダリ値ｂｔ［ｎ］が“１”であれば、抽出されたクロックｄｃｌｋは早すぎることになる。また逆に、その間のバウンダリ値ｂｔ［ｎ］が“０”であれば、抽出されたクロックｄｃｌｋは遅すぎることになる。またｄｔ［ｎ−１］が“０”でｄｔ［ｎ］が“１”の場合、データは“０”から“１”に遷移していることになる。この場合、図７に示すように、その間のバウンダリ値ｂｔ［ｎ］が“０”であれば、抽出されたクロックｄｃｌｋは早すぎることになる。また逆に、その間のバウンダリ値ｂｔ［ｎ］が“１”であれば、抽出されたクロックｄｃｌｋは遅すぎることになる。このようにして、位相検出器７１は、クロック信号ｄｃｌｋが受信信号よりも早いときには例えば“１”を出力し、クロック信号ｄｃｌｋが受信信号よりも遅いときには例えば“−１”を出力する。

図６に戻り、ローパスフィルタ７２は、抽出されたクロックｄｃｌｋに同期して動作するデジタルフィルタであってよく、位相検出器７１の出力する信号の時間平均を求める。ある程度長い時間スパンにおいてクロック信号ｄｃｌｋが受信信号よりも早ければ、ローパスフィルタ７２の出力値は正となる。また程度長い時間スパンにおいてクロック信号ｄｃｌｋが受信信号よりも遅ければ、ローパスフィルタ７２の出力値は負となる。カウンタ７３は、抽出されたクロックｄｃｌｋに同期してカウント動作し、ローパスフィルタ７２の出力が正のときはカウントアップし、ローパスフィルタ７２の出力が正のときはカウントダウンする。クロック調整回路２５は、このカウンタ７３のカウント値を遅延調整コードとして、クロック抽出回路２１に供給する。クロック抽出回路２１では、遅延調整コード（カウント値）が所定値より大きい場合にクロック信号ｄｃｌｋを遅くするように制御し、遅延調整コード（カウント値）が所定値より小さい場合にクロック信号ｄｃｌｋを早くするように制御すればよい。

図８は、減算回路２２の構成の別の一例を示す図である。図８に示す減算回路２２は、第１の減算回路８１及び第２の減算回路８２を含む。第１の減算回路８１と第２の減算回路８２とは、入力されるクロック信号ｄｃｌｋとその反転クロック信号ｄｃｌｋｘとが逆転されていることのみが異なり、同一の回路構成であってよい。図８には、第１の減算回路８１の回路構成のみが代表として示される。

第１の減算回路８１は、複数のスイッチ８３、複数のスイッチ８４、電流源８５、電流源８６、容量素子８７−１乃至８７−４、及び容量素子８８−１及び８８−２を含む。複数のスイッチ８３は、抽出されたクロックｄｃｌｋの例えば“１”の期間で導通し、“０”の期間で非導通となる。複数のスイッチ８４は、反転クロックｄｃｌｋｘの“１”の期間で導通し、“０”の期間で非導通となる。

複数のスイッチ８３が導通することにより、容量素子８７−１及び８７−２には、抽出されたクロック信号ｄｃｌｋのパルス幅に応じた時間だけ受信信号に応じた電荷が蓄積される。容量素子８７−１には例えば受信信号の正側の差動信号に応じた電荷が蓄積され、容量素子８７−２には受信信号の負側の差動信号に応じた電荷が蓄積される。また複数のスイッチ８３が導通することにより、容量素子８７−３及び８７−４には、抽出されたクロック信号ｄｃｌｋのパルス幅に応じた時間だけ所定の電流量の電流源８５及び８６からの電荷が蓄積される。電流源８５及び８６はクロック信号ｄｃｌｋの信号電流に相当する。容量素子８７−３には例えばクロック信号ｄｃｌｋの正側の差動信号に応じた電荷が蓄積され、容量素子８７−４にはクロック信号ｄｃｌｋの負側の差動信号に応じた電荷が蓄積される。

その後複数のスイッチ８３が非導通となり複数のスイッチ８４が導通となることにより、容量素子８８−１及び８８−２には、受信信号からクロック信号ｄｃｌｋを減算した信号に相当する量の電荷が蓄積される。具体的には、容量素子８８−１には、受信信号の正側の差動信号に応じた電荷とクロック信号ｄｃｌｋの負側の差動信号に応じた電荷との平均電荷が蓄積される。また容量素子８８−２には、受信信号の負側の差動信号に応じた電荷とクロック信号ｄｃｌｋの正側の差動信号に応じた電荷との平均電荷が蓄積される。なお容量素子８７−１乃至８７−４の容量値或いは電流源８５及び８６の電流量を適宜調整することで、受信信号のαの重み付けに対するクロック信号のβの重み付けを実現することができる。

第２の減算回路８２では、第１の減算回路８１に対して、クロック信号ｄｃｌｋと反転クロック信号ｄｃｌｋｘとが入れ替えられている。従って、第２の減算回路８２の容量素子８７−１及び８７−２には、反転クロック信号ｄｃｌｋｘのパルス幅に応じた時間（抽出されたクロック信号ｄｃｌｋが“０”の期間）だけ受信信号に応じた電荷が蓄積される。また容量素子８７−３及び８７−４には、反転クロック信号ｄｃｌｋｘのパルス幅に応じた時間（抽出されたクロック信号ｄｃｌｋが“０”の期間）だけ所定の電流量の電流源８５及び８６からの電荷が蓄積される。その後複数のスイッチ８３が非導通となり複数のスイッチ８４が導通となることにより、容量素子８８−１及び８８−２には、受信信号からクロック信号ｄｃｌｋを減算した信号に相当する量の電荷が蓄積される。

上記のようにして、第１の減算回路８１と第２の減算回路８２とが交互に受信データ信号ｒｄｔａと受信データ信号ｒｄｔｂとを出力する。この受信データ信号ｒｄｔａと受信データ信号ｒｄｔｂとをマルチプレクスすることにより、減算回路２２の出力である受信データ信号ｒｄｔを得ることができる。図５に示す減算回路２２では、受信信号からクロック信号ｄｃｌｋをそのまま減算している。従って、受信信号に含まれるクロック信号成分と減算するクロック信号ｄｃｌｋとのタイミングのずれがある場合、ジッタが発生してしまう。それに対して図８に示す減算回路２２では、クロック信号ｄｃｌｋの“１”の期間と“０”の期間とのそれぞれにおいて受信信号を積分している。従って、受信信号に含まれるクロック信号成分と減算するクロック信号ｄｃｌｋとのタイミングのずれがジッタとして現れるのではなく、信号レベルの誤差として現れることとになり、タイミング誤差の問題を緩和することができる。

図９は、通信システムの構成の変形例を示す図である。図９に示す通信システムは、図１に示す送信器１１、受信器１２、及び伝送線路１３に加えて、送信側及び受信側の双方にデータ信号とクロック信号との相対的な重み付けを調整するための機能が追加されている。送信側の回路２００は、送信器１１に加え、パターン生成器９１、レジスタ９２、カウンタ９３、デジタルアナログ変換器（ＤＡＣ）９４、ルックアップテーブル（ＬＵＴ）９５、デジタルアナログ変換器（ＤＡＣ）９６、受信器９７、及びスイッチ９８を含む。受信側の回路２０１は、受信器１２に加え、エラー検出器１０１、レジスタ１０２、カウンタ１０３、デジタルアナログ変換器（ＤＡＣ）１０４及び１０６、ルックアップテーブル（ＬＵＴ）１０５、送信器１０７、及びスイッチ１０８を含む。送信器１０７は、伝送線路９０を介して受信器９７に接続される。

送信側では、ルックアップテーブル９５のデジタル出力をデジタルアナログ変換器９４で変換して得られるアナログ信号が、送信器１１に供給される。このようにして、ルックアップテーブル９５とデジタルアナログ変換器９４とを含む設定回路により、送信器１１における送信データＴｘｄａｔａと送信クロックＴｘｃｌｋとの相対的な重み付けα：βが設定される。受信側でも、ルックアップテーブル１０５のデジタル出力をデジタルアナログ変換器１０４で変換して得られるアナログ信号が、受信器１２に供給される。このようにして、ルックアップテーブル１０５とデジタルアナログ変換器１０４とを含む設定回路により、減算回路２２での減算処理における受信信号とクロック信号ｄｃｌｋとの相対的な重み付けα：βが設定される。

パターン生成器９１は、検査用の信号バターンを生成する。パターン生成器９１としてＰＲＢＳ（Pseudo Random Bit Sequence：疑似乱数ビットシーケンス）を発生する回路（例えば線形帰還シフトレジスタ）を用いれば、比較的単純な順序回路により所定の生成多項式に従う疑似ランダムなビットパターンを生成できる。パターン生成器９１が生成する信号パターンは送信器１１により送信され、伝送線路１３介して受信器１２により受信され、エラー検出器１０１に供給される。エラー検出器１０１は、受信器１２のデータ判定回路２３によりデータ判定された信号パターンのエラーを検出する。このエラー検出器１０１は、パターン生成器９１が発生した疑似ランダムなビットパターンを比較・検出するための回路であり、供給されたビットパターンが想定されるビットパターンと一致するか否かを比較的単純な順序回路により判定することができる。

カウンタ１０３は、エラー検出器１０１によるエラー検出結果ｆｌｇに応じて、適宜カウントアップする。このカウンタ１０３の出力がスイッチ１０８を介してルックアップテーブル１０５に供給される。これにより、ルックアップテーブル１０５とデジタルアナログ変換器１０４とを含む設定回路において設定される重み付けをエラー検出結果ｆｌｇに応じて調整する。またエラー検出器１０１によるエラー検出結果ｆｌｇは、送信器１０７を介して送信側の受信器９７に供給される。カウンタ９３は、受信器９７により受信されたエラー検出結果ｆｌｇに応じて、適宜カウントアップする。このカウンタ９３の出力がスイッチ９８を介してルックアップテーブル９５に供給される。これにより、ルックアップテーブル９５とデジタルアナログ変換器９４とを含む設定回路において設定される重み付けをエラー検出結果に応じて調整する。

送信器１０７は送信器１１と同様の構成であり、エラー検出結果と送信クロックとを重み付け加算して得られる信号を送信する。ルックアップテーブル１０５とデジタルアナログ変換器１０６とにより、送信器１０７でのエラー検出結果信号と送信クロック信号との相対的な重み付けが設定される。受信器９７は受信器１２と同様の構成であり、受信信号からクロック信号を抽出し、抽出されたクロック信号を受信信号から減算する。ルックアップテーブル９５とデジタルアナログ変換器９６とにより、受信器９７での減算処理における受信信号と抽出クロック信号との相対的な重み付けが設定される。

図１０は、図９に示す通信システムでの相対的な重み付けを調整する処理を示すフローチャートである。ステップＳ１で、送信側及び受信側の双方において、スイッチ９８及び１０８の接続先をカウンタ９３及び１０３の出力側に設定し、カウンタ９３及び１０３のカウント値を最小にする。ステップＳ２で、パターン生成器９１から検査信号を出力する。ステップＳ３で、現在のカウント値に応じた重み付けを用いて検査信号を送信することにより、通信が行なわれる。

ステップＳ４で、受信側のエラー検出器１０１によりエラー検出処理し、検査信号が正しく受信できているか否かを判断する。正しく受信できている場合（エラーがない場合）、ステップＳ５で、送信側及び受信側の双方において、カウンタ９３及び１０３のカウント値を増加させる。これにより、ルックアップテーブル９５及び１０５の出力する係数が更新される。なおルックアップテーブル９５及び１０５には、カウント値と重み付け係数とが対応付けて格納されており、カウント値を入力すると、それに対応する重み付け係数が出力される。この重み付け係数に応じたデータ信号の重み付けは初期状態において最小に設定されており、重み付け係数の更新により、データ信号の重み付けが段階的に増加される。

ステップＳ６で、送信側及び受信側の双方において、カウンタ９３及び１０３の増加前のカウント値をレジスタ９２及び１０２にそれぞれ保存する。その後処理はステップＳ２に戻り、検査信号の生成、通信、エラー検出等の処理を繰り返す。

ステップＳ４で正しく受信できていない（エラーが検出された）と判断された場合、ステップＳ８において、送信側のパターン生成器９１からの検査信号の生成を停止する。具体的には、伝送線路９０を介して受信したエラー検出結果ｆｌｇがパターン生成器９１に供給されており、このエラー検出結果ｆｌｇの値がエラー有りを示すと、パターン生成器９１の動作が停止する。ステップＳ９で、スイッチ９８及び１０８の接続先をレジスタ９２及び１０２の出力側に設定し、レジスタに格納されるカウント値に対応する重み付け係数を用いて通常の通信を開始する。

以上説明した手順によりデータ信号の相対的な重み付けを、エラーが発生しない程度にまで大きくする。これにより、データ信号の強度を最大限に高めることができ、ノイズに強い通信が可能となる。

図１１は、図１に示す送信器１１及び受信器１２を応用したシステムの構成を示す図である。図１１に示すスイッチチップ１１０は、受信器１１１、受信器１１２、送信器１１３、送信器１１４、及び信号処理回路１１５を含む。受信器１１１及び受信器１１２として、例えば図１や図９に示した受信器１２を用いてよい。また送信器１１３及び送信器１１４として、例えば図１や図９に示した送信器１１を用いてよい。スイッチチップ１１０は、受信器１１１又は１１２により受信した信号を信号処理回路１１５で処理し、その信号の送信先を特定し、送信器１１３又は１１４を介して当該信号をその送信先に送信する。これにより、スイッチチップ１１０は、複数のデバイス間を接続するスイッチとして機能することができる。図１や図９に示した送信器及び受信器を用いることにより、クロック信号とデータ信号との信号線を纏めてチップのピン数を削減することができる。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

なお本願発明は、以下の内容を含むものである。
（付記１）
データ信号とクロック信号とを重み付け加算することにより生成した信号を送信する送信回路。
（付記２）
前記生成された信号は４つの異なる信号レベルを有することを特徴とする付記１記載の送信回路。
（付記３）
受信した第１の信号の信号遷移からクロック信号を抽出するクロック抽出回路と、
前記抽出されたクロック信号を前記第１の信号から減算することにより第２の信号を生成する減算回路と、
前記抽出されたクロック信号に応じたタイミングにおいて前記第２の信号をデータ判定するデータ判定回路と
を含むことを特徴とする受信回路。
（付記４）
前記抽出されたクロック信号に応じたタイミングにおいて前記第２の信号を境界判定する境界判定回路と、
前記データ判定の結果と前記境界判定の結果とに基づいて前記抽出されたクロック信号の位相を調整するクロック調整回路と
を更に含むことを特徴とする付記３記載の受信回路。
（付記５）
前記クロック抽出回路は、データ判定用のクロック信号と境界判定用のクロック信号とを抽出することを特徴とする付記３又は４記載の受信回路。
（付記６）
前記クロック抽出回路は、
前記データ判定用のクロック信号と前記境界判定用のクロック信号と一方を遅延して他方を生成する遅延回路と、
前記データ判定用のクロック信号と前記境界判定用のクロック信号との積の平均値に応じて前記遅延回路の遅延量を調整する回路と
を含むことを特徴とする付記３乃至５何れか一項記載の受信回路。
（付記７）
前記減算回路は、
前記抽出されたクロック信号のパルス幅に応じた時間だけ前記第２の信号に応じた電荷を蓄積する第１の容量と、
前記抽出されたクロック信号の前記パルス幅に応じた時間だけ所定の電流量の電流源からの電荷を蓄積する第１の容量と、
前記第１の容量の電荷量と前記第２の容量の電荷量との平均電荷量を求める回路と
を含むことを特徴とする付記３乃至６何れか一項記載の受信回路。
（付記８）
データ信号とクロック信号とを重み付け加算することにより生成した第１の信号を送信する送信回路と、
前記第１の信号を受信する受信回路と
を含み、前記受信回路は、
受信した前記第１の信号の信号遷移からクロック信号を抽出するクロック抽出回路と、
前記抽出されたクロック信号を前記第１の信号から減算することにより第２の信号を生成する減算回路と、
前記抽出されたクロック信号に応じたタイミングにおいて前記第２の信号をデータ判定するデータ判定回路と
を含むことを特徴とする通信システム。
（付記９）
前記送信回路は、
前記データ信号と前記クロック信号との相対的な重み付けを設定する第１の設定回路と、
信号パターンを生成するパターン生成器と、
第１の調整回路と、
受信器と
を更に含み、前記受信回路は、
前記データ判定回路によりデータ判定された信号パターンのエラーを検出するエラー検出器と、
前記減算回路による減算処理における前記第１の信号と前記抽出されたクロック信号との相対的な重み付けを設定する第２の設定回路と、
前記エラー検出器によるエラー検出結果に応じて前記第２の設定回路に設定される重み付けを調整する第２の調整回路と、
前記エラー検出結果を前記送信回路の前記受信器に送出する送信器と
を更に含み、前記第１の調整回路は、前記受信器により受信した前記エラー検出結果に応じて前記第１の設定回路に設定される重み付けを調整することを特徴とする付記８記載の通信システム。
（付記１０）
検査信号を生成し、
前記検査信号とクロック信号とを重み付け加算することにより生成した第１の信号を送信し、
前記第１の信号を受信してデータ判定することにより前記検査信号を検出し、
前記検出した検査信号に基づいてエラーの有無を判定し、
前記エラーの有無の判定の結果に応じて前記重み付け加算の重み付けを調整する
各段階を含むことを特徴とする通信システムの送信設定方法。

１０ 通信システム
１１ 送信器
１２ 受信器
１３ 伝送線路
１４ バッファ回路
１６ バッファ回路
１７ 加算回路
２１ クロック抽出回路
２２ 減算回路
２３ データ判定回路
２４ 境界判定回路
２５ クロック調整回路

Claims (5)

1. データ信号とクロック信号とを重み付け加算することにより生成した信号を送信する送信回路。
2. 受信した第１の信号の信号遷移からクロック信号を抽出するクロック抽出回路と、
   前記抽出されたクロック信号を前記第１の信号から減算することにより第２の信号を生成する減算回路と、
   前記抽出されたクロック信号に応じたタイミングにおいて前記第２の信号をデータ判定するデータ判定回路と
   を含むことを特徴とする受信回路。
3. 前記抽出されたクロック信号に応じたタイミングにおいて前記第２の信号を境界判定する境界判定回路と、
   前記データ判定の結果と前記境界判定の結果とに基づいて前記抽出されたクロック信号の位相を調整するクロック調整回路と
   を更に含むことを特徴とする請求項２記載の受信回路。
4. 前記クロック抽出回路は、データ判定用のクロック信号と境界判定用のクロック信号とを抽出することを特徴とする請求項２又は３記載の受信回路。
5. 検査信号を生成し、
   前記検査信号とクロック信号とを重み付け加算することにより生成した第１の信号を送信し、
   前記第１の信号を受信してデータ判定することにより前記検査信号を検出し、
   前記検出した検査信号に基づいてエラーの有無を判定し、
   前記エラーの有無の判定の結果に応じて前記重み付け加算の重み付けを調整する
   各段階を含むことを特徴とする通信システムの送信設定方法。

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