KR100561148B1

KR100561148B1 - 신호 전송 방법, 신호 전송 시스템, 논리 회로 및 액정구동 장치

Info

Publication number: KR100561148B1
Application number: KR1020030044549A
Authority: KR
Inventors: 나까오도모아끼
Original assignee: 샤프 가부시키가이샤
Priority date: 2002-07-02
Filing date: 2003-07-02
Publication date: 2006-03-15
Also published as: JP4145583B2; US20040004498A1; KR20040030227A; TW200410178A; TWI226030B; JP2004040420A; CN1471257A; CN100334827C

Abstract

신호 전송 시스템의 송신측 LSI에는, 클럭 신호와 그 클럭 신호에 동기한 데이터 신호를 다치 논리 신호로 합성하는 합성부가 형성되어 있다. 한편, 신호 전송 시스템의 수신측 LSI에는, 송신측 LSI로부터 송신되는 다치 논리 신호를 원래의 클럭 신호와 원래의 데이터 신호로 분리하는 분리부가 형성되어 있다. 이에 의해, 수신측의 논리 회로에, PLL 회로와 같은 복잡한 동기 회로를 필요로 하지 않아, 수신측의 셋업/홀드 시간의 제약으로부터 벗어날 수 있다.

송신측 LSI, 수신측 LSI, 클럭 신호, 논리 데이터 신호, 다치 논리 신호

Description

신호 전송 방법, 신호 전송 시스템, 논리 회로 및 액정 구동 장치{SIGNAL TRANSMISSION METHOD, SIGNAL TRANSMISSION SYSTEM, LOGIC CIRCUIT AND LIQUID CRYSTAL DRIVE DEVICE}

도 1은 본 발명의 일 실시 형태를 도시하는 것으로서, 송신측 LSI로부터 수신측 LSI로, 데이터 신호와 클럭 신호를 합성하여 다치 논리 신호로서 전송하는 신호 전송 시스템의 구성을 도시하는 개략 블록도.

도 2의 (a)∼도 2의 (c)는 도 1의 신호 전송 시스템에서 취급되는 각 신호의 파형도.

도 3은 도 1의 신호 전송 시스템에서의 합성 수단의 일 구성예를 도시하는 회로도.

도 4는 도 1의 신호 전송 시스템에서의 분리 수단에서의 클럭 검출 회로 및 데이터 검출 회로의 일 구성예를 도시하는 회로도.

도 5는 본 발명의 다른 실시 형태를 도시하는 것으로서, 송신측 논리 회로로부터 수신측 논리 회로로, 데이터 신호와 클럭 신호를 합성하여 다치 논리 신호로서 전송하는 신호 전송 시스템의 구성을 도시하는 개략 블록도.

도 6은 도 5의 신호 전송 시스템에서의 합성 수단의 일 구성예를 도시하는 회로도.

도 7은 도 5의 신호 전송 시스템에서의 분리 수단에서의 클럭 검출 회로 및 데이터 검출 회로의 일 구성예를, 전류 미러 회로와 함께 도시하는 회로도.

도 8은 본 발명의 또 다른 실시 형태를 도시하는 것으로서, 송신측 논리 회로로부터 수신측 논리 회로로, 데이터 신호와 클럭 신호를 합성하여 다치 논리 신호로서 전송하는 신호 전송 시스템의 구성을 도시하는 개략 블록도.

도 9의 (a)∼도 9의 (c)는 모두 도 8의 신호 전송 시스템에서 취급되는 각 신호의 파형도.

도 10은 도 8의 신호 전송 시스템에서의 합성 수단의 일 구성예를 도시하는 회로도.

도 11은 본 발명의 또 다른 실시 형태를 도시하는 것으로서, 송신측 논리 회로로부터 수신측 논리 회로로, 데이터 신호와 클럭 신호를 합성하여 다치 논리 신호로서 전송하는 신호 전송 시스템의 구성을 도시하는 개략 블록도.

도 12는 본 발명의 또 다른 실시 형태를 도시하는 것으로서, 송신측 논리 회로로부터 수신측 논리 회로로, 데이터 신호와 클럭 신호를 합성하여 다치 논리 신호로서 전송하는 신호 전송 시스템의 구성을 도시하는 개략 블록도.

도 13은 본 발명의 또 다른 실시 형태를 도시하는 것으로서, 송신측 논리 회로와 수신측 논리 회로가 동일한 LSI 상에 탑재되어 있는 구성을 도시하는 도면.

도 14는 본 발명의 또 다른 실시 형태를 도시하는 것으로서, 액정 구동 장치를 탑재한 액정 표시 장치의 일반적인 구성예를 도시하는 블록도.

도 15는 상기 액정 표시 장치에서의 액정 패널의 개략적인 구성을 도시하는 등가 회로도.

도 16은 상기 액정 표시 장치의 액정 구동 장치에서, 표시 데이터와 클럭 신호를 별도의 전송 선로로 송신하는 구성의 종래의 소스 드라이버 회로의 블록도.

도 17은 상기 액정 표시 장치의 액정 구동 장치에서, 표시 데이터와 클럭 신호를 다치 논리 신호로 합성하여 동일한 전송 선로로 송신하는 구성을 채용한 소스 드라이버 회로의 블록도.

도 18은 상기 액정 표시 장치의 액정 구동 장치에서, 표시 데이터와 클럭 신호를 다치 논리 신호로 합성하여 동일한 전송 선로로 송신하는 구성을 채용한 소스 드라이버 회로 및 컨트롤 회로의 각 주요부 구성을 도시하는 블록도.

도 19는 도 17의 소스 드라이버 회로에 탑재된 입력 래치 회로의 일 구성예를 도시하는 블록도.

도 20은 송신측 논리 회로로부터 수신측 논리 회로로, 데이터 신호와 클럭 신호를 별도의 전송 선로를 통해 전송하는 종래의 신호 전송 시스템의 구성을 도시하는 개략적인 블록도.

도 21은 송신측 논리 회로로부터 수신측 논리 회로로 데이터 신호만을 전송하고, 클럭 신호를 수신측에서 생성하는 타입의 종래의 신호 전송 시스템의 구성을 도시하는 개략적인 블록도.

도 22의 (a) 및 도 22의 (b)는 송신측 논리 회로로부터 수신측 논리 회로로 클럭 신호와 데이터 신호를 별도의 전송 선로로 전송하는 경우에, 클럭 신호와 데이터 신호 사이에서, 타이밍 어긋남이 발생하는 경위를 설명하는 도면.

<도면의 주요 부분에 대한 부호의 설명>

2 : 송신측 LSI

3 : 수신측 LSI

4 : 합성부

5 : 분리부

6 : 데이터 검출 회로

7 : 클럭 검출 회로

8 : 지연 회로

9 : 래치 회로

본 발명은, 2개의 논리 회로 사이에서, 한쪽으로부터 다른쪽으로 클럭 신호에 동기한 논리 데이터(디지털 신호)를 전송하는 신호 전송 방법, 신호 전송 시스템, 논리 회로, 및 그것을 이용한 액정 구동 장치에 관한 것이다.

2개의 논리 회로 사이에서, 한쪽으로부터 다른쪽으로 클럭 신호에 동기한 논리 데이터인 데이터 신호를 전송하는 경우의 종래 기술의 예를 도 20에 도시한다.

이 예에서는, 송신측 LSI(Large Scale Integrated Circuit)(100)로부터 수신측 LSI(101)로, 클럭 신호와 그 클럭 신호에 동기한 논리 데이터인 데이터 신호가 각각 독자의 전송 선로를 통해 전송된다. 도 20에서는, 전송되는 데이터 신호 및 클럭 신호가 1개씩인 경우를 도시하고 있지만, 클럭 신호 및 데이터 신호는 복수인 경우도 있다. 어느 경우에도, 그 구성에 있어서는, 송신측 LSI(100)로부터, 클럭 신호는 클럭 신호용 전송 선로를 사용하여 전송되고, 데이터 신호는 데이터 신호용 전송 선로를 사용하여 전송된다.

수신측 LSI(101)에서는, 클럭 신호에 동기하여 데이터 신호를 래치하는 래치 회로(102)를 구비하고 있으며, 그 래치 회로(102)에서 수신한 데이터 신호를 저장한다. 이러한 기술은 주지의 기술로서 대부분의 논리 회로에서 다용되고 있다.

또한, 도 21에, 한쪽으로부터 다른쪽으로 클럭 신호에 동기한 데이터 신호를 전송하는 종래 기술의 다른 예를 도시한다.

이 예에서는, 송신측 LSI(103)로부터 수신측 LSI(104)로는 데이터 신호만이 전송된다. 수신측 LSI(104)는 PLL(Phase Locked Loop) 회로(105)를 내장하고 있으며, 그 PLL 회로(105)에서 데이터 신호를 기초로 클럭 신호를 자기 발생한다.

PLL 회로(105)는, 엣지 검출 회로(106), 위상 비교 회로(107), 및 전압 제어 발진 회로(108)로 이루어진다. 전압 제어 발진 회로(108)에서 임의의 주기의 클럭 신호를 자기 발생시켜, 그 클럭 신호의 엣지(상승 혹은 하강)와, 엣지 검출 회로(106)에서 검출된 수신 데이터 신호의 엣지(변화점)를 위상 비교 회로(107)에 입력하여 타이밍 체크를 행한다. 그리고, 그 결과에 따라 전압 제어 발진 회로(108)의 주파수를 전압값으로 제어하고, 수신한 데이터 신호의 엣지에 동기한 클럭 신호를 생성한다. 이후에는, 도 20의 회로와 마찬가지로, 래치 회로(102)에서, 자기 생성한 클럭 신호를 기초로 데이터 신호를 래치한다. 이러한 기술은, 주 지의 기술로서 대부분의 논리 회로에서 다용되고 있다.

그러나, 도 20에 도시한, 송신측 LSI(100)로부터 수신측 LSI(101)로, 클럭 신호와 데이터 신호를 별도의 전송 선로로 송신하는 구성에서는, 금후 더욱 고속화되는 클럭 신호의 고속화 및 전송 선로의 장대화에 대응할 수 없다고 하는 문제가 있다.

즉, 클럭 신호와 데이터 신호를 각각의 전송 선로로 송신하는 구성에서는, 클럭 신호와 데이터 신호 사이에서, 셋업/홀드 시간을 확보하도록 타이밍을 설계할 필요가 있다. 허용되는 셋업/홀드 시간은, 클럭 신호가 고속화되어 주파수가 높아지면 작아진다. 그 결과, 타이밍의 설계 마진이 작아져, 타이밍 설계가 곤란해진다.

도 22의 (a)에 도시한 바와 같이, 송신측 LSI(100)로부터 수신측 LSI(101)로 데이터 신호와 클럭 신호를 전송하는 경우, 데이터 신호 및 클럭 신호에는 전송 선로에 따른 신호의 지연이 발생한다. 여기서는, 예를 들면 1㎱의 지연이 발생하는 것으로 한다. 이 경우, 양 신호가 모두 1ns 지연되면 타이밍 어긋남은 발생하지 않기 때문에, 아무런 문제도 없다. 그러나, 각 전송 선로에는 제조 변동이 있어, 이 제조 변동에 의해 신호의 지연 시간에 차이가 발생한다. 제조 변동은 양산 시에는 불가피하다.

예를 들면, 10%의 제조 변동이 있는 경우, 지연 시간도 1ns±0.1ns 변동되게 된다. 이 때의 양 신호의 타이밍 어긋남은, 최대(최악의 경우) ±0.2ns로 된다. 타이밍 마진은, 이 최대차 ±0.2ns의 타이밍 어긋남이 발생해도, 클럭 신호의 엣지 에서 데이터 신호를 확실하게 획득할 수 있도록, 이보다 크게 설정된다. 따라서, 금후, 클럭 신호가 점점 더 고속화되면, 이 최대차(여기서는, ±0.2ns)보다 큰 타이밍 마진을 갖게 할 수 있다.

또한, 전송 선로의 장대화에서도 동일하다. 도 22의 (b)에 도시한 바와 같이, 송신측 LSI(100)와 수신측 LSI(101)가, 도 22의 (a)의 경우보다 멀리 떨어져 있어, 데이터 신호 및 클럭 신호를 전송하는 각 전송 선로가 길어지면, 신호의 지연 시간도 커진다. 여기서는, 예를 들면 10ns의 지연이 발생하는 것으로 한다. 이 경우에도 물론, 양 신호가 모두 10ns 지연되는 것이면 타이밍 어긋남은 발생하지 않기 때문에, 아무런 문제도 없다. 그러나, 상술한 바와 같이, 각 전송 선로의 제조 변동에 의해 신호의 지연 시간에 차이가 발생한다.

제조 변동은, 전송 선로의 길이에 관계없이 일정하며, 여기서도, 10%의 제조 변동이 있었던 경우를 생각하면, 지연 시간은 10ns±1ns 변동되게 된다. 이 때의 양 신호의 타이밍 어긋남은 최대(최악의 경우) ±2ns로 된다. 따라서, 이러한 큰 타이밍 어긋남이 클럭 신호와 데이터 신호 사이에서 발생하면, 클럭 신호의 엣지에서 데이터 신호를 획득할 수 없으며, 또한, 다른 엣지에서 데이터 신호를 획득하기도 한다.

한편, 도 21에 도시한, 송신측 LSI(103)로부터는 클럭 신호는 송신되지 않고, 데이터 신호만을 수신측 LSI(104)로 전송하며, 수신측 LSI(104)에서 PLL 회로(105)에서, 데이터 신호에 따른 클럭 신호를 생성하는 구성에서는, 타이밍 어긋남의 문제는 없다.

그러나, PLL 회로(105)를 내장할 필요가 있기 때문에, 수신측 LSI(104)의 회로 규모가 필연적으로 커져, 소비 전력도 증가된다. 또한, PLL 회로(105)가 정확하게 동기하도록, 송신되는 데이터 신호는 일정한 시간 간격 이내에 변화점을 가질 필요가 있다. 그 때문에, 변화가 적은 데이터 신호를 송신하는 경우에는, 동기 검출용의 변화점을 추가하여 송수신하는 신호 처리가 별도로 필요하게 된다.

본 발명은, 상기 문제점을 감안하여 이루어진 것으로서, 그 목적은, 2개의 논리 회로 사이에서, 한쪽으로부터 다른쪽으로 클럭 신호에 동기한 논리 데이터 신호를 전송하는 경우에, 수신측의 논리 회로에, PLL 회로와 같은 복잡한 동기 회로를 필요로 하지 않아, 수신측의 셋업/홀드 시간의 제약으로부터 벗어날 수 있는 신호 전송 시스템 등을 제공하는 것에 있다.

상기한 목적을 달성하기 위해, 본 발명에 따른 신호 전송 방법은, 2개의 논리 회로 사이에서, 한쪽으로부터 다른쪽으로 클럭 신호에 동기한 논리 데이터 신호를 전송하는 경우에, 송신측에서 클럭 신호와 논리 데이터 신호를 다치 논리 신호로 합성하여 출력하고, 수신측에서 그 다치 논리 신호를 원래의 클럭 신호와 원래의 논리 데이터 신호로 분리하는 것을 특징으로 한다.

이에 따르면, 클럭 신호와 논리 데이터 신호를 일체화하여 1개의 전송 선로로 송신하기 때문에, 클럭 신호와 논리 데이터 신호 사이에서 전송 선로가 다른 것에 기인하는 타이밍 어긋남이 없어진다.

그 결과, 수신측의 논리 회로에 PLL 회로와 같은 복잡한 동기 회로를 필요로 하지 않아, 수신측의 셋업/홀드 시간의 제약으로부터 벗어날 수 있으며, 금후 더욱 고속화되는 클럭 신호의 고속화 및 전송 선로의 장대화에 대응 가능해진다.

본 발명의 논리 회로는, 클럭 신호와 그 클럭 신호에 동기한 논리 데이터 신호를 다른 논리 회로로 송신하는 논리 회로로서, 1개의 클럭 신호와 그 클럭 신호에 동기한 1개 또는 복수의 논리 데이터 신호를 1개의 다치 논리 신호로 합성하는 합성 수단을 적어도 하나 구비하고 있는 것을 특징으로 한다.

이에 따르면, 합성 수단이, 1개의 클럭 신호와 그 클럭 신호에 동기한 1개 또는 복수의 논리 데이터 신호를 1개의 다치 논리 신호로 합성하도록 되어 있기 때문에, 이러한 논리 회로로부터 전송되는 클럭 신호와 논리 데이터 신호 사이에서는, 전송 선로가 다른 것에 기인하는 타이밍 어긋남이 없어진다.

그 결과, 이미 신호 전송 방법으로서 설명한 바와 같이, 그 논리 회로를, 클럭 신호와 논리 데이터 신호의 송신측 논리 회로로 하고, 후술하는 본 발명의 수신측에 적합한 논리 회로와 조합함으로써, 금후 더욱 고속화되는 클럭 신호의 고속화 및 전송 선로의 장대화에 대응 가능해진다.

또한, 1개의 클럭 신호와 복수의 논리 데이터 신호를 합성하는 경우에는, 1개의 클럭 신호와 1개의 논리 데이터 신호를 합성하는 경우보다, 논리 데이터 신호의 전송 효율이 높아진다.

본 발명의 논리 회로는, 다른 논리 회로로부터 송신되는, 1개의 클럭 신호와 그 클럭 신호에 동기하는 1개 또는 복수의 논리 데이터 신호가 합성된 다치 논리 신호를, 원래의 1개의 클럭 신호와 원래의 1개 또는 복수의 논리 데이터 신호로 분리하는 분리 수단을 적어도 1개 구비하는 것을 특징으로 한다.

이에 따르면, 분리 수단이, 1개의 클럭 신호와 그 클럭 신호에 동기한 1개 또는 복수의 논리 데이터 신호가 1개의 다치 논리 신호로 합성된 것을, 원래의 1개의 클럭 신호와 원래의 1개 또는 복수의 논리 데이터 신호로 분리하도록 되어 있기 때문에, 이러한 논리 회로에 의해 수신되는 클럭 신호와 논리 데이터 신호 사이에서는, 전송 선로가 다른 것에 기인하는 타이밍 어긋남이 없어진다.

그 결과, 이미 신호 전송 방법으로서 설명한 바와 같이, 그 논리 회로를, 클럭 신호와 논리 데이터 신호의 수신측 논리 회로로 하고, 상술한 본 발명의 송신측에 적합한 논리 회로와 조합함으로써, 금후 더욱 고속화되는 클럭 신호의 고속화 및 전송 선로의 장대화에 대응 가능해진다.

본 발명의 신호 전송 시스템은, 상기한 송신측 논리 회로로 되는 본 발명의 논리 회로와, 상기한 수신측 논리 회로로 되는 본 발명의 논리 회로로 이루어지는 것을 특징으로 한다.

이미 설명한 바와 같이, 이에 따르면, 클럭 신호와 논리 데이터 신호를 일체화하여 1개의 전송 선로로 송신하기 때문에, 클럭 신호와 논리 데이터 신호 사이에서, 전송 선로가 다른 것에 기인하는 타이밍 어긋남이 없어진다.

본 발명의 액정 구동 장치는, 클럭 신호를 포함하는 제어 신호 및 디지털 표시 데이터 신호를 출력하는 컨트롤 회로와, 그 컨트롤 회로로부터 출력된 제어 신호 및 디지털 표시 데이터 신호가 입력되는 소스 드라이버 회로를 구비한 액정 구동 장치에서, 상기 컨트롤 회로에, 상기한 송신측 논리 회로로 되는 본 발명의 논리 회로가 이용됨과 함께, 소스 드라이버 회로에, 상기한 수신측 논리 회로로 되는 본 발명의 논리 회로가 이용되고 있는 것을 특징으로 한다.

액정 구동 장치는, 액정 패널의 대형화 등에 의해, 점점 더 구동 주파수가 높아지는 방향에 있다. 또한, 협소한 프레임화 등의 필요성에 대응하기 위해, 액정 구동 장치를 구성하는 소스 드라이버 회로 등의 반도체 장치의 어스펙트비도 점점 더 커지며, 또한, 반도체 장치간을 연결하는 전송 선로도 장대화되고 있다.

따라서, 이미 설명한 본 발명의 신호 전송 방법을 실현하는 상기한 본 발명의 논리 회로를 적절하게 탑재하여 본 발명의 신호 전송 시스템을 채용함으로써, 이러한 액정 패널의 대형화 등에 의한 구동 주파수의 고속화나 전송 선로의 장대화에 대응 가능한 우수한 액정 구동 장치를 실현할 수 있다.

본 발명의 또 다른 목적, 특징, 및 우수한 점은, 이하에 설명하는 기재에 의해 충분히 이해될 것이다. 또한, 본 발명의 이익은, 첨부 도면을 참조한 다음의 설명으로 명백해질 것이다.

본 발명의 신호 전송 방법은, 2개의 논리 회로 사이에서, 한쪽으로부터 다른쪽으로 클럭 신호에 동기한 논리 데이터 신호를 전송하는 경우에, 송신측에서 클럭 신호와 논리 데이터 신호를 다치 논리 신호로 합성하여 출력하고, 수신측에서 그 다치 논리 신호를 클럭 신호와 논리 데이터 신호로 분리하는 것을 특징으로 한다.

이하, 이 신호 전송 방법을 실현하는, 송신측의 논리 회로, 수신측의 논리 회로, 및 이들로 이루어지는 신호 전송 시스템, 및 본 발명의 신호 전송 방법이 적용된 액정 구동 장치에 대하여 설명한다.

〔실시 형태1〕

본 발명에 따른 일 실시 형태를 도 1∼도 4에 기초하여 설명하면, 이하와 같다.

도 1은 본 실시 형태에서의 신호 전송 시스템의 개략을 도시하는 구성도이다. 이 도면에 도시한 바와 같이, 여기서는, 신호 전송 시스템을 구성하는 송신측 논리 회로와 수신측 논리 회로가, 각각 다른 LSI에 탑재되어 있는 경우를 예시한다. 단, 송신측 논리 회로와 수신측 논리 회로는, 동일한 LSI 상에 탑재되어 있는 구성이어도 된다.

송신측 논리 회로를 탑재한 송신측 LSI(2)는, 클럭 신호와 그 클럭 신호에 동기한 논리 데이터 신호(이하, 간단하게 데이터 신호)를, 수신측 논리 회로를 탑재한 수신측 LSI(3)로 전송하는 것이다. 또한, 수신측 LSI(3)는, 송신측 LSI(2)로부터 송신되어 온 클럭 신호와 그 클럭 신호에 동기한 데이터 신호를 수신하는 것이다.

이러한 신호 전송 시스템에서, 그 주목해야 할 점은, 상기 송신측 LSI(2)에, 전송해야 할 데이터 신호와 클럭 신호를 1개의 다치 논리 신호로 합성하는 합성부(제1 합성 수단)(4)가 형성되어 있고, 또한, 수신측 LSI(3)에, 송신측 LSI(2)로부터 전송되어 온 다치 논리 신호를 원래의 클럭 신호와 데이터 신호로 분리하는 분리부(제1 분리 수단)(5)가 형성되어 있는 점이다.

이에 의해, 전송해야 할 데이터 신호와 클럭 신호는, 송신측 LSI(2)에서 1개의 다치 논리 신호로 합성되어, 1개의 합성 신호 전송 선로를 통해 수신측 LSI(3)로 출력되고, 수신측 LSI(3)에서, 원래의 데이터 신호와 클럭 신호로 복원된다.

또한, 여기서는, 클럭 신호와 합성되는 데이터 신호를 1개로 하고 있지만, 복수이어도 되며, 이것에 대해서는 실시 형태3에서 후술한다. 또한, 데이터 신호는 3치 이상의 다치 논리 데이터이어도 된다. 또한, 송신측 LSI(2) 및 수신측 LSI(3)에서, 합성부(4) 및 분리부(5)를 1개 포함하는 구성을 예시하고 있지만, 데이터 신호가 복수 있는 경우에는, 합성부(4) 및 분리부(5)는 복수 형성되어 있어도 되며, 이것에 대해서는 실시 형태4에서 후술한다.

도 2의 (a)∼도 2의 (c)에, 상기 신호 전송 시스템에서 취급되는 각 신호 파형도를 도시한다. 도 2의 (a)∼도 2의 (c)에서는, 클럭 신호(CK)와 합성되는 데이터 신호(DATA)로서 2치의 디지털 신호를 예로 들어, 전압 신호(전압 파형)로 전송하는 경우를 도시하고 있다. 전압 신호는, CMOS의 논리 회로에서 용이하게 실현할 수 있어, 회로 설계가 용이하다고 하는 이점이 있다. 또한, 신호는 전류 신호이어도 되며, 이에 대해서는 실시 형태2에서 후술한다. 또한, 이후의 설명에서, 데이터 신호의 논리 레벨 "H"를 "1", "L"을 "0"으로 한다.

도 2의 (a)는 전송되는 2치의 데이터 신호와 클럭 신호를 도시하고 있다. 이러한 2치의 데이터 신호와 동일하게 2치의 클럭 신호를 1개의 다치 논리 신호로 합성하기 위해서는, 신호 강도(여기서는 전압)는 3치 필요하다.

그 때문에, 합성부(4)는 3단의 신호 강도를 갖고 있다. 합성부(4)는, 클럭 신호의 1주기에 상당하는 기본 구간의 파형의 후반("H")에서, 반드시 신호 강도 1을 내도록 설정되어 있다. 또한, 합성부(4)는, 기본 구간의 전반("L")에서는, 신호 강도 2 혹은 신호 강도 3을, 합성하는 2치의 데이터 신호가 갖고 있는 "1"/"0"의 논리값에 따라 출력하도록 설정되어 있다. 여기서는, 데이터 신호가 "1"인 경우에, 신호 강도 2를 출력하고, 데이터 신호가 "0"인 경우에, 신호 강도 3을 출력하도록 설정되어 있다.

합성부(4)가 이와 같이 설정됨으로써, 합성 후의 신호 파형은, 도 2의 (b)에 도시한 바와 같이, 클럭 신호의 1주기를 전반과 후반으로 2분할한 경우, 전반에서는, 2치의 데이터 신호의 "1"/"0"에 따라, 신호 강도 2 혹은 신호 강도 3 중 어느 하나의 값을 취하고, 후반에서는 반드시 신호 강도 1을 취하는 3치의 다치 논리 신호(이하, 3치 신호라고 칭하는 경우도 있음)로 된다.

도 3에, 이러한 3치의 다치 논리 신호를 출력하는 합성부(4)의 일 구성예를 도시한다. 신호 강도 1(VDD, 신호 강도원)은 스위치 SW1을 통해 출력 단자 T1(출력부)에 접속되어 있고, 그 스위치 SW1은 클럭 신호(CK)가 "H"일 때에만 온된다. 이에 의해, 출력 단자 T1의 출력 신호는, 클럭 신호가 "H"로 되는 1주기의 후반에서 신호 강도 1로 된다.

신호 강도 2(1/2 VDD, 신호 강도원)는, 스위치 SW3 및 스위치 SW2를 통해 출력 단자 T1에 접속되어 있다. 스위치 SW3은 데이터 신호(DATA)가 "1"일 때 온되 고, 스위치 SW2는 클럭 신호의 반전 신호(CK 바)가 "H"일 때, 즉 클럭 신호가 "L"일 때 온된다. 이에 의해, 출력 단자 T1의 출력 신호는, 클럭 신호가 "L"로 되는 1주기의 전반에서, 또한, 데이터 신호가 "1"일 때에 신호 강도 2로 된다.

신호 강도 3(GND)은, 스위치 SW4 및 상기 스위치 SW2를 통해 출력 단자 T1에 접속되어 있다. 스위치 SW4는, 데이터 신호의 반전 신호(DATA 바)가 "1"일 때, 즉 데이터 신호가 "0"일 때 온된다. 이에 의해, 출력 단자 T1의 출력 신호는, 클럭 신호가 "L"로 되는 1주기의 전반에서, 또한, 데이터 신호가 "0"일 때에 반드시 신호 강도 3으로 된다.

한편, 수신측 LSI(3)측의 분리부(5)는, 도 1에 도시한 바와 같이, 3치의 합성 신호를 각각 수신하는 클럭 검출 회로(7) 및 데이터 검출 회로(6)와, 데이터 검출 회로(6)로부터의 출력 신호(데이터 검출 회로 출력, 논리값 복원 데이터 신호) B가 입력되는 지연 회로(8)와, 그 지연 회로(8)로부터의 출력 신호(지연 회로 출력) C 및 상기 클럭 검출 회로(7)로부터의 출력 신호(클럭 검출 회로 출력) A가 각각 입력되는 래치 회로(9)로 이루어진다.

클럭 검출 회로(7)는, 신호 강도가 1일 때만 그 출력이 "H"로 되고, 그 밖의 경우에는 "L"을 출력하도록 설정되어 있다. 따라서, 이 클럭 검출 회로(7)의 출력 신호 A는, 도 2의 (c)에 도시한 바와 같이, 송신측 LSI(2)에서, 3치 신호에 합성되기 전의 클럭 신호(도 2의 (a) 참조)와 등가로 된다.

한편, 데이터 검출 회로(6)는, 신호 강도가 3일 때만 그 출력이 "0"으로 되고, 그 밖의 경우에는 "1"을 출력하도록 설정되어 있다. 따라서, 이 데이터 검출 회로(6)의 출력 신호 B는, 도 2의 (c)에 도시한 바와 같이, 클럭 검출 회로 출력 A가 "L"인 동안만, 송신측 LSI(2)에서, 3치 신호에 합성되기 전의 데이터 신호(도 2의 (a) 참조)에 대응한 값을 포함하며, 클럭 검출 회로 출력 A가 "H"인 동안에는 항상 "1"로 된다.

지연 회로(8)는, 데이터 검출 회로 출력 B와 클럭 검출 회로 출력 A와의 타이밍을 적절하게 하기 위한 회로이다. 래치 회로(9)는, 지연 회로 출력 C를 클럭 검출 회로 출력 A로 래치하는 것이다.

여기서, 데이터 검출 회로(6)의 출력 신호 B를 그 상태 그대로 래치 회로(9)에 입력시킬 수도 있지만, 데이터 검출 회로(6)의 출력 신호 B와 클럭 검출 회로(7)의 출력 신호 A와의 엣지는 중첩되어 있다. 엣지가 중첩되어 있으면, 래치 회로(9)에서 논리 오동작이 발생하기 쉬워진다. 따라서, 지연 회로(8)를 설치하여, 도 2의 (c)에 도시한 바와 같이, 데이터 검출 회로(6)의 출력 신호 B를 일정 시간 지연시켜 지연 회로 출력 C로 하여, 엣지가 클럭 검출 회로(7)의 출력 신호 A의 엣지와 중첩되지 않도록 하고 있다.

래치 회로(9)에서, 지연 회로 출력 C가 클럭 검출 회로 출력 A를 클럭 신호로 하여 래치됨으로써, 래치 회로(9)의 출력 신호(DFF 출력)는, 도 2의 (c)에 도시한 바와 같이, 송신측 LSI(2)에서, 3치 신호에 합성되기 전의 데이터 신호(도 2의 (a) 참조)와 파형을 포함하여 논리적으로 등가로 되며, 복원한 클럭 신호(클럭 검출 회로 출력 A)와 함께, 분리부(5)로부터 출력된다.

도 4에, 상기 데이터 검출 회로(6) 및 클럭 검출 회로(7)의 일 구성예를 도 시한다.

데이터 검출 회로(6) 및 클럭 검출 회로(7)는, 모두 전압 비교기(연산 증폭기)(10)로 구성되어 있다. 전압 비교기(10)는, 입력 전압과 임계값 전압을 비교하여, 입력 전압쪽이 높은 경우에 "1"("H")을 출력하고, 입력 전압쪽이 작은 경우에, "0"("L")을 출력하는 것이다. 클럭 검출 회로(7)에서는, 신호 강도 1과 신호 강도 2 사이의 전압이 임계값 전압으로서 설정되어 있다(도 2의 (b) 참조). 또한, 데이터 검출 회로(6)에서는, 신호 강도 2와 신호 강도 3 사이의 전압이 임계값 전압으로서 설정되어 있다(도 2의 (b) 참조).

또한, 지연 회로(8) 및 래치 회로(9)는 모두 주지의 회로 기술이기 때문에, 여기서는 구체적인 회로예는 생략한다.

이상과 같이, 본 실시 형태의 신호 전송 시스템에서는, 송신측 LSI(2)가 합성부(4)에서, 전송해야 할 데이터 신호와 클럭 신호를 1개의 다치 논리 신호로 합성하여 1개의 합성 신호 전송 선로를 통해 수신측 LSI(3)으로 출력하고, 수신측 LSI(13)에서는, 전송되어 온 다치 논리 신호를 분리부(5)에서, 원래의 클럭 신호와 데이터 신호로 분리하도록 되어 있다.

이에 의해, 클럭 신호와 데이터 신호 사이에, 각각의 전송 선로로 전송한 경우에 발생하는, 제조 변동을 원인으로 하는 타이밍 어긋남이 없어진다. 그 결과, 수신측에, PLL 회로와 같은 복잡한 동기 회로를 필요로 하지 않아, 수신측 LSI(3)에서는, 셋업/홀드 시간의 제약으로부터 벗어날 수 있어, 클럭 신호가 점점 더 고속화되어도, 타이밍의 설계 마진을 확보할 수 있다.

또한, 여기서 설명한 바와 같이, 송신측 논리 회로와 수신측 논리 회로가, 다른 LSI(2, 3)에 탑재된 구성에서는, 전송 선로가 필연적으로 길어져, 클럭 신호와 데이터 신호를 각각의 전송 선로를 통해 전송할 경우, 양 신호 사이에서의 타이밍의 어긋남이 커지기 쉬어진다.

그러나, 본 실시 형태의 신호 전송 시스템을 채용함으로써, 전송 선로가 장대화되어, 제조 변동을 원인으로 하는 타이밍 어긋남에 의한 영향이 증대되는 방향으로 진행되어도, 수신측 LSI(3)에서, 타이밍 마진을 지나치게 넓게 확보하지 않고, 클럭 신호의 소정의 엣지에서 데이터 신호를 획득할 수 있다.

또한, 여기서 설명한 합성부(4)나 분리부(5)의 각 회로 구성은, 어디까지나 일례이며, 이것에 한정되는 것은 아니다.

또한, 특히, 분리부(5)에서, 여기서는, 데이터 검출 회로(6)의 출력측에 지연 회로(8)를 설치하였다. 그러나, 상술한 바와 같이, 지연 회로(8)를 설치하는 목적은, 데이터 검출 회로(6)의 출력 신호 B와 클럭 검출 회로(7)의 출력 신호 A와의 사이에서, 엣지끼리 중첩되지 않도록 타이밍을 어긋나게 하는 것이다. 따라서, 예를 들면, 클럭 검출 회로(7)의 출력측에 설치해도 되고, 그 밖에, 데이터 검출 회로(6)나 클럭 검출 회로(7)의 입력측에 지연 회로(8)를 설치하는 구성으로 해도 된다. 다시 말하면, 지연 회로(8)의 수는 복수이어도 된다. 단, 입력측에 지연 회로(8)를 설치한 경우, 3치 신호를 지연시키게 되기 때문에, 지연 회로(8)는 아날로그 회로로 되어, 지연 시간의 설계가 약간 어렵게 된다.

〔실시 형태2〕

본 발명에 따른 그 밖의 일 실시 형태를 도 5∼도 7에 기초하여 설명하면, 이하와 같다. 또한, 설명의 편의상, 실시 형태1에서 이용한 부재와 동일한 기능을 갖는 부재에는 동일한 부호를 붙이고 설명을 생략한다.

실시 형태1에서는, 송신측 LSI(2)에서 전송해야 할 데이터 신호와 클럭 신호를 1개의 다치 논리 신호로 합성하여 1개의 합성 신호 전송 선로를 통해 수신측 LSI(3)로 출력하고, 수신측 LSI(3)에서 원래의 클럭 신호와 데이터 신호로 분리하는데 있어서, 다치 논리 신호를 전압 신호(전압 파형)로 하고, 신호 강도를 전압값으로 하였다.

전압 신호는, CMOS의 논리 회로에서 용이하게 실현할 수 있어, 회로 설계가 용이하다고 하는 이점이 있다. 한편, 전류 신호는, CMOS 소자의 정전류 동작을 이용하여 용이하게 구성할 수 있어, 전압 진폭이 거의 없는 신호 전송을 실현할 수 있기 때문에, 불필요한 복사의 저감이 가능해지는 이점이 있다.

따라서, 본 실시 형태의 신호 전송 시스템은, 실시 형태1에 비해, 다치 논리 신호를 전압 신호로부터 전류 신호로 변경하고, 신호 강도를 전압값으로부터 전류값으로 변경한 구성으로 하고 있다.

이 경우, 3치 신호에서의 3개의 신호 강도와, 클럭 신호 및 데이터 신호에서의 "1"/"0"의 의미 부여를 실시 형태1과 동일하게 하면, 본 실시 형태의 신호 전송 시스템에서 취급되는 신호는, 실시 형태1에 비해, 신호 강도가 전압값으로부터 전류값으로 변경될 뿐이며, 신호 파형 자체가 도 2의 (a)∼도 2의 (c)에 도시한 신호 파형과 동일해진다.

따라서, 이하에서는, 설명을 간략화하기 위해, 다치 논리 신호가 전압 신호로부터 전류 신호로 변경됨으로써, 실시 형태1과 비교하여 변경되는 회로 구성에 대해서만 설명한다.

도 5는 본 실시 형태에서의 신호 전송 시스템의 개략을 도시하는 구성도이다. 이 도면으로부터 알 수 있는 바와 같이, 다치 논리 신호를 전류 신호로 한 경우, 수신측 LSI(13)의 분리 회로(15)에, 입력 전류와 동일한 출력 전류를 발생하는 전류 미러 회로(20)가 새롭게 추가된다. 또한, 송신측 LSI(12)의 합성부(제1 합성 수단)(14)와, 수신측 LSI(13)의 분리부(제1 분리 수단)(15)에서의 데이터 검출 회로(16) 및 클럭 검출 회로(17)가, 신호 강도가 전압값으로부터 전류값으로 변경된 회로 구성으로 어레인지된다.

도 6에, 전류 신호인 3치의 다치 논리 신호를 출력하는 합성부(14)의 일 구성예를 도시한다. 신호 강도 1(전류값 5I, 신호 강도원)은, 스위치 SW5를 통해 출력 단자 T1에 접속되어 있다. 마찬가지로, 신호 강도 2(전류값 3I, 신호 강도원)는 스위치 SW6을 통해, 또한, 신호 강도 3(전류값 1I, 신호 강도원)은 스위치 SW7을 통해, 마찬가지로 출력 단자 T1에 접속되어 있다.

이들 3개의 스위치 SW5∼SW7은 조합 논리 회로(21)에 의해 개폐가 제어된다. 조합 논리 회로(21)에는, 데이터 신호(DATA)와 클럭 신호(CK)가 입력되어 있다.

조합 논리 회로(21)는, 클럭 신호가 "H"일 때에는 스위치 SW5만을 온시킨다. 이에 의해, 출력 단자 T1의 출력 신호는, 클럭 신호가 "H"로 되는 1주기의 후반에서 반드시 신호 강도 1로 된다.

그리고, 조합 논리 회로(21)는, 클럭 신호가 "L"일 때에는, 데이터 신호의 "1"/"0"에 따라 스위치 SW6 또는 스위치 SW7의 어느 한쪽을 온시키도록 동작한다. 상세하게는, 데이터 신호가 "1"일 때에 스위치 SW6을 온시키고, 데이터 신호가 "0"일 때에 스위치 SW7을 온시킨다. 이에 의해, 출력 단자 T1의 출력 신호는, 클럭 신호가 "L"로 되는 1주기의 전반에서, 데이터 신호가 "1"일 때에 신호 강도 2로 되고, 데이터 신호가 "0"일 때에 신호 강도 3으로 된다. 또한, 도 6에서는, 스위치 SW6이 온되어, 출력 단자 T1에 3I의 전류가 흐르는 경우를 도시하고 있다.

도 7에, 수신측 LSI(3)측의 분리부(15)에서의, 전류 미러 회로(20)를 통해 전류 신호인 3치의 다치 논리 신호를 각각 수신하는 클럭 검출 회로(17) 및 데이터 검출 회로(16)의 일 구성예를 도시한다. 도 7에서는, 입력 단자 T2에, 신호 강도 2의 전류 3I가 흐르는 경우를 도시하고 있다.

도 7에서는, 데이터 검출 회로(16) 및 클럭 검출 회로(17)는, 모두 I-V 변환 회로(18)로 이루어지는 구성을 도시하고 있다. I-V 변환 회로(18)는, 입력 전류의 방향에 따라, 전류가 유입될 때에는 논리 레벨 "1"("H"), 전류가 흘러 나갈 때에는 논리 레벨 "0"("L")의 전압 신호를 출력하는 것이다.

클럭 검출 회로(17)는, 입력되는 전류값의 신호 강도가 1일 때만 그 출력이 "H"로 되고, 그 밖의 경우에는 "L"을 출력하도록 설정되는 것이다. 따라서, 클럭 검출 회로(17)를 구성하는 I-V 변환 회로(18)의 입력측에는, 신호 강도 1과 신호 강도 2 사이의 전류값인 4I가 기준 전류로서 인가되어 있다(도 2의 (b) 참조).

이에 의해, 전류 미러 회로(20)로부터 클럭 검출 회로(17)로의 출력 전류가 신호 강도 1의 전류 5I인 경우에만, 기준 전류 4I에 대한 출력 전류 5I의 차의 전류 1I가 클럭 검출 회로(17)의 I-V 변환 회로(18)에 유입되기 때문에, 클럭 검출 회로(17)의 I-V 변환 회로(18)는 논리 레벨 "H"를 출력한다.

그 밖에, 전류 미러 회로(20)로부터 클럭 검출 회로(17)에의 출력 전류가 신호 강도 2, 3의 전류 3I, 1I인 경우에는, 기준 전류 4I에 대한 출력 전류 3I, 1I의 차의 전류 -1I, -3I가 클럭 검출 회로(17)의 I-V 변환 회로(18)에 유입된다, 즉 전류 1I, 3I가 클럭 검출 회로(17)의 I-V 변환 회로(18)로부터 흘러 나가기 때문에, 클럭 검출 회로(17)의 I-V 변환 회로(18)는 논리 레벨 "L"을 출력한다.

한편, 데이터 검출 회로(16)는, 입력되는 전류값의 신호 강도가 3일 때만 그 출력이 "0"으로 되고, 그 밖의 경우에는 "1"을 출력하도록 설정되는 것이다. 따라서, 데이터 검출 회로(16)를 구성하는 I-V 변환 회로(18)의 입력측에는, 신호 강도 2와 신호 강도 3 사이의 전류값인 2I가 기준 전류로서 인가되어 있다(도 2의 (b) 참조).

이에 의해, 전류 미러 회로(20)로부터 데이터 검출 회로(16)로의 출력 전류가 신호 강도 3의 전류 1I인 경우에만, 기준 전류 2I에 대한 출력 전류 1I의 차의 전류 -1I가 데이터 검출 회로(16)의 I-V 변환 회로(18)에 유입되는, 즉 전류 1I가 데이터 검출 회로(16)의 I-V 변환 회로(18)로부터 흘러 나가기 때문에, 데이터 검출 회로(16)의 I-V 변환 회로(18)는 논리 레벨 "0"을 출력한다.

그 밖에, 전류 미러 회로(20)로부터 데이터 검출 회로(16)로의 출력 전류가 신호 강도 1, 2의 전류 5I, 3I인 경우에는, 기준 전류 2I에 대한 출력 전류 5I, 3I 의 차의 전류 3I, 1I가 데이터 검출 회로(16)의 I-V 변환 회로(18)에 유입되기 때문에, 데이터 검출 회로(16)의 I-V 변환 회로(18)는 논리 레벨 "1"을 출력한다.

데이터 검출 회로(16) 및 클럭 검출 회로(17)의 출력측의 동작은, 도 1에서 설명한 실시 형태1의 분리 회로(5)와 동일하다

또한, 여기서는, 이 이상의 설명은 행하지 않지만, 다치 논리 신호가 전류 신호이며, 이것에 의한 차이 이외에는, 기본적으로 실시 형태1의 신호 전송 시스템과 동일하고, 클럭 신호와 합성하는 데이터 신호가 3치 이상이어도 되며, 또한, 지연 회로(8)를 설치하는 위치나 수도 적절하게 변경할 수 있다.

〔실시 형태3〕

본 발명에 따른 그 밖의 일 실시 형태를 도 8∼도 10에 기초하여 설명하면, 이하와 같다. 또한, 설명의 편의상, 실시 형태1, 2에서 이용한 부재와 동일한 기능을 갖는 부재에는 동일한 부호를 붙이고 설명을 생략한다.

실시 형태1, 2에서는, 송신측 LSI(2, 12)에서 전송해야 할 1개의 데이터 신호와 1클럭 신호를 1개의 다치 논리 신호로 합성하여 1개의 합성 신호 전송 선로를 통해 수신측 LSI(3, 13)로 출력하고, 수신측 LSI(3, 13)에서 원래의 클럭 신호와 데이터 신호로 분리하는 구성이었다.

이에 대하여, 본 실시 형태에서는, 복수의 데이터 신호와 1개의 클럭 신호를 합성하여 다치 논리 신호로 하는 구성을 나타낸다. 또한, 여기서는, 각각 2치의 논리 레벨인 2개의 데이터 신호1, 2를 1개의 클럭 신호와 합성하는 경우를 예를 들어 도시하지만, 상술한 바와 같이, 데이터 신호는 3치 이상이어도 되며, 합성하는 데이터 신호가 3개 이상이어도 된다.

송신측 논리 회로를 탑재한 송신측 LSI(32)는, 클럭 신호(CK)와 그 클럭 신호에 동기한 데이터 신호1(DATA1)과 데이터 신호2(DATA2)를, 수신측 논리 회로를 탑재한 수신측 LSI(33)로 전송하는 것으로서, 그 주목해야 할 구성으로서, 합성부(제2 합성 수단)(34)를 구비하고 있으며, 전송해야 할 데이터 신호1, 2와 클럭 신호를 1개의 다치 논리 신호로 합성하여 출력하도록 되어 있다.

한편, 수신측 LSI(33)는, 클럭 신호와 그 클럭 신호에 동기한 데이터 신호1과 데이터 신호2를 수신하는 것으로서, 그 주목해야 할 구성으로서, 분리부(제2 분리 수단)(35)를 구비하고 있으며, 전송해야 할 데이터 신호1, 2와 클럭 신호가 합성된 다치 논리 신호를 수신하여, 원래의 데이터 신호1, 2와 클럭 신호로 분리하도록 되어 있다.

도 9의 (a)∼도 9의 (c)에, 본 신호 전송 시스템에서 취급되는 각 신호 파형도를 도시한다. 도 9의 (a)∼도 9의 (c)에서는, 클럭 신호(CK)와 합성되는 데이터 신호1, 2로서 2치의 디지털 신호를 예로 들어, 전압 신호(전압 파형)로 전송하는 경우를 도시하고 있다. 또한, 여기서는, 실시 형태1과 동일하게, 다치 논리 신호를 전압 신호로 한 경우에 대해 설명하지만, 실시 형태2에서 설명한 바와 같이, 신호는 전류 신호이어도 된다.

2개의 2치의 데이터 신호와 1개의 2치의 클럭 신호를 1개의 다치 논리 신호로 합성하는 데에는, 신호 강도(여기서는 전압)는 4치 필요하다.

그 때문에, 합성부(34)는 4단의 신호 강도를 갖고 있다. 합성부(34)는, 클 럭 신호의 1주기에 상당하는 기본 구간의 파형의 전반("L")에서는, 신호 강도 3 혹은 신호 강도 4를, 합성하는 2치의 데이터 신호1이 갖고 있는 "1"/"0"의 논리값에 따라 출력하도록 설정되어 있다. 여기서는, 데이터 신호1이 "1"인 경우에, 신호 강도 3을 출력하고, 데이터 신호1이 "0"인 경우에, 신호 강도 4를 출력하도록 설정되어 있다.

또한, 합성부(34)는, 기본 구간의 파형의 후반("H")에서는, 신호 강도 1 혹은 신호 강도 2를, 합성하는 2치의 데이터 신호2가 갖고 있는 "1"/"0"의 논리값에 따라 출력하도록 설정되어 있다. 여기서는, 데이터 신호2가 "1"인 경우에, 신호 강도 1을 출력하고, 데이터 신호2가 "0"인 경우에, 신호 강도 2를 출력하도록 설정되어 있다.

합성부(34)가 이와 같이 설정됨으로써, 합성 후의 신호 파형은, 도 9의 (a)에 도시한 바와 같이, 클럭 신호의 1주기를 전반과 후반으로 2분할한 경우, 전반에서는, 2치의 데이터 신호1의 "1"/"0"에 따라 신호 강도 3 혹은 신호 강도 4 중 어느 하나의 값을 취하고, 후반에서는, 2치의 데이터 신호2의 "1"/"0"에 따라 신호 강도 1 혹은 신호 강도 2 중 어느 하나의 값을 취한다.

도 10에, 이러한 4치의 다치 논리 신호를 출력하는 합성부(34)의 일 구성예를 도시한다. 신호 강도 1은 스위치 SW13 및 스위치 SW11을 통해 출력 단자 T1에 접속되어 있다. 스위치 SW13은 데이터 신호2가 "1"일 때 온되고, 스위치 SW11은 클럭 신호가 "H"일 때 온된다. 이에 의해, 출력 단자 T1의 출력 신호는, 클럭 신호가 "H"로 되는 1주기의 후반에서, 또한, 데이터 신호2가 "1"일 때에 신호 강도 1 로 된다.

한편, 신호 강도 2는, 스위치 SW14 및 스위치 SW11을 통해 출력 단자 T1에 접속되어 있다. 스위치 SW14는, 데이터 신호2의 반전 신호(DATA2 바)가 "1"일 때, 즉, 데이터 신호2가 "0"일 때 온되고, 스위치 SW11은 클럭 신호가 "H"일 때 온된다. 이에 의해, 출력 단자 T1의 출력 신호는, 클럭 신호가 "H"로 되는 1주기의 후반에서, 또한, 데이터 신호2가 "0"일 때에 신호 강도 2로 된다.

신호 강도 3은, 스위치 SW15 및 스위치 SW12를 통해 출력 단자 T1에 접속되어 있다. 스위치 SW15는 데이터 신호1이 "1"일 때 온되고, 스위치 SW12는 클럭 신호의 반전 신호(CK 바)가 "H"일 때, 즉, 클럭 신호가 "L"일 때 온된다. 이에 의해, 출력 단자 T1의 출력 신호는, 클럭 신호가 "L"로 되는 1주기의 전반에서, 또한, 데이터 신호1이 "1"일 때에 신호 강도 3으로 된다.

신호 강도 4는 스위치 SW16 및 스위치 SW12를 통해 출력 단자 T1에 접속되어 있다. 스위치 SW16은, 데이터 신호1의 반전 신호(DATA1 바)가 "1"일 때, 즉, 데이터 신호1이 "0"일 때 온되고, 스위치 SW12는 클럭 신호의 반전 신호(CK 바)가 "H"일 때, 즉, 클럭 신호가 "L"일 때 온된다. 이에 의해, 출력 단자 T1의 출력 신호는, 클럭 신호가 "L"로 되는 1주기의 전반에서, 또한, 데이터 신호1이 "0"일 때에 신호 강도 4로 된다.

한편, 수신측 LSI(33)측의 분리부(35)는, 도 8에 도시한 바와 같이, 4치의 다치 논리 신호를 2개의 데이터 신호1, 2로 각각 분리하기 위해, 제1 및 제2 데이터 검출 회로(36a, 36b) 2개를 구비하고 있으며, 4치의 다치 논리 신호는, 이들 2 개의 데이터 검출 회로(36a, 36b)와, 클럭 검출 회로(37)에 입력되도록 되어 있다.

그리고, 제1 데이터 검출 회로(36a)의 후단에는 지연 회로(38a)와 래치 회로(39a)가 설치되고, 마찬가지로, 제2 데이터 검출 회로(36b)의 후단에는 지연 회로(38b)와 래치 회로(39b)가 설치되어 있다.

클럭 검출 회로(37)는, 신호 강도가 1, 2일 때에 출력이 "H"로 되고, 신호 강도가 3, 4일 때에 "L"를 출력하도록 설정되어 있다. 즉, 실시 형태1에서 도 4에 도시한 전압 비교기(10)로 구성하는 경우에는, 임계값 전압을 신호 강도 2와 신호 강도 3 사이의 전압값으로 설정하면 된다. 이에 의해, 이 클럭 검출 회로(37)의 출력 신호 A는, 도 9의 (b)에 도시한 바와 같이 되며, 합성되기 전의 클럭 신호와 등가로 된다.

한편, 제1 데이터 검출 회로(36a)는, 신호 강도가 4일 때만 그 출력이 "0"으로 되고, 그 밖의 경우에는 "1"을 출력하도록 설정되어 있다. 따라서, 이 데이터 검출 회로(36a)의 출력 신호 Ba는, 도 9의 (b)에 도시한 바와 같이, 클럭 검출 회로 출력 A가 "L"일 때만, 송신측 LSI(32)에서, 4치 신호에 합성되기 전의 데이터 신호1에 대응한 값을 포함하며, 클럭 검출 회로 출력 A가 "H"인 동안에는 항상 "1"로 된다.

또한, 제2 데이터 검출 회로(36b)는, 신호 강도가 1일 때만 그 출력이 "1"로 되고, 그 밖의 경우에는 "0"을 출력하도록 설정되어 있다. 따라서, 이 데이터 검출 회로(36b)의 출력 신호 Bb는, 도 9의 (b)에 도시한 바와 같이, 클럭 검출 회로 출력 A가 "H"인 동안에만, 송신측 LSI(32)에서, 4치 신호에 합성되기 전의 데이터 신호2에 대응한 값을 포함하며, 클럭 검출 회로 출력 A가 "L"인 동안에는 항상 "0"으로 된다.

이들 2개의 데이터 검출 회로(36a, 36b)의 각 출력 신호 Ba, Bb는, 각각의 지연 회로(38a·38b)에서 지연되며, 각각의 래치 회로(39a·39b)에서, 클럭 검출 회로(37)의 출력 신호 A로 래치된다.

각 래치 회로(39a, 39b)의 출력 신호는, 도 9의 (c)에 도시한 바와 같이, 송신측 LSI(32)에서, 4치 신호에 합성되기 전의 2개의 데이터 신호와 파형을 포함하여 논리적으로 등가로 되며, 복원한 클럭 신호(클럭 검출 회로 출력 A)와 함께 분리부(35)로부터 출력된다.

또한, 도 8에서는, 래치 회로(39b)의 클럭 신호 입력단에 인버터를 설치하여, 2개의 데이터 검출 회로 출력 Ba, Bb를 서로 역상의 클럭 신호로 래치하는 구성으로 되어 있지만, 이 후에 다시 래치 회로(도시 생략)를 추가하여 데이터 신호1, 2를 동상의 클럭 신호에 동기시키는 것은 용이하다.

또한, 합성해야 할 데이터 신호를 더 추가하기 위해서는, 다치 논리 신호를 취할 수 있는 신호 강도를 증가시킴으로써 실현 가능하다.

예를 들면, 합성해야 할 데이터 신호가 3개인 경우에는, 신호 강도를 6치로 하고, 신호 강도 1, 2를 데이터 신호1의 "1"/"0"에 대응시키며, 신호 강도 3, 4를 데이터 신호2의 "1"/"0"에 대응시키고, 또한, 신호 강도 5, 6을 데이터 신호3의 "1"/"0"에 대응시킨다. 그리고, 기본 구간의 전반("L")에서는, 신호 강도 3∼6 중 어느 하나를 출력하고, 기본 구간의 후반("H")에서는, 신호 강도 1 또는 2를 출력 하도록 설정한다.

이에 의해, 1개의 클럭 신호와 3개의 데이터 신호를 6치의 다치 논리 신호로 합성할 수 있음과 함께, 신호 강도에 기초하여, 6치의 다치 논리 신호를 1개의 클럭 신호와 3개의 데이터 신호로 분리할 수 있다.

또한, 상술한 바와 같이, 데이터 신호의 수가 홀수인 경우에는, 기본 구간의 전반과 후반에서는, 출력하는 신호 강도의 수에 차가 발생한다. 한편, 데이터 신호의 수가 짝수인 경우에는, 기본 구간의 전반과 후반에서는, 출력하는 신호 강도의 수가 동일해진다. 따라서, 회로로서의 실현 용이성을 고려하면, 합성해야 할 데이터 신호의 수는 짝수개인 것이 바람직하다.

〔실시 형태4〕

본 발명에 따른 그 밖의 일 실시 형태를 도 11∼도 13에 기초하여 설명하면, 이하와 같다. 또한, 설명의 편의상, 실시 형태1∼3에서 이용한 부재와 동일한 기능을 갖는 부재에는 동일한 부호를 붙이고 설명을 생략한다.

실시 형태1∼3에서는, 송신측 LSI(2, 12, 32)에서, 1개 혹은 복수의 전송해야 할 데이터 신호를 클럭 신호와 합성하여 1개의 다치 논리 신호를 생성하고, 이 다치 논리 신호를 1개의 합성 신호 전송 선로를 통해 수신측 LSI(3, 13, 33)로 출력하며, 수신측 LSI(3, 13, 33)에서 원래의 클럭 신호와 원래의 1개 또는 복수의 데이터 신호로 분리하는 구성을 예시하였다.

여기서는, 보다 구체적으로, 송신측 LSI로부터 수신측 LSI로 전송해야 할 데이터 신호가 더 많이 있는 경우의 신호 전송 시스템의 적합한 구성을 도시한다.

도 11의 신호 전송 시스템에서는, 송신측 LSI(42)로부터 수신측 LSI(43)로 전송해야 할 데이터 신호가, 데이터 신호1∼n으로 n개인 경우에, 합성 회로(4)와 분리 회로(5)를 각각 n개씩 탑재하여, n개인 데이터 신호 모두를 각각의 동기하는 클럭 신호(공통)와 합성하여 다치 논리 신호로서 전송하도록 되어 있다.

이러한 구성은, 전송해야 할 복수의 데이터 신호1∼n이, 모두 동종(동일한 성질)의 데이터 신호, 예를 들면, 비트수만큼의 표시 데이터가 병렬로 송신측 LSI(42)로부터 수신측 LSI(43)로 전송되는 경우에 적합하다.

즉, 표시 데이터와 같은 동종의 신호가 병렬로 복수의 전송 선로를 통해 전송되는 경우, 모든 전송 선로에서 형성되는 회로 구성을 동일하게 해 둠으로써, 회로 구성의 차이에 의해 생성되는 전송 선로 사이의 어긋남을 없앨 수 있다.

전송 선로의 제조 변동을 없애는 것이 곤란한 것은 이미 설명하였지만, 회로 구성도 동일하며, 설령 양호한 정밀도로 설계하였다고 해도, 제조 변동이 발생하게 된다. 그 때문에, 표시 데이터와 같은 동종의 신호가 병렬로 복수의 전송 선로를 통해 전송되는 경우에 있어서, 그 중의 임의의 데이터 신호만을 클럭 신호와 합성하여 다치 논리 신호로서 전송하고, 그 이외의 데이터 신호를 그 상태 그대로 전송하면, 영향이 커지게 된다.

이에 대하여, 도 11의 구성은, 모든 전송 선로에 동일한 제조 변동이 발생하여 제조 변동의 영향을 공용할 수 있기 때문에, 영향을 작게 억제할 수 있다.

한편, 도 12의 신호 전송 시스템에서는, 송신측 LSI(52)로부터 수신측 LSI(53)로 전송해야 할 데이터 신호가, 데이터 신호1∼n으로 n개인 경우에, 그 중 의 일부의 데이터 신호의 전송 선로에만 합성 회로(4)와 분리 회로(5)를 설치하여 다치 논리 신호로 합성하고, 그 밖의 데이터 신호2∼n은, 그 상태 그대로 전송하도록 되어 있다. 도시한 경우는 데이터 신호1만 클럭 신호와 합성하여 다치 논리 신호로 하고 있다.

이러한 구성은, 예를 들면 전송해야 할 복수의 데이터 신호1∼n에서, 속도가 빠른 신호와 속도가 느린 신호가 있는 경우에 적합하다.

즉, 속도가 빠른 데이터 신호는, 동기하는 클럭 신호의 주파수가 높기 때문에, 상술한 바와 같은 셋업/홀드 시간의 확보의 문제가 있지만, 속도가 느린 데이터 신호는, 동기하는 클럭 신호의 주파수가 낮기 때문에, 상술한 바와 같은 셋업/홀드 시간의 문제는 완화되어 있다.

따라서, 전송해야 할 데이터 신호가 복수 있고, 데이터 신호의 속도가 서로 다른 경우에는, 셋업/홀드 시간의 확보의 문제가 있는 속도가 빠른 데이터 신호에만 본 발명의 구성을 채용하고, 그 밖의 속도가 느린 데이터 신호는 그 상태 그대로 전송하여, 분리부(5)에서 분리된 클럭 신호를 분주하여 이용하면 된다.

이에 의해, 모든 데이터 신호를, 그것과 동기를 취하는 클럭 신호와 합성하여 전송하는 경우보다, 회로 규모를 억제할 수 있다.

또한, 이러한 도 12의 구성은, 예를 들면 전송해야 할 복수의 데이터 신호1∼n에서, 전송 선로의 길이에 차이가 있는 경우에 적합하다.

전송 선로가 긴 데이터 신호는, 동기하는 클럭 신호의 주파수가 동일해도, 상술한 바와 같이 타이밍의 어긋남이 커지는 결과, 전송 선로가 짧은 데이터 신호 에 비해 셋업/홀드 시간의 확보가 문제로 된다.

따라서, 전송해야 할 데이터 신호가 복수 있고, 데이터 신호의 전송 선로가 서로 다른 경우에는, 셋업/홀드 시간의 확보의 문제가 있는 전송 선로가 긴 데이터 신호에만 본 발명의 구성을 채용하고, 그 밖의 전송 선로가 짧은 데이터 신호는 그 상태 그대로 전송한다.

이에 의해서도, 모든 데이터 신호를, 그것과 동기를 취하는 클럭 신호와 합성하여 전송하는 경우보다, 회로 규모를 억제할 수 있다.

또한, 도 12의 신호 전송 시스템은, 송신측 논리 회로와 수신측 논리 회로가, 각각 다른 LSI(52, 53)에 탑재되어 있는 구성을 예시하였지만, 도 13에 도시한 바와 같이, 송신측 논리 회로(62)와 수신측 논리 회로(63)가, 동일한 LSI(60) 상에 탑재되어 있고, 전송 선로의 길이가 크게 다른 경우에도 적합하다.

최근, 예를 들면 액정 표시 장치 등에 이용되는 액정 드라이버를 구성하는 LSI 등은, 협소한 프레임화 등의 다양한 필요성에 응답하여 LSI의 어스펙트비가 커져, 도 13에 도시한 바와 같이, 가늘고 길게 되어 있다. 이러한 형상의 LSI(60)에서, 길이 방향의 일단부측에 배치된 송신측 논리 회로(62)로부터, 타단부측에 배치된 수신측 논리 회로(63)로 연장되는 전송 선로는, 송신측 논리 회로(62)의 근처에 형성된 수신측(61)과 송신측 논리 회로(62) 사이에 형성되는 전송 선로에 비해 수배∼수십배 길어진다. 그 결과, 이들 전송 선로에서의 제조 변동이 동일해도, 클럭 신호와 데이터 신호와의 타이밍의 어긋남은 수배∼수십배 길이로 되게 된다.

따라서, 이러한 어스펙트비가 큰 LSI에 탑재되는 논리 회로 사이에서 클럭 신호와 그것에 동기한 데이터 신호를 전송하는 경우에도, 전송 선로의 길이 때문에 클럭 신호와 데이터 신호와의 타이밍 어긋남이 문제로 되는 경우에는, 도 12에 도시한 신호 전송 시스템의 구성을 채용하는 것이 적합하다.

또한, 도 13의 LSI(60)에서의 구체적인 구성으로서는, 예를 들면, 송신측 논리 회로(62)는 제어부이고, 그 근처에 배치되며, 클럭 신호와 데이터 신호 사이의 타이밍 어긋남이 문제로 되지 않는 수신측 논리 회로(61)는 캐쉬 메모리, 그 타이밍 어긋남이 문제로 되는 수신측 논리 회로(63)는 인터페이스용의 시프트 레지스터이다.

또한, 상기한 도 11 및 도 12에서는, 실시 형태1의 신호 전송 시스템에서 이용한 합성부(4) 및 분리부(5)를 예시하였지만, 실시 형태2에서 이용한 전류 신호 사양의 합성부(14), 분리부(15)로 하고, 수신측 LSI(43, 53)에, 전류 미러 회로(20)를 추가한 구성으로 해도 된다. 마찬가지로, 실시 형태3에서 설명한 신호 전송 시스템에서 이용한 합성부(34) 및 분리부(35)를 조합할 수도 있다.

〔실시 형태5〕

본 발명에 따른 그 밖의 일 실시 형태를 도 14∼도 19에 기초하여 설명하면, 이하와 같다. 또한, 설명의 편의상, 실시 형태1∼4에서 이용한 부재와 동일한 기능을 갖는 부재에는 동일한 부호를 붙이고 설명을 생략한다.

본 실시 형태에서는, 본 발명의 신호 전송 시스템을 액정 표시 장치의 액정 구동 장치에 적용하는 구성을 나타낸다. 상세하게는, 다치 논리 신호로서 전압 신호를 이용하여, 1개의 2치의 데이터 신호와 1개의 클럭 신호를 합성하여 3치의 다 치 논리 신호를 생성하는 실시 형태1에서 설명한 신호 전송 시스템의 구성을 채용하고, 액정 구동 장치의 컨트롤 회로와 소스 드라이버 회로 사이에서, 데이터 신호로서 표시 데이터를 클럭 신호와 동기하여 전송하도록 되어 있다.

여기서 우선, 도 14∼도 16을 이용하여, 본 발명의 신호 전송 시스템이 채용되는 액정 표시 장치에 대하여 설명한다. 도 14에, 액정 표시 장치의 1개인 액티브 매트릭스 방식 TFT 액정 표시 장치의 일반적인 구성도를 도시한다.

액정 표시 장치는, TFT 방식의 액정 패널(71)과, 이 액정 패널(71)을 구동하는 액정 구동 장치(70)를 갖고 있다. 액정 구동 장치는, 복수의 소스 드라이버 회로(73…)와 복수의 게이트 드라이버 회로(74…)와, 컨트롤 회로(72)와, 액정 구동 전원(75)으로 구성되어 있다.

컨트롤 회로(72)는, 디지탈화된 표시 데이터(예를 들면, 적, 녹, 청에 대응하는 RGB의 각 신호) 및 각종 제어 신호를 소스 드라이버 회로(73…)로 출력함과 함께, 각종 제어 신호를 게이트 드라이버 회로(74…)로 출력하는 것이다. 소스 드라이버 회로(73)에의 주된 제어 신호는, 수평 동기 신호인 후술하는 래치 스트로브 신호, 스타트 펄스 신호 및 소스 드라이버용의 클럭 신호 등이 있다. 한편, 게이트 드라이버 회로(74…)에의 주된 제어 신호는, 수직 동기 신호나 게이트 드라이버용의 클럭 신호 등이 있다. 또한, 도면에서, 각 소스 드라이버 회로(73) 및 각 게이트 드라이버 회로(74)를 구동하기 위한 전원 라인의 기재는 생략한다.

액정 구동 전원(75)은, 각 소스 드라이버 회로(73) 및 각 게이트 드라이버 회로(74)에 표시를 위한 기준 전압을 공급하며, 또한, 액정 패널(71)의 대향 전극 에, 표시를 위한 공통 전압을 공급하는 것이다.

이러한 액정 표시 장치에서, 외부로부터 입력된 디지털 표시 데이터는 컨트롤 회로(72)를 통해 타이밍 등이 제어된 후, 각 소스 드라이버 회로(73…)로 표시 데이터로서 전송된다.

각 소스 드라이버 회로(73)는, 입력된 표시 데이터를, 소스 드라이버용의 클럭 신호에 기초하여 시분할로 내부에 래치하며, 그 후, 컨트롤 회로(72)로부터 입력되는 래치 스트로브 신호로 래치하고, 또한 이 신호에 동기하여 DA(디지털-아날로그) 변환을 행한다. 그리고, 소스 드라이버 회로(73)는, DA 변환에 의해 얻어진 계조 표시용의 아날로그 전압(계조 표시용 전압)을, 액정 구동 전압 출력 단자로부터, 후술하는 각 소스 신호선(80)으로 출력한다.

도 15에, 액정 패널(71)의 주요부 구성도를 도시한다. 액정 패널(71)에는, 상기한 소스 드라이버 회로(73…)에 의해 구동되는 복수의 소스 신호선(80…)과, 상기한 복수의 게이트 드라이버 회로(74…)에 의해 구동되는 복수의 게이트 신호선(81…)이, 서로 교차하도록 형성되어 있다. 이들 소스 신호선(80)과 게이트 신호선(81)의 각 교차점에는, 화소 전극(83)과, 그 화소 전극(83)에의 표시 전압의 기입을 제어하는 TFT(82)가 설치되어 있다. 그리고, 화소 전극(83)과 대향 전극(77) 사이에는, 액정층(84)이 협지되어 화소 용량을 형성하고 있다. 도면에서, A로 나타내는 영역이 1화소분에 상당한다.

소스 신호선(80…)에는, 소스 드라이버 회로(73…)로부터, 표시 대상의 화소의 밝기에 따른 계조 표시 전압이 제공되며, 게이트 신호선(81…)에는, 게이트 드 라이버 회로(74…)로부터 세로 방향으로 배열된 TFT(82)가 순차적으로 온하도록 주사 신호가 공급된다. 온 상태의 TFT(82)를 통해, 그 TFT(82)의 드레인에 접속된 화소 전극(83)에 소스 신호선(80)의 전압이 인가되면, 화소 전극(83)과 대향 전극(77) 사이의 액정층(84)에서 광 투과율이 변화되어, 표시가 행해진다.

도 16에 소스 드라이버 회로(73)의 블록도를 도시한다. 소스 드라이버 회로(73)에는, 상술한 바와 같이, 스타트 펄스 신호(SP), 클럭 신호(CK), 래치 스트로브 신호(LS), 적, 녹, 청의 디지털 표시 데이터(DR, DG, DB), 및 기준 전압(VR)이 입력된다.

컨트롤 회로(72)로부터 전송되어 오는 적, 녹, 청의 디지털 표시 데이터(예를 들면 각 8비트)는, 일단, 입력 래치 회로(91)에 의해 래치된다. 한편, 적, 녹, 청 디지털 표시 데이터의 전송을 제어하기 위한 스타트 펄스 신호는, 클럭 신호에 동기하여 시프트 레지스터 회로(90) 내로 전송되며, 시프트 레지스터 회로(90)의 최종 단으로부터 다음 단의 소스 드라이버 회로(73)에 스타트 펄스 신호 SP(캐스케이드 출력 신호 S)로서 출력된다.

이 시프트 레지스터 회로(90)의 각 단으로부터의 출력 신호에 동기하여, 앞의 입력 래치 회로(91)에 의해 래치된 적, 녹, 청 디지털 표시 데이터는, 시분할로 샘플링 메모리 회로(92) 내에 일단 기억됨과 함께, 다음의 홀드 메모리 회로(93)로 출력된다.

화면의 수평 라인의 화소에 대응하는 적, 녹, 청 디지털 표시 데이터가 샘플링 메모리 회로(92)에 기억되면, 홀드 메모리 회로(93)는, 래치 스트로브 신호(수 평 동기 신호)에 기초하여 샘플링 메모리 회로(92)로부터의 출력 신호를 수신하여, 다음의 레벨 시프터 회로(94)로 출력함과 함께, 다음의 래치 스트로브 신호가 입력될 때까지 그 표시 데이터를 유지한다.

레벨 시프터 회로(94)는, 액정 패널(71)에의 인가 전압 레벨을 처리하는 다음 단의 DA 변환 회로(95)에 적합하게 하기 위해, 신호 레벨을 승압 등에 의해 변환하는 회로이다. 기준 전압 발생 회로(97)는, 상술한 액정 구동 전원(75)으로부터 입력되는 기준 전압 VR에 기초하여, 계조 표시용의 각종 아날로그 전압을 발생시켜 DA 변환 회로(95)로 출력한다.

DA 변환 회로(95)는, 기준 전압 발생 회로(97)로부터 공급되는 각종 아날로그 전압으로부터 레벨 시프터 회로(94)에서 레벨 변환된 적, 녹, 청 디지털 표시 데이터에 따라 하나의 아날로그 전압을 선택한다. 이 계조 표시를 나타내는 아날로그 전압은, 출력 회로(96)를 통해, 각 액정 구동 전압 출력 단자(98)로부터 액정 패널(71)의 각 소스 신호선(801)으로 출력된다.

출력 회로(96)는, 기본적으로는 저임피던스 변환하기 위한 버퍼 회로로서, 예를 들면 차동 증폭 회로를 이용한 전압 팔로워 회로로 구성되는 것이다.

도 17의 블록도에, 도 14에 도시한 액정 구동 장치(70)에서의 컨트롤 회로(72)와 소스 드라이버 회로(73) 사이에서, 적, 녹, 청 디지털 표시 데이터(DR, DG, DB)와 클럭 신호(CK)를 다치 논리 신호로 합성하여 전송하는 구성을 채용한, 소스 드라이버 회로의 구성을 도시한다. 또한, 이하, 본 발명의 구성을 채용한 소스 드라이버 회로는 참조 번호를 73'로 하고, 또한, 본 발명의 구성을 채용한 컨트 롤 회로는 참조 번호를 72'로 하여 구별한다.

도 17의 소스 드라이버 회로(73')에서는, 도시하지 않은 컨트롤 회로에서, 적, 녹, 청 디지털 표시 데이터(DR, DG, DB)와 클럭 신호(CK)가 다치 논리 신호로서 합성되어 적, 녹, 청 다치 신호(CKDR, CKDG, CKDB)로서 입력된다. 소스 드라이버 회로(73')에는, 분리부(86)가 형성되어 적, 녹, 청 다치 신호(CKDR, CKDG, CKDB)를, 원래의 적, 녹, 청 디지털 표시 데이터(DR, DG, DB)와 클럭 신호(CK)로 분리한다.

도 18에, 적, 녹, 청 디지털 표시 데이터(DR, DG, DB)와 클럭 신호(CK)를 다치 논리 신호(CKDR, CKDG, CKDB)로 합성하여 전송하는 컨트롤 회로(72')의 주요부, 및 소스 드라이버 회로(73')의 주요부를 도시한다.

도 18에서는, 적 디지털 표시 데이터(DR)를, 데이터 신호 R1∼Rn으로 하고, 녹 디지털 표시 데이터(DG)를, 데이터 신호 G1∼Gn, 청 디지털 표시 데이터(DB)를, 데이터 신호 B1∼Bn으로 하고 있다. 여기서, 적, 녹, 청 디지털 표시 데이터(DR, DG, DB)가 각각 8비트의 디지털 신호인 경우에는 n=8로 된다.

컨트롤 회로(72')측에서는, 적, 녹, 청 디지털 표시 데이터(DR, DG, DB)의 각 신호선 모두에 합성부(88)가 형성되어 있다. 즉, 적, 녹, 청 디지털 표시 데이터(DR, DG, DB)가 각각 8비트의 디지털 신호인 경우에는, 8×3의, 합계 24개의 합성부(88)가 형성되게 된다.

상기 합성부(88)로서는, 각 데이터 신호 R1∼Rn, G1∼Gn, B1∼Bn이 모두 2치의 데이터 신호이기 때문에, 실시 형태1에서 설명한 합성부(4)와 동일한 회로 구성 으로 된다. 물론, 다치 논리 신호가 전류 신호인 경우에는, 실시 형태2에서 설명한 합성부(14)로 된다.

또한, 소스 드라이버 회로(73')에서는, 컨트롤 회로(72')에 형성된 합성부(88…)에 대응하는 수의 분리부(87…)가 형성되어 있다. 즉, 적, 녹, 청 디지털 표시 데이터(DR, DG, DB)가 각각 8비트의 디지털 신호인 경우에는, 8×3의, 합계 24개의 분리부(87)가 형성되게 된다.

상기 분리부(87)로서는, 각 데이터 신호 R1∼Rn, G1∼Gn, B1∼Bn이 모두 2치의 데이터 신호로서, 3치의 다치 논리 신호로 합성되기 때문에, 실시 형태1에서 설명한 분리부(5)와 동일한 회로 구성으로 된다. 물론, 다치 논리 신호가 전류 신호인 경우에는, 실시 형태2에서 설명한 분리부(15)로 된다.

각 분리부(87)로부터는, 분리된 데이터 신호 R1∼Rn, G1∼Gn, B1∼Bn과 분리된 클럭 신호가 쌍을 이루어 입력 래치 회로(91')로 출력된다. 그리고, 분리부(87)에서 출력되는 그 중의 하나의 1클럭 신호가 대표 클럭 신호로서 시프트 레지스터 회로(90)로 출력된다.

도 19에, 분리된 데이터 신호R1∼Rn, G1∼Gn, B1∼Bn과, 분리된 클럭 신호가 쌍을 이루어 입력되는 입력 래치 회로(91')의 구성예를 도시한다.

입력 래치 회로(91')는 분리부(87)마다 형성된 래치 회로부(85…)로 이루어진다. 래치 회로부(85)는 2개의 래치 회로(99a, 99b)를 구비하고 있다. 2개의 래치 회로(99a, 99b)의 각 데이터 입력 단자에는, 분리부(87)로부터 출력되는 데이터 신호가 입력되어 있다. 한편, 래치 회로(99a)의 클럭 단자에는, 분리부(87)로부터 출력되는 클럭 신호가, AND 회로(78a)에서 신호선(79)을 흐르는 제어 신호와의 사이에서 앤드 조합을 취하여 입력되도록 되어 있다. 그리고, 래치 회로(99b)의 클럭 단자에는, 분리부(87)로부터 출력되는 클럭 신호가, AND 회로(78b)에서 신호선(79)을 흐르는 제어 신호의 반전 신호와의 사이에서 앤드 조합을 취하여 입력되도록 되어 있다.

이에 의해, 2개의 플립플롭 회로(99a·99b)는, 교대로 작동하여 클럭 신호에 따라 데이터 신호를 래치하게 된다. 그 결과, 데이터 신호의 신호선의 수가 배로 되어, 예를 들면, 24개로 들어 온 데이터 신호는 합계 48개의 신호로 변화된다.

신호선 수가 배로 됨으로써, 시프트 레지스터 회로(90)의 동작 주파수가 1/2로 되어, 동작 마진을 배로 할 수 있다. 그 결과, 각 분리부(87)에서 분리되는 클럭 신호 중의, 임의의 클럭 신호를 시프트 레지스터 회로(90)에 입력해도 문제없이 동작 가능해진다.

또한, 복수의 분리부(87…)로부터 보내어져 오는 복수의 클럭 신호의 취급에 대해서는, 조정 회로를 이용하여 가장 적절한 타이밍의 클럭 신호를 선택하고, 이것을 대표 클럭 신호로 하여 시프트 레지스터 회로(90)에 입력해도 된다.

이상과 같이, 본 실시 형태에서는, 액정 표시 장치에서의 액정 구동 장치의 컨트롤 회로와 소스 드라이버 회로에, 본 발명의 신호 전송 시스템을 채용하고, 또한, 클럭 신호와 다치 논리 신호로 합성하는 데이터 신호를, 스타트 펄스 등이 아니라, 적, 청, 녹 디지털 표시 데이터로 하고 있다.

적, 녹, 청 디지털 표시 데이터는, 스타트 펄스나, 래치 스트로브 신호에 비 해 변화가 빠른 신호이기 때문에, 셋업/홀드 시간의 제약이 엄격하여, 구동 주파수의 고속화나 전송 선로의 장대화가 진행됨으로써 타이밍 설계가 곤란해진다. 따라서, 클럭 신호를, 스타트 펄스나 래치 스트로브 신호와 합성하는 것보다, 적, 녹, 청 디지털 표시 데이터와 합성하는 쪽이 적합하다.

또한, 적, 녹, 청 디지털 표시 데이터와 클럭 신호를 합성하는데 있어서, 적, 녹, 청 디지털 표시 데이터(DR, DG, DB)의 신호선 전체에 합성부(88)와 분리부(87)를 형성하고, 모든 신호선에 의해 형성되는 회로 구성을 동일하게 하였기 때문에, 회로 구성의 차이에 의해 생성되는 신호선 사이의 어긋남이 발생하지 않는다.

본 발명의 신호 전송 방법은, 이상과 같이, 2개의 논리 회로 사이에서, 한쪽으로부터 다른쪽으로 클럭 신호에 동기한 논리 데이터 신호를 전송하는 경우에, 송신측에서 클럭 신호와 논리 데이터 신호를 다치 논리 신호로 합성하여 출력하고, 수신측에서 그 다치 논리 신호를 원래의 클럭 신호와 원래의 논리 데이터 신호로 분리하는 것을 특징으로 한다.

이에 따르면, 클럭 신호와 논리 데이터 신호 사이에서, 전송 선로가 서로 다른 것에 기인하는 타이밍 어긋남이 없어진다.

그 결과, 수신측의 논리 회로에 PLL 회로와 같은 복잡한 동기 회로를 필요로 하지 않아, 수신측의 셋업/홀드 시간의 제약으로부터 벗어날 수 있으며, 금후 더욱 고속화되는 클럭 신호의 고속화 및 전송 선로의 장대화에 대응 가능해지는 효과를 발휘한다.

본 발명의 제1 논리 회로는, 이상과 같이, 1개의 클럭 신호와 그 클럭 신호에 동기한 1개의 논리 데이터 신호를 1개의 다치 논리 신호로 합성하는 제1 합성 수단을 적어도 1개 구비하는 구성이다.

이에 따르면, 제1 합성 수단이, 1개의 클럭 신호와 그 클럭 신호에 동기한 1개의 논리 데이터 신호를 1개의 다치 논리 신호로 합성하도록 되어 있기 때문에, 이러한 논리 회로로부터 전송되는 클럭 신호와 논리 데이터 신호 사이에서는, 전송 선로가 서로 다른 것에 기인하는 타이밍 어긋남이 없어진다.

그 결과, 이미 신호 전송 방법으로서 설명한 바와 같이, 그 논리 회로를, 클럭 신호와 논리 데이터 신호의 송신측 논리 회로로 하고, 후술하는 본 발명의 수신측에 적합한 논리 회로와 조합함으로써, 금후 더욱 고속화되는 클럭 신호의 고속화 및 전송 선로의 장대화에 대응 가능해지는 효과를 발휘한다.

또한, 본 발명의 제2 논리 회로는, 이상과 같이, 1개의 클럭 신호와 그 클럭 신호에 동기한 복수의 논리 데이터 신호를 1개의 다치 논리 신호로 합성하는 제2 합성 수단을 적어도 1개 구비하는 구성이다.

이에 따르면, 제2 합성 수단이, 1개의 클럭 신호와 그 클럭 신호에 동기한 복수의 논리 데이터 신호를 1개의 다치 논리 신호로 합성하도록 되어 있기 때문에, 이러한 논리 회로로부터 전송되는 클럭 신호와 논리 데이터 신호 사이에서는, 전송 선로가 다른 것에 기인하는 타이밍 어긋남이 없어진다. 또한, 이 경우, 1개의 클럭 신호와 복수의 논리 데이터 신호를 합성하기 때문에, 1개의 논리 데이터 신호를 합성하는 것보다 논리 데이터 신호의 전송 효율이 높다.

또한, 상기한 송신측 논리 회로로 되는 본 발명의 제1 및 제2 논리 회로에서는, 또한, 송신하는 논리 데이터 신호는, 속도가 빠른 논리 데이터 신호와 속도가 느린 논리 데이터 신호가 있고, 상기 제1 합성 수단 혹은 제2 합성 수단은 속도가 빠른 논리 데이터 신호와 클럭 신호를 합성하도록 형성되어 있는 것을 특징으로 한다.

속도가 빠른 논리 데이터 신호는, 동기하는 클럭 신호의 주파수가 높기 때문에, 상술한 바와 같은 셋업/홀드 시간의 확보의 문제가 있지만, 속도가 느린 논리 데이터 신호는, 동기하는 클럭 신호의 주파수가 낮기 때문에, 상술한 바와 같은 셋업/홀드 시간의 문제는 완화되어 있다.

따라서, 전송해야 할 논리 데이터 신호가 복수 있고, 논리 데이터 신호의 속도가 다른 경우에는, 셋업/홀드 시간의 확보의 문제가 있는 속도가 빠른 논리 데이터 신호에만 본 발명의 구성을 채용하고, 그 밖의 속도가 느린 논리 데이터 신호는 그 상태 그대로 전송하여, 분리된 클럭 신호를 분주하여 이용하면 된다.

이에 의해, 모든 논리 데이터 신호를 그것과 동기를 취하는 클럭 신호와 합성하여 전송하는 경우보다, 회로 규모를 억제할 수 있다고 하는 효과를 더불어 발휘한다.

또한, 상기한 송신측 논리 회로로 되는 본 발명의 제1 및 제2 논리 회로에서는, 또한, 송신하는 논리 데이터 신호에, 전송 선로가 긴 논리 데이터 신호와 전송 선로가 짧은 논리 데이터 신호가 있고, 상기 제1 합성 수단 혹은 제2 합성 수단은, 전송 거리가 긴 논리 데이터 신호와 클럭 신호를 합성하도록 형성되어 있는 것을 특징으로 한다.

신호 속도와 마찬가지로, 전송 선로가 긴 논리 데이터 신호는, 동기하는 클럭 신호의 주파수가 동일해도, 상술한 바와 같이 타이밍 어긋남이 커지는 결과, 전송 선로가 짧은 논리 데이터 신호에 비해 셋업/홀드 시간의 확보가 문제로 된다.

따라서, 전송해야 할 논리 데이터 신호가 복수 있고, 논리 데이터 신호의 전송 선로가 다른 경우에는, 셋업/홀드 시간의 확보의 문제가 있는 전송 선로가 긴 논리 데이터 신호에만 본 발명의 구성을 채용하고, 그 밖의 전송 선로에 짧은 논리 데이터 신호는 그 상태 그대로 전송한다.

또한, 상기한 송신측 논리 회로로 되는 본 발명의 제1 및 제2 논리 회로에서는, 또한, 종류를 동일하게 하는 복수의 논리 데이터 신호가 있고, 상기 제1 합성 수단 혹은 제2 합성 수단은, 동종의 논리 데이터 신호 사이에서 회로 구성이 균일해지도록, 합성되는 1개의 논리 데이터 신호마다, 혹은 합성되는 복수의 논리 데이터 신호마다 형성되어 있는 것을 특징으로 하고 있다.

예를 들면, 합성되는 논리 데이터 신호가, 비트수만큼의 표시 데이터와 같이 동종의 신호가 복수 있는 경우, 모든 전송 선로에서 형성되는 회로 구성을 동일하게 해 놓음으로써, 모든 전송 선로에 동일한 제조 변동이 발생하여 제조 변동의 영향을 공용할 수 있기 때문에, 회로 구성의 차이에 의한 영향을 작게 억제할 수 있다고 하는 효과를 더불어 발휘한다.

또한, 상기한 송신측 논리 회로로 되는 본 발명의 제1 및 제2 논리 회로에서는, 또한, 상기 제1 합성 수단 혹은 제2 합성 수단이, 서로 다른 신호 강도를 갖는 복수의 신호 강도원과, 상기 복수의 신호 강도원과, 상기 다치 논리 신호를 출력하는 출력부 사이에 형성된 복수의 스위치군으로 이루어지며, 그 스위치군은, 합성해야 할 1개 혹은 복수의 논리 데이터 신호와 클럭 신호로 제어되는 것을 특징으로 한다.

이것은, 상기 제1 합성 수단 혹은 제2 합성 수단의 일 구체예를 제안하는 것이며, 이에 의해, 상기 제1 합성 수단 혹은 제2 합성 수단을 용이하게 얻어, 송신측 논리 회로로 되는 본 발명의 논리 회로를 용이하게 실현시킬 수 있다고 하는 효과를 발휘한다.

또한, 상기한 송신측 논리 회로로 되는 본 발명의 제1 및 제2 논리 회로에서는, 또한, 상기 제1 합성 수단 혹은 제2 합성 수단은, 전압 신호인 다치 논리 신호로 합성하는 것을 특징으로 한다.

다치 논리 신호를 전압 신호로 한 경우, CMOS의 논리 회로에서 용이하게 실현할 수 있기 때문에, 이에 의해, 회로 설계가 용이해지는 효과를 더불어 발휘한 다.

또한, 상기한 송신측 논리 회로로 되는 본 발명의 제1 및 제2 논리 회로에서는, 또한, 상기 제1 합성 수단 혹은 제2 합성 수단은, 전류 신호인 다치 논리 신호로 합성하는 것을 특징으로 한다.

다치 논리 신호를 전류 신호로 한 경우, CMOS 소자의 정전류 동작을 이용하여 용이하게 구성할 수 있어, 전압 진폭이 거의 없는 신호 전송을 실현할 수 있기 때문에, 불필요한 복사의 저감이 가능해지는 효과를 더불어 발휘한다.

본 발명의 제3 논리 회로는, 이상과 같이, 1개의 클럭 신호와 그 클럭 신호에 동기하는 1개의 논리 데이터 신호가 합성된 다치 논리 신호를, 원래의 1개의 클럭 신호와 1개의 논리 데이터 신호로 분리하는 제1 분리 수단을 적어도 1개 구비한 구성이다.

이에 의해, 제1 분리 수단이, 1개의 클럭 신호와 그 클럭 신호에 동기한 1개의 논리 데이터 신호가 1개의 다치 논리 신호로 합성된 것을, 원래의 1개의 클럭 신호와 원래의 1개의 논리 데이터 신호로 분리하도록 되어 있기 때문에, 이러한 논리 회로에서 수신되는 클럭 신호와 논리 데이터 신호 사이에서는, 전송 선로가 다른 것에 기인하는 타이밍 어긋남이 없어진다.

그 결과, 이미 신호 전송 방법으로서 설명한 바와 같이, 그 논리 회로를, 클럭 신호와 논리 데이터 신호의 수신측 논리 회로로 하고, 상술한 본 발명의 송신측에 적합한 논리 회로와 조합함으로써, 금후 더욱 고속화되는 클럭 신호의 고속화 및 전송 선로의 장대화에 대응 가능해지는 효과를 발휘한다.

본 발명의 제4 논리 회로는, 이상과 같이, 1개의 클럭 신호와 그 클럭 신호에 동기하는 복수의 논리 데이터 신호가 합성된 다치 논리 신호를, 원래의 1개의 클럭 신호와 원래의 복수의 논리 데이터 신호로 분리하는 제2 분리 수단을 적어도 1개 구비한 구성이다.

이에 의해, 제2 분리 수단이, 1개의 클럭 신호와 그 클럭 신호에 동기한 복수의 논리 데이터 신호가 1개의 다치 논리 신호로 합성된 것을, 원래의 1개의 클럭 신호와 복수의 논리 데이터 신호로 분리하도록 되어 있기 때문에, 이러한 논리 회로에서 수신되는 클럭 신호와 논리 데이터 신호 사이에서는, 전송 선로가 다른 것에 기인하는 타이밍 어긋남이 없어진다.

상기한 수신측 논리 회로로 되는 본 발명의 제3 및 제4 논리 회로에서는, 또한, 상기 제1 분리 수단 혹은 제2 분리 수단이, 신호 강도에 기초하여 다치 논리 신호로부터 클럭 신호를 분리함과 함께 1개 혹은 복수의 논리 데이터 신호의 논리값을 복원하고, 분리된 클럭 신호를 이용하여, 상기 논리값으로부터 1개 혹은 복수의 논리 데이터 신호의 파형을 복원하는 것을 특징으로 하고 있다.

이와 같이, 신호 강도에 기초하여 다치 논리 신호로부터 클럭 신호를 분리함과 함께 1개 혹은 복수의 논리 데이터 신호의 논리값을 복원하고, 분리된 클럭 신 호를 이용하여 1개 혹은 복수의 논리 데이터 신호의 파형을 복원함으로써, 용이하게 원래의 클럭 신호와 이것에 동기하는 원래의 1개 혹은 복수의 논리 데이터 신호로 분리할 수 있다.

이에 의해, 상기 제1 분리 수단 혹은 제2 분리 수단을 용이하게 얻어, 수신측 논리 회로로 되는 본 발명의 논리 회로를 용이하게 실현시킬 수 있다고 하는 효과를 더불어 발휘한다.

상기한 수신측 논리 회로로 되는 본 발명의 제3 및 제4 논리 회로에서는, 또한, 상기 제1 분리 수단 혹은 제2 분리 수단은, 전압 신호인 다치 논리 신호를 분리하는 것을 특징으로 한다.

상술한 바와 같이, 다치 논리 신호를 전압 신호로 한 경우, CMOS의 논리 회로에서 용이하게 실현할 수 있기 때문에, 이에 의해, 회로 설계가 용이하게 된다고 하는 효과를 더불어 발휘한다.

또한, 상기한 수신측 논리 회로로 되는 본 발명의 제3 및 제4 논리 회로에서는, 또한, 상기 제1 분리 수단 혹은 제2 분리 수단은 전류 신호인 다치 논리 신호를 분리하는 것을 특징으로 한다.

상술한 바와 같이, 다치 논리 신호를 전류 신호로 한 경우, CMOS 소자의 정전류 동작을 이용하여 용이하게 구성할 수 있어, 전압 진폭이 거의 없는 신호 전송을 실현할 수 있기 때문에, 불필요한 복사의 저감이 가능해지는 효과를 더불어 발휘한다.

또한, 상기한 수신측 논리 회로로 되는 본 발명의 제3 논리 회로에서는, 또 한, 상기 제1 분리 수단이, 신호 강도에 기초하여 다치 논리 신호로부터 클럭 신호를 복원하는 클럭 복원 회로와, 신호 강도에 기초하여 다치 논리 신호로부터 1개의 논리 데이터 신호의 논리값을 복원하여 논리값 복원 데이터 신호를 생성하는 논리값 복원 회로와, 그 논리값 복원 회로에서 생성된 논리값 복원 데이터 신호를 상기 클럭 복원 회로에서 복원된 클럭 신호로 래치하는 래치 회로로 이루어지는 것을 특징으로 하고 있다.

이것은, 상기 제1 분리 수단의 일 구체예를 제안하는 것으로서, 이에 의해, 상기 제1 분리 수단을 용이하게 얻어, 수신측 논리 회로로 되는 본 발명의 논리 회로를 용이하게 실현시킬 수 있다고 하는 효과를 더불어 발휘한다.

또한, 상기한 수신측 논리 회로로 되는 본 발명의 제4 논리 회로에서는, 또한, 상기 제2 분리 수단이, 신호 강도에 기초하여 다치 논리 신호로부터 클럭 신호를 복원하는 클럭 복원 회로와, 합성된 논리 데이터 신호의 수에 따라 복수 계통 형성된, 신호 강도에 기초하여 다치 논리 신호로부터 소정의 논리 데이터 신호의 논리값을 복원하여 논리값 복원 데이터 신호를 생성하는 논리값 복원 회로, 및 그 논리값 복원 회로에서 생성된 논리값 복원 데이터 신호를 상기 클럭 복원 회로에서 복원된 클럭 신호로 래치하는 래치 회로로 이루어지는 것을 특징으로 하고 있다.

이것은, 상기 제2 분리 수단의 일 구체예를 제안하는 것으로서, 이에 의해, 상기 제2 분리 수단을 용이하게 얻어, 수신측 논리 회로로 되는 본 발명의 논리 회로를 용이하게 실현시킬 수 있다고 하는 효과를 더불어 발휘한다.

또한, 상기한 수신측 논리 회로로 되는 본 발명의 제3 및 제4 논리 회로에서 는, 상기 분리 수단이, 클럭 복원 회로에서 복원되는 클럭 신호와, 논리값 복원 회로에서 생성된 논리값 복원 데이터 신호와의 신호 엣지를 어긋나게 하는 지연 회로를 더 구비하고 있는 것을 특징으로 한다.

복원된 클럭 신호와 논리값이 복원된 논리값 복원 데이터 신호는, 엣지가 중첩되어 있기 때문에, 래치 회로에서 논리 오동작이 발생하기 쉬워진다. 따라서, 이와 같이, 지연 회로를 형성하여, 복원된 클럭 신호와 논리값 복원 데이터 신호와의 엣지를 어긋나게 함으로써, 래치 회로에서의 논리 오동작을 없앨 수 있다고 하는 효과를 더불어 발휘한다.

또한, 이 경우, 지연 회로는, 클럭 복원 회로의 출력측 혹은 논리값 복원 회로의 출력측에 배치되어 있는 것이 바람직하다.

클럭 복원 회로의 입력측 혹은 논리값 복원 회로의 입력측에 지연 회로를 형성한 경우, 다치 논리 신호 그 자체를 지연시키게 되기 때문에, 지연 회로로서 아날로그 회로가 필요하게 된다. 이에 대하여, 지연 회로를 클럭 복원 회로의 출력측 혹은 논리값 복원 회로의 출력측에 형성한 경우, 논리 데이터 신호 혹은 H/L의 클럭 신호를 지연시키기 때문에, 논리 회로에 일반적으로 이용되고 있는 지연 회로의 구성을 적용할 수 있다.

본 발명의 신호 전송 시스템은, 이상과 같이, 상기한 송신측 논리 회로로 되는 본 발명의 제1 혹은 제2 논리 회로와, 상기한 수신측 논리 회로로 되는 본 발명의 제3 혹은 제4 논리 회로로 이루어지는 구성이다.

이미 설명한 바와 같이, 이에 의하면, 클럭 신호와 논리 데이터 신호를 일체 화하여 1개의 전송 선로로 송신하기 때문에, 클럭 신호와 논리 데이터 신호 사이에서, 전송 선로가 다른 것에 기인하는 타이밍 어긋남이 없어진다.

그 결과, 수신측의 논리 회로에 PLL 회로와 같은 복잡한 동기 회로를 필요로 하지 않아, 수신측의 셋업/홀드 시간의 제약으로부터 벗어날 수 있고, 금후 더욱 고속화되는 클럭 신호의 고속화 및 전송 선로의 장대화에 대응 가능해지는 효과를 더불어 발휘한다.

본 발명의 액정 구동 장치는, 이상과 같이, 상기 컨트롤 회로에, 상기한 송신측 논리 회로로 되는 본 발명의 제1 혹은 제2 논리 회로가 이용됨과 함께, 소스 드라이버 회로에, 상기한 수신측 논리 회로로 되는 본 발명의 제3 혹은 제4 논리 회로가 이용되고 있는 구성이다.

액정 구동 장치는, 액정 패널의 대형화 등에 의해, 점점 더 구동 주파수가 높아지는 방향에 있다. 또한, 협소한 프레임화 등의 필요성에 대응하기 위해, 액정 구동 장치를 구성하는 소스 드라이버 회로 등의 반도체 장치의 어스펙트비도 점점 더 커지게 되고, 또한, 반도체 장치 사이를 연결하는 전송 선로도 장대화되고 있다.

따라서, 이미 설명한 본 발명의 신호 전송 방법을 실현하는 상기한 본 발명의 논리 회로를 적절하게 탑재하여 본 발명의 신호 전송 시스템을 채용함으로써, 이러한 액정 패널의 대형화 등에 의한 구동 주파수의 고속화나 전송 선로의 장대화에 대응 가능한 우수한 액정 구동 장치를 실현할 수 있다고 하는 효과를 발휘한다.

또한, 상기한 본 발명의 액정 구동 장치에서는, 클럭 신호와 디지털 표시 데 이터 신호가 합성되는 것을 특징으로 한다.

디지털 표시 데이터는, 스타트 펄스나, 래치 스트로브 신호 등의 논리 데이터 신호인 제어 신호에 비해 변화가 빠른 신호이기 때문에, 셋업/홀드 시간의 제약이 엄격하여, 구동 주파수의 고속화나 전송 선로의 장대화가 진행됨으로써 타이밍 설계가 곤란해진다. 따라서, 디지털 표시 데이터와 클럭 신호를 합성하는 것이 바람직하다.

그리고, 이 경우, 특히, 컨트롤 회로측의 상기 제1 합성 수단 혹은 제2 합성 수단, 및 소스 드라이버 회로측의 상기 제1 분리 수단 혹은 제2 분리 수단이, 모든 디지털 표시 데이터 신호 사이에서 회로 구성이 균일하게 되도록, 합성되는 하나 혹은 복수의 디지털 표시 데이터 신호마다 형성되어 있는 것이 바람직하다.

발명의 상세한 설명에서 이루어진 구체적인 실시 형태 또는 실시예는, 어디까지나, 본 발명의 기술 내용을 명백하게 하는 것으로서, 그와 같은 구체예에만 한정하여 협의로 해석되어서는 안되며, 본 발명의 정신과 다음에 기재하는 특허 청구 범위 내에서, 다양하게 변경하여 실시할 수 있는 것이다.

본 발명에 따르면, 수신측의 논리 회로에 PLL 회로와 같은 복잡한 동기 회로를 필요로 하지 않아, 수신측의 셋업/홀드 시간의 제약으로부터 벗어날 수 있으며, 금후 더욱 고속화되는 클럭 신호의 고속화 및 전송 선로의 장대화에 대응 가능해진다.

Claims

2개의 논리 회로 사이에서, 한쪽으로부터 다른쪽으로 클럭 신호에 동기한 논리 데이터 신호를 전송하는 경우에, 송신측에서 클럭 신호와 논리 데이터 신호를 다치 논리 신호로 합성하여 출력하고, 수신측에서 상기 다치 논리 신호를 원래의 클럭 신호와 원래의 논리 데이터 신호로 분리하는 것을 특징으로 하는 신호 전송 방법.
클럭 신호와 상기 클럭 신호에 동기한 논리 데이터 신호를 다른 논리 회로에 송신하는 논리 회로로서,

하나의 클럭 신호와 상기 클럭 신호에 동기한 하나 또는 복수의 논리 데이터 신호를 1개의 다치 논리 신호로 합성하는 합성 수단을 적어도 1개 포함하는 것을 특징으로 하는 논리 회로.
제2항에 있어서,

송신하는 논리 데이터 신호에는, 속도가 빠른 논리 데이터 신호와 속도가 느린 논리 데이터 신호가 있고,

상기 합성 수단은, 속도가 빠른 논리 데이터 신호와 클럭 신호를 합성하도록 설정되어 있는 것을 특징으로 하는 논리 회로.
제2항에 있어서,

송신하는 논리 데이터 신호에는, 전송 선로가 긴 논리 데이터 신호와 전송 선로가 짧은 논리 데이터 신호가 있고,

상기 합성 수단은, 전송 선로가 긴 논리 데이터 신호와 클럭 신호를 합성하도록 설정되어 있는 것을 특징으로 하는 논리 회로.
제2항에 있어서,

상기 하나 또는 복수의 논리 데이터 신호는 전류 신호 또는 전압 신호인 논리 데이터 신호를 갖고,

상기 합성 수단은, 상기 전류 신호 또는 전압 신호인 논리 데이터 신호 사이에서 회로 구성이 동일하게 되도록, 합성되는 1개 또는 복수의 논리 데이터 신호마다 설정되어 있는 것을 특징으로 하는 논리 회로.
제2항에 있어서,

상기 합성 수단은,

서로 다른 신호 강도를 갖는 복수의 신호 강도원과,

상기 복수의 신호 강도원과 상기 다치 논리 신호를 출력하는 출력부 사이에 설치된 복수의 스위치군으로 이루어지며,

상기 스위치군은, 합성해야 할 상기 1개 또는 복수의 논리 데이터 신호와 상기 클럭 신호에 의해 제어되는 것을 특징으로 하는 논리 회로.
제2항에 있어서,

상기 합성 수단은 전압 신호인 다치 논리 신호로 합성하는 것을 특징으로 하는 논리 회로.
제2항에 있어서,

상기 합성 수단은 전류 신호인 다치 논리 신호로 합성하는 것을 특징으로 하는 논리 회로.
다른 논리 회로로부터 송신되는, 1개의 클럭 신호와 상기 클럭 신호에 동기하는 1개 또는 복수의 논리 데이터 신호가 합성된 다치 논리 신호를, 원래의 1개의 클럭 신호와 원래의 1개 또는 복수의 논리 데이터 신호로 분리하는 분리 수단을 적어도 1개 포함하는 것을 특징으로 하는 논리 회로.
제9항에 있어서,

상기 분리 수단은, 신호 강도에 기초하여 다치 논리 신호로부터 상기 클럭 신호를 분리함과 함께 상기 1개 또는 복수의 논리 데이터 신호의 논리값을 복원하고, 분리된 클럭 신호를 이용하여 상기 논리값으로부터 상기 1개 또는 복수의 논리 데이터 신호의 파형을 복원하는 것을 특징으로 하는 논리 회로.
제9항에 있어서,

상기 분리 수단은 전압 신호인 다치 논리 신호를 분리하는 것을 특징으로 하는 논리 회로.
제9항에 있어서,

상기 분리 수단은 전류 신호인 다치 논리 신호를 분리하는 것을 특징으로 하는 논리 회로.
제9항에 있어서,

상기 분리 수단은, 하나의 클럭 복원 회로와, 합성된 논리 데이터 신호의 수에 따라 설치된 논리값 복원 회로 및 래치 회로로 이루어지고,

상기 클럭 복원 회로는, 신호 강도에 기초하여 상기 다치 논리 신호로부터 상기 클럭 신호를 복원하고,

상기 논리값 복원 회로는, 신호 강도에 기초하여 상기 다치 논리 신호로부터 소정의 논리 데이터 신호의 논리값을 복원하여 논리값 복원 데이터 신호를 생성하고,

상기 래치 회로는, 상기 논리값 복원 회로에 의해 생성된 상기 논리값 복원 데이터 신호를 상기 클럭 복원 회로에 의해 복원된 상기 클럭 신호로 래치하는 것을 특징으로 하는 논리 회로.
제13항에 있어서,

상기 분리 수단은, 상기 클럭 복원 회로에 의해 복원되는 상기 클럭 신호와, 상기 논리값 복원 회로에 의해 생성된 상기 논리값 복원 데이터 신호와의 신호 엣지를 어긋나게 하는 지연 회로를 더 포함하고 있는 것을 특징으로 하는 논리 회로.
제14항에 있어서,

상기 지연 회로는, 상기 클럭 복원 회로의 출력측 혹은 상기 논리값 복원 회로의 출력측에 배치되어 있는 것을 특징으로 하는 논리 회로.
클럭 신호와 상기 클럭 신호에 동기한 논리 데이터 신호를 송신하는 송신측 논리 회로로서, 1개의 클럭 신호와 상기 클럭 신호에 동기한 1개 또는 복수의 논리 데이터 신호를 1개의 다치 논리 신호로 합성하는 합성 수단을 적어도 1개 구비하는 송신측 논리 회로와,

상기 송신측 논리 회로로부터 송신되는 상기 다치 논리 신호를 수신하는 수신측 논리 회로로서, 수신한 다치 논리 신호를, 원래의 1개의 클럭 신호와 원래의 1개 또는 복수의 논리 데이터 신호로 분리하는 분리 수단을 적어도 1개 구비하는 수신측 논리 회로

를 포함하는 것을 특징으로 하는 신호 전송 시스템.
클럭 신호를 포함하는 제어 신호 및 디지털 표시 데이터 신호를 출력하는 컨 트롤 회로와, 상기 컨트롤 회로로부터 출력된 상기 제어 신호 및 상기 디지털 표시 데이터 신호가 입력되는 소스 드라이버 회로를 구비한 액정 구동 장치로서,

상기 컨트롤 회로는, 1개의 클럭 신호와 그 클럭 신호에 동기한 1개 또는 복수의 논리 데이터 신호를 1개의 다치 논리 신호로 합성하는 합성 수단을 적어도 하나 구비함과 함께,

상기 소스 드라이버 회로는, 상기 컨트롤 회로로부터 수신한 상기 다치 논리 신호를, 원래의 1개의 클럭 신호와 원래의 1개 또는 복수의 논리 데이터 신호로 분리하는 분리 수단을 적어도 1개 구비하는 것을 특징으로 하는 액정 구동 장치.
제17항에 있어서,

하나의 다치 논리 신호로 합성되는 상기 1개 또는 복수의 논리 데이터 신호는, 디지털 표시 데이터 신호인 것을 특징으로 하는 액정 구동 장치.
제18항에 있어서,

상기 컨트롤 회로측의 상기 합성 수단과 상기 소스 드라이버 회로측의 상기 분리 수단은, 모든 디지털 표시 데이터 신호 사이에서 회로 구성이 동일하게 되도록, 합성되는 1개 또는 복수의 디지털 표시 데이터 신호마다 설치되어 있는 것을 특징으로 하는 액정 구동 장치.