KR20020015291A

KR20020015291A - 반도체 기억 장치 및 그를 이용한 메모리 시스템

Info

Publication number: KR20020015291A
Application number: KR1020010050107A
Authority: KR
Inventors: 후데야스요시오
Original assignee: 다니구찌 이찌로오, 기타오카 다카시; 미쓰비시덴키 가부시키가이샤
Priority date: 2000-08-21
Filing date: 2001-08-20
Publication date: 2002-02-27
Also published as: US20020023191A1; JP2002063791A; KR100396944B1

Abstract

기입 데이터를 전송하는 버스(3)와 판독 데이터를 전송하는 버스(4)를 따로따로 마련하고, 또한 이들의 버스폭을 서로 다르게 한다(M≠N). 버스의 사용 효율을 개선하고 또한 데이터 전송 효율을 개선한다.

Description

반도체 기억 장치 및 그를 이용한 메모리 시스템{SEMICONDUCTOR MEMORY DEVICE AND MEMORY SYSTEM USING THE SAME}

본 발명은 반도체 기억 장치 및 그것을 이용한 메모리 시스템에 관한 것으로서, 특히, 데이터의 전송을 위한 구성에 관한 것이다.

도 21은 종래의 메모리 시스템의 구성을 개략적으로 도시하는 도면이다. 도 21에 있어서, 메모리 시스템은 메모리 IC(910)와, 이 메모리 IC(910)에 대한 CPU(중앙 연산 처리 장치) 등의 프로세서로부터의 액세스 요구에 따라 메모리 IC(910)로의 액세스를 제어하는 메모리 제어기(900)를 포함한다. 메모리 제어기(900)와 메모리 IC(910) 사이에는 동작 제어 버스(912) 및 데이터 버스(914)가 마련된다. 동작 제어 버스(912)는 메모리 제어기(900)로부터의 제어 신호(CTL) 및 어드레스 신호(ADD)를 메모리 IC(910)로 전송한다. 데이터 버스(914)는 메모리 IC(910)에 대한 기입 데이터 및 메모리 IC(910)로부터 판독된 데이터를 메모리 제어기(900)와 메모리 IC(910) 사이에서 전송한다.

동작 제어 버스(912)를 거쳐서 메모리 제어기(900)가 데이터 액세스에 필요한 제어 신호(CTL) 및 어드레스 신호(ADD)를 메모리 IC(910)로 전송한다. 데이터 기입시에 있어서, 메모리 제어기(900)는 또한, 데이터 버스(912)를 거쳐서 메모리 IC(910)로 기입 데이터를 전송한다. 데이터 판독시에 있어서, 메모리 IC(910)는 동작 제어 버스(912)를 거쳐서 인가되는 제어 신호(CTL) 및 어드레스 신호(ADD)에 따라서 메모리 셀의 선택 및 데이터의 판독 동작을 행하며, 판독 데이터를 데이터 버스(914)를 거쳐서 메모리 제어기(900)로 전송한다. 따라서, 데이터 버스(914)상에서는 메모리 제어기(900)로부터의 메모리 IC(910)로의 기입 데이터의 전송과, 메모리 IC(910)로부터 메모리 제어기(900)로의 판독 데이터의 전송이라는 쌍방향의 데이터 전송이 행해진다. 한편, 동작 제어 버스(912)는 메모리 제어기(900)로부터 메모리 IC(910)로 제어 신호 및 어드레스 신호를 전송하는 것뿐이며, 단방향 버스이다.

도 22는 이 도 21에 도시한 메모리 IC(910)로의 액세스 시퀀스를 도시하는 타이밍 차트도이다. 메모리 IC(910)는 클럭 신호(CLK)와 동기하여 데이터의 입출력(전송) 및 제어/어드레스 신호의 취입(take in)을 실행한다.

여기서는 클럭 사이클 #A에 있어서, 데이터의 기입을 지시하는 기입 커맨드(CW)가 메모리 제어기(900)로부터 메모리 IC(910)로 인가된 경우를 고려한다. 여기서, 기입 커맨드(CW)는 도 21에 도시한 제어 신호(CTL) 및 어드레스 신호(ADD) 양자를 포함하는 것으로 한다. 데이터의 기입시에 있어서는, 기입 커맨드(CW)와 동시에 기입 데이터(D0)가 데이터 버스(914)를 거쳐서 메모리 제어기(900)로부터 메모리 IC(910)로 전송된다. 버스트 길이가 4인 경우, 기입 데이터(D0-D3)가 클럭 사이클 #A부터 각 사이클에 있어서 클럭 신호(CLK)와 동기하여 순차 메모리 IC(910)로 데이터 버스(914)를 거쳐서 전송되어 메모리 IC(910)에 기입된다.

다음에, 클럭 사이클 #B에 있어서 데이터의 판독을 지시하는 판독 커맨드(CR)가 메모리 제어기(900)로부터 메모리 IC(910)로 인가된다. 이 판독 커맨드(CR)도 제어 신호(CTL) 및 어드레스 신호(ADD) 양자를 포함하는 것으로 한다. 데이터의 판독시에 있어서, 메모리 IC(910)는 판독 커맨드(CR)가 인가되고 나서 내부에서 메모리 셀의 선택 및 데이터의 내부 판독을 실행할 필요가 있으며, 컬럼 레이턴시(latency)라고 불리는 기간의 경과 후에, 메모리 IC(910)로부터 데이터(Q0-Q3)가 클럭 신호(CLK)와 동기하여 순차 판독되어 메모리 제어기(900)로 전송된다.이 데이터 판독시에 있어서도 버스트 길이가 4인 경우를 일례로서 나타낸다.

이 데이터 버스(914)가 쌍방향 데이터 버스이며, 임의의 시점에서는 이 데이터 버스로는 기입 데이터(D) 또는 판독 데이터(Q)를 전송할 수 있을 뿐이다. 쌍방향 데이터 버스(914)에 있어서의 기입 데이터와 판독 데이터의 경합(충돌)을 방지하기 위해서, 데이터 버스에는 공백 시간이 마련된다. 특히, 쌍방향 데이터 버스(914)에 복수의 메모리 IC(910)가 병렬로 접속되는 경우, 메모리 제어기(900)와 메모리 IC(910)와의 거리가 다르기 때문에, 그 데이터 전파 시간에도 차이가 생기며, 이 때 시차를 고려해서 데이터 버스에 공백 시간을 마련할 필요가 있다. 또한, 데이터의 기입/판독에 맞춰 이들의 기입/판독을 나타내는 커맨드를 인가하는 경우에 있어서도, 커맨드는 필요할 때에만 전송될 뿐이며, 이 데이터 버스(914)에 비하여 사용 빈도가 적고, 동작 제어 버스(912)의 사용 효율이 쌍방향 데이터 버스(910)의 사용 효율에 비해서 낮다는 문제가 있다.

도 23은 패킷 형식으로 커맨드 및 데이터를 전송하는 메모리 IC의 동작을 도시한 타이밍 차트도이다. 이 도 23에 도시하는 바와 같이 동작 제어 버스(912)는 행 선택에 관련된 커맨드 및 행 어드레스를 전달하는 행 어드레스 버스와, 열 선택에 관련된 커맨드 및 열 어드레스를 전달하는 열 어드레스/커맨드 버스로 분할된다. 행 어드레스 및 열 어드레스가 시분할 다중화되어 전달된다. 또한, 클럭 신호(CLK)와 동기하여, 예를 들면 4클럭 사이클에 걸쳐서 행 선택 동작을 활성화하는 액티브 커맨드 패키지(ACT)가 인가된다. 이 메모리 IC(910)는 액티브 커맨드 패키지(ACT)가 인가되면, 그 패키지에 포함되는 어드레스 신호에 따라서 행 선택 동작을 실행한다.

다음에, 열 어드레스/커맨드 버스를 거쳐서 데이터의 기입을 나타내는 기입 커맨드 패킷(WR)이 인가된다. 이 패킷 형식의 신호/데이터 전송시에 있어서, 기입 데이터(D)는 기입 커맨드 패킷(WR)이 인가되고 나서 소정 클럭 사이클(도 23에 있어서는 6클럭 사이클) 경과 후에 인가된다(내부에서의 기입 동작 레이턴시를 고려하기 때문임). 이 기입 커맨드 패킷(WR)에 이어서, 데이터 판독을 지시하는 판독 커맨드 패킷(RD)이 인가된다. 이 판독 커맨드 패킷(RD)이 인가된 후, 소정의 클럭 사이클(도 23에서는 6클럭 사이클) 경과 후에 판독 데이터(Q)가 출력된다. 이 데이터의 판독이 실행된 후, 행 어드레스 버스를 거쳐서 프리차지 커맨드 패킷(PRE)이 인가된다. 프리차지 커맨드 패킷(PRE)에 따라서 메모리 IC(910)가 프리차지 상태로 복귀한다.

이러한 패킷 형식으로 신호/데이터를 전송하는 경우에 있어서도, 데이터의 기입/판독을 지시하는 액세스 커맨드 패킷은 데이터의 기입/판독을 실행할 때에만 전송되기 때문에, 이 동작 제어 버스(912)의 사용 효율이 불량하다고 하는 문제가 발생한다.

이러한 버스의 사용 효율을 개선하여 고속 액세스를 실현하기 위해서, 메모리 IC(910)에 복수의 뱅크를 마련하고 뱅크를 인터리브 방식으로 순차 액세스하는 것이 행해진다. 그러나, 뱅크 수에도 상한이 있고, 또한, 1개의 뱅크를 선택 상태로 유지하는 시간의 상한은 DRAM 셀의 데이터 유지 시간에 따라 미리 정해지는 수많은 뱅크를 마련하고 순차 뱅크로 액세스하는 데에도 한도가 있다.

또한, 데이터 버스(914)에 있어서는 기입 데이터(D) 및 판독 데이터(Q)가 함께 전송되기 때문에, 경합을 방지하기 위해서 데이터 버스의 공백 시간이 발생한다. 이 패킷 방식의 메모리 시스템에 있어서도 메모리 IC가 복수개 병렬로 마련되기 때문에, 이 데이터 버스의 배선 길이의 상위(相違)에 따른 신호 전파 지연 시간의 상위에 근거하여, 데이터의 충돌을 방지하기 위해서 필요 최소한의 데이터의 기입/판독시에 있어서의 패킷간의 시간 슬롯(공백 시간)을 마련할 필요가 있다. 따라서, 종래의 메모리 시스템에 있어서는, 동작 제어 버스 및 데이터 버스의 사용 효율이 불량하여, 고속으로 데이터를 전송할 수 없다고 하는 문제가 있다.

그러므로, 본 발명의 목적은 버스의 사용 효율을 개선하여 효율적으로 데이터전송을 실행할 수 있는 반도체 기억 장치를 제공하는 것이다.

본 발명의 다른 목적은 버스의 사용 효율을 개선하여 효율적으로 데이터를 전송할 수 있는 메모리 시스템을 제공하는 것이다.

도 1은 본 발명의 실시예 1에 따른 메모리 시스템의 구성을 개략적으로 도시하는 도면,

도 2는 본 발명의 실시예 1에 있어서의 데이터 및 신호의 전송 시퀀스의 일례를 도시하는 도면,

도 3은 본 발명의 실시예 1에 따른 제어 신호, 기입 데이터 및 판독 데이터의 전송 시퀀스의 일례를 도시하는 도면,

도 4는 본 발명의 실시예 1에 따른 메모리 IC의 전체의 구성을 개략적으로 도시하는 도면,

도 5는 도 4에 도시한 비트 폭 확장 회로의 구성을 개략적으로 도시하는 도면,

도 6은 도 5에 도시한 비트 폭 확장 회로의 동작을 도시하는 타이밍 차트도,

도 7a는 도 4에 도시한 비트 폭 축소 회로의 구성의 일례를 나타내며, 도 7b는 도 7a에 도시한 회로의 동작을 나타내는 타이밍 차트도,

도 8은 도 4에 도시한 메모리 IC의 다른 동작 시퀀스 예를 도시하는 타이밍차트도,

도 9는 본 발명의 실시예 1에 따른 메모리 제어기 구성의 일례를 도시하는 도면,

도 10은 도 9에 도시한 비트 폭 축소 회로의 구성의 일례를 도시하는 도면,

도 11은 도 9에 도시한 비트 폭 확장 회로의 구성의 일례를 도시하는 도면,

도 12는 본 발명의 실시예 1에 따른 메모리 시스템의 변경예를 개략적으로 도시하는 도면,

도 13은 도 12에 도시한 메모리 시스템의 데이터 전송 동작 시퀀스를 도시하는 타이밍 차트도,

도 14는 본 발명의 실시예 2에 따른 메모리 IC의 주요부의 구성을 개략적으로 도시하는 도면,

도 15는 도 14에 도시한 입력 버퍼 회로 및 비트 폭 변환 회로의 구성을 개략적으로 도시하는 도면,

도 16은 도 15에 도시한 버스선 선택 회로의 구성의 일례를 도시하는 도면,

도 17은 도 15에 도시한 기입 전송 제어 회로의 구성을 개략적으로 도시하는 도면,

도 18은 도 14에 도시한 비트 폭 변환 회로 및 출력 버퍼 회로의 구성을 개략적으로 도시하는 도면,

도 19는 도 18에 도시한 버스선 선택 회로의 구성의 일례를 도시하는 도면,

도 20은 본 발명의 실시예 2에 따른 메모리 제어기의 구성을 개략적으로 도시하는 도면,

도 21은 종래의 메모리 시스템의 구성을 개략적으로 도시하는 도면,

도 22는 종래의 메모리 시스템의 동작을 도시하는 타이밍 차트도,

도 23은 종래의 메모리 시스템의 다른 데이터 전송 시퀀스의 일례를 도시하는 도면.

도면의 주요 부분에 대한 부호의 설명

1 : 메모리 제어기 2 : 메모리 IC

3 : 제 1 버스 4 : 제 2 버스

5 : 메모리 셀 어레이 6 : 행계 회로

7 : 열계 회로 10 : 입력 버퍼

12 : 비트 폭 확장 회로 13 : 내부 데이터 버스

15 : 비트 폭 축소 회로 16 : 출력 버퍼

20a-20e : 트랜스퍼 게이트 21a-21d : 래치 회로

22 : 기입 전송 제어 회로 30a-30f : 트랜스퍼 게이트

31a-31f : 래치 회로 32 : 판독 전송 제어 회로

42 : 비트 폭 축소 회로 43 : 출력 회로

44 : 입력 회로 45 : 비트 폭 확장 회로

50a-50d : 래치 회로 51a-51d : 트랜스퍼 게이트

52 : 출력 전송 제어 회로 55a-55f : 트랜스퍼 게이트

56a-56f : 래치 회로 57 : 판독 전송 제어 회로

3a : 제어/어드레스 버스 3b : 기입 데이터 버스

70 : 입력 버퍼 회로 72 : 비트 폭 변환 회로

74 : 출력 버퍼 회로 76 : 비트 폭 변환 회로

78 : 모드 레지스트 70a : 입력 회로

72a : 버스선 선택 회로 72c : 전송 회로

72d : 기입 래치 회로 72b : 기입 전송 제어 회로

94a-94s : 3상태 버퍼 회로 76a : 판독 래치 회로

76b : 출력 전송 제어 회로 76c : 전송 회로

76d : 버스선 선택 회로 101, 104 : 비트 폭 변환 회로

102 : 출력 회로 103 : 입력 회로

본 발명에 따른 반도체 기억 장치는 기입 데이터, 제어 신호 및 어드레스 신호를 수신하는 복수의 입력 단자와, 판독 데이터를 출력하기 위한 적어도 하나의 출력 단자를 포함한다. 기입 데이터 및 판독 데이터의 비트 수가 서로 다르게 된다.

본 발명에 따른 메모리 시스템은 정보를 기억하는 메모리와, 이 메모리로의 액세스를 제어하기 위한 메모리 제어기와, 메모리 제어기로부터의 기입 데이터, 제어 신호 및 어드레스 신호를 메모리로 전송하기 위한 제 1 단방향 버스와, 메모리로부터 판독된 판독 데이터를 메모리 제어기로 전송하기 위한 제 2 단방향 버스를 포함한다. 판독 데이터는 비트 수가 기입 데이터와 상이하다.

기입 데이터 비트 수 및 판독 데이터 비트 수를 서로 다르게 한다. 기입 데이터 등의 전송이 행해진 경우에는 판독 데이터의 비트 수를 증가시켜 가능한 한 많은 버스선을 이용한다. 데이터 전송의 방향 및 빈도에 따라서 효율적으로 버스를 사용하여 데이터를 전송할 수 있어, 고속의 데이터 전송을 실현할 수 있다.

특히, 기입 데이터를 전송하는 버스와 제어 신호 및 어드레스 신호를 전송하는 버스를 동일 버스선으로 구성하는 것에 의해, 더 효율적으로 버스를 사용하여 데이터를 전송할 수 있다.

본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.

(발명의 실시예)

(실시예 1)

도 1은 본 발명의 실시예 1에 따른 메모리 시스템의 구성을 개략적으로 도시하는 도면이다. 도 1에 있어서, 메모리 시스템은 메모리 제어기(1)와 메모리 IC(2)를 포함한다. 메모리 제어기(1)는 제 1 버스(3)를 거쳐서 제어 신호(CTL), 어드레스 신호(ADD) 및 기입 데이터(D)를 메모리 IC(2)로 전송한다. 또한, 메모리 IC(2)는 판독 데이터(Q)를 제 2 버스(4)를 거쳐서 메모리 제어기(1)로 전송한다.이 제 1 버스(3)는 M 비트 폭이며, 제 2 버스(4)는 N 비트 폭이며, 이들 버스(3 및 4)의 비트 폭은 서로 다르다(M≠N). 이들 버스(3 및 4)는 각각 한쪽 방향으로만 신호/데이터를 전송하고 있고, 단방향 버스이다. 이 제 1 버스(3)에 있어서는 제어 신호(CTL) 및 어드레스 신호(ADD)를 전송하는 버스선과 기입 데이터(D)를 전송하는 버스선이 공용된다. 기입 데이터(D)와 판독 데이터(Q)의 비트 폭이 이 메모리 IC(2)의 사양값에 따라서 버스(3 및 4)의 사용 효율이 가장 높아지도록 결정된다.

여기서, 도 2에 도시하는 바와 같이 메모리 IC(2)의 제 1 버스(3)에 결합되는 입력핀이 4비트의 입력핀(PI1-PI4)을 포함하는 경우를 고려한다. 어드레스 신호를 포함하는 커맨드 패킷이 16비트이며, 또한 데이터 패킷도 16비트인 경우를 고려한다. 이 경우, 도 2에 도시하는 바와 같이, 우선 데이터의 기입을 지시하는 커맨드 패킷이 클럭 신호(CLK)와 동기하여 4비트 단위로 전송된다. 따라서, 커맨드 패킷의 16비트(C1-C16)는 클럭 신호(CLK)의 4사이클에 걸쳐 메모리 제어기(1)로부터 제 1 버스(3)를 거쳐서 메모리 IC(2)로 전송된다. 계속해서, 동일한 제 1 버스(3)를 거쳐서 기입 데이터(D)가 전송된다. 이 기입 데이터(D)가 16비트(I1-I16)이며, 마찬가지로 클럭 신호(CLK)와 동기하여 4비트 단위로 메모리 IC(2)로 제 1 버스(3)를 거쳐서 전송된다. 따라서, 이 데이터 기입에 있어서, 합계 8클럭 사이클이 필요하게 된다.

한편, 도 3에 도시하는 바와 같이 제 1 버스(3)를 5비트 폭으로 설정하고, 제 2 버스(4)를 3비트 폭으로 설정한다. 제 1 버스(3) 및 제 2 버스(4)의 합계 비트 수는 8비트이며, 이 합계 비트 폭은 변경되지 않는다. 제 1 버스(3)를 5비트 폭으로 한 경우, 16비트의 커맨드 패킷은 4클럭 사이클에 걸쳐 전송된다. 한편, 제 4 클럭 사이클에 있어서 기입 데이터 비트(I1)를 커맨드 어드레스 비트(C16)와 함께 전송하는 것에 의해, 데이터 패킷은 실질적으로 3클럭 사이클로 전송할 수 있다. 따라서, 합계 7클럭 사이클로 커맨드 패킷 및 데이터 패킷을 전송할 수 있다. 이 때, 제 2 버스(4)에 결합되는 메모리 IC(2)의 출력 단자(PO1-PO3)로부터 16비트의 데이터(Q)를 3비트 단위로 순차 전송한다. 따라서, 데이터의 기입과 병행하여 제 2 버스(4)를 거쳐서 16비트(O1-O16)의 판독 데이터(Q)를 메모리 제어기(1)로 전송할 수 있다. 이것에 의해, 제 1 버스(3) 및 제 2 버스(4) 양자에 있어서의 버스의 공백 시간을 단축할 수 있다.

데이터 판독시에 있어서는 데이터 기입을 지시하는 커맨드 패킷 전에 데이터 판독을 지시하는 판독 커맨드 패킷을 전송한다. 판독 커맨드 패킷 전송 후, 컬럼 레이턴시 경과 후에 데이터 비트(O1-O16)가 메모리 IC(2)로부터 3비트 단위로 판독된다. 즉, 메모리 IC(2)에 있어서는 데이터의 입력 회로 및 데이터의 출력 회로는 동시에 동작한다. 내부에 있어 메모리 셀의 선택, 기입 동작 및 판독 동작이 커맨드의 인가 순서에 따라서 실행된다. 단, 이 메모리 IC(2)의 버스(3 및 4)에 결합되는 인터페이스 회로에 있어서 데이터의 기입/판독이 동시에 실행된다.

도 4는 도 1에 도시한 메모리 IC(2)의 구성을 개략적으로 도시하는 도면이다. 도 4에 있어서, 메모리 IC(2)는 행렬 형상으로 배열되는 복수의 메모리 셀을 갖는 메모리 셀 어레이(5)와, 이 메모리 셀 어레이(5)의 행의 선택에 관련된 동작을 실행하는 행계 회로(6)와, 메모리 셀 어레이(5)의 열 선택에 관련된 동작을 실행하는 열계 회로(7)를 포함한다. 메모리 셀 어레이(5)에 있어서는 메모리 셀 행에 대응하여 워드선이 배치되고, 메모리 셀 열에 대응하여 비트선이 배치된다.

행계 회로(6)는 행 어드레스를 디코드하는 로우 디코더, 로우 디코더로부터의 디코드 신호에 따라서 어드레스 지정된 행에 대응하는 워드선을 선택 상태로 구동하는 워드선 구동 회로, 비트선을 소정 전압 레벨로 프리차지하고 또한 이퀄라이즈하는 프리차지/이퀄라이즈 회로 및 메모리 셀 데이터의 검지, 증폭 및 래치를 실행하는 센스 앰프 회로 등을 포함한다.

열계 회로(7)는 열 어드레스를 디코드하여 열 선택 신호를 생성하는 컬럼 디코더, 선택 열의 메모리 셀로의 데이터 기입을 실행하는 기입 드라이브 회로 및 선택 메모리 셀의 데이터를 증폭하는 프리앰프 등을 포함한다.

메모리 IC(2)는 M비트의 제 1 버스(3)에 결합되는 입력핀 단자군(PIG)을 거쳐서 메모리 제어기(1)로부터의 커맨드 패킷 및 기입 데이터를 받는 입력 버퍼(10)와, 입력 버퍼(10)로부터의 커맨드 패킷을 디코드하여 내부 동작을 지정하는 동작 모드 지시 신호를 생성하는 커맨드 디코더(11)와, 커맨드 디코더(11)로부터의 기입 동작 모드 지시 신호(WRITE)에 따라서 입력 버퍼(10)로부터의 M비트의 데이터를 P비트의 기입 데이터로 변경하여 내부 데이터 버스(13)상으로 전달하는 비트 폭 확장 회로(12)와, 내부 데이터 버스(13)로부터의 P비트 폭의 내부 판독 데이터를 받고, 커맨드 디코더(11)로부터의 판독 동작 모드 지시 신호 READ에 따라서 이 내부 데이터 버스(13)상에서 판독된 P비트의 판독 데이터를 N비트 데이터로 변환하는 비트 폭 축소 회로(15)와, 이 비트 폭 축소 회로(15)로부터의 데이터를 N비트의 출력 단자군(POG)을 거쳐서 순차 출력하는 출력 버퍼(16)와, 커맨드 디코더(11)로부터의 동작 모드 지시 신호에 따라서 지정된 동작에 필요한 제어 신호를 생성하는 제어 회로(14)를 포함한다. 이 제어 회로(14)는 도 4에 있어서 행계 회로(6) 및 열계 회로(7)에 대한 제어 신호를 발생하도록 나타낸다. 이 제어 회로(14)로부터 또한, 출력 버퍼(16)에 대하여 출력 인에이블 신호가 인가되어도 된다.

도 4에 도시하는 바와 같이 비트 폭 확장 회로(12)를 이용하여, 예를 들면, 도 3에 도시하는 바와 같이 4클럭 사이클에 걸쳐 전달되는 16비트의 기입 데이터를 내부의 16비트의 기입 데이터로 하여 한번에 내부 데이터 버스(13)상으로 전송한다(P=16의 경우). 한편, 비트 폭 축소 회로(15)는 출력 단자군(POG)의 비트 폭 N(=3)에 맞춰 내부 데이터 버스(13)에서 판독된 P(=16) 비트 데이터의 비트 폭을 축소하고, 순차 클럭 신호에 따라서 출력 버퍼(16)로 전송한다. 이것에 의해, 메모리 IC의 사양에 따라서 입력핀 단자군(PIG) 및 출력핀 단자군(POG)의 비트 폭을 설정하여 효율적으로 데이터의 전송을 실행할 수 있다.

내부 데이터 버스(13)는, 예를 들면 16비트 폭이며, 메모리 셀 어레이(5)에 있어서 커맨드 패킷에 포함되는 어드레스 신호에 따라 선택된 16비트의 메모리 셀에 대하여 동시에 데이터의 기입 또는 판독이, 인가된 커맨드에 따라서 제어 회로(14)의 제어하에서 실행된다.

도 5는 도 4에 도시한 비트 폭 확장 회로(12)의 구성을 개략적으로 도시하는 도면이다. 도 5에 있어서, 비트 폭 확장 회로(12)는 도 4에 도시한 커맨드디코더(11)로부터의 기입 동작 모드 지시 신호(WRITE)와 클럭 신호(CLK)에 따라서 전송 클럭 신호(T0-T3)를 순차 발생하는 기입 전송 제어 회로(22)와, 기입 전송 제어 회로(22)로부터의 전송 클럭 신호(T0-T3)의 각각에 따라서 도통되어 입력 버퍼(10)로부터의 데이터 비트를 전송하는 트랜스퍼 게이트(20a-20d)와, 트랜스퍼 게이트(20a-20d) 각각에 대응하여 마련되고 대응하는 트랜스퍼 게이트(20a-20d)로부터 전송된 데이터 비트를 래치하는 래치 회로(21a-21d)를 포함한다. 이들 래치 회로(21a-21d)는 기입 전송 제어 회로(22)로부터의 기입 활성화 신호(φWR)의 활성화시에 래치된 데이터 비트를 내부 데이터 버스(13)로 병렬로 전송한다. 이 내부 데이터 버스(13)상의 데이터 비트가 도 4에 도시한 열계 회로(7)에 포함되는 기입 드라이버에 인가된다.

이 도 5에 도시하는 비트 폭 확장 회로(12)에 있어서, 도 3에 도시하는 바와 같은 데이터 비트의 구성인 경우, 트랜스퍼 게이트(20a)는 1비트 데이터를 전송하고 래치 회로(21a)가 1비트 데이터의 래치 및 출력을 실행한다. 트랜스퍼 게이트(20b-20d)는 각각 5 비트의 데이터 전송을 실행하고, 래치 회로(21b-21d)가 5비트의 데이터 래치 및 출력을 실행한다. 트랜스퍼 게이트(20a)는 입력 버퍼(10)의 5비트의 출력 중, 미리 정해진 데이터 비트에 결합된다. 나머지의 트랜스퍼 게이트(20b-20d)는 입력 버퍼(10)의 내부 출력 노드에 각각 결합된다. 다음에, 이 도 5에 도시하는 비트 폭 확장 회로(12)의 동작에 대하여 도 6에 도시하는 타이밍 차트도를 참조하여 설명한다.

기입 커맨드 패킷이 인가되면, 이 기입 커맨드 패킷에 포함되는 기입 커맨드에 따라서, 커맨드 디코더(11)가 기입 동작 모드 지시 신호(WRITE)를 활성화한다. 이 기입 동작 모드 지시 신호(WRITE)가 활성화되면, 기입 전송 제어 회로(22)는 클럭 신호(CLK)에 따라서 전송 클럭 신호(T0-T3)를 순차 활성화(H레벨로 구동)한다. 이것에 의해, 트랜스퍼 게이트(20a-20d)가 순차 도통되어 입력 버퍼(10)에 인가된 데이터를 각각 전송하고, 대응하는 래치 회로(21a-21d)에 래치시킨다.

이 기입 동작 모드 지시 신호(WRITE)가 활성화되고 나서 소정 시간 tCWD(CAS - 기입 지연 시간)이 경과하면, 기입 활성화 신호(φWR)가 활성화되고, 래치 회로(21a-21d)는 래치된 데이터 비트를 병렬로 내부 데이터 버스(13)로 전달한다. 따라서, 전송 클럭 신호(T0-T3)에 따라서 전송된 1비트 데이터, 5비트 데이터, 5비트 데이터 및 5비트 데이터가 각각 래치 회로(21a-21d)에 래치된 후, 병렬로 16비트 폭의 내부 데이터 버스(13)로 전송된다. 메모리 셀의 선택은 기입 커맨드 패킷에 포함되는 어드레스 신호에 따라서 실행된다.

여기서, 입력 버퍼(10)에는 기입 커맨드 패킷 및 기입 데이터 양자가 직렬로 인가되어 있고, 기입 커맨드 패킷에 이어서 기입 데이터 패킷이 전송된다. 그러나, 기입 커맨드 패킷의 인가 후, 소정 시간 경과 후에 기입 데이터 패킷이 인가되어도 된다. 기입 데이터 패킷과 기입 커맨드 패킷 사이의 시간은 미리 정해져 있기 때문에, 이 기입 동작 모드 지시 신호(WRITE)가 활성화되고 나서 소정 시간 경과 후에, 기입 전송 제어 회로(22)의 제어 하에서 전송 클럭 신호(T0-T3)가 순차 활성화된다. 이 경우, 단지 전송 클럭 신호(T0-T3)의 활성화 타이밍이 소정 시간 지연될 뿐이다.

또, 래치 회로(21a-21d)의 구성은 트랜스퍼 게이트(20a-20d)를 거쳐서 인가되는 데이터 비트를 래치하고, 기입 활성화 신호(φWR)에 따라서 래치 데이터 비트를 전송하는 구성이면 된다. 이들 래치 회로(21a-21d)는, 예를 들면 트랜스퍼 게이트와 인버터 래치 회로로 구성할 수 있다.

또한, 기입 전송 제어 회로(22)는 기입 데이터 비트의 폭이 고정되어 있는 경우에는, 기입 동작 모드 지시 신호(WRITE)에 따라서 소정의 클럭 사이클 기간 동안 클럭 신호(CLK)를 발생하는 구성이면 된다. 예를 들면, 기입 동작 모드 지시 신호(WRITE)의 활성화에 응답하여 세트되어, 4클럭 사이클 경과하면 리세트되는 플립플롭을 마련하고, 이 플립플롭의 출력 신호와 클럭 신호(CLK)의 논리곱에 의해 전송 클럭 신호(T0-T3)를 생성할 수 있다.

또한, 도 6에 있어서 전송 클럭 신호(T0-T3)는 클럭 신호(CLK)와 동기하여 발생되고 있다. 이것은 도 3에 도시하는 바와 같이 클럭 신호(CLK)의 하강과 동기하여 외부로부터의 커맨드 및 데이터 비트의 샘플링이 실행되기 때문이다. 그러나, 이 클럭 신호(CLK)의 상승과 동기하여 전송 클럭 신호(T0-T3)가 생성되어도 된다.

또한, 클럭 신호(CLK)의 상승 에지 및 하강 에지 양자를 이용하여 데이터 패킷 및 커맨드 패킷의 전송을 실행하는 DDR(Double·Data·Rate) 모드의 경우, 입력 버퍼(10)에 있어서 이 클럭 신호(CLK)의 상승 에지 및 하강 에지에서 신호/데이터 비트의 샘플링을 실행한 후, 클럭 신호(CLK)의 상승 에지 또는 하강 에지에서 이들 샘플링한 신호/데이터 비트를 병렬로 출력하는 구성이 사용되면, 도 5에 도시하는구성을 DDR 모드에 있어서도 이용할 수 있다.

도 7a는 도 4에 도시한 비트 폭 축소 회로(15)의 구성을 개략적으로 도시하는 도면이다. 도 7a에 있어서, 비트 폭 축소 회로(15)는 내부 데이터 버스(13)가 상이한 버스선에 마련되는 래치 회로(31a-31f)와, 래치 회로(31a-31f) 각각에 대응하여 마련되고, 전송 클럭 신호(Ta-Tf)에 따라서 대응하는 래치 회로(31a-31f)의 래치 데이터를 출력 버퍼(16)로 전송하는 트랜스퍼 게이트(30a-30f)와, 판독 동작 모드 지시 신호(READ)와 클럭 신호(CLK)에 따라서 전송 클럭 신호(Ta-Tf)를 생성하고 또한 래치 회로(31a-31f)에 판독 활성화 신호(φRD)를 인가하는 판독 전송 제어 회로(32)를 포함한다.

래치 회로(31a-31e)는, 예를 들면 도 3에 도시하는 데이터 전송을 실현하기 위해 3비트 폭을 갖고, 래치 회로(31f)는 1비트 폭을 갖는다. 출력 버퍼(16)는 트랜스퍼 게이트(30a-30f)로부터 인가되는 3비트 데이터를 순차 3비트의 데이터 출력 단자군으로 전송한다. 다음에, 이 도 7a에 도시하는 비트 폭 축소 회로(15)의 동작을 도 7b에 도시하는 타이밍 차트도를 참조하여 설명한다.

우선, 판독 커맨드 패킷이 인가되면, 판독 동작 모드 지시 신호(READ)가 활성화된다. 판독 전송 제어 회로(32)는 이 판독 동작 모드 지시 신호(READ)의 활성화에 응답하여 소정 기간(컬럼 레이턴시 1클럭 사이클)을 카운트하고, 소정 기간이 경과하면 판독 활성화 신호(φRD)를 활성화한다. 이 컬럼 레이턴시-1(tCAC-1)의 사이클 기간은 내부에서 메모리 셀 어레이의 열 선택 및 선택 메모리 셀 데이터의 내부 전송(프리앰프의 활성화를 포함함)에 필요하게 되는 시간에 의해 결정된다.

래치 회로(31a-31f)는 이 판독 활성화 신호(φRD)의 활성화에 따라서 내부 데이터 버스(13)에 인가된 16비트의 데이터를 각각 3비트, 3비트, 3비트, 3비트, 3비트 및 1비트씩 래치한다.

다음에, 판독 데이터 제어 회로(32)는 다음의 클럭 사이클로부터 전송 클럭 신호(Ta-Tf)를 순차 활성화시킨다. 래치 회로(31a-31f)에 래치된 데이터가 트랜스퍼 게이트(30a-30f)를 거쳐서 출력 버퍼(16)로 순차 전송된다. 출력 버퍼(16)가 3비트 데이터를 순차 출력한다.

따라서, 이 도 7a에 도시하는 구성의 경우, 16비트 데이터를 3비트 데이터로 변환하여 직렬로 순차 출력한다.

또, 전송 클럭 신호(Ta-Tf)는 클럭 신호(CLK)와 동기해서 발생되고 있다. 그러나, 이들 전송 클럭 신호(Ta-Tf)는 클럭 신호(CLK)와 위상이 180°다르게 되어 있어도 된다. 출력 버퍼(16)에 있어서 이 데이터 비트를 클럭 신호(CLK)의 상승과 동기해서 순차 전송한다. 또한, 출력 버퍼(16)가 DDR 모드로 데이터 비트를 전송하도록 구성되어도 된다. 이 DDR 모드에서의 전송시에 있어서, 전송 클럭 신호(Ta-Tf)는 클럭 신호(CLK)의 반 클럭 사이클씩 위상을 어긋나게 하여 활성화시킨다. 또는 이것에 대신하여, 전송 클럭 신호(Ta-Tf)의 2개를 세트로 하여 동시에 활성화하고, 출력 버퍼(16)에 있어서 6비트 데이터를 3비트 데이터로 변환하여 클럭 신호(CLK)의 상승 에지 및 하강 에지와 동기해서 전송한다(출력 버퍼가 6비트/3비트의 병렬/직렬 변환을 실행함). 이들 데이터 전송시에 있어서의 클럭 신호(CLK)와 판독 데이터 비트의 위상 관계는 이용되는 메모리 IC의 사양에 따라적당히 정해지면 된다.

도 8은 도 3에 도시하는 데이터의 기입 및 판독을 실행할 때의 비트 폭 확장 회로(12) 및 비트 폭 축소 회로(15)의 동작을 나타내는 타이밍 차트도이다. 이하, 도 8을 참조하여 이 데이터의 기입 및 판독 동작에 대해서 설명한다.

클럭 신호(CLK)의 사이클 #0에 있어서 판독 커맨드 패킷에 따라서 판독 동작 모드 지시 신호(READ)가 활성화된다. 이 판독 동작 모드 지시 신호(READ)가 활성화되면, 2클럭 사이클 후의 클럭 사이클 #3에 있어서 판독 활성화 신호(φRD)가 활성화되고, 도 7에 도시하는 래치 회로(31a-31f)가 내부 데이터 버스(13)상의 내부 판독 데이터 비트를 각각 래치한다.

계속해서, 클럭 사이클 #4로부터 전송 클럭 신호(Ta-Tf)가 순차 활성화되고, 래치 회로(31a-31f)의 래치 데이터가 트랜스퍼 게이트(30a-30f)를 거쳐서 출력 버퍼(16)에 인가된다.

기입 커맨드 패킷이 4클럭 사이클에 걸쳐 인가되기 때문에, 클럭 사이클 #2로부터 클럭 사이클 #5에 걸쳐 기입 커맨드 패킷이 인가된다. 이 기입 커맨드 패킷에 따라서 클럭 사이클 #6에 있어서 기입 동작 모드 지시 신호(WRITE)가 활성화된다. 이 기입 동작 모드 지시 신호(WRITE)의 활성화에 따라서 도 5에 도시하는 기입 전송 제어 회로(22)가 활성화되어, 전송 클럭 신호(T0-T3)를 클럭 사이클 #7로부터 #10에 걸쳐 순차 활성화시킨다. 전송 클럭 신호(T0-T3)에 따라서 도 5에 도시하는 래치 회로(21a-21d)에 기입 데이터가 래치된다. 클럭 사이클 #11에 있어서 기입 활성화 신호(φWR)가 활성화되고, 이 래치 회로(21a-21d)에 래치된 데이터비트가 내부 데이터 버스(13)로 병렬로 전송된다.

따라서, 이 클럭 사이클 #4 및 #5에 있어서는 제 1 버스(3) 및 제 2 버스(4)가 모두 신호 및 데이터를 각각 전송하고 있다. 또한, 클럭 사이클 #7로부터 클럭 사이클 #9에 있어서는 제 1 버스(3) 및 제 2 버스(4)가 각각 데이터 비트를 전송하고 있다. 따라서, 버스의 공백 시간이 짧아져서, 데이터 전송 효율을 개선할 수 있다.

이 도 8에 도시하는 바와 같이 전송 클럭 신호(Ta-Tf)의 활성화시에는 래치 회로(31a-31f)(도 7 참조)에 판독 데이터 비트가 래치되고 있고, 내부에서 데이터 판독을 위한 열 선택 동작은 완료한다. 따라서, 이 판독 동작 활성화 신호(φRD)에 따라서 열계 회로를 일단 리세트한 후, 재차 클럭 사이클 #11에 있어서 기입 활성화 신호(φWR)를 활성화시킨다. 이 전송 클럭 신호(Ta-Tf) 및 (T0-T3)의 발생시에, 내부에서 열 선택을 실행한다. 이 열 선택에 필요한 시간은 도 8에 있어서는 2클럭 사이클 기간이며, 내부에서 전송 클럭 신호(Ta-Tf)를 순차 활성화시키고 있을 때에 기입 동작 모드 지시 신호(WRITE)가 활성화되어, 내부에서 열 선택을 기입 동작을 위해 실행하더라도 전혀 내부 데이터의 충돌은 발생하지 않는다.

또한, 메모리 IC가 복수의 뱅크를 포함하는 경우, 뱅크로 인터리브 방식으로 액세스하는 것에 의해, 보다 버스의 이용 효율을 개선할 수도 있다.

도 5에 도시하는 기입 전송 제어 회로(22) 및 도 7에 도시하는 판독 전송 제어 회로(32)는 서로 독립적으로 동작 가능하며, 이 독립 동작에 의해 제 1 버스 및 제 2 버스로 기입 데이터 및 판독 데이터를 동시에 전송할 수 있다.

또, 내부에서 기입 데이터와 판독 데이터의 충돌이 발생할 가능성이 있는 경우(데이터 기입 및 판독시의 컬럼 레이턴시가 커맨드 패킷의 인가 클럭 사이클 수보다도 긴 경우), 내부에서 하나의 열 선택 동작이 완료할 때까지 다음의 열 선택 동작을 대기시키는 경합 회피 회로를 마련해 두면, 이러한 내부에서의 데이터 버스에서의 데이터의 충돌은 방지할 수 있다.

도 9는 도 1에 도시하는 메모리 제어기(1)의 구성을 개략적으로 도시하는 도면이다. 도 9에 있어서, 메모리 제어기(1)는 프로세서 등의 처리 장치와의 액세스를 실행하는 인터페이스 회로(40)와, 인터페이스 회로(40)에 결합되어 처리 장치로부터의 메모리 IC로의 액세스 요구에 따라서 필요한 패킷을 생성하는 제어 회로(41)와, 제어 회로(41)로부터의 패킷을 받고 그 비트 폭을 축소하는 비트 폭 축소 회로(42)와, 비트 폭 축소 회로(42)에 의해 축소된 축소 패킷을 클럭 신호(CLK)와 동기하여 제 1 버스(3)로 전달하는 출력 회로(43)와, 제 2 버스(4)로부터 인가되는 데이터를 클럭 신호(CLK)와 동기하여 취입하는(take in) 입력 회로(44)와, 입력 회로(44)로부터의 데이터 비트를 소정의 비트 폭의 데이터 패킷으로 변환하여 제어 회로(41)에 인가하는 비트 폭 확장 회로(45)를 포함한다.

이 제어 회로(41)는 메모리 IC의 거리(복수의 메모리 IC가 마련되어 있을 때)에 따라서, 데이터 판독 지시를 인가한 경우의 판독 데이터의 반송 타이밍을 결정해서 입력 회로(44)를 활성화시킨다. 이들 비트 폭 축소 회로(42) 및 비트 폭 확장 회로(45)는 각각 제어 회로(41)의 제어하에서 활성화된다. 이 메모리 제어기(1)에 있어서, 제 1 데이터 버스(3) 및 제 2 데이터 버스(4)의 비트 폭에 따라서 송수신하는 패킷의 비트 폭 및 클럭 사이클 수를 조정하는 것에 의해, 데이터 버스(3 및 4)의 비트 폭 변경에 용이하게 대응할 수 있다.

도 10은 도 9에 도시하는 비트 폭 축소 회로(42)의 구성을 개략적으로 도시하는 도면이다. 도 10에 있어서, 비트 폭 축소 회로(42)는 제어 회로(41)로부터의 커맨드 패킷 및 기입 데이터 패킷을 소정 비트(예를 들면, 4 비트) 단위로 받아서 래치하는 래치 회로(50a-50d)와, 래치 회로(50a-50d) 각각에 대응해서 마련되고, 출력 전송 제어 회로(51)로부터의 전송 클럭 신호(T0-T3)에 따라서 대응하는 래치 회로(50a-50d)의 래치 신호/데이터 비트를 출력 회로(43)로 전송하는 트랜스퍼 게이트(51a-51d)를 포함한다.

래치 회로(50a-50d)에는 커맨드 패킷은 전체 비트 병렬로 인가되어 래치된다. 출력 전송 제어 회로(52)는 제어 회로(41)로부터의 전송 지시(XF) 및 기입 지시(WR)에 따라서 전송 활성화 신호(φXF)를 활성화시킨다. 래치 회로(50a-50d)에 커맨드의 비트 및 데이터 비트가 래치된 후에, 출력 전송 제어 회로(52)가 전송 클럭 신호(T0-T3)를 순차 활성화시킨다. 따라서, 5비트 단위로 4사이클에 걸쳐 커맨드 패킷이 전송된 후, 데이터 기입시에 있어서는 계속해서 5비트 단위로 기입 데이터가 출력 회로(43)를 거쳐서 전송된다. 데이터 판독을 지시할 때에는 기입 지시 신호(WR)는 비활성 상태이며, 출력 전송 제어 회로(52)는 판독 커맨드 패킷만을 래치 회로(50a-50d)에 래치시킨 후, 전송 클럭 신호(T0-T3)를 순차 활성화시킨다. 이것에 의해, 판독 커맨드 패킷만이 전송된다. 또한, 기입 데이터 비트의 위치도 제어 회로(41)의 제어하에서 미리 정해지고, 래치 회로(50a-50d)에는 각각 소정 위치의 커맨드 패킷의 신호 및 데이터 비트가 저장된다.

도 11은 도 9에 도시하는 비트 폭 확장 회로(45)의 구성의 일예를 개략적으로 도시하는 도면이다. 도 11에 있어서, 비트 폭 확장 회로(45)는 입력 회로(44)에 병렬로 결합되는 트랜스퍼 게이트(55a-55f)와, 트랜스퍼 게이트(55a-55f) 각각에 대응해서 마련되는 래치 회로(56a-56f)와, 판독 동작 모드 지시 신호(READ)의 활성화에 응답해서, 컬럼 레이턴시 및 데이터 전파 지연 시간 및 데이터 입력 클럭 사이클 수가 경과한 후에, 전송 지시 신호(φLT)를 활성화시키는 판독 전송 제어 회로(57)를 포함한다. 래치 회로(56a-56f)의 래치 데이터 비트는 전송 지시 신호(φLT)의 활성화에 응답해서 병렬로 제어 회로에 인가된다. 입력 회로(44)에는 3비트의 판독 데이터가 순차 메모리 IC로부터 전송된다.

판독 전송 제어 회로(57)는 제어 회로(41)로부터의 판독 동작 모드 지시 신호(READ)의 활성화시, 우선 전송 클럭 신호(Ta-Tf)를 순차 활성화시킨다. 트랜스퍼 게이트(55f)는 입력 회로(44)의 소정의 내부 출력 노드에 결합되어 1비트의 데이터를 전송한다. 따라서, 래치 회로(56a-56e)에는 3비트의 데이터가 저장되고, 래치 회로(56f)에는 1비트의 데이터가 저장된다. 이 입력 회로(44)를 거쳐서 전송된 데이터 비트가 래치 회로(56a-56f)로 전송되어 래치되면, 판독 전송 제어 회로(57)는 전송 지시 신호(φLT)를 활성화시킨다. 이것에 의해, 래치 회로(56a-56f)에 래치된 16비트의 데이터가 제어 회로(41)에 병렬로 인가된다.

전송 클럭 신호(Ta-Tf)의 활성화 순서를, 메모리 IC에 있어서의 전송 클럭 신호(Ta-Tf)의 활성화 순서와 동일하게 하는 것에 의해, 제어 회로(41)에 대하여데이터 비트의 위치를 메모리 IC에 있어서 판독되는 내부 판독 데이터(16비트)의 위치와 다르게 하지 않고 부여할 수 있다. 메모리 제어기(1) 및 메모리 IC(2)에 있어서 각각 내부에서 16비트의 데이터가 처리되는 경우, 5비트의 제 1 버스 및 3비트의 제 2 버스를 거쳐서 데이터 전송을 실행하여 버스 사용 효율을 개선할 수 있어, 효율적으로 데이터 전송을 실행할 수 있다.

또, 상술한 설명에 있어서는 제 1 버스를 거쳐서 전송되는 기입 데이터 비트의 수를 판독 데이터 비트의 수보다도 크게 하고 있다. 그러나, 반대로 판독 동작이 빈번히 실행되는 경우 등에는, 이 제 2 데이터 버스(4)의 비트 폭을 제 1 데이터 버스(3)의 비트 폭보다도 크게 해도 좋다.

또, 상술한 설명에 있어서는 16비트의 커맨드가 4비트 폭의 패킷으로 4클럭 사이클에 걸쳐 전송되고 있고, 또한 16비트의 데이터가 전송되고 있다. 그러나, 이들 비트 폭은 단순한 일례이며, 예를 들면 32비트 또는 64비트의 등의 비트 폭의 커맨드 및 데이터가 전송되어도 된다. 또한, 내부 데이터 버스의 폭도 16비트 이외의 64비트 또는 256비트 등의 폭이라도 된다.

또, 커맨드 및 어드레스도 비트 폭이 변환되어 커맨드 디코더 및 어드레스 디코더에 인가된다.

(변경예)

도 12는 본 발명의 실시예 1의 메모리 시스템의 변경예의 구성을 개략적으로 도시하는 도면이다. 도 12에 있어서는 메모리 제어기(1)와 메모리 IC(2)는 제어/어드레스 버스(3a), 기입 데이터 버스(3b) 및 판독 데이터 버스(4)에 의해 결합된다. 기입 데이터 버스(3b)는 m비트 폭이며, 판독 데이터 버스(4)는 n비트 폭이다. 이들 데이터 버스(3b 및 4)의 비트 폭(m 및 n)은 서로 그 값이 다르다. 제어/어드레스 버스(3a)는 그의 비트 폭이 고정되어 있다. 이러한 판독/기입 분리의 구성에 있어서도 데이터 버스(3b 및 4)의 비트 폭(m 및 n)을 각각 적당한 값으로 설정하는 것에 의해, 버스의 사용 효율을 개선할 수 있다. 이 경우에 있어서도 메모리 제어기(1) 및 메모리 IC(2)에 있어서는 비트 폭 확장 회로 및 비트 폭 축소 회로가 마찬가지로 데이터 비트에 대하여 마련된다. 제어/어드레스 버스(3a)에 대해서는 이러한 비트 폭 확장/축소 회로는 마련되지 않는다.

도 13은 도 12에 도시한 메모리 시스템의 데이터의 기입/판독을 나타내는 타이밍 차트도이다. 클럭 사이클 #A에 있어서 데이터 판독을 나타내는 판독 커맨드(R 1)가 인가된다. 컬럼 레이턴시가 2이고, 클럭 사이클 #B로부터 데이터 비트(QA1-QA4)가 순차 판독된다. 이들은 메모리 IC의 내부 데이터 버스의 비트 폭보다 작은 비트 폭을 갖는 데이터이다. 클럭 사이클 #B에 있어서 데이터의 기입을 나타내는 기입 커맨드(W)를 인가한다. 데이터 기입시에 있어서, 기입 데이터 버스(3b)를 거쳐서 기입 데이터(DA1-DA4)가 클럭 사이클 B로부터 인가된다. 메모리 IC에서는 내부의 래치 회로에 의해 데이터 비트가 모두 래치되어 있고, 이 클럭 사이클 #B에서는 내부의 열 선택 동작이 완료되어 있다. 따라서, 클럭 사이클 #B에 있어서 기입 커맨드(W)를 인가하고 기입 데이터 비트(DA1-DA4)를 순차 내부에서 래치하더라도, 전혀 메모리 셀을 판독하기 위한 열 선택 동작에 악영향을 미치지않는다. 내부에서 판독 커맨드에 의한 열 선택 동작이 완료되면, 다음에 기입 커맨드에 의한 데이터 열 선택이 실행되고, 이 데이터 비트(DA4)의 저장 후에 내부에서 선택 메모리 셀로의 데이터 기입이 실행된다.

이와 같이 기입 데이터 버스 및 판독 데이터 버스를 따로따로 마련하는 것에 의해, 서로 동시에 기입 데이터 비트 및 판독 데이터 비트를 전송할 수 있다. 이 도 13에 도시하는 구성의 경우, 예를 들면 내부의 데이터 버스가 256비트의 폭을 갖고, 데이터의 입출력 회로부에서 32비트의 데이터가 선택되어 입출력되는 구성의 경우에 있어서, 예를 들면 판독이 빈번히 실행되는 경우에는 데이터의 비트 폭을, 예를 들어 48비트로 하고, 기입 데이터 버스의 폭을 16비트로 저감한다. 기입 데이터 버스와 판독 데이터 버스의 비트 폭의 합계는 변화하지 않는다. 이것에 의해, 데이터 판독이 빈번히 실행되는 회로에 있어서, 데이터 판독을 고속이고 효율적으로 실행할 수 있다. 또한, 기입이 빈번히 실행되는 경우에는 이 기입 데이터 버스의 비트 폭을 판독 데이터 버스의 비트 폭보다 크게 한다. 이 경우에도 판독 데이터 버스와 기입 데이터 버스의 비트 폭은 동일한 것으로 한다.

따라서, 내부 메모리 IC에 있어서 내부에서 전송 가능한 데이터 비트의 수보다 외부에서의 데이터 전송이 가능한 비트 수가 적은 경우, 본 발명을 적용하여 효율적인 데이터 전송을 실행할 수 있다. 이 내부 256비트, 외부 32비트 구성의 경우, 메모리 IC내에 있어서 256:32 선택을 실행하는 디코더를 비활성 상태로 해서, 256비트를 동시에 선택하는 상태로 설정한다. 이것에 의해, 256비트의 데이터를 래치하여, 48비트 단위로 외부로 판독할 수 있다. 또한, 기입 데이터를 16비트 단위로 받아 직렬/병렬 변환을 실행하는 것에 의해, 256비트의 데이터 버스로 내부 기입 데이터를 전송할 수 있다.

이상과 같이, 본 발명의 실시예 1에 따르면, 기입 데이터를 전송하는 버스와 판독 데이터를 전송하는 버스를 따로따로 마련하고 또한 그들의 버스폭을 다르게 하고 있고, 처리 용도에 있어서 효율적으로 버스폭을 설정하여 효율적으로 데이터전송을 실행할 수 있어, 버스의 사용 효율을 개선할 수 있다.

(실시예 2)

도 14는 본 발명의 실시예 2에 따른 메모리 IC의 주요부의 구성을 개략적으로 도시하는 도면이다. 도 14에 있어서, 메모리 IC(2)는 제 1 버스(3)에 핀 단자군(PGA)을 거쳐서 결합되고 또한 제 2 버스(4)에 핀 단자군(PGB)을 거쳐서 결합되는 입력 버퍼 회로(70)와, 입력 버퍼 회로(70)의 출력 데이터 비트 폭을 변환하여 내부 데이터 버스(13)로 전달하는 비트 폭 변환 회로(72)와, 핀 단자군(PGA 및 PGB)에 결합되는 출력 버퍼 회로(74)와, 내부 데이터 버스(13)에서 판독된 비트 폭(P)의 데이터의 비트 폭을 출력 버퍼 회로(74)의 비트 폭으로 변환하여 내부 판독 데이터를 전송하는 비트 폭 변환 회로(76)와, 입력 버퍼 회로(70) 및 비트 폭 변환 회로(72)의 비트 폭과, 출력 버퍼 회로(74) 및 비트 폭 변환 회로(76)의 비트 폭을 설정하는 모드 레지스트(78)를 포함한다.

모드 레지스트(78)는 모드 레지스트 세트 커맨드(MRS)가 인가되면, 핀 단자군(PGA 및 PGB)의 소정의 핀 단자에 인가된 데이터를 취입하고(이 회로는 도시하지않음), 입력 데이터 비트 수 설정 신호(IBS) 및 출력 데이터 비트 수 설정 신호(OBS)를 생성한다. 입력 버퍼 회로(70)의 비트 폭이 이 입력 비트 수 설정 신호(IBS)에 의해 설정되고, 또한 비트 폭 변환 회로(72)도 변환 비트 폭이 입력 버퍼 회로(70)와 내부 데이터 버스(13)의 비트 폭에 따라 설정된다. 출력 버퍼 회로(74)는 그의 비트 폭이 출력 데이터 비트 수 설정 신호(OBS)에 의해 설정되고, 또한 비트 폭 변환 회로(76)도 출력 데이터 비트 수 설정 신호(OBS)에 따라서 비트 폭 변환 처리 내용이 결정된다.

이 도 14에 도시하는 바와 같이, 기입 데이터 비트 수 및 판독 데이터 비트 수를 모드 레지스트(78)에 저장된 데이터에 따라서 변경하는 것에 의해, 프로세서 등의 데이터 처리시에 있어서, 판독이 연속해서 실행되는 경우에는 판독 데이터 비트의 수를 많게 하고, 또한 기입이 많이 실행되는 처리 모드시에 있어서는 기입 데이터 비트의 폭을 넓힌다. 단, 이 경우에 있어서는, 내부 데이터 버스(13)의 비트 폭(P)은 데이터 버스(3 및 4)의 비트 폭의 합계(M+N)보다도 넓다고 하는 조건이 요구된다. 또한, 전체 핀 단자수(M+N)는 일정하다.

비트 폭 변환 회로(72 및 76)의 비트 폭과 입력 버퍼 회로(70) 및 출력 버퍼 회로(74)의 비트 폭을 프로그램 가능하게 하는 것에 의해, 처리 내용에 따라서 최적의 데이터 비트 수를 설정할 수 있어, 효율적인 데이터 전송을 실현할 수 있다.

도 15는 도 14에 도시한 입력 버퍼 회로(70) 및 비트 폭 변환 회로(72)의 구성을 개략적으로 도시하는 도면이다. 도 15에 있어서, 입력 버퍼 회로(70)는 핀 단자군(PGA 및 PGB)에 결합되는 입력 회로(70a)와, 입력 비트 폭 설정 신호(IBS)에따라서 이 입력 회로(70a)의 비트 폭을 설정하는 입력 폭 설정 회로(70b)를 포함한다. 입력 회로(70a)는 M비트 폭의 단자군(PGA)에 결합되는 3상태 버퍼 회로(79a-79m)와, N비트 폭의 단자군(PGB)에 결합되는 3상태 버퍼 회로(79n-79s)를 포함한다. 이들 3상태 버퍼 회로(79a-79s)의 각각은 입력 폭 설정 회로(70b)로부터의 인에이블 신호(ENa-ENs)에 따라서 선택적으로 활성화된다. 입력 폭 설정 회로(70b)는 입력 비트 폭 설정 신호(IBS)를 디코드하여 인에이블 신호(ENa-ENs)를 선택적으로 활성화한다.

비트 폭 변환 회로(72)는 입력 회로(70a)로부터의 (M+N)비트의 버스선을 P비트의 내부 신호선군(72e)에 결합하는 버스선 선택 회로(72a)와, 이 버스선 선택 회로(72a)의 P비트 출력 신호를 전송하는 전송 회로(72c)와, 전송 회로(72c)로부터 전송된 데이터 비트를 래치하고 또한 P비트의 내부 데이터 버스(13)로 병렬로 전송하는 기입 래치 회로(72d)와, 버스선 선택 회로(72a), 전송 회로(72c) 및 기입 래치 회로(72d)의 동작을 제어하는 기입 전송 제어 회로(72b)를 포함한다.

버스선 선택 회로(72a)는 그의 구성에 대해서는 이후에 상세하게 설명하겠지만, 스위치 매트릭스로 구성되어, 기입 전송 제어 회로(72b)로부터의 데이터 비트 폭 설정 신호에 따라서 선택적으로 (M+N)비트의 3상태 버퍼를 선택적으로 P비트의 신호선군(72e)에 결합한다.

전송 회로(72c)는 P비트의 내부 신호선군(72e)의 신호선 각각에 대응하여 마련되는 트랜스퍼 게이트(81a-81p)를 포함한다. 이들 트랜스퍼 게이트(81a-81p)는 각각 개별로 기입 전송 제어 회로(72b)에 의해 그의 도통/비도통이 제어된다.

기입 래치 회로(72d)도 이 트랜스퍼 게이트(81a-81p) 각각에 대응하여 마련되는 래치 회로(82a-82p)를 포함한다. 이들 래치 회로(82a-82p)는 인가된 데이터를 래치하고 또한 기입 전송 제어 회로(72b)로부터의 기입 활성화 신호(φWR)에 따라서 래치 데이터를 병렬로 내부 데이터 버스(13)로 전송한다.

전송 회로(72c)에 있어서, 그의 입력 데이터 비트 폭 단위로 트랜스퍼 게이트를 활성화시키는 것에 의해, 기입 래치 회로(72d)에 필요한 데이터를 래치시킬 수 있다. 즉, 기입 전송 제어 회로(72b)는 이 입력 데이터 비트 폭 설정 신호(IBS)에 따라서 전송 클럭 신호(TCa-TCp)를 입력 비트 폭 단위로 순차 활성화시킨다.

도 16은 도 15에 도시한 버스선 선택 회로(72a) 구성의 일례를 도시하는 도면이다. 도 16에 있어서는 이 단자군(PGA 및 PGB)의 합계 비트가 8비트이고, 내부 데이터 버스(13)의 비트 폭(P)이 16비트인 경우의 구성을 일례로서 나타낸다.

도 16에 있어서, 버스선 선택 회로(72a)는 내부 신호선군(72e)에 결합되는 신호선(L1-L16)과, 이들 신호선(L1-L16)에 대응하여 마련되는 스위칭 소자(SW)를 포함하는 스위칭 회로(SWG1-SWG8)를 포함한다.

스위칭 회로(SWG1)는 선택 신호(φ1)에 응답하여 신호선(L1)을 신호선(L2-L16)에 결합하는 스위칭 소자(SW)를 포함한다. 이 스위칭 소자(SW)는 트랜스퍼 게이트로 구성되어도 되고, 또한 트랜스미션 게이트로 구성되어도 된다. 스위칭 회로(SWG2)는 선택 신호(φ2)에 응답하여 신호선(L1)을 신호선(L3, L5, L7, L9, L11, L13, L15)에 접속하는 스위칭 소자군과, 선택 신호(φ2)에 응답하여 신호선(L2)을신호선(L4, L6, L8, L10, L12, L14, L16)에 접속하는 스위칭 소자군을 포함한다.

스위칭 회로(SWG3)는 선택 신호(φ3)에 응답하여 신호선(L1)을 신호선(L4, L7, L10, L13, L16)에 접속하는 스위칭 소자군과, 선택 신호(φ3)에 응답하여 신호선(L2)을 신호선(L5, L8, L11, L14)에 접속하는 스위칭 소자군과, 선택 신호(φ3)에 응답하여 신호선(L3)을 신호선(L6, L9, L12, L15)에 접속하는 스위칭 소자군을 포함한다.

스위칭 회로(SWG4)는 선택 신호(φ4)에 응답하여 신호선(L1)을 신호선(L5, L8, L13)에 접속하는 스위칭 소자군과, 선택 신호(φ4)에 응답하여 신호선(L2)을 신호선(L6, L10, L14)에 접속하는 스위칭 소자군과, 신호선(L3)을 신호선(L7, L11, L15)에 접속하는 스위칭 소자군과, 신호선(L4)을 신호선(L8, L12, L16)에 접속하는 스위칭 소자군을 포함한다.

이하, 마찬가지로 해서, 입력 데이터 비트 폭에 따라 스위칭 소자군이 배치된다. 최종적으로, 스위칭 회로(SWG8)는 선택 신호(φ8)에 응답하여, 신호선(L1-L8)을 각각 신호선(L9-L16)에 접속하는 스위칭 소자군을 포함한다.

데이터 비트 폭에 따라 스위칭 회로를 선택적으로 도통 상태로 하는 것에 의해, 버스선 선택 회로(72a)에 있어서 선택 신호(φ1-φ8)에 따라서 입력 데이터 비트 폭에 따른 버스선의 접속을 실현할 수 있다.

입력 회로(70a)에 있어서는 핀 단자(PA1-PA4) 및 (PB1-PB4)에 대하여 3상태 버퍼 회로(V1-V8)(79)가 배치된다. 이들 3상태 버퍼 회로(V1-V8)는 입력 데이터 비트 폭에 따라서 선택적으로 활성화된다. 비활성 상태의 3상태 버퍼는 출력 하이임피던스 상태이다. 따라서, 스위칭 소자(SW)에 의해 신호선(L1-L16)을 선택적으로 접속하더라도, 비선택 상태의 3상태 버퍼가 이 데이터 비트 전송에 악영향을 미치는 일은 없다.

선택 신호(φ1-φ8)는 입력 비트 폭 설정 신호(IBS)를 디코드하여 선택적으로 활성화된다.

도 17은 도 15에 도시한 기입 전송 제어 회로(72b)의 구성을 개략적으로 도시하는 도면이다. 도 17에 있어서, 기입 전송 제어 회로(72b)는 입력 데이터 비트 수 설정 신호(IBS)를 디코드하여 선택 신호(φ1-φ8)를 생성하는 디코드 회로(80)와, 선택 신호(φ1-φ8)에 따라서 클럭 발생 시퀀스를 결정하는 클럭 시퀀스 결정 회로(81)와, 이 클럭 시퀀스 결정 회로(81)에 의해 결정된 클럭 발생 시퀀스에 따라서 기입 동작 모드 지시 신호(WRITE) 및 클럭 신호(CLK)에 따라서 전송 클럭 신호(TC1-TC16)를 발생하고 또한 기입 활성화 신호(φWR)를 발생하는 전송 클럭 발생 회로(82)를 포함한다.

클럭 시퀀스 결정 회로(81)는, 예를 들면 배럴 시프터(barrel shifter)로 구성되고, 선택 신호(φ1-φ8)에 따라서 전송 클럭 신호(TC1-TC16)의 발생 시퀀스를 결정한다. 예를 들면, 배럴 시프터의 시프트 폭을 선택 신호(φ1-φ8)에 따라서 결정한다. 예를 들면, 선택 신호(φ1)가 활성화된 경우에는, 통상의 시프트 레지스터에 의해 전송 클럭 신호(TC1-TC16)를 순차 활성화시키도록 시프트 동작을 실행한다. 한편, 선택 신호(φ8)가 결정된 경우에는, 배럴 시프터에 있어서 8비트 단위로 시프트 동작을 실행하도록 그의 시프트 폭을 설정한다. 이 경우, 클럭신호(CLK)에 따라서 전송 클럭 발생 회로(82)에 있어서 전송 클럭 신호(TC1-TC8)가 우선 활성화된 후, 계속해서 전송 클럭 신호(TC9-TC16)가 활성화된다. 이 도 17에 도시한 바와 같은 기입 전송 제어 회로(72b)를 이용하여 클럭 시퀀스 결정 회로(81)에 의해 입력 데이터 비트 폭이 변경된 경우에 있어서도, 용이하게 전송 클럭 신호의 발생 시퀀스를 결정할 수 있어, 내부 신호선군(72e)상의 입력 데이터 비트를 정확하게 래치할 수 있다. 이 전송 클럭 발생 회로(82)는 전송 클럭 신호(TC1-TC16)가 모두 활성화된 후, 계속해서 기입 활성화 신호(φWR)를 활성화시킨다.

도 18은 도 14에 도시한 비트 폭 변환 회로(76) 및 출력 버퍼 회로(74)의 구성을 개략적으로 도시하는 도면이다. 도 18에 있어서, 비트 폭 변환 회로(76)는 내부 데이터 버스(13)상의 P비트의 데이터를 병렬로 래치하는 래치 회로(92a-92p)와, 래치 회로(92a-92p)의 래치 데이터 비트를 출력 전송 제어 회로(76b)로부터의 전송 클럭 신호(XCa-XCp)에 따라서 전송하는 전송 회로(76c)와, 전송 회로(76c)로부터 내부 신호선군(76e)상으로 전송된 데이터 비트를 출력 버퍼 회로(74)로 선택적으로 전달하는 버스선 선택 회로(스위치 매트릭스)(76d)를 포함한다. 출력 전송 제어 회로(76b)는 출력 비트 폭 설정 신호(OBS)와 판독 동작 모드 지시 신호(READ)에 따라서 전송 클럭 신호(XCa-XCp)를 생성하고 또한 버스선 선택 회로(76d)에 있어서의 접속 경로를 설정한다.

출력 버퍼 회로(74)는 버스선 선택 회로(76d)로부터의 데이터 비트를 핀 단자군(PGA 및 PGB)으로 선택적으로 전달하는 출력 회로(74a)와, 출력 데이터 비트수 설정 신호(OBS)에 따라서, 선택적으로 이 출력 회로(74a)의 출력 비트 폭을 설정하는 출력 폭 설정 회로(74b)를 포함한다.

출력 회로(74a)는 핀 단자군(PGA)의 핀 단자 각각에 대응하여 마련되는 3상태 버퍼 회로(94a-94m)와, 핀 단자군(PGB)의 핀 단자 각각에 대응하여 마련되는 3상태 버퍼 회로(94n-94s)를 포함한다. 이들 3상태 버퍼 회로(94a-94s)가 선택적으로 출력 폭 설정 회로(74b)로부터의 인에이블 신호(OENa-OENs)에 따라서 활성화된다. 이 인에이블 신호(OENa-OENs)에 의해 출력 데이터 비트 폭이 결정된다.

버스선 선택 회로(76d)에 있어서, 출력 데이터 비트 폭에 따라서 전송 회로(76c)로부터의 전송 데이터 비트를 선택적으로 활성 상태의 3상태 버퍼 회로에 결합한다. 즉, 판독 래치 회로(76a)에 있어서, 래치 회로(92a-92p)가 판독 활성화 신호(φRD)에 따라서 내부 데이터 비트를 병렬로 래치한 후, 전송 클럭 신호(XCa-XCp)를 출력 데이터 비트 폭에 따라 선택적으로 순차 활성화시켜, 트랜스퍼 게이트(91a-91p)를 활성 도통 상태로 하는 것에 의해, 출력 데이터 비트 폭에 따른 데이터 전송을 판독 래치 회로(76a)와 출력 회로(74a) 사이에서 실행할 수 있다.

도 19는 도 18에 도시한 버스선 선택 회로(76d)의 구성의 일례를 도시하는 도면이다. 이 도 19에 있어서도 내부 데이터 버스(13)가 16비트 폭을 갖고, 핀 단자군(PGA 및 PGB)이 각각 4비트인 경우의 구성을 일례로서 나타낸다.

도 19에 있어서, 버스선 선택 회로(76d)는 핀 단자(PB4-PB1) 및 (PA4-PA1)에 대응하여 마련되는 3상태 버퍼 회로(F1-F8)와, 선택 신호(Oφ1-Oφ8)에 따라서 내부 신호선군(76e)을 선택적으로 3상태 버퍼 회로(F1-F8)에 결합하는 스위칭회로(OSWG1-OSWG8)를 포함한다. 이들 스위칭 회로(OSWG1-OSWG8)의 구성은 상기 도 16에 도시한 (72a)에 포함되는 스위칭 회로(SWG1-SWG8)의 구성과 대응한다. 선택 신호(OF1-OF8)에 의해 스위칭 회로(OSWG1-OSWG8)의 스위칭 소자(SW)를 선택적으로 도통 상태로 하여, 활성 상태로 된 3상태 버퍼 회로(F1-F8)에 결합한다.

핀 단자군(PGB)의 단자(PB4-PB1)는 순차 신호선(LL1-LL4)에 결합하고, 또한 핀 단자군(PGA)의 핀 단자(PA4-PA1)를 신호선(LL5-LL8)에 결합한다. 이것은 기입 데이터 및 판독 데이터를 병렬로 전송하고, 하나의 핀 단자는 기입 데이터를 받거나 또는 판독 데이터를 출력하는 핀 단자로 된다. 이 기입 데이터 비트는 핀 단자(PA1 내지 PA4), 및 (PB1 내지 PB4)를 향하여 그의 비트 폭이 증대됨과 아울러, 이 판독 데이터 비트 폭의 설정을 핀 단자(PB4 내지 PB1), 및 (PA4 내지 PA1)를 향하여 증대시킨다. 이것에 의해, 데이터 비트의 경합을 방지한다.

선택 신호(OF1-OF8)의 발생 순서는 기입 데이터 비트에 대한 선택 신호의 그것과 동일하다. 이것은 도 17에 도시한 구성과 동일한 구성으로 실현된다. 판독 활성화 신호(φRD)가 활성화된 후, 선택 신호(Oφ1-Oφ8)에 따라서 전송 클럭 신호(XCa-XCp)를 소정의 시퀀스로 활성화시킨다.

도 20은 본 발명의 실시예 2에 따른 메모리 제어기(1)의 구성을 개략적으로 도시하는 도면이다. 도 20에 있어서, 메모리 제어기(1)는 메모리 IC로의 액세스에 필요한 동작을 실행하는 내부 회로(100)와, 내부 회로(100)로부터의 패키지의 비트 폭을 변환하는 비트 폭 변환 회로(101)와, 비트 폭 변환 회로(101)로부터의 신호/데이터 비트를 버스(3 및/또는 4)로 전달하는 출력 회로(102)와, 버스(3 및/또는4)로부터의 데이터 비트를 받는 입력 회로(103)와, 입력 회로(103)로부터의 데이터 비트의 비트 폭을 변환하여 내부 회로(100)에 인가하는 비트 폭 변환 회로(104)와, 출력 회로(102) 및 입력 회로(103)의 비트 폭을 설정하는 비트 폭 설정 회로(105)를 포함한다.

비트 폭 변환 회로(101)는 이 메모리 IC에 있어서의 데이터 기입시의 비트 폭 변환을 실행하는 비트 폭 변환 회로(72)의 역 변환 동작을 실행하고, 또한 비트 폭 변환 회로(104)는 메모리 IC에 있어서의 데이터 출력시의 비트 폭을 변환하는 비트 폭 변환 회로(76)와 역 비트 폭 변환 동작을 실행한다. 따라서, 이들 비트 폭 변환 회로(101 및 104)는 각각 도 19에 도시한 데이터 판독용의 비트 폭 변환 회로(76) 및 도 16에 도시한 데이터 기입시의 비트 폭 변환 회로와 동일한 구성을 구비한다(단, 비트 폭이 상이함). 비트 폭 설정 회로(105)는 메모리 IC의 모드 레지스터에 대응하며, 출력 회로(102) 및 입력 회로(103)에 대해 인에이블 신호를 인가하여 선택적으로 출력 버퍼 회로 및 입력 버퍼 회로를 활성화시킨다. 출력 회로(102) 및 입력 회로(103)는 메모리 IC의 출력 회로 및 입력 회로와 마찬가지의 구성을 구비한다.

이 도 20에 도시한 메모리 제어기(1)의 구성을 이용하여, 비트 폭 변환을 비트 폭 변환 회로(101 및 104)로 실행하는 것에 의해, 동작 모드에 따라서 데이터 비트의 폭을 변경할 수 있다. 예를 들면, 버스트 모드로 데이터의 전송이 행해지는 경우, 전송되는 데이터의 비트 폭을 최대값으로 설정하여, 효율적으로 데이터 전송을 실행한다.

또, 본 실시예 2도 제어 신호 및 어드레스 신호와 기입 데이터가 각각의 버스를 거쳐서 전달되는 구성이더라도 마찬가지로 적용할 수 있다.

또한, 메모리 시스템에 이용되는 메모리 IC로서는 클럭 신호(CLK)와 동기해서 동작하는 메모리가 아니더라도 무방하다. 기입 데이터와 판독 데이터가 각각의 버스선을 거쳐서 전송되는 구성이면 본 발명은 적용 가능하다.

또한, 이 데이터 비트 폭의 변경은 1비트 단위로 실행되고 있다. 그러나, 예를 들어 32비트 데이터를 전송하는 구성에 있어서, 예를 들어 4비트 단위로 데이터 비트 폭을 변경하는 구성이 이용되어도 된다. 이 경우, 도 16 및 도 19에 도시한 각 신호선을 4비트의 신호선으로 간주하면, 이러한 복수 비트 단위에서의 데이터 비트 폭 변경의 구성에 대응할 수 있다.

이상과 같이, 본 발명에 따르면, 기입 데이터 비트 및 판독 데이터 비트를 서로 다르게 하도록 구성하고 있어, 사용 환경에 따라서 효율적으로 데이터 전송을 실행할 수 있으므로, 버스 사용 효율이 개선된 메모리 시스템을 구축할 수 있다.

이상과 같이, 본 발명의 실시예에 대해서 설명을 했지만, 이번에 개시한 실시예는 모든 점에서 예시로서 제한적인 것은 아닌 것으로 고려되어야 한다. 본 발명의 범위는 특허 청구 범위에 의해서 나타내어지고, 특허 청구 범위와 균등한 의미 및 범위내에서의 모든 변경이 포함된다.

Claims

기입 데이터, 제어 신호 및 어드레스 신호를 수신하는 복수의 입력 단자와,

판독 데이터를 출력하기 위한 적어도 하나의 출력 단자를 구비하며,

상기 기입 데이터 및 상기 판독 데이터의 비트 수는 서로 다른 반도체 기억 장치.
제 1 항에 있어서,

상기 입력 단자로서 기능하는 단자의 수와 상기 출력 단자로서 기능하는 단자의 수를 변경하기 위한 데이터 제어 회로를 더 포함하는 반도체 기억 장치.
정보를 기억하기 위한 메모리와,

상기 메모리로의 액세스를 제어하기 위한 메모리 제어기와,

상기 메모리 제어기로부터의 기입 데이터, 제어 신호 및 어드레스 신호를 상기 메모리로 전송하기 위한 제 1 단방향 버스와,

상기 메모리로부터 판독된 상기 기입 데이터 비트와 비트 수가 상이한 판독 데이터를 상기 메모리 제어기로 전송하기 위한 제 2 단방향 버스

를 구비하는 메모리 시스템.