JP3937086B2 - データ列変換回路及びそれを用いたプリンタ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、異なるデータ幅を有する複数の入力データ列を所定のデータ幅の出力データ列に変換するデータ列変換回路及びそれを用いたプリンタに関する。
【０００２】
【従来の技術】
ＬＥＤプリンタは、電子写真式の画像形成装置の一形態であり、感光ドラムに対する光の画像情報の露光手段としてＬＥＤアレイヘッドを使用するものである。このようなＬＥＤアレイヘッドは、ＬＥＤ素子が所定のピッチで一列に配列されているＬＥＤアレイと、ＬＥＤ素子の一個に対応する一個の画像データを記憶する記憶素子がＬＥＤ素子と同数設けられているシフトレジスタと、そのシフトレジスタに記憶された画像データに従ってＬＥＤ素子を発光させるＬＥＤ駆動回路と、で構成される。
【０００３】
ＬＥＤプリンタの高速化、高解像度化及び印刷幅の拡大に伴い、単位時間内にＬＥＤアレイヘッドのレジスタ部へ転送する画像データが増大する。レジスタ部への画像データ転送を、シフトレジスタの転送クロック周波数を上昇させることなく高速化するために、連続した複数のＬＥＤ素子に対応する画像データを１単位として並列入力するパラレル（並列）シフトレジスタ構成を採用したＬＥＤアレイヘッドが採用されている。
【０００４】
ＬＥＤプリンタの印刷画素密度はＬＥＤ素子の配列ピッチで決定されるが、特開平７−１５６４４２号公報には、複数の異なる解像度の最小公倍数となる解像度の画素ピッチでＬＥＤ素子を配列したＬＥＤアレイを使用するＬＥＤプリンタが開示されている。例えば、解像度２４０ｄｐｉ，３００ｄｐｉ，４００ｄｐｉの画像データを、その解像度の最小公倍数である１２００ｄｐｉのＬＥＤアレイヘッドで印刷するものである。
【０００５】
さらに、この公報では、低解像度印刷データの画素単位が複数のＬＥＤ素子で構成されることを利用し、上記画素単位を構成するＬＥＤ素子を個別に選択的に点灯又は消灯させることにより、注目画素の周辺に小さい印刷ドットを付加し又は注目画素から小さい印刷ドットを削除するように制御するＬＥＤプリンタが開示されている。すなわち、ここに開示されたＬＥＤプリンタは、低解像度画像の印刷時に生じるギザギザ状のジャギー（ｊａｇｇｙ）を補正する機能を備えるものである。
【０００６】
【発明が解決しようとする課題】
２４０ｄｐｉ，３００ｄｐｉ，４００ｄｐｉの低解像度印刷データを、その解像度の最小公倍数である１２００ｄｐｉのＬＥＤアレイヘッドを用いて印刷するＬＥＤプリンタにおいて、２４０ｄｐｉ印刷画像データの１ドットは１２００ｄｐｉの印刷ドット５個で構成され、３００ｄｐｉ印刷画像データの１ドットは１２００ｄｐｉの印刷ドット４個で構成され、４００ｄｐｉ印刷画像データの１ドットは１２００ｄｐｉの印刷ドット３個で構成されることになる。このＬＥＤプリンタに前述のジャギー補正を適用すると、ジャギー補正回路は、２４０ｄｐｉ，３００ｄｐｉ，４００ｄｐｉの低解像度印刷データの注目ドット位置における印刷ドット補正により、それぞれ５個、４個、３個の高解像度印刷ドットパターンを決定及び出力する。すなわち、ジャギー補正回路から出力されるデータの１単位は、入力される低解像度印刷画像データの解像度により、それぞれ異なったものとなる。
【０００７】
ここで、１２００ｄｐｉのＬＥＤアレイヘッドとして、パラレルシフトレジスタ構成を採用したＬＥＤアレイヘッドが採用されている場合、ＬＥＤアレイヘッドの並列入力のデータ幅と、ジャギー補正回路で出力される印刷ドットパターンの幅とは、必ずしも一致しない。したがって入力画像データの解像度に応じて変わるジャギー補正回路の出力データ列を、ＬＥＤアレイヘッドへの並列入力のデータ幅のデータ列に変換するデータ列変換が必要となる。
【０００８】
データ列変換として、ジャギー補正回路の出力データをパラレル／シリアル(parallel-to-serial)変換するＰＳ変換回路と、ＰＳ変換された出力をＬＥＤアレイヘッドの並列入力データ幅に合わせてシリアル／パラレル(serial-to-parallel)変換するＳＰ変換回路とを備え、適切な制御信号（クロック信号）を与えることにより、データ列変換回路を構成することができる。
【０００９】
しかしながら、上記構成のデータ列変換回路では、印刷ドットデータが一旦シリアルデータに変換されるため、高解像度印刷ドットデータをシリアル転送していることと等価となる。これは、データ列変換回路に高速動作するシフトレジスタが必要となり、シフトレジスタの転送クロック周波数をあげることなく高速化を図るべく印刷ドットデータを並列入力としたパラレルシフトレジスタ構成のＬＥＤアレイヘッドを採用した利点を阻害するものである。
【００１０】
本発明は、上述した問題点に鑑みてなされたものであり、その目的は、複数の異なったデータ幅の入力データ列を、シリアルデータに変換することなく、所定のデータ幅の出力データ列に変換するデータ列変換回路を提供することにある。また、本発明は、かかるデータ列変換回路を用いたＬＥＤプリンタを提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明によれば、それぞれ異なるデータ幅を有する複数の入力データ列のうち任意の入力データ列を入力し、所定のデータ幅を有する出力データ列に変換して出力するデータ列変換回路であって、入力データ列を保持する第１の並列シフトレジスタと、前記第１の並列シフトレジスタによって保持されるデータを入力し、予め定められた複数の規則の中から制御信号により選択された規則に従って該入力データを分配出力するスイッチマトリックスと、前記スイッチマトリックスから出力されるデータを入力し、所定のデータ幅を有するデータ列として出力する第２の並列シフトレジスタと、を具備するデータ列変換回路が提供される。
【００１２】
上述の如く構成されたデータ列変換回路では、第１の並列シフトレジスタにおいて、それぞれ異なるデータ幅を有する複数の入力データ列のうち任意の入力データ列が保持される。そして、スイッチマトリックスは、第１の並列シフトレジスタによって保持されるデータを入力し、予め定められた複数の規則の中から制御信号により選択された規則に従って該入力データを分配出力する。その出力されたデータは第２の並列シフトレジスタに入力され、その第２の並列シフトレジスタは、所定のデータ幅を有するデータ列を出力する。したがって、シリアルデータに変換することなく所望のデータ列変換が実現される。
【００１３】
また、本発明によれば、前記複数の入力データ列のデータ幅の各々をＷｎ（ｎ＝１，２，３，…）とし、前記出力データ列のデータ幅をＷｏとしたとき、前記第１の並列シフトレジスタは、Ｗｎ（ｎ＝１，２，３，…）のうちの最大値に少なくとも等しいデータ幅を有し、かつ、Ｗｎ（ｎ＝１，２，３，…）とＷｏとの最小公倍数をＷｎで割った商ＱＩｎ（ｎ＝１，２，３，…）のうちの最大値に少なくとも等しい段数を有する。
【００１４】
また、本発明によれば、前記複数の入力データ列のデータ幅の各々をＷｎ（ｎ＝１，２，３，…）とし、前記出力データ列のデータ幅をＷｏとしたとき、前記第２の並列シフトレジスタは、Ｗｎ（ｎ＝１，２，３，…）とＷｏとの最小公倍数をＷｏで割った商ＱＯｎ（ｎ＝１，２，３，…）のうちの最大値に少なくとも等しい段数を有する。
【００１５】
また、本発明によれば、入力データ列のデータ幅をＷｎとし、出力データ列のデータ幅をＷｏとし、ＷｎとＷｏとの最小公倍数をＷｎで割った商をＱＩｎとし、ＷｎとＷｏとの最小公倍数をＷｏで割った商をＱＯｎとしたとき、前記スイッチマトリックスは、前記第１の並列シフトレジスタの入力側第１段から第ＱＩｎ段までの部分に入力保持されたＷｎ×ＱＩｎ個のデータが前記第２の並列シフトレジスタの出力側第１段から第ＱＯｎ段までの部分に入力されるべく分配出力する。
【００１６】
さらに、本発明によれば、ジャギー補正回路とライン状のヘッドとの間に上記に記載のデータ列変換回路を備えるプリンタが提供される。このプリンタにおいては、ライン状のヘッド内のシフトレジスタ部へ、シフトレジスタの転送クロック周波数を上昇させることなく、高解像度の画像データを転送することができる。
【００１７】
【発明の実施の形態】
以下、添付図面を参照して本発明の実施形態について説明する。
【００１８】
図１は、本発明によるデータ列変換回路が適用可能なＬＥＤプリンタの印刷部の構成を模式的に示す図である。印刷部２０は、画像担持体である感光ドラム２２を中心として、感光ドラムの表面に電荷を帯びさせる帯電器２４と、潜像を形成する露光器としてのＬＥＤアレイヘッド２６と、潜像を現像剤で可視化してトナー像を形成する現像器２８と、可視化されたトナー像を画像記録媒体に転写する転写器３０と、感光ドラムの表面に残留する電荷を除去する除電器３２と、トナー像の転写後に感光ドラム上に残留するトナーを除去するクリーナ３４とから構成されている。
【００１９】
図２は、ＬＥＤアレイを感光ドラム２２側から見た図を示し、図３は、直列データ入力ＬＥＤアレイヘッドの構成を示す図である。これらの図に示されるように、図１のＬＥＤアレイヘッド２６は、ＬＥＤ素子が所定のピッチで一列に配列されているＬＥＤアレイ４０と、ＬＥＤ素子の一個に対応する一個の画像データを記憶する記憶素子（フリップフロップ）がＬＥＤ素子と同数設けられているシフトレジスタ４４と、そのレジスタに記憶された画像データに従ってＬＥＤ素子を発光させるＬＥＤ駆動回路４２とから構成される。なお、シフトレジスタ４４においてより奥側に位置するフリップフロップには、図２ではより左側のＬＥＤ素子が対応する。すなわち、図２と図３とでは、ＬＥＤ素子の位置関係が逆になっている。
【００２０】
図４は、並列データ入力ＬＥＤアレイヘッドの構成を示す図である。前述のように、ＬＥＤプリンタの高速化、高解像度化及び印刷幅の拡大に伴い、単位時間内にＬＥＤアレイヘッドのシフトレジスタへ転送する画像データが増大する。シフトレジスタへの画像データ転送を、シフトレジスタの転送クロック周波数をあげることなく高速化するために、連続した複数のＬＥＤ素子に対応する画像データを１単位として並列入力する並列シフトレジスタ構成を採用したＬＥＤアレイヘッドが採用されている。図４の例では、８ビット並列シフトレジスタ４６が使用されている。そして、８ビットの並列データにおいては、上位側ビットが、直列データの場合の先行側ビット（直列シフトレジスタでいえば奥側ビット、また、図２のＬＥＤ素子でいえば左側素子）に対応している。
【００２１】
図５は、ジャギー補正回路の構成を示す図である。前述のように、ＬＥＤプリンタの印刷画素密度はＬＥＤ素子の配列ピッチで決定される。しかし、複数の異なる解像度の最小公倍数となる解像度の画素ピッチでＬＥＤ素子を配列したＬＥＤアレイを使用するＬＥＤプリンタ（例えば、解像度２４０ｄｐｉ，３００ｄｐｉ，４００ｄｐｉの画像データを、その解像度の最小公倍数である１２００ｄｐｉのＬＥＤアレイヘッドで印刷するもの）では、低解像度印刷データの画素単位が複数のＬＥＤ素子で構成されることを利用し、上記画素単位を構成するＬＥＤ素子を個別に選択的に点灯又は消灯させて、注目画素の周辺に小さい印刷ドットを付加したり注目画素から小さい印刷ドットを削除したりする制御を行うことにより、低解像度画像の印刷時に生じるギザギザ状のジャギーを防止することができる。
【００２２】
図５に例示されるジャギー補正回路５０においては、画像メモリ４８に展開された低解像度印刷データが画像メモリ読出し部５２によってラインバッファ５４に読み出される。評価ウィンドウ抽出部５６は、ラインバッファ５４から注目ドットとその近傍の矩形領域を評価ウィンドウとして抽出する。そして、補正画像データ生成部５８は、評価ウィンドウとして抽出されたパターンから、注目ドット位置における、印刷小ドットが付加ないしは削除された高解像度の印刷ドットパターンを決定し、補正画像データとして出力する。
【００２３】
図６は、そのようなジャギー補正回路の動作を説明するための図であり、図５のジャギー補正回路５０での印刷ドットパターン決定の一例を示している。低解像度印刷データの一部を抽出したものである図６（Ａ）のパターンから、抽出領域中央の注目ドット位置における補正後の高解像度印刷ドットパターンは図６（Ｂ）のように決定される。同様な補正工程を繰り返し、図６（Ａ）のような形状の低解像度印刷パターンは、図６（Ｃ）のような高解像度印刷ドットパターンに補正される。
【００２４】
図７は、本発明に係るデータ列変換回路の位置付けを説明するためのブロック図である。前述のように、２４０ｄｐｉ，３００ｄｐｉ，４００ｄｐｉの低解像度印刷データを、その解像度の最小公倍数である１２００ｄｐｉのＬＥＤアレイヘッドを用いて印刷するＬＥＤプリンタにおいては、２４０ｄｐｉ印刷画像データの１ドットは１２００ｄｐｉの印刷ドット５個で構成され、３００ｄｐｉ印刷画像データの１ドットは１２００ｄｐｉの印刷ドット４個で構成され、４００ｄｐｉ印刷画像データの１ドットは１２００ｄｐｉの印刷ドット３個で構成されることになる。
【００２５】
このようなＬＥＤプリンタに設けられるジャギー補正回路５０（図５）は、２４０ｄｐｉ，３００ｄｐｉ，４００ｄｐｉの低解像度印刷データの注目ドット位置における印刷ドット補正により、それぞれ５個、４個、３個の高解像度印刷ドットパターンを決定して出力する。すなわち、ジャギー補正回路５０の出力単位は、入力される低解像度印刷画像データの解像度に応じて異なる。
【００２６】
ここで、１２００ｄｐｉのＬＥＤアレイヘッドとして、パラレルシフトレジスタ構成を採用したＬＥＤアレイヘッドが採用されている場合、ＬＥＤアレイヘッド２６の並列入力のデータ幅（図４の例では８ビット）と、ジャギー補正回路５０で出力される印刷ドットパターンの幅とは、必ずしも一致しない。したがって、図７に示されるように、入力画像データの解像度に応じて変わるジャギー補正回路５０の出力データ列を、ＬＥＤアレイヘッド２６の並列入力に適合したデータ幅を有するデータ列に変換するデータ列変換回路６０が、ジャギー補正回路５０とＬＥＤアレイヘッド２６との間に設けられる必要がある。
【００２７】
図８は、従来のデータ列変換回路の構成を示す図である。この従来回路は、ジャギー補正回路５０の出力データをパラレル／シリアル変換するＰＳ変換回路６２と、ＰＳ変換された出力をＬＥＤアレイヘッド２６の並列入力データ幅に合わせてシリアル／パラレル変換するＳＰ変換回路６４とを備え、適切な制御信号（クロック信号）を受けて動作する。図８の例では、５ビット幅のデータ列が８ビット幅のデータ列に変換される。
【００２８】
しかしながら、図８のデータ列変換回路では、印刷ドットデータが一旦シリアルデータに変換されるため、高解像度印刷ドットデータをシリアル転送していることと等価となる。これは、高速動作するシフトレジスタがデータ列変換回路に必要となり、シフトレジスタの転送クロック周波数を上昇させることなく高速化を図るように、印刷ドットデータを並列入力としたパラレルシフトレジスタ構成のＬＥＤアレイヘッドを採用した利点を阻害する結果となる。
【００２９】
例えば、１万行（１行約０．４２ｃｍ：１／６インチ）、印刷幅４３．１８ｃｍ（１７インチ）の連帳紙プリンタに１２００ｄｐｉＬＥＤアレイヘッドを実装し、２４０ｄｐｉ，３００ｄｐｉ，４００ｄｐｉの低解像度印刷データを１２００ｄｐｉに変換して印刷する場合について試算してみる。パラレルデータ入力ではないＬＥＤアレイヘッドの場合、ＬＥＤアレイヘッドのデータ転送周波数Ｆは、
２４０ｄｐｉ：Ｆ＞１３６．０ＭＨｚ
３００ｄｐｉ：Ｆ＞１７０．０ＭＨｚ
４００ｄｐｉ：Ｆ＞２２６．６ＭＨｚ
となる。これに対し、８ビットパラレルデータ入力のＬＥＤアレイヘッドの場合、データ転送周波数Ｆは上記周波数の１／８で良い。ところが、図８のデータ列変換回路では、ＰＳ変換回路とＳＰ変換回路のシフトレジスタの動作周波数としては、上記周波数と同じものが必要になってしまう。
【００３０】
図９は、上述した問題点を解決すべく案出された、本発明に係るデータ列変換回路の一実施形態の構成を示す図である。このデータ列変換回路６０は、２４０ｄｐｉ，３００ｄｐｉ，４００ｄｐｉの低解像度印刷データをジャギー補正して８ビット並列入力の１２００ｄｐｉＬＥＤアレイヘッドで印刷するＬＥＤプリンタに適用されるものである。
【００３１】
２４０ｄｐｉ，３００ｄｐｉ，４００ｄｐｉの低解像度印刷データをジャギー補正するジャギー補正回路は、低解像度印刷データの注目ドット位置における印刷ドット補正により、それぞれ５個、４個、３個の高解像度印刷ドットパターンを決定して出力する。このとき、図５に示されるジャギー補正回路は、低解像度印刷データの注目ドット位置における印刷ドット補正の進行に従って、それぞれ５ビット、４ビット、３ビットのデータ列を出力する。
【００３２】
なお、ジャギー補正回路５０については、出力する高解像度印刷ドットパターンの大きさのうち最大値である５ビットを出力可能な回路とし、各入力解像度毎に補正画像データ生成部の生成パターンを切り換えることにより、各解像度共通のジャギー補正回路を使用することができる。
【００３３】
５ビット幅の入力データ列を８ビット幅の出力データ列に変換するときには、これらのデータ列幅の最小公倍数である４０ビットを一単位としてパラレルデータのまま、入力５ビット×８を出力８ビット×５に変換すればよい。同様に、４ビット幅の入力データ列を８ビット幅のデータ列に変換するときには８ビットを一単位として入力４ビット×２→出力８ビット×１の変換となり、３ビット幅の入力データ列を８ビット幅のデータ列に変換するとき２４ビットを一単位として入力３ビット×８→出力８ビット×３の変換となる。
【００３４】
したがって、図９に示される回路においては、入力シフトレジスタ７２のデータ幅は、入力データ列の最大ビット幅５を必要とする。また、入力シフトレジスタ７２の段数は、入力で必要な段数のうち最大値である８を必要とする。さらに、出力シフトレジスタ７６の段数は、出力で必要な段数のうち最大値である５を必要とする。
【００３５】
図９において、入力シフトレジスタ７２は、５ビット幅を持つ８段のレジスタＦＦｉ１乃至ＦＦｉ８で構成されている。入力シフトレジスタ７２の保持する４０ビットのデータは、スイッチマトリックス７４に入力される。スイッチマトリックス７４に入力されたデータは、後述の規則に従って、出力シフトレジスタ７６へ出力される。出力シフトレジスタ７６は、ＬＥＤアレイヘッド２６の並列入力データ幅と同じ８ビット幅を持つ５段のレジスタＦＦｏ１乃至ＦＦｏ５で構成される。
【００３６】
出力シフトレジスタ７６を構成するレジスタＦＦｏ１乃至ＦＦｏ５は、ＬＯＡＤａ信号に応じて、スイッチマトリックス７４の出力からＤａ端子に入力されるデータを入力保持するか、前段のＱ出力からＤｂ端子に入力されるデータを入力保持するかを選択する。本実施形態では、ＬＯＡＤａ信号がハイ（Ｈｉｇｈ）のときのクロック入力によりＤａ端子に入力されるデータを取り込む一方、ＬＯＡＤａ信号がロウ（Ｌｏｗ）のときのクロック入力によりＤｂ端子に入力されるデータを取り込むようにされている。
【００３７】
２４０ｄｐｉの低解像度印刷データをジャギー補正し、１２００ｄｐｉＬＥＤアレイヘッドで印刷するとき、ジャギー補正回路は５ビット幅の高解像度印刷ドットパターンデータ列を出力する。図９に示されるデータ列変換回路６０は、入力シフトレジスタ７２に５ビット×８段＝４０ビットのデータが入力保持された時点で、スイッチマトリックス７４を介して適切な規則で分配出力された当該入力データを、出力シフトレジスタ７６に取り込み、そして出力シフトレジスタ７６に取り込んだデータを順次出力してＬＥＤアレイヘッド２６に転送する。この動作を繰り返すことにより、５ビット幅の入力データ列を８ビット幅の出力データ列に変換することができる。
【００３８】
この一連の変換動作のタイミングチャートを示したものが、図１０である。本図から判るように、入力シフトレジスタの８段にデータが入力される間に、出力シフトレジスタから５段分のデータが出力されるようなクロックでシフト動作を繰り返すことにより、連続してデータ列変換を行うことができる。従って、入力シフトレジスタ７２におけるシフトクロックφ１の周波数と、出力シフトレジスタ７６におけるシフトクロックφ２の周波数との比は、８：５となる。
【００３９】
また、３００ｄｐｉの低解像度印刷データをジャギー補正し、１２００ｄｐｉＬＥＤアレイヘッドで印刷するときには、ジャギー補正回路は４ビット幅の高解像度印刷ドットパターンデータ列を出力する。図９に示されるデータ列変換回路６０は、入力シフトレジスタ７２に４ビット×２段＝８ビットのデータが入力保持された時点で、スイッチマトリックス７４を介して適切な規則で分配出力された当該入力データを、出力シフトレジスタ７６に取り込み、そして出力シフトレジスタ７６に取り込んだデータを順次出力してＬＥＤアレイヘッド２６に転送する。この動作を繰り返すことにより、４ビット幅の入力データ列を８ビット幅の出力データ列に変換することができる。
【００４０】
この一連の変換動作のタイミングチャートを示したものが、図１１である。入力シフトレジスタの２段にデータが入力される間に、出力シフトレジスタの１段からデータが出力されるようなクロックでシフト動作を繰り返すことにより、連続してデータ列変換を行うことができる。従って、入力シフトレジスタにおけるシフトクロックφ１の周波数と、出力シフトレジスタにおけるシフトクロックφ２の周波数との比は、２：１となる。
【００４１】
さらに、４００ｄｐｉの低解像度印刷データをジャギー補正し、１２００ｄｐｉＬＥＤアレイヘッドで印刷するときには、ジャギー補正回路は３ビット幅の高解像度印刷ドットパターンデータ列を出力する。図９に示されるデータ列変換回路６０は、入力シフトレジスタ７２に３ビット×８段＝２４ビットのデータが入力保持された時点で、スイッチマトリックス７４を介して適切な規則で分配出力された当該入力データを、出力シフトレジスタ７６に取り込み、そして出力シフトレジスタ７６に取り込んだデータを順次出力してＬＥＤアレイヘッド２６に転送する。この動作を繰り返すことにより、３ビット幅の入力データ列を８ビット幅の出力データ列に変換することができる。
【００４２】
この一連の変換動作のタイミングチャートを示したものが、図１２である。本図から判るように、入力シフトレジスタの８段にデータが入力される間に、出力シフトレジスタから３段分のデータが出力されるようなクロックでシフト動作を繰り返すことにより、連続してデータ列変換を行うことができる。従って、入力シフトレジスタにおけるシフトクロックφ１の周波数と、出力シフトレジスタにおけるシフトクロックφ２の周波数との比は、８：３となる。
【００４３】
ここで、スイッチマトリックス７４でのデータ分配規則について、図９の例に沿って説明する。以下の説明では、入力シフトレジスタ７２に入力される５ビットの印刷ドットデータの各ビットをＤ４乃至Ｄ０で表しＤ０が印刷の右側のドット（図２では右側のＬＥＤ素子に対応し、図３又は図４では左側のＬＥＤ素子に対応する）とする。そして、２４０ｄｐｉのジャギー補正ではＤ４乃至Ｄ０が、３００ｄｐｉのジャギー補正ではＤ３乃至Ｄ０が、４００ｄｐｉのジャギー補正ではＤ２乃至Ｄ０が、それぞれ有効な印刷ドットデータとして入力されるものとする。またＦＦｉＮ（Ｎ＝１，２，…，８）の保持するデータ（Ｑ出力）の各ビットをＦＦｉＮ−Ｑ４乃至ＦＦｉＮ−Ｑ０で表記する。さらにＦＦｏＮ（Ｎ＝１，２，…，５）のＤａ入力端子に接続されるスイッチマトリックス出力端子の各ビットは、出力シフトレジスタの各ビットに対応させて、ＦＦｏＮ−Ｄａ７乃至ＦＦｏＮ−Ｄａ０で表記し、Ｄａ０側が印刷の右側のドットになるものとする。
【００４４】
２４０ｄｐｉの低解像度印刷データをジャギー補正し、１２００ｄｐｉＬＥＤアレイヘッドで印刷するときの、スイッチマトリックス７４の分配出力規則は、図１３に示されるようになる。同図は、出力シフトレジスタの各Ｄａ入力端子に接続されるスイッチマトリックス出力データと、スイッチマトリックスに入力される入力シフトレジスタのＱ出力との関係を示している。例えば、入力シフトレジスタ７２から出力されるＦＦｉ８−Ｑ４（入力された４０ビット中で最も先行するビットに対応する）は、スイッチマトリックス７４を介して、出力シフトレジスタ７６のＦＦｏ５−Ｄａ７に入力されることとなる。
【００４５】
同様に、３００ｄｐｉ，４００ｄｐｉ低解像度印刷データをジャギー補正し、１２００ｄｐｉＬＥＤアレイヘッドで印刷するときの、スイッチマトリックスの分配出力規則は、それぞれ図１４、図１５に示されるようになる。図中「×」の表記は、出力データを特に規定しない（すなわち、本実施形態のデータ列変換では不要）であることを示す。これらの図からわかるように、入力シフトレジスタでは、入力側から必要な段数が使用される一方、出力シフトレジスタでは、出力側から必要な段数が使用される。
【００４６】
図１６、図１７、図１８、図１９及び図２０は、スイッチマトリックス７４の回路構成例を示す図である。これらの図に示される回路が結合されて一つのスイッチマトリックス回路が構成される。なお、これらの図における回路は、簡略化された表記を用いて示されており、図２１は、その表記を説明するための図である。すなわち、図２１（Ａ）に示される、簡略化表記された回路は、実際には、図２１（Ｂ）に示される回路を表している。
【００４７】
これらの図においてＳＬ−２４０、ＳＬ−３００、ＳＬ−４００及びＦＦｉＮ−ＱＸ（Ｎ＝１，２，…，８；Ｑ＝０，１，…，４）は、スイッチマトリックス７４への入力信号であり、ＦＦｏＭ−ＤａＹ（Ｍ＝１，２，…，５；Ｙ＝０，１，…，７）は、スイッチマトリックス７４からの出力信号である。
【００４８】
さらにいえば、ＳＬ−２４０、ＳＬ−３００及びＳＬ−４００は、解像度選択信号であり、ジャギー補正される低解像度印刷データの解像度に応じて、２４０ｄｐｉ入力時にはＳＬ−２４０がハイ（Ｈｉｇｈ）となり、３００ｄｐｉ入力時にはＳＬ−３００がハイとなり、４００ｄｐｉ入力時にはＳＬ−４００がハイとなる。
【００４９】
また、スイッチマトリックス７４への入力信号ＦＦｉＮ−ＱＸ（Ｎ＝１，２，…，８；Ｑ＝０，１，…，４）は、図９に示される入力シフトレジスタ７２内のＦＦｉ１乃至ＦＦｉ８の対応するＱ出力から送られて来る信号である。スイッチマトリックス７４からの出力信号ＦＦｏＭ−ＤａＹ（Ｍ＝１，２，…，５；Ｙ＝０，１，…，７）は、図９に示される出力シフトレジスタ７６内のＦＦｏ１乃至ＦＦｏ５の対応するＤａ入力に送られる信号である。
【００５０】
図１６、図１７、図１８、図１９及び図２０に示されるスイッチマトリックス回路７４の動作を、図２１に抽出された部分について説明すると、ジャギー補正回路に入力される低解像度印刷データの解像度が２４０ｄｐｉのときには、解像度選択信号ＳＬ−２４０がハイとなり、入力シフトレジスタ７２のＦＦｉ８のＱ１からの出力信号が、出力シフトレジスタ７６のＦＦｏ５のＤａ４へ入力される。
【００５１】
同様に、ジャギー補正回路に入力される低解像度印刷データの解像度が３００ｄｐｉのときには、解像度選択信号ＳＬ−３００がハイとなり、入力シフトレジスタ７２のＦＦｉ２のＱ０からの出力信号が、出力シフトレジスタ７６のＦＦｏ５のＤａ４へ入力される。また、ジャギー補正回路に入力される低解像度印刷データの解像度が４００ｄｐｉのときには、解像度選択信号ＳＬ−４００がハイとなり、入力シフトレジスタ７２のＦＦｉ７のＱ２からの出力信号が、出力シフトレジスタ７６のＦＦｏ５のＤａ４へ入力される。
【００５２】
以上のように、本実施形態では、入力／出力シフトレジスタのシフト動作は、最小でも３ビット幅で行っているので、データ列変換を行うシフトレジスタの動作周波数を低く抑えつつ、複数の異なるデータ幅で入力されるデータ列を所定の出力データ列に変換することができる。その際、スイッチマトリックスの分配出力規則と入力／出力シフトレジスタのシフトクロック周波数の比とを変えることにより、複数の異なる入力データ幅に対応することができる。なお本実施形態では、データ列変換回路の出力データを直接ＬＥＤアレイヘッドに転送するものとしたが、所定のビット幅を持つメモリに一旦格納しても良い。
【００５３】
本実施形態では、ＬＥＤアレイヘッドを有するプリンタについて説明したが、シフトレジスタにデータをセットし、そのデータに基づいて記憶素子を駆動する、ヘッドがライン状になったプリンタであればよい。
【００５４】
以上、本発明を特にその好ましい実施の形態を参照して詳細に説明した。本発明の容易な理解のため、本発明の具体的な形態を以下に付記する。
【００５５】
（付記１） それぞれ異なるデータ幅を有する複数の入力データ列のうち任意の入力データ列を入力し、所定のデータ幅を有する出力データ列に変換して出力するデータ列変換回路であって、
入力データ列を保持する第１の並列シフトレジスタと、
前記第１の並列シフトレジスタによって保持されるデータを入力し、予め定められた複数の規則の中から制御信号により選択された規則に従って該入力データを分配出力するスイッチマトリックスと、
前記スイッチマトリックスから出力されるデータを入力し、所定のデータ幅を有するデータ列として出力する第２の並列シフトレジスタと、
を具備するデータ列変換回路。（１）
【００５６】
（付記２） 前記複数の入力データ列のデータ幅の各々をＷｎ（ｎ＝１，２，３，…）とし、前記出力データ列のデータ幅をＷｏとしたとき、前記第１の並列シフトレジスタは、Ｗｎ（ｎ＝１，２，３，…）のうちの最大値に少なくとも等しいデータ幅を有し、かつ、Ｗｎ（ｎ＝１，２，３，…）とＷｏとの最小公倍数をＷｎで割った商ＱＩｎ（ｎ＝１，２，３，…）のうちの最大値に少なくとも等しい段数を有する、付記１に記載のデータ列変換回路。（２）
【００５７】
（付記３） 前記複数の入力データ列のデータ幅の各々をＷｎ（ｎ＝１，２，３，…）とし、前記出力データ列のデータ幅をＷｏとしたとき、前記第２の並列シフトレジスタは、Ｗｎ（ｎ＝１，２，３，…）とＷｏとの最小公倍数をＷｏで割った商ＱＯｎ（ｎ＝１，２，３，…）のうちの最大値に少なくとも等しい段数を有する、付記１に記載のデータ列変換回路。（３）
【００５８】
（付記４） 前記複数の入力データ列のデータ幅がそれぞれ５ビット、４ビット及び３ビットであり、前記出力データ列のデータ幅が８ビットであり、前記第１の並列シフトレジスタは、５ビットのデータ幅及び８の段数を有し、前記第２の並列シフトレジスタは、５の段数を有する、付記１に記載のデータ列変換回路。
【００５９】
（付記５） 入力データ列のデータ幅をＷｎとし、出力データ列のデータ幅をＷｏとし、ＷｎとＷｏとの最小公倍数をＷｎで割った商をＱＩｎとし、ＷｎとＷｏとの最小公倍数をＷｏで割った商をＱＯｎとしたとき、前記スイッチマトリックスは、前記第１の並列シフトレジスタの入力側第１段から第ＱＩｎ段までの部分に入力保持されたＷｎ×ＱＩｎ個のデータが前記第２の並列シフトレジスタの出力側第１段から第ＱＯｎ段までの部分に入力されるべく分配出力する、付記１に記載のデータ列変換回路。（４）
【００６０】
（付記６） 入力データ列のデータ幅をＷｎとし、出力データ列のデータ幅をＷｏとしたとき、前記第１の並列シフトレジスタのシフトクロック周波数Ｆｉと前記第２の並列シフトレジスタのシフトクロック周波数Ｆｏとが、Ｆｉ／Ｆｏ＝Ｗｏ／Ｗｎの関係にある、付記１に記載のデータ列変換回路。
【００６１】
（付記７） 入力データ列のデータ幅をＷｎとし、出力データ列のデータ幅をＷｏとし、ＷｎとＷｏとの最小公倍数をＷｎで割った商をＱＩｎとし、ＷｎとＷｏとの最小公倍数をＷｏで割った商をＱＯｎとしたとき、前記第１の並列シフトレジスタにＱＩｎ個のデータ列が入力される毎に、Ｗｎ×ＱＩｎ個のデータが前記スイッチマトリックスを介して前記第２の並列シフトレジスタに入力され、次いで、前記第２の並列シフトレジスタからＱＯｎ個のデータ列が出力される、付記１に記載のデータ列変換回路。
【００６２】
（付記８） ジャギー補正回路とライン状のヘッドとの間に、付記１から付記７までのいずれか１項に記載のデータ列変換回路を備えるプリンタ。（５）
【００６３】
【発明の効果】
以上説明したように、本発明によれば、異なるデータ幅で入力される複数のデータ列を、シリアルデータに変換することなく所定のデータ幅の出力データ列に変換することができ、データ列変換に使用されるクロック周波数を低く抑えることができる。この結果、低コストで動作速度の速いデータ列変換回路が提供される。このデータ列変換回路は、特に、ＬＥＤプリンタ等に好適なものである。
【図面の簡単な説明】
【図１】本発明によるデータ列変換回路が適用可能なＬＥＤプリンタの印刷部の構成を模式的に示す図である。
【図２】ＬＥＤアレイを感光ドラム側から見た図である。
【図３】直列データ入力ＬＥＤアレイヘッドの回路構成を示す図である。
【図４】並列データ入力ＬＥＤアレイヘッドの回路構成を示す図である。
【図５】ジャギー補正回路の構成を示す図である。
【図６】ジャギー補正回路の動作を説明するための図である。
【図７】本発明に係るデータ列変換回路の位置付けを説明するためのブロック図である。
【図８】従来のデータ列変換回路の構成を示す図である。
【図９】本発明に係るデータ列変換回路の一実施形態の構成を示す図である。
【図１０】５ビット幅から８ビット幅へのデータ列変換動作のタイミングチャートである。
【図１１】４ビット幅から８ビット幅へのデータ列変換動作のタイミングチャートである。
【図１２】３ビット幅から８ビット幅へのデータ列変換動作のタイミングチャートである。
【図１３】５ビット幅から８ビット幅へのデータ列変換動作におけるスイッチマトリックスの分配出力規則を示す図である。
【図１４】４ビット幅から８ビット幅へのデータ列変換動作におけるスイッチマトリックスの分配出力規則を示す図である。
【図１５】３ビット幅から８ビット幅へのデータ列変換動作におけるスイッチマトリックスの分配出力規則を示す図である。
【図１６】スイッチマトリックスの回路構成例を示す図（１／５）である。
【図１７】スイッチマトリックスの回路構成例を示す図（２／５）である。
【図１８】スイッチマトリックスの回路構成例を示す図（３／５）である。
【図１９】スイッチマトリックスの回路構成例を示す図（４／５）である。
【図２０】スイッチマトリックスの回路構成例を示す図（５／５）である。
【図２１】スイッチマトリックス回路の簡略化された表記を説明するための図である。
【符号の説明】
２０…ＬＥＤプリンタの印刷部２０
２２…感光ドラム
２４…帯電器
２６…ＬＥＤアレイヘッド（露光器）
２８…現像器
３０…転写器
３２…除電器
３４…クリーナ
４０…ＬＥＤアレイ
４２…ＬＥＤ駆動回路
４４…直列シフトレジスタ
４６…並列シフトレジスタ
４８…画像メモリ
５０…ジャギー補正回路
５２…画像メモリ読出し部
５４…ラインバッファ
５６…評価ウィンドウ抽出部
５８…補正画像生成部
６０…データ列変換回路
６２…パラレル／シリアル変換回路
６４…シリアル／パラレル変換回路
７２…入力シフトレジスタ
７４…スイッチマトリックス
７６…出力シフトレジスタ
【発明の属する技術分野】
本発明は、異なるデータ幅を有する複数の入力データ列を所定のデータ幅の出力データ列に変換するデータ列変換回路及びそれを用いたプリンタに関する。
【０００２】
【従来の技術】
ＬＥＤプリンタは、電子写真式の画像形成装置の一形態であり、感光ドラムに対する光の画像情報の露光手段としてＬＥＤアレイヘッドを使用するものである。このようなＬＥＤアレイヘッドは、ＬＥＤ素子が所定のピッチで一列に配列されているＬＥＤアレイと、ＬＥＤ素子の一個に対応する一個の画像データを記憶する記憶素子がＬＥＤ素子と同数設けられているシフトレジスタと、そのシフトレジスタに記憶された画像データに従ってＬＥＤ素子を発光させるＬＥＤ駆動回路と、で構成される。
【０００３】
ＬＥＤプリンタの高速化、高解像度化及び印刷幅の拡大に伴い、単位時間内にＬＥＤアレイヘッドのレジスタ部へ転送する画像データが増大する。レジスタ部への画像データ転送を、シフトレジスタの転送クロック周波数を上昇させることなく高速化するために、連続した複数のＬＥＤ素子に対応する画像データを１単位として並列入力するパラレル（並列）シフトレジスタ構成を採用したＬＥＤアレイヘッドが採用されている。
【０００４】
ＬＥＤプリンタの印刷画素密度はＬＥＤ素子の配列ピッチで決定されるが、特開平７−１５６４４２号公報には、複数の異なる解像度の最小公倍数となる解像度の画素ピッチでＬＥＤ素子を配列したＬＥＤアレイを使用するＬＥＤプリンタが開示されている。例えば、解像度２４０ｄｐｉ，３００ｄｐｉ，４００ｄｐｉの画像データを、その解像度の最小公倍数である１２００ｄｐｉのＬＥＤアレイヘッドで印刷するものである。
【０００５】
さらに、この公報では、低解像度印刷データの画素単位が複数のＬＥＤ素子で構成されることを利用し、上記画素単位を構成するＬＥＤ素子を個別に選択的に点灯又は消灯させることにより、注目画素の周辺に小さい印刷ドットを付加し又は注目画素から小さい印刷ドットを削除するように制御するＬＥＤプリンタが開示されている。すなわち、ここに開示されたＬＥＤプリンタは、低解像度画像の印刷時に生じるギザギザ状のジャギー（ｊａｇｇｙ）を補正する機能を備えるものである。
【０００６】
【発明が解決しようとする課題】
２４０ｄｐｉ，３００ｄｐｉ，４００ｄｐｉの低解像度印刷データを、その解像度の最小公倍数である１２００ｄｐｉのＬＥＤアレイヘッドを用いて印刷するＬＥＤプリンタにおいて、２４０ｄｐｉ印刷画像データの１ドットは１２００ｄｐｉの印刷ドット５個で構成され、３００ｄｐｉ印刷画像データの１ドットは１２００ｄｐｉの印刷ドット４個で構成され、４００ｄｐｉ印刷画像データの１ドットは１２００ｄｐｉの印刷ドット３個で構成されることになる。このＬＥＤプリンタに前述のジャギー補正を適用すると、ジャギー補正回路は、２４０ｄｐｉ，３００ｄｐｉ，４００ｄｐｉの低解像度印刷データの注目ドット位置における印刷ドット補正により、それぞれ５個、４個、３個の高解像度印刷ドットパターンを決定及び出力する。すなわち、ジャギー補正回路から出力されるデータの１単位は、入力される低解像度印刷画像データの解像度により、それぞれ異なったものとなる。
【０００７】
ここで、１２００ｄｐｉのＬＥＤアレイヘッドとして、パラレルシフトレジスタ構成を採用したＬＥＤアレイヘッドが採用されている場合、ＬＥＤアレイヘッドの並列入力のデータ幅と、ジャギー補正回路で出力される印刷ドットパターンの幅とは、必ずしも一致しない。したがって入力画像データの解像度に応じて変わるジャギー補正回路の出力データ列を、ＬＥＤアレイヘッドへの並列入力のデータ幅のデータ列に変換するデータ列変換が必要となる。
【０００８】
データ列変換として、ジャギー補正回路の出力データをパラレル／シリアル(parallel-to-serial)変換するＰＳ変換回路と、ＰＳ変換された出力をＬＥＤアレイヘッドの並列入力データ幅に合わせてシリアル／パラレル(serial-to-parallel)変換するＳＰ変換回路とを備え、適切な制御信号（クロック信号）を与えることにより、データ列変換回路を構成することができる。
【０００９】
しかしながら、上記構成のデータ列変換回路では、印刷ドットデータが一旦シリアルデータに変換されるため、高解像度印刷ドットデータをシリアル転送していることと等価となる。これは、データ列変換回路に高速動作するシフトレジスタが必要となり、シフトレジスタの転送クロック周波数をあげることなく高速化を図るべく印刷ドットデータを並列入力としたパラレルシフトレジスタ構成のＬＥＤアレイヘッドを採用した利点を阻害するものである。
【００１０】
本発明は、上述した問題点に鑑みてなされたものであり、その目的は、複数の異なったデータ幅の入力データ列を、シリアルデータに変換することなく、所定のデータ幅の出力データ列に変換するデータ列変換回路を提供することにある。また、本発明は、かかるデータ列変換回路を用いたＬＥＤプリンタを提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明によれば、それぞれ異なるデータ幅を有する複数の入力データ列のうち任意の入力データ列を入力し、所定のデータ幅を有する出力データ列に変換して出力するデータ列変換回路であって、入力データ列を保持する第１の並列シフトレジスタと、前記第１の並列シフトレジスタによって保持されるデータを入力し、予め定められた複数の規則の中から制御信号により選択された規則に従って該入力データを分配出力するスイッチマトリックスと、前記スイッチマトリックスから出力されるデータを入力し、所定のデータ幅を有するデータ列として出力する第２の並列シフトレジスタと、を具備するデータ列変換回路が提供される。
【００１２】
上述の如く構成されたデータ列変換回路では、第１の並列シフトレジスタにおいて、それぞれ異なるデータ幅を有する複数の入力データ列のうち任意の入力データ列が保持される。そして、スイッチマトリックスは、第１の並列シフトレジスタによって保持されるデータを入力し、予め定められた複数の規則の中から制御信号により選択された規則に従って該入力データを分配出力する。その出力されたデータは第２の並列シフトレジスタに入力され、その第２の並列シフトレジスタは、所定のデータ幅を有するデータ列を出力する。したがって、シリアルデータに変換することなく所望のデータ列変換が実現される。
【００１３】
また、本発明によれば、前記複数の入力データ列のデータ幅の各々をＷｎ（ｎ＝１，２，３，…）とし、前記出力データ列のデータ幅をＷｏとしたとき、前記第１の並列シフトレジスタは、Ｗｎ（ｎ＝１，２，３，…）のうちの最大値に少なくとも等しいデータ幅を有し、かつ、Ｗｎ（ｎ＝１，２，３，…）とＷｏとの最小公倍数をＷｎで割った商ＱＩｎ（ｎ＝１，２，３，…）のうちの最大値に少なくとも等しい段数を有する。
【００１４】
また、本発明によれば、前記複数の入力データ列のデータ幅の各々をＷｎ（ｎ＝１，２，３，…）とし、前記出力データ列のデータ幅をＷｏとしたとき、前記第２の並列シフトレジスタは、Ｗｎ（ｎ＝１，２，３，…）とＷｏとの最小公倍数をＷｏで割った商ＱＯｎ（ｎ＝１，２，３，…）のうちの最大値に少なくとも等しい段数を有する。
【００１５】
また、本発明によれば、入力データ列のデータ幅をＷｎとし、出力データ列のデータ幅をＷｏとし、ＷｎとＷｏとの最小公倍数をＷｎで割った商をＱＩｎとし、ＷｎとＷｏとの最小公倍数をＷｏで割った商をＱＯｎとしたとき、前記スイッチマトリックスは、前記第１の並列シフトレジスタの入力側第１段から第ＱＩｎ段までの部分に入力保持されたＷｎ×ＱＩｎ個のデータが前記第２の並列シフトレジスタの出力側第１段から第ＱＯｎ段までの部分に入力されるべく分配出力する。
【００１６】
さらに、本発明によれば、ジャギー補正回路とライン状のヘッドとの間に上記に記載のデータ列変換回路を備えるプリンタが提供される。このプリンタにおいては、ライン状のヘッド内のシフトレジスタ部へ、シフトレジスタの転送クロック周波数を上昇させることなく、高解像度の画像データを転送することができる。
【００１７】
【発明の実施の形態】
以下、添付図面を参照して本発明の実施形態について説明する。
【００１８】
図１は、本発明によるデータ列変換回路が適用可能なＬＥＤプリンタの印刷部の構成を模式的に示す図である。印刷部２０は、画像担持体である感光ドラム２２を中心として、感光ドラムの表面に電荷を帯びさせる帯電器２４と、潜像を形成する露光器としてのＬＥＤアレイヘッド２６と、潜像を現像剤で可視化してトナー像を形成する現像器２８と、可視化されたトナー像を画像記録媒体に転写する転写器３０と、感光ドラムの表面に残留する電荷を除去する除電器３２と、トナー像の転写後に感光ドラム上に残留するトナーを除去するクリーナ３４とから構成されている。
【００１９】
図２は、ＬＥＤアレイを感光ドラム２２側から見た図を示し、図３は、直列データ入力ＬＥＤアレイヘッドの構成を示す図である。これらの図に示されるように、図１のＬＥＤアレイヘッド２６は、ＬＥＤ素子が所定のピッチで一列に配列されているＬＥＤアレイ４０と、ＬＥＤ素子の一個に対応する一個の画像データを記憶する記憶素子（フリップフロップ）がＬＥＤ素子と同数設けられているシフトレジスタ４４と、そのレジスタに記憶された画像データに従ってＬＥＤ素子を発光させるＬＥＤ駆動回路４２とから構成される。なお、シフトレジスタ４４においてより奥側に位置するフリップフロップには、図２ではより左側のＬＥＤ素子が対応する。すなわち、図２と図３とでは、ＬＥＤ素子の位置関係が逆になっている。
【００２０】
図４は、並列データ入力ＬＥＤアレイヘッドの構成を示す図である。前述のように、ＬＥＤプリンタの高速化、高解像度化及び印刷幅の拡大に伴い、単位時間内にＬＥＤアレイヘッドのシフトレジスタへ転送する画像データが増大する。シフトレジスタへの画像データ転送を、シフトレジスタの転送クロック周波数をあげることなく高速化するために、連続した複数のＬＥＤ素子に対応する画像データを１単位として並列入力する並列シフトレジスタ構成を採用したＬＥＤアレイヘッドが採用されている。図４の例では、８ビット並列シフトレジスタ４６が使用されている。そして、８ビットの並列データにおいては、上位側ビットが、直列データの場合の先行側ビット（直列シフトレジスタでいえば奥側ビット、また、図２のＬＥＤ素子でいえば左側素子）に対応している。
【００２１】
図５は、ジャギー補正回路の構成を示す図である。前述のように、ＬＥＤプリンタの印刷画素密度はＬＥＤ素子の配列ピッチで決定される。しかし、複数の異なる解像度の最小公倍数となる解像度の画素ピッチでＬＥＤ素子を配列したＬＥＤアレイを使用するＬＥＤプリンタ（例えば、解像度２４０ｄｐｉ，３００ｄｐｉ，４００ｄｐｉの画像データを、その解像度の最小公倍数である１２００ｄｐｉのＬＥＤアレイヘッドで印刷するもの）では、低解像度印刷データの画素単位が複数のＬＥＤ素子で構成されることを利用し、上記画素単位を構成するＬＥＤ素子を個別に選択的に点灯又は消灯させて、注目画素の周辺に小さい印刷ドットを付加したり注目画素から小さい印刷ドットを削除したりする制御を行うことにより、低解像度画像の印刷時に生じるギザギザ状のジャギーを防止することができる。
【００２２】
図５に例示されるジャギー補正回路５０においては、画像メモリ４８に展開された低解像度印刷データが画像メモリ読出し部５２によってラインバッファ５４に読み出される。評価ウィンドウ抽出部５６は、ラインバッファ５４から注目ドットとその近傍の矩形領域を評価ウィンドウとして抽出する。そして、補正画像データ生成部５８は、評価ウィンドウとして抽出されたパターンから、注目ドット位置における、印刷小ドットが付加ないしは削除された高解像度の印刷ドットパターンを決定し、補正画像データとして出力する。
【００２３】
図６は、そのようなジャギー補正回路の動作を説明するための図であり、図５のジャギー補正回路５０での印刷ドットパターン決定の一例を示している。低解像度印刷データの一部を抽出したものである図６（Ａ）のパターンから、抽出領域中央の注目ドット位置における補正後の高解像度印刷ドットパターンは図６（Ｂ）のように決定される。同様な補正工程を繰り返し、図６（Ａ）のような形状の低解像度印刷パターンは、図６（Ｃ）のような高解像度印刷ドットパターンに補正される。
【００２４】
図７は、本発明に係るデータ列変換回路の位置付けを説明するためのブロック図である。前述のように、２４０ｄｐｉ，３００ｄｐｉ，４００ｄｐｉの低解像度印刷データを、その解像度の最小公倍数である１２００ｄｐｉのＬＥＤアレイヘッドを用いて印刷するＬＥＤプリンタにおいては、２４０ｄｐｉ印刷画像データの１ドットは１２００ｄｐｉの印刷ドット５個で構成され、３００ｄｐｉ印刷画像データの１ドットは１２００ｄｐｉの印刷ドット４個で構成され、４００ｄｐｉ印刷画像データの１ドットは１２００ｄｐｉの印刷ドット３個で構成されることになる。
【００２５】
このようなＬＥＤプリンタに設けられるジャギー補正回路５０（図５）は、２４０ｄｐｉ，３００ｄｐｉ，４００ｄｐｉの低解像度印刷データの注目ドット位置における印刷ドット補正により、それぞれ５個、４個、３個の高解像度印刷ドットパターンを決定して出力する。すなわち、ジャギー補正回路５０の出力単位は、入力される低解像度印刷画像データの解像度に応じて異なる。
【００２６】
ここで、１２００ｄｐｉのＬＥＤアレイヘッドとして、パラレルシフトレジスタ構成を採用したＬＥＤアレイヘッドが採用されている場合、ＬＥＤアレイヘッド２６の並列入力のデータ幅（図４の例では８ビット）と、ジャギー補正回路５０で出力される印刷ドットパターンの幅とは、必ずしも一致しない。したがって、図７に示されるように、入力画像データの解像度に応じて変わるジャギー補正回路５０の出力データ列を、ＬＥＤアレイヘッド２６の並列入力に適合したデータ幅を有するデータ列に変換するデータ列変換回路６０が、ジャギー補正回路５０とＬＥＤアレイヘッド２６との間に設けられる必要がある。
【００２７】
図８は、従来のデータ列変換回路の構成を示す図である。この従来回路は、ジャギー補正回路５０の出力データをパラレル／シリアル変換するＰＳ変換回路６２と、ＰＳ変換された出力をＬＥＤアレイヘッド２６の並列入力データ幅に合わせてシリアル／パラレル変換するＳＰ変換回路６４とを備え、適切な制御信号（クロック信号）を受けて動作する。図８の例では、５ビット幅のデータ列が８ビット幅のデータ列に変換される。
【００２８】
しかしながら、図８のデータ列変換回路では、印刷ドットデータが一旦シリアルデータに変換されるため、高解像度印刷ドットデータをシリアル転送していることと等価となる。これは、高速動作するシフトレジスタがデータ列変換回路に必要となり、シフトレジスタの転送クロック周波数を上昇させることなく高速化を図るように、印刷ドットデータを並列入力としたパラレルシフトレジスタ構成のＬＥＤアレイヘッドを採用した利点を阻害する結果となる。
【００２９】
例えば、１万行（１行約０．４２ｃｍ：１／６インチ）、印刷幅４３．１８ｃｍ（１７インチ）の連帳紙プリンタに１２００ｄｐｉＬＥＤアレイヘッドを実装し、２４０ｄｐｉ，３００ｄｐｉ，４００ｄｐｉの低解像度印刷データを１２００ｄｐｉに変換して印刷する場合について試算してみる。パラレルデータ入力ではないＬＥＤアレイヘッドの場合、ＬＥＤアレイヘッドのデータ転送周波数Ｆは、
２４０ｄｐｉ：Ｆ＞１３６．０ＭＨｚ
３００ｄｐｉ：Ｆ＞１７０．０ＭＨｚ
４００ｄｐｉ：Ｆ＞２２６．６ＭＨｚ
となる。これに対し、８ビットパラレルデータ入力のＬＥＤアレイヘッドの場合、データ転送周波数Ｆは上記周波数の１／８で良い。ところが、図８のデータ列変換回路では、ＰＳ変換回路とＳＰ変換回路のシフトレジスタの動作周波数としては、上記周波数と同じものが必要になってしまう。
【００３０】
図９は、上述した問題点を解決すべく案出された、本発明に係るデータ列変換回路の一実施形態の構成を示す図である。このデータ列変換回路６０は、２４０ｄｐｉ，３００ｄｐｉ，４００ｄｐｉの低解像度印刷データをジャギー補正して８ビット並列入力の１２００ｄｐｉＬＥＤアレイヘッドで印刷するＬＥＤプリンタに適用されるものである。
【００３１】
２４０ｄｐｉ，３００ｄｐｉ，４００ｄｐｉの低解像度印刷データをジャギー補正するジャギー補正回路は、低解像度印刷データの注目ドット位置における印刷ドット補正により、それぞれ５個、４個、３個の高解像度印刷ドットパターンを決定して出力する。このとき、図５に示されるジャギー補正回路は、低解像度印刷データの注目ドット位置における印刷ドット補正の進行に従って、それぞれ５ビット、４ビット、３ビットのデータ列を出力する。
【００３２】
なお、ジャギー補正回路５０については、出力する高解像度印刷ドットパターンの大きさのうち最大値である５ビットを出力可能な回路とし、各入力解像度毎に補正画像データ生成部の生成パターンを切り換えることにより、各解像度共通のジャギー補正回路を使用することができる。
【００３３】
５ビット幅の入力データ列を８ビット幅の出力データ列に変換するときには、これらのデータ列幅の最小公倍数である４０ビットを一単位としてパラレルデータのまま、入力５ビット×８を出力８ビット×５に変換すればよい。同様に、４ビット幅の入力データ列を８ビット幅のデータ列に変換するときには８ビットを一単位として入力４ビット×２→出力８ビット×１の変換となり、３ビット幅の入力データ列を８ビット幅のデータ列に変換するとき２４ビットを一単位として入力３ビット×８→出力８ビット×３の変換となる。
【００３４】
したがって、図９に示される回路においては、入力シフトレジスタ７２のデータ幅は、入力データ列の最大ビット幅５を必要とする。また、入力シフトレジスタ７２の段数は、入力で必要な段数のうち最大値である８を必要とする。さらに、出力シフトレジスタ７６の段数は、出力で必要な段数のうち最大値である５を必要とする。
【００３５】
図９において、入力シフトレジスタ７２は、５ビット幅を持つ８段のレジスタＦＦｉ１乃至ＦＦｉ８で構成されている。入力シフトレジスタ７２の保持する４０ビットのデータは、スイッチマトリックス７４に入力される。スイッチマトリックス７４に入力されたデータは、後述の規則に従って、出力シフトレジスタ７６へ出力される。出力シフトレジスタ７６は、ＬＥＤアレイヘッド２６の並列入力データ幅と同じ８ビット幅を持つ５段のレジスタＦＦｏ１乃至ＦＦｏ５で構成される。
【００３６】
出力シフトレジスタ７６を構成するレジスタＦＦｏ１乃至ＦＦｏ５は、ＬＯＡＤａ信号に応じて、スイッチマトリックス７４の出力からＤａ端子に入力されるデータを入力保持するか、前段のＱ出力からＤｂ端子に入力されるデータを入力保持するかを選択する。本実施形態では、ＬＯＡＤａ信号がハイ（Ｈｉｇｈ）のときのクロック入力によりＤａ端子に入力されるデータを取り込む一方、ＬＯＡＤａ信号がロウ（Ｌｏｗ）のときのクロック入力によりＤｂ端子に入力されるデータを取り込むようにされている。
【００３７】
２４０ｄｐｉの低解像度印刷データをジャギー補正し、１２００ｄｐｉＬＥＤアレイヘッドで印刷するとき、ジャギー補正回路は５ビット幅の高解像度印刷ドットパターンデータ列を出力する。図９に示されるデータ列変換回路６０は、入力シフトレジスタ７２に５ビット×８段＝４０ビットのデータが入力保持された時点で、スイッチマトリックス７４を介して適切な規則で分配出力された当該入力データを、出力シフトレジスタ７６に取り込み、そして出力シフトレジスタ７６に取り込んだデータを順次出力してＬＥＤアレイヘッド２６に転送する。この動作を繰り返すことにより、５ビット幅の入力データ列を８ビット幅の出力データ列に変換することができる。
【００３８】
この一連の変換動作のタイミングチャートを示したものが、図１０である。本図から判るように、入力シフトレジスタの８段にデータが入力される間に、出力シフトレジスタから５段分のデータが出力されるようなクロックでシフト動作を繰り返すことにより、連続してデータ列変換を行うことができる。従って、入力シフトレジスタ７２におけるシフトクロックφ１の周波数と、出力シフトレジスタ７６におけるシフトクロックφ２の周波数との比は、８：５となる。
【００３９】
また、３００ｄｐｉの低解像度印刷データをジャギー補正し、１２００ｄｐｉＬＥＤアレイヘッドで印刷するときには、ジャギー補正回路は４ビット幅の高解像度印刷ドットパターンデータ列を出力する。図９に示されるデータ列変換回路６０は、入力シフトレジスタ７２に４ビット×２段＝８ビットのデータが入力保持された時点で、スイッチマトリックス７４を介して適切な規則で分配出力された当該入力データを、出力シフトレジスタ７６に取り込み、そして出力シフトレジスタ７６に取り込んだデータを順次出力してＬＥＤアレイヘッド２６に転送する。この動作を繰り返すことにより、４ビット幅の入力データ列を８ビット幅の出力データ列に変換することができる。
【００４０】
この一連の変換動作のタイミングチャートを示したものが、図１１である。入力シフトレジスタの２段にデータが入力される間に、出力シフトレジスタの１段からデータが出力されるようなクロックでシフト動作を繰り返すことにより、連続してデータ列変換を行うことができる。従って、入力シフトレジスタにおけるシフトクロックφ１の周波数と、出力シフトレジスタにおけるシフトクロックφ２の周波数との比は、２：１となる。
【００４１】
さらに、４００ｄｐｉの低解像度印刷データをジャギー補正し、１２００ｄｐｉＬＥＤアレイヘッドで印刷するときには、ジャギー補正回路は３ビット幅の高解像度印刷ドットパターンデータ列を出力する。図９に示されるデータ列変換回路６０は、入力シフトレジスタ７２に３ビット×８段＝２４ビットのデータが入力保持された時点で、スイッチマトリックス７４を介して適切な規則で分配出力された当該入力データを、出力シフトレジスタ７６に取り込み、そして出力シフトレジスタ７６に取り込んだデータを順次出力してＬＥＤアレイヘッド２６に転送する。この動作を繰り返すことにより、３ビット幅の入力データ列を８ビット幅の出力データ列に変換することができる。
【００４２】
この一連の変換動作のタイミングチャートを示したものが、図１２である。本図から判るように、入力シフトレジスタの８段にデータが入力される間に、出力シフトレジスタから３段分のデータが出力されるようなクロックでシフト動作を繰り返すことにより、連続してデータ列変換を行うことができる。従って、入力シフトレジスタにおけるシフトクロックφ１の周波数と、出力シフトレジスタにおけるシフトクロックφ２の周波数との比は、８：３となる。
【００４３】
ここで、スイッチマトリックス７４でのデータ分配規則について、図９の例に沿って説明する。以下の説明では、入力シフトレジスタ７２に入力される５ビットの印刷ドットデータの各ビットをＤ４乃至Ｄ０で表しＤ０が印刷の右側のドット（図２では右側のＬＥＤ素子に対応し、図３又は図４では左側のＬＥＤ素子に対応する）とする。そして、２４０ｄｐｉのジャギー補正ではＤ４乃至Ｄ０が、３００ｄｐｉのジャギー補正ではＤ３乃至Ｄ０が、４００ｄｐｉのジャギー補正ではＤ２乃至Ｄ０が、それぞれ有効な印刷ドットデータとして入力されるものとする。またＦＦｉＮ（Ｎ＝１，２，…，８）の保持するデータ（Ｑ出力）の各ビットをＦＦｉＮ−Ｑ４乃至ＦＦｉＮ−Ｑ０で表記する。さらにＦＦｏＮ（Ｎ＝１，２，…，５）のＤａ入力端子に接続されるスイッチマトリックス出力端子の各ビットは、出力シフトレジスタの各ビットに対応させて、ＦＦｏＮ−Ｄａ７乃至ＦＦｏＮ−Ｄａ０で表記し、Ｄａ０側が印刷の右側のドットになるものとする。
【００４４】
２４０ｄｐｉの低解像度印刷データをジャギー補正し、１２００ｄｐｉＬＥＤアレイヘッドで印刷するときの、スイッチマトリックス７４の分配出力規則は、図１３に示されるようになる。同図は、出力シフトレジスタの各Ｄａ入力端子に接続されるスイッチマトリックス出力データと、スイッチマトリックスに入力される入力シフトレジスタのＱ出力との関係を示している。例えば、入力シフトレジスタ７２から出力されるＦＦｉ８−Ｑ４（入力された４０ビット中で最も先行するビットに対応する）は、スイッチマトリックス７４を介して、出力シフトレジスタ７６のＦＦｏ５−Ｄａ７に入力されることとなる。
【００４５】
同様に、３００ｄｐｉ，４００ｄｐｉ低解像度印刷データをジャギー補正し、１２００ｄｐｉＬＥＤアレイヘッドで印刷するときの、スイッチマトリックスの分配出力規則は、それぞれ図１４、図１５に示されるようになる。図中「×」の表記は、出力データを特に規定しない（すなわち、本実施形態のデータ列変換では不要）であることを示す。これらの図からわかるように、入力シフトレジスタでは、入力側から必要な段数が使用される一方、出力シフトレジスタでは、出力側から必要な段数が使用される。
【００４６】
図１６、図１７、図１８、図１９及び図２０は、スイッチマトリックス７４の回路構成例を示す図である。これらの図に示される回路が結合されて一つのスイッチマトリックス回路が構成される。なお、これらの図における回路は、簡略化された表記を用いて示されており、図２１は、その表記を説明するための図である。すなわち、図２１（Ａ）に示される、簡略化表記された回路は、実際には、図２１（Ｂ）に示される回路を表している。
【００４７】
これらの図においてＳＬ−２４０、ＳＬ−３００、ＳＬ−４００及びＦＦｉＮ−ＱＸ（Ｎ＝１，２，…，８；Ｑ＝０，１，…，４）は、スイッチマトリックス７４への入力信号であり、ＦＦｏＭ−ＤａＹ（Ｍ＝１，２，…，５；Ｙ＝０，１，…，７）は、スイッチマトリックス７４からの出力信号である。
【００４８】
さらにいえば、ＳＬ−２４０、ＳＬ−３００及びＳＬ−４００は、解像度選択信号であり、ジャギー補正される低解像度印刷データの解像度に応じて、２４０ｄｐｉ入力時にはＳＬ−２４０がハイ（Ｈｉｇｈ）となり、３００ｄｐｉ入力時にはＳＬ−３００がハイとなり、４００ｄｐｉ入力時にはＳＬ−４００がハイとなる。
【００４９】
また、スイッチマトリックス７４への入力信号ＦＦｉＮ−ＱＸ（Ｎ＝１，２，…，８；Ｑ＝０，１，…，４）は、図９に示される入力シフトレジスタ７２内のＦＦｉ１乃至ＦＦｉ８の対応するＱ出力から送られて来る信号である。スイッチマトリックス７４からの出力信号ＦＦｏＭ−ＤａＹ（Ｍ＝１，２，…，５；Ｙ＝０，１，…，７）は、図９に示される出力シフトレジスタ７６内のＦＦｏ１乃至ＦＦｏ５の対応するＤａ入力に送られる信号である。
【００５０】
図１６、図１７、図１８、図１９及び図２０に示されるスイッチマトリックス回路７４の動作を、図２１に抽出された部分について説明すると、ジャギー補正回路に入力される低解像度印刷データの解像度が２４０ｄｐｉのときには、解像度選択信号ＳＬ−２４０がハイとなり、入力シフトレジスタ７２のＦＦｉ８のＱ１からの出力信号が、出力シフトレジスタ７６のＦＦｏ５のＤａ４へ入力される。
【００５１】
同様に、ジャギー補正回路に入力される低解像度印刷データの解像度が３００ｄｐｉのときには、解像度選択信号ＳＬ−３００がハイとなり、入力シフトレジスタ７２のＦＦｉ２のＱ０からの出力信号が、出力シフトレジスタ７６のＦＦｏ５のＤａ４へ入力される。また、ジャギー補正回路に入力される低解像度印刷データの解像度が４００ｄｐｉのときには、解像度選択信号ＳＬ−４００がハイとなり、入力シフトレジスタ７２のＦＦｉ７のＱ２からの出力信号が、出力シフトレジスタ７６のＦＦｏ５のＤａ４へ入力される。
【００５２】
以上のように、本実施形態では、入力／出力シフトレジスタのシフト動作は、最小でも３ビット幅で行っているので、データ列変換を行うシフトレジスタの動作周波数を低く抑えつつ、複数の異なるデータ幅で入力されるデータ列を所定の出力データ列に変換することができる。その際、スイッチマトリックスの分配出力規則と入力／出力シフトレジスタのシフトクロック周波数の比とを変えることにより、複数の異なる入力データ幅に対応することができる。なお本実施形態では、データ列変換回路の出力データを直接ＬＥＤアレイヘッドに転送するものとしたが、所定のビット幅を持つメモリに一旦格納しても良い。
【００５３】
本実施形態では、ＬＥＤアレイヘッドを有するプリンタについて説明したが、シフトレジスタにデータをセットし、そのデータに基づいて記憶素子を駆動する、ヘッドがライン状になったプリンタであればよい。
【００５４】
以上、本発明を特にその好ましい実施の形態を参照して詳細に説明した。本発明の容易な理解のため、本発明の具体的な形態を以下に付記する。
【００５５】
（付記１） それぞれ異なるデータ幅を有する複数の入力データ列のうち任意の入力データ列を入力し、所定のデータ幅を有する出力データ列に変換して出力するデータ列変換回路であって、
入力データ列を保持する第１の並列シフトレジスタと、
前記第１の並列シフトレジスタによって保持されるデータを入力し、予め定められた複数の規則の中から制御信号により選択された規則に従って該入力データを分配出力するスイッチマトリックスと、
前記スイッチマトリックスから出力されるデータを入力し、所定のデータ幅を有するデータ列として出力する第２の並列シフトレジスタと、
を具備するデータ列変換回路。（１）
【００５６】
（付記２） 前記複数の入力データ列のデータ幅の各々をＷｎ（ｎ＝１，２，３，…）とし、前記出力データ列のデータ幅をＷｏとしたとき、前記第１の並列シフトレジスタは、Ｗｎ（ｎ＝１，２，３，…）のうちの最大値に少なくとも等しいデータ幅を有し、かつ、Ｗｎ（ｎ＝１，２，３，…）とＷｏとの最小公倍数をＷｎで割った商ＱＩｎ（ｎ＝１，２，３，…）のうちの最大値に少なくとも等しい段数を有する、付記１に記載のデータ列変換回路。（２）
【００５７】
（付記３） 前記複数の入力データ列のデータ幅の各々をＷｎ（ｎ＝１，２，３，…）とし、前記出力データ列のデータ幅をＷｏとしたとき、前記第２の並列シフトレジスタは、Ｗｎ（ｎ＝１，２，３，…）とＷｏとの最小公倍数をＷｏで割った商ＱＯｎ（ｎ＝１，２，３，…）のうちの最大値に少なくとも等しい段数を有する、付記１に記載のデータ列変換回路。（３）
【００５８】
（付記４） 前記複数の入力データ列のデータ幅がそれぞれ５ビット、４ビット及び３ビットであり、前記出力データ列のデータ幅が８ビットであり、前記第１の並列シフトレジスタは、５ビットのデータ幅及び８の段数を有し、前記第２の並列シフトレジスタは、５の段数を有する、付記１に記載のデータ列変換回路。
【００５９】
（付記５） 入力データ列のデータ幅をＷｎとし、出力データ列のデータ幅をＷｏとし、ＷｎとＷｏとの最小公倍数をＷｎで割った商をＱＩｎとし、ＷｎとＷｏとの最小公倍数をＷｏで割った商をＱＯｎとしたとき、前記スイッチマトリックスは、前記第１の並列シフトレジスタの入力側第１段から第ＱＩｎ段までの部分に入力保持されたＷｎ×ＱＩｎ個のデータが前記第２の並列シフトレジスタの出力側第１段から第ＱＯｎ段までの部分に入力されるべく分配出力する、付記１に記載のデータ列変換回路。（４）
【００６０】
（付記６） 入力データ列のデータ幅をＷｎとし、出力データ列のデータ幅をＷｏとしたとき、前記第１の並列シフトレジスタのシフトクロック周波数Ｆｉと前記第２の並列シフトレジスタのシフトクロック周波数Ｆｏとが、Ｆｉ／Ｆｏ＝Ｗｏ／Ｗｎの関係にある、付記１に記載のデータ列変換回路。
【００６１】
（付記７） 入力データ列のデータ幅をＷｎとし、出力データ列のデータ幅をＷｏとし、ＷｎとＷｏとの最小公倍数をＷｎで割った商をＱＩｎとし、ＷｎとＷｏとの最小公倍数をＷｏで割った商をＱＯｎとしたとき、前記第１の並列シフトレジスタにＱＩｎ個のデータ列が入力される毎に、Ｗｎ×ＱＩｎ個のデータが前記スイッチマトリックスを介して前記第２の並列シフトレジスタに入力され、次いで、前記第２の並列シフトレジスタからＱＯｎ個のデータ列が出力される、付記１に記載のデータ列変換回路。
【００６２】
（付記８） ジャギー補正回路とライン状のヘッドとの間に、付記１から付記７までのいずれか１項に記載のデータ列変換回路を備えるプリンタ。（５）
【００６３】
【発明の効果】
以上説明したように、本発明によれば、異なるデータ幅で入力される複数のデータ列を、シリアルデータに変換することなく所定のデータ幅の出力データ列に変換することができ、データ列変換に使用されるクロック周波数を低く抑えることができる。この結果、低コストで動作速度の速いデータ列変換回路が提供される。このデータ列変換回路は、特に、ＬＥＤプリンタ等に好適なものである。
【図面の簡単な説明】
【図１】本発明によるデータ列変換回路が適用可能なＬＥＤプリンタの印刷部の構成を模式的に示す図である。
【図２】ＬＥＤアレイを感光ドラム側から見た図である。
【図３】直列データ入力ＬＥＤアレイヘッドの回路構成を示す図である。
【図４】並列データ入力ＬＥＤアレイヘッドの回路構成を示す図である。
【図５】ジャギー補正回路の構成を示す図である。
【図６】ジャギー補正回路の動作を説明するための図である。
【図７】本発明に係るデータ列変換回路の位置付けを説明するためのブロック図である。
【図８】従来のデータ列変換回路の構成を示す図である。
【図９】本発明に係るデータ列変換回路の一実施形態の構成を示す図である。
【図１０】５ビット幅から８ビット幅へのデータ列変換動作のタイミングチャートである。
【図１１】４ビット幅から８ビット幅へのデータ列変換動作のタイミングチャートである。
【図１２】３ビット幅から８ビット幅へのデータ列変換動作のタイミングチャートである。
【図１３】５ビット幅から８ビット幅へのデータ列変換動作におけるスイッチマトリックスの分配出力規則を示す図である。
【図１４】４ビット幅から８ビット幅へのデータ列変換動作におけるスイッチマトリックスの分配出力規則を示す図である。
【図１５】３ビット幅から８ビット幅へのデータ列変換動作におけるスイッチマトリックスの分配出力規則を示す図である。
【図１６】スイッチマトリックスの回路構成例を示す図（１／５）である。
【図１７】スイッチマトリックスの回路構成例を示す図（２／５）である。
【図１８】スイッチマトリックスの回路構成例を示す図（３／５）である。
【図１９】スイッチマトリックスの回路構成例を示す図（４／５）である。
【図２０】スイッチマトリックスの回路構成例を示す図（５／５）である。
【図２１】スイッチマトリックス回路の簡略化された表記を説明するための図である。
【符号の説明】
２０…ＬＥＤプリンタの印刷部２０
２２…感光ドラム
２４…帯電器
２６…ＬＥＤアレイヘッド（露光器）
２８…現像器
３０…転写器
３２…除電器
３４…クリーナ
４０…ＬＥＤアレイ
４２…ＬＥＤ駆動回路
４４…直列シフトレジスタ
４６…並列シフトレジスタ
４８…画像メモリ
５０…ジャギー補正回路
５２…画像メモリ読出し部
５４…ラインバッファ
５６…評価ウィンドウ抽出部
５８…補正画像生成部
６０…データ列変換回路
６２…パラレル／シリアル変換回路
６４…シリアル／パラレル変換回路
７２…入力シフトレジスタ
７４…スイッチマトリックス
７６…出力シフトレジスタ
Claims (5)
- それぞれ異なるデータ幅を有する複数の入力データ列のうち任意の入力データ列を入力し、所定のデータ幅を有する出力データ列に変換して出力するデータ列変換回路であって、
入力データ列を保持する第１の並列シフトレジスタと、
前記第１の並列シフトレジスタによって保持されるデータを入力し、予め定められた複数の規則の中から制御信号により選択された規則に従って該入力データを分配出力するスイッチマトリックスと、
前記スイッチマトリックスから出力されるデータを入力し、所定のデータ幅を有するデータ列として出力する第２の並列シフトレジスタと、
を具備し、
入力データ列のデータ幅をＷｎとし、出力データ列のデータ幅をＷｏとしたとき、前記第１の並列シフトレジスタのシフトクロック周波数Ｆｉと前記第２の並列シフトレジスタのシフトクロック周波数Ｆｏとが、Ｆｉ／Ｆｏ＝Ｗｏ／Ｗｎの関係にあるデータ列変換回路。 - 前記複数の入力データ列のデータ幅の各々をＷｎ（ｎ＝１，２，３，…）とし、前記出力データ列のデータ幅をＷｏとしたとき、前記第１の並列シフトレジスタは、Ｗｎ（ｎ＝１，２，３，…）のうちの最大値に少なくとも等しいデータ幅を有し、かつ、Ｗｎ（ｎ＝１，２，３，…）とＷｏとの最小公倍数をＷｎで割った商ＱＩｎ（ｎ＝１，２，３，…）のうちの最大値に少なくとも等しい段数を有する、請求項１に記載のデータ列変換回路。
- 前記複数の入力データ列のデータ幅の各々をＷｎ（ｎ＝１，２，３，…）とし、前記出力データ列のデータ幅をＷｏとしたとき、前記第２の並列シフトレジスタは、Ｗｎ（ｎ＝１，２，３，…）とＷｏとの最小公倍数をＷｏで割った商ＱＯｎ（ｎ＝１，２，３，…）のうちの最大値に少なくとも等しい段数を有する、請求項１に記載のデータ列変換回路。
- 入力データ列のデータ幅をＷｎとし、出力データ列のデータ幅をＷｏとし、ＷｎとＷｏとの最小公倍数をＷｎで割った商をＱＩｎとし、ＷｎとＷｏとの最小公倍数をＷｏで割った商をＱＯｎとしたとき、前記スイッチマトリックスは、前記第１の並列シフトレジスタの入力側第１段から第ＱＩｎ段までの部分に入力保持されたＷｎ×ＱＩｎ個のデータが前記第２の並列シフトレジスタの出力側第１段から第ＱＯｎ段までの部分に入力されるべく分配出力する、請求項１に記載のデータ列変換回路。
- ジャギー補正回路とライン状のヘッドとの間に、請求項１から請求項４までのいずれか１項に記載のデータ列変換回路を備えるプリンタ。
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