JP2002200785A - データ列変換回路及びそれを用いたプリンタ - Google Patents

Abstract

(57)【要約】 【課題】 複数の異なったデータ幅の入力データ列を、
シリアルデータに変換することなく、所定のデータ幅の
出力データ列に変換する。 【解決手段】 このデータ列変換回路は、それぞれ異な
るデータ幅を有する複数の入力データ列のうち任意の入
力データ列を入力し、所定のデータ幅を有する出力デー
タ列に変換して出力するものであって、入力データ列を
保持する第１の並列シフトレジスタ７２と、前記第１の
並列シフトレジスタによって保持されるデータを入力
し、予め定められた複数の規則の中から制御信号により
選択された規則に従って該入力データを分配出力するス
イッチマトリックス７４と、前記スイッチマトリックス
から出力されるデータを入力し、所定のデータ幅を有す
るデータ列として出力する第２の並列シフトレジスタ７
６と、を具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、異なるデータ幅を
有する複数の入力データ列を所定のデータ幅の出力デー
タ列に変換するデータ列変換回路及びそれを用いたプリ
ンタに関する。

【０００２】

【従来の技術】ＬＥＤプリンタは、電子写真式の画像形
成装置の一形態であり、感光ドラムに対する光の画像情
報の露光手段としてＬＥＤアレイヘッドを使用するもの
である。このようなＬＥＤアレイヘッドは、ＬＥＤ素子
が所定のピッチで一列に配列されているＬＥＤアレイ
と、ＬＥＤ素子の一個に対応する一個の画像データを記
憶する記憶素子がＬＥＤ素子と同数設けられているシフ
トレジスタと、そのシフトレジスタに記憶された画像デ
ータに従ってＬＥＤ素子を発光させるＬＥＤ駆動回路
と、で構成される。

【０００３】ＬＥＤプリンタの高速化、高解像度化及び
印刷幅の拡大に伴い、単位時間内にＬＥＤアレイヘッド
のレジスタ部へ転送する画像データが増大する。レジス
タ部への画像データ転送を、シフトレジスタの転送クロ
ック周波数を上昇させることなく高速化するために、連
続した複数のＬＥＤ素子に対応する画像データを１単位
として並列入力するパラレル（並列）シフトレジスタ構
成を採用したＬＥＤアレイヘッドが採用されている。

【０００４】ＬＥＤプリンタの印刷画素密度はＬＥＤ素
子の配列ピッチで決定されるが、特開平７−１５６４４
２号公報には、複数の異なる解像度の最小公倍数となる
解像度の画素ピッチでＬＥＤ素子を配列したＬＥＤアレ
イを使用するＬＥＤプリンタが開示されている。例え
ば、解像度２４０ｄｐｉ，３００ｄｐｉ，４００ｄｐｉ
の画像データを、その解像度の最小公倍数である１２０
０ｄｐｉのＬＥＤアレイヘッドで印刷するものである。

【０００５】さらに、この公報では、低解像度印刷デー
タの画素単位が複数のＬＥＤ素子で構成されることを利
用し、上記画素単位を構成するＬＥＤ素子を個別に選択
的に点灯又は消灯させることにより、注目画素の周辺に
小さい印刷ドットを付加し又は注目画素から小さい印刷
ドットを削除するように制御するＬＥＤプリンタが開示
されている。すなわち、ここに開示されたＬＥＤプリン
タは、低解像度画像の印刷時に生じるギザギザ状のジャ
ギー（ｊａｇｇｙ）を補正する機能を備えるものであ
る。

【０００６】

【発明が解決しようとする課題】２４０ｄｐｉ，３００
ｄｐｉ，４００ｄｐｉの低解像度印刷データを、その解
像度の最小公倍数である１２００ｄｐｉのＬＥＤアレイ
ヘッドを用いて印刷するＬＥＤプリンタにおいて、２４
０ｄｐｉ印刷画像データの１ドットは１２００ｄｐｉの
印刷ドット５個で構成され、３００ｄｐｉ印刷画像デー
タの１ドットは１２００ｄｐｉの印刷ドット４個で構成
され、４００ｄｐｉ印刷画像データの１ドットは１２０
０ｄｐｉの印刷ドット３個で構成されることになる。こ
のＬＥＤプリンタに前述のジャギー補正を適用すると、
ジャギー補正回路は、２４０ｄｐｉ，３００ｄｐｉ，４
００ｄｐｉの低解像度印刷データの注目ドット位置にお
ける印刷ドット補正により、それぞれ５個、４個、３個
の高解像度印刷ドットパターンを決定及び出力する。す
なわち、ジャギー補正回路から出力されるデータの１単
位は、入力される低解像度印刷画像データの解像度によ
り、それぞれ異なったものとなる。

【０００７】ここで、１２００ｄｐｉのＬＥＤアレイヘ
ッドとして、パラレルシフトレジスタ構成を採用したＬ
ＥＤアレイヘッドが採用されている場合、ＬＥＤアレイ
ヘッドの並列入力のデータ幅と、ジャギー補正回路で出
力される印刷ドットパターンの幅とは、必ずしも一致し
ない。したがって入力画像データの解像度に応じて変わ
るジャギー補正回路の出力データ列を、ＬＥＤアレイヘ
ッドへの並列入力のデータ幅のデータ列に変換するデー
タ列変換が必要となる。

【０００８】データ列変換として、ジャギー補正回路の
出力データをパラレル／シリアル(parallel-to-serial)
変換するＰＳ変換回路と、ＰＳ変換された出力をＬＥＤ
アレイヘッドの並列入力データ幅に合わせてシリアル／
パラレル(serial-to-parallel)変換するＳＰ変換回路と
を備え、適切な制御信号（クロック信号）を与えること
により、データ列変換回路を構成することができる。

【０００９】しかしながら、上記構成のデータ列変換回
路では、印刷ドットデータが一旦シリアルデータに変換
されるため、高解像度印刷ドットデータをシリアル転送
していることと等価となる。これは、データ列変換回路
に高速動作するシフトレジスタが必要となり、シフトレ
ジスタの転送クロック周波数をあげることなく高速化を
図るべく印刷ドットデータを並列入力としたパラレルシ
フトレジスタ構成のＬＥＤアレイヘッドを採用した利点
を阻害するものである。

【００１０】本発明は、上述した問題点に鑑みてなされ
たものであり、その目的は、複数の異なったデータ幅の
入力データ列を、シリアルデータに変換することなく、
所定のデータ幅の出力データ列に変換するデータ列変換
回路を提供することにある。また、本発明は、かかるデ
ータ列変換回路を用いたＬＥＤプリンタを提供すること
にある。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、本発明によれば、それぞれ異なるデータ幅を有する
複数の入力データ列のうち任意の入力データ列を入力
し、所定のデータ幅を有する出力データ列に変換して出
力するデータ列変換回路であって、入力データ列を保持
する第１の並列シフトレジスタと、前記第１の並列シフ
トレジスタによって保持されるデータを入力し、予め定
められた複数の規則の中から制御信号により選択された
規則に従って該入力データを分配出力するスイッチマト
リックスと、前記スイッチマトリックスから出力される
データを入力し、所定のデータ幅を有するデータ列とし
て出力する第２の並列シフトレジスタと、を具備するデ
ータ列変換回路が提供される。

【００１２】上述の如く構成されたデータ列変換回路で
は、第１の並列シフトレジスタにおいて、それぞれ異な
るデータ幅を有する複数の入力データ列のうち任意の入
力データ列が保持される。そして、スイッチマトリック
スは、第１の並列シフトレジスタによって保持されるデ
ータを入力し、予め定められた複数の規則の中から制御
信号により選択された規則に従って該入力データを分配
出力する。その出力されたデータは第２の並列シフトレ
ジスタに入力され、その第２の並列シフトレジスタは、
所定のデータ幅を有するデータ列を出力する。したがっ
て、シリアルデータに変換することなく所望のデータ列
変換が実現される。

【００１３】また、本発明によれば、前記複数の入力デ
ータ列のデータ幅の各々をＷｎ（ｎ＝１，２，３，…）
とし、前記出力データ列のデータ幅をＷｏとしたとき、
前記第１の並列シフトレジスタは、Ｗｎ（ｎ＝１，２，
３，…）のうちの最大値に少なくとも等しいデータ幅を
有し、かつ、Ｗｎ（ｎ＝１，２，３，…）とＷｏとの最
小公倍数をＷｎで割った商ＱＩｎ（ｎ＝１，２，３，
…）のうちの最大値に少なくとも等しい段数を有する。

【００１４】また、本発明によれば、前記複数の入力デ
ータ列のデータ幅の各々をＷｎ（ｎ＝１，２，３，…）
とし、前記出力データ列のデータ幅をＷｏとしたとき、
前記第２の並列シフトレジスタは、Ｗｎ（ｎ＝１，２，
３，…）とＷｏとの最小公倍数をＷｏで割った商ＱＯｎ
（ｎ＝１，２，３，…）のうちの最大値に少なくとも等
しい段数を有する。

【００１５】また、本発明によれば、入力データ列のデ
ータ幅をＷｎとし、出力データ列のデータ幅をＷｏと
し、ＷｎとＷｏとの最小公倍数をＷｎで割った商をＱＩ
ｎとし、ＷｎとＷｏとの最小公倍数をＷｏで割った商を
ＱＯｎとしたとき、前記スイッチマトリックスは、前記
第１の並列シフトレジスタの入力側第１段から第ＱＩｎ
段までの部分に入力保持されたＷｎ×ＱＩｎ個のデータ
が前記第２の並列シフトレジスタの出力側第１段から第
ＱＯｎ段までの部分に入力されるべく分配出力する。

【００１６】さらに、本発明によれば、ジャギー補正回
路とライン状のヘッドとの間に上記に記載のデータ列変
換回路を備えるプリンタが提供される。このプリンタに
おいては、ライン状のヘッド内のシフトレジスタ部へ、
シフトレジスタの転送クロック周波数を上昇させること
なく、高解像度の画像データを転送することができる。

【００１７】

【発明の実施の形態】以下、添付図面を参照して本発明
の実施形態について説明する。

【００１８】図１は、本発明によるデータ列変換回路が
適用可能なＬＥＤプリンタの印刷部の構成を模式的に示
す図である。印刷部２０は、画像担持体である感光ドラ
ム２２を中心として、感光ドラムの表面に電荷を帯びさ
せる帯電器２４と、潜像を形成する露光器としてのＬＥ
Ｄアレイヘッド２６と、潜像を現像剤で可視化してトナ
ー像を形成する現像器２８と、可視化されたトナー像を
画像記録媒体に転写する転写器３０と、感光ドラムの表
面に残留する電荷を除去する除電器３２と、トナー像の
転写後に感光ドラム上に残留するトナーを除去するクリ
ーナ３４とから構成されている。

【００１９】図２は、ＬＥＤアレイを感光ドラム２２側
から見た図を示し、図３は、直列データ入力ＬＥＤアレ
イヘッドの構成を示す図である。これらの図に示される
ように、図１のＬＥＤアレイヘッド２６は、ＬＥＤ素子
が所定のピッチで一列に配列されているＬＥＤアレイ４
０と、ＬＥＤ素子の一個に対応する一個の画像データを
記憶する記憶素子（フリップフロップ）がＬＥＤ素子と
同数設けられているシフトレジスタ４４と、そのレジス
タに記憶された画像データに従ってＬＥＤ素子を発光さ
せるＬＥＤ駆動回路４２とから構成される。なお、シフ
トレジスタ４４においてより奥側に位置するフリップフ
ロップには、図２ではより左側のＬＥＤ素子が対応す
る。すなわち、図２と図３とでは、ＬＥＤ素子の位置関
係が逆になっている。

【００２０】図４は、並列データ入力ＬＥＤアレイヘッ
ドの構成を示す図である。前述のように、ＬＥＤプリン
タの高速化、高解像度化及び印刷幅の拡大に伴い、単位
時間内にＬＥＤアレイヘッドのシフトレジスタへ転送す
る画像データが増大する。シフトレジスタへの画像デー
タ転送を、シフトレジスタの転送クロック周波数をあげ
ることなく高速化するために、連続した複数のＬＥＤ素
子に対応する画像データを１単位として並列入力する並
列シフトレジスタ構成を採用したＬＥＤアレイヘッドが
採用されている。図４の例では、８ビット並列シフトレ
ジスタ４６が使用されている。そして、８ビットの並列
データにおいては、上位側ビットが、直列データの場合
の先行側ビット（直列シフトレジスタでいえば奥側ビッ
ト、また、図２のＬＥＤ素子でいえば左側素子）に対応
している。

【００２１】図５は、ジャギー補正回路の構成を示す図
である。前述のように、ＬＥＤプリンタの印刷画素密度
はＬＥＤ素子の配列ピッチで決定される。しかし、複数
の異なる解像度の最小公倍数となる解像度の画素ピッチ
でＬＥＤ素子を配列したＬＥＤアレイを使用するＬＥＤ
プリンタ（例えば、解像度２４０ｄｐｉ，３００ｄｐ
ｉ，４００ｄｐｉの画像データを、その解像度の最小公
倍数である１２００ｄｐｉのＬＥＤアレイヘッドで印刷
するもの）では、低解像度印刷データの画素単位が複数
のＬＥＤ素子で構成されることを利用し、上記画素単位
を構成するＬＥＤ素子を個別に選択的に点灯又は消灯さ
せて、注目画素の周辺に小さい印刷ドットを付加したり
注目画素から小さい印刷ドットを削除したりする制御を
行うことにより、低解像度画像の印刷時に生じるギザギ
ザ状のジャギーを防止することができる。

【００２２】図５に例示されるジャギー補正回路５０に
おいては、画像メモリ４８に展開された低解像度印刷デ
ータが画像メモリ読出し部５２によってラインバッファ
５４に読み出される。評価ウィンドウ抽出部５６は、ラ
インバッファ５４から注目ドットとその近傍の矩形領域
を評価ウィンドウとして抽出する。そして、補正画像デ
ータ生成部５８は、評価ウィンドウとして抽出されたパ
ターンから、注目ドット位置における、印刷小ドットが
付加ないしは削除された高解像度の印刷ドットパターン
を決定し、補正画像データとして出力する。

【００２３】図６は、そのようなジャギー補正回路の動
作を説明するための図であり、図５のジャギー補正回路
５０での印刷ドットパターン決定の一例を示している。
低解像度印刷データの一部を抽出したものである図６
（Ａ）のパターンから、抽出領域中央の注目ドット位置
における補正後の高解像度印刷ドットパターンは図６
（Ｂ）のように決定される。同様な補正工程を繰り返
し、図６（Ａ）のような形状の低解像度印刷パターン
は、図６（Ｃ）のような高解像度印刷ドットパターンに
補正される。

【００２４】図７は、本発明に係るデータ列変換回路の
位置付けを説明するためのブロック図である。前述のよ
うに、２４０ｄｐｉ，３００ｄｐｉ，４００ｄｐｉの低
解像度印刷データを、その解像度の最小公倍数である１
２００ｄｐｉのＬＥＤアレイヘッドを用いて印刷するＬ
ＥＤプリンタにおいては、２４０ｄｐｉ印刷画像データ
の１ドットは１２００ｄｐｉの印刷ドット５個で構成さ
れ、３００ｄｐｉ印刷画像データの１ドットは１２００
ｄｐｉの印刷ドット４個で構成され、４００ｄｐｉ印刷
画像データの１ドットは１２００ｄｐｉの印刷ドット３
個で構成されることになる。

【００２５】このようなＬＥＤプリンタに設けられるジ
ャギー補正回路５０（図５）は、２４０ｄｐｉ，３００
ｄｐｉ，４００ｄｐｉの低解像度印刷データの注目ドッ
ト位置における印刷ドット補正により、それぞれ５個、
４個、３個の高解像度印刷ドットパターンを決定して出
力する。すなわち、ジャギー補正回路５０の出力単位
は、入力される低解像度印刷画像データの解像度に応じ
て異なる。

【００２６】ここで、１２００ｄｐｉのＬＥＤアレイヘ
ッドとして、パラレルシフトレジスタ構成を採用したＬ
ＥＤアレイヘッドが採用されている場合、ＬＥＤアレイ
ヘッド２６の並列入力のデータ幅（図４の例では８ビッ
ト）と、ジャギー補正回路５０で出力される印刷ドット
パターンの幅とは、必ずしも一致しない。したがって、
図７に示されるように、入力画像データの解像度に応じ
て変わるジャギー補正回路５０の出力データ列を、ＬＥ
Ｄアレイヘッド２６の並列入力に適合したデータ幅を有
するデータ列に変換するデータ列変換回路６０が、ジャ
ギー補正回路５０とＬＥＤアレイヘッド２６との間に設
けられる必要がある。

【００２７】図８は、従来のデータ列変換回路の構成を
示す図である。この従来回路は、ジャギー補正回路５０
の出力データをパラレル／シリアル変換するＰＳ変換回
路６２と、ＰＳ変換された出力をＬＥＤアレイヘッド２
６の並列入力データ幅に合わせてシリアル／パラレル変
換するＳＰ変換回路６４とを備え、適切な制御信号（ク
ロック信号）を受けて動作する。図８の例では、５ビッ
ト幅のデータ列が８ビット幅のデータ列に変換される。

【００２８】しかしながら、図８のデータ列変換回路で
は、印刷ドットデータが一旦シリアルデータに変換され
るため、高解像度印刷ドットデータをシリアル転送して
いることと等価となる。これは、高速動作するシフトレ
ジスタがデータ列変換回路に必要となり、シフトレジス
タの転送クロック周波数を上昇させることなく高速化を
図るように、印刷ドットデータを並列入力としたパラレ
ルシフトレジスタ構成のＬＥＤアレイヘッドを採用した
利点を阻害する結果となる。

【００２９】例えば、１万行（１行約０．４２ｃｍ：１
／６インチ）、印刷幅４３．１８ｃｍ（１７インチ）の
連帳紙プリンタに１２００ｄｐｉＬＥＤアレイヘッドを
実装し、２４０ｄｐｉ，３００ｄｐｉ，４００ｄｐｉの
低解像度印刷データを１２００ｄｐｉに変換して印刷す
る場合について試算してみる。パラレルデータ入力では
ないＬＥＤアレイヘッドの場合、ＬＥＤアレイヘッドの
データ転送周波数Ｆは、 ２４０ｄｐｉ：Ｆ＞１３６．０ＭＨｚ ３００ｄｐｉ：Ｆ＞１７０．０ＭＨｚ ４００ｄｐｉ：Ｆ＞２２６．６ＭＨｚ となる。これに対し、８ビットパラレルデータ入力のＬ
ＥＤアレイヘッドの場合、データ転送周波数Ｆは上記周
波数の１／８で良い。ところが、図８のデータ列変換回
路では、ＰＳ変換回路とＳＰ変換回路のシフトレジスタ
の動作周波数としては、上記周波数と同じものが必要に
なってしまう。

【００３０】図９は、上述した問題点を解決すべく案出
された、本発明に係るデータ列変換回路の一実施形態の
構成を示す図である。このデータ列変換回路６０は、２
４０ｄｐｉ，３００ｄｐｉ，４００ｄｐｉの低解像度印
刷データをジャギー補正して８ビット並列入力の１２０
０ｄｐｉＬＥＤアレイヘッドで印刷するＬＥＤプリンタ
に適用されるものである。

【００３１】２４０ｄｐｉ，３００ｄｐｉ，４００ｄｐ
ｉの低解像度印刷データをジャギー補正するジャギー補
正回路は、低解像度印刷データの注目ドット位置におけ
る印刷ドット補正により、それぞれ５個、４個、３個の
高解像度印刷ドットパターンを決定して出力する。この
とき、図５に示されるジャギー補正回路は、低解像度印
刷データの注目ドット位置における印刷ドット補正の進
行に従って、それぞれ５ビット、４ビット、３ビットの
データ列を出力する。

【００３２】なお、ジャギー補正回路５０については、
出力する高解像度印刷ドットパターンの大きさのうち最
大値である５ビットを出力可能な回路とし、各入力解像
度毎に補正画像データ生成部の生成パターンを切り換え
ることにより、各解像度共通のジャギー補正回路を使用
することができる。

【００３３】５ビット幅の入力データ列を８ビット幅の
出力データ列に変換するときには、これらのデータ列幅
の最小公倍数である４０ビットを一単位としてパラレル
データのまま、入力５ビット×８を出力８ビット×５に
変換すればよい。同様に、４ビット幅の入力データ列を
８ビット幅のデータ列に変換するときには８ビットを一
単位として入力４ビット×２→出力８ビット×１の変換
となり、３ビット幅の入力データ列を８ビット幅のデー
タ列に変換するとき２４ビットを一単位として入力３ビ
ット×８→出力８ビット×３の変換となる。

【００３４】したがって、図９に示される回路において
は、入力シフトレジスタ７２のデータ幅は、入力データ
列の最大ビット幅５を必要とする。また、入力シフトレ
ジスタ７２の段数は、入力で必要な段数のうち最大値で
ある８を必要とする。さらに、出力シフトレジスタ７６
の段数は、出力で必要な段数のうち最大値である５を必
要とする。

【００３５】図９において、入力シフトレジスタ７２
は、５ビット幅を持つ８段のレジスタＦＦｉ１乃至ＦＦ
ｉ８で構成されている。入力シフトレジスタ７２の保持
する４０ビットのデータは、スイッチマトリックス７４
に入力される。スイッチマトリックス７４に入力された
データは、後述の規則に従って、出力シフトレジスタ７
６へ出力される。出力シフトレジスタ７６は、ＬＥＤア
レイヘッド２６の並列入力データ幅と同じ８ビット幅を
持つ５段のレジスタＦＦｏ１乃至ＦＦｏ５で構成され
る。

【００３６】出力シフトレジスタ７６を構成するレジス
タＦＦｏ１乃至ＦＦｏ５は、ＬＯＡＤａ信号に応じて、
スイッチマトリックス７４の出力からＤａ端子に入力さ
れるデータを入力保持するか、前段のＱ出力からＤｂ端
子に入力されるデータを入力保持するかを選択する。本
実施形態では、ＬＯＡＤａ信号がハイ（Ｈｉｇｈ）のと
きのクロック入力によりＤａ端子に入力されるデータを
取り込む一方、ＬＯＡＤａ信号がロウ（Ｌｏｗ）のとき
のクロック入力によりＤｂ端子に入力されるデータを取
り込むようにされている。

【００３７】２４０ｄｐｉの低解像度印刷データをジャ
ギー補正し、１２００ｄｐｉＬＥＤアレイヘッドで印刷
するとき、ジャギー補正回路は５ビット幅の高解像度印
刷ドットパターンデータ列を出力する。図９に示される
データ列変換回路６０は、入力シフトレジスタ７２に５
ビット×８段＝４０ビットのデータが入力保持された時
点で、スイッチマトリックス７４を介して適切な規則で
分配出力された当該入力データを、出力シフトレジスタ
７６に取り込み、そして出力シフトレジスタ７６に取り
込んだデータを順次出力してＬＥＤアレイヘッド２６に
転送する。この動作を繰り返すことにより、５ビット幅
の入力データ列を８ビット幅の出力データ列に変換する
ことができる。

【００３８】この一連の変換動作のタイミングチャート
を示したものが、図１０である。本図から判るように、
入力シフトレジスタの８段にデータが入力される間に、
出力シフトレジスタから５段分のデータが出力されるよ
うなクロックでシフト動作を繰り返すことにより、連続
してデータ列変換を行うことができる。従って、入力シ
フトレジスタ７２におけるシフトクロックφ１の周波数
と、出力シフトレジスタ７６におけるシフトクロックφ
２の周波数との比は、８：５となる。

【００３９】また、３００ｄｐｉの低解像度印刷データ
をジャギー補正し、１２００ｄｐｉＬＥＤアレイヘッド
で印刷するときには、ジャギー補正回路は４ビット幅の
高解像度印刷ドットパターンデータ列を出力する。図９
に示されるデータ列変換回路６０は、入力シフトレジス
タ７２に４ビット×２段＝８ビットのデータが入力保持
された時点で、スイッチマトリックス７４を介して適切
な規則で分配出力された当該入力データを、出力シフト
レジスタ７６に取り込み、そして出力シフトレジスタ７
６に取り込んだデータを順次出力してＬＥＤアレイヘッ
ド２６に転送する。この動作を繰り返すことにより、４
ビット幅の入力データ列を８ビット幅の出力データ列に
変換することができる。

【００４０】この一連の変換動作のタイミングチャート
を示したものが、図１１である。入力シフトレジスタの
２段にデータが入力される間に、出力シフトレジスタの
１段からデータが出力されるようなクロックでシフト動
作を繰り返すことにより、連続してデータ列変換を行う
ことができる。従って、入力シフトレジスタにおけるシ
フトクロックφ１の周波数と、出力シフトレジスタにお
けるシフトクロックφ２の周波数との比は、２：１とな
る。

【００４１】さらに、４００ｄｐｉの低解像度印刷デー
タをジャギー補正し、１２００ｄｐｉＬＥＤアレイヘッ
ドで印刷するときには、ジャギー補正回路は３ビット幅
の高解像度印刷ドットパターンデータ列を出力する。図
９に示されるデータ列変換回路６０は、入力シフトレジ
スタ７２に３ビット×８段＝２４ビットのデータが入力
保持された時点で、スイッチマトリックス７４を介して
適切な規則で分配出力された当該入力データを、出力シ
フトレジスタ７６に取り込み、そして出力シフトレジス
タ７６に取り込んだデータを順次出力してＬＥＤアレイ
ヘッド２６に転送する。この動作を繰り返すことによ
り、３ビット幅の入力データ列を８ビット幅の出力デー
タ列に変換することができる。

【００４２】この一連の変換動作のタイミングチャート
を示したものが、図１２である。本図から判るように、
入力シフトレジスタの８段にデータが入力される間に、
出力シフトレジスタから３段分のデータが出力されるよ
うなクロックでシフト動作を繰り返すことにより、連続
してデータ列変換を行うことができる。従って、入力シ
フトレジスタにおけるシフトクロックφ１の周波数と、
出力シフトレジスタにおけるシフトクロックφ２の周波
数との比は、８：３となる。

【００４３】ここで、スイッチマトリックス７４でのデ
ータ分配規則について、図９の例に沿って説明する。以
下の説明では、入力シフトレジスタ７２に入力される５
ビットの印刷ドットデータの各ビットをＤ４乃至Ｄ０で
表しＤ０が印刷の右側のドット（図２では右側のＬＥＤ
素子に対応し、図３又は図４では左側のＬＥＤ素子に対
応する）とする。そして、２４０ｄｐｉのジャギー補正
ではＤ４乃至Ｄ０が、３００ｄｐｉのジャギー補正では
Ｄ３乃至Ｄ０が、４００ｄｐｉのジャギー補正ではＤ２
乃至Ｄ０が、それぞれ有効な印刷ドットデータとして入
力されるものとする。またＦＦｉＮ（Ｎ＝１，２，…，
８）の保持するデータ（Ｑ出力）の各ビットをＦＦｉＮ
−Ｑ４乃至ＦＦｉＮ−Ｑ０で表記する。さらにＦＦｏＮ
（Ｎ＝１，２，…，５）のＤａ入力端子に接続されるス
イッチマトリックス出力端子の各ビットは、出力シフト
レジスタの各ビットに対応させて、ＦＦｏＮ−Ｄａ７乃
至ＦＦｏＮ−Ｄａ０で表記し、Ｄａ０側が印刷の右側の
ドットになるものとする。

【００４４】２４０ｄｐｉの低解像度印刷データをジャ
ギー補正し、１２００ｄｐｉＬＥＤアレイヘッドで印刷
するときの、スイッチマトリックス７４の分配出力規則
は、図１３に示されるようになる。同図は、出力シフト
レジスタの各Ｄａ入力端子に接続されるスイッチマトリ
ックス出力データと、スイッチマトリックスに入力され
る入力シフトレジスタのＱ出力との関係を示している。
例えば、入力シフトレジスタ７２から出力されるＦＦｉ
８−Ｑ４（入力された４０ビット中で最も先行するビッ
トに対応する）は、スイッチマトリックス７４を介し
て、出力シフトレジスタ７６のＦＦｏ５−Ｄａ７に入力
されることとなる。

【００４５】同様に、３００ｄｐｉ，４００ｄｐｉ低解
像度印刷データをジャギー補正し、１２００ｄｐｉＬＥ
Ｄアレイヘッドで印刷するときの、スイッチマトリック
スの分配出力規則は、それぞれ図１４、図１５に示され
るようになる。図中「×」の表記は、出力データを特に
規定しない（すなわち、本実施形態のデータ列変換では
不要）であることを示す。これらの図からわかるよう
に、入力シフトレジスタでは、入力側から必要な段数が
使用される一方、出力シフトレジスタでは、出力側から
必要な段数が使用される。

【００４６】図１６、図１７、図１８、図１９及び図２
０は、スイッチマトリックス７４の回路構成例を示す図
である。これらの図に示される回路が結合されて一つの
スイッチマトリックス回路が構成される。なお、これら
の図における回路は、簡略化された表記を用いて示され
ており、図２１は、その表記を説明するための図であ
る。すなわち、図２１（Ａ）に示される、簡略化表記さ
れた回路は、実際には、図２１（Ｂ）に示される回路を
表している。

【００４７】これらの図においてＳＬ−２４０、ＳＬ−
３００、ＳＬ−４００及びＦＦｉＮ−ＱＸ（Ｎ＝１，
２，…，８；Ｑ＝０，１，…，４）は、スイッチマトリ
ックス７４への入力信号であり、ＦＦｏＭ−ＤａＹ（Ｍ
＝１，２，…，５；Ｙ＝０，１，…，７）は、スイッチ
マトリックス７４からの出力信号である。

【００４８】さらにいえば、ＳＬ−２４０、ＳＬ−３０
０及びＳＬ−４００は、解像度選択信号であり、ジャギ
ー補正される低解像度印刷データの解像度に応じて、２
４０ｄｐｉ入力時にはＳＬ−２４０がハイ（Ｈｉｇｈ）
となり、３００ｄｐｉ入力時にはＳＬ−３００がハイと
なり、４００ｄｐｉ入力時にはＳＬ−４００がハイとな
る。

【００４９】また、スイッチマトリックス７４への入力
信号ＦＦｉＮ−ＱＸ（Ｎ＝１，２，…，８；Ｑ＝０，
１，…，４）は、図９に示される入力シフトレジスタ７
２内のＦＦｉ１乃至ＦＦｉ８の対応するＱ出力から送ら
れて来る信号である。スイッチマトリックス７４からの
出力信号ＦＦｏＭ−ＤａＹ（Ｍ＝１，２，…，５；Ｙ＝
０，１，…，７）は、図９に示される出力シフトレジス
タ７６内のＦＦｏ１乃至ＦＦｏ５の対応するＤａ入力に
送られる信号である。

【００５０】図１６、図１７、図１８、図１９及び図２
０に示されるスイッチマトリックス回路７４の動作を、
図２１に抽出された部分について説明すると、ジャギー
補正回路に入力される低解像度印刷データの解像度が２
４０ｄｐｉのときには、解像度選択信号ＳＬ−２４０が
ハイとなり、入力シフトレジスタ７２のＦＦｉ８のＱ１
からの出力信号が、出力シフトレジスタ７６のＦＦｏ５
のＤａ４へ入力される。

【００５１】同様に、ジャギー補正回路に入力される低
解像度印刷データの解像度が３００ｄｐｉのときには、
解像度選択信号ＳＬ−３００がハイとなり、入力シフト
レジスタ７２のＦＦｉ２のＱ０からの出力信号が、出力
シフトレジスタ７６のＦＦｏ５のＤａ４へ入力される。
また、ジャギー補正回路に入力される低解像度印刷デー
タの解像度が４００ｄｐｉのときには、解像度選択信号
ＳＬ−４００がハイとなり、入力シフトレジスタ７２の
ＦＦｉ７のＱ２からの出力信号が、出力シフトレジスタ
７６のＦＦｏ５のＤａ４へ入力される。

【００５２】以上のように、本実施形態では、入力／出
力シフトレジスタのシフト動作は、最小でも３ビット幅
で行っているので、データ列変換を行うシフトレジスタ
の動作周波数を低く抑えつつ、複数の異なるデータ幅で
入力されるデータ列を所定の出力データ列に変換するこ
とができる。その際、スイッチマトリックスの分配出力
規則と入力／出力シフトレジスタのシフトクロック周波
数の比とを変えることにより、複数の異なる入力データ
幅に対応することができる。なお本実施形態では、デー
タ列変換回路の出力データを直接ＬＥＤアレイヘッドに
転送するものとしたが、所定のビット幅を持つメモリに
一旦格納しても良い。

【００５３】本実施形態では、ＬＥＤアレイヘッドを有
するプリンタについて説明したが、シフトレジスタにデ
ータをセットし、そのデータに基づいて記憶素子を駆動
する、ヘッドがライン状になったプリンタであればよ
い。

【００５４】以上、本発明を特にその好ましい実施の形
態を参照して詳細に説明した。本発明の容易な理解のた
め、本発明の具体的な形態を以下に付記する。

【００５５】（付記１） それぞれ異なるデータ幅を有
する複数の入力データ列のうち任意の入力データ列を入
力し、所定のデータ幅を有する出力データ列に変換して
出力するデータ列変換回路であって、入力データ列を保
持する第１の並列シフトレジスタと、前記第１の並列シ
フトレジスタによって保持されるデータを入力し、予め
定められた複数の規則の中から制御信号により選択され
た規則に従って該入力データを分配出力するスイッチマ
トリックスと、前記スイッチマトリックスから出力され
るデータを入力し、所定のデータ幅を有するデータ列と
して出力する第２の並列シフトレジスタと、を具備する
データ列変換回路。（１）

【００５６】（付記２） 前記複数の入力データ列のデ
ータ幅の各々をＷｎ（ｎ＝１，２，３，…）とし、前記
出力データ列のデータ幅をＷｏとしたとき、前記第１の
並列シフトレジスタは、Ｗｎ（ｎ＝１，２，３，…）の
うちの最大値に少なくとも等しいデータ幅を有し、か
つ、Ｗｎ（ｎ＝１，２，３，…）とＷｏとの最小公倍数
をＷｎで割った商ＱＩｎ（ｎ＝１，２，３，…）のうち
の最大値に少なくとも等しい段数を有する、付記１に記
載のデータ列変換回路。（２）

【００５７】（付記３） 前記複数の入力データ列のデ
ータ幅の各々をＷｎ（ｎ＝１，２，３，…）とし、前記
出力データ列のデータ幅をＷｏとしたとき、前記第２の
並列シフトレジスタは、Ｗｎ（ｎ＝１，２，３，…）と
Ｗｏとの最小公倍数をＷｏで割った商ＱＯｎ（ｎ＝１，
２，３，…）のうちの最大値に少なくとも等しい段数を
有する、付記１に記載のデータ列変換回路。（３）

【００５８】（付記４） 前記複数の入力データ列のデ
ータ幅がそれぞれ５ビット、４ビット及び３ビットであ
り、前記出力データ列のデータ幅が８ビットであり、前
記第１の並列シフトレジスタは、５ビットのデータ幅及
び８の段数を有し、前記第２の並列シフトレジスタは、
５の段数を有する、付記１に記載のデータ列変換回路。

【００５９】（付記５） 入力データ列のデータ幅をＷ
ｎとし、出力データ列のデータ幅をＷｏとし、ＷｎとＷ
ｏとの最小公倍数をＷｎで割った商をＱＩｎとし、Ｗｎ
とＷｏとの最小公倍数をＷｏで割った商をＱＯｎとした
とき、前記スイッチマトリックスは、前記第１の並列シ
フトレジスタの入力側第１段から第ＱＩｎ段までの部分
に入力保持されたＷｎ×ＱＩｎ個のデータが前記第２の
並列シフトレジスタの出力側第１段から第ＱＯｎ段まで
の部分に入力されるべく分配出力する、付記１に記載の
データ列変換回路。（４）

【００６０】（付記６） 入力データ列のデータ幅をＷ
ｎとし、出力データ列のデータ幅をＷｏとしたとき、前
記第１の並列シフトレジスタのシフトクロック周波数Ｆ
ｉと前記第２の並列シフトレジスタのシフトクロック周
波数Ｆｏとが、Ｆｉ／Ｆｏ＝Ｗｏ／Ｗｎの関係にある、
付記１に記載のデータ列変換回路。

【００６１】（付記７） 入力データ列のデータ幅をＷ
ｎとし、出力データ列のデータ幅をＷｏとし、ＷｎとＷ
ｏとの最小公倍数をＷｎで割った商をＱＩｎとし、Ｗｎ
とＷｏとの最小公倍数をＷｏで割った商をＱＯｎとした
とき、前記第１の並列シフトレジスタにＱＩｎ個のデー
タ列が入力される毎に、Ｗｎ×ＱＩｎ個のデータが前記
スイッチマトリックスを介して前記第２の並列シフトレ
ジスタに入力され、次いで、前記第２の並列シフトレジ
スタからＱＯｎ個のデータ列が出力される、付記１に記
載のデータ列変換回路。

【００６２】（付記８） ジャギー補正回路とライン状
のヘッドとの間に、付記１から付記７までのいずれか１
項に記載のデータ列変換回路を備えるプリンタ。（５）

【００６３】

【発明の効果】以上説明したように、本発明によれば、
異なるデータ幅で入力される複数のデータ列を、シリア
ルデータに変換することなく所定のデータ幅の出力デー
タ列に変換することができ、データ列変換に使用される
クロック周波数を低く抑えることができる。この結果、
低コストで動作速度の速いデータ列変換回路が提供され
る。このデータ列変換回路は、特に、ＬＥＤプリンタ等
に好適なものである。

【図面の簡単な説明】

【図１】本発明によるデータ列変換回路が適用可能なＬ
ＥＤプリンタの印刷部の構成を模式的に示す図である。

【図２】ＬＥＤアレイを感光ドラム側から見た図であ
る。

【図３】直列データ入力ＬＥＤアレイヘッドの回路構成
を示す図である。

【図４】並列データ入力ＬＥＤアレイヘッドの回路構成
を示す図である。

【図５】ジャギー補正回路の構成を示す図である。

【図６】ジャギー補正回路の動作を説明するための図で
ある。

【図７】本発明に係るデータ列変換回路の位置付けを説
明するためのブロック図である。

【図８】従来のデータ列変換回路の構成を示す図であ
る。

【図９】本発明に係るデータ列変換回路の一実施形態の
構成を示す図である。

【図１０】５ビット幅から８ビット幅へのデータ列変換
動作のタイミングチャートである。

【図１１】４ビット幅から８ビット幅へのデータ列変換
動作のタイミングチャートである。

【図１２】３ビット幅から８ビット幅へのデータ列変換
動作のタイミングチャートである。

【図１３】５ビット幅から８ビット幅へのデータ列変換
動作におけるスイッチマトリックスの分配出力規則を示
す図である。

【図１４】４ビット幅から８ビット幅へのデータ列変換
動作におけるスイッチマトリックスの分配出力規則を示
す図である。

【図１５】３ビット幅から８ビット幅へのデータ列変換
動作におけるスイッチマトリックスの分配出力規則を示
す図である。

【図１６】スイッチマトリックスの回路構成例を示す図
（１／５）である。

【図１７】スイッチマトリックスの回路構成例を示す図
（２／５）である。

【図１８】スイッチマトリックスの回路構成例を示す図
（３／５）である。

【図１９】スイッチマトリックスの回路構成例を示す図
（４／５）である。

【図２０】スイッチマトリックスの回路構成例を示す図
（５／５）である。

【図２１】スイッチマトリックス回路の簡略化された表
記を説明するための図である。

【符号の説明】

２０…ＬＥＤプリンタの印刷部２０ ２２…感光ドラム ２４…帯電器 ２６…ＬＥＤアレイヘッド（露光器） ２８…現像器 ３０…転写器 ３２…除電器 ３４…クリーナ ４０…ＬＥＤアレイ ４２…ＬＥＤ駆動回路 ４４…直列シフトレジスタ ４６…並列シフトレジスタ ４８…画像メモリ ５０…ジャギー補正回路 ５２…画像メモリ読出し部 ５４…ラインバッファ ５６…評価ウィンドウ抽出部 ５８…補正画像生成部 ６０…データ列変換回路 ６２…パラレル／シリアル変換回路 ６４…シリアル／パラレル変換回路 ７２…入力シフトレジスタ ７４…スイッチマトリックス ７６…出力シフトレジスタ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2C162 AE28 AF13 AF57 FA04 FA17 5B057 AA11 CA08 CA12 CA16 CB08 CB12 CB16 CC01 CD05 CH11 CH14 5C076 AA21 BA02 BA03 BA04 BA06 BB13

Claims (5)

【特許請求の範囲】
1. 【請求項１】 それぞれ異なるデータ幅を有する複数の
   入力データ列のうち任意の入力データ列を入力し、所定
   のデータ幅を有する出力データ列に変換して出力するデ
   ータ列変換回路であって、 入力データ列を保持する第１の並列シフトレジスタと、 前記第１の並列シフトレジスタによって保持されるデー
   タを入力し、予め定められた複数の規則の中から制御信
   号により選択された規則に従って該入力データを分配出
   力するスイッチマトリックスと、 前記スイッチマトリックスから出力されるデータを入力
   し、所定のデータ幅を有するデータ列として出力する第
   ２の並列シフトレジスタと、 を具備するデータ列変換回路。
2. 【請求項２】 前記複数の入力データ列のデータ幅の各
   々をＷｎ（ｎ＝１，２，３，…）とし、前記出力データ
   列のデータ幅をＷｏとしたとき、前記第１の並列シフト
   レジスタは、Ｗｎ（ｎ＝１，２，３，…）のうちの最大
   値に少なくとも等しいデータ幅を有し、かつ、Ｗｎ（ｎ
   ＝１，２，３，…）とＷｏとの最小公倍数をＷｎで割っ
   た商ＱＩｎ（ｎ＝１，２，３，…）のうちの最大値に少
   なくとも等しい段数を有する、請求項１に記載のデータ
   列変換回路。
3. 【請求項３】 前記複数の入力データ列のデータ幅の各
   々をＷｎ（ｎ＝１，２，３，…）とし、前記出力データ
   列のデータ幅をＷｏとしたとき、前記第２の並列シフト
   レジスタは、Ｗｎ（ｎ＝１，２，３，…）とＷｏとの最
   小公倍数をＷｏで割った商ＱＯｎ（ｎ＝１，２，３，
   …）のうちの最大値に少なくとも等しい段数を有する、
   請求項１に記載のデータ列変換回路。
4. 【請求項４】 入力データ列のデータ幅をＷｎとし、出
   力データ列のデータ幅をＷｏとし、ＷｎとＷｏとの最小
   公倍数をＷｎで割った商をＱＩｎとし、ＷｎとＷｏとの
   最小公倍数をＷｏで割った商をＱＯｎとしたとき、前記
   スイッチマトリックスは、前記第１の並列シフトレジス
   タの入力側第１段から第ＱＩｎ段までの部分に入力保持
   されたＷｎ×ＱＩｎ個のデータが前記第２の並列シフト
   レジスタの出力側第１段から第ＱＯｎ段までの部分に入
   力されるべく分配出力する、請求項１に記載のデータ列
   変換回路。
5. 【請求項５】 ジャギー補正回路とライン状のヘッドと
   の間に、請求項１から請求項４までのいずれか１項に記
   載のデータ列変換回路を備えるプリンタ。