JPH04207897A - 通話路速度変換回路 - Google Patents
通話路速度変換回路Info
- Publication number
- JPH04207897A JPH04207897A JP34026390A JP34026390A JPH04207897A JP H04207897 A JPH04207897 A JP H04207897A JP 34026390 A JP34026390 A JP 34026390A JP 34026390 A JP34026390 A JP 34026390A JP H04207897 A JPH04207897 A JP H04207897A
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- JP
- Japan
- Prior art keywords
- data
- clock
- shift register
- counter
- timing signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 15
- 230000001360 synchronised effect Effects 0.000 claims abstract description 11
- 239000011159 matrix material Substances 0.000 abstract description 7
- 238000000034 method Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 3
- 239000000470 constituent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
Landscapes
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、データの通話路を交換したり、データを解
読したりするデータ処理において、その通話路交換やデ
ータ解読等のデータ処理切換時間を確保して、データを
無手段で処理するための通話路速度変換回路に関する。
読したりするデータ処理において、その通話路交換やデ
ータ解読等のデータ処理切換時間を確保して、データを
無手段で処理するための通話路速度変換回路に関する。
（従来の技術）
従来の通話路速度変換回路にあっては、第３図に示すよ
うに、入力データ（ＤＡＴＡ）に一定の処理を施して出
力（ＯＵ Ｔ）するデータ処理回路３１において、例え
ば第４図のタイムチャートに示すように、異なる入力チ
ャンネルＤＩ、Ｄ２を別々の出力チャンネル０ＵＴＩ、
０ＵＴ２に接続するものかある。ここで、第４図のよう
にデータを瞬断することなく通話路を切り換えるには、
その切換処理を同図に示す処理切換時間であるビット周
期Ｔ内で行う必要がある。この場合、データ速度か速く
なってビット周期Ｔが短くなると、データ処理の切換速
度もそれ以上に速くしなければならないか、実際にはデ
ータ速度に対応したデバイスを選定するので、その処理
速度は一般的にデータ速度よりも遅くなって、ビット周
期Ｔ内の処理切換は困難である。
うに、入力データ（ＤＡＴＡ）に一定の処理を施して出
力（ＯＵ Ｔ）するデータ処理回路３１において、例え
ば第４図のタイムチャートに示すように、異なる入力チ
ャンネルＤＩ、Ｄ２を別々の出力チャンネル０ＵＴＩ、
０ＵＴ２に接続するものかある。ここで、第４図のよう
にデータを瞬断することなく通話路を切り換えるには、
その切換処理を同図に示す処理切換時間であるビット周
期Ｔ内で行う必要がある。この場合、データ速度か速く
なってビット周期Ｔが短くなると、データ処理の切換速
度もそれ以上に速くしなければならないか、実際にはデ
ータ速度に対応したデバイスを選定するので、その処理
速度は一般的にデータ速度よりも遅くなって、ビット周
期Ｔ内の処理切換は困難である。
そこで、従来ては第５図に示すように、入力データをＳ
／Ｐ （シリアル／パラレル）変換器５１てＳ／Ｐ変換
することにより、データの相対速度を下げてビット周期
を広げ、通話路切換等のデータ処理を行うマトリクスス
イッチ５０の処理切換時間を確保し、その後はデータを
Ｐ／Ｓ （パラＬ／ル／シリアル）変換器５２てＰ／Ｓ
変換し、元の速度に戻す手法が取られている。
／Ｐ （シリアル／パラレル）変換器５１てＳ／Ｐ変換
することにより、データの相対速度を下げてビット周期
を広げ、通話路切換等のデータ処理を行うマトリクスス
イッチ５０の処理切換時間を確保し、その後はデータを
Ｐ／Ｓ （パラＬ／ル／シリアル）変換器５２てＰ／Ｓ
変換し、元の速度に戻す手法が取られている。
尚、第５図において、５３は基準クロックＣＬＫをカウ
ントしてＳ／Ｐ変換器５１を駆動するためのクロックＣ
ＫＩ〜ＣＫ４を生成するカウンタ、５４は基準クロック
ＣＬＫをカウントしてＰ／Ｓ変換器５２を駆動するため
のタイミング信号Ｔ１〜Ｔ４を生成するカウンタである
。上記Ｓ／Ｐ変換器５１、Ｐ／Ｓ変換器５２はそれぞれ
４系統のＤ−フリップフロップ（Ｄ／ＦＦ）て構成され
る。第６図に上記回路のタイミングチャートを示す。
ントしてＳ／Ｐ変換器５１を駆動するためのクロックＣ
ＫＩ〜ＣＫ４を生成するカウンタ、５４は基準クロック
ＣＬＫをカウントしてＰ／Ｓ変換器５２を駆動するため
のタイミング信号Ｔ１〜Ｔ４を生成するカウンタである
。上記Ｓ／Ｐ変換器５１、Ｐ／Ｓ変換器５２はそれぞれ
４系統のＤ−フリップフロップ（Ｄ／ＦＦ）て構成され
る。第６図に上記回路のタイミングチャートを示す。
しかしながら、上記のような従来の通話路速度変換回路
では、Ｓ／Ｐ変換したパラレルデータの数たけデータ処
理回路を並列に用意しなければならず、ハード量の大幅
な増大を招くという問題を有する。
では、Ｓ／Ｐ変換したパラレルデータの数たけデータ処
理回路を並列に用意しなければならず、ハード量の大幅
な増大を招くという問題を有する。
（発明が解決しようとする課題）
以上述べたように従来の通話路速度変換回路では、Ｓ／
Ｐ変換したパラレルデータの数たけデータ処理回路を並
列に用意しなければならず、ハード量の大幅な増大を招
くという問題を有していた。
Ｐ変換したパラレルデータの数たけデータ処理回路を並
列に用意しなければならず、ハード量の大幅な増大を招
くという問題を有していた。
この発明は上記の問題を解決するためになされたもので
、データの通話路交換や解析等の処理の切換を、データ
を瞬断せずにかつハード量の大幅な増大や処理速度の無
理な改善をせずに実現できる通話路速度変換回路を提供
することを目的とする。
、データの通話路交換や解析等の処理の切換を、データ
を瞬断せずにかつハード量の大幅な増大や処理速度の無
理な改善をせずに実現できる通話路速度変換回路を提供
することを目的とする。
［発明の構成］
（課題を解決するための手段）
上記目的を達成するためにこの発明に係る通話路速度変
換回路は、 第１のクロックに同期したシリアルデータを人力し、該
第１のクロックに同期して該入力データをビットシフト
する第１のシフトレジスタと、前記第１のクロックを任
意計数して一定周期のタイミング信号を生成する第１の
カウンタと、この第１のカウンタの出力から前記第１の
クロックより速い第２のクロックを生成するクロック発
生手段と、 前記第１のカウンタから出力されるタイミング信号をト
リガとして前記第１のシフトレジスタからデータをパラ
レルロードした後、該パラレルロードしたデータを前記
第２のクロックに同期して前記任意計数骨たけビットシ
フトする第２のシフトレジスタと、 この第２のシフトレジスタのシフト出力を入力して通話
路の速度変換なるデータ処理を行うデータ処理回路と、 このデータ処理回路の出力データを入力し、前記第２の
クロックに同期して該入力データをビットシフトする第
３のシフトレジスタと、前記第２のクロックを任意計数
して一定周期のタイミング信号を生成する第２のカウン
タと、この第２のカウンタから出力され、かつ前記第１
のクロックと同期する一定周期のタイミング信号をトリ
ガとして前記第３のシフトレジスタからデータをパラレ
ルロードした後、該パラレルロードしたデータを前記第
１のクロックに同期してビットシフトし出力する第４の
シフトレジスタと、を具備して構成される。
換回路は、 第１のクロックに同期したシリアルデータを人力し、該
第１のクロックに同期して該入力データをビットシフト
する第１のシフトレジスタと、前記第１のクロックを任
意計数して一定周期のタイミング信号を生成する第１の
カウンタと、この第１のカウンタの出力から前記第１の
クロックより速い第２のクロックを生成するクロック発
生手段と、 前記第１のカウンタから出力されるタイミング信号をト
リガとして前記第１のシフトレジスタからデータをパラ
レルロードした後、該パラレルロードしたデータを前記
第２のクロックに同期して前記任意計数骨たけビットシ
フトする第２のシフトレジスタと、 この第２のシフトレジスタのシフト出力を入力して通話
路の速度変換なるデータ処理を行うデータ処理回路と、 このデータ処理回路の出力データを入力し、前記第２の
クロックに同期して該入力データをビットシフトする第
３のシフトレジスタと、前記第２のクロックを任意計数
して一定周期のタイミング信号を生成する第２のカウン
タと、この第２のカウンタから出力され、かつ前記第１
のクロックと同期する一定周期のタイミング信号をトリ
ガとして前記第３のシフトレジスタからデータをパラレ
ルロードした後、該パラレルロードしたデータを前記第
１のクロックに同期してビットシフトし出力する第４の
シフトレジスタと、を具備して構成される。
（作用）
上記構成による通話路速度変換回路では、人力データは
第２のシフトレジスタの出力として第２のクロックと第
１のカウンタからのタイミング信号に同期した高速のバ
ースト状データに変換される。これによって、そのバー
スト間にデータ空白部が生成される。そこで、データ処
理回路は、データ空白部において通話路の切換処理を行
うことができる。これによって、データを瞬断させるこ
となく通話路の切換か行える。通話路切換されたデータ
は、第４のシフトレジスタにて、第１のクロックと第２
のカウンタからのタイミング信号によって元のデータ速
度に復元されて出力される。
第２のシフトレジスタの出力として第２のクロックと第
１のカウンタからのタイミング信号に同期した高速のバ
ースト状データに変換される。これによって、そのバー
スト間にデータ空白部が生成される。そこで、データ処
理回路は、データ空白部において通話路の切換処理を行
うことができる。これによって、データを瞬断させるこ
となく通話路の切換か行える。通話路切換されたデータ
は、第４のシフトレジスタにて、第１のクロックと第２
のカウンタからのタイミング信号によって元のデータ速
度に復元されて出力される。
（実施例）
以下、第１図及び第２図を参照してこの発明の一実施例
を説明する。
を説明する。
第１図はその構成を示すもので、二の回路はマトリクス
スイッチ１０によりデータ通話路の交換を行う。基本ク
ロックｆＯに同期したシリアルデータＤＡＴＡを第１の
シフトレジスタ（４ビツト）１１に入力し、基本クロッ
クｆＯに同期してその入力データを図中布（あるいは左
）にビットシフトする。一方、カウンタ１５て第１のシ
フトレジスタ１１の段数分（４ビツト）たけ基本クロッ
クｆＯを計数し、その計数出力をタイミング信号ＬＯＡ
Ｄ−ＩＮとして第２のシフトレジスタ（４ビツト）１２
に送る。
スイッチ１０によりデータ通話路の交換を行う。基本ク
ロックｆＯに同期したシリアルデータＤＡＴＡを第１の
シフトレジスタ（４ビツト）１１に入力し、基本クロッ
クｆＯに同期してその入力データを図中布（あるいは左
）にビットシフトする。一方、カウンタ１５て第１のシ
フトレジスタ１１の段数分（４ビツト）たけ基本クロッ
クｆＯを計数し、その計数出力をタイミング信号ＬＯＡ
Ｄ−ＩＮとして第２のシフトレジスタ（４ビツト）１２
に送る。
第２のシフトレジスタ１２はタイミング信号ＬＯＡＤ−
ＩＮをトリガとして、第１のシフトレジスタ１１の各ラ
ッチＲ１〜Ｒ４から自己のラッチ８１〜Ｓ４にデータを
パラレルロードし、そのパラレルロードしたデータを基
本クロックｆＯより高い周波数のクロックｆ１に同期し
て、上記計数分（４ビツト）たけ図中布（あるいは左）
にビットシフトし、マトリクススイッチ１０に出力する
。クロックｆ１はクロック発生器１７にてカウンタ１５
の出力クロックを分周して生成される。
ＩＮをトリガとして、第１のシフトレジスタ１１の各ラ
ッチＲ１〜Ｒ４から自己のラッチ８１〜Ｓ４にデータを
パラレルロードし、そのパラレルロードしたデータを基
本クロックｆＯより高い周波数のクロックｆ１に同期し
て、上記計数分（４ビツト）たけ図中布（あるいは左）
にビットシフトし、マトリクススイッチ１０に出力する
。クロックｆ１はクロック発生器１７にてカウンタ１５
の出力クロックを分周して生成される。
上記マトリクススイッチ１０で処理されたデータは第３
のシフトレジスタ（４ビツト）１３に入力される。この
第３のシフトレジスタ１３はクロックｆ１に同期して入
力データを右（あるいは左）にビットシフトする。次に
、上記クロックｆ１をレジスタ１３の段数分（４ビツト
）たけカウンタ１６で計数し、その出力を基本クロック
ｆＯと同期する一定周期のタイミング信号ＬＯＡＤ−Ｏ
ＵＴとして第４のシフトレジスタ（４ビツト）１４に送
る。
のシフトレジスタ（４ビツト）１３に入力される。この
第３のシフトレジスタ１３はクロックｆ１に同期して入
力データを右（あるいは左）にビットシフトする。次に
、上記クロックｆ１をレジスタ１３の段数分（４ビツト
）たけカウンタ１６で計数し、その出力を基本クロック
ｆＯと同期する一定周期のタイミング信号ＬＯＡＤ−Ｏ
ＵＴとして第４のシフトレジスタ（４ビツト）１４に送
る。
第４のシフトレジスタ１４はタイミング信号ＬＯＡＤ−
ＯＵＴをトリガとして、第３のシフトレジスタ１３の各
ラッチＴ１〜Ｔ４から自己のラッチＱ１〜Ｑ４にデータ
をパラレルロードし、そのパラレルロードしたデータを
基本クロックｆＯに同期して、上記計数分（４ビツト）
だけ図中布（あるいは左）にビットシフトし出力（ＯＵ
Ｔ）する。
ＯＵＴをトリガとして、第３のシフトレジスタ１３の各
ラッチＴ１〜Ｔ４から自己のラッチＱ１〜Ｑ４にデータ
をパラレルロードし、そのパラレルロードしたデータを
基本クロックｆＯに同期して、上記計数分（４ビツト）
だけ図中布（あるいは左）にビットシフトし出力（ＯＵ
Ｔ）する。
上記構成において、以下、第２図を参照してその動作を
説明する。
説明する。
入力データＤＡＴＡは、第２のシフトレジスタ１２の出
力Ｓ１として、第２図に示すようにクロックｆ１とタイ
ミング信号ＬＯＡＤ−Ｉ Ｎに同期した高速のバースト
状データに変換される。
力Ｓ１として、第２図に示すようにクロックｆ１とタイ
ミング信号ＬＯＡＤ−Ｉ Ｎに同期した高速のバースト
状データに変換される。
これによって、そのバースト間にデータ空白部（ＢＬＡ
ＮＫ）が生成される。そこで、上記データ空白部におい
て、通話路の切換処理を行えば、データを瞬断させるこ
となく通話路の切換が行える。通話路切換されたデータ
Ｔ４は、第２図に示すように、基本クロックｆＯとタイ
ミング信号ＬＯＡＤ−ＯＵＴによって元のデータ速度に
復元され、出力（Ｑｌ）される。
ＮＫ）が生成される。そこで、上記データ空白部におい
て、通話路の切換処理を行えば、データを瞬断させるこ
となく通話路の切換が行える。通話路切換されたデータ
Ｔ４は、第２図に示すように、基本クロックｆＯとタイ
ミング信号ＬＯＡＤ−ＯＵＴによって元のデータ速度に
復元され、出力（Ｑｌ）される。
したかって、上記構成による通話路速度変換回路は、通
話路切換処理等を行うマトリクススイッチが１個でよい
ため、ハード量の大幅な増大やデバイス処理速度の無理
な改善をすることなく、データの通話路交換や解析等の
処理の切換をデータの瞬断なしに実行することができる
。
話路切換処理等を行うマトリクススイッチが１個でよい
ため、ハード量の大幅な増大やデバイス処理速度の無理
な改善をすることなく、データの通話路交換や解析等の
処理の切換をデータの瞬断なしに実行することができる
。
尚、上記実施例では説明簡単化のため、構成シフトレジ
スタの段数を４段としたか、実際にはこの構成に限らな
いことはいうまでもない。
スタの段数を４段としたか、実際にはこの構成に限らな
いことはいうまでもない。
［発明の効果］
以上のようにこの発明によれば、データの通話路交換や
解析等の処理の切換を、データを瞬断せずにかつハード
量の大幅な増大や処理速度の無理な改善をせずに実現で
きる通話路速度変換回路を提供することができる。
解析等の処理の切換を、データを瞬断せずにかつハード
量の大幅な増大や処理速度の無理な改善をせずに実現で
きる通話路速度変換回路を提供することができる。
第１図はこの発明に係る通話路速度変換回路の一実施例
を示すブロック回路図、第２図は同実の従来回路の動作
を説明するためのタイミング図である。 １０・・マトリクススイッチ、ｆＯ・・・基本クロック
、ＤＡＴＡ・・・シリアルデータ、１］〜１４・シフト
レジスタ、１５．１６・・カウンタ、ＬＯＡＤ−ＩＮ、
ＬＯＡＤ−ＯＵＴ・タイミレク信号、Ｒ１−Ｒ４，５ｌ
−５４，Ｔｌ 〜Ｔ４゜Ｑ１〜Ｑ４・・・ラッチ、ｆｌ
・・クロック、１７９．タロツク発生器。 出願人代理人 弁理士 鈴江武彦 Ｙ
（Ｊ３１：データ 幻Ｗ口路 第３図 熟Ｅｌ ｔ７１Ｔｅａ時闇 第４図 ＤＡＴＡ
ＯＵＴ第 ５ 図
を示すブロック回路図、第２図は同実の従来回路の動作
を説明するためのタイミング図である。 １０・・マトリクススイッチ、ｆＯ・・・基本クロック
、ＤＡＴＡ・・・シリアルデータ、１］〜１４・シフト
レジスタ、１５．１６・・カウンタ、ＬＯＡＤ−ＩＮ、
ＬＯＡＤ−ＯＵＴ・タイミレク信号、Ｒ１−Ｒ４，５ｌ
−５４，Ｔｌ 〜Ｔ４゜Ｑ１〜Ｑ４・・・ラッチ、ｆｌ
・・クロック、１７９．タロツク発生器。 出願人代理人 弁理士 鈴江武彦 Ｙ
（Ｊ３１：データ 幻Ｗ口路 第３図 熟Ｅｌ ｔ７１Ｔｅａ時闇 第４図 ＤＡＴＡ
ＯＵＴ第 ５ 図
Claims (1)
- 【特許請求の範囲】 第１のクロックに同期したシリアルデータを入力し、該
第１のクロックに同期して該入力データをビットシフト
する第１のシフトレジスタと、前記第１のクロックを任
意計数して一定周期のタイミング信号を生成する第１の
カウンタと、この第１のカウンタの出力から前記第１の
クロックより速い第２のクロックを生成するクロック発
生手段と、 前記第１のカウンタから出力されるタイミング信号をト
リガとして前記第１のシフトレジスタからデータをパラ
レルロードした後、該パラレルロードしたデータを前記
第２のクロックに同期して前記任意計数分だけビットシ
フトする第２のシフトレジスタと、 この第２のシフトレジスタのシフト出力を入力して通話
路の速度変換なるデータ処理を行うデータ処理回路と、 このデータ処理回路の出力データを入力し、前記第２の
クロックに同期して該入力データをビットシフトする第
３のシフトレジスタと、 前記第２のクロックを任意計数して一定周期のタイミン
グ信号を生成する第２のカウンタと、この第２のカウン
タから出力され、かつ前記第１のクロックと同期する一
定周期のタイミング信号をトリガとして前記第３のシフ
トレジスタからデータをパラレルロードした後、該パラ
レルロードしたデータを前記第１のクロックに同期して
ビットシフトし出力する第４のシフトレジスタと、を具
備する通話路速度変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34026390A JPH04207897A (ja) | 1990-11-30 | 1990-11-30 | 通話路速度変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34026390A JPH04207897A (ja) | 1990-11-30 | 1990-11-30 | 通話路速度変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04207897A true JPH04207897A (ja) | 1992-07-29 |
Family
ID=18335268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34026390A Pending JPH04207897A (ja) | 1990-11-30 | 1990-11-30 | 通話路速度変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04207897A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7102662B2 (en) | 2000-12-28 | 2006-09-05 | Fuji Xerox Co., Ltd. | Data sequence conversion circuit and printer using the same |
-
1990
- 1990-11-30 JP JP34026390A patent/JPH04207897A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7102662B2 (en) | 2000-12-28 | 2006-09-05 | Fuji Xerox Co., Ltd. | Data sequence conversion circuit and printer using the same |
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