RU2037957C1

RU2037957C1 - Синхронный делитель частоты

Info

Publication number: RU2037957C1
Authority: RU
Inventors: В.А. Островский
Original assignee: Научно-исследовательский институт радиостроения
Priority date: 1992-07-20
Filing date: 1992-07-20
Publication date: 1995-06-19

Abstract

Назначение: изобретение относится к дискретной импульсной технике и может использоваться для формирования интервалов времени в синхронизаторах, синтезаторах, точных таймерах и генераторах дискретного множества частот. Сущность изобретения: синхронный делитель частоты содержит N-разрядный счетчик импульсов, включающий группу из N = (n + 1), где n = 0, 1, 2, ... i, . . . , IK-триггеры, цепь элементов переноса, группу элементов межразрядной связи, цепь синхронного запуска с инвертором и элементом совпадения инверсной логики, входную и выходную сигнальные шины "Вход" и "Выход", а также двухступенчатый дешифратор предустановки с (n - 1)-входовым элементом совпадения в первой ступени и двухвходовым элементом совпадения во второй ступени с соответствующими связями. Цель изобретения: реализация n-разрядного делителя частоты следования импульсов счета с любым целочисленным коэффициентом деления в пределах значений от 2^n-1+1 до 2ⁿ-1, имеющего максимальную частоту импульсов счета не менее половины ее паспортного значения, обеспечиваемого синхронным IK-триггером с установкой по R-входу и являющегося базовым элементом для построения счетчика импульсов, служащего основой предлагаемого устройства. 2 ил., 1 табл.

Description

Изобретение относится к дискретной импульсной технике, а именно к специализированным пересчетным структурам, и может найти применение в устройствах формирования интервалов времени для аппаратуры связи, электронной автоматики, локации и контрольно-измерительной техники, например в синхронизаторах, точных таймерах и генераторах дискретного множества частот.

Аналогом предлагаемого изобретения может служить делитель частоты с любым целочисленным коэффициентом деления [1] содержащий счетчик, дешифратор, запоминающий триггер и три двухвходовые схемы совпадения.

Выбранный аналог с коэффициентом деления N+1 имеет ограниченное быстродействие, оцениваемое минимальным дискретом единицы счета, из-за естественной задержки перепада потенциала с выхода триггера, селектирующего с помощью схемы совпадения поступление N-го тактового импульса исходной последовательности на сброс счетчика, когда названная задержка становится соизмеримой с половиной периода тактовых импульсов в результате последовательных переключений схемы совпадения и триггера. Следует также отметить сложность технического решения, когда импульс сброса (предустановки) формируется за два такта единицы счета с запретом поступления N-го тактового импульса на вход счетчика.

Наиболее близка к предлагаемому изобретению по совокупности существенных признаков структурная схема ДПКД с потенциальным дешифратором [2] включающая входную и выходную сигнальные шины, формирователь тактовых импульсов, тракт счета из трех декад, в состав которых входят и элементы совпадения первой ступени дешифратора предустановки, вторую ступень дешифратора на схемах совпадения И1 и И2, соединенных последовательно, и устройство сброса (предустановки).

К недостатку прототипа, ограничивающего быстродействие по минимальному дискрету единицы счета, как и аналога, следует отнести использование позиционной (двоично-десятичной) системы счисления в тракте счета, когда, кроме полезного сигнала, формируемого в момент опознания его текущего состояния, соответствующего коду коэффициента деления, дешифратором формируются импульсные помехи малой длительности "иголки", порождаемые во время счета при сквозном переносе единицы младшего разряда, и на бланкирование которых тактовыми импульсами необходимо затрагивать половину периода импульсов счета.

Цель изобретения заключается в реализации n-разрядного делителя частоты с любым целочисленным коэффициентом деления в пределах значений от 2^n-1 +1 до 2ⁿ-1, имеющего максимальную частоту тактовых синхроимпульсов не менее половины паспортного значения, обеспечиваемого синхронным JK-триггером с установкой по R-входу и являющимся базовым элементом для счетчика импульсов, служащего основой предлагаемого устройства.

Быстродействие такого делителя, содержащего n-разрядный счетчик импульсов в коде Грея с дешифратором предустановки, характеризуемое минимальным дискретом единицы счета, достигается за счет специфики используемого кода при синхронном запуске JK-триггеров всех разрядов счетчика импульсов и одноступенчатом формировании фронта сигнала предустановки из перепада потенциала триггера, переключаемого в момент окончания цикла деления.

На фиг. 1 приведена электрическая функциональная схема синхронного делителя частоты, в которой соединения входов элементов 12 и 14, образующих двухступенчатый дешифратор предустановки, показаны на примере устройства с коэффициентом деления К_g=30 и числом значащих разрядов счетчика 16 импульсов n= 5; на фиг. 2- временные соотношения исходной, промежуточных и формируемых импульсных последовательностей для выбранного варианта построения устройства.

В таблице соединений входов дешифратора предустановки содержатся различные варианты подключения входов дешифратора к выходам

и Q_iJK-триггеров T_i значащих разрядов счетчика импульсов, где i=1,2,6, в зависимости от числового значения требуемого коэффициента деления K_g, отличного от целой степени числа 2, и число значащих разрядов от 3 до 6.

Выходы JK-триггеров, переключаемых в момент окончания счета, отмечены в каждой из строк таблицы концом стрелки и должны подключаться к второму входу элемента 14 совпадения второй ступени дешифратора предустановки.

Устройство содержит N-разрядный счетчик 16 импульсов, включающий группу из N=(n+1), где n=0,1,2,i,JK-триггеров, цепь элементов 8,10, переноса и группу элементов 6,9,13 межразрядной связи на элементах совпадения, входную и выходную сигнальные шины и двухступенчатый дешифратор предустановки с четырехвходовым элементом 12 совпадения в первой ступени и двухвходовым элементом 14 совпадения во второй ступени, первый вход элемента 14 подключен к выходу элемента 12, а остальные пять входов элементов 12 и 14 подключены к прямым и инверсным выходам JK-триггеров 4,5,7,11 и 15 пяти разрядов счетчика 16 импульсов. В счетчик 16 импульсов введены инвертор 1 и двухвходовый элемент 3 совпадения инверсной логики, причем выход инвертора 1 подключен к С-входам JK-триггеров нулевого 2 и первого 4 разрядов счетчика 16 импульсов, а входная сигнальная шина подключена к входу инвертора 1 и к первому входу элемента 3 совпадения инверсной логики, второй вход которого подключен к инверсному выходу JK-триггера 2 нулевого разряда и к J- и К-входам JK-триггера 4 первого разряда, а выход к С-входам JK-триггеров, начиная с второго разряда 5 по n-й (пятый) 15 включительно N-разрядного счетчика 16 импульсов, причем счетчик 16 импульсов является счетчиком в коде Грея и реализован на N=(n+1) синхронных JK-триггерах с установкой по R-входу и объединенным J- и К-входам, с двумя N-4 двухвходовыми элементами совпадения инверсной 8 и прямой 10 логики в цепи элементов переноса, с тремя N-3 двухвходовыми элементами совпадения инверсной 6 и прямой 9,13 логики в группе элементов межразрядной связи, причем J- и K-входы JK-триггера 2 нулевого разряда подключены к шине логической "1", прямой выход JK-триггера 4 первого разряда подключен к J- и К-входам JK-триггера 5 второго разряда, к первому входу первого элемента 8 совпадения инверсной логики цепи элементов переноса и к первому входу первого элемента 6 совпадения инверсной логики группы элементов межразрядной связи, второй вход которого подключен к инверсному выходу JK-триггера 5 второго разряда, а выход к J- и К-входам JK-триггера 7 третьего разряда, второй вход первого элемента 8 совпадения инверсной логики цепи элементов переноса подключен к прямому выходу JK-триггера 5 второго разряда, а выход к первому входу второго элемента 10 совпадения прямой логики цепи элементов переноса и к первому входу второго элемента 9 совпадения прямой логики группы элементов межразрядной связи, второй вход которого подключен к прямому выходу JK-триггера 7 третьего разряда, а выход к J- и К-входам JK-триггера 11 четвертого разряда, второй вход второго элемента 10 совпадения прямой логики цепи элементов переноса подключен к инверсному выходу JK-триггера 7 третьего разряда, а выход i-го элемента совпадения прямой логики, начиная с второго (при n>5), цепи элементов переноса подключен к первому входу (i+1)-го элемента совпадения прямой логики цепи элементов переноса и к первому входу (i+1)-го элемента 13 совпадения прямой логики группы элементов межразрядной связи, вто- рой вход которого подключен к прямому выходу JK-триггера 11 (i+2)-го разряда, а выход к J- и К-входам JK-триггера 15 (i+3)-го разряда, и инверсный выход JK-триггера 11 (i+2)-го разряда подключен к второму входу (i+1)-го элемента совпадения прямой логики цепи элементов переноса (при n>5), а J- и К-входы JK-триггера 15 старшего n-го разряда счетчика импульсов подключены к выходу (n-2)-го элемента 13 совпадения прямой логики группы элементов межразрядной связи, первый вход которого подключен только к выходу (n-3)-го элемента 10 совпадения прямой логики цепи элементов межразрядной связи, а второй вход к прямому выходу JK-триггера 11 (n-1)-го разряда, и второй вход двухвходового элемента 14 совпадения прямой логики подключен, в зависимости от числового значения коэффициента деления К_gm, к выходу Q_i JK-триггера i-го значащего разряда счетчика 16 импульсов при значениях
K

= 2^i-1(1+

4m) где m=1,2, или к-

при значениях
K

= 2

1+

4m

где m=0,1,2, при K_g3=2(3+4˙ 3)=30, i=2 и m=3, как пример выполнения, второй выход элемента 14 подключен к выходу

2 JK-триггера 5, а 4 (n-1) входов элемента 12 совпадения прямой логики первой ступени дешифратора предустановки подключены к прямым и инверсным выходам Q_n(Q₅),

4,

3, Q₁ JK-триггеров 15, 11, 7, 4 остальных значащих разрядов счетчика 16 импульсов в соответствии с поразрядно записанным кодом Грея 10001, числовое значение которого равно требуемому значению коэффициента деления K_g3, и выходная сигнальная шина подключена к прямому выходу JK-триггера 15 n-го (пятого) разряда счетчика 16 импульсов.

Работа устройства рассматривается, начиная с исходного (нулевого) состояния счетчика 16 импульсов до опознания текущего состояния в момент окончания происходящего цикла деления и начала следующего с нуля счета.

Последовательность синхроимпульсов "Вход (

)" поступает на вход инвертора 1 и первый вход элемента 3 совпадения, а сформированная инвертором 1 последовательность ""

"" (е_о) поступает на С-входы JK-триггеров 2 и 4 нулевого и первого разрядов счетчика 16 импульсов.

JK-триггер 2 в режиме синхронного Т-триггера управляет разделением каждой из пос- ледовательностей "Вход (

)" и ""

" (e_o) ( е_о)" на последовательности с удвоенными периодами следования синхроимпульсов и взаимным временным сдвигом на период единицы счета е_о [3]
последовательность е_о

, синхронизирующую срабатывания только JK-триггера 4 первого разряда при совпадении половины импульсов последовательности ""

"" с импульсами положительной фазы последовательности ""

"", формируемой JK-триггером 2;
последовательность положительных синхроимпульсов "Вых.3", синхронизирующую срабатывания JK-триггеров остальных разрядов счетчика 16 импульсов, начиная с JK-триггера 5 второго разряда, при совпадении половины отрицательных импульсов последовательности "Вход" с импульсами отрицательной фазы последовательности "Вых.2"

e

QO
Причем обеспечивается синхронность импульсных последовательностей ""

"" и "Вых. 3", поступающих на С-входы JK-триггеров всех разрядов счетчика 16 импульсов, так как естественная задержка импульсной последовательности "Вход (

)", инвертируемой элементом 1, компенсирует естественную задержку импульсов последовательности "Вых.3", вносимую элементом 3 совпадения инверсной логики.

Срабатывания JK-триггеров второго и последующих разрядов счетчика 16 импульсов происходят при совпадении каждого из синхроимпульсов последовательности "Вых. 3" с импульсами межразрядной связи, поступающими на их J- и К-входы непосредственно с выходов Q₁ JK-триггера 4 ("Вых.4"), или после их распределения цепью элементов 8,10 переноса и группой элементов 6,9,13 межразрядной связи в соответствии со спецификой кода Грея.

Согласно теории счетчиков ОДК (Грея) с межразрядной связью на логических элементах 2И [3] исходное уравнение состояния JK-триггера i-го разряда с приходом единицы счета (e_o ΛQO) на С-вход:
Q_i= Q

(

)))

(e

QO), где Q_i и

основная и инверсная последовательности с выходов JK-триггера i-го разряда.

Схемы совпадения инверсной логики 3, 6 и 8 на элементах 2 ИЛИ-НЕ, служащие для удвоения периода последовательности "Вых.3", для коммутации J- и К-входов JK-триггера 7 второго разряда и в качестве первого элемента совпадения цепи элементов переноса, выбраны из-за меньшей величины естественной задержки перепадов потенциала по сравнению с элементами 2И прямой логики ИМС ТТЛШ-серий и из коммутационных соображений.

Открытый по первому входу перепадом потенциала с выхода элемента 12 совпадения за такт до окончания счета элемент 14 совпадения второй ступени дешифратора формирует фронт импульса сброса "Вых.14", инвертируя перепад потенциала с выхода

JK-триггера 5 счетчика 16 импульсов, переключаемого в момент окончания происходящего цикла деления тридцатым синхроимпульсом последовательности "Вых.3".

Разрешающий потенциал, формируемый элементом 12 совпадения первой ступени при совпадении состояний Q₅,

4,

3, Q₁ JK-триггеров 15, 11, 7 и 4, после обнуления счетчика 16 импульсов запаздывает на время выключения t¹⁰ элемента 12, чем обеспечивается надежность возврата счетчика в исходное состояние за счет частичного расширения длительности импульса сброса "Вых.14".

Сформированный импульс сброса "Вых.14" поступает на

-входы JK-триггеров всех разрядов счетчика 16 импульсов, включая JK-триггер 2 нулевого разряда.

Асимметричная импульсная последовательность "Вых.15" с периодом повторения, равным тридцати единицам счета, с выхода Q_n(Q₅) JK-триггера старшего n-го разряда поступает на выходную шину делителя.

Помимо увеличения быстродействия, характеризуемого минимальным дискретом единицы счета, предлагаемый делитель имеет запас по наращиванию разрядности n за счет увеличения числа звеньев в последовательной цепи элементов переноса импульса Q₁ JK-триггера 4 первого разряда, шириной в две единицы счета, на J- и К-входы JK-триггера n-го разряда, синхронируемого импульса последовательности "Вых.3" также с удвоенным периодом единицы счета.

Максимальное значение естественного запаздывания импульса Q₁ в последовательной цепи из всех элементов переноса плюс, последний элемент группы межразрядной связи, не должно превышать минимального значения единицы счета (фиг. 2, соотношение последовательностей "Вых.3" и "Вых.4, Q₁).

Отсюда, опуская элементарный вывод, что значащих разрядов делителя
n 3+

, где Т_омин минимальное значение периода повторения синхроимпульсов "Вход";
t^o1 максимальное значение времени выключения первого элемента 8 цепи элементов переноса;
t¹¹ ₃ максимальное значение естественной задержки, вносимой одним элементом прямой логики в суммарную задержку импульса Q₁.

Предлагаемый делитель по сравнению с устройствами, использующими при счете позиционные коды, позволяет полнее реализовать быстродействие используемой элементной базы за счет применения приборов менее мощных серий при обеспечении заданного быстродействия и этим снизить потребление тока от источника электропитания, облегчив тепловой режим и улучшив массогабаритные характеристики аппаратуры.

Claims

СИНХРОННЫЙ ДЕЛИТЕЛЬ ЧАСТОТЫ, содержащий N-разрядный счетчик импульсов, включающий группу из N (n + 1) JK-триггеров, где n 0, 1, 2 i, цепь элементов переноса и группу элементов межразрядной связи на элементах совпадения, содержащий также входную и выходную сигнальные шины и двухступенчатый дешифратор предустановки с (n 1)-входовым элементом совпадения в первой ступени и двувходовым элементом совпадения во второй ступени, первый вход которого подключен к выходу (n 1)-входового элемента совпадения первой ступени, а остальные n входов двухступенчатого дешифратора предустановки подключены к прямым и инверсным выходам JK-триггеров n разрядов счетчика импульсов в соответствии с числовым значением требуемого коэффициента деления, а выход двувходового элемента совпадения второй ступени дешифратора подключен к R-входам всех (n + 1) JK-триггеров счетчика импульсов, отличающийся тем, что в счетчик импульсов введены инвертор и двувходовый элемент совпадения инверсной логики, причем выход инвертора подключен к C-входам JK-триггеров нулевого и первого разрядов счетчика импульсов, а входная сигнальная шина подключена к входу инвертора и к первому входу двувходового элемента совпадения инверсной логики, второй вход которого подключен к инверсному выходу JK-триггера нулевого разряда и к J-и K-входам JK-триггера первого разряда, а выход к C-входам JK-триггеров, начиная с второго разряда по n-й включительно N-разрядного счетчика импульсов, причем счетчик импульсов является счетчиком в коде Грея и реализован на N (n + 1) синхронных JK-триггерах с установкой по R-входу и объединенными J-и K-входами, с (N 4) двувходовыми элементами совпадения инверсной и прямой логики в цепи элементов переноса, с (n 3) двувходовыми элементами совпадения инверсной и прямой логики в группе элементов межразрядной связи, причем J-и K-входы JK-триггера нулевого разряда подключены к шине логической "единицы", прямой выход JK-триггера первого разряда подключен к J-и K входам JK-триггера второго разряда, к первому входу первого элемента совпадения инверсной логики цепи элементов переноса и к первому входу первого элемента совпадения инверсной логики группы элементов межразрядной связи, второй вход которого подключен к инверсному выходу JK-триггера второго разряда, а выход к J-и K-входам JK-триггера третьего разряда, второй вход первого элемента совпадения инверсной логики цепи элементов переноса подключен к прямому выходу JK-триггера второго разряда, а выход к первому входу второго элемента совпадения прямой логики цепи элементов переноса и к первому входу второго элемента совпадения прямой логики группы элементов межразрядной связи, второй вход которого подключен к прямому выходу JK-триггера третьего разряда, а выход к J-и K входам JK-триггера четвертого разряда, второй вход второго элемента совпадения прямой логики цепи элементов переноса подключен к инверсному выходу JK-триггера третьего разряда, а выход i-го элемента совпадения прямой логики, начиная с второго, цепи элементов переноса подключен к первому входу (i + 1)-го элемента совпадения прямой логики цепи элементов переноса и к первому входу (i + 1)-го элемента совпадения прямой логики группы элементов межразрядной связи, второй вход которого подключен к прямому выходу JK-триггера (i + 2)-го разряда, а выход к J-и K-входами JK-триггера (i + 3)-го разряда, и инверсный выход JK-триггера (i + 2)-го разряда подключен к второму входу (i + 1)-го элемента совпадения прямой логики цепи элементов переноса, а J-и K-входы JK-триггера старшего n-го разряда счетчика импульсов подключены к выходу (n 2)-го элемента совпадения прямой логики группы элементов межразрядной связи, первый вход которого подключен только к выходу (n 3)-го элемента совпадения прямой логики цепи элементов межразрядной связи, а второй вход к прямому выходу JK-триггера (n 1)-го разряда, и второй вход двухвходового элемента совпадения прямой логики второй ступени дешифратора предустановки подключен в зависимости от числового значения коэффициента деления
к выходу Q_i JK-триггера i-го значащего разряда счетчика импульсов при значениях

где m 1, 2,
или к выходу Q_i при значениях

где m 0, 1, 2,
а (n 1) входов элемента совпадения прямой логики первой ступени дешифратора предустановки подключены к прямым и инверсным выходам JK-триггеров остальных значащих разрядов счетчика импульсов в соответствии с поразрядно записанным кодом Грея, числовое значение которого равно требуемому значению коэффициента деления
и выходная сигнальная шина подключена к прямому выходу JK-триггера n-го разряда счетчика импульсов.