JP7428689B2 - メモリシステム - Google Patents

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Description

本発明は、メモリコントローラと、半導体記憶装置と、を備えるメモリシステムに関する。
従来、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置と、当該半導体記憶装置に対して読み出し又は書き込み等の制御を行うメモリコントローラと、を備えるメモリシステムが知られている（例えば、特許文献１）。
かかるメモリシステムにおいて、半導体記憶装置は、コマンド及びアドレスを含むコマンドパケットをメモリコントローラから受信すると、コマンドの内容（例えば、読み出しコマンド、書き込みコマンド）に基づいて、アドレスに対応する記憶領域（例えば、メモリセル）のデータの読み出し又は書き込みを行うように構成されている。
特開２００２－６３７９１号公報
しかしながら、従来のメモリシステムでは、メモリコントローラから半導体記憶装置へのコマンドパケットの伝送中にコマンドやアドレスにおいてエラー（ビットエラー）が発生すると、コマンドの内容やアドレスが変更される場合がある。これにより、半導体記憶装置に対して適切にアクセスするのが困難になる虞があった。
本発明は上記課題に鑑みてなされたものであり、半導体記憶装置に対して適切にアクセスすることの可能なメモリシステムを提供することを目的とする。
上記課題を解決するために、本発明は、メモリコントローラと、半導体記憶装置と、を備え、前記メモリコントローラは、コマンド及びアドレスと、前記コマンド及び前記アドレスのエラー検出用の第１検査データと、を前記半導体記憶装置に送信することと、前記コマンド及び前記アドレスにエラーが検出されなかったことを示す第１応答情報を前記半導体記憶装置から受信した場合に、前記コマンドに基づいて前記アドレスに対して読み出し又は書き込みされるデータを前記半導体記憶装置との間で送信又は受信することと、を行うように構成されており、前記半導体記憶装置は、前記コマンド及び前記アドレスと、前記第１検査データと、を前記メモリコントローラから受信した場合に、前記第１検査データを用いて前記コマンド及び前記アドレスのエラー検出を行い、前記コマンド及び前記アドレスにエラーが検出されなかった場合に前記第１応答情報を前記メモリコントローラに送信することと、前記コマンド及び前記アドレスにエラーが検出されなかった場合に、前記コマンドに基づいて前記アドレスに対して読み出し又は書き込みされるデータを前記メモリコントローラとの間で送信又は受信することと、を行うように構成されている、メモリシステムを提供する（発明１）。
かかる発明（発明１）によれば、メモリコントローラは、コマンド及びアドレスにエラーが検出されなかったことを示す第１応答情報を半導体記憶装置から受信した場合に、当該アドレスに対して読み出し又は書き込みされるデータを半導体記憶装置との間で送信又は受信することが可能になる。これにより、コマンドパケットの伝送中にコマンドの内容やアドレスが変更されることによって不適切なアクセスが行われるのを抑制することが可能になるので、半導体記憶装置に対して適切にアクセスすることができる。
上記発明（発明１）においては、前記半導体記憶装置は、前記コマンド及び前記アドレスの何れかにエラーが検出された場合に、前記コマンド及び前記アドレスの何れかにエラーが検出されたことを示す第２応答情報を前記メモリコントローラに送信するように構成されており、前記メモリコントローラは、前記第２応答情報を前記半導体記憶装置から受信した場合に、前記コマンド及び前記アドレスを前記半導体記憶装置に再送信するように構成されてもよい（発明２）。
かかる発明（発明２）によれば、コマンド及びアドレスの何れかにエラーが検出された場合にメモリコントローラがコマンド及びアドレスを半導体記憶装置に再送信することによって、半導体記憶装置は、誤った動作を開始せず、アクセスを最初から再開することができる。
上記発明（発明１～２）においては、前記メモリコントローラ及び前記半導体記憶装置のうち一方は、前記読み出し又は書き込みされるデータと、前記データのエラー検出用の第２検査データと、を前記メモリコントローラ及び前記半導体記憶装置のうち他方に送信するように構成されており、前記メモリコントローラ及び前記半導体記憶装置のうち他方は、前記データと、前記第２検査データと、を受信した場合に、前記第２検査データを用いて前記データのエラー検出を行い、前記データにエラーが検出されなかった場合に、前記データにエラーが検出されなかったことを示す第３応答情報を前記メモリコントローラ及び前記半導体記憶装置のうち一方に送信するように構成されてもよい（発明３）。
かかる発明（発明３）によれば、読み出し又は書き込みされるデータにエラーが含まれている状態が維持されるのを抑制することが可能になるので、データの完全性を確保することができる。
上記発明（発明３）においては、前記メモリコントローラ及び前記半導体記憶装置のうち他方は、前記データにエラーが検出された場合に、前記データにエラーが検出されたことを示す第４応答情報を前記メモリコントローラ及び前記半導体記憶装置のうち一方に送信することと、前記メモリコントローラ及び前記半導体記憶装置のうち一方から前記データが再送信されるのを所定時間が経過するまで待機することと、を行うように構成されてもよい（発明４）。
かかる発明（発明４）によれば、データにエラーが検出された場合であっても、メモリコントローラ及び半導体記憶装置のうち他方が、当該データが再送信されるのを待機することによって、当該データの読み出し又は書き込みに関するアクセスを継続して行うことが可能になる。これにより、例えば、このデータの読み出し又は書き込みに関するアクセスが最初から再開される場合（コマンド及びアドレスが再送信される場合）と比較して、アクセス効率を高めることができる。
上記発明（発明４）においては、前記メモリコントローラ及び前記半導体記憶装置のうち一方は、前記第４応答情報を受信した場合に、前記データと、前記データに対応する前記第２検査データと、を前記メモリコントローラ及び前記半導体記憶装置のうち他方に再送信するように構成されてもよい（発明５）。
かかる発明（発明５）によれば、データにエラーが検出された場合に、メモリコントローラ及び半導体記憶装置のうち一方がデータを再送信することによって、当該データの読み出し又は書き込みを再度行うことができる。
上記発明（発明４～５）においては、前記メモリコントローラ及び前記半導体記憶装置のうち他方は、前記所定時間が経過するまで前記メモリコントローラ及び前記半導体記憶装置のうち一方から前記データが再送信されなかった場合に、前記データの再送信を待機するのを解除するように構成されてもよい（発明６）。
かかる発明（発明６）によれば、メモリコントローラ及び半導体記憶装置のうち他方は、データが再送信されなかった場合に、当該データの再送信を待機するのを解除することによって、別の読み出し又は書き込みアクセスを処理することが可能になる。これにより、アクセスの処理効率を向上させることができる。
上記発明（発明１～６）においては、前記半導体記憶装置は、インタリーブ方式でアクセスされる複数のバンクを備えてもよい（発明７）。
かかる発明（発明７）によれば、複数のバンクに対するアクセスを同時に並行して行うことが可能になるので、半導体記憶装置に対するアクセスを高速化することができる。
上記発明（発明１～７）においては、前記半導体記憶装置は、リフレッシュを実行するためのリフレッシュ要求信号を内部で生成するように構成されている場合であって、前記リフレッシュ要求信号が生成されてから前記リフレッシュが実行されるまでの間に前記メモリコントローラから受信した前記コマンド、前記アドレス及び前記データのうち何れかにエラーが検出された場合に、前記コマンド、前記アドレス及び前記データのうち何れかが前記メモリコントローラから再送信されることによって前記エラーが検出されなくなるまで前記リフレッシュの実行を停止するように構成されてもよい（発明８）。
かかる発明（発明８）によれば、コマンド、アドレス及びデータのうち何れかにエラーが検出されなくなるまでリフレッシュの実行が停止されることによって、リフレッシュが実行されることに起因するアクセスの遅延を抑制することが可能になる。
上記発明（発明１～７）においては、前記半導体記憶装置は、リフレッシュを実行するためのリフレッシュ要求信号を内部で生成するように構成されている場合であって、前記リフレッシュ要求信号が生成されてから前記リフレッシュが実行されるまでの間に前記メモリコントローラから受信した前記コマンド、前記アドレス及び前記データのうち何れかにエラーが検出された場合に、前記リフレッシュが実行されることを示す第５応答情報を前記メモリコントローラに送信し、前記リフレッシュを実行するように構成されてもよい（発明９）。
かかる発明（発明９）によれば、コマンド、アドレス及びデータのうち何れかにエラーが検出された場合にリフレッシュが実行されることによって、例えば、コマンド、アドレス及びデータのうち何れかの再送信が繰り返し行われる間にリフレッシュが実行されないことに起因して半導体記憶装置の記憶情報が失われるのを抑制することが可能になる。
上記発明（発明１～９）においては、前記半導体記憶装置は、疑似スタティックランダムアクセスメモリであってもよい（発明１０）。
かかる発明（発明１０）によれば、疑似スタティックランダムアクセスメモリに対して適切にアクセスすることができる。
上記発明（１～１０）においては、前記メモリコントローラは、前記半導体記憶装置に対する書き込み又は読み出し要求をホスト装置から受信すると、前記メモリコントローラと前記半導体記憶装置との間で送受信されるアドレスデータ信号の転送方式を変換するための変換信号を生成する要求制御部と、前記変換信号に基づいて前記アドレスデータ信号の転送方式を変換する第１シーケンス制御部と、を備え、前記第１シーケンス制御部は、前記変換信号に基づいて前記アドレスデータ信号をシリアライズ又はデシリアライズする第１シリアライザ・デシリアライザ（ＳｅｒＤｅｓ）と、前記コマンド及び前記アドレスを用いて前記第１検査データを生成する第１エラー制御部と、を備え、前記第１ＳｅｒＤｅｓは、前記要求制御部が書き込み要求を受信した場合であって、前記要求制御部から前記変換信号が入力された場合に、書き込みコマンド及びアドレスを生成して前記第１エラー制御部に出力することと、生成した書き込みコマンド及びアドレスに対応する前記第１検査データが前記第１エラー制御部から入力されると、生成した書き込みコマンド及びアドレスと前記第１検査データとを前記アドレスデータ信号として前記半導体記憶装置に送信することと、生成した書き込みコマンド及びアドレスにエラーが検出されなかったことを示す第１応答情報を前記アドレスデータ信号として前記半導体記憶装置から受信した場合に、前記ホスト装置から受信した書き込みデータを前記第１エラー制御部に出力することと、を行うように構成されてもよい（発明１１）。
かかる発明（発明１１）によれば、メモリコントローラは、書き込みコマンド及びアドレスにエラーが検出されなかったことを示す第１応答情報を半導体記憶装置から受信した場合に、ホスト装置から受信した書き込みデータを第１エラー検出部に出力することが可能になる。
上記発明（発明１１）においては、前記第１エラー制御部は、前記書き込みデータを用いて、前記書き込みデータのエラー検出用の第２検査データを生成するように構成されており、前記ＳｅｒＤｅｓは、前記第２検査データが前記第１エラー制御部から入力されると、前記第２検査データ及び前記書き込みデータを前記アドレスデータ信号として前記半導体記憶装置に送信するように構成されてもよい（発明１２）。
かかる発明（発明１２）によれば、メモリコントローラは、書き込みデータ及び第２検査データを半導体記憶装置に送信することが可能になる。
上記発明（発明１１～１２）においては、前記第１エラー制御部は、前記書き込みコマンド及びアドレスの何れかにエラーが検出されたことを示す第２応答情報を前記アドレスデータ信号として前記半導体記憶装置から受信した場合に、前記書き込みコマンド及びアドレスと前記第１検査データとを再送信するための信号を生成するように構成されており、前記第１ＳｅｒＤｅｓは、前記第２応答情報を前記アドレスデータ信号として前記半導体記憶装置から受信した場合であって、前記書き込みコマンド及びアドレスと前記第１検査データとを再送信するための信号が前記第１エラー制御部から入力された場合に、前記書き込みコマンド及びアドレスと前記第１検査データとを前記アドレスデータ信号として前記半導体記憶装置に再送信するように構成されてもよい（発明１３）。
かかる発明（発明１３）によれば、コマンド及びアドレスの何れかにエラーが検出された場合にメモリコントローラがコマンド及びアドレスを半導体記憶装置に再送信することによって、半導体記憶装置は、誤った動作を開始せず、アクセスを最初から再開することができる。
上記発明（発明１１～１３）においては、前記半導体記憶装置は、前記メモリコントローラとの間で送受信される前記アドレスデータ信号の転送方式を変換する第２シーケンス制御部を備え、前記第２シーケンス制御部は、前記アドレスデータ信号をシリアライズ又はデシリアライズする第２シリアライザ・デシリアライザ（ＳｅｒＤｅｓ）と、前記メモリコントローラから受信した前記第１検査データを用いて前記コマンド及び前記アドレスのエラー検出を行う第２エラー制御部と、を備え、前記第２ＳｅｒＤｅｓは、前記コマンド及び前記アドレスと前記第１検査データとを前記アドレスデータ信号として前記メモリコントローラから受信した場合に、前記コマンド及び前記アドレスと前記第１検査データとをシリアル転送方式に変換して前記第２エラー制御部に出力することと、前記第１応答情報が前記第２エラー制御部から入力された場合に、前記第１応答情報をパラレル転送方式に変換して、前記第１応答情報を前記アドレスデータ信号としてメモリコントローラに出力し、前記コマンドの内容を示す信号を、前記コマンドに基づいて内部コマンドを生成するコマンド制御部に出力し、前記アドレスを示す信号を、前記アドレスに対応するワード線及びビット線を活性化するように制御するアドレス制御部に出力することと、前記第２応答情報が前記第２エラー制御部から入力された場合に、前記第２応答情報をパラレル転送方式に変換して、前記第２応答情報を前記アドレスデータ信号として前記メモリコントローラに送信することと、を行うように構成されてもよい（発明１４）。
かかる発明（発明１４）によれば、半導体記憶装置は、メモリコントローラとの間で送受信されたアドレスデータ信号の転送方式を変換することが可能になるとともに、メモリコントローラから受信した第１検査データを用いてコマンド及びアドレスのエラー検出を行うことが可能になる。また、半導体記憶装置は、コマンド及びアドレスにエラーが検出されなかった場合に（第１応答情報が生成された場合に）、当該コマンドの処理を行うことが可能になるとともに、コマンド及びアドレスの何れかにエラーが検出された場合に（第２応答情報が生成された場合に）、第２応答情報をメモリコントローラに送信することが可能になる。
上記発明（発明１４）においては、前記第２エラー制御部は、前記書き込みデータのエラー検出用の第２検査データを用いて前記書き込みデータのエラー検出を行うように構成されており、前記第２ＳｅｒＤｅｓは、前記書き込みデータ及び前記書き込みデータのエラー検出用の第２検査データをアドレスデータ信号として前記メモリコントローラから受信した場合に、前記書き込みデータ及び前記第２検査データを前記第２エラー制御部に出力することと、前記書き込みデータにエラーが検出されたことを示す第４応答情報が前記第２エラー制御部から入力された場合に、前記第４応答情報を前記アドレスデータ信号として前記メモリコントローラに送信することと、を行うように構成されてもよい（発明１５）。
かかる発明（発明１５）によれば、半導体記憶装置は、書き込みデータにエラーが検出された場合に、第４応答情報をメモリコントローラに送信することが可能になる。
本発明のメモリシステムによれば、半導体記憶装置に対して適切にアクセスすることができる。
本発明の第１実施形態に係るメモリシステムの構成例を示すブロック図である。 コマンド及びアドレスにエラーが含まれていない場合の半導体記憶装置内の信号の時間推移を示すタイムチャートである。 コマンド及びアドレスの何れかにエラーが含まれている場合の半導体記憶装置内の信号の時間推移を示すタイムチャートである。 データにエラーが含まれている場合の半導体記憶装置内の信号の時間推移を示すタイムチャートである。 データの再送信を待機中に所定時間が経過した場合の半導体記憶装置内の信号の時間推移を示すタイムチャートである。 半導体記憶装置の動作の一例を示すフローチャートである。 （ａ），（ｂ）は、本発明の第２実施形態に係るメモリシステムにおける半導体記憶装置内の信号の時間推移を示すタイムチャートである。 （ａ），（ｂ）は、半導体記憶装置内の信号の時間推移を示すタイムチャートである。 本発明の第３実施形態に係るメモリシステムにおける半導体記憶装置内の信号の時間推移を示すタイムチャートである。 半導体記憶装置内の信号の時間推移を示すタイムチャートである。 コマンド及びアドレスのビット割り当ての一例を示す図である。 データストローブ信号の時間推移を示すタイムチャートである。
以下、本発明の実施形態に係る半導体記憶装置について添付図面を参照して詳細に説明する。ただし、この実施形態は例示であり、本発明はこれに限定されるものではない。
また、本明細書等における「第１」、「第２」、「第３」等の表記は、或る構成要素を他の構成要素と区別するために使用されるものであって、当該構成要素の数、順序又は優先度等を限定するためのものではない。例えば、「第１要素」及び「第２要素」との記載が存在する場合、「第１要素」及び「第２要素」という２つの要素のみが採用されることを意味するものではないし、「第１要素」が「第２要素」に先行しなければならないことを意味するものでもない。
（第１実施形態）
図１は、本発明の第１実施形態に係るメモリシステムの構成例を示すブロック図である。図１に示すように、本実施形態に係るメモリシステムは、メモリコントローラ１０と、半導体記憶装置２０と、を備える。
本実施形態では、半導体記憶装置２０が、疑似スタティックランダムアクセスメモリ（ｐＳＲＡＭ：pseudo-Static Random Access Memory）である場合を一例として説明する。ここで、ｐＳＲＡＭは、ＳＲＡＭ（Static Random Access Memory）と互換性を有するインタフェースを備えた半導体記憶装置である。また、ｐＳＲＡＭは、ＤＲＡＭ（Dynamic Random Access Memory）をメモリセルアレイとしてデータを記憶し、ＤＲＡＭのアクセスインタフェースを再設計し、ＳＲＡＭのアクセスインタフェースと互換性を持たせたものである。
また、本実施形態では、半導体記憶装置２０が、クロック信号に同期して信号を受信するクロック同期型のｐＳＲＡＭであって、アドレスデータマルチプレックスインタフェース型のｐＳＲＡＭである場合を一例として示している。アドレスデータマルチプレックスインタフェース型のｐＳＲＡＭは、アドレス信号及びデータ信号の各々が入力されるように構成されたアドレスデータ端子を有している。さらに、本実施形態のｐＳＲＡＭでは、データ転送方式としてＤＤＲ（Double Data Rate）方式を採用した場合を一例として示しているが、ｐＳＲＡＭは、ＳＤＲ（Single Data Rate）方式を採用したものであってもよい。
本実施形態において、メモリコントローラ１０は、コマンド（図において、Ｏｐｅｒａｔｉｏｎとして示す）及びアドレス（図において、Ａｄｄｒｅｓｓとして示す）と、コマンド及びアドレスのエラー検出用の第１検査データ（図において、ＣｈｅｃｋＡとして示す）と、を半導体記憶装置２０に送信することと、コマンド及びアドレスにエラーが検出されなかったことを示す第１応答情報（図において、ＲｅｐｌｙＡ（ＯＫ）として示す）を半導体記憶装置２０から受信した場合に、コマンドに基づいてアドレスに対して読み出し又は書き込みされるデータ（図において、Ｄａｔａとして示す）を半導体記憶装置２０との間で送信又は受信することと、を行うように構成されている。
一方、半導体記憶装置２０は、コマンド及びアドレスと、第１検査データと、をメモリコントローラ１０から受信した場合に、第１検査データを用いてコマンド及びアドレスのエラー検出を行い、コマンド及びアドレスにエラーが検出されなかった場合に第１応答情報（ＲｅｐｌｙＡ（ＯＫ））をメモリコントローラ１０に送信することと、コマンド及びアドレスにエラーが検出されなかった場合に、コマンドに基づいてアドレスに対して読み出し又は書き込みされるデータをメモリコントローラ１０との間で送信又は受信することと、を行うように構成されている。
また、本実施形態において、半導体記憶装置２０は、コマンド及びアドレスの何れかにエラーが検出された場合に、コマンド及びアドレスの何れかにエラーが検出されたことを示す第２応答情報（図において、ＲｅｐｌｙＡ（ＮＧ）として示す）をメモリコントローラ１０に送信するように構成されている。一方、メモリコントローラ１０は、第２応答情報（ＲｅｐｌｙＡ（ＮＧ））を半導体記憶装置２０から受信した場合に、コマンド及びアドレスを半導体記憶装置２０に再送信するように構成されている。この場合、コマンド及びアドレスの何れかにエラーが検出された場合にメモリコントローラ１０がコマンド及びアドレスを半導体記憶装置２０に再送信することによって、半導体記憶装置２０に対するアクセスを最初から再開することができる。
さらに、本実施形態において、メモリコントローラ１０（メモリコントローラ１０及び半導体記憶装置２０のうち一方）は、書き込みされるデータと、当該データのエラー検出用の第２検査データ（図において、ＣｈｅｃｋＤとして示す）と、を半導体記憶装置２０（メモリコントローラ１０及び半導体記憶装置２０のうち他方）に送信するように構成されている。一方、半導体記憶装置２０は、データと、第２検査データ（ＣｈｅｃｋＤ）と、を受信した場合に、第２検査データ（ＣｈｅｃｋＤ）を用いてデータのエラー検出を行い、データにエラーが検出されなかった場合に、データにエラーが検出されなかったことを示す第３応答情報（図において、ＲｅｐｌｙＤ（ＯＫ）として示す）をメモリコントローラ１０に送信するように構成されている。この場合、読み出し又は書き込みされるデータにエラーが含まれている状態が維持されるのを抑制することが可能になるので、データの完全性を確保することができる。
さらにまた、本実施形態において、半導体記憶装置２０（メモリコントローラ１０及び半導体記憶装置２０のうち他方）は、データにエラーが検出された場合に、データにエラーが検出されたことを示す第４応答情報（図において、ＲｅｐｌｙＤ（ＮＧ）として示す）をメモリコントローラ１０（メモリコントローラ１０及び半導体記憶装置２０のうち一方）に送信することと、メモリコントローラ１０からデータが再送信されるのを所定時間が経過するまで待機することと、を行うように構成されている。この場合、データにエラーが検出された場合であっても、半導体記憶装置２０が、当該データが再送信されるのを待機することによって、当該データの書き込みに関するアクセスを継続して行うことが可能になる。これにより、例えば、このデータの書き込みに関するアクセスが最初から再開される場合（コマンド及びアドレスが再送信される場合）と比較して、アクセス効率を高めることができる。
また、本実施形態において、メモリコントローラ１０（メモリコントローラ１０及び半導体記憶装置２０のうち一方）は、第４応答情報（ＲｅｐｌｙＤ（ＮＧ））を受信した場合に、当該データと、当該データに対応する第２検査データ（ＣｈｅｃｋＤ）と、を半導体記憶装置２０（メモリコントローラ１０及び半導体記憶装置２０のうち他方）に再送信するように構成されている。これにより、データにエラーが検出された場合に、メモリコントローラ１０がデータを再送信することによって、当該データの書き込みを再度行うことができる。
さらに、本実施形態において、半導体記憶装置２０（メモリコントローラ１０及び半導体記憶装置２０のうち他方）は、所定時間が経過するまでメモリコントローラ１０（メモリコントローラ１０及び半導体記憶装置２０のうち一方）からデータが再送信されなかった場合に、データの再送信を待機するのを解除するように構成されている。これにより、半導体記憶装置２０は、データが再送信されなかった場合に、当該データの再送信を待機するのを解除することによって、別の読み出し又は書き込みアクセスを処理することが可能になる。したがって、アクセスの処理効率を向上させることができる。
図１を参照して、本実施形態におけるメモリコントローラ１０の構成について説明する。メモリコントローラ１０は、外部のホスト装置（図示省略）に接続されており、ホスト装置からの命令に応じて、半導体記憶装置２０に対して読み出し又は書き込み等のアクセスを行う。例えば、メモリコントローラ１０は、半導体記憶装置２０に対してデータの書き込みを行うための書き込み要求、又は、半導体記憶装置２０からデータの読み出しを行うための読み出し要求をホスト装置から受信すると、チップセレクト信号／ＣＥをアサート（ローレベル）して半導体記憶装置２０に送信する。また、メモリコントローラ１０は、ホスト装置から受信したクロック信号を外部クロック信号ＣＬＫとして半導体記憶装置２０に送信する。
本実施形態において、メモリコントローラ１０は、要求制御部１１と、シーケンス制御部１２と、を備えている。要求制御部１１及びシーケンス制御部１２は、専用のハードウェアデバイスや論理回路によって構成されてもよい。
なお、メモリコントローラ１０は、ＣＰＵ（Central Processing Unit）（図示省略）と、例えばＲＡＭ（Random Access Memory）等の記憶装置（図示省略）と、半導体記憶装置２０及びホスト装置の各々との間で信号の送受信を行うためのインタフェース（図示省略）と、を備えてもよい。ここで、メモリコントローラ１０のＣＰＵは、例えば、記憶装置に記憶されたプログラムを読み出して実行することにより、要求制御部１１及びシーケンス制御部１２の機能を実現してもよい。
要求制御部１１は、半導体記憶装置２０に対する書き込み又は読み出し要求をホスト装置から受信すると、メモリコントローラ１０と半導体記憶装置２０との間で送受信されるアドレスデータ信号ＡＤＱの転送方式を変換するための変換信号を生成するように構成されている。具体的に説明すると、要求制御部１１は、半導体記憶装置２０に対してデータの書き込みを行うための書き込み要求をホスト装置から受信すると、メモリコントローラ１０から半導体記憶装置２０に送信されるアドレスデータ信号ＡＤＱをシリアル転送方式から所定数のビット（例えば、８ビット）のパラレル転送方式に変換（デシリアライズ）するための変換信号ｄｅｓｏｎをシーケンス制御部１２に出力する。
また、要求制御部１１は、半導体記憶装置２０からデータの読み出しを行うための読み出し要求をホスト装置から受信すると、変換信号ｄｅｓｏｎをシーケンス制御部１２に出力し、半導体記憶装置２０からメモリコントローラ１０に送信された信号（例えば、読み出しデータ等）をパラレル転送方式からシリアル転送方式に変換（シリアライズ）するための変換信号ｓｅｒｏｎをシーケンス制御部１２に出力する。
シーケンス制御部１２は、変換信号ｄｅｓｏｎに基づいてアドレスデータ信号ＡＤＱの転送方式を変換するように構成されている。また、シーケンス制御部１２は、シリアライザ・デシリアライザ（ＳｅｒＤｅｓ）１２ａと、エラー制御部１２ｂと、を備える。ＳｅｒＤｅｓ１２ａは、メモリコントローラ１０と半導体記憶装置２０との間で送信又は受信される信号を、シリアル転送方式とパラレル転送方式との間で相互変換する。なお、本実施形態では、ＳｅｒＤｅｓ１２ａが、書き込みデータをデシリアライズし、読み出しデータをシリアライズする場合を一例として説明するが、ＳｅｒＤｅｓ１２ａは、書き込みデータを例えば６４ビットから８ビット等にシリアライズし、読み出しデータをデシリアライズするように構成されてもよい。また、本実施形態において、シーケンス制御部１２は、本発明の「第１シーケンス制御部」の一例であり、ＳｅｒＤｅｓ１２ａは、本発明の「第１シリアライザ・デシリアライザ（ＳｅｒＤｅｓ）」の一例であり、エラー制御部１２ｂは、本発明の「第１エラー制御部」の一例である。
ＳｅｒＤｅｓ１２ａは、例えば、要求制御部１１が書き込み要求又は読み出し要求を受信した場合であって、要求制御部１１から変換信号ｄｅｓｏｎが入力された場合に、読み出しコマンド又は書き込みコマンド（Ｏｐｅｒａｔｉｏｎ）と、アドレス（Ａｄｄｒｅｓｓ）と、を生成してエラー制御部１２ｂに出力する。次に、ＳｅｒＤｅｓ１２ａは、コマンド（Ｏｐｅｒａｔｉｏｎ）及びアドレス（Ａｄｄｒｅｓｓ）のエラー検出用の第１検査データ（ＣｈｅｃｋＡ）がエラー制御部１２ｂから入力されると、コマンド（Ｏｐｅｒａｔｉｏｎ）、アドレス（Ａｄｄｒｅｓｓ）及び第１検査データ（ＣｈｅｃｋＡ）をパラレル転送方式に変換する。そして、ＳｅｒＤｅｓ１２ａは、コマンド（Ｏｐｅｒａｔｉｏｎ）、アドレス（Ａｄｄｒｅｓｓ）及び第１検査データ（ＣｈｅｃｋＡ）をアドレスデータ信号ＡＤＱとして半導体記憶装置２０に送信する。
また、ＳｅｒＤｅｓ１２ａは、書き込みコマンド（Ｏｐｅｒａｔｉｏｎ）及びアドレス（Ａｄｄｒｅｓｓ）にエラーが検出されなかったことを示す第１応答情報（ＲｅｐｌｙＡ（ＯＫ））をアドレスデータ信号ＡＤＱとして半導体記憶装置２０から受信した場合に、ホスト装置から受信した書き込みデータ（Ｄａｔａ）をエラー制御部１２ｂに出力する。次に、ＳｅｒＤｅｓ１２ａは、書き込みデータ（Ｄａｔａ）のエラー検出用の第２検査データ（ＣｈｅｃｋＤ）がエラー制御部１２ｂから入力されると、第２検査データ（ＣｈｅｃｋＤ）及び書き込みデータ（Ｄａｔａ）をパラレル転送方式に変換する。そして、ＳｅｒＤｅｓ１２ａは、第２検査データ（ＣｈｅｃｋＤ）及び書き込みデータ（Ｄａｔａ）をアドレスデータ信号ＡＤＱとして半導体記憶装置２０に送信する。
さらに、ＳｅｒＤｅｓ１２ａは、書き込みコマンド（Ｏｐｅｒａｔｉｏｎ）及びアドレス（Ａｄｄｒｅｓｓ）の何れかにエラーが検出されたことを示す第２応答情報（ＲｅｐｌｙＡ（ＮＧ））をアドレスデータ信号ＡＤＱとして半導体記憶装置２０から受信した場合であって、書き込みコマンド（Ｏｐｅｒａｔｉｏｎ）、アドレス（Ａｄｄｒｅｓｓ）及び第１検査データ（ＣｈｅｃｋＡ）を再送信するための信号ｒｅｔｒｙｗｒがエラー制御部１２ｂから入力された場合に、書き込みコマンド（Ｏｐｅｒａｔｉｏｎ）、アドレス（Ａｄｄｒｅｓｓ）及び第１検査データ（ＣｈｅｃｋＡ）をアドレスデータ信号ＡＤＱとして半導体記憶装置２０に再送信する。
さらにまた、ＳｅｒＤｅｓ１２ａは、読み出しコマンド（Ｏｐｅｒａｔｉｏｎ）及びアドレス（Ａｄｄｒｅｓｓ）の何れかにエラーが検出されたことを示す第２応答情報（ＲｅｐｌｙＡ（ＮＧ））をアドレスデータ信号ＡＤＱとして半導体記憶装置２０から受信した場合であって、読み出しコマンド（Ｏｐｅｒａｔｉｏｎ）、アドレス（Ａｄｄｒｅｓｓ）及び第１検査データ（ＣｈｅｃｋＡ）を再送信するための信号ｒｅｔｒｙｒｄがエラー制御部１２ｂから入力された場合に、読み出しコマンド（Ｏｐｅｒａｔｉｏｎ）、アドレス（Ａｄｄｒｅｓｓ）及び第１検査データ（ＣｈｅｃｋＡ）をアドレスデータ信号ＡＤＱとして半導体記憶装置２０に再送信する。
また、ＳｅｒＤｅｓ１２ａは、書き込みデータ（Ｄａｔａ）にエラーが検出されたことを示す第４応答情報（ＲｅｐｌｙＤ（ＮＧ））をアドレスデータ信号ＡＤＱとして半導体記憶装置２０から受信した場合に、書き込みデータ（Ｄａｔａ）と、当該書き込みデータ（Ｄａｔａ）に対応する第２検査データ（ＣｈｅｃｋＤ）と、をアドレスデータ信号ＡＤＱとして半導体記憶装置２０に再送信する。
エラー制御部１２ｂは、ＳｅｒＤｅｓ１２ａからコマンド（Ｏｐｅｒａｔｉｏｎ）及びアドレス（Ａｄｄｒｅｓｓ）が入力されると、コマンド（Ｏｐｅｒａｔｉｏｎ）及びアドレス（Ａｄｄｒｅｓｓ）のエラー検出用の第１検査データ（ＣｈｅｃｋＡ）を生成し、生成した第１検査データ（ＣｈｅｃｋＡ）をＳｅｒＤｅｓ１２ａに出力する。ここで、第１検査データ（ＣｈｅｃｋＡ）は、例えば、パリティ符号やＣＲＣ（Cyclic Redundancy Checking）符号等で構成されてもよい。
また、エラー制御部１２ｂは、ＳｅｒＤｅｓ１２ａから書き込みデータ（Ｄａｔａ）が入力されると、書き込みデータ（Ｄａｔａ）のエラー検出用の第２検査データ（ＣｈｅｃｋＤ）を生成し、生成した第２検査データ（ＣｈｅｃｋＤ）をＳｅｒＤｅｓ１２ａに出力する。ここで、第２検査データ（ＣｈｅｃｋＤ）は、第１検査データ（ＣｈｅｃｋＡ）と同様に、例えば、パリティ符号やＣＲＣ（Cyclic Redundancy Checking）符号等で構成されてもよい。
さらに、エラー制御部１２ｂは、書き込みコマンド（Ｏｐｅｒａｔｉｏｎ）及びアドレス（Ａｄｄｒｅｓｓ）の何れかにエラーが検出されたことを示す第２応答情報（ＲｅｐｌｙＡ（ＮＧ））が半導体記憶装置２０から送信された場合に、書き込みコマンド（Ｏｐｅｒａｔｉｏｎ）、アドレス（Ａｄｄｒｅｓｓ）及び第１検査データ（ＣｈｅｃｋＡ）を再送信するための信号ｒｅｔｒｙｗｒをＳｅｒＤｅｓ１２ａに出力する。
さらにまた、エラー制御部１２ｂは、読み出しコマンド（Ｏｐｅｒａｔｉｏｎ）及びアドレス（Ａｄｄｒｅｓｓ）の何れかにエラーが検出されたことを示す第２応答情報（ＲｅｐｌｙＡ（ＮＧ））が半導体記憶装置２０から送信された場合に、読み出しコマンド（Ｏｐｅｒａｔｉｏｎ）、アドレス（Ａｄｄｒｅｓｓ）及び第１検査データ（ＣｈｅｃｋＡ）を再送信するための信号ｒｅｔｒｙｒｄをＳｅｒＤｅｓ１２ａに出力する。
次に、本実施形態における半導体記憶装置２０の構成について説明する。半導体記憶装置２０は、シーケンス制御部２１と、コマンド制御部２２と、アドレス制御部２３と、ワード線制御部２４と、カラム制御部２５と、データ制御部２６と、データバス制御部２７と、センスアンプ２８と、メモリセルアレイ２９と、を備える。半導体記憶装置２０内の各部２１～２９は、専用のハードウェアデバイスや論理回路によって構成されてもよい。なお、本実施形態では、説明を簡略化するために、例えば電源回路、チップセレクト端子、クロック端子、アドレスデータ入出力端子等の他の周知の構成が示されていない。
シーケンス制御部２１は、メモリコントローラ１０との間で送受信されるアドレスデータ信号ＡＤＱの転送方式を変換するように構成されている。また、シーケンス制御部２１は、ＳｅｒＤｅｓ２１ａと、エラー制御部２１ｂと、を備える。ＳｅｒＤｅｓ２１ａは、メモリコントローラ１０のＳｅｒＤｅｓ１２ａと同様に、メモリコントローラ１０と半導体記憶装置２０との間で送信又は受信される信号を、シリアル転送方式とパラレル転送方式との間で相互変換する。また、本実施形態において、シーケンス制御部２１は、データストローブ信号ＲＷＤＳをメモリコントローラ１０のシーケンス制御部１２に送信するように構成されている。なお、本実施形態において、シーケンス制御部２１は、本発明の「第２シーケンス制御部」の一例であり、ＳｅｒＤｅｓ２１ａは、本発明の「第２シリアライザ・デシリアライザ（ＳｅｒＤｅｓ）」の一例であり、エラー制御部２１ｂは、本発明の「第２エラー制御部」の一例である。
ＳｅｒＤｅｓ２１ａは、コマンド（Ｏｐｅｒａｔｉｏｎ）、アドレス（Ａｄｄｒｅｓｓ）及び第１検査データ（ＣｈｅｃｋＡ）をアドレスデータ信号ＡＤＱとしてメモリコントローラ１０から受信した場合に、コマンド（Ｏｐｅｒａｔｉｏｎ）、アドレス（Ａｄｄｒｅｓｓ）及び第１検査データ（ＣｈｅｃｋＡ）をシリアル転送方式に変換してエラー制御部２１ｂに出力する。
また、ＳｅｒＤｅｓ２１ａは、コマンド（Ｏｐｅｒａｔｉｏｎ）及びアドレス（Ａｄｄｒｅｓｓ）にエラーが検出されなかったことを示す第１応答情報（ＲｅｐｌｙＡ（ＯＫ））がエラー制御部２１ｂから入力された場合に、第１応答情報（ＲｅｐｌｙＡ（ＯＫ））をパラレル転送方式に変換し、第１応答情報（ＲｅｐｌｙＡ（ＯＫ））をアドレスデータ信号ＡＤＱとしてメモリコントローラ１０に送信する。また、この場合に、ＳｅｒＤｅｓ２１ａは、受信したコマンド（Ｏｐｅｒａｔｉｏｎ）の内容（読み出しコマンド又は書き込みコマンド）を示す信号ｏｐｅをコマンド制御部２２に出力し、受信したアドレス（Ａｄｄｒｅｓｓ）を示す信号ａｄｒをアドレス制御部２３に出力する。
さらに、ＳｅｒＤｅｓ２１ａは、コマンド（Ｏｐｅｒａｔｉｏｎ）及びアドレス（Ａｄｄｒｅｓｓ）の何れかにエラーが検出されたことを示す第２応答情報（ＲｅｐｌｙＡ（ＮＧ））がエラー制御部２１ｂから入力された場合に、第２応答情報（ＲｅｐｌｙＡ（ＮＧ））をパラレル転送方式に変換し、第２応答情報（ＲｅｐｌｙＡ（ＮＧ））をアドレスデータ信号ＡＤＱとしてメモリコントローラ１０に送信する。
さらにまた、ＳｅｒＤｅｓ２１ａは、第２検査データ（ＣｈｅｃｋＤ）及び書き込みデータ（Ｄａｔａ）をアドレスデータ信号ＡＤＱとしてメモリコントローラ１０から受信した場合に、第２検査データ（ＣｈｅｃｋＤ）及び書き込みデータ（Ｄａｔａ）をシリアル転送方式に変換してエラー制御部２１ｂに出力する。
また、ＳｅｒＤｅｓ２１ａは、書き込みデータ（Ｄａｔａ）にエラーが検出されなかったことを示す第３応答情報（ＲｅｐｌｙＤ（ＯＫ））がエラー制御部２１ｂから入力された場合に、第３応答情報（ＲｅｐｌｙＤ（ＯＫ））をパラレル転送方式に変換し、第３応答情報（ＲｅｐｌｙＤ（ＯＫ））をアドレスデータ信号ＡＤＱとしてメモリコントローラ１０に送信する。また、この場合に、ＳｅｒＤｅｓ２１ａは、受信した書き込みデータ（Ｄａｔａ）を示す信号ｄｉをデータ制御部２６に出力する。
さらに、ＳｅｒＤｅｓ２１ａは、書き込みデータ（Ｄａｔａ）にエラーが検出されたことを示す第４応答情報（ＲｅｐｌｙＤ（ＮＧ））がエラー制御部２１ｂから入力された場合に、第４応答情報（ＲｅｐｌｙＤ（ＮＧ））をパラレル転送方式に変換し、第４応答情報（ＲｅｐｌｙＤ（ＮＧ））をアドレスデータ信号ＡＤＱとしてメモリコントローラ１０に送信する。
さらにまた、ＳｅｒＤｅｓ２１ａは、読み出しデータを示す信号ｄｏがデータ制御部２６から入力された場合に、読み出しデータ（Ｄａｔａ）をエラー制御部２１ｂに出力する。そして、ＳｅｒＤｅｓ２１ａは、読み出しデータ（Ｄａｔａ）のエラー検出用の第２検査データ（ＣｈｅｃｋＤ）がエラー制御部２１ｂから入力された場合に、読み出しデータ（Ｄａｔａ）及び第２検査データ（ＣｈｅｃｋＤ）をパラレル転送方式に変換し、読み出しデータ（Ｄａｔａ）及び第２検査データ（ＣｈｅｃｋＤ）をアドレスデータ信号ＡＤＱとしてメモリコントローラ１０に送信する。
エラー制御部２１ｂは、ＳｅｒＤｅｓ２１ａからコマンド（Ｏｐｅｒａｔｉｏｎ）、アドレス（Ａｄｄｒｅｓｓ）及び第１検査データ（ＣｈｅｃｋＡ）が入力されると、第１検査データ（ＣｈｅｃｋＡ）を用いてコマンド（Ｏｐｅｒａｔｉｏｎ）及びアドレス（Ａｄｄｒｅｓｓ）のエラー検出を行う。そして、エラー制御部２１ｂは、コマンド（Ｏｐｅｒａｔｉｏｎ）及びアドレス（Ａｄｄｒｅｓｓ）にエラーが検出されなかった場合に、コマンド（Ｏｐｅｒａｔｉｏｎ）及びアドレス（Ａｄｄｒｅｓｓ）にエラーが検出されなかったことを示す第１応答情報（ＲｅｐｌｙＡ（ＯＫ））をＳｅｒＤｅｓ２１ａに出力する。一方、エラー制御部２１ｂは、コマンド（Ｏｐｅｒａｔｉｏｎ）及びアドレス（Ａｄｄｒｅｓｓ）の何れかにエラーが検出された場合に、コマンド（Ｏｐｅｒａｔｉｏｎ）及びアドレス（Ａｄｄｒｅｓｓ）の何れかにエラーが検出されたことを示す第２応答情報（ＲｅｐｌｙＡ（ＮＧ））をＳｅｒＤｅｓ２１ａに出力する。
また、エラー制御部２１ｂは、第２検査データ（ＣｈｅｃｋＤ）及び書き込みデータ（Ｄａｔａ）がＳｅｒＤｅｓ２１ａから入力されると、第２検査データ（ＣｈｅｃｋＤ）を用いて書き込みデータ（Ｄａｔａ）のエラー検出を行う。そして、エラー制御部２１ｂは、書き込みデータ（Ｄａｔａ）にエラーが検出されなかった場合に、書き込みデータ（Ｄａｔａ）にエラーが検出されなかったことを示す第３応答情報（ＲｅｐｌｙＤ（ＯＫ））をＳｅｒＤｅｓ２１ａに出力する。一方、エラー制御部２１ｂは、書き込みデータ（Ｄａｔａ）にエラーが検出された場合に、書き込みデータ（Ｄａｔａ）にエラーが検出されたことを示す第４応答情報（ＲｅｐｌｙＤ（ＮＧ））をＳｅｒＤｅｓ２１ａに出力する。
さらに、エラー制御部２１ｂは、読み出しデータ（Ｄａｔａ）がＳｅｒＤｅｓ２１ａから入力されると、読み出しデータ（Ｄａｔａ）のエラー検出用の第２検査データ（ＣｈｅｃｋＤ）を生成し、生成した第２検査データ（ＣｈｅｃｋＤ）をＳｅｒＤｅｓ２１ａに出力する。ここで、第２検査データ（ＣｈｅｃｋＤ）は、上述したように、パリティ符号やＣＲＣ（Cyclic Redundancy Checking）符号等で構成されてもよい。
さらにまた、エラー制御部２１ｂは、チップセレクト信号／ＣＥがネゲート（ハイレベル）からアサート（ローレベル）に変化した場合に、読み出し又は書き込みアクセスの処理中であることを示す信号ｂｕｓｙをアサート（ハイレベル）してコマンド制御部２２に出力する。
コマンド制御部２２は、メモリコントローラ１０から入力されたコマンドに基づいて内部コマンドを生成するように構成されている。具体的に説明すると、コマンド制御部２２は、アサート（ハイレベル）された信号ｂｕｓｙがシーケンス制御部２１から入力されている場合に、シーケンス制御部２１から入力された信号ｏｐｅに応じて内部コマンドを生成する。ここで、生成される内部コマンドには、例えば、リード信号、ライト信号、リフレッシュ信号等が含まれる。コマンド制御部２２は、生成した内部コマンドに応じて、ワード線を活性化するための信号ｗｌｏｎをアサートしてワード線制御部２４に出力し、ビット線を活性化するための信号ｃｌｏｎをアサートしてカラム制御部２５に出力し、センスアンプ２８を活性化するための信号ｓａｏｎをアサートしてセンスアンプ２８に出力する。また、コマンド制御部２２は、ワード線を非活性化するための信号ｗｌｏｆｆをアサートしてワード線制御部２４に出力する。
アドレス制御部２３は、メモリコントローラ１０から入力されたアドレスに基づいて、当該アドレスに対応するワード線及びビット線を活性化するように制御する。具体的に説明すると、アドレス制御部２３は、信号ａｄｒがシーケンス制御部２１から入力されると、活性化されるワード線を示すロウアドレス信号ｒａと、活性化されるビット線を示すカラムアドレス信号ｃａと、を生成する。そして、アドレス制御部２３は、生成したロウアドレス信号ｒａをワード線制御部２４に出力し、生成したカラムアドレス信号ｃａをカラム制御部２５に出力する。
ワード線制御部２４は、信号ｗｌｏｎがアサートされた状態でコマンド制御部２２から入力されている場合に、アドレス制御部２３から入力されたロウアドレス信号ｒａによって示されたワード線を活性化するための信号ｗｌをメモリセルアレイ２９に出力して、当該ワード線を活性化（駆動）する。また、ワード線制御部２４は、信号ｗｌｏｆｆがアサートされた状態でコマンド制御部２２から入力されている場合に、活性化されたワード線を非活性化するための信号ｗｌをメモリセルアレイ２９に出力して、当該ワード線を非活性化する。
カラム制御部２５は、信号ｃｌｏｎがアサートされた状態でコマンド制御部２２から入力されている場合に、メモリセルアレイ２９内の複数のビット線のうち、アドレス制御部２３から入力されたカラムアドレス信号ｃａによって示されたビット線を活性化するための信号ｃｌを、センスアンプ２８に出力する。
データ制御部２６は、書き込みデータを示す信号ｄｉがシーケンス制御部２１から入力されると、書き込みデータを示す信号ｗｄｂをデータバス制御部２７に出力する。また、データ制御部２６は、読み出しデータを示す信号ｒｄｂがデータバス制御部２７から入力されると、読み出しデータを示す信号ｄｏをシーケンス制御部２１に出力する。
データバス制御部２７は、書き込みデータを示す信号ｗｄｂがデータ制御部２６から入力されると、書き込みデータを示す信号ｃｄｂをセンスアンプ２８に出力する。また、データバス制御部２７は、読み出しデータを示す信号ｃｄｂがセンスアンプ２８から入力されると、読み出しデータを示す信号ｒｄｂをデータ制御部２６に出力する。
センスアンプ２８は、信号ｓａｏｎがアサートされた状態でコマンド制御部２２から入力されている場合に、カラム制御部２５から入力された信号ｃｌによって示されたビット線を活性化するための信号ｂｌをメモリセルアレイ２９に出力して、当該ビット線を活性化（駆動）する。そして、センスアンプ２８は、活性化されたビット線を介して、メモリセルに対するデータの読み書きを行う。例えば、センスアンプ２８は、データバス制御部２７から入力された書き込みデータを示す信号ｃｄｂを、活性化されたビット線を介してメモリセルに書き込む。また、センスアンプ２８は、活性化されたビット線を介してメモリセルから読み出したデータを、データバス制御部２７に出力する。
メモリセルアレイ２９は、行列（アレイ）状に配置された複数のメモリセル（図示省略）を含む。各メモリセルには、メモリコントローラ１０から入力されたデータが記憶される。各メモリセルは、周知の１Ｔ１Ｃ（１トランジスタ１キャパシタ）型のメモリセルであってもよい。また、各メモリセルは、複数のワード線のうち何れか１つのワード線と、複数のビット線のうち何れか１つのビット線と、に接続されている。
なお、メモリセルアレイ２９内の各メモリセルに対するデータの読み書き制御の詳細については周知の技術と同様であるため、本実施形態では、より具体的な説明を省略する。
次に、図２を参照して、本実施形態における半導体記憶装置２０の動作の一例について説明する。図２は、コマンド及びアドレスにエラーが含まれていない場合の半導体記憶装置２０内の信号の時間推移を示すタイムチャートである。なお、ここでは、書き込みコマンド（Ｏｐｅｒａｔｉｏｎ）がメモリコントローラ１０から入力された場合を一例として説明する。
先ず、半導体記憶装置２０は、コマンド（Ｏｐｅｒａｔｉｏｎ）、アドレス（Ａｄｄｒｅｓｓ）及び第１検査データ（ＣｈｅｃｋＡ）をメモリコントローラ１０から受信すると、第１検査データ（ＣｈｅｃｋＡ）を用いてコマンド（Ｏｐｅｒａｔｉｏｎ）及びアドレス（Ａｄｄｒｅｓｓ）のエラー検出を行う。そして、半導体記憶装置２０は、エラーが検出されなかった場合に、コマンド（Ｏｐｅｒａｔｉｏｎ）及びアドレス（Ａｄｄｒｅｓｓ）にエラーが検出されなかったことを示す第１応答情報（ＲｅｐｌｙＡ（ＯＫ））をメモリコントローラ１０に送信する。なお、第１応答情報（ＲｅｐｌｙＡ（ＯＫ））は、コマンド及びアドレスが入力されてからデータが入力又は出力されるまでのレイテンシの間に送信されてもよい。
また、半導体記憶装置２０は、コマンド（Ｏｐｅｒａｔｉｏｎ）及びアドレス（Ａｄｄｒｅｓｓ）にエラーが検出されなかった場合に、信号ｗｌｏｎをアサート（ハイレベル）する。この場合、アドレス（Ａｄｄｒｅｓｓ）に対応するワード線を活性化するための信号ｗｌがアサート（ハイレベル）される。
一方、メモリコントローラ１０は、第１応答情報（ＲｅｐｌｙＡ（ＯＫ））を受信すると、第２検査データ（ＣｈｅｃｋＤ）及び書き込みデータ（Ｄａｔａ）を半導体記憶装置２０に送信する。なお、第２検査データ（ＣｈｅｃｋＤ）は、レイテンシの間に送信されてもよい。
半導体記憶装置２０は、第２検査データ（ＣｈｅｃｋＤ）及び書き込みデータ（Ｄａｔａ）をメモリコントローラ１０から受信すると、第２検査データ（ＣｈｅｃｋＤ）を用いて書き込みデータ（Ｄａｔａ）のエラー検出を行う。また、半導体記憶装置２０は、アドレス（Ａｄｄｒｅｓｓ）に対応するビット線を活性化するための信号ｃｌをアサート（ハイレベル）する。このとき、半導体記憶装置２０のセンスアンプ２８が、アドレス（Ａｄｄｒｅｓｓ）に対応するビット線を活性化することによって、書き込みデータ（Ｄａｔａ）がメモリセルアレイ２９内のメモリセルに書き込まれる。
さらに、半導体記憶装置２０は、書き込みデータ（Ｄａｔａ）を受信した後にチップセレクト信号／ＣＥがネゲート（ハイレベル）された場合に、書き込みデータにエラーが検出されたか否かを示す応答情報（第３応答情報（ＲｅｐｌｙＤ（ＯＫ））又は第４応答情報（ＲｅｐｌｙＤ（ＮＧ）））をメモリコントローラ１０に送信する。
また、半導体記憶装置２０は、書き込みデータ（Ｄａｔａ）がメモリセルアレイ２９内のメモリセルに正しく書き込まれると、信号ｗｌｏｆｆをアサート（ハイレベル）する。これにより、信号ｗｌがネゲート（ローレベル）される。
このようにして、メモリコントローラ１０は、コマンド（Ｏｐｅｒａｔｉｏｎ）及びアドレス（Ａｄｄｒｅｓｓ）にエラーが検出されなかったことを示す第１応答情報（ＲｅｐｌｙＡ（ＯＫ））を半導体記憶装置２０から受信した場合に、当該アドレス（Ａｄｄｒｅｓｓ）に対して書き込みされるデータ（Ｄａｔａ）を半導体記憶装置２０との間で送信することが可能になる。
図３を参照して、本実施形態における半導体記憶装置２０の動作の他の一例について説明する。図３は、コマンド及びアドレスの何れかにエラーが含まれている場合の半導体記憶装置２０内の信号の時間推移を示すタイムチャートである。なお、ここでは、図２と同様に、書き込みコマンド（Ｏｐｅｒａｔｉｏｎ）がメモリコントローラ１０から入力された場合を一例として説明する。
先ず、半導体記憶装置２０は、コマンド（Ｏｐｅｒａｔｉｏｎ）、アドレス（Ａｄｄｒｅｓｓ）及び第１検査データ（ＣｈｅｃｋＡ）をメモリコントローラ１０から受信すると、第１検査データ（ＣｈｅｃｋＡ）を用いてコマンド（Ｏｐｅｒａｔｉｏｎ）及びアドレス（Ａｄｄｒｅｓｓ）のエラー検出を行う。そして、半導体記憶装置２０は、エラーが検出された場合に、コマンド（Ｏｐｅｒａｔｉｏｎ）及びアドレス（Ａｄｄｒｅｓｓ）の何れかにエラーが検出されたことを示す第２応答情報（ＲｅｐｌｙＡ（ＮＧ））をメモリコントローラ１０に送信する。なお、この場合、半導体記憶装置２０は、アドレス（Ａｄｄｒｅｓｓ）に対応するワード線及びビット線の活性化を行わない。
一方、メモリコントローラ１０は、第２応答情報（ＲｅｐｌｙＡ（ＮＧ））を受信すると、コマンド（Ｏｐｅｒａｔｉｏｎ）、アドレス（Ａｄｄｒｅｓｓ）及び第１検査データ（ＣｈｅｃｋＡ）を半導体記憶装置２０に再送信する。
半導体記憶装置２０は、メモリコントローラ１０から再送信されたコマンド（Ｏｐｅｒａｔｉｏｎ）、アドレス（Ａｄｄｒｅｓｓ）及び第１検査データ（ＣｈｅｃｋＡ）を受信すると、第１検査データ（ＣｈｅｃｋＡ）を用いてコマンド（Ｏｐｅｒａｔｉｏｎ）及びアドレス（Ａｄｄｒｅｓｓ）のエラー検出を行う。そして、半導体記憶装置２０は、エラーが検出されなかった場合に、コマンド（Ｏｐｅｒａｔｉｏｎ）及びアドレス（Ａｄｄｒｅｓｓ）にエラーが検出されなかったことを示す第１応答情報（ＲｅｐｌｙＡ（ＯＫ））をメモリコントローラ１０に送信する。なお、これ以降の半導体記憶装置２０の動作は、図２に示した例と同様である。
このように、コマンド（Ｏｐｅｒａｔｉｏｎ）及びアドレス（Ａｄｄｒｅｓｓ）にエラーが検出された場合にメモリコントローラ１０がコマンド（Ｏｐｅｒａｔｉｏｎ）及びアドレス（Ａｄｄｒｅｓｓ）を半導体記憶装置２０に再送信することによって、半導体記憶装置２０は、誤った動作を開始せず、アクセスを最初から再開することが可能になる。
図４を参照して、本実施形態における半導体記憶装置２０の動作の他の一例について説明する。図４は、データにエラーが含まれている場合の半導体記憶装置内の信号の時間推移を示すタイムチャートである。なお、ここでは、図２及び図３と同様に、書き込みコマンド（Ｏｐｅｒａｔｉｏｎ）がメモリコントローラ１０から入力された場合を一例として説明する。
先ず、半導体記憶装置２０は、コマンド（Ｏｐｅｒａｔｉｏｎ）、アドレス（Ａｄｄｒｅｓｓ）及び第１検査データ（ＣｈｅｃｋＡ）をメモリコントローラ１０から受信すると、第１検査データ（ＣｈｅｃｋＡ）を用いてコマンド（Ｏｐｅｒａｔｉｏｎ）及びアドレス（Ａｄｄｒｅｓｓ）のエラー検出を行う。なお、半導体記憶装置２０は、チップセレクト信号／ＣＥがネゲート（ハイレベル）からアサート（ローレベル）に変化した場合に、信号ｂｕｓｙをアサート（ハイレベル）する。
また、半導体記憶装置２０は、第１応答情報（ＲｅｐｌｙＡ（ＯＫ））をメモリコントローラ１０に送信した後に第２検査データ（ＣｈｅｃｋＤ）及び書き込みデータ（Ｄａｔａ）を受信すると、第２検査データ（ＣｈｅｃｋＤ）を用いて書き込みデータ（Ｄａｔａ）のエラー検出を行う。また、半導体記憶装置２０は、上述したように、書き込みデータ（Ｄａｔａ）の書き込みを行う。
ここで、書き込みデータ（Ｄａｔａ）にエラーが検出された場合、半導体記憶装置２０は、チップセレクト信号／ＣＥがネゲート（ハイレベル）されると、書き込みデータにエラーが検出されたことを示す第４応答情報（ＲｅｐｌｙＤ（ＮＧ））をメモリコントローラ１０に送信する。なお、この場合、半導体記憶装置２０は、信号ｗｌ及び信号ｂｕｓｙの各々をアサートされた状態で維持する。
一方、メモリコントローラ１０は、第４応答情報（ＲｅｐｌｙＤ（ＮＧ））を受信すると、第２検査データ（ＣｈｅｃｋＤ）及び書き込みデータ（Ｄａｔａ）を半導体記憶装置２０に再送信する。
半導体記憶装置２０は、メモリコントローラ１０から再送信された第２検査データ（ＣｈｅｃｋＤ）及び書き込みデータ（Ｄａｔａ）を受信すると、第２検査データ（ＣｈｅｃｋＤ）を用いて書き込みデータ（Ｄａｔａ）のエラー検出を行う。また、半導体記憶装置２０は、書き込みデータ（Ｄａｔａ）の書き込みを再度行う。そして、書き込みデータ（Ｄａｔａ）にエラーが検出されなかった場合、半導体記憶装置２０は、書き込みデータ（Ｄａｔａ）にエラーが検出されなかったことを示す第３応答情報（ＲｅｐｌｙＤ（ＯＫ））をメモリコントローラ１０に送信する。また、半導体記憶装置２０は、信号ｗｌ及び信号ｂｕｓｙの各々をネゲート（ローレベル）する。
このようにして、本実施形態に係るメモリシステムによれば、読み出し又は書き込みされるデータ（Ｄａｔａ）にエラーが含まれている状態が維持されるのを抑制することができる。
また、本実施形態に係るメモリシステムによれば、データ（Ｄａｔａ）にエラーが検出された場合であっても、半導体記憶装置２０が、当該データ（Ｄａｔａ）が再送信されるのを待機することによって、当該データ（Ｄａｔａ）の書き込みに関するアクセスを継続して行うことが可能になる。また、半導体記憶装置２０は、データ（Ｄａｔａ）の再送信を待機する間、信号ｗｌをアサートされた状態で維持することによって、例えばコマンド及びアドレスが再送信された場合にセンスアンプを活性化するまでの待ち時間（レイテンシ）が不要になることから、動作時間を短縮することができる。
なお、本実施形態では、データ（Ｄａｔａ）にエラーが検出された場合にデータ（Ｄａｔａ）のみが再送信される場合を一例として説明したが、本発明はこの場合に限られない。例えば、コマンド（Ｏｐｅｒａｔｉｏｎ）が再送信されてもよいし、ロウアドレス信号ｒａ及び／又はカラムアドレス信号ｃａに対応するアドレス（Ａｄｄｒｅｓｓ）が再送信されてもよいし、コマンド（Ｏｐｅｒａｔｉｏｎ）及びアドレス（Ａｄｄｒｅｓｓ）が再送信されてもよい。
さらに、本実施形態に係るメモリシステムによれば、データ（Ｄａｔａ）にエラーが検出された場合に、メモリコントローラ１０がデータ（Ｄａｔａ）を再送信することによって、当該データ（Ｄａｔａ）の書き込みを再度行うことができる。
図５を参照して、本実施形態における半導体記憶装置２０の動作の他の一例について説明する。図５は、データの再送信を待機中に所定時間が経過した場合の半導体記憶装置内の信号の時間推移を示すタイムチャートである。なお、ここでは、図２～図４と同様に、書き込みコマンド（Ｏｐｅｒａｔｉｏｎ）がメモリコントローラ１０から入力された場合を一例として説明する。
先ず、半導体記憶装置２０は、書き込みデータ（Ｄａｔａ）にエラーが検出された場合に、チップセレクト信号／ＣＥがネゲート（ハイレベル）されると、書き込みデータにエラーが検出されたことを示す第４応答情報（ＲｅｐｌｙＤ（ＮＧ））をメモリコントローラ１０に送信する。なお、書き込みデータ（Ｄａｔａ）にエラーが検出されるまでの半導体記憶装置２０の動作は、図４を参照して説明した例と同様である。
ここで、半導体記憶装置２０は、第４応答情報（ＲｅｐｌｙＤ（ＮＧ））をメモリコントローラ１０に送信してから所定時間が経過するまでの間に、第２検査データ（ＣｈｅｃｋＤ）及び書き込みデータ（Ｄａｔａ）をメモリコントローラ１０から受信しなかった場合、信号ｗｌ及び信号ｂｕｓｙの各々をネゲート（ローレベル）してもよい。これにより、書き込みデータ（Ｄａｔａ）の再送信の待機状態が解除される。なお、半導体記憶装置２０は、内蔵されたタイマ回路（図示省略）等を用いて経過時間を計測してもよい。
このようにして、本実施形態に係るメモリシステムによれば、半導体記憶装置２０は、データ（Ｄａｔａ）が再送信されなかった場合に、当該データ（Ｄａｔａ）の再送信を待機するのを解除することによって、別の読み出し又は書き込みアクセスを処理することが可能になる。
次に、図６を参照して、半導体記憶装置２０の動作フローの一例を説明する。半導体記憶装置２０は、待機状態（スタンバイ）において、チップセレクト信号／ＣＥがアサート（ローレベル）され、コマンド（Ｏｐｅｒａｔｉｏｎ）、アドレス（Ａｄｄｒｅｓｓ）及び第１検査データ（ＣｈｅｃｋＡ）が入力されると、第１検査データ（ＣｈｅｃｋＡ）を用いてコマンド（Ｏｐｅｒａｔｉｏｎ）及びアドレス（Ａｄｄｒｅｓｓ）のエラーチェックを行う（ステップＳ１００）。そして、半導体記憶装置２０は、エラーが検出された場合に（ステップＳ１０１：ＹＥＳ）、第２応答情報（ＲｅｐｌｙＡ（ＮＧ））をメモリコントローラ１０に出力し、待機状態に移行する。また、半導体記憶装置２０は、エラーが検出されなかった場合に（ステップＳ１０１：ＮＯ）、第１応答情報（ＲｅｐｌｙＡ（ＯＫ））をメモリコントローラ１０に出力し、アクティブ状態（アクティブ）に移行する。
半導体記憶装置２０は、アクティブ状態（アクティブ）に移行すると、メモリセルアレイ２９の活性化（ワード線及びビット線の活性化）を行う（ステップＳ１０２）。
次に、半導体記憶装置２０は、コマンド（Ｏｐｅｒａｔｉｏｎ）及びアドレス（Ａｄｄｒｅｓｓ）に基づいて読み出し又は書き込みアクセスを行う（ステップＳ１０３）。ここで、書き込みアクセスの場合、半導体記憶装置２０は、第２検査データ（ＣｈｅｃｋＤ）及び書き込みデータ（Ｄａｔａ）を受信した後に、書き込みアクセスを行う。
また、半導体記憶装置２０は、第２検査データ（ＣｈｅｃｋＤ）を用いてデータ（Ｄａｔａ）のエラーチェックを行う（ステップＳ１０４）。
ここで、データ（Ｄａｔａ）にエラーが検出された場合（ステップＳ１０５：Ｙｅｓ）、半導体記憶装置２０は、第４応答情報（ＲｅｐｌｙＤ（ＮＧ））をメモリコントローラ１０に出力し、データ（Ｄａｔａ）の再送信を待機する状態に移行する。そして、チップセレクト信号／ＣＥがアサート（ローレベル）されると、半導体記憶装置２０は、ステップＳ１０３の処理に移行する。また、半導体記憶装置２０は、データ（Ｄａｔａ）の再送信を待機する状態において所定時間が経過した場合、後述するステップＳ１０６の処理に移行する。
データ（Ｄａｔａ）にエラーが検出されなかった場合（ステップＳ１０５：Ｎｏ）、半導体記憶装置２０は、第３応答情報（ＲｅｐｌｙＤ（ＯＫ））をメモリコントローラ１０に出力し、メモリセルアレイ２９の非活性化（ワード線及びビット線の非活性化）を行い（ステップＳ１０６）、待機状態に移行する。
上述したように、本実施形態のメモリシステムによれば、メモリコントローラ１０は、コマンド（Ｏｐｅｒａｔｉｏｎ）及びアドレス（Ａｄｄｒｅｓｓ）にエラーが検出されなかったことを示す第１応答情報（ＲｅｐｌｙＡ（ＯＫ））を半導体記憶装置２０から受信した場合に、当該アドレス（Ａｄｄｒｅｓｓ）に対して読み出し又は書き込みされるデータ（Ｄａｔａ）を半導体記憶装置２０との間で送信又は受信することが可能になる。これにより、コマンドパケットの伝送中にコマンド（Ｏｐｅｒａｔｉｏｎ）の内容やアドレス（Ａｄｄｒｅｓｓ）が変更されることによって不適切なアクセスが行われるのを抑制することが可能になるので、半導体記憶装置２０に対して適切にアクセスすることができる。
また、本実施形態のメモリシステムによれば、疑似スタティックランダムアクセスメモリに対して適切にアクセスすることができる。
（第２実施形態）
以下、本発明の第２実施形態について説明する。本実施形態のメモリシステムは、半導体記憶装置２０が、インタリーブ方式でアクセスされる複数のバンクを備える点において第１実施形態と異なっている。以下、第１実施形態と異なる構成について説明する。
図７及び図８を参照して、本実施形態における半導体記憶装置２０の動作の一例について説明する。図７及び図８は、半導体記憶装置２０内の信号の時間推移を示すタイムチャートである。なお、図７（ａ）及び図７（ｂ）に示すタイムチャートは、図７（ａ）の後に図７（ｂ）が続く連続的な時間推移を示しており、図８（ａ）及び図８（ｂ）についても同様である。また、図に示す例では、半導体記憶装置２０が、２つのバンク（ＢＮＫ０及びＢＮＫ１）を備えている場合を一例として説明する。
図７に示すように、本実施形態における半導体記憶装置２０では、一方のバンク（ＢＮＫ０）に対するコマンド（Ｏｐｅｒａｔｉｏｎ（ＢＮＫ０））、アドレス（Ａｄｄｒｅｓｓ（ＢＮＫ０））及び第１検査データ（ＣｈｅｃｋＡ（ＢＮＫ０））が入力されてからデータ（Ｄａｔａ（ＢＮＫ０））が入力又は出力されるまでのレイテンシの間に、他方のバンク（ＢＮＫ１）に対するアクセスが行われるように構成されている。
上述した第１実施形態と同様に、一方のバンク（ＢＮＫ０）に対するコマンド（Ｏｐｅｒａｔｉｏｎ（ＢＮＫ０））及びアドレス（Ａｄｄｒｅｓｓ（ＢＮＫ０））にエラーが検出されなかった場合、半導体記憶装置２０は、アドレス（Ａｄｄｒｅｓｓ（ＢＮＫ０，ｒｏｗ＝Ｒｍ（Ｒｍはロウアドレスを示しており、ｍは整数である）））に対応するワード線ｗｌ（ＢＮＫ０）をアサート（ハイレベル）する。
また、半導体記憶装置２０は、一方のバンク（ＢＮＫ０）に対するアクセスのレイテンシ（レイテンシ（ＢＮＫ０））の間に、他方のバンク（ＢＮＫ１）に対するアクセスを行う。ここで、半導体記憶装置２０は、他方のバンク（ＢＮＫ１）に対するアクセスにおいて、他方のバンク（ＢＮＫ１）に対するアクセスのレイテンシの前に受信したアドレス（Ａｄｄｒｅｓｓ（ＢＮＫ１，ｒｏｗ＝Ｒｉ（Ｒｉはロウアドレスを示しており、ｉは整数である）））に対応するデータ（Ｄａｔａ（ＢＮＫ１））の読み出し又は書き込みを行う。そして、半導体記憶装置２０は、データ（Ｄａｔａ（ＢＮＫ１））にエラーが検出されなかった場合（ＲｅｐｌｙＤ（ＢＮＫ１）が“ＯＫ”の場合）に、他方のバンク（ＢＮＫ１）に対する次のアクセスのコマンド（Ｏｐｅｒａｔｉｏｎ（ＢＮＫ１））及びアドレス（Ａｄｄｒｅｓｓ（ＢＮＫ１，ｒｏｗ＝Ｒｊ（Ｒｊはロウアドレスを示しており、ｊは整数である）））を受信する。このとき、半導体記憶装置２０は、アドレス（Ａｄｄｒｅｓｓ（ＢＮＫ１，ｒｏｗ＝Ｒｊ））に対応するワード線ｗｌ（ＢＮＫ１）をアサート（ハイレベル）する。
次に、半導体記憶装置２０は、他方のバンク（ＢＮＫ１）に対するアクセスのレイテンシ（レイテンシ（ＢＮＫ１））の間に、一方のバンク（ＢＮＫ０）に対するアクセスを行う。ここで、半導体記憶装置２０は、一方のバンク（ＢＮＫ０）に対するアクセスにおいて、一方のバンク（ＢＮＫ０）に対するアクセスのレイテンシの前に受信したアドレス（Ａｄｄｒｅｓｓ（ＢＮＫ０，ｒｏｗ＝Ｒｍ））に対応するデータ（Ｄａｔａ（ＢＮＫ０））の読み出し又は書き込みを行う。そして、半導体記憶装置２０は、データ（Ｄａｔａ（ＢＮＫ０））にエラーが検出されなかった場合（ＲｅｐｌｙＤ（ＢＮＫ０）が“ＯＫ”の場合）に、一方のバンク（ＢＮＫ０）に対する次のアクセスのコマンド（Ｏｐｅｒａｔｉｏｎ（ＢＮＫ０））及びアドレス（Ａｄｄｒｅｓｓ（ＢＮＫ０，ｒｏｗ＝Ｒｎ（Ｒｎはロウアドレスを示しており、ｎは整数である）））を受信する。このとき、半導体記憶装置２０は、アドレス（Ａｄｄｒｅｓｓ（ＢＮＫ０，ｒｏｗ＝Ｒｎ））に対応するワード線ｗｌ（ＢＮＫ０）をアサート（ハイレベル）する。
なお、図８に示すように、一方のバンク（ＢＮＫ０）に対するアクセスにおいて、データ（Ｄａｔａ（ＢＮＫ０））にエラーが検出された場合（ＲｅｐｌｙＤ（ＢＡＮＫ０）が“ＮＧ”の場合）、半導体記憶装置２０は、エラーが検出されないデータ（Ｄａｔａ（ＢＮＫ０））を受信した後に、次のアクセスのコマンド（Ｏｐｅｒａｔｉｏｎ（ＢＮＫ０））及びアドレス（Ａｄｄｒｅｓｓ（ＢＮＫ０，ｒｏｗ＝Ｒｎ））を受信するまで、他方のバンク（ＢＮＫ１）に対するアクセスのレイテンシ（レイテンシ（ＢＮＫ１））を延長してもよい。
上述したように、本実施形態のメモリシステムによれば、複数のバンクに対するアクセスを同時に並行して行うことが可能になるので、半導体記憶装置２０に対するアクセスを高速化することができる。
（第３実施形態）
以下、本発明の第３実施形態について説明する。本実施形態のメモリシステムは、半導体記憶装置２０が、メモリセルのリフレッシュを実行するためのリフレッシュ要求を内部で生成するように構成されている点において上記各実施形態と異なっている。以下、上記各実施形態と異なる構成について説明する。
本実施形態において、半導体記憶装置２０は、リフレッシュ要求信号が生成されてからリフレッシュが実行されるまでの間にメモリコントローラ１０から受信したコマンド（Ｏｐｅｒａｔｉｏｎ）、アドレス（Ａｄｄｒｅｓｓ）及びデータ（Ｄａｔａ）のうち何れかにエラーが検出された場合に、コマンド（Ｏｐｅｒａｔｉｏｎ）、アドレス（Ａｄｄｒｅｓｓ）及びデータ（Ｄａｔａ）のうち何れかがメモリコントローラ１０から再送信されることによってエラーが検出されなくなるまでリフレッシュの実行を停止するように構成されている。
図９を参照して、本実施形態における半導体記憶装置２０の動作の一例について説明する。図９は、半導体記憶装置２０内の信号の時間推移を示すタイムチャートである。なお、ここでは、書き込みコマンド（Ｏｐｅｒａｔｉｏｎ）がメモリコントローラ１０から入力された場合を一例として説明する。
先ず、半導体記憶装置２０は、チップセレクト信号／ＣＥがネゲート（ハイレベル）からアサート（ローレベル）に変化した場合に、信号ｂｕｓｙをアサート（ハイレベル）する。ここで、半導体記憶装置２０は、コマンド（Ｏｐｅｒａｔｉｏｎ）、アドレス（Ａｄｄｒｅｓｓ）及び第１検査データ（ＣｈｅｃｋＡ）を受信している間に内部でリフレッシュ要求信号ｒｅｆｒｅｑを生成（アサート）した場合に、リフレッシュの実行を待機するための信号ｒｅｆｗａｉｔをアサート（ハイレベル）する。なお、リフレッシュ要求信号ｒｅｆｒｅｑ及び信号ｒｅｆｗａｉｔは、例えば、半導体記憶装置２０のコマンド制御部２２によって生成されてもよい。
そして、半導体記憶装置２０は、コマンド（Ｏｐｅｒａｔｉｏｎ）及びアドレス（Ａｄｄｒｅｓｓ）にエラーが検出された場合に、エラーが検出されたことを示す第２応答情報（ＲｅｐｌｙＡ（ＮＧ））をメモリコントローラ１０に送信する。
次に、半導体記憶装置２０は、メモリコントローラ１０から再送信されたコマンド（Ｏｐｅｒａｔｉｏｎ）及びアドレス（Ａｄｄｒｅｓｓ）にエラーが検出されなかった場合に、書き込みデータ（Ｄａｔａ）をメモリコントローラ１０から受信し、受信した書き込みデータ（Ｄａｔａ）の書き込みを行う。
そして、半導体記憶装置２０は、書き込みデータ（Ｄａｔａ）にエラーが検出されなかった場合（第３応答情報（ＲｅｐｌｙＤ（ＯＫ））がメモリコントローラ１０に送信される場合）に、信号ｒｅｆｗａｉｔをネゲート（ローレベル）する。また、半導体記憶装置２０は、信号ｒｅｆｗａｉｔがネゲート（ローレベル）されると、リフレッシュを実行する。具体的に説明すると、半導体記憶装置２０は、リフレッシュの対象となるワード線を活性化するために、信号ｗｌｏｎをアサート（ハイレベル）するとともに信号ｗｌをアサート（ハイレベル）する。また、半導体記憶装置２０は、リフレッシュを実行するためにビット線を活性化するための信号ｂｌをアサート（ハイレベル）する。そして、半導体記憶装置２０は、リフレッシュを実行する。なお、半導体記憶装置２０は、リフレッシュが終了すると、信号ｗｌｏｆｆをアサート（ハイレベル）するとともに信号ｗｌをネゲート（ローレベル）する。
なお、図において説明を省略したが、半導体記憶装置２０は、データ（Ｄａｔａ）にエラーが検出された場合、メモリコントローラ１０から送信されたデータ（Ｄａｔａ）にエラーが検出されなくなるまでリフレッシュの実行を待機（信号ｒｅｆｗａｉｔをアサート（ハイレベル））してもよい。
このように、本実施形態によれば、コマンド（Ｏｐｅｒａｔｉｏｎ）、アドレス（Ａｄｄｒｅｓｓ）及びデータ（Ｄａｔａ）のうち何れかにエラーが検出されなくなるまでリフレッシュの実行が停止されることによって、リフレッシュが実行されることに起因するアクセスの遅延を抑制することが可能になる。
なお、第３実施形態の変形例として、半導体記憶装置２０は、リフレッシュ要求信号ｒｅｆｒｅｑが生成されてからリフレッシュが実行されるまでの間にメモリコントローラ１０から受信したコマンド（Ｏｐｅｒａｔｉｏｎ）、アドレス（Ａｄｄｒｅｓｓ）及びデータ（Ｄａｔａ）のうち何れかにエラーが検出された場合に、リフレッシュが実行されることを示す第５応答情報をメモリコントローラ１０に送信し、リフレッシュを実行するように構成されてもよい。
図１０を参照して、変形例における半導体記憶装置２０の動作の一例について説明する。図１０は、半導体記憶装置２０内の信号の時間推移を示すタイムチャートである。なお、ここでは、書き込みコマンド（Ｏｐｅｒａｔｉｏｎ）がメモリコントローラ１０から入力された場合を一例として説明する。
先ず、半導体記憶装置２０は、チップセレクト信号／ＣＥがネゲート（ハイレベル）からアサート（ローレベル）に変化した場合に、信号ｂｕｓｙをアサート（ハイレベル）する。ここで、半導体記憶装置２０は、コマンド（Ｏｐｅｒａｔｉｏｎ）、アドレス（Ａｄｄｒｅｓｓ）及び第１検査データ（ＣｈｅｃｋＡ）を受信している間に内部でリフレッシュ要求信号ｒｅｆｒｅｑを生成（アサート）した場合に、リフレッシュの実行を待機するための信号ｒｅｆｗａｉｔをアサート（ハイレベル）する。
そして、半導体記憶装置２０は、コマンド（Ｏｐｅｒａｔｉｏｎ）及びアドレス（Ａｄｄｒｅｓｓ）にエラーが検出された場合に、エラーが検出されたことを示す第２応答情報（ＲｅｐｌｙＡ（ＮＧ））をメモリコントローラ１０に送信する。ここで、第２応答情報（ＲｅｐｌｙＡ（ＮＧ））には、リフレッシュが実行されることを示す第５応答情報（図において、“Ｒｅｆ ｎｅｘｔ”として示す）が含まれてもよい。
一方、メモリコントローラ１０は、第５応答情報（“Ｒｅｆ ｎｅｘｔ”）を含む第２応答情報（ＲｅｐｌｙＡ（ＮＧ））を受信した場合に、半導体記憶装置２０内でリフレッシュが実行されていることを考慮して、所定時間が経過するまで、次のアクセスにおけるコマンド（Ｏｐｅｒａｔｉｏｎ）、アドレス（Ａｄｄｒｅｓｓ）及び第１検査データ（ＣｈｅｃｋＡ）の送信を待機してもよい。
次に、半導体記憶装置２０は、信号ｂｕｓｙを一度ネゲート（ローレベル）し、その後にアサート（ハイレベル）する。また、半導体記憶装置２０は、信号ｂｕｓｙがネゲート（ローレベル）されたことに応じてリフレッシュの実行を開始し、信号ｒｅｆｗａｉｔをネゲート（ローレベル）する。
そして、半導体記憶装置２０は、リフレッシュの実行が終了した後に、次のアクセスにおける処理を行う。
このように、本変形例によれば、コマンド（Ｏｐｅｒａｔｉｏｎ）、アドレス（Ａｄｄｒｅｓｓ）及びデータ（Ｄａｔａ）のうち何れかにエラーが検出された場合にリフレッシュが実行されることによって、例えば、コマンド（Ｏｐｅｒａｔｉｏｎ）、アドレス（Ａｄｄｒｅｓｓ）及びデータ（Ｄａｔａ）のうち何れかの再送信が繰り返し行われる間にリフレッシュが実行されないことに起因して半導体記憶装置２０の記憶情報が失われるのを抑制することが可能になる。
以上説明した各実施形態は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記各実施形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。
例えば、上述した実施形態では、半導体記憶装置２０がｐＳＲＡＭである場合を一例として説明したが、本発明はこの場合に限られない。例えば、半導体記憶装置２０は、ＤＲＡＭであってもよいし、フラッシュメモリであってもよいし、他の半導体記憶装置であってもよい。
また、上述した実施形態では、メモリコントローラ１０が書き込みコマンド（Ｏｐｅｒａｔｉｏｎ（Ｗｒｉｔｅ））を半導体記憶装置２０に送信する場合を一例として説明したが、メモリコントローラ１０が読み出しコマンド（Ｏｐｅｒａｔｉｏｎ）を半導体記憶装置２０に送信する場合においても、上述した実施形態と同様の作用効果が得られる。
例えば、半導体記憶装置２０（メモリコントローラ１０及び半導体記憶装置２０のうち一方）は、読み出しデータと、読み出しデータのエラー検出用の第２検査データ（ＣｈｅｃｋＤ）と、をメモリコントローラ１０（メモリコントローラ１０及び半導体記憶装置２０のうち他方）に送信してもよい。また、メモリコントローラ１０は、読み出しデータと、第２検査データ（ＣｈｅｃｋＤ）と、を受信した場合に、第２検査データ（ＣｈｅｃｋＤ）を用いて読み出しデータのエラー検出を行い、読み出しデータにエラーが検出されなかった場合に、読み出しデータにエラーが検出されなかったことを示す第３応答情報（ＲｅｐｌｙＤ（ＯＫ））を半導体記憶装置２０に送信してもよい。この場合、半導体記憶装置２０は、第３応答情報（ＲｅｐｌｙＤ（ＯＫ））を受信することによって、読み出しされるデータがメモリコントローラ１０に適切に到達していることを確認することができる。
また、上記の場合において、メモリコントローラ１０（メモリコントローラ１０及び半導体記憶装置２０のうち他方）は、データにエラーが検出された場合に、データにエラーが検出されたことを示す第４応答情報（ＲｅｐｌｙＤ（ＮＧ））を半導体記憶装置２０（メモリコントローラ１０及び半導体記憶装置２０のうち一方）に送信し、半導体記憶装置２０からデータが再送信されるのを所定時間が経過するまで待機してもよい。この場合、データにエラーが検出された場合であっても、メモリコントローラ１０が、当該データが再送信されるのを待機することによって、当該データの読み出しに関するアクセスを継続して行うことが可能になる。これにより、例えば、このデータの読み出しに関するアクセスが最初から再開される場合（コマンド及びアドレスが再送信される場合）と比較して、アクセス効率を高めることができる。
さらにまた、上記の場合において、半導体記憶装置２０（メモリコントローラ１０及び半導体記憶装置２０のうち一方）は、第４応答情報（ＲｅｐｌｙＤ（ＮＧ））を受信した場合に、データと、データに対応する第２検査データ（ＣｈｅｃｋＤ）と、をメモリコントローラ１０（メモリコントローラ１０及び半導体記憶装置２０のうち他方）に再送信してもよい。これにより、データにエラーが検出された場合に、半導体記憶装置２０がデータを再送信することによって、当該データの読み出しを再度行うことができる。
また、上記の場合において、メモリコントローラ１０（メモリコントローラ１０及び半導体記憶装置２０のうち他方）は、所定時間が経過するまで半導体記憶装置２０（メモリコントローラ１０及び半導体記憶装置２０のうち一方）からデータが再送信されなかった場合に、データの再送信を待機するのを解除してもよい。この場合、メモリコントローラ１０は、データが再送信されなかった場合に、当該データの再送信を待機するのを解除することによって、別の読み出し又は書き込みアクセスを処理することが可能になる。これにより、アクセスの処理効率を向上させることができる。
さらに、上記実施形態では、第１検査データ（ＣｈｅｃｋＡ）がコマンド（Ｏｐｅｒａｔｉｏｎ）及びアドレス（Ａｄｄｒｅｓｓ）と分けられた状態で送信される場合を一例として説明したが、本発明は、この場合に限られない。図１１に、コマンド（Ｏｐｅｒａｔｉｏｎ）及びアドレス（Ａｄｄｒｅｓｓ）のビット割り当ての一例を示す。なお、ここでは、半導体記憶装置２０がｐＳＲＡＭである場合を想定している。
図１１に示す例では、外部クロック信号ＣＬＫの立ち上がりエッジ及び立ち下がりエッジ毎に８ビットのアドレスデータ信号ＡＤＱ［７］～ＡＤＱ［０］が入力される。ここで、１番目の外部クロック信号ＣＬＫの立ち上がりエッジで入力されるアドレスデータ信号ＡＤＱ［７］～ＡＤＱ［５］においてコマンド（Ｏｐｅｒａｔｉｏｎ）が構成されており、１番目の外部クロック信号ＣＬＫから３番目の外部クロック信号ＣＬＫにおいて入力されるアドレスデータ信号ＡＤＱにおいてアドレス（Ａｄｄｒｅｓｓ［３１］～Ａｄｄｒｅｓｓ［０］）が構成されている。なお、３番目の外部クロック信号ＣＬＫの立ち上がりエッジにおいて入力されるアドレスデータ信号ＡＤＱ［７］～ＡＤＱ［０］と、３番目の外部クロック信号ＣＬＫの立ち下がりエッジにおいて入力されるアドレスデータ信号ＡＤＱ［７］～ＡＤＱ［３］と、は予約済（Ｒｅｓｅｒｖｅｄ）領域となっているが、未使用の領域である。そこで、この予約済領域の少なくとも一部を用いて、第１検査データ（ＣｈｅｃｋＡ）が構成されてもよい。これにより、半導体記憶装置２０は、第１検査データ（ＣｈｅｃｋＡ）を、アドレス（Ａｄｄｒｅｓｓ）と同時に受信することが可能になる。また、第１検査データ（ＣｈｅｃｋＡ）は、４番目以降の外部クロック信号ＣＬＫの立ち上がりエッジ又は立ち下がりエッジにおいて入力されるアドレスデータ信号ＡＤＱにおいて構成されてもよい。
なお、図１１に示す例において、データストローブ信号ＲＷＤＳは、リフレッシュが実行されることを示す第５応答情報を表すように構成されてもよい。例えば、データストローブ信号ＲＷＤＳがハイレベル（Ｈ）の場合、リフレッシュが実行されることを示す第５応答情報（“Ｒｅｆ ｎｅｘｔ”）を表してもよい。一方、データストローブ信号ＲＷＤＳがローレベル（Ｌ）の場合、アドレスデータ信号ＡＤＱが直ちに送受信可能であることを示す信号（“Ｉｍｍｅｄｉａｔｅ”）を表してもよい。
さらに、図１２に示すように、データストローブ信号ＲＷＤＳは、第１応答情報（ＲｅｐｌｙＡ（ＯＫ））又は第２応答情報（ＲｅｐｌｙＡ（ＮＧ））を表すように構成されてもよい。例えば、４番目の外部クロック信号ＣＬＫの立ち上がりエッジにおいてデータストローブ信号ＲＷＤＳの論理レベル（ハイレベル又はローレベル）が維持されている場合（“ｋｅｐｔ”）、データストローブ信号ＲＷＤＳは、第１応答情報（ＲｅｐｌｙＡ（ＯＫ））を表してもよい。一方、４番目の外部クロック信号ＣＬＫの立ち上がりエッジにおいてデータストローブ信号ＲＷＤＳの論理レベル（ハイレベル又はローレベル）が反転した場合（“ｉｎｖｅｒｔｅｄ”）、データストローブ信号ＲＷＤＳは、第２応答情報（ＲｅｐｌｙＡ（ＮＧ））を表してもよい。なお、例えば、５番目以降の外部クロック信号ＣＬＫの立ち上がりエッジ又は立ち下がりエッジにおけるデータストローブ信号ＲＷＤＳの状態に応じて、第１応答情報（ＲｅｐｌｙＡ（ＯＫ））又は第２応答情報（ＲｅｐｌｙＡ（ＮＧ））が表されてもよい。
また、図１に示すメモリコントローラ１０及び半導体記憶装置２０の構成は一例であり、適宜変更されてもよいし、他の様々な構成が採用されてもよい。
１０…メモリコントローラ
１１…要求制御部
１２…シーケンス制御部
１２ａ…シリアライザ・デシリアライザ（ＳｅｒＤｅｓ）
１２ｂ…エラー制御部
２０…半導体記憶装置
２１…シーケンス制御部
２１ａ…シリアライザ・デシリアライザ（ＳｅｒＤｅｓ）
２１ｂ…エラー制御部
２２…コマンド制御部
２３…アドレス制御部
２４…ワード線制御部
２５…カラム制御部
２６…データ制御部
２７…データバス制御部
２８…センスアンプ
２９…メモリセルアレイ

Claims (14)

  1. メモリコントローラと、
    半導体記憶装置と、を備え、
    前記メモリコントローラは、
    コマンド及びアドレスと、前記コマンド及び前記アドレスのエラー検出用の第１検査データと、を前記半導体記憶装置に送信することであって、前記コマンドは、前記半導体記憶装置に対する書き込み又は読み出し要求を実行するためのコマンドである、ことと、
    前記コマンド及び前記アドレスにエラーが検出されなかったことを示す第１応答情報を前記半導体記憶装置から受信した場合に、前記コマンドに基づいて前記アドレスに対して読み出し又は書き込みされるデータを前記半導体記憶装置との間で送信又は受信することと、
    を行うように構成されており、
    前記半導体記憶装置は、
    前記コマンド及び前記アドレスと、前記第１検査データと、を前記メモリコントローラから受信した場合に、前記第１検査データを用いて前記コマンド及び前記アドレスのエラー検出を行い、前記コマンド及び前記アドレスにエラーが検出されなかった場合に前記第１応答情報を前記メモリコントローラに送信することと、
    前記コマンド及び前記アドレスにエラーが検出されなかった場合に、前記コマンドに基づいて前記アドレスに対して読み出し又は書き込みされるデータを前記メモリコントローラとの間で送信又は受信することと、
    を行うように構成されており、
    前記メモリコントローラは、
    前記半導体記憶装置に対する書き込み要求をホスト装置から受信すると、前記メモリコントローラから前記半導体記憶装置に送信されるアドレスデータ信号の転送方式をシリアル転送方式からパラレル転送方式に変換するための第１変換信号を生成し、前記半導体記憶装置に対する読み出し要求を前記ホスト装置から受信すると、前記半導体記憶装置から前記メモリコントローラに送信されるアドレスデータ信号の転送方式をパラレル転送方式からシリアル転送方式に変換するための第２変換信号を生成する要求制御部と、
    前記第１変換信号及び前記第２変換信号に基づいて、前記アドレスデータ信号の転送方式を、シリアル転送方式とパラレル転送方式との間で変換する第１シーケンス制御部と、を備え、
    前記第１シーケンス制御部は、
    前記第１変換信号に基づいて前記アドレスデータ信号をデシリアライズし、前記第２変換信号に基づいて前記アドレスデータ信号をシリアライズする第１シリアライザ・デシリアライザ（ＳｅｒＤｅｓ）と、
    前記コマンド及び前記アドレスを用いて前記第１検査データを生成する第１エラー制御部と、を備え、
    前記第１ＳｅｒＤｅｓは、
    前記要求制御部が書き込み要求を受信した場合であって、前記要求制御部から前記第１変換信号が入力された場合に、書き込みコマンド及びアドレスを生成して前記第１エラー制御部に出力することと、
    生成した書き込みコマンド及びアドレスに対応する前記第１検査データが前記第１エラー制御部から入力されると、生成した書き込みコマンド及びアドレスと前記第１検査データとを前記アドレスデータ信号として前記半導体記憶装置に送信することと、
    生成した書き込みコマンド及びアドレスにエラーが検出されなかったことを示す第１応答情報を前記アドレスデータ信号として前記半導体記憶装置から受信した場合に、前記ホスト装置から受信した書き込みデータを前記第１エラー制御部に出力することと、
    を行うように構成されている、
    メモリシステム。
  2. 前記半導体記憶装置は、
    前記コマンド及び前記アドレスの何れかにエラーが検出された場合に、前記コマンド及び前記アドレスの何れかにエラーが検出されたことを示す第２応答情報を前記メモリコントローラに送信するように構成されており、
    前記メモリコントローラは、
    前記第２応答情報を前記半導体記憶装置から受信した場合に、前記コマンド及び前記アドレスを前記半導体記憶装置に再送信するように構成されている、
    請求項１に記載のメモリシステム。
  3. 前記メモリコントローラ及び前記半導体記憶装置のうち一方は、
    前記読み出し又は書き込みされるデータと、前記データのエラー検出用の第２検査データと、を前記メモリコントローラ及び前記半導体記憶装置のうち他方に送信するように構成されており、
    前記メモリコントローラ及び前記半導体記憶装置のうち他方は、
    前記データと、前記第２検査データと、を受信した場合に、前記第２検査データを用いて前記データのエラー検出を行い、前記データにエラーが検出されなかった場合に、前記データにエラーが検出されなかったことを示す第３応答情報を前記メモリコントローラ及び前記半導体記憶装置のうち一方に送信するように構成されている、
    請求項１又は２に記載のメモリシステム。
  4. 前記メモリコントローラ及び前記半導体記憶装置のうち他方は、
    前記データにエラーが検出された場合に、前記データにエラーが検出されたことを示す第４応答情報を前記メモリコントローラ及び前記半導体記憶装置のうち一方に送信することと、
    前記メモリコントローラ及び前記半導体記憶装置のうち一方から前記データが再送信されるのを所定時間が経過するまで待機することと、
    を行うように構成されている、
    請求項３に記載のメモリシステム。
  5. 前記メモリコントローラ及び前記半導体記憶装置のうち一方は、
    前記第４応答情報を受信した場合に、前記データと、前記データに対応する前記第２検査データと、を前記メモリコントローラ及び前記半導体記憶装置のうち他方に再送信するように構成されている、
    請求項４に記載のメモリシステム。
  6. 前記メモリコントローラ及び前記半導体記憶装置のうち他方は、
    前記所定時間が経過するまで前記メモリコントローラ及び前記半導体記憶装置のうち一方から前記データが再送信されなかった場合に、前記データの再送信を待機するのを解除するように構成されている、
    請求項４又は５に記載のメモリシステム。
  7. 前記半導体記憶装置は、インタリーブ方式でアクセスされる複数のバンクを備える、請求項１～６の何れかに記載のメモリシステム。
  8. 前記半導体記憶装置は、リフレッシュを実行するためのリフレッシュ要求信号を内部で生成するように構成されている場合であって、前記リフレッシュ要求信号が生成されてから前記リフレッシュが実行されるまでの間に前記メモリコントローラから受信した前記コマンド、前記アドレス及び前記データのうち何れかにエラーが検出された場合に、前記コマンド、前記アドレス及び前記データのうち何れかが前記メモリコントローラから再送信されることによって前記エラーが検出されなくなるまで前記リフレッシュの実行を停止するように構成されている、請求項１～７の何れかに記載のメモリシステム。
  9. 前記半導体記憶装置は、リフレッシュを実行するためのリフレッシュ要求信号を内部で生成するように構成されている場合であって、前記リフレッシュ要求信号が生成されてから前記リフレッシュが実行されるまでの間に前記メモリコントローラから受信した前記コマンド、前記アドレス及び前記データのうち何れかにエラーが検出された場合に、前記リフレッシュが実行されることを示す第５応答情報を前記メモリコントローラに送信し、前記リフレッシュを実行するように構成されている、請求項１～７の何れかに記載のメモリシステム。
  10. 前記半導体記憶装置は、疑似スタティックランダムアクセスメモリである、請求項１～９の何れかに記載のメモリシステム。
  11. 前記第１エラー制御部は、前記書き込みデータを用いて、前記書き込みデータのエラー検出用の第２検査データを生成するように構成されており、
    前記第１ＳｅｒＤｅｓは、前記第２検査データが前記第１エラー制御部から入力されると、前記第２検査データ及び前記書き込みデータを前記アドレスデータ信号として前記半導体記憶装置に送信するように構成されている、請求項１に記載のメモリシステム。
  12. 前記第１エラー制御部は、前記書き込みコマンド及びアドレスの何れかにエラーが検出されたことを示す第２応答情報を前記アドレスデータ信号として前記半導体記憶装置から受信した場合に、前記書き込みコマンド及びアドレスと前記第１検査データとを再送信するための信号を生成するように構成されており、
    前記第１ＳｅｒＤｅｓは、前記第２応答情報を前記アドレスデータ信号として前記半導体記憶装置から受信した場合であって、前記書き込みコマンド及びアドレスと前記第１検査データとを再送信するための信号が前記第１エラー制御部から入力された場合に、前記書き込みコマンド及びアドレスと前記第１検査データとを前記アドレスデータ信号として前記半導体記憶装置に再送信するように構成されている、請求項１又は１１に記載のメモリシステム。
  13. 前記半導体記憶装置は、前記メモリコントローラとの間で送受信される前記アドレスデータ信号の転送方式を変換する第２シーケンス制御部を備え、
    前記第２シーケンス制御部は、
    前記アドレスデータ信号をシリアライズ又はデシリアライズする第２シリアライザ・デシリアライザ（ＳｅｒＤｅｓ）と、
    前記メモリコントローラから受信した前記第１検査データを用いて前記コマンド及び前記アドレスのエラー検出を行う第２エラー制御部と、を備え、
    前記第２ＳｅｒＤｅｓは、
    前記コマンド及び前記アドレスと前記第１検査データとを前記アドレスデータ信号として前記メモリコントローラから受信した場合に、前記コマンド及び前記アドレスと前記第１検査データとをシリアル転送方式に変換して前記第２エラー制御部に出力することと、
    前記第１応答情報が前記第２エラー制御部から入力された場合に、前記第１応答情報をパラレル転送方式に変換して、前記第１応答情報を前記アドレスデータ信号としてメモリコントローラに出力し、前記コマンドの内容を示す信号を、前記コマンドに基づいて内部コマンドを生成するコマンド制御部に出力し、前記アドレスを示す信号を、前記アドレスに対応するワード線及びビット線を活性化するように制御するアドレス制御部に出力することと、
    前記第２応答情報が前記第２エラー制御部から入力された場合に、前記第２応答情報をパラレル転送方式に変換して、前記第２応答情報を前記アドレスデータ信号として前記メモリコントローラに送信することと、
    を行うように構成されている、請求項１２に記載のメモリシステム。
  14. 前記第２エラー制御部は、前記書き込みデータのエラー検出用の第２検査データを用いて前記書き込みデータのエラー検出を行うように構成されており、
    前記第２ＳｅｒＤｅｓは、
    前記書き込みデータ及び前記書き込みデータのエラー検出用の第２検査データをアドレスデータ信号として前記メモリコントローラから受信した場合に、前記書き込みデータ及び前記第２検査データを前記第２エラー制御部に出力することと、
    前記書き込みデータにエラーが検出されたことを示す第４応答情報が前記第２エラー制御部から入力された場合に、前記第４応答情報を前記アドレスデータ信号として前記メモリコントローラに送信することと、
    を行うように構成されている、請求項１３に記載のメモリシステム。
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