JP2000032085A - 信号伝送システム - Google Patents
信号伝送システムInfo
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- JP2000032085A JP2000032085A JP11004814A JP481499A JP2000032085A JP 2000032085 A JP2000032085 A JP 2000032085A JP 11004814 A JP11004814 A JP 11004814A JP 481499 A JP481499 A JP 481499A JP 2000032085 A JP2000032085 A JP 2000032085A
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Information Transfer Systems (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】
【課題】 パラレル信号伝送システムの消費電力を削減
する。 【解決手段】 モード信号Ｍにより通常伝送モード（Ｍ
＝０）が指定された場合には、各々抵抗終端された４本
の信号線Ｌ０〜Ｌ３の全てを用いたパラレル信号伝送が
実行されるように、送信ユニット１１中の４個のドライ
バ３１〜３４をロジック２１〜２４の出力で活性化させ
る。モード信号Ｍにより制限伝送モード（Ｍ＝１）が指
定された場合には、４本の信号線Ｌ０〜Ｌ３のうちの１
本の特定信号線Ｌ３のみを用いたシリアル信号伝送が実
行されるように、４個のドライバ３１〜３４のうちの特
定ドライバ３４のみをパラシリ変換回路２５の出力で活
性化させ、かつロジック２１，２２，２３の出力で不使
用ドライバ３１，３２，３３の出力インピーダンスを高
くさせることにより不使用信号線Ｌ０，Ｌ１，Ｌ２の終
端抵抗に起因した直流電流を遮断する。
する。 【解決手段】 モード信号Ｍにより通常伝送モード（Ｍ
＝０）が指定された場合には、各々抵抗終端された４本
の信号線Ｌ０〜Ｌ３の全てを用いたパラレル信号伝送が
実行されるように、送信ユニット１１中の４個のドライ
バ３１〜３４をロジック２１〜２４の出力で活性化させ
る。モード信号Ｍにより制限伝送モード（Ｍ＝１）が指
定された場合には、４本の信号線Ｌ０〜Ｌ３のうちの１
本の特定信号線Ｌ３のみを用いたシリアル信号伝送が実
行されるように、４個のドライバ３１〜３４のうちの特
定ドライバ３４のみをパラシリ変換回路２５の出力で活
性化させ、かつロジック２１，２２，２３の出力で不使
用ドライバ３１，３２，３３の出力インピーダンスを高
くさせることにより不使用信号線Ｌ０，Ｌ１，Ｌ２の終
端抵抗に起因した直流電流を遮断する。
Description
【０００１】
【発明の属する技術分野】本発明は、パラレル信号伝送
システムにおける消費電力の削減に係る改良に関するも
のである。
システムにおける消費電力の削減に係る改良に関するも
のである。
【０００２】
【従来の技術】送信ユニットと、受信ユニットと、両ユ
ニット間に介在した複数本の信号線とを備えた信号伝送
システムが知られている。該信号線の総数は、伝送すべ
き情報の最大量に応じて予め固定される。送信ユニット
は、各々該複数本の信号線のうちの対応する信号線に接
続された複数個のドライバを備える。各ドライバは、例
えば、電源線（電圧ＶＤＤ）と対応信号線との間に介在
したＰＭＯＳトランジスタと、該対応信号線と接地線
（電圧ＶＳＳ）との間に介在したＮＭＯＳトランジスタ
とを有する。
ニット間に介在した複数本の信号線とを備えた信号伝送
システムが知られている。該信号線の総数は、伝送すべ
き情報の最大量に応じて予め固定される。送信ユニット
は、各々該複数本の信号線のうちの対応する信号線に接
続された複数個のドライバを備える。各ドライバは、例
えば、電源線（電圧ＶＤＤ）と対応信号線との間に介在
したＰＭＯＳトランジスタと、該対応信号線と接地線
（電圧ＶＳＳ）との間に介在したＮＭＯＳトランジスタ
とを有する。
【０００３】さて、１枚のプリント配線板上に実装され
た複数の半導体集積回路の間における高速信号伝送が求
められている。例えば、膨大な動画像データの処理を行
う場合、メモリコントローラとメモリとの間のアドレス
信号、データ信号、その他の制御信号の伝送に、パラレ
ル信号伝送方式が採用される。この種の信号伝送が高速
になればなるほど、信号線のインダクタンス成分に起因
した反射の影響が信号波形に顕著に現れるようになる。
そこで、パラレル信号伝送のための複数本の信号線の各
々が、低インピーダンスの終端抵抗を介して終端電圧線
（電圧ＶＴＴ）に接続される。終端電圧ＶＴＴは、例え
ばほぼ（ＶＤＤ＋ＶＳＳ）／２に設定される。
た複数の半導体集積回路の間における高速信号伝送が求
められている。例えば、膨大な動画像データの処理を行
う場合、メモリコントローラとメモリとの間のアドレス
信号、データ信号、その他の制御信号の伝送に、パラレ
ル信号伝送方式が採用される。この種の信号伝送が高速
になればなるほど、信号線のインダクタンス成分に起因
した反射の影響が信号波形に顕著に現れるようになる。
そこで、パラレル信号伝送のための複数本の信号線の各
々が、低インピーダンスの終端抵抗を介して終端電圧線
（電圧ＶＴＴ）に接続される。終端電圧ＶＴＴは、例え
ばほぼ（ＶＤＤ＋ＶＳＳ）／２に設定される。
【０００４】
【発明が解決しようとする課題】半導体集積回路間にお
けるパラレル信号伝送のための複数本の信号線の各々が
上記のように抵抗終端されていると、あるドライバの出
力が論理１であるならば、すなわち該ドライバ中のＰＭ
ＯＳトランジスタがオン状態であるならば、電源線（電
圧ＶＤＤ）から該ＰＭＯＳトランジスタ、対応信号線及
び対応終端抵抗を通して直流電流が終端電圧線（電圧Ｖ
ＴＴ）へ流れる。また、ドライバの出力が論理０である
ならば、すなわち該ドライバ中のＮＭＯＳトランジスタ
がオン状態であるならば、終端電圧線（電圧ＶＴＴ）か
ら対応終端抵抗、対応信号線及び該ＮＭＯＳトランジス
タを通して直流電流が接地線（電圧ＶＳＳ）へ流れる。
全てのドライバ及び終端抵抗がこれらの直流電流を常に
生じさせるので、これに起因した消費電力が無視できな
いほど大きくなっている。
けるパラレル信号伝送のための複数本の信号線の各々が
上記のように抵抗終端されていると、あるドライバの出
力が論理１であるならば、すなわち該ドライバ中のＰＭ
ＯＳトランジスタがオン状態であるならば、電源線（電
圧ＶＤＤ）から該ＰＭＯＳトランジスタ、対応信号線及
び対応終端抵抗を通して直流電流が終端電圧線（電圧Ｖ
ＴＴ）へ流れる。また、ドライバの出力が論理０である
ならば、すなわち該ドライバ中のＮＭＯＳトランジスタ
がオン状態であるならば、終端電圧線（電圧ＶＴＴ）か
ら対応終端抵抗、対応信号線及び該ＮＭＯＳトランジス
タを通して直流電流が接地線（電圧ＶＳＳ）へ流れる。
全てのドライバ及び終端抵抗がこれらの直流電流を常に
生じさせるので、これに起因した消費電力が無視できな
いほど大きくなっている。
【０００５】１個の半導体集積回路の内部における回路
ブロック間のパラレル信号伝送では上記のような信号線
の抵抗終端がなされないものの、各信号線に付く寄生容
量の充放電に係る直流電流が全てのドライバ中に常に生
じるので、これに起因した消費電力が無視できないほど
大きくなっている。
ブロック間のパラレル信号伝送では上記のような信号線
の抵抗終端がなされないものの、各信号線に付く寄生容
量の充放電に係る直流電流が全てのドライバ中に常に生
じるので、これに起因した消費電力が無視できないほど
大きくなっている。
【０００６】本発明の目的は、上記のようなパラレル信
号伝送システムにおける消費電力を削減することにあ
る。
号伝送システムにおける消費電力を削減することにあ
る。
【０００７】
【課題を解決するための手段】一般に、パラレル信号伝
送システムにおいて、単位時間あたりに伝送すべき情報
の量は時々刻々変化する。伝送すべき情報が全くない状
態、例えばスタンバイ状態も存在する。また、例えば多
ビットアドレス信号の伝送の場合、上位アドレス信号は
下位アドレス信号に比べて変化が少ない。つまり、上位
アドレス信号による単位時間あたりの伝送情報量は、下
位アドレス信号に比べて少ない。本発明は、これらの点
に着目してなされたものであって、単位時間あたりの伝
送情報量が少ない場合には、備えた複数本の信号線のう
ちの一部の信号線のみを用いて信号伝送を実行すること
としたものである。
送システムにおいて、単位時間あたりに伝送すべき情報
の量は時々刻々変化する。伝送すべき情報が全くない状
態、例えばスタンバイ状態も存在する。また、例えば多
ビットアドレス信号の伝送の場合、上位アドレス信号は
下位アドレス信号に比べて変化が少ない。つまり、上位
アドレス信号による単位時間あたりの伝送情報量は、下
位アドレス信号に比べて少ない。本発明は、これらの点
に着目してなされたものであって、単位時間あたりの伝
送情報量が少ない場合には、備えた複数本の信号線のう
ちの一部の信号線のみを用いて信号伝送を実行すること
としたものである。
【０００８】具体的には、本発明によれば、通常伝送モ
ードが指定された場合には複数本の信号線の全てを用い
たパラレル信号伝送が、制限伝送モードが指定された場
合には複数本の信号線のうちの少なくとも１本の信号線
を用いない信号伝送がそれぞれ実行されるように、複数
本の信号線のうちの使用されるべき信号線が選択され
る。しかも、制限伝送モードにおいて不使用信号線を流
れる電流が低減されるように、該不使用信号線と直流電
源との間のインピーダンスが高められる。また、伝送停
止モードが指定された場合には、複数本の信号線のいず
れもが信号伝送に用いられず、かつ複数本の信号線の各
々を流れる電流が低減されるように、複数本の信号線の
各々と直流電源との間のインピーダンスが全て高められ
る。ある信号線と直流電源との間のインピーダンスを高
めるためには、例えば、ＣＭＯＳインバータ構成のドラ
イバ中のＰＭＯＳトランジスタ及びＮＭＯＳトランジス
タをいずれもオフ状態にさせることにより、該ドライバ
の出力インピーダンスを高くする。
ードが指定された場合には複数本の信号線の全てを用い
たパラレル信号伝送が、制限伝送モードが指定された場
合には複数本の信号線のうちの少なくとも１本の信号線
を用いない信号伝送がそれぞれ実行されるように、複数
本の信号線のうちの使用されるべき信号線が選択され
る。しかも、制限伝送モードにおいて不使用信号線を流
れる電流が低減されるように、該不使用信号線と直流電
源との間のインピーダンスが高められる。また、伝送停
止モードが指定された場合には、複数本の信号線のいず
れもが信号伝送に用いられず、かつ複数本の信号線の各
々を流れる電流が低減されるように、複数本の信号線の
各々と直流電源との間のインピーダンスが全て高められ
る。ある信号線と直流電源との間のインピーダンスを高
めるためには、例えば、ＣＭＯＳインバータ構成のドラ
イバ中のＰＭＯＳトランジスタ及びＮＭＯＳトランジス
タをいずれもオフ状態にさせることにより、該ドライバ
の出力インピーダンスを高くする。
【０００９】更に具体的に説明すると、本発明は、送信
ユニットと、受信ユニットと、両ユニット間に介在した
複数本の信号線とを備えた信号伝送システムにおいて、
送信ユニットは、各々複数本の信号線のうちの対応する
信号線に接続された複数個のドライバと、通常伝送モー
ドが指定された場合には複数本の信号線の全てを用いた
パラレル信号伝送が実行されるように複数個のドライバ
を全て活性化させ、制限伝送モードが指定された場合に
は複数本の信号線のうち少なくとも１本の信号線を用い
ない信号伝送が実行されるように複数個のドライバのう
ちの使用ドライバを活性化させかつ不使用ドライバの出
力インピーダンスを高くするための論理手段とを有する
こととしたものである。制限伝送モードで高い出力イン
ピーダンスを有する不使用ドライバは、対応する不使用
信号線に流れる直流電流を低減する。これに対応して、
受信ユニットは、通常伝送モードが指定された場合には
複数本の信号線から受信した信号を全て有効化し、制限
伝送モードが指定された場合には複数本の信号線のうち
の使用信号線から受信した信号を有効化しかつ不使用信
号線から受信した信号を無効化するための論理手段を有
することとした。通常伝送モード及び制限伝送モードに
加えて、伝送停止モードを採用してもよい。伝送停止モ
ードでは、送信ユニットの論理手段は複数個のドライバ
の各々の出力インピーダンスを全て高くし、受信ユニッ
トの論理手段は複数本の信号線から受信した信号を全て
無効化する。
ユニットと、受信ユニットと、両ユニット間に介在した
複数本の信号線とを備えた信号伝送システムにおいて、
送信ユニットは、各々複数本の信号線のうちの対応する
信号線に接続された複数個のドライバと、通常伝送モー
ドが指定された場合には複数本の信号線の全てを用いた
パラレル信号伝送が実行されるように複数個のドライバ
を全て活性化させ、制限伝送モードが指定された場合に
は複数本の信号線のうち少なくとも１本の信号線を用い
ない信号伝送が実行されるように複数個のドライバのう
ちの使用ドライバを活性化させかつ不使用ドライバの出
力インピーダンスを高くするための論理手段とを有する
こととしたものである。制限伝送モードで高い出力イン
ピーダンスを有する不使用ドライバは、対応する不使用
信号線に流れる直流電流を低減する。これに対応して、
受信ユニットは、通常伝送モードが指定された場合には
複数本の信号線から受信した信号を全て有効化し、制限
伝送モードが指定された場合には複数本の信号線のうち
の使用信号線から受信した信号を有効化しかつ不使用信
号線から受信した信号を無効化するための論理手段を有
することとした。通常伝送モード及び制限伝送モードに
加えて、伝送停止モードを採用してもよい。伝送停止モ
ードでは、送信ユニットの論理手段は複数個のドライバ
の各々の出力インピーダンスを全て高くし、受信ユニッ
トの論理手段は複数本の信号線から受信した信号を全て
無効化する。
【００１０】制限伝送モードにおいて低減された本数の
信号線を用いて通常伝送モードと同等の信号伝送を実行
するためには、送信ユニットの論理手段にパラシリ（パ
ラレル−シリアル）変換回路を、受信ユニットの論理手
段にシリパラ（シリアル−パラレル）変換回路をそれぞ
れ設ける。
信号線を用いて通常伝送モードと同等の信号伝送を実行
するためには、送信ユニットの論理手段にパラシリ（パ
ラレル−シリアル）変換回路を、受信ユニットの論理手
段にシリパラ（シリアル−パラレル）変換回路をそれぞ
れ設ける。
【００１１】
【発明の実施の形態】以下、メモリコントローラからメ
モリへのアドレス信号、データ信号、その他の制御信号
のパラレル伝送に本発明を適用した例を、添付図面を参
照しながら説明する。メモリコントローラが送信ユニッ
トであり、メモリが受信ユニットである。説明の簡略化
のため、メモリコントローラとメモリとの間に介在した
信号線の本数が４であるものとする。なお、メモリから
メモリコントローラへのパラレル信号伝送に本発明を適
用することも、もちろん可能である。
モリへのアドレス信号、データ信号、その他の制御信号
のパラレル伝送に本発明を適用した例を、添付図面を参
照しながら説明する。メモリコントローラが送信ユニッ
トであり、メモリが受信ユニットである。説明の簡略化
のため、メモリコントローラとメモリとの間に介在した
信号線の本数が４であるものとする。なお、メモリから
メモリコントローラへのパラレル信号伝送に本発明を適
用することも、もちろん可能である。
【００１２】図１は、本発明に係る信号伝送システムを
備えたコンピュータの構成例を示している。図１のコン
ピュータは、１枚のプリント配線板上に実装された複数
の半導体集積回路からなるものであって、具体的にはＣ
ＰＵ（中央処理装置）１０と、メモリコントローラ１１
と、複数のメモリ１２と、ＤＣ（直流）電源１３とを備
えている。メモリコントローラ１１と複数のメモリ１２
との間には、４本の信号線Ｌ０，Ｌ１，Ｌ２，Ｌ３が介
在している。これら４本の信号線Ｌ０〜Ｌ３は、伝送信
号の反射が抑止されるように、各々終端抵抗Ｒを介して
終端電圧線（電圧ＶＴＴ）に接続されている。ＣＰＵ１
０は、信号Ｘ（アドレス信号、データ信号、その他の制
御信号）をメモリコントローラ１１へ供給するととも
に、信号伝送モードを指定するためのモード信号Ｍをメ
モリコントローラ１１及び各メモリ１２へ供給する。Ｍ
＝０ならば通常伝送モードが、Ｍ＝１ならば制限伝送モ
ードがそれぞれ選択される。ＤＣ電源１３は、電源線に
電圧ＶＤＤを、接地線に電圧ＶＳＳを、終端電圧線に電
圧ＶＴＴをそれぞれ供給するものである。終端電圧ＶＴ
Ｔは、例えばほぼ（ＶＤＤ＋ＶＳＳ）／２に設定され
る。なお、図１では、メモリコントローラ１１を除く各
回路ブロック１０，１２への電源電圧ＶＴＴ及び接地電
圧ＶＳＳの供給の図示が省略されている。
備えたコンピュータの構成例を示している。図１のコン
ピュータは、１枚のプリント配線板上に実装された複数
の半導体集積回路からなるものであって、具体的にはＣ
ＰＵ（中央処理装置）１０と、メモリコントローラ１１
と、複数のメモリ１２と、ＤＣ（直流）電源１３とを備
えている。メモリコントローラ１１と複数のメモリ１２
との間には、４本の信号線Ｌ０，Ｌ１，Ｌ２，Ｌ３が介
在している。これら４本の信号線Ｌ０〜Ｌ３は、伝送信
号の反射が抑止されるように、各々終端抵抗Ｒを介して
終端電圧線（電圧ＶＴＴ）に接続されている。ＣＰＵ１
０は、信号Ｘ（アドレス信号、データ信号、その他の制
御信号）をメモリコントローラ１１へ供給するととも
に、信号伝送モードを指定するためのモード信号Ｍをメ
モリコントローラ１１及び各メモリ１２へ供給する。Ｍ
＝０ならば通常伝送モードが、Ｍ＝１ならば制限伝送モ
ードがそれぞれ選択される。ＤＣ電源１３は、電源線に
電圧ＶＤＤを、接地線に電圧ＶＳＳを、終端電圧線に電
圧ＶＴＴをそれぞれ供給するものである。終端電圧ＶＴ
Ｔは、例えばほぼ（ＶＤＤ＋ＶＳＳ）／２に設定され
る。なお、図１では、メモリコントローラ１１を除く各
回路ブロック１０，１２への電源電圧ＶＴＴ及び接地電
圧ＶＳＳの供給の図示が省略されている。
【００１３】図２は、図１中のメモリコントローラ１１
の内部構成を示している。図２によれば、メモリコント
ローラ１１は、制御回路２０と、４個のロジック（ロジ
ック０〜３）２１，２２，２３，２４と、パラシリ変換
回路２５と、４個のドライバ３１，３２，３３，３４と
を備えており、通常伝送モード（Ｍ＝０）が指定された
場合には４本の信号線Ｌ０〜Ｌ３の全てを用いたパラレ
ル信号伝送が実行されるように４個のドライバ３１〜３
４を全て活性化させ、制限伝送モード（Ｍ＝１）が指定
された場合には４本の信号線Ｌ０〜Ｌ３のうちの１本の
特定信号線Ｌ３のみを用いたシリアル信号伝送が実行さ
れるように４個のドライバ３１〜３４のうちの特定ドラ
イバ３４のみをパラシリ変換回路２５の出力で活性化さ
せかつ不使用ドライバ３１，３２，３３の出力インピー
ダンスを高くする機能を備えたものである。
の内部構成を示している。図２によれば、メモリコント
ローラ１１は、制御回路２０と、４個のロジック（ロジ
ック０〜３）２１，２２，２３，２４と、パラシリ変換
回路２５と、４個のドライバ３１，３２，３３，３４と
を備えており、通常伝送モード（Ｍ＝０）が指定された
場合には４本の信号線Ｌ０〜Ｌ３の全てを用いたパラレ
ル信号伝送が実行されるように４個のドライバ３１〜３
４を全て活性化させ、制限伝送モード（Ｍ＝１）が指定
された場合には４本の信号線Ｌ０〜Ｌ３のうちの１本の
特定信号線Ｌ３のみを用いたシリアル信号伝送が実行さ
れるように４個のドライバ３１〜３４のうちの特定ドラ
イバ３４のみをパラシリ変換回路２５の出力で活性化さ
せかつ不使用ドライバ３１，３２，３３の出力インピー
ダンスを高くする機能を備えたものである。
【００１４】ドライバ３１は、電源線（電圧ＶＤＤ）と
信号線Ｌ０との間に介在したＰＭＯＳトランジスタＱｐ
と、該信号線Ｌ０と接地線（電圧ＶＳＳ）との間に介在
したＮＭＯＳトランジスタＱｎとを有するＣＭＯＳイン
バータ構成のドライバである。ドライバ３２は、電源線
と信号線Ｌ１との間に介在したＰＭＯＳトランジスタＱ
ｐと、該信号線Ｌ１と接地線との間に介在したＮＭＯＳ
トランジスタＱｎとを有するドライバである。ドライバ
３３は、電源線と信号線Ｌ２との間に介在したＰＭＯＳ
トランジスタＱｐと、該信号線Ｌ２と接地線との間に介
在したＮＭＯＳトランジスタＱｎとを有するドライバで
ある。ドライバ３４は、電源線と信号線Ｌ３との間に介
在したＰＭＯＳトランジスタＱｐと、該信号線Ｌ３と接
地線との間に介在したＮＭＯＳトランジスタＱｎとを有
するドライバである。
信号線Ｌ０との間に介在したＰＭＯＳトランジスタＱｐ
と、該信号線Ｌ０と接地線（電圧ＶＳＳ）との間に介在
したＮＭＯＳトランジスタＱｎとを有するＣＭＯＳイン
バータ構成のドライバである。ドライバ３２は、電源線
と信号線Ｌ１との間に介在したＰＭＯＳトランジスタＱ
ｐと、該信号線Ｌ１と接地線との間に介在したＮＭＯＳ
トランジスタＱｎとを有するドライバである。ドライバ
３３は、電源線と信号線Ｌ２との間に介在したＰＭＯＳ
トランジスタＱｐと、該信号線Ｌ２と接地線との間に介
在したＮＭＯＳトランジスタＱｎとを有するドライバで
ある。ドライバ３４は、電源線と信号線Ｌ３との間に介
在したＰＭＯＳトランジスタＱｐと、該信号線Ｌ３と接
地線との間に介在したＮＭＯＳトランジスタＱｎとを有
するドライバである。
【００１５】制御回路２０は、ＣＰＵ１０から供給され
た信号Ｘから、伝送すべき信号Ｓ０，Ｓ１，Ｓ２，Ｓ３
を生成するものである。
た信号Ｘから、伝送すべき信号Ｓ０，Ｓ１，Ｓ２，Ｓ３
を生成するものである。
【００１６】パラシリ変換回路２５は、Ｍ＝１（制限伝
送モード）ならば供給されたパラレル信号Ｐ３，Ｐ２，
Ｐ１，Ｐ０をその順にシリアル信号ＳＵ（＝Ｐ３，Ｐ
２，Ｐ１，Ｐ０）及びシリアル信号ＳＬ（＝Ｐ３，Ｐ
２，Ｐ１，Ｐ０）に変換し、かつ該変換により得たシリ
アル信号ＳＵ及びＳＬをドライバ３４へ供給する動作を
実行し、Ｍ＝０（通常伝送モード）ならば何の変換動作
も実行せずにシリアル信号ＳＵ及びＳＬに係る該回路の
出力インピーダンスを高くする回路である。
送モード）ならば供給されたパラレル信号Ｐ３，Ｐ２，
Ｐ１，Ｐ０をその順にシリアル信号ＳＵ（＝Ｐ３，Ｐ
２，Ｐ１，Ｐ０）及びシリアル信号ＳＬ（＝Ｐ３，Ｐ
２，Ｐ１，Ｐ０）に変換し、かつ該変換により得たシリ
アル信号ＳＵ及びＳＬをドライバ３４へ供給する動作を
実行し、Ｍ＝０（通常伝送モード）ならば何の変換動作
も実行せずにシリアル信号ＳＵ及びＳＬに係る該回路の
出力インピーダンスを高くする回路である。
【００１７】図３は図２中のロジック０〜２の各々の真
理値表を、図４は図２中のロジック３の真理値表をそれ
ぞれ示している。図３及び図４を参照して、通常伝送モ
ード（Ｍ＝０）と制限伝送モード（Ｍ＝１）とを個別に
説明する。
理値表を、図４は図２中のロジック３の真理値表をそれ
ぞれ示している。図３及び図４を参照して、通常伝送モ
ード（Ｍ＝０）と制限伝送モード（Ｍ＝１）とを個別に
説明する。
【００１８】まず、通常伝送モード（Ｍ＝０）を説明す
る。図３及び図４によれば、Ｍ＝０ならば、ロジック０
は信号Ｓ０に応じた信号Ｕ（＝Ｓ０）及び信号Ｌ（＝Ｓ
０）を各々ドライバ３１中のＰＭＯＳトランジスタＱｐ
のゲート及びＮＭＯＳトランジスタＱｎのゲートへ、ロ
ジック１は信号Ｓ１に応じた信号Ｕ（＝Ｓ１）及び信号
Ｌ（＝Ｓ１）を各々ドライバ３２中のＰＭＯＳトランジ
スタＱｐのゲート及びＮＭＯＳトランジスタＱｎのゲー
トへ、ロジック２は信号Ｓ２に応じた信号Ｕ（＝Ｓ２）
及び信号Ｌ（＝Ｓ２）を各々ドライバ３３中のＰＭＯＳ
トランジスタＱｐのゲート及びＮＭＯＳトランジスタＱ
ｎのゲートへ、ロジック３は信号Ｓ３に応じた信号Ｕ
（＝Ｓ３）及び信号Ｌ（＝Ｓ３）を各々ドライバ３４中
のＰＭＯＳトランジスタＱｐのゲート及びＮＭＯＳトラ
ンジスタＱｎのゲートへそれぞれ供給する。つまり、通
常伝送モード（Ｍ＝０）が指定された場合には、Ｓ０＝
０ならばドライバ３１中のＰＭＯＳトランジスタＱｐが
活性化されてオン状態となり、Ｓ０＝１ならばドライバ
３１中のＮＭＯＳトランジスタＱｎが活性化されてオン
状態となり、Ｓ１＝０ならばドライバ３２中のＰＭＯＳ
トランジスタＱｐが活性化されてオン状態となり、Ｓ１
＝１ならばドライバ３２中のＮＭＯＳトランジスタＱｎ
が活性化されてオン状態となり、Ｓ２＝０ならばドライ
バ３３中のＰＭＯＳトランジスタＱｐが活性化されてオ
ン状態となり、Ｓ２＝１ならばドライバ３３中のＮＭＯ
ＳトランジスタＱｎが活性化されてオン状態となり、Ｓ
３＝０ならばドライバ３４中のＰＭＯＳトランジスタＱ
ｐが活性化されてオン状態となり、Ｓ３＝１ならばドラ
イバ３４中のＮＭＯＳトランジスタＱｎが活性化されて
オン状態となる。この結果、４本の信号線Ｌ０〜Ｌ３の
全てを用いて、信号Ｓ０〜Ｓ３のパラレル伝送が実行さ
れる。この間、パラシリ変換回路２５はシリアル信号Ｓ
Ｕ及びＳＬに係る該回路の出力インピーダンスを高くす
る。
る。図３及び図４によれば、Ｍ＝０ならば、ロジック０
は信号Ｓ０に応じた信号Ｕ（＝Ｓ０）及び信号Ｌ（＝Ｓ
０）を各々ドライバ３１中のＰＭＯＳトランジスタＱｐ
のゲート及びＮＭＯＳトランジスタＱｎのゲートへ、ロ
ジック１は信号Ｓ１に応じた信号Ｕ（＝Ｓ１）及び信号
Ｌ（＝Ｓ１）を各々ドライバ３２中のＰＭＯＳトランジ
スタＱｐのゲート及びＮＭＯＳトランジスタＱｎのゲー
トへ、ロジック２は信号Ｓ２に応じた信号Ｕ（＝Ｓ２）
及び信号Ｌ（＝Ｓ２）を各々ドライバ３３中のＰＭＯＳ
トランジスタＱｐのゲート及びＮＭＯＳトランジスタＱ
ｎのゲートへ、ロジック３は信号Ｓ３に応じた信号Ｕ
（＝Ｓ３）及び信号Ｌ（＝Ｓ３）を各々ドライバ３４中
のＰＭＯＳトランジスタＱｐのゲート及びＮＭＯＳトラ
ンジスタＱｎのゲートへそれぞれ供給する。つまり、通
常伝送モード（Ｍ＝０）が指定された場合には、Ｓ０＝
０ならばドライバ３１中のＰＭＯＳトランジスタＱｐが
活性化されてオン状態となり、Ｓ０＝１ならばドライバ
３１中のＮＭＯＳトランジスタＱｎが活性化されてオン
状態となり、Ｓ１＝０ならばドライバ３２中のＰＭＯＳ
トランジスタＱｐが活性化されてオン状態となり、Ｓ１
＝１ならばドライバ３２中のＮＭＯＳトランジスタＱｎ
が活性化されてオン状態となり、Ｓ２＝０ならばドライ
バ３３中のＰＭＯＳトランジスタＱｐが活性化されてオ
ン状態となり、Ｓ２＝１ならばドライバ３３中のＮＭＯ
ＳトランジスタＱｎが活性化されてオン状態となり、Ｓ
３＝０ならばドライバ３４中のＰＭＯＳトランジスタＱ
ｐが活性化されてオン状態となり、Ｓ３＝１ならばドラ
イバ３４中のＮＭＯＳトランジスタＱｎが活性化されて
オン状態となる。この結果、４本の信号線Ｌ０〜Ｌ３の
全てを用いて、信号Ｓ０〜Ｓ３のパラレル伝送が実行さ
れる。この間、パラシリ変換回路２５はシリアル信号Ｓ
Ｕ及びＳＬに係る該回路の出力インピーダンスを高くす
る。
【００１９】次に、制限伝送モード（Ｍ＝１）を説明す
る。図３及び図４によれば、Ｍ＝１ならば、ロジック０
は信号Ｓ０に関わらず一定の信号Ｕ（＝１）及び一定の
信号Ｌ（＝０）を各々ドライバ３１中のＰＭＯＳトラン
ジスタＱｐのゲート及びＮＭＯＳトランジスタＱｎのゲ
ートへ、ロジック１は信号Ｓ１に関わらず一定の信号Ｕ
（＝１）及び一定の信号Ｌ（＝０）を各々ドライバ３２
中のＰＭＯＳトランジスタＱｐのゲート及びＮＭＯＳト
ランジスタＱｎのゲートへ、ロジック２は信号Ｓ２に関
わらず一定の信号Ｕ（＝１）及び一定の信号Ｌ（＝０）
を各々ドライバ３３中のＰＭＯＳトランジスタＱｐのゲ
ート及びＮＭＯＳトランジスタＱｎのゲートへそれぞれ
供給し、ロジック３は信号Ｓ３に関わらず該ロジック３
の信号Ｕ及びＬに係る出力インピーダンスを高くする。
また、ロジック０は信号Ｓ０に応じた信号Ｐ０（＝Ｓ
０）を、ロジック１は信号Ｓ１に応じた信号Ｐ１（＝Ｓ
１）を、ロジック２は信号Ｓ２に応じた信号Ｐ２（＝Ｓ
２）を、ロジック３は信号Ｓ３に応じた信号Ｐ３（＝Ｓ
３）をそれぞれパラシリ変換回路２５へパラレルに供給
する。パラシリ変換回路２５は、これらのパラレル信号
Ｐ３，Ｐ２，Ｐ１，Ｐ０をその順にシリアル信号ＳＵ
（＝Ｐ３，Ｐ２，Ｐ１，Ｐ０）及びシリアル信号ＳＬ
（＝Ｐ３，Ｐ２，Ｐ１，Ｐ０）に変換し、該変換により
得たシリアル信号ＳＵ及びＳＬを各々ドライバ３４中の
ＰＭＯＳトランジスタＱｐのゲート及びＮＭＯＳトラン
ジスタＱｎのゲートへ供給する。つまり、制限伝送モー
ド（Ｍ＝１）が指定された場合には、３本の信号線Ｌ
０，Ｌ１，Ｌ２を使用しないように３個のドライバ３
１，３２，３３の各々の出力インピーダンスが高くさ
れ、１個のドライバ３４のみがパラシリ変換回路２５の
出力に応じて活性化されるようになっている。この際、
パラシリ変換回路２５は、ロジック３に代わってドライ
バ３４中のＰＭＯＳトランジスタＱｐ及びＮＭＯＳトラ
ンジスタＱｎを活性化する。この結果、４本の信号線Ｌ
０〜Ｌ３のうちの１本の信号線Ｌ３のみを用いたシリア
ル信号伝送が実行される。
る。図３及び図４によれば、Ｍ＝１ならば、ロジック０
は信号Ｓ０に関わらず一定の信号Ｕ（＝１）及び一定の
信号Ｌ（＝０）を各々ドライバ３１中のＰＭＯＳトラン
ジスタＱｐのゲート及びＮＭＯＳトランジスタＱｎのゲ
ートへ、ロジック１は信号Ｓ１に関わらず一定の信号Ｕ
（＝１）及び一定の信号Ｌ（＝０）を各々ドライバ３２
中のＰＭＯＳトランジスタＱｐのゲート及びＮＭＯＳト
ランジスタＱｎのゲートへ、ロジック２は信号Ｓ２に関
わらず一定の信号Ｕ（＝１）及び一定の信号Ｌ（＝０）
を各々ドライバ３３中のＰＭＯＳトランジスタＱｐのゲ
ート及びＮＭＯＳトランジスタＱｎのゲートへそれぞれ
供給し、ロジック３は信号Ｓ３に関わらず該ロジック３
の信号Ｕ及びＬに係る出力インピーダンスを高くする。
また、ロジック０は信号Ｓ０に応じた信号Ｐ０（＝Ｓ
０）を、ロジック１は信号Ｓ１に応じた信号Ｐ１（＝Ｓ
１）を、ロジック２は信号Ｓ２に応じた信号Ｐ２（＝Ｓ
２）を、ロジック３は信号Ｓ３に応じた信号Ｐ３（＝Ｓ
３）をそれぞれパラシリ変換回路２５へパラレルに供給
する。パラシリ変換回路２５は、これらのパラレル信号
Ｐ３，Ｐ２，Ｐ１，Ｐ０をその順にシリアル信号ＳＵ
（＝Ｐ３，Ｐ２，Ｐ１，Ｐ０）及びシリアル信号ＳＬ
（＝Ｐ３，Ｐ２，Ｐ１，Ｐ０）に変換し、該変換により
得たシリアル信号ＳＵ及びＳＬを各々ドライバ３４中の
ＰＭＯＳトランジスタＱｐのゲート及びＮＭＯＳトラン
ジスタＱｎのゲートへ供給する。つまり、制限伝送モー
ド（Ｍ＝１）が指定された場合には、３本の信号線Ｌ
０，Ｌ１，Ｌ２を使用しないように３個のドライバ３
１，３２，３３の各々の出力インピーダンスが高くさ
れ、１個のドライバ３４のみがパラシリ変換回路２５の
出力に応じて活性化されるようになっている。この際、
パラシリ変換回路２５は、ロジック３に代わってドライ
バ３４中のＰＭＯＳトランジスタＱｐ及びＮＭＯＳトラ
ンジスタＱｎを活性化する。この結果、４本の信号線Ｌ
０〜Ｌ３のうちの１本の信号線Ｌ３のみを用いたシリア
ル信号伝送が実行される。
【００２０】以上のとおり、図２のメモリコントローラ
（送信ユニット）１１によれば、制限伝送モード（Ｍ＝
１）では使用ドライバの個数及び使用信号線の本数を各
々１に低減し、該モードで高い出力インピーダンスを有
する不使用ドライバ３１，３２，３３によって不使用信
号線Ｌ０，Ｌ１，Ｌ２の直流電流を遮断することとした
ので、これら３本の不使用信号線Ｌ０，Ｌ１，Ｌ２の各
々及び対応する３本の終端抵抗Ｒの各々を流れる直流電
流がいずれもゼロに低減される。したがって、通常伝送
モード（Ｍ＝０）に比べて信号線を流れる直流電流に起
因した消費電力を４分の１に削減することができる。
（送信ユニット）１１によれば、制限伝送モード（Ｍ＝
１）では使用ドライバの個数及び使用信号線の本数を各
々１に低減し、該モードで高い出力インピーダンスを有
する不使用ドライバ３１，３２，３３によって不使用信
号線Ｌ０，Ｌ１，Ｌ２の直流電流を遮断することとした
ので、これら３本の不使用信号線Ｌ０，Ｌ１，Ｌ２の各
々及び対応する３本の終端抵抗Ｒの各々を流れる直流電
流がいずれもゼロに低減される。したがって、通常伝送
モード（Ｍ＝０）に比べて信号線を流れる直流電流に起
因した消費電力を４分の１に削減することができる。
【００２１】図５は、図２の構成に対応した、図１中の
メモリ１２の内部構成を示している。図５によれば、メ
モリ１２は、メモリセルアレイ４０と、４個のレシーバ
４１，４２，４３，４４と、シリパラ変換回路４５と、
４個のロジック（ロジック１０〜１３）５１，５２，５
３，５４とを備えており、通常伝送モード（Ｍ＝０）が
指定された場合には４本の信号線Ｌ０〜Ｌ３から受信し
た信号を全て有効化し、制限伝送モード（Ｍ＝１）が指
定された場合には４本の信号線Ｌ０〜Ｌ３のうちの１本
の特定信号線Ｌ３から受信した信号のみを有効化する機
能を備えたものである。
メモリ１２の内部構成を示している。図５によれば、メ
モリ１２は、メモリセルアレイ４０と、４個のレシーバ
４１，４２，４３，４４と、シリパラ変換回路４５と、
４個のロジック（ロジック１０〜１３）５１，５２，５
３，５４とを備えており、通常伝送モード（Ｍ＝０）が
指定された場合には４本の信号線Ｌ０〜Ｌ３から受信し
た信号を全て有効化し、制限伝送モード（Ｍ＝１）が指
定された場合には４本の信号線Ｌ０〜Ｌ３のうちの１本
の特定信号線Ｌ３から受信した信号のみを有効化する機
能を備えたものである。
【００２２】図５中のＶｒｅｆは、例えば上記終端電圧
ＶＴＴと等しい電圧に設定された参照電圧を表してい
る。レシーバ４１は、信号線Ｌ０の電圧と参照電圧Ｖｒ
ｅｆとを各々入力として受け取る差動増幅器で構成され
たレシーバである。レシーバ４２は、信号線Ｌ１の電圧
と参照電圧Ｖｒｅｆとを各々入力として受け取る差動増
幅器で構成されたレシーバである。レシーバ４３は、信
号線Ｌ２の電圧と参照電圧Ｖｒｅｆとを各々入力として
受け取る差動増幅器で構成されたレシーバである。レシ
ーバ４４は、信号線Ｌ３の電圧と参照電圧Ｖｒｅｆとを
各々入力として受け取る差動増幅器で構成されたレシー
バである。
ＶＴＴと等しい電圧に設定された参照電圧を表してい
る。レシーバ４１は、信号線Ｌ０の電圧と参照電圧Ｖｒ
ｅｆとを各々入力として受け取る差動増幅器で構成され
たレシーバである。レシーバ４２は、信号線Ｌ１の電圧
と参照電圧Ｖｒｅｆとを各々入力として受け取る差動増
幅器で構成されたレシーバである。レシーバ４３は、信
号線Ｌ２の電圧と参照電圧Ｖｒｅｆとを各々入力として
受け取る差動増幅器で構成されたレシーバである。レシ
ーバ４４は、信号線Ｌ３の電圧と参照電圧Ｖｒｅｆとを
各々入力として受け取る差動増幅器で構成されたレシー
バである。
【００２３】シリパラ変換回路４５は、Ｍ＝１（制限伝
送モード）ならばレシーバ４４を介して受信したシリア
ル信号Ａ３をパラレル信号Ｐ３，Ｐ２，Ｐ１，Ｐ０に変
換する動作を実行し、Ｍ＝０（通常伝送モード）ならば
何の変換動作も実行しない回路である。
送モード）ならばレシーバ４４を介して受信したシリア
ル信号Ａ３をパラレル信号Ｐ３，Ｐ２，Ｐ１，Ｐ０に変
換する動作を実行し、Ｍ＝０（通常伝送モード）ならば
何の変換動作も実行しない回路である。
【００２４】図６は、図５中のロジック１０〜１３の各
々の真理値表を示している。図６を参照しながら、通常
伝送モード（Ｍ＝０）と制限伝送モード（Ｍ＝１）とを
個別に説明する。
々の真理値表を示している。図６を参照しながら、通常
伝送モード（Ｍ＝０）と制限伝送モード（Ｍ＝１）とを
個別に説明する。
【００２５】まず、通常伝送モード（Ｍ＝０）を説明す
る。図６によれば、Ｍ＝０ならば、ロジック１０はレシ
ーバ４１から供給された信号Ａ０に応じた信号Ｑ０（＝
Ａ０）を、ロジック１１はレシーバ４２から供給された
信号Ａ１に応じた信号Ｑ１（＝Ａ１）を、ロジック１２
はレシーバ４３から供給された信号Ａ２に応じた信号Ｑ
２（＝Ａ２）を、ロジック１３はレシーバ４４から供給
された信号Ａ３に応じた信号Ｑ３（＝Ａ３）をそれぞれ
メモリセルアレイ４０へ供給する。つまり、通常伝送モ
ード（Ｍ＝０）が指定された場合には、４本の信号線Ｌ
０〜Ｌ３の全てから受信したパラレル信号が有効化さ
れ、これがメモリセルアレイ４０へ供給される。
る。図６によれば、Ｍ＝０ならば、ロジック１０はレシ
ーバ４１から供給された信号Ａ０に応じた信号Ｑ０（＝
Ａ０）を、ロジック１１はレシーバ４２から供給された
信号Ａ１に応じた信号Ｑ１（＝Ａ１）を、ロジック１２
はレシーバ４３から供給された信号Ａ２に応じた信号Ｑ
２（＝Ａ２）を、ロジック１３はレシーバ４４から供給
された信号Ａ３に応じた信号Ｑ３（＝Ａ３）をそれぞれ
メモリセルアレイ４０へ供給する。つまり、通常伝送モ
ード（Ｍ＝０）が指定された場合には、４本の信号線Ｌ
０〜Ｌ３の全てから受信したパラレル信号が有効化さ
れ、これがメモリセルアレイ４０へ供給される。
【００２６】次に、制限伝送モード（Ｍ＝１）を説明す
る。図６によれば、Ｍ＝１ならば、ロジック１０〜１３
は、シリパラ変換回路４５から供給されたパラレル信号
Ｐ０，Ｐ１，Ｐ２，Ｐ３にそれぞれ応じた信号Ｑ０（＝
Ｐ０），Ｑ１（＝Ｐ１），Ｑ２（＝Ｐ２），Ｑ３（＝Ｐ
３）をメモリセルアレイ４０へ供給する。つまり、制限
伝送モード（Ｍ＝１）が指定された場合には、４本の信
号線Ｌ０〜Ｌ３のうちの１本の信号線Ｌ３のみから受信
したシリアル信号が有効化され、これに基づくパラレル
信号がメモリセルアレイ４０へ供給される。
る。図６によれば、Ｍ＝１ならば、ロジック１０〜１３
は、シリパラ変換回路４５から供給されたパラレル信号
Ｐ０，Ｐ１，Ｐ２，Ｐ３にそれぞれ応じた信号Ｑ０（＝
Ｐ０），Ｑ１（＝Ｐ１），Ｑ２（＝Ｐ２），Ｑ３（＝Ｐ
３）をメモリセルアレイ４０へ供給する。つまり、制限
伝送モード（Ｍ＝１）が指定された場合には、４本の信
号線Ｌ０〜Ｌ３のうちの１本の信号線Ｌ３のみから受信
したシリアル信号が有効化され、これに基づくパラレル
信号がメモリセルアレイ４０へ供給される。
【００２７】以上のとおり、図５のメモリ（受信ユニッ
ト）１２によれば、図２のメモリコントローラ（送信ユ
ニット）１１における各伝送モードの動作に対応した受
信動作を達成できる。
ト）１２によれば、図２のメモリコントローラ（送信ユ
ニット）１１における各伝送モードの動作に対応した受
信動作を達成できる。
【００２８】なお、図１中のＣＰＵ１０は、メモリコン
トローラ１１からメモリ１２へ単位時間あたりに伝送す
べき情報の量が多い場合には通常伝送モード（Ｍ＝０）
を指定し、該情報の量が少ない場合には制限伝送モード
（Ｍ＝１）を指定する。制限伝送モードにおいて、全て
のアドレス信号のうち小さい遷移確率を有する上位アド
レス信号のみをパラシリ変換するようにしてもよい。Ｃ
ＰＵ１０に代えてメモりコントローラ１１がモード信号
Ｍを生成することとしてもよい。
トローラ１１からメモリ１２へ単位時間あたりに伝送す
べき情報の量が多い場合には通常伝送モード（Ｍ＝０）
を指定し、該情報の量が少ない場合には制限伝送モード
（Ｍ＝１）を指定する。制限伝送モードにおいて、全て
のアドレス信号のうち小さい遷移確率を有する上位アド
レス信号のみをパラシリ変換するようにしてもよい。Ｃ
ＰＵ１０に代えてメモりコントローラ１１がモード信号
Ｍを生成することとしてもよい。
【００２９】上記の例では伝送路を構成する信号線の総
数が４であり、かつそのうちの１本の信号線のみが制限
伝送モードで使用されることとしたが、これに限らない
ことはもちろんである。例えば、６４本の信号線のうち
の８本を制限伝送モードで使用することとしてもよい。
数が４であり、かつそのうちの１本の信号線のみが制限
伝送モードで使用されることとしたが、これに限らない
ことはもちろんである。例えば、６４本の信号線のうち
の８本を制限伝送モードで使用することとしてもよい。
【００３０】上記の例は、他の種類の半導体集積回路間
のパラレル信号伝送にも適用可能である。また、１個の
半導体集積回路の内部における回路ブロック間のパラレ
ル信号伝送にも適用可能であり、制限伝送モードで高い
出力インピーダンスを有する不使用ドライバによって、
不使用信号線に付く寄生容量の充放電に係る直流電流を
遮断することができる結果、該半導体集積回路の消費電
力を削減することができる。
のパラレル信号伝送にも適用可能である。また、１個の
半導体集積回路の内部における回路ブロック間のパラレ
ル信号伝送にも適用可能であり、制限伝送モードで高い
出力インピーダンスを有する不使用ドライバによって、
不使用信号線に付く寄生容量の充放電に係る直流電流を
遮断することができる結果、該半導体集積回路の消費電
力を削減することができる。
【００３１】図１中のＣＰＵ１０がパラシリ変換回路を
内蔵している場合には、図２中のパラシリ変換回路２５
を省略することができる。図７は、この場合の図２の構
成の変形例を示している。ＣＰＵ１０は、通常伝送モー
ド（Ｍ＝０）ならばパラレル信号Ｘを、制限伝送モード
（Ｍ＝１）ならば該信号Ｘのための伝送路を構成する複
数本の信号線のうちの１本の信号線のみを用いてシリア
ル信号Ｘをそれぞれ図７のメモリコントローラ１１へ供
給する。図７中の制御回路２０は、通常伝送モード（Ｍ
＝０）が指定された場合にはＣＰＵ１０から供給された
パラレル信号Ｘから信号Ｓ０，Ｓ１，Ｓ２，Ｓ３を生成
し、制限伝送モード（Ｍ＝１）が指定された場合にはＣ
ＰＵ１０から供給されたシリアル信号Ｘをそのまま信号
Ｓ３として供給するものである。
内蔵している場合には、図２中のパラシリ変換回路２５
を省略することができる。図７は、この場合の図２の構
成の変形例を示している。ＣＰＵ１０は、通常伝送モー
ド（Ｍ＝０）ならばパラレル信号Ｘを、制限伝送モード
（Ｍ＝１）ならば該信号Ｘのための伝送路を構成する複
数本の信号線のうちの１本の信号線のみを用いてシリア
ル信号Ｘをそれぞれ図７のメモリコントローラ１１へ供
給する。図７中の制御回路２０は、通常伝送モード（Ｍ
＝０）が指定された場合にはＣＰＵ１０から供給された
パラレル信号Ｘから信号Ｓ０，Ｓ１，Ｓ２，Ｓ３を生成
し、制限伝送モード（Ｍ＝１）が指定された場合にはＣ
ＰＵ１０から供給されたシリアル信号Ｘをそのまま信号
Ｓ３として供給するものである。
【００３２】図８は、図７中のロジック０〜３の各々の
真理値表を示している。ただし、ロジック３のモード信
号入力は論理０に固定されている。図８によれば、通常
伝送モード（Ｍ＝０）が指定された場合には４本の信号
線Ｌ０〜Ｌ３の全てを用いて信号Ｓ０〜Ｓ３のパラレル
伝送が実行され、制限伝送モード（Ｍ＝１）が指定され
た場合には４本の信号線Ｌ０〜Ｌ３のうちの１本の信号
線Ｌ３のみを用いたシリアル信号伝送が実行されること
が判る。この場合のメモリ１２の内部構成は図５のとお
りである。なお、制限伝送モードで４本の信号線Ｌ０〜
Ｌ３のうちのいずれの信号線を使用するかをＣＰＵ１０
が指定するようにしてもよい。
真理値表を示している。ただし、ロジック３のモード信
号入力は論理０に固定されている。図８によれば、通常
伝送モード（Ｍ＝０）が指定された場合には４本の信号
線Ｌ０〜Ｌ３の全てを用いて信号Ｓ０〜Ｓ３のパラレル
伝送が実行され、制限伝送モード（Ｍ＝１）が指定され
た場合には４本の信号線Ｌ０〜Ｌ３のうちの１本の信号
線Ｌ３のみを用いたシリアル信号伝送が実行されること
が判る。この場合のメモリ１２の内部構成は図５のとお
りである。なお、制限伝送モードで４本の信号線Ｌ０〜
Ｌ３のうちのいずれの信号線を使用するかをＣＰＵ１０
が指定するようにしてもよい。
【００３３】コンピュータのスタンバイ状態が存在する
点を考慮して、通常伝送モード及び制限伝送モードに加
えて、伝送停止モードを採用してもよい。図９は、この
場合の図１の構成の変形例を示している。図９中のＣＰ
Ｕ１０は、信号伝送モードを指定するための２ビットか
らなるモード信号Ｍ，Ｎをメモリコントローラ１１及び
各メモリ１２へ供給する。Ｍ＝０ならば通常伝送モード
が、Ｍ＝１かつＮ＝０ならば制限伝送モードが、Ｍ＝１
かつＮ＝１ならば伝送停止モードがそれぞれ選択され
る。
点を考慮して、通常伝送モード及び制限伝送モードに加
えて、伝送停止モードを採用してもよい。図９は、この
場合の図１の構成の変形例を示している。図９中のＣＰ
Ｕ１０は、信号伝送モードを指定するための２ビットか
らなるモード信号Ｍ，Ｎをメモリコントローラ１１及び
各メモリ１２へ供給する。Ｍ＝０ならば通常伝送モード
が、Ｍ＝１かつＮ＝０ならば制限伝送モードが、Ｍ＝１
かつＮ＝１ならば伝送停止モードがそれぞれ選択され
る。
【００３４】図１０は、図９中のメモリコントローラ１
１の内部構成を示している。図１０によれば、ロジック
０〜３と、パラシリ変換回路２５との各々がモード信号
Ｍ，Ｎを受け取る。図１０中のパラシリ変換回路２５
は、「Ｍ＝１かつＮ＝０（制限伝送モード）」ならば変
換動作を実行し、「Ｍ＝０（通常伝送モード）」又は
「Ｍ＝１かつＮ＝１（伝送停止モード）」ならば何の変
換動作も実行せずに該回路の出力インピーダンスを高く
する回路である。
１の内部構成を示している。図１０によれば、ロジック
０〜３と、パラシリ変換回路２５との各々がモード信号
Ｍ，Ｎを受け取る。図１０中のパラシリ変換回路２５
は、「Ｍ＝１かつＮ＝０（制限伝送モード）」ならば変
換動作を実行し、「Ｍ＝０（通常伝送モード）」又は
「Ｍ＝１かつＮ＝１（伝送停止モード）」ならば何の変
換動作も実行せずに該回路の出力インピーダンスを高く
する回路である。
【００３５】図１１は図１０中のロジック０〜２の各々
の真理値表を、図１２は図１０中のロジック３の真理値
表をそれぞれ示している。図１１及び図１２によれば、
伝送停止モード（Ｍ＝１かつＮ＝１）が指定されると、
４本の信号線Ｌ０，Ｌ１，Ｌ２，Ｌ３を全て使用しない
ように４個のドライバ３１，３２，３３、３４の各々の
出力インピーダンスが高くされるようになっている。
の真理値表を、図１２は図１０中のロジック３の真理値
表をそれぞれ示している。図１１及び図１２によれば、
伝送停止モード（Ｍ＝１かつＮ＝１）が指定されると、
４本の信号線Ｌ０，Ｌ１，Ｌ２，Ｌ３を全て使用しない
ように４個のドライバ３１，３２，３３、３４の各々の
出力インピーダンスが高くされるようになっている。
【００３６】図１３は、図１０の構成に対応した、図９
中のメモリ１２の内部構成を示している。図１３によれ
ば、シリパラ変換回路４５と、ロジック１０〜１３との
各々がモード信号Ｍ，Ｎを受け取る。図１３中のシリパ
ラ変換回路４５は、「Ｍ＝１かつＮ＝０（制限伝送モー
ド）」ならば変換動作を実行し、「Ｍ＝０（通常伝送モ
ード）」又は「Ｍ＝１かつＮ＝１（伝送停止モード）」
ならば何の変換動作も実行しない回路である。しかも、
このシリパラ変換回路４５は、「Ｍ＝１かつＮ＝１（伝
送停止モード）」ならば書き込み禁止信号ＩＮＨをメモ
リセルアレイ４０へ供給する機能をも有している。
中のメモリ１２の内部構成を示している。図１３によれ
ば、シリパラ変換回路４５と、ロジック１０〜１３との
各々がモード信号Ｍ，Ｎを受け取る。図１３中のシリパ
ラ変換回路４５は、「Ｍ＝１かつＮ＝０（制限伝送モー
ド）」ならば変換動作を実行し、「Ｍ＝０（通常伝送モ
ード）」又は「Ｍ＝１かつＮ＝１（伝送停止モード）」
ならば何の変換動作も実行しない回路である。しかも、
このシリパラ変換回路４５は、「Ｍ＝１かつＮ＝１（伝
送停止モード）」ならば書き込み禁止信号ＩＮＨをメモ
リセルアレイ４０へ供給する機能をも有している。
【００３７】図１４は、図１３中のロジック１０〜１３
の各々の真理値表を示している。メモリセルアレイ４０
は、伝送停止モード（Ｍ＝１かつＮ＝１）においてシリ
パラ変換回路４５から受け取った書き込み禁止信号ＩＮ
Ｈに応答して、ロジック１０〜１３から供給された信号
Ｑ０，Ｑ１，Ｑ２，Ｑ３の受け取りを拒絶する。つま
り、伝送停止モードでは４本の信号線Ｌ０〜Ｌ３から受
信した信号が全て無効化される。
の各々の真理値表を示している。メモリセルアレイ４０
は、伝送停止モード（Ｍ＝１かつＮ＝１）においてシリ
パラ変換回路４５から受け取った書き込み禁止信号ＩＮ
Ｈに応答して、ロジック１０〜１３から供給された信号
Ｑ０，Ｑ１，Ｑ２，Ｑ３の受け取りを拒絶する。つま
り、伝送停止モードでは４本の信号線Ｌ０〜Ｌ３から受
信した信号が全て無効化される。
【００３８】図９中のＣＰＵ１０がパラシリ変換回路を
内蔵している場合には、図１０中のパラシリ変換回路２
５を省略することができる。メモリコントローラ１１か
らメモリ１２へ単位時間あたりに伝送すべき情報の量が
極端に少ない場合には、制限伝送モード（Ｍ＝１かつＮ
＝０）と伝送停止モード（Ｍ＝１かつＮ＝１）とを一定
の周期で交互に選択するようにすればよい。これによ
り、４本の信号線Ｌ０〜Ｌ３のうちの１本の信号線Ｌ３
のみを用いたシリアル信号伝送が間欠的に実行される。
内蔵している場合には、図１０中のパラシリ変換回路２
５を省略することができる。メモリコントローラ１１か
らメモリ１２へ単位時間あたりに伝送すべき情報の量が
極端に少ない場合には、制限伝送モード（Ｍ＝１かつＮ
＝０）と伝送停止モード（Ｍ＝１かつＮ＝１）とを一定
の周期で交互に選択するようにすればよい。これによ
り、４本の信号線Ｌ０〜Ｌ３のうちの１本の信号線Ｌ３
のみを用いたシリアル信号伝送が間欠的に実行される。
【００３９】なお、上記各例において例えば信号線Ｌ０
が使用されない場合には、ドライバ３１中のＰＭＯＳト
ランジスタＱｐ及びＮＭＯＳトランジスタＱｎをいずれ
もオフ状態にさせることにより、信号線Ｌ０に対するド
ライバ３１の出力インピーダンスを高くし、以て信号線
Ｌ０とＤＣ電源１３との間のインピーダンスを高めるこ
ととしていた。これにより、ＤＣ電源１３から電源線
（電圧ＶＤＤ）、ＰＭＯＳトランジスタＱｐ、信号線Ｌ
０、終端抵抗Ｒ及び終端電圧線（電圧ＶＴＴ）を通して
再びＤＣ電源１３に至る電流経路と、ＤＣ電源１３から
終端電圧線（電圧ＶＴＴ）、終端抵抗Ｒ、信号線Ｌ０、
ＮＭＯＳトランジスタＱｎ及び接地線（電圧ＶＳＳ）を
通して再びＤＣ電源１３に至る電流経路との双方が遮断
される。ただし、これらの電流経路がいずれも終端抵抗
Ｒを含んでいる点に鑑みれば、終端抵抗Ｒの値を大きく
することにより信号線Ｌ０とＤＣ電源１３との間のイン
ピーダンスを高め、以て不使用信号線Ｌ０を流れる直流
電流を遮断又は低減することもできる。終端電圧ＶＴＴ
に係るＤＣ電源１３の内部インピーダンスを変化させる
ようにしてもよい。
が使用されない場合には、ドライバ３１中のＰＭＯＳト
ランジスタＱｐ及びＮＭＯＳトランジスタＱｎをいずれ
もオフ状態にさせることにより、信号線Ｌ０に対するド
ライバ３１の出力インピーダンスを高くし、以て信号線
Ｌ０とＤＣ電源１３との間のインピーダンスを高めるこ
ととしていた。これにより、ＤＣ電源１３から電源線
（電圧ＶＤＤ）、ＰＭＯＳトランジスタＱｐ、信号線Ｌ
０、終端抵抗Ｒ及び終端電圧線（電圧ＶＴＴ）を通して
再びＤＣ電源１３に至る電流経路と、ＤＣ電源１３から
終端電圧線（電圧ＶＴＴ）、終端抵抗Ｒ、信号線Ｌ０、
ＮＭＯＳトランジスタＱｎ及び接地線（電圧ＶＳＳ）を
通して再びＤＣ電源１３に至る電流経路との双方が遮断
される。ただし、これらの電流経路がいずれも終端抵抗
Ｒを含んでいる点に鑑みれば、終端抵抗Ｒの値を大きく
することにより信号線Ｌ０とＤＣ電源１３との間のイン
ピーダンスを高め、以て不使用信号線Ｌ０を流れる直流
電流を遮断又は低減することもできる。終端電圧ＶＴＴ
に係るＤＣ電源１３の内部インピーダンスを変化させる
ようにしてもよい。
【００４０】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、制限伝送モードでは使用ドライバの個数及び使用信
号線の本数を低減し、該モードで高い出力インピーダン
スを有する不使用ドライバによって不使用信号線の直流
電流を遮断（又は少なくとも低減）することとしたの
で、パラレル信号伝送システムにおける消費電力を削減
することができる。
ば、制限伝送モードでは使用ドライバの個数及び使用信
号線の本数を低減し、該モードで高い出力インピーダン
スを有する不使用ドライバによって不使用信号線の直流
電流を遮断（又は少なくとも低減）することとしたの
で、パラレル信号伝送システムにおける消費電力を削減
することができる。
【図１】本発明に係る信号伝送システムを備えたコンピ
ュータの構成例を示すブロック図である。
ュータの構成例を示すブロック図である。
【図２】図１中のメモリコントローラの内部構成を示す
ブロック図である。
ブロック図である。
【図３】図２中のロジック０〜２の各々の真理値表を示
す図である。
す図である。
【図４】図２中のロジック３の真理値表を示す図であ
る。
る。
【図５】図１中のメモリの内部構成を示すブロック図で
ある。
ある。
【図６】図５中のロジック１０〜１３の各々の真理値表
を示す図である。
を示す図である。
【図７】図２の構成の変形例を示すブロック図である。
【図８】図７中のロジック０〜３の各々の真理値表を示
す図である。
す図である。
【図９】図１の構成の変形例を示すブロック図である。
【図１０】図９中のメモリコントローラの内部構成を示
すブロック図である。
すブロック図である。
【図１１】図１０中のロジック０〜２の各々の真理値表
を示す図である。
を示す図である。
【図１２】図１０中のロジック３の真理値表を示す図で
ある。
ある。
【図１３】図９中のメモリの内部構成を示すブロック図
である。
である。
【図１４】図１３中のロジック１０〜１３の各々の真理
値表を示す図である。
値表を示す図である。
１０ ＣＰＵ １１ メモリコントローラ（送信ユニット） １２ メモリ（受信ユニット） １３ ＤＣ電源 ２０ 制御回路 ２１〜２４ ロジック（送信ユニットの論理手段） ２５ パラシリ変換回路（送信ユニットの論理手段） ３１〜３４ ドライバ ４０ メモリセルアレイ ４１〜４４ レシーバ ４５ シリパラ変換回路（受信ユニットの論理手段） ５１〜５４ ロジック（受信ユニットの論理手段） Ｌ０〜Ｌ３ 信号線 Ｍ，Ｎ モード信号 Ｑｐ ＰＭＯＳトランジスタ Ｑｎ ＮＭＯＳトランジスタ Ｒ 終端抵抗 ＶＤＤ 電源電圧 ＶＳＳ 接地電圧 ＶＴＴ 終端電圧
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Claims (10)
- 【請求項１】 送信ユニットと、受信ユニットと、前記
送信ユニットと前記受信ユニットとの間に介在した複数
本の信号線と、直流電源とを備えた信号伝送システムで
あって、 通常伝送モードが指定された場合には、前記複数本の信
号線の全てを用いたパラレル信号伝送が、制限伝送モー
ドが指定された場合には、前記複数本の信号線のうちの
少なくとも１本の信号線を用いない信号伝送がそれぞれ
実行されるように、前記複数本の信号線のうちの使用さ
れるべき信号線を選択するための手段と、 前記制限伝送モードにおいて、前記複数本の信号線のう
ちの不使用信号線を流れる電流が低減されるように、該
不使用信号線と前記直流電源との間のインピーダンスを
高くするための手段とを更に備えたことを特徴とする信
号伝送システム。 - 【請求項２】 請求項１記載の信号伝送システムにおい
て、 伝送停止モードが指定された場合には、前記複数本の信
号線のいずれもが前記送信ユニットと前記受信ユニット
との間の信号伝送に用いられず、かつ前記複数本の信号
線の各々を流れる電流が低減されるように、前記複数本
の信号線の各々と前記直流電源との間のインピーダンス
を全て高くするための手段を更に備えたことを特徴とす
る信号伝送システム。 - 【請求項３】 送信ユニットと、受信ユニットと、前記
送信ユニットと前記受信ユニットとの間に介在した複数
本の信号線とを備えた信号伝送システムであって、 前記送信ユニットは、 各々前記複数本の信号線のうちの対応する信号線に接続
された複数個のドライバと、 通常伝送モードが指定された場合には、前記複数本の信
号線の全てを用いたパラレル信号伝送が実行されるよう
に前記複数個のドライバを全て活性化させ、制限伝送モ
ードが指定された場合には、前記複数本の信号線のうち
少なくとも１本の信号線を用いない信号伝送が実行され
るように前記複数個のドライバのうちの使用ドライバを
活性化させかつ不使用ドライバの出力インピーダンスを
高くするための論理手段とを有し、 前記受信ユニットは、 前記通常伝送モードが指定された場合には、前記複数本
の信号線から受信した信号を全て有効化し、前記制限伝
送モードが指定された場合には、前記複数本の信号線の
うちの使用信号線から受信した信号を有効化しかつ不使
用信号線から受信した信号を無効化するための論理手段
を有することを特徴とする信号伝送システム。 - 【請求項４】 請求項３記載の信号伝送システムにおい
て、 前記送信ユニットの論理手段は、前記制限伝送モードが
指定された場合に前記複数個のドライバのうちの１個の
使用ドライバへシリアル信号を供給するためのパラシリ
変換回路を有することを特徴とする信号伝送システム。 - 【請求項５】 請求項４記載の信号伝送システムにおい
て、 前記受信ユニットの論理手段は、前記制限伝送モードが
指定された場合に受信した信号をパラレル信号に変換す
るためのシリパラ変換回路を有することを特徴とする信
号伝送システム。 - 【請求項６】 請求項３記載の信号伝送システムにおい
て、 前記送信ユニットの論理手段は、伝送停止モードが指定
された場合には、前記複数個のドライバの各々の出力イ
ンピーダンスを全て高くする機能を更に有することを特
徴とする信号伝送システム。 - 【請求項７】 請求項６記載の信号伝送システムにおい
て、 前記受信ユニットの論理手段は、前記伝送停止モードが
指定された場合には、前記複数本の信号線から受信した
信号を全て無効化する機能を更に有することを特徴とす
る信号伝送システム。 - 【請求項８】 請求項３記載の信号伝送システムにおい
て、 前記複数個のドライバの各々は、 電源線と前記複数本の信号線のうちの対応信号線との間
に介在したＰＭＯＳトランジスタと、 前記対応信号線と接地線との間に介在したＮＭＯＳトラ
ンジスタとを有することを特徴とする信号伝送システ
ム。 - 【請求項９】 請求項３記載の信号伝送システムにおい
て、 各々前記複数本の信号線のうちの対応する信号線を終端
電圧線に接続するための複数本の終端抵抗を更に備えた
ことを特徴とする信号伝送システム。 - 【請求項１０】 請求項３記載の信号伝送システムにお
いて、 前記送信ユニットはメモリコントローラであり、かつ前
記受信ユニットはメモリであることを特徴とする信号伝
送システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00481499A JP3315375B2 (ja) | 1998-01-20 | 1999-01-12 | 信号伝送システム |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP871398 | 1998-01-20 | ||
| JP10-8713 | 1998-01-20 | ||
| JP00481499A JP3315375B2 (ja) | 1998-01-20 | 1999-01-12 | 信号伝送システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000032085A true JP2000032085A (ja) | 2000-01-28 |
| JP3315375B2 JP3315375B2 (ja) | 2002-08-19 |
Family
ID=26338653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00481499A Expired - Fee Related JP3315375B2 (ja) | 1998-01-20 | 1999-01-12 | 信号伝送システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3315375B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010508600A (ja) * | 2006-10-31 | 2010-03-18 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | デュアルモードメモリ相互接続を備えたメモリコントローラ |
| JP7428689B2 (ja) | 2021-12-17 | 2024-02-06 | 華邦電子股▲ふん▼有限公司 | メモリシステム |
-
1999
- 1999-01-12 JP JP00481499A patent/JP3315375B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010508600A (ja) * | 2006-10-31 | 2010-03-18 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | デュアルモードメモリ相互接続を備えたメモリコントローラ |
| JP7428689B2 (ja) | 2021-12-17 | 2024-02-06 | 華邦電子股▲ふん▼有限公司 | メモリシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3315375B2 (ja) | 2002-08-19 |
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