JP2000032085A - 信号伝送システム - Google Patents
信号伝送システムInfo
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- JP2000032085A JP2000032085A JP11004814A JP481499A JP2000032085A JP 2000032085 A JP2000032085 A JP 2000032085A JP 11004814 A JP11004814 A JP 11004814A JP 481499 A JP481499 A JP 481499A JP 2000032085 A JP2000032085 A JP 2000032085A
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Abstract
する。 【解決手段】 モード信号Mにより通常伝送モード(M
=0)が指定された場合には、各々抵抗終端された4本
の信号線L0〜L3の全てを用いたパラレル信号伝送が
実行されるように、送信ユニット11中の4個のドライ
バ31〜34をロジック21〜24の出力で活性化させ
る。モード信号Mにより制限伝送モード(M=1)が指
定された場合には、4本の信号線L0〜L3のうちの1
本の特定信号線L3のみを用いたシリアル信号伝送が実
行されるように、4個のドライバ31〜34のうちの特
定ドライバ34のみをパラシリ変換回路25の出力で活
性化させ、かつロジック21,22,23の出力で不使
用ドライバ31,32,33の出力インピーダンスを高
くさせることにより不使用信号線L0,L1,L2の終
端抵抗に起因した直流電流を遮断する。
Description
システムにおける消費電力の削減に係る改良に関するも
のである。
ニット間に介在した複数本の信号線とを備えた信号伝送
システムが知られている。該信号線の総数は、伝送すべ
き情報の最大量に応じて予め固定される。送信ユニット
は、各々該複数本の信号線のうちの対応する信号線に接
続された複数個のドライバを備える。各ドライバは、例
えば、電源線(電圧VDD)と対応信号線との間に介在
したPMOSトランジスタと、該対応信号線と接地線
(電圧VSS)との間に介在したNMOSトランジスタ
とを有する。
た複数の半導体集積回路の間における高速信号伝送が求
められている。例えば、膨大な動画像データの処理を行
う場合、メモリコントローラとメモリとの間のアドレス
信号、データ信号、その他の制御信号の伝送に、パラレ
ル信号伝送方式が採用される。この種の信号伝送が高速
になればなるほど、信号線のインダクタンス成分に起因
した反射の影響が信号波形に顕著に現れるようになる。
そこで、パラレル信号伝送のための複数本の信号線の各
々が、低インピーダンスの終端抵抗を介して終端電圧線
(電圧VTT)に接続される。終端電圧VTTは、例え
ばほぼ(VDD+VSS)/2に設定される。
けるパラレル信号伝送のための複数本の信号線の各々が
上記のように抵抗終端されていると、あるドライバの出
力が論理1であるならば、すなわち該ドライバ中のPM
OSトランジスタがオン状態であるならば、電源線(電
圧VDD)から該PMOSトランジスタ、対応信号線及
び対応終端抵抗を通して直流電流が終端電圧線(電圧V
TT)へ流れる。また、ドライバの出力が論理0である
ならば、すなわち該ドライバ中のNMOSトランジスタ
がオン状態であるならば、終端電圧線(電圧VTT)か
ら対応終端抵抗、対応信号線及び該NMOSトランジス
タを通して直流電流が接地線(電圧VSS)へ流れる。
全てのドライバ及び終端抵抗がこれらの直流電流を常に
生じさせるので、これに起因した消費電力が無視できな
いほど大きくなっている。
ブロック間のパラレル信号伝送では上記のような信号線
の抵抗終端がなされないものの、各信号線に付く寄生容
量の充放電に係る直流電流が全てのドライバ中に常に生
じるので、これに起因した消費電力が無視できないほど
大きくなっている。
号伝送システムにおける消費電力を削減することにあ
る。
送システムにおいて、単位時間あたりに伝送すべき情報
の量は時々刻々変化する。伝送すべき情報が全くない状
態、例えばスタンバイ状態も存在する。また、例えば多
ビットアドレス信号の伝送の場合、上位アドレス信号は
下位アドレス信号に比べて変化が少ない。つまり、上位
アドレス信号による単位時間あたりの伝送情報量は、下
位アドレス信号に比べて少ない。本発明は、これらの点
に着目してなされたものであって、単位時間あたりの伝
送情報量が少ない場合には、備えた複数本の信号線のう
ちの一部の信号線のみを用いて信号伝送を実行すること
としたものである。
ードが指定された場合には複数本の信号線の全てを用い
たパラレル信号伝送が、制限伝送モードが指定された場
合には複数本の信号線のうちの少なくとも1本の信号線
を用いない信号伝送がそれぞれ実行されるように、複数
本の信号線のうちの使用されるべき信号線が選択され
る。しかも、制限伝送モードにおいて不使用信号線を流
れる電流が低減されるように、該不使用信号線と直流電
源との間のインピーダンスが高められる。また、伝送停
止モードが指定された場合には、複数本の信号線のいず
れもが信号伝送に用いられず、かつ複数本の信号線の各
々を流れる電流が低減されるように、複数本の信号線の
各々と直流電源との間のインピーダンスが全て高められ
る。ある信号線と直流電源との間のインピーダンスを高
めるためには、例えば、CMOSインバータ構成のドラ
イバ中のPMOSトランジスタ及びNMOSトランジス
タをいずれもオフ状態にさせることにより、該ドライバ
の出力インピーダンスを高くする。
ユニットと、受信ユニットと、両ユニット間に介在した
複数本の信号線とを備えた信号伝送システムにおいて、
送信ユニットは、各々複数本の信号線のうちの対応する
信号線に接続された複数個のドライバと、通常伝送モー
ドが指定された場合には複数本の信号線の全てを用いた
パラレル信号伝送が実行されるように複数個のドライバ
を全て活性化させ、制限伝送モードが指定された場合に
は複数本の信号線のうち少なくとも1本の信号線を用い
ない信号伝送が実行されるように複数個のドライバのう
ちの使用ドライバを活性化させかつ不使用ドライバの出
力インピーダンスを高くするための論理手段とを有する
こととしたものである。制限伝送モードで高い出力イン
ピーダンスを有する不使用ドライバは、対応する不使用
信号線に流れる直流電流を低減する。これに対応して、
受信ユニットは、通常伝送モードが指定された場合には
複数本の信号線から受信した信号を全て有効化し、制限
伝送モードが指定された場合には複数本の信号線のうち
の使用信号線から受信した信号を有効化しかつ不使用信
号線から受信した信号を無効化するための論理手段を有
することとした。通常伝送モード及び制限伝送モードに
加えて、伝送停止モードを採用してもよい。伝送停止モ
ードでは、送信ユニットの論理手段は複数個のドライバ
の各々の出力インピーダンスを全て高くし、受信ユニッ
トの論理手段は複数本の信号線から受信した信号を全て
無効化する。
信号線を用いて通常伝送モードと同等の信号伝送を実行
するためには、送信ユニットの論理手段にパラシリ(パ
ラレル−シリアル)変換回路を、受信ユニットの論理手
段にシリパラ(シリアル−パラレル)変換回路をそれぞ
れ設ける。
モリへのアドレス信号、データ信号、その他の制御信号
のパラレル伝送に本発明を適用した例を、添付図面を参
照しながら説明する。メモリコントローラが送信ユニッ
トであり、メモリが受信ユニットである。説明の簡略化
のため、メモリコントローラとメモリとの間に介在した
信号線の本数が4であるものとする。なお、メモリから
メモリコントローラへのパラレル信号伝送に本発明を適
用することも、もちろん可能である。
備えたコンピュータの構成例を示している。図1のコン
ピュータは、1枚のプリント配線板上に実装された複数
の半導体集積回路からなるものであって、具体的にはC
PU(中央処理装置)10と、メモリコントローラ11
と、複数のメモリ12と、DC(直流)電源13とを備
えている。メモリコントローラ11と複数のメモリ12
との間には、4本の信号線L0,L1,L2,L3が介
在している。これら4本の信号線L0〜L3は、伝送信
号の反射が抑止されるように、各々終端抵抗Rを介して
終端電圧線(電圧VTT)に接続されている。CPU1
0は、信号X(アドレス信号、データ信号、その他の制
御信号)をメモリコントローラ11へ供給するととも
に、信号伝送モードを指定するためのモード信号Mをメ
モリコントローラ11及び各メモリ12へ供給する。M
=0ならば通常伝送モードが、M=1ならば制限伝送モ
ードがそれぞれ選択される。DC電源13は、電源線に
電圧VDDを、接地線に電圧VSSを、終端電圧線に電
圧VTTをそれぞれ供給するものである。終端電圧VT
Tは、例えばほぼ(VDD+VSS)/2に設定され
る。なお、図1では、メモリコントローラ11を除く各
回路ブロック10,12への電源電圧VTT及び接地電
圧VSSの供給の図示が省略されている。
の内部構成を示している。図2によれば、メモリコント
ローラ11は、制御回路20と、4個のロジック(ロジ
ック0〜3)21,22,23,24と、パラシリ変換
回路25と、4個のドライバ31,32,33,34と
を備えており、通常伝送モード(M=0)が指定された
場合には4本の信号線L0〜L3の全てを用いたパラレ
ル信号伝送が実行されるように4個のドライバ31〜3
4を全て活性化させ、制限伝送モード(M=1)が指定
された場合には4本の信号線L0〜L3のうちの1本の
特定信号線L3のみを用いたシリアル信号伝送が実行さ
れるように4個のドライバ31〜34のうちの特定ドラ
イバ34のみをパラシリ変換回路25の出力で活性化さ
せかつ不使用ドライバ31,32,33の出力インピー
ダンスを高くする機能を備えたものである。
信号線L0との間に介在したPMOSトランジスタQp
と、該信号線L0と接地線(電圧VSS)との間に介在
したNMOSトランジスタQnとを有するCMOSイン
バータ構成のドライバである。ドライバ32は、電源線
と信号線L1との間に介在したPMOSトランジスタQ
pと、該信号線L1と接地線との間に介在したNMOS
トランジスタQnとを有するドライバである。ドライバ
33は、電源線と信号線L2との間に介在したPMOS
トランジスタQpと、該信号線L2と接地線との間に介
在したNMOSトランジスタQnとを有するドライバで
ある。ドライバ34は、電源線と信号線L3との間に介
在したPMOSトランジスタQpと、該信号線L3と接
地線との間に介在したNMOSトランジスタQnとを有
するドライバである。
た信号Xから、伝送すべき信号S0,S1,S2,S3
を生成するものである。
送モード)ならば供給されたパラレル信号P3,P2,
P1,P0をその順にシリアル信号SU(=P3,P
2,P1,P0)及びシリアル信号SL(=P3,P
2,P1,P0)に変換し、かつ該変換により得たシリ
アル信号SU及びSLをドライバ34へ供給する動作を
実行し、M=0(通常伝送モード)ならば何の変換動作
も実行せずにシリアル信号SU及びSLに係る該回路の
出力インピーダンスを高くする回路である。
理値表を、図4は図2中のロジック3の真理値表をそれ
ぞれ示している。図3及び図4を参照して、通常伝送モ
ード(M=0)と制限伝送モード(M=1)とを個別に
説明する。
る。図3及び図4によれば、M=0ならば、ロジック0
は信号S0に応じた信号U(=S0)及び信号L(=S
0)を各々ドライバ31中のPMOSトランジスタQp
のゲート及びNMOSトランジスタQnのゲートへ、ロ
ジック1は信号S1に応じた信号U(=S1)及び信号
L(=S1)を各々ドライバ32中のPMOSトランジ
スタQpのゲート及びNMOSトランジスタQnのゲー
トへ、ロジック2は信号S2に応じた信号U(=S2)
及び信号L(=S2)を各々ドライバ33中のPMOS
トランジスタQpのゲート及びNMOSトランジスタQ
nのゲートへ、ロジック3は信号S3に応じた信号U
(=S3)及び信号L(=S3)を各々ドライバ34中
のPMOSトランジスタQpのゲート及びNMOSトラ
ンジスタQnのゲートへそれぞれ供給する。つまり、通
常伝送モード(M=0)が指定された場合には、S0=
0ならばドライバ31中のPMOSトランジスタQpが
活性化されてオン状態となり、S0=1ならばドライバ
31中のNMOSトランジスタQnが活性化されてオン
状態となり、S1=0ならばドライバ32中のPMOS
トランジスタQpが活性化されてオン状態となり、S1
=1ならばドライバ32中のNMOSトランジスタQn
が活性化されてオン状態となり、S2=0ならばドライ
バ33中のPMOSトランジスタQpが活性化されてオ
ン状態となり、S2=1ならばドライバ33中のNMO
SトランジスタQnが活性化されてオン状態となり、S
3=0ならばドライバ34中のPMOSトランジスタQ
pが活性化されてオン状態となり、S3=1ならばドラ
イバ34中のNMOSトランジスタQnが活性化されて
オン状態となる。この結果、4本の信号線L0〜L3の
全てを用いて、信号S0〜S3のパラレル伝送が実行さ
れる。この間、パラシリ変換回路25はシリアル信号S
U及びSLに係る該回路の出力インピーダンスを高くす
る。
る。図3及び図4によれば、M=1ならば、ロジック0
は信号S0に関わらず一定の信号U(=1)及び一定の
信号L(=0)を各々ドライバ31中のPMOSトラン
ジスタQpのゲート及びNMOSトランジスタQnのゲ
ートへ、ロジック1は信号S1に関わらず一定の信号U
(=1)及び一定の信号L(=0)を各々ドライバ32
中のPMOSトランジスタQpのゲート及びNMOSト
ランジスタQnのゲートへ、ロジック2は信号S2に関
わらず一定の信号U(=1)及び一定の信号L(=0)
を各々ドライバ33中のPMOSトランジスタQpのゲ
ート及びNMOSトランジスタQnのゲートへそれぞれ
供給し、ロジック3は信号S3に関わらず該ロジック3
の信号U及びLに係る出力インピーダンスを高くする。
また、ロジック0は信号S0に応じた信号P0(=S
0)を、ロジック1は信号S1に応じた信号P1(=S
1)を、ロジック2は信号S2に応じた信号P2(=S
2)を、ロジック3は信号S3に応じた信号P3(=S
3)をそれぞれパラシリ変換回路25へパラレルに供給
する。パラシリ変換回路25は、これらのパラレル信号
P3,P2,P1,P0をその順にシリアル信号SU
(=P3,P2,P1,P0)及びシリアル信号SL
(=P3,P2,P1,P0)に変換し、該変換により
得たシリアル信号SU及びSLを各々ドライバ34中の
PMOSトランジスタQpのゲート及びNMOSトラン
ジスタQnのゲートへ供給する。つまり、制限伝送モー
ド(M=1)が指定された場合には、3本の信号線L
0,L1,L2を使用しないように3個のドライバ3
1,32,33の各々の出力インピーダンスが高くさ
れ、1個のドライバ34のみがパラシリ変換回路25の
出力に応じて活性化されるようになっている。この際、
パラシリ変換回路25は、ロジック3に代わってドライ
バ34中のPMOSトランジスタQp及びNMOSトラ
ンジスタQnを活性化する。この結果、4本の信号線L
0〜L3のうちの1本の信号線L3のみを用いたシリア
ル信号伝送が実行される。
(送信ユニット)11によれば、制限伝送モード(M=
1)では使用ドライバの個数及び使用信号線の本数を各
々1に低減し、該モードで高い出力インピーダンスを有
する不使用ドライバ31,32,33によって不使用信
号線L0,L1,L2の直流電流を遮断することとした
ので、これら3本の不使用信号線L0,L1,L2の各
々及び対応する3本の終端抵抗Rの各々を流れる直流電
流がいずれもゼロに低減される。したがって、通常伝送
モード(M=0)に比べて信号線を流れる直流電流に起
因した消費電力を4分の1に削減することができる。
メモリ12の内部構成を示している。図5によれば、メ
モリ12は、メモリセルアレイ40と、4個のレシーバ
41,42,43,44と、シリパラ変換回路45と、
4個のロジック(ロジック10〜13)51,52,5
3,54とを備えており、通常伝送モード(M=0)が
指定された場合には4本の信号線L0〜L3から受信し
た信号を全て有効化し、制限伝送モード(M=1)が指
定された場合には4本の信号線L0〜L3のうちの1本
の特定信号線L3から受信した信号のみを有効化する機
能を備えたものである。
VTTと等しい電圧に設定された参照電圧を表してい
る。レシーバ41は、信号線L0の電圧と参照電圧Vr
efとを各々入力として受け取る差動増幅器で構成され
たレシーバである。レシーバ42は、信号線L1の電圧
と参照電圧Vrefとを各々入力として受け取る差動増
幅器で構成されたレシーバである。レシーバ43は、信
号線L2の電圧と参照電圧Vrefとを各々入力として
受け取る差動増幅器で構成されたレシーバである。レシ
ーバ44は、信号線L3の電圧と参照電圧Vrefとを
各々入力として受け取る差動増幅器で構成されたレシー
バである。
送モード)ならばレシーバ44を介して受信したシリア
ル信号A3をパラレル信号P3,P2,P1,P0に変
換する動作を実行し、M=0(通常伝送モード)ならば
何の変換動作も実行しない回路である。
々の真理値表を示している。図6を参照しながら、通常
伝送モード(M=0)と制限伝送モード(M=1)とを
個別に説明する。
る。図6によれば、M=0ならば、ロジック10はレシ
ーバ41から供給された信号A0に応じた信号Q0(=
A0)を、ロジック11はレシーバ42から供給された
信号A1に応じた信号Q1(=A1)を、ロジック12
はレシーバ43から供給された信号A2に応じた信号Q
2(=A2)を、ロジック13はレシーバ44から供給
された信号A3に応じた信号Q3(=A3)をそれぞれ
メモリセルアレイ40へ供給する。つまり、通常伝送モ
ード(M=0)が指定された場合には、4本の信号線L
0〜L3の全てから受信したパラレル信号が有効化さ
れ、これがメモリセルアレイ40へ供給される。
る。図6によれば、M=1ならば、ロジック10〜13
は、シリパラ変換回路45から供給されたパラレル信号
P0,P1,P2,P3にそれぞれ応じた信号Q0(=
P0),Q1(=P1),Q2(=P2),Q3(=P
3)をメモリセルアレイ40へ供給する。つまり、制限
伝送モード(M=1)が指定された場合には、4本の信
号線L0〜L3のうちの1本の信号線L3のみから受信
したシリアル信号が有効化され、これに基づくパラレル
信号がメモリセルアレイ40へ供給される。
ト)12によれば、図2のメモリコントローラ(送信ユ
ニット)11における各伝送モードの動作に対応した受
信動作を達成できる。
トローラ11からメモリ12へ単位時間あたりに伝送す
べき情報の量が多い場合には通常伝送モード(M=0)
を指定し、該情報の量が少ない場合には制限伝送モード
(M=1)を指定する。制限伝送モードにおいて、全て
のアドレス信号のうち小さい遷移確率を有する上位アド
レス信号のみをパラシリ変換するようにしてもよい。C
PU10に代えてメモりコントローラ11がモード信号
Mを生成することとしてもよい。
数が4であり、かつそのうちの1本の信号線のみが制限
伝送モードで使用されることとしたが、これに限らない
ことはもちろんである。例えば、64本の信号線のうち
の8本を制限伝送モードで使用することとしてもよい。
のパラレル信号伝送にも適用可能である。また、1個の
半導体集積回路の内部における回路ブロック間のパラレ
ル信号伝送にも適用可能であり、制限伝送モードで高い
出力インピーダンスを有する不使用ドライバによって、
不使用信号線に付く寄生容量の充放電に係る直流電流を
遮断することができる結果、該半導体集積回路の消費電
力を削減することができる。
内蔵している場合には、図2中のパラシリ変換回路25
を省略することができる。図7は、この場合の図2の構
成の変形例を示している。CPU10は、通常伝送モー
ド(M=0)ならばパラレル信号Xを、制限伝送モード
(M=1)ならば該信号Xのための伝送路を構成する複
数本の信号線のうちの1本の信号線のみを用いてシリア
ル信号Xをそれぞれ図7のメモリコントローラ11へ供
給する。図7中の制御回路20は、通常伝送モード(M
=0)が指定された場合にはCPU10から供給された
パラレル信号Xから信号S0,S1,S2,S3を生成
し、制限伝送モード(M=1)が指定された場合にはC
PU10から供給されたシリアル信号Xをそのまま信号
S3として供給するものである。
真理値表を示している。ただし、ロジック3のモード信
号入力は論理0に固定されている。図8によれば、通常
伝送モード(M=0)が指定された場合には4本の信号
線L0〜L3の全てを用いて信号S0〜S3のパラレル
伝送が実行され、制限伝送モード(M=1)が指定され
た場合には4本の信号線L0〜L3のうちの1本の信号
線L3のみを用いたシリアル信号伝送が実行されること
が判る。この場合のメモリ12の内部構成は図5のとお
りである。なお、制限伝送モードで4本の信号線L0〜
L3のうちのいずれの信号線を使用するかをCPU10
が指定するようにしてもよい。
点を考慮して、通常伝送モード及び制限伝送モードに加
えて、伝送停止モードを採用してもよい。図9は、この
場合の図1の構成の変形例を示している。図9中のCP
U10は、信号伝送モードを指定するための2ビットか
らなるモード信号M,Nをメモリコントローラ11及び
各メモリ12へ供給する。M=0ならば通常伝送モード
が、M=1かつN=0ならば制限伝送モードが、M=1
かつN=1ならば伝送停止モードがそれぞれ選択され
る。
1の内部構成を示している。図10によれば、ロジック
0〜3と、パラシリ変換回路25との各々がモード信号
M,Nを受け取る。図10中のパラシリ変換回路25
は、「M=1かつN=0(制限伝送モード)」ならば変
換動作を実行し、「M=0(通常伝送モード)」又は
「M=1かつN=1(伝送停止モード)」ならば何の変
換動作も実行せずに該回路の出力インピーダンスを高く
する回路である。
の真理値表を、図12は図10中のロジック3の真理値
表をそれぞれ示している。図11及び図12によれば、
伝送停止モード(M=1かつN=1)が指定されると、
4本の信号線L0,L1,L2,L3を全て使用しない
ように4個のドライバ31,32,33、34の各々の
出力インピーダンスが高くされるようになっている。
中のメモリ12の内部構成を示している。図13によれ
ば、シリパラ変換回路45と、ロジック10〜13との
各々がモード信号M,Nを受け取る。図13中のシリパ
ラ変換回路45は、「M=1かつN=0(制限伝送モー
ド)」ならば変換動作を実行し、「M=0(通常伝送モ
ード)」又は「M=1かつN=1(伝送停止モード)」
ならば何の変換動作も実行しない回路である。しかも、
このシリパラ変換回路45は、「M=1かつN=1(伝
送停止モード)」ならば書き込み禁止信号INHをメモ
リセルアレイ40へ供給する機能をも有している。
の各々の真理値表を示している。メモリセルアレイ40
は、伝送停止モード(M=1かつN=1)においてシリ
パラ変換回路45から受け取った書き込み禁止信号IN
Hに応答して、ロジック10〜13から供給された信号
Q0,Q1,Q2,Q3の受け取りを拒絶する。つま
り、伝送停止モードでは4本の信号線L0〜L3から受
信した信号が全て無効化される。
内蔵している場合には、図10中のパラシリ変換回路2
5を省略することができる。メモリコントローラ11か
らメモリ12へ単位時間あたりに伝送すべき情報の量が
極端に少ない場合には、制限伝送モード(M=1かつN
=0)と伝送停止モード(M=1かつN=1)とを一定
の周期で交互に選択するようにすればよい。これによ
り、4本の信号線L0〜L3のうちの1本の信号線L3
のみを用いたシリアル信号伝送が間欠的に実行される。
が使用されない場合には、ドライバ31中のPMOSト
ランジスタQp及びNMOSトランジスタQnをいずれ
もオフ状態にさせることにより、信号線L0に対するド
ライバ31の出力インピーダンスを高くし、以て信号線
L0とDC電源13との間のインピーダンスを高めるこ
ととしていた。これにより、DC電源13から電源線
(電圧VDD)、PMOSトランジスタQp、信号線L
0、終端抵抗R及び終端電圧線(電圧VTT)を通して
再びDC電源13に至る電流経路と、DC電源13から
終端電圧線(電圧VTT)、終端抵抗R、信号線L0、
NMOSトランジスタQn及び接地線(電圧VSS)を
通して再びDC電源13に至る電流経路との双方が遮断
される。ただし、これらの電流経路がいずれも終端抵抗
Rを含んでいる点に鑑みれば、終端抵抗Rの値を大きく
することにより信号線L0とDC電源13との間のイン
ピーダンスを高め、以て不使用信号線L0を流れる直流
電流を遮断又は低減することもできる。終端電圧VTT
に係るDC電源13の内部インピーダンスを変化させる
ようにしてもよい。
ば、制限伝送モードでは使用ドライバの個数及び使用信
号線の本数を低減し、該モードで高い出力インピーダン
スを有する不使用ドライバによって不使用信号線の直流
電流を遮断(又は少なくとも低減)することとしたの
で、パラレル信号伝送システムにおける消費電力を削減
することができる。
ュータの構成例を示すブロック図である。
ブロック図である。
す図である。
る。
ある。
を示す図である。
す図である。
すブロック図である。
を示す図である。
ある。
である。
値表を示す図である。
Claims (10)
- 【請求項1】 送信ユニットと、受信ユニットと、前記
送信ユニットと前記受信ユニットとの間に介在した複数
本の信号線と、直流電源とを備えた信号伝送システムで
あって、 通常伝送モードが指定された場合には、前記複数本の信
号線の全てを用いたパラレル信号伝送が、制限伝送モー
ドが指定された場合には、前記複数本の信号線のうちの
少なくとも1本の信号線を用いない信号伝送がそれぞれ
実行されるように、前記複数本の信号線のうちの使用さ
れるべき信号線を選択するための手段と、 前記制限伝送モードにおいて、前記複数本の信号線のう
ちの不使用信号線を流れる電流が低減されるように、該
不使用信号線と前記直流電源との間のインピーダンスを
高くするための手段とを更に備えたことを特徴とする信
号伝送システム。 - 【請求項2】 請求項1記載の信号伝送システムにおい
て、 伝送停止モードが指定された場合には、前記複数本の信
号線のいずれもが前記送信ユニットと前記受信ユニット
との間の信号伝送に用いられず、かつ前記複数本の信号
線の各々を流れる電流が低減されるように、前記複数本
の信号線の各々と前記直流電源との間のインピーダンス
を全て高くするための手段を更に備えたことを特徴とす
る信号伝送システム。 - 【請求項3】 送信ユニットと、受信ユニットと、前記
送信ユニットと前記受信ユニットとの間に介在した複数
本の信号線とを備えた信号伝送システムであって、 前記送信ユニットは、 各々前記複数本の信号線のうちの対応する信号線に接続
された複数個のドライバと、 通常伝送モードが指定された場合には、前記複数本の信
号線の全てを用いたパラレル信号伝送が実行されるよう
に前記複数個のドライバを全て活性化させ、制限伝送モ
ードが指定された場合には、前記複数本の信号線のうち
少なくとも1本の信号線を用いない信号伝送が実行され
るように前記複数個のドライバのうちの使用ドライバを
活性化させかつ不使用ドライバの出力インピーダンスを
高くするための論理手段とを有し、 前記受信ユニットは、 前記通常伝送モードが指定された場合には、前記複数本
の信号線から受信した信号を全て有効化し、前記制限伝
送モードが指定された場合には、前記複数本の信号線の
うちの使用信号線から受信した信号を有効化しかつ不使
用信号線から受信した信号を無効化するための論理手段
を有することを特徴とする信号伝送システム。 - 【請求項4】 請求項3記載の信号伝送システムにおい
て、 前記送信ユニットの論理手段は、前記制限伝送モードが
指定された場合に前記複数個のドライバのうちの1個の
使用ドライバへシリアル信号を供給するためのパラシリ
変換回路を有することを特徴とする信号伝送システム。 - 【請求項5】 請求項4記載の信号伝送システムにおい
て、 前記受信ユニットの論理手段は、前記制限伝送モードが
指定された場合に受信した信号をパラレル信号に変換す
るためのシリパラ変換回路を有することを特徴とする信
号伝送システム。 - 【請求項6】 請求項3記載の信号伝送システムにおい
て、 前記送信ユニットの論理手段は、伝送停止モードが指定
された場合には、前記複数個のドライバの各々の出力イ
ンピーダンスを全て高くする機能を更に有することを特
徴とする信号伝送システム。 - 【請求項7】 請求項6記載の信号伝送システムにおい
て、 前記受信ユニットの論理手段は、前記伝送停止モードが
指定された場合には、前記複数本の信号線から受信した
信号を全て無効化する機能を更に有することを特徴とす
る信号伝送システム。 - 【請求項8】 請求項3記載の信号伝送システムにおい
て、 前記複数個のドライバの各々は、 電源線と前記複数本の信号線のうちの対応信号線との間
に介在したPMOSトランジスタと、 前記対応信号線と接地線との間に介在したNMOSトラ
ンジスタとを有することを特徴とする信号伝送システ
ム。 - 【請求項9】 請求項3記載の信号伝送システムにおい
て、 各々前記複数本の信号線のうちの対応する信号線を終端
電圧線に接続するための複数本の終端抵抗を更に備えた
ことを特徴とする信号伝送システム。 - 【請求項10】 請求項3記載の信号伝送システムにお
いて、 前記送信ユニットはメモリコントローラであり、かつ前
記受信ユニットはメモリであることを特徴とする信号伝
送システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Applications Claiming Priority (3)
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JP10-8713 | 1998-01-20 | ||
JP871398 | 1998-01-20 | ||
JP00481499A JP3315375B2 (ja) | 1998-01-20 | 1999-01-12 | 信号伝送システム |
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Publication Number | Publication Date |
---|---|
JP2000032085A true JP2000032085A (ja) | 2000-01-28 |
JP3315375B2 JP3315375B2 (ja) | 2002-08-19 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010508600A (ja) * | 2006-10-31 | 2010-03-18 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | デュアルモードメモリ相互接続を備えたメモリコントローラ |
JP2023090020A (ja) * | 2021-12-17 | 2023-06-29 | 華邦電子股▲ふん▼有限公司 | メモリシステム |
-
1999
- 1999-01-12 JP JP00481499A patent/JP3315375B2/ja not_active Expired - Fee Related
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