CN102664041B - 一种基于bist控制的可编程sram时序控制系统 - Google Patents

Abstract

一种基于BIST控制的可编程SRAM时序控制系统，包括BIST模块、控制单元以及含有可编程时序控制模块的SRAM模块，其特征是：可编程时序控制模块设有可编程读、写时序控制电路、字线WLL负载复制单元以及读、写位线负载复制单元，可编程读、写时序控制电路的输入为控制单元输出的读、写控制信号，可编程读、写时序控制电路的输出分别连接字线负载复制单元及读、写位线负载复制单元的输入，可编程读、写时序控制电路还输出Rref信号连接灵敏放大器时序控制电路的使能端，二级译码及字线驱动电路中字线WLL驱动复制单元的输出连接可编程读、写时序控制电路的时序端。

Description

一种基于BIST控制的可编程SRAM时序控制系统

技术领域

本发明涉及一种基于BIST（内嵌自测试）控制的可编程SRAM（静态随机存储器）时序控制系统，属于集成电路设计技术领域。 

背景技术

随着应用需求的不断发展，电子产品需要集成更多的功能，例如3D视频、游戏，GPS导航、高速的无线上网业务等，越来越高的需求带来了对电子产品性能的要求，从而对集成电路的处理能力和处理速度提出更高的要求。2007年Shweta Srivastava等人发表的论文《Rapid estimation of the probability of SRAM failure due to MOS Threshold variations》指出SoC和微处理器系统对SRAM要求越来越高，随着工艺尺寸下降，其它数字电路的性能得到快速提升，但SRAM的性能增加的速度跟不上其它数字电路，因此SRAM的性能逐渐成为此类系统的瓶颈，其问题是，随着工艺尺寸的不断下降，SRAM存储单元和外围电路尺寸也越来越小，从而工艺失配对SRAM的性能和可靠性影响越来越大。工艺失配对SRAM时序控制电路影响较大，传统的设计是通过留有足够的余量来获得，但是在深亚微米工艺，传统留有设计余量的方法会带来较大的性能损失，且工艺一致性较差。另外，根据此论文的统计，70%-90%的内部Cache由SRAM组成，而且由于处理数据越来越多，数据和指令Cache占芯片面积越来越大。因此在先进工艺下，设计高速高可靠性SRAM IP对于高性能SoC和微处理器系统至关重要。

SRAM可靠性涉及到很多方面，包括存储单元的读写稳定性、读写时序延迟控制等。SRAM写时序延迟主要涉及到列选择CMUX开关和字线WLL控制信号的时序控制，而读时序延迟涉及到WLL控制信号、列选择CMUX开关、灵敏放大器SA使能信号的时序控制。传统的内部时序控制是通过反相器延迟链来获得，如2003年Zhongyuan Wu等人发表的论文《A high performance embedded SRAM compiler》，此方法非常简单，但是存在一个致命的缺点，当存在工艺或环境条件发生变化时，反相器链不能很好的跟踪被访问单元的延迟。针对此问题，1998年B.S.Amrutur等人发表的论文《A replica technique for wordline and sense control in low-power SRAMs》使用基于复制的存储单元来模拟关键路径，从而控制时序的延迟，这是比较常用的方法，也能较好的跟踪工艺产生的芯片间失配。但是随着工艺尺寸下降，芯片内部的晶体管失配也越来越突出，传统复制关键路径的方法需要留有足够余量，这会带来较大的性能损失。

2009年Ya-Chun Lai等人发表的论文《Robust SRAM design via BIST-assisted timing-tracking(BATT)》改进了传统复制关键路径的方法，在复制路径的输出端添加一个长的反相器延迟链，根据多路选择器选择可以选择不同的延迟输出，从而实现可编程的控制时序延迟。多路选择器的控制信号由BIST和外围控制逻辑单元产生，此方法可以根据SRAM读写是否出错来实时调节时序的延迟，可以跟踪芯片间和芯片内的工艺失配特性，但是延迟路径上增加了反相器链和多个传输门，从而自身带来的延迟较长，不适合高性能应用领域。

发明内容

本发明主要关注读、写时序延迟对SRAM可靠性影响，要解决的关键技术是针对现有的高性能SRAM读、写时序延迟随着工艺、温度等变化大的问题，提出了一种基于BIST（内嵌自测试）控制的可编程SRAM（静态随机存储器）时序控制系统，采用内嵌自测试BIST检测SRAM读写是否正常工作，根据BIST检测的SRAM读数据正确性来调节读时序延迟的控制电路，从而形成检测和调节的闭环系统，采用复制存储单元读放电支路的关键路径对复制的位线负载进行充放电，从而能更准确跟踪温度等环境对时序影响。可编程时序延迟的主体采用与存储单元同样的晶体管，从而能够克服工艺、温度等对时序延迟变化大的影响。

本发明采用的技术方案是：一种基于BIST控制的可编程SRAM时序控制系统，包括BIST模块、控制单元以及含有可编程时序控制模块的SRAM模块，SRAM模块包括：由6个晶体管组成的SRAM存储阵列、由多路选择器、灵敏放大器和输入、输出缓冲器组成的数据链路的模块、由一级译码器和二级译码及字线驱动电路组成的字线译码路径以及由时序控制电路、灵敏放大器时序控制电路、多路选择器时序控制电路组成的内部时序控制电路；一级译码器的输出连接二级译码及字线驱动电路的输入，二级译码器的输出连接SRAM存储阵列的输入，SRAM存储阵列的输出连接多路选择器的输入，多路选择器的输出连接灵敏放大器的输入，灵敏放大器的输出连接输入、输出缓冲器的输入，输入、输出缓冲器的的输出为SRAM读、写数据的输出和输入端，时序控制电路的输出分别连接二级译码及字线驱动电路及多路选择器时序控制电路的输入，其特征是：可编程时序控制模块设有可编程读、写时序控制电路、字线WLL负载复制单元以及读、写位线负载复制单元，可编程读、写时序控制电路的输入为控制单元输出的读、写控制信号，可编程读、写时序控制电路的输出分别连接字线负载复制单元及读、写位线负载复制单元的输入，可编程读、写时序控制电路还输出Rref信号连接灵敏放大器时序控制电路的使能端，二级译码及字线驱动电路中字线WLL驱动复制单元的输出连接可编程读、写时序控制电路的时序端，电路的连接如下：

设有3个PMOS管P1、P2、 P3；1个NMOS管N1；2个反相器INV1、 INV2以及n个NMOS管NPG0、NPG1…NPGn以及NPD0、NPD1…NPDn构成的可编程放电回路阵列， 其中，n表示控制信号的位宽，n的数值大于1，小于SRAM存储阵列的行数，可编程放电回路阵列中的NMOS管NPG0、NPG1…NPGn以及NPD0、NPD1…NPDn与SRAM存储阵列中的晶体管参数相同；NMOS管NPG0、NPG1…NPGn的栅端互连并与WLL驱动复制单元的输出连接，NMOS管NPG0、NPG1…NPGn的源端分别与NMOS管NPD0、NPD1…NPDn的漏端连接，NMOS管NPD0、NPD1…NPDn的源端均连接到低电平VSS，NMOS管NPD0、NPD1…NPDn的栅端为为可编程时序控制电路的读、写控制信号输入端，NMOS管NPG0、NPG1…NPGn的漏端互连并与读、写位线负载复制单元的输入端、PMOS管P1的漏端、PMOS管P2的漏端以及NMOS管N1的漏端连接在一起，PMOS管P1的栅端与WLL驱动复制单元的输出端、反相器INV1的输入端、PMOS管P3的栅端以及NMOS管N1的栅端连接在一起，反相器INV1的输出端连接PMOS管P2的栅端，PMOS管P2的源端与NMOS管N1的源端、PMOS管P3的漏端以及反相器INV2的输入端连接在一起，PMOS管P3的源端以及PMOS管P1的源端均连接电源VDD, 反相器INV2的输出Rref为整个时序控制电路的输出。

本发明的优点及有益效果：本发明通过BIST检测SRAM工作情况来分别调节SRAM读、写时序延迟，从而形成检测和调节的闭环系统，能够对读延迟和写延迟分别进行最优化调节，具有更加优越的可靠性。在不影响读、写延迟可编程的基础上，本发明还设计了工艺跟踪性能更优的读、写延迟可编程电路结构，采用复制存储单元的读、写关键路径对复制的负载进行充放电，从而能更准确的跟踪芯片间和芯片内的工艺特性，更精确的控制时序延迟。由于没有在时序延迟路径上增加额外的延迟单元，因此能够实现SRAM更高的性能。

目前，随着深亚微米工艺尺寸越来越小，SRAM存储单元尺寸越来越小，不仅受芯片之间工艺失配的影响，SRAM也越来越受到芯片内部晶体管工艺失配的影响，芯片内的工艺失配会带来可靠性的降低。本发明的基于BIST控制的可编程高性能SRAM电路具有复杂度低，工艺跟踪特性优越的特点，因此非常适合深亚微米工艺下SRAM可靠性的提高，而且不会带来面积的增加。

附图说明

图1为本发明采用BIST电路进行SRAM可靠性调节的系统框图；

图2为本发明一种可编程的高可靠性SRAM结构框图；

图3为一种传统可编程的读时序延迟电路；

图4为本发明的一种高性能的读时序延迟电路；

图5为不同可编程延迟电路温度变化后的时域波形对比图。

具体实施方式

图1为采用BIST电路进行SRAM读写时序调节的系统框图。系统包括三个模块：内嵌BIST模块13，控制单元12，SRAM模块14（内含可编程时序控制模块11），其中SRAM模块主体14和控制单元12可以采用已有电路，详细参见论文《Robust SRAM design via BIST-assisted timing-tracking(BATT)》，内嵌BIST模块13可以通过商用软件生成（如Mentor Graphics MBIST ArchitectTM tool）。BIST模块13连接SRAM模块14的所有输入输出信号，控制单元12输入为BIST模块13输出信号，控制单元12的输出连接可编程时序控制模块11的控制端输入，可编程时序控制模块11的时序端输入连接SRAM中译码器单元输出，可编程时序控制模块11的输出连接SRAM中SA使能端。

BIST进行SRAM读写延迟时序的调节的流程：首先初始化控制单元12的控制信号，控制信号送入可编程时序控制模块11，从而初始化SRAM的读写延迟时序，SRAM模块14在BIST电路13的控制下进行读、写操作，BIST电路13通过SRAM输入和输出数据的比较产生Done（是否完成信号）和Fail（是否错误信号），控制单元12根据Fail信号来判断SRAM读写是否出错，如没有错，则控制单元12调节控制信号，使SRAM读写时序的延迟减小，从而再次进行错误检查循环，直至BIST判断出有错为止。这种基于BIST电路调节SRAM可编程读写延迟时序可以快速的实现不同工艺条件下性能和可靠性折衷优化，而且不会增加电路的面积和复杂度。

图2为一种可编程的高可靠性SRAM结构框图。其中，对图1的SRAM模块14内的可编程时序控制模块11包括WLL负载复制单元22、可编程读、写时序控制23和读、写位线负载复制单元25。WLL负载复制单元22和读、写位线负载复制单元25作为可编程读、写时序控制23的模拟实际的负载。为了更好的进行可编程控制，对于由多个块（Bank）组成的大尺寸SRAM，分别具有独立的模块22、23和25。图2中其他模块为传统SRAM已有模块。SRAM存储阵列21由传统6管单元组成，数据链路的模块由多路选择器CMUX）212、灵敏放大器（SA）211和输入、输出缓冲器210组成，字线译码路径由一级译码器28和二级译码及字线驱动24组成，内部时序控制电路包括时序控制电路29、SA时序控制27、CMUX时序控制26。一级译码器28输出连接二级译码及字线驱动24的输入，二级译码及字线驱动24输出的字线驱动信号连接可编程读、写时序控制23和SRAM存储阵列21的输入，SRAM存储阵列21的输出为多路选择器（CMUX）212的输入，多路选择器（CMUX）212的的输出连接灵敏放大器（SA）211输入，接灵敏放大器（SA）211的输出为输入、输出缓冲器210的输入，输入、输出缓冲器210的输出为SRAM读、写数据的输出和输入。时序控制电路29为二级译码及字线驱动24和CMUX时序控制26的输入，可编程读、写时序控制23的输入为二级译码及字线驱动24的输出，可编程读、写时序控制23的输入R0[n:0]、W0[n:0]连接到图1中控制模块12的输出，可编程读、写时序控制23的输出连接WLL负载复制单元22和读、写位线负载复制单元25的输入，可编程读、写时序控制23的另一输出Rref为SA时序控制27的输入，CMUX时序控制26和SA时序控制27的输出分别为多路选择器（CMUX）212和灵敏放大器（SA）211的时序控制输入端。

可编程时序控制电路23由图1中控制单元12的输出信号R0[n:0]和W0[n:0]进行读、写延迟的控制，其中n表示控制信号的位宽。n的数值选取满足以下条件：n个控制时序端口同时为高，则WLL字线有效到图4输出Rref信号升高的延迟时间应小于所有工艺角情况下主体SRAM存储阵列21位线放电时间（位线放电时间通常定义为WLL有效到位线电压下降到灵敏放大器SA失调电压压差的延迟时间），通常n的数值大于1，而小于SRAM存储阵列21的行数。 

图3为一种传统的基于BIST控制的可编程读时序延迟电路，详细参见论文《Robust SRAM design via BIST-assisted timing-tracking(BATT)》，WLL驱动复制单元31的输出连接复制位线单元32的输入，复制位线单元32的输出为延迟路径33的输入，可编程选择输出34的输入为延迟路径33的输出，可编程选择输出34的输出为最终时序控制信号。实现原理：WLL驱动复制单元31为SRAM字线WLL驱动的复制电路，用于模拟字线WLL的驱动和延迟，可以较好的跟踪SRAM关键路径的延迟。存储单元复制电路32由与SRAM相同的一列存储单元组成，其中使用多个存储单元作为对位线的驱动，这些存储单元的WLL链接31的输出端，而其他存储单元的WLL端口直接连接电源地。复制位线单元32的输出连接反相器链33，然后通过选择通路34实现不同延迟要求的输出，选择通路34由传输门（M1-M6）组成，选择的控制信号由Code[1:0]来决定，通过设置Code[1:0]不同编码，可以选择不同延迟信号的输出，从而输出信号OUT可以实现可编程的延迟输出。

对于图3的电路结构，给出一个典型的两个控制信号的选择通路延迟输出，如果实际需要更多的延迟情况，可以通过增加Code编码的位数获得，原理与选择通路34类似。传统的可编程读延迟电路存在以下两个缺点：（1）可编程电路通过反相器链的延迟来获得，虽然初始状态可以实现信号不同延迟的选择，但是一旦正常工作，反相器链的延迟和实际SRAM存储单元放电路径的延迟受环境、负偏置温度系数（NBTI）等影响不一致，延迟路径的跟踪性较差，因此会在正常工作时产生可靠性问题。（2）传统的延迟路径在通路中增加了反相器链、多个传输门，因此会限制可编程延迟电路能达到的最小延迟，因此如果SRAM一列具有较少的存储单元MC，则此可编程的延迟电路会损坏SRAM的性能，限制了其在高性能SRAM的应用。

图4为本发明提出的一种性能更优的基于BIST控制的可编程时序延迟电路，实现了图1中可编程时序控制模块11。可编程时序控制模块11包括WLL负载复制单元22、可编程读、写时序控制23和读、写位线负载复制单元25以及WLL驱动复制单元31，WLL负载复制单元22、读、写位线负载复制单元25和WLL驱动复制单元31都是传统的SRAM模块。由于读和写的时序延迟控制电路类似，以读时序延迟控制电路为例进行重点分析。可编程时序控制电路控制端的输入为字线(WLL)驱动复制电路31的输出（SRAM中译码器的输出）。延迟调节控制端的输入信号R0[n:0]即为图1中控制单元12和可编程时序控制模块11间的读控制信号。WLL驱动复制电路31的输出连接可编程放电回路阵列42中晶体管NPG0-NPGn栅端，WLL负载复制单元22输出连接WLL驱动复制电路31的输出，用于模拟SRAM字线负载。可编程放电回路阵列42中NMOS管NPG0-NPGn栅端连接WLL驱动复制电路31的输出，NPG0－NPGn的源端分别与NPD0－NPDn的漏端连接，NPD0－NPDn的源端都连接到低电平VSS_core，NPD0－NPDn的栅端连接图1中控制单元12的输出R0[n:0]，NPG0－NPGn的漏端相连作为可编程放电回路阵列42的输出，NPG0-NPGn和NPD0-NPDn分别表示SRAM中6管存储单元的传输晶体管和下拉晶体管（n的定义与R0[n:0]和W0[n:0]中的n相同），其中NPG和NPD可以是多个6管存储单元传输管和下拉管并联而得，并联的个数根据实际的延迟要求可适当调节。PMOS管P1用于对可编程放电回路阵列42的输出充电到电源电压VDD。 PMOS管P2和NMOS管N1组成传输门，P2和N1漏端连接可编程放电回路阵列42输出，P2和N1源端连接PMOS管P3的漏端，晶体管P3用于对输出信号Rref预充电到低电平VSS。P1、P3和N1的栅端与WLL驱动复制电路31出相连，WLL驱动复制电路31的输出连接反相器INV1输入，INV1的输出连接P2的栅端。读、写位线负载复制单元25连接到可编程放电回路阵列42的输出，用于模拟SRAM位线的负载。P3的漏端、N1和P2的源端都连接到反相器INV2输入，INV2的输出Rref为整个时序控制电路的输出。图4所示延迟路径上完全和SRAM关键路径一致，位线放电也采用SRAM 6管存储单元的下拉管和传输管，因此对环境、负偏置温度系数（NBTI）等影响的一致性较好，具有更优的可靠性。另外，可编程延迟通过增加位线的放电电流来获得，没有在延迟路径上增加额外的延迟单元，因此也能够适合高性能SRAM应用。

比较图3和图4，初始条件下，两种可编程延迟电路通过外界控制信号都能够很好的跟踪实际SRAM关键路径的延迟，如图5所示，当温度变化后，图3传统可编程延迟电路反相器链的延迟变化不能很好的跟踪实际SRAM关键路径的延迟变化，而本发明图4的可编程延迟电路延迟变化能够很好的跟踪SRAM关键电路延迟变化，因此本发明的可编程延迟电路能够具有更优越的可靠性。

Claims (1)

1.一种基于BIST控制的可编程SRAM时序控制系统，包括BIST模块、控制单元以及含有可编程时序控制模块的SRAM模块，SRAM模块包括：由6个晶体管组成的存储单元构成的SRAM存储阵列、由多路选择器、灵敏放大器和输入、输出缓冲器组成的数据链路的模块、由一级译码器和二级译码及字线驱动电路组成的字线译码路径以及由时序控制电路、灵敏放大器时序控制电路、多路选择器时序控制电路组成的内部时序控制电路；一级译码器的输出连接二级译码及字线驱动电路的输入，二级译码器的输出连接SRAM存储阵列的输入，SRAM存储阵列的输出连接多路选择器的输入，多路选择器的输出连接灵敏放大器的输入，灵敏放大器的输出连接输入、输出缓冲器的输入，输入、输出缓冲器的输出为SRAM读、写数据的输出和输入端，时序控制电路的输出分别连接二级译码及字线驱动电路及多路选择器时序控制电路的输入，其特征是：可编程时序控制模块设有可编程读、写时序控制电路、字线WLL负载复制单元以及读、写位线负载复制单元，可编程读、写时序控制电路的输入为控制单元输出的读、写控制信号，可编程读、写时序控制电路的输出分别连接字线负载复制单元及读、写位线负载复制单元的输入，可编程读、写时序控制电路还输出Rref信号连接灵敏放大器时序控制电路的使能端，二级译码及字线驱动电路中字线WLL驱动复制单元的输出连接可编程读、写时序控制电路的时序端，可编程读、写时序控制电路的连接如下：

可编程读、写时序控制电路设有3个PMOS管P1、P2、P3；1个NMOS管N1；2个反相器INV1、INV2以及n个NMOS管NPG0、NPG1…NPGn以及NPD0、NPD1…NPDn构成的可编程放电回路阵列，其中，n表示控制信号的位宽，n的数值大于1，小于SRAM存储阵列的行数，可编程放电回路阵列中的NMOS管NPG0、NPG1…NPGn以及NPD0、NPD1…NPDn与SRAM存储阵列中的晶体管参数相同；NMOS管NPG0、NPG1…NPGn的栅端互连并与WLL驱动复制单元的输出连接，NMOS管NPG0、NPG1…NPGn的源端分别与NMOS管NPD0、NPD1…NPDn的漏端连接，NMOS管NPD0、NPD1…NPDn的源端均连接到低电平VSS，NMOS管NPD0、NPD1…NPDn的栅端为可编程时序控制电路的读、写控制信号输入端，NMOS管NPG0、NPG1…NPGn的漏端互连并与读、写位线负载复制单元的输入端、PMOS管P1的漏端、PMOS管P2的漏端以及NMOS管N1的漏端连接在一起，PMOS管P1的栅端与WLL驱动复制单元的输出端、反相器INV1的输入端、PMOS管P3的栅端以及NMOS管N1的栅端连接在一起，反相器INV1的输出端连接PMOS管P2的栅端，PMOS管P2的源端与NMOS管N1的源端、PMOS管P3的漏端以及反相器INV2的输入端连接在一起，PMOS管P3的源端以及PMOS管P1的源端均连接电源VDD,反相器INV2的输出Rref为可编程读、写时序控制电路的输出。