JP2014022037A - メモリ装置、メモリシステム及び該メモリ装置の読み取り電圧の制御方法 - Google Patents

メモリ装置、メモリシステム及び該メモリ装置の読み取り電圧の制御方法 Download PDF

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Abstract

【課題】メモリ装置、メモリシステム及び該メモリ装置の読み取り電圧の制御方法を提供する。
【解決手段】複数のメモリセルを含むメモリセル・アレイ、複数のメモリセルのうち、一部メモリセルのそれぞれについて、互いに異なる電圧レベルで順次に読み取られたデータをそれぞれ保存し、データに係わる論理演算をそれぞれ行う複数のページバッファを含むページバッファ部、及び該論理演算の結果を基にして、互いに異なる電圧レベルによって区分される複数の区画それぞれに存在するメモリセルの個数をカウンティングするカウンティング部を含むメモリ装置である。
【選択図】図１

Description

本発明は、メモリ装置に係り、さらに詳細には、メモリ装置、メモリシステム及び該メモリ装置の読み取り電圧の制御方法に関する。
本発明と係わる先行技術としては、特許文献１及び２がある。
メモリ装置は、データを保存するのに使用され、揮発性メモリ装置と不揮発性メモリ装置とで区分される。このようなメモリ装置に保存されたデータを正確に読み取り、メモリ装置の信頼性を向上させるためには、読み取り電圧の電圧レベルを正確に決定することが要求される。
特開２０１０−１７０６８５号公報 特開２００３−６７２４２号公報
本発明の技術的思想が解決しようとする課題は、読み取り電圧を決定するための演算に必要な時間及び消費する電力を低減させることができるメモリ装置を提供するところにある。
本発明の技術的思想が解決しようとする課題は、読み取り電圧を決定するための演算に必要な時間及び消費する電力を低減させることができるメモリシステムを提供するところにある。
本発明の技術的思想が解決しようとする課題は、読み取り電圧を決定するための演算に必要な時間及び消費する電力を低減させることができるメモリ装置の読み取り電圧制御方法を提供するところにある。
本発明の技術的思想による一実施形態によるメモリ装置は、複数のメモリセルを含むメモリセル・アレイと、上記複数のメモリセルのうち一部のメモリセルのそれぞれについて、互いに異なる読み取り電圧レベルで、順次に読み取られたデータをそれぞれ保存し、上記データに対する論理演算をそれぞれ行う複数のページバッファを含むページバッファ部と、上記論理演算の結果を基にして、上記互いに異なる読み取り電圧レベルによって区分される複数の区画それぞれに存在するメモリセルの個数をカウンティングするカウンティング部と、を含む。
一部の実施形態において、上記複数のページバッファのそれぞれは、上記互いに異なる読み取り電圧レベルのうち隣接した２つの電圧レベルで、それぞれ読み取られた２つのデータについて、ＸＯＲ演算を行い、上記カウンティング部は、上記複数の区画それぞれについて、上記ＸＯＲ演算の結果から「１」の個数をカウンティングすることができる。
一部の実施形態において、上記複数のメモリセルは、複数のワードラインと複数のビットラインとが交差する領域にそれぞれ位置し、上記複数のページバッファの個数は、上記複数のビットラインの本数に対応する。
一部の実施形態において、上記カウンティング部の個数は、上記メモリセル・アレイで読み取り動作が行われるセクタ（sector）の個数またはページ（page）の枚数に対応するカウンタを含んでもよい。
一部の実施形態において、上記互いに異なる読み取り電圧レベルは、上記メモリ装置内部で、自動的にアップデートされる。
一部の実施形態において、上記メモリ装置は、上記メモリセル・アレイに印加される上記互いに異なる読み取り電圧レベルを決定する電圧レベル決定部をさらに含んでもよい。
一部の実施形態において、上記電圧レベル決定部は、上記メモリセル・アレイに印加される開始読み取り電圧を保存する開始電圧保存部と、既定の複数オフセット電圧を保存するオフセット保存部と、上記複数のオフセット電圧のうち一つ及び上記開始読み取り電圧を加算する加算部と、を含んでもよい。
一部の実施形態において、上記開始電圧保存部は、上記開始読み取り電圧に係わるデジタル値を保存し、上記オフセット保存部は、上記複数のオフセット電圧に係わるデジタル値を保存し、上記電圧レベル決定部は、上記加算部の出力から、アナログ電圧レベルを生成する電圧レベル生成部をさらに含んでもよい。
一部の実施形態において、上記開始読み取り電圧は、互いに異なるメモリチップについて、異なるように決定されてもよい。一部の実施形態において、上記複数のオフセット電圧は、互いに異なるメモリチップについて、同一に決定されてもよい。
一部の実施形態において、上記メモリ装置は、上記カウンティング部で出力される上記メモリセルの個数を基にして、上記メモリセルの隣接した２つの状態間のバレー（valley）に対応する読み取り電圧レベルを検出するバレー検出部をさらに含んでもよい。
一部の実施形態において、上記バレー検出部は、上記複数の区画それぞれに存在する上記メモリセルの個数のうち最小値を保存する最小値保存部と、上記複数の区画のうち、上記最小値を有する区画に対応するオフセットを最小オフセットとして保存する最小オフセット保存部と、を含んでもよい。一部の実施形態において、上記バレー検出部は、上記最小オフセット保存部に保存された上記最小オフセットを基にして、上記バレーに対応する電圧レベルを保存するバレー保存部をさらに含んでもよい。
一部の実施形態において、上記バレー保存部は、複数のバレー保存部を含み、上記複数のバレー保存部の個数は、上記メモリセルの互いに隣接した２つの状態間のバレーの個数に対応する。
一部の実施形態において、上記メモリセルは、ｎビットメモリセルであり、上記バレー保存部は、複数のバレー保存装置を含み、上記複数のバレー保存装置の個数は、（２ｎ−１）個であってもよい。
一部の実施形態において、上記メモリ装置は、上記バレー検出部で検出された上記バレーに対応する読み取り電圧レベルを読み取り電圧として、上記メモリセル・アレイに提供する読み取り電圧発生部をさらに含んでもよい。
一部の実施形態において、上記読み取り電圧発生部は、上記メモリセルの複数状態のうち隣接した２つの状態間のバレーそれぞれに対応する複数の初期読み取り電圧を保存する初期読み取り電圧保存部と、上記バレーそれぞれに対応する複数のオフセットを保存するオフセット保存部と、上記複数のオフセットのうち一つ、及び上記複数の初期読み取り電圧のうち一つを加算する加算部と、を含んでもよい。
一部の実施形態において、上記読み取り電圧発生部は、上記初期読み取り電圧保存部に保存された上記複数の初期読み取り電圧のうち一つを選択するように、上記初期読み取り電圧保存部を制御する第１制御部と、上記オフセット保存部に保存された上記複数のオフセットのうち一つを適用し、上記読み取り電圧が発生するように、上記オフセット保存部を制御する第２制御部と、をさらに含んでもよい。
一部の実施形態において、上記複数の初期読み取り電圧保存部は、上記複数の初期読み取り電圧に係わるデジタル値を保存し、上記複数のオフセット保存部は、上記複数のオフセットに係わるデジタル値を保存し、上記読み取り電圧発生部は、上記加算部の出力から、アナログ電圧レベルを生成する電圧レベル生成部をさらに含んでもよい。
一部の実施形態において、上記メモリ装置は、上記複数のメモリセルのうち少なくとも１つのメモリセルに連結された少なくとも１本のビットラインに対するプリチャージいかんを決定するプリチャージ決定部をさらに含んでもよい。一部の実施形態において、上記少なくとも１つのメモリセルは、読み取り電圧がすでに決定されたメモリセル、及び読み取り電圧を検索する必要がないメモリセルのうち少なくとも一つであってもよい。
一部の実施形態において、上記メモリ装置は、上記複数のメモリセルのうち、読み取り電圧を決定するための動作を遂行する少なくとも１つのメモリセルをサンプリングするように、上記ページバッファ部を制御するサンプリング部をさらに含んでもよい。
本発明の技術的思想による他の実施形態によるメモリ装置は、複数のビットライン及びワードラインと、上記ビットライン及びワードラインが交差する領域に配置される複数のメモリセルと、を含むメモリセル・アレイ；上記メモリセル・アレイの選択されたワードラインに読み取り電圧を印加するように構成された読み取り電圧発生器；上記メモリセル・アレイのビットラインにそれぞれ接続された複数のページバッファを含むページバッファ部；カウンタ；及び上記選択されたワードラインに異なる読み取り電圧を順次に印加する上記読み取り電圧発生器の制御、順次に適用される少なくとも２個の異なる読み取り電圧に相応したそれぞれの読み取り結果に係わる論理演算を行うための上記ページバッファの制御、及び上記論理演算の結果をカウンティングするための上記カウンタの制御を含む最小エラー検索（ＭＥＳ）演算を行うように構成された論理回路；を含み、上記複数のメモリセルそれぞれは、少なくとも２個のスレッショルド電圧状態間でプログラム可能であり、上記異なる読み取り電圧は、隣接したスレッショルド電圧状態の隣接したスレッショルド電圧の間の近辺に存在し、上記カウンタのカウンティング結果は、上記隣接したスレッショルド電圧状態間の最小読み取りエラーを示すことを特徴とする。
一部の実施形態において、上記カウンティング結果を外部装置に出力することができる。
一部の実施形態において、上記隣接したスレッショルド電圧状態間の最小読み取りエラーをもたらす読み取り電圧を決定するように構成されたバレー検出部をさらに含んでもよい。
一部の実施形態において、上記カウンティング結果は、上記メモリセル・アレイの各ビットラインについて獲得されてもよい。
一部の実施形態において、上記メモリセル・アレイの各ワードラインに係わるメモリセルは、複数のセクタに分割され、上記カウンティング結果は、上記メモリセルの各セクタについて獲得されてもよい。
また、上記課題を解決するための本発明の技術的思想によるメモリシステムは、メモリ装置及び上記メモリ装置を制御するメモリ・コントローラを含み、上記メモリ装置は、複数のメモリセルを含むメモリセル・アレイと、上記複数のメモリセルのうち一部のメモリセルのそれぞれについて、互いに異なる電圧レベルで順次に読み取られたデータをそれぞれ保存し、上記データに係わる論理演算をそれぞれ行う複数のページバッファを含むページバッファ部と、上記論理演算の結果を基にして、上記互いに異なる電圧レベルによって区分される複数の区画それぞれに存在するメモリセルの個数をカウンティングするカウンティング部と、を含む。
一部の実施形態において、上記メモリ装置は、カウンティングされた上記メモリセルの個数を上記メモリ・コントローラに提供することができる。
一部の実施形態において、上記メモリ装置は、上記メモリセル・アレイに印加される上記互いに異なる電圧レベルを決定する電圧レベル決定部をさらに含んでもよい。
一部の実施形態において、上記メモリ装置は、上記カウンティング部で出力される上記メモリセルの個数を基にして、上記メモリ装置の隣接した２つの状態間のバレーに対応する電圧レベルを検出するバレー検出部をさらに含んでもよい。一部の実施形態において、上記メモリ装置は、検出された上記バレーに対応する電圧レベルを、上記メモリ・コントローラに提供することができる。
また、上記課題を解決するための本発明の技術的思想によるメモリシステムは、メモリ装置及び上記メモリ装置を制御するメモリ・コントローラを含み、上記メモリ装置は、複数のメモリセルを含むメモリセル・アレイと、上記複数のメモリセルのうち一部メモリセルのそれぞれについて、互いに異なる電圧レベルで順次に読み取られたデータをそれぞれ保存し、上記データに係わる論理演算をそれぞれ行う複数のページバッファを含むページバッファ部と、上記論理演算の結果を基にして、上記互いに異なる電圧レベルによって区分される複数の区画それぞれに存在するメモリセルの個数をカウンティングするカウンティング部と、上記カウンティングされたメモリセルの個数を基にして、上記メモリセルの隣接した２つの状態間のバレーに対応する電圧レベルを読み取り電圧に決定し、決定された上記読み取り電圧を、上記メモリセル・アレイに提供する読み取り電圧発生部と、を含む。
また、上記課題を解決するための本発明の技術的思想によるメモリ装置の読み取り電圧の制御方法は、複数のメモリセルのうち一部メモリセルのそれぞれについて、互いに異なる電圧レベルで順次にデータを読み取る段階と、読み取られた上記データに係わる論理演算を行う段階と、上記論理演算の結果を基にして、上記互いに異なる電圧レベルによって区分される複数の区画それぞれに存在するメモリセルの個数をカウンティングする段階と、カウンティングされた上記メモリセルの個数を基にして、上記メモリセルの隣接した２つの状態間の読み取り電圧の最適電圧レベルを決定する段階と、を含む。
本発明は、多様なタイプのメモリ装置に適用され、該メモリ装置では、読み取り電圧を決定するための演算に必要な時間及び消費する電力を低減させることができる。
本発明の一実施形態によるメモリシステムを概略的に示すブロック図である。 図１のメモリシステムに含まれたメモリ装置をさらに詳細に示すブロック図である。 図２のメモリ装置に含まれたメモリセル・アレイの一例を示す図面である。 図３のメモリセル・アレイに含まれたメモリブロックの一例を示す回路図である。 図４のメモリブロックに含まれたメモリセルの一例を示す断面図である。 図５のメモリセルが３ビット・マルチレベル・セルである場合、メモリ装置のスレッショルド電圧による散布を示すグラフである。 図６Ａのグラフで、メモリセルのスレッショルド電圧が変更された場合を示すグラフである。 図１のメモリシステムに含まれたメモリ装置の読み取り電圧決定について説明するための図面である。 メモリ装置の読み取り動作に係わる比較例を示す図面である。 図１のメモリシステムに含まれたメモリ装置の読み取り動作の一例を示す図面である。 図１のメモリシステムに含まれたメモリ装置の一例を詳細に示すブロック図である。 図１のメモリシステムに含まれたメモリ装置の他の例を詳細に示すブロック図である。 図１のメモリシステムに含まれたメモリ装置の変形例を示すブロック図である。 メモリ装置の電圧レベル変更動作に係わる比較例を示す図面である。 図１３のメモリ装置の電圧レベル変更動作の一例を示す図面である。 複数のメモリチップのスレッショルド電圧による散布を示すグラフである。 図１２のメモリ装置に含まれた電圧レベル決定部を示すブロック図である。 本発明の他の実施形態によるメモリシステムを概略的に示すブロック図である。 図１７のメモリ装置の動作について説明するための図面である。 図１７のメモリ装置に含まれたバレー検出部の一例を示すブロック図である。 図１７のメモリ装置に含まれたバレー検出部の他の例を示すブロック図である。 メモリセルが３ビット・マルチレベル・セルである場合、ページ別の読み取り動作を示すグラフである。 図１７のメモリ装置の読み取り動作の一例を示すタイミング図である。 本発明の他の実施形態によるメモリシステムを概略的に示すブロック図である。 図２３の読み取り電圧発生部の一例を示すブロック図である。 メモリ装置とメモリ・コントローラとの動作シーケンスの比較例を示すタイミング図である。 図２３のメモリ装置とメモリ・コントローラとの動作シーケンスの一例を示すタイミング図である。 本発明の他の実施形態によるメモリシステムを概略的に示すブロック図である。 本発明の他の実施形態によるメモリシステムを概略的に示すブロック図である。 図２８のメモリ装置をさらに詳細に示すブロック図である。 図２８のサンプリング部がサンプリング動作を遂行しない場合、メモリ装置の動作を示す図面である。 図３０Ａによるメモリセルの散布を示すグラフである。 図２８のサンプリング部がサンプリング動作を遂行する場合、メモリ装置の動作を示す図面である。 図３１Ａによるメモリセルの分布を示すグラフである。 本発明の一実施形態によるメモリ装置の読み取り方法を示すフローチャートである。 本発明の実施形態によるメモリシステムを含むコンピュータ・システムを示すブロック図である。
以下、添付した図面を参照し、本発明の実施形態について詳細に説明する。本発明の実施形態は、当業者に本発明についてさらに完全に説明するために提供されるものである。本発明は、多様な変更を加えることができ、さまざまな形態を有することができるが、特定実施形態を図面に例示して詳細に説明する。しかし、それらは、本発明を特定の開示形態について限定するものではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物ないし代替物を含むと理解されなければならない。各図面について説明しながら、類似の参照符号を類似の構成要素について使用する。添付された図面において、構造物の寸法は、本発明の明確性を期するために、実際より拡大したり縮小して図示したものである。
本発明で使用した用語は、単に特定の実施形態について説明するために使用されたものであり、本発明を限定しようとする意図ではない。単数の表現は、文脈上明白に取り立てて意味しない限り、複数の表現を含む。本発明で、「含む」または「有する」などの用語は、明細書上に記載された特徴、数字、段階、動作、構成要素、部分品またはそれらを組み合わせたものが存在するということを指定するものであって、一つまたはそれ以上の他の特徴や数字、段階、動作、構成要素、部分品またはそれらを組み合わせたものなどの存在または付加の可能性を、事前に排除しないということを理解しなければならない。
また、第１、第２のような用語は、多様な構成要素について説明するのに使用されるが、上記構成要素は、上記用語によって限定されるものではない。上記用語は、１つの構成要素を他の構成要素から区別する目的で使用される。例えば、本発明の権利範囲から外れずに、第１構成要素は、第２構成要素とも命名され、同様に、第２構成要素も第１構成要素と命名されてもよい。
取り立てて定義されない限り、技術的であったり科学的な用語を含み、ここで使用される全ての用語は、本発明が属する技術分野で当業者によって一般的に理解されるところと同一の意味を有する。一般的に使用される前もって定義されているような用語は、関連技術の文脈上有する意味と一致する意味を有すると解釈されなければならず、本発明で明白に定義しない限り、理想的であったり、過度に形式的な意味に解釈されるものではない。
図１は、本発明の一実施形態によるメモリシステム１を概略的に示すブロック図である。
図１を参照すると、メモリシステム１は、メモリ・コントローラ１０Ａ及びメモリ装置２０Ａを含む。メモリ装置２０Ａは、メモリセル・アレイ２１、ページバッファ部（page buffer unit）２２及びカウンティング部２３を含む。メモリ・コントローラ１０Ａは、ＥＣＣ（error correction circuit）処理部１１及び読み取り電圧決定部１２を含んでもよい。以下では、メモリ・コントローラ１０Ａ及びメモリ装置２０Ａに含まれた構成要素について説明する。
メモリ・コントローラ１０Ａは、メモリ装置２０Ａに対する制御動作を遂行することができるが、具体的には、メモリ・コントローラ１０Ａは、メモリ装置２０Ａにアドレス信号ＡＤＤＲ、コマンド信号ＣＭＤ及び制御信号ＣＴＲＬを提供することにより、メモリ装置２０Ａに対するプログラム（または、書き込み）、読み取り及び消去の動作を制御することができる。さらには、書き込みデータ及び読み取りデータＤＡＴＡは、メモリ・コントローラ１０Ａとメモリ装置２０Ａとの間で伝送される。
メモリセル・アレイ２１は、複数のワードライン（図示せず）と複数のビットライン（図示せず）とが交差する領域に配置される複数のメモリセル（図示せず）を含む。一実施形態で、複数のメモリセルは、フラッシュメモリセルでもあり、メモリセル・アレイ２１は、ＮＡＮＤフラッシュメモリセル・アレイまたはＮＯＲフラッシュメモリセル・アレイであってもよい。以下では、複数のメモリセルがフラッシュメモリセルである場合を例に挙げ、本発明の実施形態について説明する。しかし、本発明は、それに限定されるものではなく、他の実施形態で、複数のメモリセルは、ＲＲＡＭ（resistive random access memory）、ＰＲＡＭ（登録商標）（phase change random access memory）またはＭＲＡＭ（magnetic random access memory）のような抵抗型メモリセルであってもよい。
ページバッファ部２２はメモリセル・アレイ２１に記録されるデータまたはメモリセル・アレイ２１から読み取られたデータを臨時に保存することができる。本実施形態で、ページバッファ部２２は、複数のページバッファ（図示せず）を含んでもよく、複数のページバッファの個数は、複数のビットラインの本数に対応する。
具体的には、メモリ装置２０Ａに対する読み取り動作が行われる場合、複数のページバッファは、メモリセル・アレイ２１に含まれた複数のメモリセルのうち、一部のメモリセルのそれぞれについて、互いに異なる電圧レベルで順次に読み取られたデータをそれぞれ保存し、保存されたデータに係わる論理演算をそれぞれ行うことができる。本実施形態で、複数のページバッファのそれぞれは、互いに異なる電圧レベルのうち隣接した２つの電圧レベルで、それぞれ読み取られた２つのデータについて、ＸＯＲ演算を行うことができる。
一実施形態で、互いに異なる電圧レベルは、メモリ装置２０Ａの内部で、自動的にアップデートされる。これによって、互いに異なる電圧レベルを設定するために、メモリ・コントローラ１０Ａとメモリ装置２０Ａとの間のデータ送受信が遂行されなくてもよい。しかし、本発明は、それに限定されるものではなく、他の実施形態で、互いに異なる電圧レベルが、メモリ・コントローラ１０Ａから提供されてもよい。
カウンティング部２３は、ページバッファ部２２で行われた論理演算の結果を基にして、互いに異なる電圧レベルによって区分される複数の区画（section）それぞれに存在するメモリセルの個数をカウンティングすることができる。このとき、カウンティング部２３は、メモリセル・アレイ２１及びページバッファ部２２と同一のチップ上に集積されてもよい。本実施形態で、カウンティング部２３は、複数の区画それぞれについて、ＸＯＲ演算の結果から、「１」の個数をカウンティングすることができる。
このように、メモリ装置２０Ａは、カウンティング部２３を含むことにより、メモリ装置１０Ａに対する読み取り電圧の最適電圧レベルを決定するための読み取り電圧決定動作を遂行する過程で、メモリセル・アレイ２１から読み取られたデータを、メモリ・コントローラ１０Ａに提供せずに、読み取られたデータに係わる演算結果を基にして、複数の区画それぞれに存在するメモリセルの個数を直接カウンティングすることができる。これにより、メモリ装置１０Ａに対する読み取り電圧決定動作を遂行するのに必要な時間を短縮させることができる。
ＥＣＣ処理部１１は、メモリ装置２０Ａから読み取られたデータに、エラー（すなわち、読み取りエラー）が存在するか否かをチェックし、訂正することができる。例えば、ＥＣＣ処理部１１は、データをプログラムするときに生成されて保存されたパリティ（parity）と、データを読み取るときに生成されたパリティとを比較し、データのエラービットを検出し、検出されたエラービットをＸＯＲすることにより、読み取りエラーを訂正することができる。これによって、初期の読み取り電圧で、メモリセル・アレイ２１に含まれたメモリセルからデータを読み取った後、ＥＣＣ処理部１１で読み取りエラーが訂正されたにもかかわらず、読み取り失敗が発生する場合、カウンティング部２３は、カウンティング動作を遂行することができる。
読み取り電圧決定部１２は、カウンティング部２３からカウンティング結果を受信し、受信されたカウンティング結果を基にして、読み取り電圧の最適電圧レベルを決定することができる。具体的には、読み取り電圧決定部１２は、複数の区画それぞれに存在するメモリセルの個数が減少していて、また増加する場合、当該地点を読み取り電圧として決定することができる。
図２は、図１のメモリシステム１に含まれたメモリ装置２０Ａを詳細に示すブロック図である。
図２を参照すれば、メモリ装置２０Ａは、メモリセル・アレイ２１、ページバッファ部２２、カウンティング部２３、制御ロジック（control logic）ＣＬ、電圧発生器（voltage generator）ＶＧ及びロウ・デコーダ（row decoder）ＲＤを含んでもよい。以下、メモリ装置２０Ａに含まれた構成要素について説明する。
制御ロジックＣＬは、メモリ・コントローラ１０Ａから受信したコマンド信号ＣＭＤ、アドレス信号ＡＤＤＲ及び制御信号ＣＴＲＬを基にして、メモリセル・アレイ２１にデータを書き込んだり、あるいはメモリセル・アレイ２１からデータを読み取るための各種制御信号を出力することができる。このとき、制御ロジックＣＬから出力された各種制御信号は、電圧発生器ＶＧ、ロウ・デコーダＲＤ、ページバッファ部２２及びカウンティング部２３に伝達することができる。
電圧発生器ＶＧは、制御ロジックＣＬから受信した制御信号を基にして、複数のワードラインＷＬを駆動するための駆動電圧ＶＷＬを生成することができる。具体的には、駆動電圧ＶＷＬは、書き込み電圧（またはプログラム電圧）、読み取り電圧、消去（erase）電圧またはパス（pass）電圧であってもよい。
ロウ・デコーダＲＤは、ロウアドレスを基にして、複数のワードラインＷＬのうち一部のワードラインを活性化することができる。具体的には、読み取り動作時に、ロウ・デコーダＲＤは、選択されたワードラインに読み取り電圧を印加し、非選択のワードラインに、パス電圧を印加することができる。一方、書き込み動作時に、ロウ・デコーダＲＤは、選択されたワードラインに書き込み電圧を印加し、非選択のワードラインに、パス電圧を印加することができる。
ページバッファ部２２に含まれた複数のページバッファは、複数のビットラインＢＬを介して、メモリセル・アレイ２１にそれぞれ連結される。具体的には、読み取り動作時に、複数のページバッファは、感知増幅器（sense amplifier）として動作し、メモリセル・アレイ２１に、保存されたデータを出力することができる。一方、書き込み動作時に、複数のページバッファは、書き込みドライバとして動作し、メモリセル・アレイ２１に、保存しようとするデータを入力させることができる。他の実施形態で、複数のページバッファは、複数のデータラインを介して、データ入出力回路（図示せず）にそれぞれ連結される。
カウンティング部２３は、互いに異なる電圧レベルによって区分される複数の区画それぞれに存在するメモリセルの個数を、カウンティングすることができ、カウンティング結果を、メモリ・コントローラ１０Ａに含まれた読み取り電圧決定部１２に提供することができる。本実施形態で、カウンティング部２３は、少なくとも１つのカウンタを含んでもよく、カウンタの個数は、メモリセル・アレイ２１で読み取り動作が行われるセクタ（sector）の個数またはページ（page）の枚数に対応する。これにより、メモリ装置２０Ａは、セクタ別またはページ別に読み取り電圧決定動作を遂行することができる。
図３は、図２のメモリ装置２０Ａに含まれたメモリセル・アレイ２１の一例を示している。
図３を参照すると、メモリセル・アレイ２１は、フラッシュメモリセル・アレイであってもよい。このとき、メモリセル・アレイ２１は、ａ（ａは、２以上の整数）個のブロックＢＬＫ０ないしＢＬＫａ−1を含み、各ブロックＢＬＫ０ないしＢＬＫは、ｂ（ｂは、２以上の整数）枚のページＰＡＧ０ないしＰＡＧｂ−1を含み、各ページＰＡＧ０ないしＰＡＧｂ−1は、ｃ（ｃは、２以上の整数）個のセクタＳＥＣ０ないしＳＥＣｃ−1を含んでもよい。図３では、図示の便宜のために、ブロックＢＬＫ０について、ページＰＡＧ０ないしＰＡＧｂ−1及びセクタＳＥＣ０ないしＳＥＣｃ−1を図示しているが、他のブロックＢＬＫ１ないしＢＬＫ−1ａも、ブロックＢＬＫ０と同一の構造を有することができる。
図４は、図３のメモリセル・アレイ２１に含まれたメモリブロックＢＬＫ０の一例を示す回路図である。
図４を参照すると、メモリセル・アレイ２１は、ＮＡＮＤフラッシュメモリのメモリセル・アレイであってもよい。このとき、図３に図示された各ブロックＢＬＫ０ないしＢＬＫ−1ａは、図４のように具現されてもよい。図４を参照すれば、各ブロックＢＬＫ０ないしＢＬＫ−1ａは、ビットラインＢＬ０ないしＢＬｄ−１（ｄは、２以上の整数）側に、８個のメモリセルＭＣＥＬが直列に連結されるｄ個のストリングＳＴＲを含んでもよい。各ストリングＳＴＲは、それぞれ直列に連結されるメモリセルＭＣＥＬの両端に連結される、ドレイン（drain）選択トランジスタＳＴｒ１及びソース（source）選択トランジスタＳＴｒ２を含んでもよい。
図４のような構造を有するＮＡＮＤフラッシュメモリ装置は、ブロック単位で消去が行われ、各ワードラインＷＬ０ないしＷＬ７それぞれのメモリセルＭＣＥＬに保存されるデータに対応するページＰＡＧ単位で、プログラムを遂行する。図４は、１つのブロックに、８本のワードラインＷＬ０ないしＷＬ７に係わる８枚のページＰＡＧが具備される例を図示している。ただし、本発明の実施形態によるメモリセル・アレイ２１のブロックＢＬＫ０ないしＢＬＫ−1ａは、図４に図示されるメモリセルＭＣＥＬの個数及びページＰＡＧの枚数と異なる個数のメモリセル及び枚数のページを具備することもできる。また、図１及び図２のメモリ装置２０Ａは、以上で説明したメモリセル・アレイ２１と同一の構造で同一の動作を遂行する複数のメモリセル・アレイを含むこともできる。
図５は、図４のメモリブロックＢＬＫ０に含まれたメモリセルＭＣＥＬの一例を示す断面図である。
図５を参照すると、基板ＳＵＢ上に、ソースＳ及びドレインＤが形成され、ソースＳとドレインＤとの間には、チャンネル領域が形成される。チャンネル領域の上部には、フローティングゲートＦＧが形成されるが、チャンネル領域とフローティングゲートＦＧとの間には、トンネリング（tunneling）絶縁層のような絶縁層が配置されてもよい。フローティングゲートＦＧの上部には、コントロールゲートＣＧが形成されるが、フローティングゲートＦＧとコントロールゲートＣＧとの間にはブロッキング（blocking）絶縁層のような絶縁層が配置されてもよい。基板ＳＵＢ、ソースＳ、ドレインＤ及びコントロールゲートＣＧには、メモリセルＭＣＥＬに対するプログラム、消去及び読み取りの動作に必要な電圧が印加される。
フラッシュメモリ装置では、メモリセルＭＣＥＬのスレッショルド電圧（threshold voltage）Ｖｔｈの区別によって、メモリセルＭＣＥＬに保存されたデータが読み取られる。このとき、メモリセルＭＣＥＬのスレッショルド電圧Ｖｔｈは、フローティングゲートＦＧに保存された電子（electron）の量によって決定される。具体的には、フローティングゲートＦＧに保存された電子が多いほど、メモリセルＭＣＥＬのスレッショルド電圧は高くなる。
メモリセルＭＣＥＬのフローティングゲートＦＧに保存された電子は、多様な原因によって、矢印方向に漏れ（leakage）が起き、これによって、メモリセルＭＣＥＬのスレッショルド電圧が変更される。例えば、フローティングゲートＦＧに保存された電子は、メモリセルの摩耗によって漏れることがある。具体的には、メモリセルＭＣＥＬに対するプログラム、消去または読み取りのようなアクセス動作を繰り返せば、チャンネル領域とフローティングゲートＦＧとの間の絶縁膜は摩耗され、これによって、フローティングゲートＦＧに保存された電子が漏れることになる。他の例で、フローティングゲートＦＧに保存された電子は、高温ストレス、またはプログラム／読み取り時の温度差などによって漏れることもある。
図６Ａは、図５のメモリセルＭＣＥＬが、３ビット・マルチレベル・セルである場合、メモリ装置２０Ａのスレッショルド電圧による散布を示すグラフである。
図６Ａを参照すると、横軸は、スレッショルド電圧Ｖｔｈを示し、縦軸は、メモリセルＭＣＥＬの個数を示す。メモリセルＭＣＥＬが３ビットでプログラムされる３ビット・マルチレベル・セルである場合、メモリセルＭＣＥＬは、消去状態Ｅ、第１プログラム状態Ｐ１、第２プログラム状態Ｐ２、第３プログラム状態Ｐ３、第４プログラム状態Ｐ４、第５プログラム状態Ｐ５、第６プログラム状態Ｐ６及び第７プログラム状態Ｐ７のうち一つを有することができる。シングルレベル・セルに比べ、マルチレベル・セルである場合、スレッショルド電圧Ｖｔｈ分布間の間隔が狭いので、マルチレベル・セルでは、スレッショルド電圧Ｖｔｈの小さい変化によって、重大な問題が引き起こされもする。
第１読み取り電圧Ｖｒ１は、消去状態Ｅを有するメモリセルＭＣＥＬの散布と、第１プログラム状態Ｐ１を有するメモリセルＭＣＥＬの散布との間の電圧レベルを有する。第２読み取り電圧Ｖｒ２は、第１プログラム状態Ｐ１を有するメモリセルＭＣＥＬの散布と、第２プログラム状態Ｐ２を有するメモリセルＭＣＥＬの散布との間の電圧レベルを有する。第３読み取り電圧Ｖｒ３は、第２プログラム状態Ｐ２を有するメモリセルＭＣＥＬの散布と、第３プログラム状態Ｐ３を有するメモリセルＭＣＥＬの散布との間の電圧レベルを有する。第４読み取り電圧Ｖｒ４は、第３プログラム状態Ｐ３を有するメモリセルＭＣＥＬの散布と、第４プログラム状態Ｐ４を有するメモリセルＭＣＥＬの散布との間の電圧レベルを有する。第５読み取り電圧Ｖｒ５は、第４プログラム状態Ｐ４を有するメモリセルＭＣＥＬの散布と、第５プログラム状態Ｐ５を有するメモリセルＭＣＥＬの散布との間の電圧レベルを有する。第６読み取り電圧Ｖｒ６は、第５プログラム状態Ｐ５を有するメモリセルＭＣＥＬの散布と、第６プログラム状態Ｐ６を有するメモリセルＭＣＥＬの散布との間の電圧レベルを有する。第７読み取り電圧Ｖｒ７は、第６プログラム状態Ｐ６を有するメモリセルＭＣＥＬの散布と、第７プログラム状態Ｐ７を有するメモリセルＭＣＥＬの散布との間の電圧レベルを有する。
例えば、第１読み取り電圧Ｖｒ１が、メモリセルＭＣＥＬのコントロールゲートＣＧに印加されれば、消去状態ＥのメモリセルＭＣＥＬがターンオンされる一方、第１プログラム状態Ｐ１のメモリセルＭＣＥＬは、ターンオフされる。メモリセルＭＣＥＬがターンオンされれば、メモリセルＭＣＥＬを介して電流が流れ、メモリセルＭＣＥＬがターンオフされれば、メモリセルＭＣＥＬを介して電流が流れない。従って、メモリセルＭＣＥＬのターンオンいかんによって、メモリセルＭＣＥＬに保存されたデータが区別される。
一実施形態で、第１読み取り電圧Ｖｒ１を印加し、メモリセルＭＣＥＬがターンオンされれば、データ「１」が保存され、メモリセルＭＣＥＬがターンオフされれば、データ「０」が保存されたと区別される。しかし、本発明は、それに限定されるものではなく、他の実施形態で、第１読み取り電圧Ｖｒ１を印加し、メモリセルＭＣＥＬがターンオンされれば、データ「０」が保存され、メモリセルＭＣＥＬがターンオフされれば、データ「１」が保存されたと区別することもできる。このように、データの論理レベルの割り当ては、実施形態によって変更されてもよい。
図６Ｂは、図６Ａのグラフで、メモリセルＭＣＥＬのスレッショルド電圧が変更された場合を示すグラフである。
図６Ｂを参照すると、消去状態Ｅ、第１プログラム状態Ｐ１ないし第７プログラム状態Ｐ７にそれぞれプログラムされたメモリセルＭＣＥＬは、外部刺激及び／または摩耗などによって、図６Ｂに図示されたように変更された分布を有することができる。図６Ｂで、斜線を施した部分に属するメモリセルＭＣＥＬは、読み取りエラーが発生することがあり、これによって、メモリ装置２０の信頼性が低下する。
例えば、第１読み取り電圧Ｖｒ１を利用して、メモリ装置２０Ａに対する読み取り動作を遂行する場合、斜線を施した部分に属するメモリセルＭＣＥＬは、第１プログラム状態Ｐ１にプログラムされたにもかかわらず、スレッショルド電圧Ｖｔｈの低下によって、消去状態Ｅと判断される。これによって、読み取り動作にエラーが発生し、メモリ装置２０Ａの信頼性が低下する。
メモリ装置２０Ａからデータを読み取る場合、ＲＢＥＲ（raw bit error rate）は、読み取り電圧の電圧レベルによって異なるが、読み取り電圧の最適電圧レベルは、メモリセルＭＣＥＬの散布形態によって決定されもする。従って、メモリセルＭＣＥＬの散布が変化することにより、メモリ装置２０Ａからデータを読み取るのに必要な読み取り電圧の最適電圧レベルも変更される。従って、散布の変化を基にして、読み取り電圧の電圧レベルを変更することにより、読み取り電圧の最適電圧レベルを決定することが要求される。この場合、効率的に読み取り電圧の最適電圧レベルを決定するためには、演算を単純化させ、演算時間及び消費電力を低減させることが要求される。
以上では、図６Ａ及び図６Ｂを参照して、メモリセルＭＣＥＬが３ビット・マルチレベル・セルである場合について説明した。しかし、本発明は、それに限定されるのではなく、図５のメモリセルＭＣＥＬは、シングルレベル・セル、２ビット・マルチレベル・セル、または４ビット以上でプログラムされるマルチレベル・セルであってもよい。また、図１及び図２のメモリ装置２０Ａは、互いに異なる個数のビットでプログラムされるメモリセルＭＣＥＬを含んでもよい。
図７は、図１のメモリシステム１に含まれたメモリ装置２０Ａの読み取り電圧決定動作について説明するための図面である。
図７を参照すると、メモリ・コントローラ１０Ａは、メモリ装置２０Ａに含まれたメモリセルＭＣＥＬの隣接した２つの状態間の読み取り電圧の最適電圧レベルを決定するために、読み取り電圧決定動作を遂行することができる。具体的には、メモリ・コントローラ１０Ａは、メモリセルＭＣＥＬの隣接した２つの状態、例えば、第１プログラム状態Ｐ１と第２プログラム状態Ｐ２との間の互いに異なる複数の電圧レベルＶ１ないしＶ５で、それぞれメモリセルＭＣＥＬからデータを読み取ることができる。メモリ装置２０Ａは、複数の電圧レベルのうち隣接した２つの電圧レベルで、それぞれ読み取られたデータに係わる論理演算を行い、論理演算の結果を基に、複数の区画それぞれに存在するメモリセルＭＣＥＬの個数をカウンティングすることができる。かような読み取り電圧決定動作は、ＭＥＳ（minimal error search）演算であると称する。
一実施形態で、カウンティング部２３は、セクタ単位で具備され、これにより、ＭＥＳ演算は、セクタ単位で行われる。他の実施形態で、カウンティング部２３は、ページ単位で具備され、これにより、ＭＥＳ演算は、ページ単位で行われる。さらに他の実施形態で、カウンティング部２３は、ページ単位で具備されるが、ページバッファ部２２について、セクタ別にメモリコアに対する制御を異ならせることにより、ＭＥＳ演算は、セクタ単位で行われもする。これについては、図１１を参照して後述する。
本実施形態で、互いに異なる複数の電圧レベルＶ１ないしＶ５の個数を５個とするが、本発明は、それに限定されるものではなく、複数の電圧レベルの個数は、多様に変更されもする。例えば、複数の電圧レベルでの読み取り方向は、第１電圧レベルＶ１から第５電圧レベルＶ５に、電圧レベルが低減する方向であってもよい。しかし、本発明は、それに限定されるものではなく、複数の電圧レベルでの読み取り方向は、第５電圧レベルＶ５から第１電圧レベルＶ１に、電圧レベルが上昇する方向であってもよい。
第１段階（Step １）で、第１電圧レベルＶ１で、メモリセルＭＣＥＬからデータを読み取る。このとき、第１電圧レベルＶ１よりスレッショルド電圧Ｖｔｈが低いメモリセルＭＣＥＬは、「１」で読み取られ、第１電圧レベルＶ１よりスレッショルド電圧Ｖｔｈが高いメモリセルＭＣＥＬは、「０」で読み取られる。このように、第１段階で読み取られた第１データは、ページバッファ部２２に臨時に保存される。
第２段階（Step ２）で、第２電圧レベルＶ２で、メモリセルＭＣＥＬからデータを読み取る。このとき、第２電圧レベルＶ２よりスレッショルド電圧Ｖｔｈが低いメモリセルＭＣＥＬは、「１」で読み取られ、第２電圧レベルＶ２よりスレッショルド電圧Ｖｔｈが高いメモリセルＭＣＥＬは、「０」で読み取られる。このように、第２段階で読み取られた第２データは、ページバッファ部２２に臨時に保存される。
第３段階（Step ３）で、ページバッファ部２２に含まれた複数のページバッファのそれぞれは、第１電圧レベルＶ１で読み取られた第１データと、第２電圧レベルＶ２で読み取られた第２データとについて論理演算を行う。一実施形態で、複数のページバッファのそれぞれは、第１データ及び第２データについて、ＸＯＲ演算を行うことができる。
スレッショルド電圧Ｖｔｈが、第２電圧レベルＶ２より低いメモリセルＭＣＥＬの場合、第１データ及び第２データのＸＯＲ演算結果は、「０」であり、スレッショルド電圧Ｖｔｈが、第２電圧レベルＶ２と第１電圧レベルＶ１との間であるメモリセルＭＣＥＬの場合、第１データ及び第２データに係わるＸＯＲ演算結果は、「１」であり、スレッショルド電圧Ｖｔｈが、第１電圧レベルＶ１より高いメモリセルＭＣＥＬの場合、第１データ及び第２データに係わるＸＯＲ演算結果は、「０」である。従って、第１データ及び第２データのＸＯＲ演算結果を基にして、隣接した２つの電圧レベルＶ１、Ｖ２によって区分される区画ＳＥＣ１に、メモリセルが含まれているか否かが分かる。具体的には、ＸＯＲ演算結果が「１」である区画に、メモリセルが含まれているということが分かる。
第４段階（Step ４）で、カウンティング部２３は、複数の区画それぞれについて、ページバッファ部２２で行われたＸＯＲ演算の結果から「１」の個数をカウンティングすることができる。これにより、カウンティング部２３は、複数の区画にそれぞれ存在するメモリセルの個数をカウンティングすることができる。読み取り電圧決定部１２は、複数の区画のうち、メモリセルの個数が最も少ない区画に対応する電圧レベルであるバレー（valley）を検出し、バレーに対応する電圧レベルを、読み取り電圧の最適電圧レベルとして決定することができる。
図８は、メモリ装置の読み取り動作に係わる比較例を示している。
図８を参照すれば、メモリセルの隣接した２つの状態間を、Ｎ（Ｎは、２以上の自然数）個の区間に分けてＭＥＳ演算を行う場合、ＭＥＳ演算は、第１電圧レベルで、メモリセルから第１データを読み取る動作（ＲＤ１）、読み取られた第１データをメモリ・コントローラに伝送する動作（Ｄｏｕｔ１）、第２電圧レベルで、メモリセルから第２データを読み取る動作（ＲＤ２）、読み取られた第２データを、メモリ・コントローラに伝送する動作（Ｄｏｕｔ２）、及びメモリ・コントローラで、第１データ及び第２データに係わるＸＯＲ演算を行い、ＸＯＲ演算の結果から、「１」の個数をカウンティングする動作（ＸＯＲ＋Ｃ）を含む。
例えば、第１データ及び第２データを読み取る動作（ＲＤ１、ＲＤ２）を遂行するのに必要な時間は、それぞれ約５０μｓである。データ伝送動作（Ｄｏｕｔ１、Ｄｏｕｔ２）が１２０ＭＨｚで遂行される場合、データ伝送動作（Ｄｏｕｔ１、Ｄｏｕｔ２）を遂行するのに必要な時間は、それぞれ約１５０μｓである。ＸＯＲ演算及びカウンティング動作（ＸＯＲ＋Ｃ）が６０ＭＨｚで遂行される場合、ＸＯＲ演算及びカウンティング動作（ＸＯＲ＋Ｃ）を遂行するのに必要な時間は、約２０５μｓである。Ｎが１０である場合、全体ＭＥＳ演算に必要な時間は、約６．２５ｍｓである。
このように、ＭＥＳ演算の遂行に必要な時間で、主な消耗要因は、データ伝送動作（Ｄｏｕｔ１、Ｄｏｕｔ２）の所要時間、及びＸＯＲ演算及びカウンティング動作（ＸＯＲ＋Ｃ）の所要時間である。また、メモリ・コントローラは、伝送された第１データ及び第２データを保存するための別途の保存空間（例えば、ＳＲＡＭ（static random access memory）バッファ）を具備しなければならない。さらに、データ伝送動作（Ｄｏｕｔ１、Ｄｏｕｔ２）と、ＸＯＲ演算及びカウンティング動作（ＸＯＲ＋Ｃ）とを遂行するのに電力が消耗するという問題もある。
図９は、図１のメモリシステムに含まれたメモリ装置２０Ａの読み取り動作の一例を示している。
図９を参照すれば、本実施形態で、メモリ装置２０Ａは、ページバッファ部２２及びカウンティング部２３を含み、複数のページバッファのそれぞれは、ＸＯＲ演算を行い、カウンティング部２３は、ＸＯＲ演算の結果から、「１」の個数をカウンティングすることができる。これにより、メモリセルＭＣＥＬの隣接した２つの状態間を、Ｎ（Ｎは、２以上の自然数）個の区間に分けてＭＥＳ演算を行う場合、ＭＥＳ演算は、第１電圧レベルで、メモリセルＭＣＥＬから第１データを読み取る動作（ＲＤ１）、読み取られた第１データを、ページバッファ部２２に保存する（言い換えれば、バックアップする）動作（ＤＢ）、第２電圧レベルで、メモリセルＭＣＥＬから第２データを読み取る動作（ＲＤ２）、ページバッファ部２２で保存された第１データと、読み取られた第２データとについてＸＯＲ演算を行う動作（ＸＯＲ）、及びカウンティング部２３で、ＸＯＲ演算の結果において、「１」の個数をカウンティングする動作（Ｃ）を含む。
例えば、第１データ及び第２データを読み取る動作（ＲＤ１、ＲＤ２）を遂行するのに必要な時間は、それぞれ約５０μｓである。第１データ保存動作（ＤＢ）を遂行するのに必要な時間は、約３μｓであり、ＸＯＲ演算動作（ＸＯＲ）及びカウンティング動作（Ｃ）を遂行するのに必要な時間は、約２４μｓである。Ｎが１０である場合、全体ＭＥＳ演算に必要な時間は、約０．８ｍｓであり、これは、図８の比較例に比べ、所要時間がはるかに短縮されたということが分かる。
このように、複数のページバッファそれぞれは、第１データをバックアップすることにより、第１データを、メモリ・コントローラ１０Ａに伝送しなくてもよいので、データ伝送動作に必要な時間を短縮させることができる。また、複数のページバッファそれぞれは、バックアップされた第１データ、及び読み取られた第２データについて、ＸＯＲ演算を行うので、ＸＯＲ演算は、並列に行われ、これによって、ＸＯＲ演算に必要な時間を大きく短縮させることができる。また、カウンティング部２３は、高速動作遂行が可能なカウンタであり、複数のページバッファから出力されるＸＯＲ演算の結果から、「１」の個数をカウンティングすることにより、カウンティングに必要な時間を大きく短縮させることができる。さらに、メモリ・コントローラ１０Ａは、読み取られた第１データ及び第２データを保存するための別途の保存空間を具備しなくてもよいので、サイズを縮小させることができ、第１データ及び第２データの伝送動作を遂行するのに消費する電力も減らすことができる。
図１０は、図１のメモリシステム１に含まれたメモリ装置２０ａの一例を詳細に示すブロック図である。
図１０を参照すれば、メモリ装置２０ａは、メモリセル・アレイ２１、ページバッファ部２２ａ及びカウンティング部２３ａを含んでもよい。
メモリセル・アレイ２１は、ページＰＡＧを含み、ページＰＡＧは、ｄ個のメモリセルＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３、…、ＭＣｄ−１を含む。前述のように、ｄ個のメモリセルＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３、…、ＭＣｄ−１は、同一のワードラインに連結される。図１０では、便宜上、メモリセル・アレイ２１に含まれた１枚のページＰＡＧのみを図示しているが、メモリセル・アレイ２１は、複数のページを含んでもよい。
ページバッファ部２２ａは、複数のページバッファＰＢ０、ＰＢ１、ＰＢ２、ＰＢ３、…、ＰＢｄ−１を含み、複数のページバッファＰＢ０、ＰＢ１、ＰＢ２、ＰＢ３、…、ＰＢｄ−１は、対応するビットラインＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、…、ＢＬｄ−１を介して、メモリセルＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３、…、ＭＣｄ−１とそれぞれ連結される。複数のページバッファＰＢ０、ＰＢ１、ＰＢ２、ＰＢ３、…、ＰＢｄ−１は、メモリセル・アレイ２１に書き込まれるデータ、またはメモリセル・アレイ２１から読み取られたデータを臨時に保存することができる。
具体的には、メモリ装置２０ａに対する読み取り動作が行われる場合、複数のページバッファＰＢ０、ＰＢ１、ＰＢ２、ＰＢ３、…、ＰＢｄ−１それぞれは、メモリセルＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３、…、ＭＣｄ−１それぞれについて、互いに異なる電圧レベルで順次に読み取られたデータを保存する。次に、複数のページバッファＰＢ０、ＰＢ１、ＰＢ２、ＰＢ３、…、ＰＢｄ−１それぞれは、保存されたデータに係わる論理演算を行うことができる。本実施形態で、複数のページバッファＰＢ０、ＰＢ１、ＰＢ２、ＰＢ３、…、ＰＢｄ−１それぞれは、互いに異なる電圧レベルのうち隣接した２つの電圧レベルで、それぞれ読み取られた２つのデータについて、ＸＯＲ演算を行うことができる。
図示されていないが、複数のページバッファＰＢ０、ＰＢ１、ＰＢ２、ＰＢ３、…、ＰＢｄ−１それぞれは、スイッチング素子（例えば、ＮＭＯＳトランジスタ）を含んでもよい。スイッチング素子は、当該ページバッファの出力値が印加される制御端子（例えば、ゲート）、及びカウンティング部２３ａに連結される出力端子（例えば、ソース）を有することができる。従って、当該ページバッファの出力値が「１」である場合、スイッチング素子は、ターンオンされ、カウンティング部２３ａに所定の電流を供給することができ、当該ページバッファの出力値が「０」である場合、スイッチング素子は、ターンオフされ、カウンティング部２３ａに所定の電流を供給しない。
カウンティング部２３ａは、ページバッファ部２２ａから出力される論理演算の結果を基にして、複数の区画それぞれに存在するメモリセルの個数をカウンティングし、カウンティング結果（ＣＶ）を出力することができる。具体的には、カウンティング部２３ａは、ページバッファ部２２ａから出力されるＸＯＲ演算の結果から、複数の区画それぞれに存在する「１」の個数をカウンティングすることにより、メモリセルの個数をカウンティングすることができる。本実施形態で、カウンティング部２３ａは、ページバッファ部２２ａから出力される論理演算の結果について、並列的なカウンティング動作を遂行することができる。
本実施形態で、カウンティング部２３ａは、アナログ・カウンタであってもよい。さらに詳細には、カウンティング部２３ａは、印加される電流の量を検出し、複数のページバッファＰＢ０、ＰＢ１、ＰＢ２、ＰＢ３、…、ＰＢｄ−１に含まれたスイッチング素子のうち、ターンオンされたスイッチング素子の個数をカウンティングすることができる。このように、カウンティング部２３ａは、ターンオンされたスイッチング素子の個数をカウンティングすることにより、ＸＯＲ演算の結果から、複数の区画それぞれに存在する「１」の個数をカウンティングすることができ、これによって、複数の区画それぞれに存在するメモリセルの個数をカウンティングすることができる。
図１１は、図１のメモリシステム１に含まれるメモリ装置２０ｂの他の例を詳細に示すブロック図である。
図１１を参照すれば、メモリ装置２０ｂは、メモリセル・アレイ２１、ページバッファ部２２ｂ及びカウンティング部２３ｂを含んでもよい。
メモリセル・アレイ２１は、ページＰＡＧを含み、ページＰＡＧは、複数のセクタＳ０、Ｓ１、Ｓ２、Ｓ３を含む。図１１では、便宜上、メモリセル・アレイ２１に含まれた１枚のページＰＡＧのみを図示したが、メモリセル・アレイ２１は、複数のページを含んでもよい。また、図１１では、便宜上、ページＰＡＧが４つのセクタＳ０、Ｓ１、Ｓ２、Ｓ３を含むと図示しているが、本発明は、それに限定されるものではない。ページＰＡＧに含まれるセクタの個数は、多様に変更され、各セクタのサイズも多様に変更される。
ページバッファ部２２ｂは、複数のページバッファ・グループＰＢＧ０、ＰＢＧ１、ＰＢＧ２、ＰＢＧ３を含み、複数のページバッファ・グループＰＢＧ０、ＰＢＧ１、ＰＢＧ２、ＰＢＧ３は、対応するビットラインを介して、セクタＳ０、Ｓ１、Ｓ２、Ｓ３とそれぞれ連結される。このとき、複数のページバッファ・グループＰＢＧ０、ＰＢＧ１、ＰＢＧ２、ＰＢＧ３それぞれは、複数のページバッファ（図示せず）を含み、複数のページバッファは、対応するビットラインを介して、メモリセルＭＣ（図１０）とそれぞれ連結されることができる。
カウンティング部２３ｂは、複数のカウンタＣＮＴ０、ＣＮＴ１、ＣＮＴ２、ＣＮＴ３を含み、複数のカウンタＣＮＴ０、ＣＮＴ１、ＣＮＴ２、ＣＮＴ３は、複数のページバッファ・グループＰＢＧ０、ＰＢＧ１、ＰＢＧ２、ＰＢＧ３にそれぞれ連結される。このように、カウンティング部２３ｂは、複数のセクタＳ０、Ｓ１、Ｓ２、Ｓ３の個数に対応する複数のカウンタＣＮＴ０、ＣＮＴ１、ＣＮＴ２、ＣＮＴ３を含んでもよい。複数のカウンタＣＮＴ０、ＣＮＴ１、ＣＮＴ２、ＣＮＴ３それぞれは、対応するセクタＳ０、Ｓ１、Ｓ２、Ｓ３に係わるカウンティング結果（ＣＶ０、ＣＶ１、ＣＶ２、ＣＶ３）を出力することができる。
前述のように、本実施形態によれば、カウンティング部２３ｂは、各セクタＳ０、Ｓ１、Ｓ２、Ｓ３別に、カウンタＣＮＴ０、ＣＮＴ１、ＣＮＴ２、ＣＮＴ３を具備することができ、これにより、セクタ単位のＭＥＳ演算を行うことができる。メモリ・コントローラ１１では、セクタ単位でＥＣＣを遂行するが、ＥＣＣの遂行により、読み取りエラーが訂正されたにもかかわらず、読み取り失敗が発生することがある。その場合、カウンティング部２３ｂに含まれた複数のカウンタＣＮＴ０、ＣＮＴ１、ＣＮＴ２、ＣＮＴ３において、読み取り失敗が発生したセクタに対応するカウンタだけカウンティング動作を行い、これにより、読み取り失敗が発生していないセクタに対する不要な演算を省略することができる。
図１２は、図１のメモリシステム１に含まれたメモリ装置２０Ａ’の変形例を示すブロック図である。
図１２を参照すると、メモリ装置２０Ａ’は、メモリセル・アレイ２１、複数のページバッファ２２、カウンティング部２３及び電圧レベル決定部２４を含んでもよい。本実施形態によるメモリ装置２０Ａ’に含まれた構成要素のうち一部は、図１のメモリ装置２０Ａに含まれた構成要素と実質的に同一である。同一の構成要素は、同一の参照番号で表示され、図１のメモリ装置２０Ａと同一の構成要素については、反復して説明しない。
電圧レベル決定部２４は、メモリセル・アレイ２１に印加される互いに異なる電圧レベルを決定することができる。このとき、互いに異なる電圧レベルは、メモリセル・アレイ２１についてＭＥＳ演算を行うために必要な電圧レベルであってもよい。ＭＥＳ演算を行うためには、メモリセル・アレイ２１に対する読み取り動作が行われるたびに、メモリセル・アレイ２１に印加される電圧レベルは、一定に上昇または低減されなければならない。
本実施形態によれば、メモリ装置２０Ａ’は、電圧レベル決定部２４を含むことにより、ＭＥＳ演算を行うための互いに異なる電圧レベルはメモリ装置２０Ａ’内でアップデートされる。従って、互いに異なる電圧レベルを設定するために、メモリ・コントローラ１０Ａとメモリ装置２０Ａ’との間でデータ送受信を行わなくともよい。
図１３は、メモリ装置の電圧レベル変更動作に係わる比較例を示している。
図１３を参照すれば、ＭＥＳ演算を行う場合、メモリセル・アレイに印加される電圧レベルを変更するために、メモリ・コントローラは、変更される電圧レベルに係わる情報を、制御信号としてメモリ装置に提供する。
具体的には、メモリ装置は、メモリ・コントローラから読み取りコマンドRead ＣＭＤを受信した後、開始電圧レベルで、読み取り動作（Read Ｏｐ．）を遂行し、読み取られたデータを、メモリ・コントローラに提供（Ｄｏｕｔ１）する。その後、メモリ装置は、メモリ・コントローラから、第１電圧レベルに係わる情報を受信（Level Ｓｅｔ１）し、読み取りコマンドRead ＣＭＤを受信した後、第１電圧レベルで、読み取り動作（Read Ｏｐ．）を遂行し、読み取られたデータをメモリ・コントローラに提供（Ｄｏｕｔ２）する。その後、メモリ装置は、メモリ・コントローラから、第２電圧レベルに係わる情報を受信（Level Ｓｅｔ２）し、読み取りコマンドRead ＣＭＤを受信した後、第２電圧レベルで、読み取り動作（Read Ｏｐ．）を遂行し、読み取られたデータをメモリ・コントローラに提供（Ｄｏｕｔ３）する。
図１４は、図１２のメモリ装置２０Ａ’の電圧レベル変更動作の一例を示している。
図１４を参照すると、本実施形態で、メモリ装置２０Ａ’は、電圧レベル決定部２４を含み、電圧レベル決定部２４は、メモリセル・アレイ２１に印加される互いに異なる電圧レベルを決定することができる。
具体的には、メモリ装置２０Ａ’は、メモリ・コントローラ１０Ａから読み取りコマンドRead ＣＭＤを受信した後、開始電圧レベルで、読み取り動作（Read Ｏｐ．）を遂行し、読み取られた第１データを、ページバッファ２２にバックアップする。その後、メモリ装置２０Ａ’は、メモリ・コントローラ１０Ａから、読み取りコマンドRead ＣＭＤを受信した後、第１電圧レベルで、読み取り動作（Read Ｏｐ．）を遂行し、バックアップされた第１データ、及び読み取られた第２データについてＸＯＲ演算を行う。このとき、第１電圧レベルは、電圧レベル決定部２４で決定されることにより、メモリ装置２０Ａ’内で、自動的にアップデートされる。
その後、メモリ装置２０Ａ’は、メモリ・コントローラ１０Ａから、読み取りコマンドRead ＣＭＤを受信した後、第２電圧レベルで、読み取り動作（Read Ｏｐ．）を遂行し、第１データ及び第２データに係わるＸＯＲ演算の結果からカウンティングされた「１」の個数を、メモリ・コントローラ１０Ａに提供（Ｄｏｕｔ）する。このとき、第２電圧レベルは、電圧レベル決定部２４で決定されることにより、メモリ装置２０Ａ’内で、自動的にアップデートされる。
図１５は、複数のメモリチップのスレッショルド電圧による散布を示すグラフである。
図１５を参照すると、横軸は、メモリセルＭＣＥＬ（図４）のスレッショルド電圧Ｖｔｈを示し、縦軸は、メモリセルＭＣＥＬの個数を示す。工程上の誤差などの理由で、メモリチップが集積されたダイ（die）は、ダイ別に、または同一のダイ内でも、その位置によって性能が少しずつ差があるが、それを、ダイ変化（die variation）と称する。かようなダイ変化によって、図１５に図示されたように、ダイ別にメモリセルの散布に差がある。
ダイ変化がない理想的な場合には、隣接した２つの状態間の読み取り電圧の最適電圧レベルを決定するために、ｂで表示された探索範囲で、ＭＥＳ演算を遂行すればよい。しかし、ダイ変化がある実際的な場合には、隣接した２つの状態間の読み取り電圧の最適電圧レベルを決定するために、ａで表示された探索範囲で、ＭＥＳ演算を遂行しなければならないの、でＭＥＳ演算に必要な時間が延長され、演算の遂行による電力消耗などを発生させる。
図１６は、図１２のメモリ装置２０Ａ’に含まれた電圧レベル決定部２４を示すブロック図である。
図１６を参照すれば、電圧レベル決定部２４は、開始電圧保存部２４１、オフセット保存部２４２、加算部２４３及び電圧レベル生成部２４４を含んでもよい。以下では、図１５及び図１６を参照して、電圧レベル決定部２４に含まれた構成要素について説明する。
開始電圧保存部２４１は、メモリセル・アレイ２１に印加される開始電圧を保存することができる。このとき、開始電圧は、ダイ変化を考慮して、互いに異なるメモリチップについて、異なるように決定されもする。具体的には、電圧レベル決定部２４で最終的に生成される電圧レベルを、互いに異なるメモリチップについて、同一に提供するために、互いに異なるメモリチップについて、開始電圧を異なるように決定することができる。一実施形態で、開始電圧保存部２４１は、開始電圧に係わるデジタル値を保存することができる。
オフセット保存部２４２は、既定の複数オフセット電圧を保存することができる。このとき、複数のオフセット電圧は、互いに異なるメモリチップについて、同一に決定されもする。開始電圧保存部２４１で、すでにダイ変化を考慮して、メモリチップ別に開始電圧を互いに異なるように保存しているので、オフセット保存部２４２は、ダイ変化を考慮して、オフセット電圧を決定する必要がない。一実施形態で、オフセット保存部２４２は、複数のオフセット電圧に係わるデジタル値を保存することができる。
加算部２４３は、複数のオフセット電圧のうち一つと、開始電圧とを加算することができる。一実施形態で、加算部２４３から出力される加算結果は、デジタル値であってもよい。
電圧レベル生成部２４４は、加算部２４３から出力される加算結果から、アナログ電圧レベルを生成することができる。それにより、最終的に生成される電圧レベルは、メモリチップに関係なく、同一に提供される。
図１７は、本発明の他の実施形態によるメモリシステム２を概略的に示すブロック図である。
図１７を参照すると、メモリシステム２は、メモリ・コントローラ１０Ｂ及びメモリ装置２０Ｂを含んでもよい。メモリ・コントローラ１０Ｂは、ＥＣＣ処理部１１及び読み取り電圧決定部１２ａを含んでもよい。メモリ装置２０Ｂは、メモリセル・アレイ２１、ページバッファ部２２、カウンティング部２３及びバレー検出部２５を含んでもよい。本実施形態によるメモリ装置２０Ｂに含まれた構成要素のうち一部は、図１のメモリ装置２０Ａに含まれた構成要素と実質的に同一である。また、本実施形態によるメモリ・コントローラ１０Ｂに含まれた構成要素のうち一部は、図１のメモリ・コントローラ１０Ａに含まれた構成要素と実質的に同一である。同一の構成要素は、同一の参照番号で表示し、図１のメモリ・コントローラ１０Ａ及びメモリ装置２０Ａと同一の構成要素については、反復して説明しない。
バレー検出部２５は、カウンティング部２３の出力を基にして、メモリセルＭＣＥＬの隣接した２つの状態間のバレーに対応する電圧レベルを検出することができる。これにより、カウンティング部２３の出力は、メモリ・コントローラ１０Ｂに提供されなくてもよいので、メモリ・コントローラ１０Ｂとメモリ装置２０Ｂとのデータ送受信が単純化され、これによって、演算時間が短縮され、電力消費を減らすことができる。また、メモリ・コントローラ１０Ｂは、カウンティング部２３の出力を保存するための別途の保存空間（例えば、ＳＲＡＭバッファなど）を具備しなくてもよい。
読み取り電圧決定部１２ａは、バレー検出部２５で検出されたバレーに対応する電圧レベルを受信することができ、当該電圧レベルを読み取り電圧として決定し、メモリ装置２０Ｂに提供することができる。
ＭＥＳ演算が倍速で遂行される場合、メモリセル・アレイ２１に含まれた複数のＭＡＴに対して同時にＭＥＳ演算が遂行され、このとき、バレー検出部２５は、ＭＡＴ単位でバレーを検出することができる。
図示されていないが、メモリ装置２０Ｂは、図１２に図示された電圧レベル決定部２４をさらに含んでもよい。
図１８は、図１７のメモリ装置２０Ｂの動作について説明するための図面である。
図１８を参照すると、メモリセルＭＣＥＬの互いに隣接した２つの状態、例えば、第６プログラム状態Ｐ６と、第７プログラム状態Ｐ７との間の読み取り電圧の最適電圧レベルを決定するための動作は、第１電圧レベルＶ１である開始電圧と、−２０ｍＶであるオフセットとを基に行われる。カウンティング部２３は、第１電圧レベルＶ１ないし第５電圧レベルＶ１ないしＶ５（例えば、図７）によって区分される第１区画ＳＥＣ１ないし第４区画ＳＥＣ４それぞれで、メモリセルＭＣＥＬの個数をカウンティングする。このとき、メモリセルＭＣＥＬの個数は、ページバッファ部２２で行われたＸＯＲ演算の結果から、「１」の個数をカウンティングすることにより、求めることができる。
第１区画ＳＥＣ１は、第１電圧レベルＶ１と、第１電圧レベルＶ１より２０ｍＶ低い第２電圧レベルＶ２との間であり、カウンティング部２３は、第１区画ＳＥＣ１で、メモリセルＭＣＥＬの個数を３８０個とカウンティングする。第２区画ＳＥＣ２は、第２電圧レベルＶ２と、第２電圧レベルＶ２より２０ｍＶ低い第３電圧レベルＶ３との間であり、カウンティング部２３は、第２区画ＳＥＣ２で、メモリセルＭＣＥＬの個数を１４０個とカウンティングする。第３区画ＳＥＣ３は、第３電圧レベルＶ３と、第３電圧レベルＶ３より２０ｍＶ低い第４電圧レベルＶ４との間であり、カウンティング部２３は、第３区画ＳＥＣ３で、メモリセルＭＣＥＬの個数を１５０個とカウンティングする。第４区画ＳＥＣ４は、第４電圧レベルＶ４と、第４電圧レベルＶ４より２０ｍＶ低い第５電圧レベルＶ５との間であり、カウンティング部２３は、第４区画ＳＥＣ４で、メモリセルＭＣＥＬの個数を３９０個とカウンティングする。
図１９は、図１７のメモリ装置２０Ｂに含まれたバレー検出部２５ａの一例を示すブロック図である。
図１９を参照すると、バレー検出部２５ａは、最小値保存部２５１及び最小オフセット保存部２５２を含んでもよい。以下では、図１８及び図１９を参照して、バレー検出部２５ａに含まれた構成要素について説明する。
最小値保存部２５１は、複数の区画それぞれに存在するメモリセルＭＣＥＬの個数のうち、最小値を保存することができる。具体的には、最小値保存部２５１は、複数の区画ＳＥＣ１、ＳＥＣ２、ＳＥＣ３、ＳＥＣ４（図１８）それぞれでカウンティングされたメモリセルＭＣＥＬの個数のうち、最小値を保存することができる。例えば、最小値保存部２５１は、第１区画ＳＥＣ１ないし第４区画ＳＥＣ４それぞれでカウンティングされたメモリセルＭＣＥＬの個数のうち、最小値である１４０（例えば、図１８）を保存することができる。
最小オフセット保存部２５２は、複数の区画ＳＥＣ１、ＳＥＣ２、ＳＥＣ３、ＳＥＣ４において、最小カウンティング値を有する区画に対応するオフセットを、最小オフセットとして保存することができる。具体的には、最小オフセット保存部２５２は、現在の区画でカウンティングされた値が、最小値保存部２５１に保存された最小値より小さい場合、現在の区画に対応するオフセットを、最小オフセットとして保存することができる。このとき、最小オフセット保存部２５２に保存される最小オフセットは、バレーとして決定されもする。
例えば、第２区画ＳＥＣ２でカウンティングされた値が１４０であり、最小値保存部２５１に保存された最小値が３８０である場合、第２区画ＳＥＣ２でカウンティングされた値が、最小値保存部２５１に保存された最小値より小さいので、最小オフセット保存部２５２は、第２区画ＳＥＣ１に対応するオフセットである−４０ｍＶ（例えば、図１８）を最小オフセットとして保存することができる。一方、第３区画ＳＥＣ３でカウンティングされた値は１５０であり、最小値保存部２５１に保存された最小値が１４０である場合、第３区画ＳＥＣ３でカウンティングされた値が、最小値保存部２５１に保存された最小値より大きいので、最小オフセット保存部２５２は、以前に保存されたオフセットである−４０ｍＶを、最小オフセットとして続けて保存することができる。
本実施形態によれば、メモリ装置２０Ｂは、バレー検出部２５ａを含み、バレー検出部２５ａは、最小オフセットを保存することができる。従って、メモリ装置２０Ｂは、ＭＥＳ演算を行うたびに、カウンティング部２３の出力をメモリ・コントローラ１０Ｂに提供せずともよく、ＭＥＳ演算が終わった後、バレーの電圧レベルのみをメモリ・コントローラ１０Ｂに提供すればよいので、メモリ・コントローラ１０Ｂとメモリ装置２０Ｂとのインターフェースが単純化される。また、メモリ・コントローラ１０Ｂは、ＭＥＳ演算が遂行されるたびに、電圧レベルを別途に計算して保存する必要がないので、メモリ・コントローラ１０Ｂの構成を単純化することができる。
図２０は、図１７のメモリ装置２０Ｂに含まれたバレー検出部２５ｂの他例を示すブロック図である。
図２０を参照すると、バレー検出部２５ｂは、最小値保存部２５１、最小オフセット保存部２５２及びバレー保存部２５３を含んでもよい。本実施形態によるバレー検出部２５ｂに含まれた構成要素のうち一部は、図１９のバレー検出部２５ａに含まれた構成要素と実質的に同一である。同一の構成要素は、同一の参照番号で表示され、図１９のバレー検出部２５ａと同一の構成要素については、反復して説明しない。
バレー保存部２５３は、最小オフセット保存部２５２の出力を受信し、バレーに対応する電圧レベル、またはバレーに対応するオフセットを保存することができる。バレー保存部２５３は、複数のバレー保存装置を含み、複数のバレー保存装置の個数は、メモリセルの互いに隣接した２つの状態間のバレーの個数に対応する。具体的には、メモリセルが、ｎビットメモリセルである場合、複数のバレー保存装置の個数は、（２ｎ−１）個である。
図２１は、メモリセルが、３ビット・マルチレベル・セルである場合に、ページ別の読み取り動作を示すグラフである。
図２１を参照すると、メモリセルＭＣＥＬ（例えば、図４）が３ビット・マルチレベル・セルである場合、メモリセルＭＣＥＬに対する読み取り動作は３回遂行され、８個の状態情報を３枚のページに分けて出力することができる。一実施形態で、消去状態Ｅは、データ「１１１」が割り当てられ、第１プログラム状態Ｐ１は、データ「１１０」が割り当てられ、第２プログラム状態Ｐ２は、データ「１００」が割り当てられ、第３プログラム状態Ｐ３は、データ「０００」が割り当てられ、第４プログラム状態Ｐ４は、データ「０１０」が割り当てられ、第５プログラム状態Ｐ５は、データ「０１１」が割り当てられ、第６プログラム状態Ｐ２は、データ「００１」が割り当てられ、第７プログラム状態Ｐ３は、データ「１０１」が割り当てられる。しかし、本発明は、それらに限定されるものではなく、他の実施形態で、各プログラム状態に割り当てられるデータは、変更されもする。
第１ページ読み取り（１ｓｔ page read）は、消去状態Ｅと第１プログラム状態Ｐ１との間の第１バレーＶＡ１、並びに第４プログラム状態Ｐ４と第５プログラム状態Ｐ５との間の第５バレーＶＡ５に対する読み取りからなる。第２ページ読み取り（２ｎｄ page read）は、第１プログラム状態Ｐ１と第２プログラム状態Ｐ２との間の第２バレーＶＡ２、第３プログラム状態Ｐ３と第４プログラム状態Ｐ４との間の第４バレーＶＡ４、並びに第５プログラム状態Ｐ５と第６プログラム状態Ｐ６との間の第６バレーＶＡ６に対する読み取りからなる。第３ページ読み取り（３ｒｄ page read）は、第２プログラム状態Ｐ２と第３プログラム状態Ｐ３との間の第３バレーＶＡ３、並びに第６プログラム状態Ｐ６と第７プログラム状態Ｐ７との間の第７バレーＶＡ７に対する読み取りからなる。
具体的には、第１ページ読み取り（１ｓｔ page read）段階で、第１バレーＶＡ１及び第５バレーＶＡ５に対する読み取りを行う場合、第１バレーＶＡ１で、「オフセル」であり、第５バレーＶＡ５で「オンセル」であるならば、第１ページデータ（１ｓｔ ＰａｇｅＤａｔａ）は、「０」であり、そうではない場合、第１ページデータ（１ｓｔ page data）は、「１」であると出力することができる。次に、第２ページ読み取り（２ｎｄ page read）段階で、第２バレーＶＡ２、第４バレーＶＡ４及び第６バレーＶＡ６に対する読み取りを行う場合、第２バレーＶＡ２で、「オフセル」であり、第４バレーＶＡ４で、「オンセル」であるならば、第２ページデータ（２ｎｄ page data）は、「０」であり、第６バレーＶＡ６で、「オフセル」であるならば、第２ページデータ（２ｎｄ page data）は、「０」であり、そうではない場合、第２ページデータ（２ｎｄ page data）は、「１」であると出力することができる。次に、第３ページ読み取り（３ｒｄ page read）段階で、第３バレーＶＡ３及び第７バレーＶＡ７に対する読み取りを行う場合、第３バレーＶＡ３で、「オフセル」であり、第７バレーＶＡ７で、「オンセル」であるならば、第３ページデータ（３ｒｄ page data）は、「０」であり、そうではない場合、第３ページデータ（３ｒｄ page data）は、「１」であると出力することができる。
再び図２０を参照すれば、バレー保存部２５３は、互いに異なるバレーそれぞれについて、バレーに対応する電圧レベル、またはバレーに対応するオフセットを保存することができる。メモリセルＭＣＥＬが、３ビット・マルチレベル・セルである場合、バレー保存部２５３は、第１バレーＶＡ１ないし第７バレーＶＡ７それぞれについて、バレーに対応する電圧レベル、またはバレーに対応するオフセットを保存することができる。
図２２は、図１７のメモリ装置２０Ｂの読み取り動作の一例を示すタイミング図である。
図２２を参照すれば、本実施形態で、メモリ装置２０Ｂは、バレー検出部２５を含み、カウンティング部２３でカウンティングされた値を基にして、メモリセルＭＣＥＬ（例えば、図４）の隣接した２つの状態間のバレーを検出することができる。
具体的には、メモリ装置２０Ｂは、メモリ・コントローラ１０Ｂから読み取りコマンドRead ＣＭＤを受信した後、読み取り動作（Read Ｏｐ．）を遂行し、ページバッファ２２は、読み取られた第１データをバックアップする。その後、メモリ装置２０Ｂは、メモリ・コントローラ１０Ａから読み取りコマンドRead ＣＭＤを受信した後、読み取り動作（Read Ｏｐ．）を遂行し、ページバッファ部２２は、バックアップされた第１データ、及び読み取られた第２データについてＸＯＲ演算を行う。
かような読み取り過程及び演算過程を反復した後、メモリ装置２０Ｂは、メモリ・コントローラ１０Ｂから、最終コマンド（Final ＣＭＤ）を受信した後、ＭＥＳ演算の結果、最小オフセット保存部２５２に保存された最小オフセットを、メモリ・コントローラ１０Ｂに提供する。他の実施形態で、メモリ装置２０Ｂは、メモリ・コントローラ１０Ｂから、最終コマンド（Final ＣＭＤ）を受信した後、ＭＥＳ演算の結果、バレー保存部２５３に保存されたバレーに対応する電圧レベル、またはバレーに対応するオフセットをメモリ・コントローラ１０Ｂに提供することもできる。
図２３は、本発明の他の実施形態によるメモリシステム３を示すブロック図である。
図２３を参照すると、メモリシステム３は、メモリ・コントローラ１０Ｃ及びメモリ装置２０Ｃを含む。メモリ・コントローラ１０Ｃは、ＥＣＣ処理部１１を含む。メモリ装置２０Ｃは、メモリセル・アレイ２１、ページバッファ部２２、カウンティング部２３、バレー検出部２５及び読み取り電圧発生部２６を含んでもよい。本実施形態によるメモリ装置２０Ｃに含まれた構成要素のうち一部は、図１７のメモリ装置２０Ｂに含まれた構成要素と実質的に同一である。また、本実施形態によるメモリ・コントローラ１０Ｃに含まれた構成要素は、図１のメモリ・コントローラ１０Ａに含まれた構成要素のうち一部と実質的に同一である。同一の構成要素は、同一の参照番号で表示され、図１７のメモリ・コントローラ１０Ａ及びメモリ装置２０Ｂと同一の構成要素については、反復して説明しない。
バレー検出部２５は、カウンティング部２３の出力を基にして、メモリセルＭＣＥＬ（例えば、図４）の隣接した２つの状態間のバレーに対応する電圧レベルを検出することができる。これにより、カウンティング部２３の出力は、メモリ・コントローラ１０Ｃに提供されなくてもよいので、メモリ・コントローラ１０Ｃとメモリ装置２０Ｃとのデータ送受信が単純化され、これによって、演算時間が短縮され、電力消費を減らすことができる。また、メモリ・コントローラ１０Ｃは、カウンティング部２３の出力を保存するための別途の保存空間（例えば、ＳＲＡＭバッファなど）を具備しなくてもよい。
読み取り電圧発生部２６は、バレー検出部２５で検出されたバレーに対応する電圧レベルを、メモリセル・アレイ２１に提供することができる。このとき、バレー検出部２５で検出されたバレーは、ＭＥＳ演算が終了し、最終的に発生する読み取り電圧の最適電圧レベルに係わる情報であってもよい。このように、ＭＥＳ演算の結果として得た、読み取り電圧の最適電圧レベルは、メモリセル・アレイ２１の読み取り動作に利用される。
本実施形態によれば、メモリ装置２０Ｃは、読み取り電圧発生部２６を含むことにより、ＭＥＳ演算が終わり、バレー検出部２５でバレーが検索されれば、検索されたバレーをメモリ・コントローラ１０Ｃに提供せずに、メモリ装置２０Ｃに含まれた読み取り電圧発生部２６に提供することができる。従って、メモリセル・アレイ２１に対する読み取り動作を遂行するために、メモリ・コントローラ１０Ｃとメモリ装置２０Ｃとの間でデータ送受信を行わなくともよい。
図示されていないが、メモリ装置２０Ｃは、図１２に図示された電圧レベル決定部２４をさらに含んでもよい。
図２４は、図２３の読み取り電圧発生部２６の一例を示すブロック図である。
図２４を参照すると、読み取り電圧発生部２６は、第１制御部２６１、第２制御部２６２、初期読み取り電圧保存部２６３、オフセット保存部２６４、加算器２６５及び電圧レベル生成部２６６を含んでもよい。以下では、読み取り電圧発生部２６に含まれた構成要素について説明する。
初期読み取り電圧保存部２６３は、メモリセルＭＣＥＬ（例えば、図４）の複数状態のうち、隣接した２つの状態間のバレーそれぞれに対応する複数の初期読み取り電圧を保存することができる。具体的には、メモリセルがｎビットメモリセルである場合、初期読み取り電圧保存部２６３は、（２ｎ−１）個の初期読み取り電圧を保存することができる。このとき、初期読み取り電圧保存部２６３に保存された初期読み取り電圧は、デジタル値であってもよい。
オフセット保存部２６４は、複数のバレーそれぞれに対応する複数のオフセットを保存することができる。具体的には、メモリセルＭＣＥＬがｎビットメモリセルである場合、オフセット保存部２６４は、（２ｎ−１）個のオフセットを保存することができる。このとき、オフセット保存部２６４に保存された複数のオフセットは、ＭＥＳ演算の結果として生成された値であり、バレー検出部２５で出力された値に対応するデジタル値であってもよい。
第１制御部２６１は、初期読み取り電圧保存部２６３に保存された複数の初期読み取り電圧のうち一つを選択するように、初期読み取り電圧保存部２６３を制御することができる。このとき、第１制御部２６１は、複数の初期読み取り電圧のうち一つを選択するためのデジタル値を、第１制御信号ＣＯＮ１として出力することができる。
第２制御部２６２は、オフセット保存部２６４に保存された複数のオフセットのうち一つを適用し、読み取り電圧が発生するように、オフセット保存部２６４を制御することができる。具体的には、第２制御部２６２は、複数のＭＥＳが完了して検索されたバレーを、読み取り電圧生成に適用するように、オフセット保存部２６４を制御することができる。このとき、オフセット制御部２６２は、第１制御部２６１で提供される第１制御信号ＣＯＮ１を受信し、オフセット保存部２６４に保存された複数のオフセットのうち一つを選択するためのデジタル値を、第２制御信号ＣＯＮ２として出力することができる。
加算部２６５は、初期読み取り電圧保存部２６３に保存された複数の初期読み取り電圧のうち一つと、オフセット保存部２６４に保存された複数のオフセットのうち一つとを加算することができる。一実施形態で、加算部２６５から出力される加算結果は、デジタル値であってもよい。
電圧レベル生成部２６６は、加算部２６５の出力から、アナログ電圧レベルＶＲを生成することができる。生成されたアナログ電圧レベルＶＲは、読み取り電圧の最適電圧レベルに対応し、メモリセル・アレイ２１に印加され、読み取り動作を遂行するのに利用される。
図２５は、メモリ装置とメモリ・コントローラとの動作シーケンスの比較例を示すタイミング図である。
図２５を参照すると、例えば、メモリセルＭＣＥＬ（例えば、図４）が、３ビット・マルチレベル・セルであり、第２ページ読み取りのためのＭＥＳ動作が行われる場合、メモリ装置は、第２バレーＶＡ２に対するＭＥＳ演算を遂行し、検索された第２バレーＶＡ２を、メモリ・コントローラに提供する。その後、メモリ装置は、第４バレーＶＡ４に対するＭＥＳ演算を遂行し、検索された第４バレーＶＡ４を、メモリ・コントローラに提供する。その後、メモリ装置は、第６バレーＶＡ６に対するＭＥＳ演算を遂行し、検索された第６バレーＶＡ６をメモリ・コントローラに提供する。
メモリ・コントローラは、提供された第２バレーＶＡ２、第４バレーＶ４及び第６バレーＶＡ６を基に、それぞれ第２読み取り電圧Ｖｒ２、第４読み取り電圧Ｖｒ４及び第６読み取り電圧Ｖｒ６に係わる情報をメモリ装置に提供し、メモリ装置は、これを基にして、第２ページ読み取りを行う。
図２６は、図２３のメモリ装置２０Ｃと、メモリ・コントローラ１０Ｃとの動作シーケンスの一例を示すタイミング図である。
図２６を参照すると、例えば、メモリセルＭＣＥＬ（例えば、図４）が３ビット・マルチレベル・セルであり、第２ページ読み取りのためのＭＥＳ動作が行われる場合、メモリ装置２０Ｃは、第２バレーＶＡ２に対するＭＥＳ演算を遂行し、検索された第２バレーＶＡ２を保存する。その後、メモリ装置２０Ｃは、第４バレーＶＡ４に対するＭＥＳ演算を遂行し、検索された第４バレーＶＡ４を保存する。その後、メモリ装置２０Ｃは、第６バレーＶＡ６に対するＭＥＳ演算を遂行し、検索された第６バレーＶＡ６を保存する。
メモリ装置２０Ｃは、保存された第２バレーＶＡ２、第４バレーＶＡ４及び第６バレーＶＡ６を基に、それぞれ第２読み取り電圧Ｖｒ２、第４読み取り電圧Ｖｒ４及び第６読み取り電圧Ｖｒ６を生成し、生成された第２読み取り電圧Ｖｒ２、第４読み取り電圧Ｖｒ４及び第６読み取り電圧Ｖｒ６をメモリセル・アレイ２１に印加し、第２ページ読み取りを行うことができる。
図２７は、本発明の他の実施形態によるメモリシステム４を示すブロック図である。
図２７を参照すると、メモリシステム４は、メモリ・コントローラ１０Ｄ及びメモリ装置２０Ｄを含んでもよい。メモリ・コントローラ１０Ｄは、ＥＣＣ処理部１１及び読み取り電圧決定部１２を含んでもよい。メモリ装置２０Ｄは、メモリセル・アレイ２１、ページバッファ部２２、カウンティング部２３及びプリチャージ決定部２７を含む。本実施形態によるメモリ装置２０Ｄに含まれた構成要素のうち一部は、図１のメモリ装置２０Ａに含まれた構成要素と実質的に同一である。同一の構成要素は、同一の参照番号で表示され、図１のメモリ装置２０Ａと同一の構成要素については、反復して説明しない。また、本実施形態によるメモリ・コントローラ１０Ｄに含まれた構成要素は、図１のメモリ・コントローラ１０Ａに含まれた構成要素と実質的に同一である。同一の構成要素は、同一の参照番号で表示され、図１のメモリ・コントローラ１０Ａと同一の構成要素については、反復して説明しない。
プリチャージ決定部２７は、メモリセル・アレイ２１に含まれた複数のメモリセルのうち、少なくとも１つのメモリセルに連結された少なくとも１本のビットラインに対するプリチャージいかんを決定することができる。一実施形態で、少なくとも１つのメモリセルは、読み取り電圧がすでに決定されたメモリセルであってもよい。他の実施形態で、少なくとも１つのメモリセルは、読み取り電圧を検索する必要がないメモリセルである。
本発明によれば、メモリ装置２０Ｄは、プリチャージ決定部２７を含むことにより、例えば、セクタ別にＭＥＳ演算を行う場合、すでにバレーを検索したセクタ、またはＭＥＳ演算を行う必要がないセクタについては、ビットラインのプリチャージのようなメモリコアの動作を停止させることができ、これによって、電力消耗を低減させることができる。このとき、プリチャージ決定部２７は、別途の構成要素として図示されているが、実施形態によって、ページバッファ部２２に含まれるように具現されもする。
一実施形態で、カウンティング部２３は、セクタ単位で具備され、これにより、ＭＥＳ演算は、セクタ単位で行われる。その場合、プリチャージ決定部２７は、セクタ単位で、プリチャージ中断いかんを決定することができる。これにより、バレーを求めたセクタについては、プリチャージを中断し、電力消耗を低減させることができる。
他の実施形態で、カウンティング部２３は、ページ単位で具備され、これにより、ＭＥＳ演算は、ページ単位で行われる。その場合にも、プリチャージ決定部２７は、セクタ単位で、プリチャージ中断いかんを決定することができる。従って、プリチャージが中断されたセクタに対するＸＯＲ演算結果は、常に「０」であるので、カウンティング部２３がページ単位で具備されても、セクタ別にメモリセルの個数をカウンティングすることができるので、結果的に、セクタ別にＭＥＳ演算が行われる。
図２８は、本発明の他の実施形態によるメモリシステム５を示すブロック図である。
図２８を参照すると、メモリシステム５は、メモリ・コントローラ１０Ｅ及びメモリ装置２０Ｅを含んでもよい。メモリ・コントローラ１０Ｅは、ＥＣＣ処理部１１及び読み取り電圧決定部１２を含んでもよい。メモリ装置２０Ｅは、メモリセル・アレイ２１、ページバッファ部２２’、カウンティング部２３’及びサンプリング部２８を含んでもよい。本実施形態によるメモリ装置２０Ｅに含まれた構成要素のうち一部は、図１のメモリ装置２０Ａに含まれた構成要素と実質的に同一である。また、本実施形態によるメモリ・コントローラ１０Ｅに含まれた構成要素は、図１のメモリ・コントローラ１０Ａに含まれた構成要素と実質的に同一である。同一の構成要素は、同一の参照番号で表示され、図１のメモリ・コントローラ１０Ａ及びメモリ装置２０Ａと同一の構成要素については、反復して説明しない。
サンプリング部２８は、メモリセル・アレイ２１に含まれた複数のメモリセルのうち、読み取り電圧を検索するための動作を遂行する少なくとも１つのメモリセルをサンプリングすることができる。具体的には、サンプリング部２８は、ページバッファ部２２’に連結され、読み取り電圧を検索するための動作を遂行する少なくとも１つのメモリセルをサンプリングすることができる。
図２９は、図２８のメモリ装置２０Ｅをさらに詳細に示すブロック図である。
図２９を参照すると、メモリ装置２０Ｅは、メモリセル・アレイ２１、ページバッファ部２２’、カウンティング部２３’及びサンプリング部２８を含み、カウンティング部２３’は、カウンタ２３１及び複数の累算器（accumulators）２３２を含んでもよい。
メモリセル・アレイ２１は、ページＰＡＧを含み、ページＰＡＧは、複数のメモリセルを含んでもよい。また、ページＰＡＧに含まれた複数のメモリセルは、複数のグループに区分される。例えば、ページＰＡＧに含まれた複数のメモリセルは、１６個のグループに区分される。図２９では、便宜上、メモリセル・アレイ２１に含まれた１枚のページＰＡＧのみを図示しているが、メモリセル・アレイ２１は、複数のページを含んでもよい。
ページバッファ部２２’は、複数のページバッファ・グループＰＢＧ０、ＰＢＧ１、…、ＰＢＧ１５を含み、複数のページバッファ・グループＰＢＧ０、ＰＢＧ１、…、ＰＢＧ１５は、それぞれ複数のページバッファ（図示せず）を含み、複数のページバッファは、対応するビットライン（図示せず）を介して、メモリセルとそれぞれ連結される。複数のページバッファは、メモリセル・アレイ２１に書き込まれるデータ、またはメモリセル・アレイ２１から読み取られたデータを臨時に保存することができる。
ページＰＡＧに含まれた複数のグループは、対応する複数のページバッファ・グループＰＢＧ０、ＰＢＧ１、…、ＰＢＧ１５にそれぞれ連結される。一実施形態で、ページＰＡＧは、８ＫＢに該当するメモリセルを含み、１６個のグループに区分されるが、このとき、１グループは、５００Ｂに該当するメモリセルを含んでもよい。
複数のページバッファ・グループＰＢＧ０、ＰＢＧ１、…、ＰＢＧ１５は、それぞれ選択トランジスタＳＴ０、ＳＴ１、…、ＳＴ１５を含んでもよい。具体的には、選択トランジスタＳＴ０、ＳＴ１、…、ＳＴ１５は、各ページバッファ・グループＰＢＧ０、ＰＢＧ１、…、ＰＢＧ１５の出力信号を受信するドレイン、カウンタ２３１に連結されるソース、及びサンプリング部２８から出力される選択信号Ｓ０、Ｓ１、…、Ｓ１５が印加されるゲートを有するＮＭＯＳトランジスタで具現されもする。一実施形態で、各ページバッファ・グループＰＢＧ０、ＰＢＧ１、…、ＰＢＧ１５は、１つの選択トランジスタを含んでもよい。他の実施形態では、各ページバッファ・グループＰＢＧ０、ＰＢＧ１、…、ＰＢＧ１５に含まれたページバッファの個数に対応する個数の選択トランジスタを含んでもよい。
サンプリング部２８は、複数のページバッファ・グループＰＢＧ０、ＰＢＧ１、…、ＰＢＧ１５のうち少なくとも一つを選択するための複数の選択信号Ｓ０、Ｓ１、…、Ｓ１５を出力することができる。複数の選択信号Ｓ０、Ｓ１、…、Ｓ１５のうち、第１選択信号Ｓ０が活性化されれば、第１ページバッファ・グループＰＢＧ０の出力がカウンタ２３１に入力され、第２選択信号Ｓ１が活性化されれば、第２ページバッファ・グループＰＢＧ１の出力がカウンタ２３１に入力され、第１６選択信号Ｓ１５が活性化されれば、第１６ページバッファ・グループＰＢＧ１５の出力がカウンタ２３１に入力される。このとき、複数の選択信号Ｓ０、Ｓ１、…、Ｓ１５は、順次に活性化される。
カウンタ２３１は、ページバッファ部２２’に含まれた複数のページバッファ・グループＰＢＧ０、ＰＢＧ１、…、ＰＢＧ１５のうち、サンプリング部２８によって選択されたページバッファ・グループの出力を受信し、カウンティング動作を遂行する。具体的には、カウンタ２３１は、サンプリング部２８によって選択されたページバッファ・グループから出力される論理演算の結果を基にして、複数の区画それぞれに存在するメモリセルの個数をカウンティングすることができる。このとき、カウンタ２３１は、アナログ・カウンタで具現されもする。
複数の累算器２３２の個数は、ページバッファ・グループＰＢＧ０、ＰＢＧ１、…、ＰＢＧ１５の個数に対応する。複数の累算器２３２は、対応するページバッファ・グループＰＢＧ０、ＰＢＧ１、…、ＰＢＧ１５に該当するカウンタ２３１の出力をそれぞれ累算することができる。
図３０Ａは、図２８のサンプリング部２８がサンプリング動作を遂行しない場合、メモリ装置２０Ｅの動作を示す。
図３０Ａを参照すると、サンプリング部２８がサンプリング動作を遂行しない場合、サンプリング部２８は、例えば、８ＫＢに該当する１ページの全体カラム（１ Page Full Columns）に対してＭＥＳ演算を行うように、ページバッファ部２２’を制御することができる。
具体的には、サンプリング部２８は、複数の選択信号Ｓ０、Ｓ１、…、Ｓ１５をいずれも順次に活性化させ、ページバッファ部２２’に出力することができる。これにより、複数のページバッファ・グループＰＢＧ０、ＰＢＧ１、…、ＰＢＧ１５の出力が順次にカウンタ２３１に入力されてカウンティングされ、複数の累算器２３２が、当該カウンティング結果を保存することができる。
第１選択信号Ｓ０が活性化されれば、第１グループに属するメモリセルに対応する第１ページバッファ・グループＰＢＧ０の出力が、カウンタ２３１でカウンティングされ、カウンティングされた結果は、累算器２３２に保存される。次に、第２選択信号Ｓ１が活性化されれば、第２グループに属するメモリセルに対応する第２ページバッファ・グループＰＢＧ１の出力がカウンタ２３１でカウンティングされ、カウンティングされた結果は、累算器２３２に保存される。かような動作が続けて反復され、最後に、第１６選択信号Ｓ１５が活性化されれば、第１６グループに属するメモリセルに対応する第１６ページバッファ・グループＰＢＧ１５の出力が、カウンタ２３１でカウンティングされ、カウンティングされた結果は、累算器２３２に保存される。
図３０Ｂは、図３０Ａによるメモリセルの散布を示すグラフである。
図３０Ｂを参照すると、サンプリング部２８がサンプリング動作を遂行しない場合、例えば、８ＫＢに該当する１ページに含まれた全体メモリセルに対して、ＭＥＳ演算が遂行されることにより、図３０Ｂに図示されたようなスレッショルド電圧によるメモリセルの分布を得ることができる。
図３１Ａは、図２８のサンプリング部２８がサンプリング動作を遂行する場合、メモリ装置２０Ｅの動作を示す。
図３１Ａを参照すると、サンプリング部２８が、サンプリング動作を遂行する場合、サンプリング部２８は、例えば、８ＫＢに該当する１ページの一部カラムに対して、ＭＥＳ演算を行うように、ページバッファ部２２’を制御することができる。例えば、サンプリング部２８は、１ページの半分に該当するカラムに対して、ＭＥＳ演算を行うように、ページバッファ部２２’を制御することができる。
具体的には、サンプリング部２８は、複数の選択信号Ｓ０、Ｓ１、…、Ｓ１５のうち、第１選択信号Ｓ０ないし第８選択信号Ｓ７を順次に活性化させ、ページバッファ部２２’に出力することができる。これにより、複数のページバッファ・グループＰＢＧ０、ＰＢＧ１、…、ＰＢＧ１５のうち、第１ページバッファ・グループＰＢＧ０ないし第８ページバッファ・グループＰＢＧ７の出力が順次にカウンタ２３１に入力されてカウンティングされ、複数の累算器２３２が当該カウンティング結果を保存することができる。
このように、サンプリング部２８は、１ページに含まれたメモリセルのうち、一部メモリセルだけサンプリングするように、ページバッファ部２２’を制御することができる。本実施形態で、サンプリング部２８は、８ＫＢに該当するページに対して４ＫＢのみをサンプリングしたが、本発明は、それに限定されるものではない。他の実施形態で、サンプリング部２８は、８ＫＢに該当するページに対して２ＫＢをサンプリングしたり、あるいは１ＫＢをサンプリングすることもでき、サンプリングされるメモリセルの個数は、ユーザの設定によって多様に変更されもする。
図３１Ｂは、図３１Ａによるメモリセルの分布を示すグラフである。
図３１Ｂを参照すると、サンプリング部２８がサンプリング動作を遂行する場合、例えば、８ＫＢに該当する１ページに含まれた全体メモリセルのうち半分に対してＭＥＳ演算が遂行されることにより、図３１Ｂに図示されたようなスレッショルド電圧によるメモリセルの分布を得ることができる。図３０Ｂのグラフと比べるとき、図３１Ｂのグラフは高さが半分に減ったが、メモリセルの分布様相は類似している。従って、検索するバレーに該当する電圧レベルは、図３０Ｂのグラフと図３１Ｂのグラフと同一である。
このように、本実施形態によれば、カウンティング部２３’は、時系列的に、例えば、１６段階のカウンティング動作を遂行することができる。プログラム／消去サイクルの回数が多くなく、メモリセルに対する散布劣化が多く進まない場合には、カウンティングに必要な時間を縮めるために、サンプリング部２８は、カウンティング部２３’で遂行される１６段階のカウンティング動作のうち一部だけ遂行されるように、ページバッファ部２２’に、選択信号Ｓ０、Ｓ１、…、Ｓ１５を提供することにより、複数のページバッファ・グループＰＢＧ０、ＰＢＧ１、…、ＰＢＧ１５のうち、一部ページバッファ・グループの出力のみを選択的にカウンティング部２３’に提供することができる。
図３２は、本発明の一実施形態によるメモリ装置の読み取り方法を示すフローチャートである。
図３２を参照すれば、本実施形態によるメモリ装置の読み取り電圧の制御方法は、メモリ装置に含まれたメモリセル・アレイに保存されたデータを読み取るための読み取り電圧を制御する方法であり、図１ないし図３１に図示されたメモリシステムについて説明した内容は、本実施形態によるメモリ装置の読み取り電圧の制御方法にも適用される。
Ｓ１１０段階で、複数のメモリセルのうち、一部メモリセルそれぞれについて、互いに異なる電圧レベルで順次にデータを読み取る。
Ｓ１２０段階で、読み取られた上記データに係わる論理演算を行う。
Ｓ１３０段階で、上記論理演算の結果を基にして、上記互いに異なる電圧レベルによって区分される複数の区画それぞれに存在するメモリセルの個数をカウンティングする。
Ｓ１４０段階で、カウンティングされた上記メモリセルの個数を基にして、上記メモリセルの隣接した２つの状態間の読み取り電圧の最適電圧レベルを決定する。
図３３は、本発明の実施形態によるメモリシステムを含むコンピュータ・システムを示すブロック図である。
図３３を参照すると、コンピュータ・システム１０００は、プロセッサ１１００、ＲＡＭ（random-access memory）１２００、入出力装置１３００、電源装置１４００及びメモリシステム１、２、３、４、５を含んでもよい。一方、図３３には、図示されていないが、コンピュータ・システム１０００は、ビデオカード、サウンドカード、メモリカード、ＵＳＢ（universal serial bus）装置などと通信したり、あるいは他の電子機器と通信することができるポート（port）をさらに含んでもよい。コンピュータ・システム１０００は、パソコンで具現されたり、ノート型パソコン、携帯電話、ＰＤＡ（personal digital assistant）及びカメラなどのような携帯用電子装置で具現されもする。
プロセッサ１１００は、特定計算またはタスク（task）を遂行することができる。実施形態によって、プロセッサ１１００は、マイクロプロセッサ（micro-processor）、中央処理装置（ＣＰＵ：central processing unit）である。プロセッサ１１００は、アドレスバス（address bus）、制御バス（control bus）及びデータバス（data bus）のようなバス１５００を介して、ＲＡＭ １２００、入出力装置１３００及びメモリシステム１と通信を行うことができる。実施形態によって、プロセッサ１１００は、周辺構成要素相互連結（ＰＣＩ：peripheral component interconnect）バスのような拡張バスにも連結されもする。
ＲＡＭ １２００は、コンピュータ・システム１０００の動作に必要なデータを保存することができる。例えば、ＲＡＭ １２００は、ＤＲＡＭ（dynamic random access memory）、モバイルＤＲＡＭ、ＳＲＡＭ（static random access memory）、ＰＲＡＭ（phase change random access memory）、ＦＲＡＭ（登録商標）（ferroelectric random-access memory）、ＲＲＡＭ（resistive random access memory）及び／またはＭＲＡＭ（magnetic random access memory）で具現されもする。
入出力装置１３００は、キーボード、キーパッド、マウスのような入力手段、及びプリンタ、ディスプレイのような出力手段を含んでもよい。電源装置１４００は、コンピュータ・システム１０００の動作に必要な動作電圧を供給することができる。
図示されていないが、本実施形態によるメモリシステム１は、応用チップセット（application chipset）、カメライメージ・プロセッサ（camera image processor）、モバイルＤＲＡＭなどと結合して高容量のデータを交換することができる情報処理機器の保存装置として提供されもする。
本発明の実施形態によるメモリ装置２０（２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ、２０Ｅ）及びメモリシステム１、２、３、４、５は、多様な形態のパッケージを利用して実装される。例えば、メモリ装置２０（２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ、２０Ｅ）及びメモリシステム１、２、３、４、５は、ＰｏＰ（package on package）、ＢＧＡｓ（ball grid arrays）、ＣＳＰｓ（chip scale packages）、ＰＬＣＣ（plastic leaded chip carrier）、ＰＤＩＰ（plastic dual in-line package）、die in waffle pack、die in wafer form、ＣＯＢ：chip on board）、ＣＥＲＤＩＰ：ceramic dual in-line package）、ＭＱＦＰ：plastic metric quad flat pack）、ＴＱＦＰ：thin quad flat pack）、ＳＯＩＣ：small outline integrated circuit）、ＳＳＯＰ：shrink small outline package（ＳＳＯＰ）、ＴＳＯＰ：thin small outline package）、ＴＱＦＰ：thin quad flat package）、ＳＩＰ：system in package）、ＭＣＰ：multi chip package）、ＷＦＰ（wafer-level fabricated package）、ＷＳＰ：wafer-level processed stack package）などのようなパッケージを利用して実装される。
本発明は、図面に図示された実施形態を参照に説明したが、それらは例示的なものに過ぎず、本技術分野の当業者であるならば、それらから多様な変形及び均等な他の実施形態が可能であるという点を理解するであろう。従って、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まらなければならない。
本発明のメモリ装置、メモリシステム及び該メモリ装置の読み取り電圧の制御方法は、例えば、コンピュータ・システム関連の技術分野に効果的に適用可能である。
１、２、３、４、５ メモリシステム
１０、１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｅ メモリ・コントローラ
１１ ＥＣＣ処理部
１２、１２ａ 読み取り電圧決定部
２０、２０ａ、２０ｂ、２０Ａ、２０Ａ’、２０Ｂ、２０Ｃ、２０Ｄ、２０Ｅ メモリ装置
２１ メモリセル・アレイ
２２、２２’、２２ａ、２２ｂ ページバッファ部
２３、２３’、２３ａ、２３ｂ カウンティング部
２３１ カウンタ
２３２ 累算器
２４ 電圧レベル決定部
２４１ 開始電圧保存部
２４２、２６４ オフセット保存部
２４２、２６６ 電圧レベル生成部
２５、２５ａ、２５ｂ バレー検出部
２５１ 最小値保存部
２５２ 最小オフセット保存部
２５３ バレー保存部
２６ 読み取り電圧発生部
２６１ 第１制御部
２６２ 第２制御部
２６３ 初期読み取り電圧保存部
２７ プリチャージ決定部
２８ サンプリング部
１０００ コンピュータ・システム
１１００ プリセッサ
１２００ ＲＡＭ
１３００ 入出力装置
１４００ 電源装置

Claims (30)

  1. 複数のメモリセルを含むメモリセル・アレイと、
    前記複数のメモリセルのうち、一部メモリセルのそれぞれについて、互いに異なる読み取り電圧レベルで、順次に読み取られたデータをそれぞれ保存し、前記データに係わる論理演算をそれぞれ行う複数のページバッファを含むページバッファ部と、
    前記論理演算の結果を基にして、前記互いに異なる読み取り電圧レベルによって区分される複数の区画それぞれに存在するメモリセルの個数をカウンティングするカウンティング部と、を含む、メモリ装置。
  2. 前記複数のページバッファのそれぞれは、前記互いに異なる電圧レベルのうち隣接した２つの電圧レベルで、それぞれ読み取られた２つのデータについて、ＸＯＲ演算を遂行し、
    前記カウンティング部は、前記複数の区画それぞれについて、前記ＸＯＲ演算の結果から、「１」の個数をカウンティングすることを特徴とする、請求項１に記載のメモリ装置。
  3. 前記カウンティング部は、前記メモリセル・アレイで読み取り動作が行われるセクタの個数またはページの枚数に対応するカウンタを含むことを特徴とする、請求項１に記載のメモリ装置。
  4. 前記互いに異なる読み取り電圧レベルは、前記メモリ装置内部で、自動的にアップデートされることを特徴とする、請求項１に記載のメモリ装置。
  5. 前記メモリセル・アレイに印加される前記互いに異なる読み取り電圧レベルを決定する電圧レベル決定部をさらに含むことを特徴とする、請求項１に記載のメモリ装置。
  6. 前記電圧レベル決定部は、
    前記メモリセル・アレイに印加される開始読み取り電圧を保存する開始電圧保存部と、
    既定の複数オフセット電圧を保存するオフセット保存部と、
    前記複数のオフセット電圧のうち一つ及び前記開始読み取り電圧を加算する加算部と、を含むことを特徴とする、請求項５に記載のメモリ装置。
  7. 前記開始電圧保存部は、前記開始読み取り電圧に係わるデジタル値を保存し、前記オフセット保存部は、前記複数のオフセット電圧に係わるデジタル値を保存し、
    前記電圧レベル決定部は、
    前記加算部の出力から、アナログ電圧レベルを生成する電圧レベル生成部をさらに含むことを特徴とする、請求項６に記載のメモリ装置。
  8. 前記開始読み取り電圧は、互いに異なるメモリチップについて、異なるように決定されることを特徴とする、請求項６に記載のメモリ装置。
  9. 前記複数のオフセット電圧は、互いに異なるメモリチップについて、同一に決定されることを特徴とする、請求項６に記載のメモリ装置。
  10. 前記カウンティング部で出力される前記メモリセルの個数を基にして、前記メモリセルの隣接した２つの状態間のバレーに対応する読み取り電圧レベルを検出するバレー検出部をさらに含むことを特徴とする、請求項１に記載のメモリ装置。
  11. 前記バレー検出部は、
    前記複数の区画それぞれに存在する前記メモリセルの個数のうち最小値を保存する最小値保存部と、
    前記複数の区画のうち、前記最小値を有する区画に対応するオフセットを最小オフセットとして保存する最小オフセット保存部と、を含むことを特徴とする、請求項１０に記載のメモリ装置。
  12. 前記バレー検出部は、
    前記最小オフセット保存部に保存された前記最小オフセットを基にして、前記バレーに対応する読み取り電圧レベルを保存するバレー保存部をさらに含むことを特徴とする、請求項１１に記載のメモリ装置。
  13. 前記バレー保存部は、複数のバレー保存部を含み、
    前記複数のバレー保存部の個数は、前記メモリセルの互いに隣接した２つの状態間のバレーの個数に対応することを特徴とする、請求項１２に記載のメモリ装置。
  14. 前記バレー検出部で検出された前記バレーに対応する電圧レベルを読み取り電圧として、前記メモリセル・アレイに提供する読み取り電圧発生部をさらに含むことを特徴とする、請求項１０に記載のメモリ装置。
  15. 前記読み取り電圧発生部は、
    前記メモリセルの複数状態のうち隣接した２つの状態間のバレーそれぞれに対応する複数の初期読み取り電圧を保存する初期読み取り電圧保存部と、
    前記バレーそれぞれに対応する複数のオフセットを保存するオフセット保存部と、
    前記複数のオフセットのうち一つ、及び前記複数の初期読み取り電圧のうち一つを加算する加算部と、を含むことを特徴とする、請求項１４に記載のメモリ装置。
  16. 前記読み取り電圧発生部は、
    前記初期読み取り電圧保存部に保存された前記複数の初期読み取り電圧のうち一つを選択するように、前記初期読み取り電圧保存部を制御する第１制御部と、
    前記オフセット保存部に保存された前記複数のオフセットのうち一つを適用し、前記読み取り電圧が発生するように、前記オフセット保存部を制御する第２制御部と、をさらに含むことを特徴とする、請求項１５に記載のメモリ装置。
  17. 前記複数の初期読み取り電圧保存部は、前記複数の初期読み取り電圧に係わるデジタル値を保存し、前記複数のオフセット保存部は、前記複数のオフセットに係わるデジタル値を保存し、
    前記読み取り電圧発生部は、
    前記加算部の出力から、アナログ電圧レベルを生成する電圧レベル生成部をさらに含むことを特徴とする、請求項１５に記載のメモリ装置。
  18. 前記複数のメモリセルのうち少なくとも１つのメモリセルに連結された少なくとも１本のビットラインに対するプリチャージいかんを決定するプリチャージ決定部をさらに含み、
    前記少なくとも１つのメモリセルは、読み取り電圧がすでに決定されたメモリセル、及び読み取り電圧を検索する必要がないメモリセルのうち少なくとも一つであることを特徴とする、請求項１に記載のメモリ装置。
  19. 前記複数のメモリセルのうち、読み取り電圧を決定するための動作を遂行する少なくとも１つのメモリセルをサンプリングするように、前記ページバッファ部を制御するサンプリング部をさらに含むことを特徴とする、請求項１に記載のメモリ装置。
  20. 複数のビットライン及びワードラインと、前記ビットライン及びワードラインが交差する領域に配置される複数のメモリセルと、を含むメモリセル・アレイと、
    前記メモリセル・アレイの選択されたワードラインに読み取り電圧を印加するように構成された読み取り電圧発生器と、
    前記メモリセル・アレイのビットラインにそれぞれ接続された複数のページバッファを含むページバッファ部と、
    カウンタと、
    前記選択されたワードラインに異なる読み取り電圧を順次に印加する前記読み取り電圧発生器の制御、順次に適用される少なくとも２個の異なる読み取り電圧に相応したそれぞれの読み取り結果に係わる論理演算を行うための前記ページバッファの制御、及び前記論理演算の結果をカウンティングするための前記カウンタの制御を含む最小エラー検索（ＭＥＳ）演算を行うように構成された論理回路と、を含み、
    前記複数のメモリセルそれぞれは、少なくとも２個のスレッショルド状態間でプログラム可能であり、前記異なる読み取り電圧は、隣接したスレッショルド状態の隣接したスレッショルド電圧間の近辺に存在し、前記カウンタのカウンティング結果は、前記隣接したスレッショルド状態間の最小読み取りエラーを示すことを特徴とする、メモリ装置。
  21. 前記カウンティング結果を外部装置に出力することを特徴とする、請求項２０に記載のメモリ装置。
  22. 前記隣接したスレッショルド電圧状態間の最小読み取りエラーをもたらす読み取り電圧を決定するように構成されたバレー検出部をさらに含むことを特徴とする、請求項２０に記載のメモリ装置。
  23. 前記カウンティング結果は、前記メモリセル・アレイの各ビットラインについて獲得されることを特徴とする、請求項２０に記載のメモリ装置。
  24. 前記メモリセル・アレイの各ワードラインに係わるメモリセルは、複数のセクタに分割され、前記カウンティング結果は、前記メモリセルの各セクタについて獲得されることを特徴とする、請求項２０に記載のメモリ装置。
  25. メモリ装置及び前記メモリ装置を制御するメモリ・コントローラを含み、
    前記メモリ装置は、
    複数のメモリセルを含むメモリセル・アレイと、
    前記複数のメモリセルのうち、一部メモリセルのそれぞれについて、互いに異なる電圧レベルで順次に読み取られたデータをそれぞれ保存し、前記データに係わる論理演算をそれぞれ行う複数のページバッファを含むページバッファ部と、
    前記論理演算の結果を基にして、前記互いに異なる電圧レベルによって区分される複数の区画それぞれに存在するメモリセルの個数をカウンティングするカウンティング部と、を含む、メモリシステム。
  26. 前記メモリ装置は、カウンティングされた前記メモリセルの個数を、前記メモリ・コントローラに提供することを特徴とする、請求項２５に記載のメモリシステム。
  27. 前記メモリ装置は、前記メモリセル・アレイに印加される前記互いに異なる電圧レベルを決定する電圧レベル決定部をさらに含むことを特徴とする、請求項２５に記載のメモリシステム。
  28. 前記メモリ装置は、前記カウンティング部で出力される前記メモリセルの個数を基にして、前記メモリ装置の隣接した２つの状態間のバレーに対応する電圧レベルを検出するバレー検出部をさらに含み、
    前記メモリ装置は、検出された前記バレーに対応する電圧レベルを、前記メモリ・コントローラに提供することを特徴とする、請求項２５に記載のメモリシステム。
  29. メモリ装置及び前記メモリ装置を制御するメモリ・コントローラを含み、
    前記メモリ装置は、
    複数のメモリセルを含むメモリセル・アレイと、
    前記複数のメモリセルのうち、一部メモリセルのそれぞれについて、互いに異なる電圧レベルで順次に読み取られたデータをそれぞれ保存し、前記データに係わる論理演算をそれぞれ行う複数のページバッファを含むページバッファ部と、
    前記論理演算の結果を基にして、前記互いに異なる電圧レベルによって区分される複数の区画それぞれに存在するメモリセルの個数をカウンティングするカウンティング部と、
    前記カウンティングされたメモリセルの個数を基にして、前記メモリセルの隣接した２つの状態間のバレーに対応する電圧レベルを読み取り電圧として決定し、決定された前記読み取り電圧を、前記メモリセル・アレイに提供する読み取り電圧発生部と、を含むことを特徴とするメモリシステム。
  30. 複数のメモリセルのうち、一部メモリセルのそれぞれについて、互いに異なる電圧レベルで順次にデータを読み取る段階と、
    読み取られた前記データに係わる論理演算を行う段階と、
    前記論理演算の結果を基にして、前記互いに異なる電圧レベルによって区分される複数の区画それぞれに存在するメモリセルの個数をカウンティングする段階と、
    カウンティングされた前記メモリセルの個数を基にして、前記メモリセルの隣接した２つの状態間の読み取り電圧の最適電圧レベルを決定する段階と、を含むことを特徴とする、メモリ装置の読み取り電圧の制御方法。
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