JP2014502773A - デバイス内の検知電圧を調節するための方法、デバイス、およびシステム - Google Patents

Abstract

本開示は、デバイス内の検知電圧を調節するための方法、デバイス、およびシステムを含む。１つまたは複数の実施形態は、メモリセル、および検知電圧より大きい閾値電圧（Ｖｔ）を有するメモリセルの量を決定するために、検知電圧を使用して検知動作をメモリセル上で実行し、メモリセルの決定された量に少なくとも部分的に基づいて、メモリセルの状態を決定するために使用される検知電圧を調節するように構成された制御装置を含む。
【選択図】図３

Description

本開示は、一般に半導体メモリデバイス、方法、およびシステムに関し、より詳細にはデバイス内の検知電圧を調節するための方法、デバイス、およびシステムに関する。

メモリデバイスは、通常コンピュータまたは他の電子デバイスにおける内部半導体集積回路および／または外部着脱可能なデバイスとして提供される。とりわけ、ランダムアクセスメモリ（ＲＡＭ）、読取り専用メモリ（ＲＯＭ）、ダイナミック・ランダムアクセスメモリ（ＤＲＡＭ）、シンクロナス・ダイナミック・ランダムアクセスメモリ（ＳＤＲＡＭ）、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、およびフラッシュメモリを含む多くの異なるタイプのメモリがある。

フラッシュメモリデバイスは、広範囲の電子アプリケーションに対して揮発性および不揮発性メモリとして利用されることが可能である。フラッシュメモリデバイスは、通常高い記憶密度、高信頼性、および低電力消費が可能な１トランジスタメモリセルを使用する。フラッシュメモリの使用は、電子デバイスの中で、とりわけソリッドステートドライブ（ＳＳＤ）、パーソナルコンピュータ、携帯端末（ＰＤＡ）、デジタルカメラ、携帯電話、携帯音楽プレーヤ、たとえばＭＰ３プレーヤ、および動画プレーヤのためのメモリを含む。プログラムコードなどのデータ、ユーザデータ、および／または基本入出力システム（ＢＩＯＳ）などのシステムデータは、通常フラッシュメモリデバイス内に記憶される。

フラッシュメモリアレイ構造の２つの一般的なタイプは、「ＮＡＮＤ」および「ＮＯＲ」構造であり、その中でそれぞれの基本的なメモリセル構造が配置される論理形式に対してそう呼ばれる。ＮＡＮＤアレイ構造は、アレイの「行」内の各メモリセルの制御ゲートが、当業者には一般に「ワード線」と呼ばれる、アクセス線に結合される（また場合によって形成する）ように、メモリセルのそのアレイをマトリックス内に配置する。しかし、各メモリセルは、そのドレインによりデータ線（データ線は、当業者には一般にデジット線、たとえばビット線と呼ばれる）に直接結合されない。その代わり、アレイのメモリセルは、直列に結合され、ソースは
ＮＡＮＤアレイ構造内のメモリセルは、目標、たとえば所望の状態にプログラムされることが可能である。たとえば、電荷は、セルを多くのプログラムされた状態の１つの中に入れるために、メモリセルの電荷蓄積構造上に置かれる、またはメモリセルの電荷蓄積構造から取り除かれることが可能である。たとえば、シングルレベルセル（ＳＬＣ）は、２つの状態、たとえば１または０を表すことができる。またフラッシュメモリセルは、３つ以上の状態、たとえば、１１１１、０１１１、００１１、１０１１、１００１、０００１、０１０１、１１０１、１１００、０１００、００００、１０００、１０１０、００１０、０１１０、および１１１０を記憶することができる。このようなセルを、マルチレベルセル（ＭＬＣ）と呼ぶことができる。ＭＬＣは、各セルは２桁以上、たとえば２ビット以上を表すことができるので、メモリセルの数を増加することなく、高密度記憶の製造ができる可能性がある。たとえば、４桁を表すことができるセルは、１６のプログラムされた状態を有することができる。

検知動作、たとえば読取りおよび／またはプログラムベリファイ動作は、フラッシュメモリセルの状態を決定するために、検知電圧を使用することができる。しかし、読み出しディスターブ、プログラムディスターブ、および／または電荷損失、たとえば電荷漏洩などの多くの機構により、メモリセルの電荷蓄積構造上の蓄積電荷、たとえば閾値電圧（Ｖｔ）を変化させる可能性がある。蓄積電荷における変化の結果として、事前に使用された検知電圧、たとえば、蓄積電荷における変化が起きる前に使用された検知電圧は、メモリセルの正確かつ／または信頼できる検知をもはや提供しないことがある。すなわち、事前に使用された検知電圧は、後続の検知動作中に使用される際に、メモリセルの誤検知をもたらす恐れがある。たとえば、前の検知電圧の使用は、メモリセルが目標状態以外の状態、たとえば、それにセルがプログラムされた目標状態と異なる状態である決定をもたらす恐れがある。

本開示の１つまたは複数の実施形態による、不揮発性メモリアレイの一部の概略を示す図である。 本開示の１つまたは複数の実施形態による、多くの閾値電圧分布および検知電圧の構成図である。 本開示の１つまたは複数の実施形態による、多くの閾値電圧分布および検知電圧の構成図である。 本開示の１つまたは複数の実施形態による、多くの閾値電圧分布および検知電圧の構成図である。 本開示の１つまたは複数の実施形態による、メモリデバイスのブロック構成図である。

本開示は、デバイス内の検知電圧を調節するための方法、デバイス、およびシステムを含む。１つまたは複数の実施形態は、メモリセル、および検知電圧より大きい閾値電圧（Ｖｔ）を有するメモリセルの量を決定するために、検知電圧を使用して検知動作をメモリセル上で実行し、メモリセルの決定された量に少なくとも部分的に基づいて、メモリセルの状態を決定するために使用される検知電圧を調節するように構成された制御装置を含む。

本開示の実施形態を使用して、メモリデバイスおよび／またはシステム内の閾値電圧（Ｖｔ）変化、たとえばシフトを追跡するかつ／または補正することができる。Ｖｔ変化の追跡および／または補正は、利益の中でとりわけ、増加された精度および／もしくは信頼性、たとえば低減された誤差率、ならびに／または増加されたメモリデバイスおよび／もしくはシステム寿命などの利益を提供することができる。

本開示の以下の詳述において、その一部を形成する添付図面を参照とし、本開示の多くの実施形態が、どのように実施され得るかを例示として示されている。これらの実施形態は、当業者が本開示の実施形態を実施できるように、十分詳細に説明されており、他の実施形態が利用されてもよく、工程、電気的、および／または構造変化が、本開示の範囲から逸脱することなくなされてもよいことを理解されたい。

本明細書で使用される場合、「多くの」何かは、１つまたは複数のこのようなものを指すことができる。たとえば、多くのメモリデバイスは、１つまたは複数のメモリデバイスを指すことができる。加えて、本明細書中で用いられるように指示子「Ｎ」および「Ｍ」。

本明細書の図は、その中で図面番号に対応する最初の桁または複数の桁、および残りの桁が、図面における要素または構成部品を識別する、番号付けの慣例に従う。異なる図の間の同様の要素または構成部品は、同様の桁の使用によって識別されてもよい。たとえば、１００は、図１において要素「００」を参照してもよく、同様の要素は、図４では４００として参照されてもよい。理解されるように、本明細書の様々な実施形態に示された要素を、本開示の多数の追加実施形態を提供するように、追加、変更、および／または除去することができる。さらに理解されるように、図に提供された要素の比率および相対的な大きさは、本開示の実施形態を示すことを意図するものであり、限定的な意味で解釈されるべきではない。

図１は、本開示の１つまたは複数の実施形態による、不揮発性メモリアレイ１００の一部の概略図である。図１の実施形態は、ＮＡＮＤ構造の不揮発性メモリアレイを示す。しかし、本明細書に記載された実施形態は、この例に限定されない。図１に示されたように、メモリアレイ１００は、アクセス線、たとえばワード線１０５−１、…、１０５−Ｎおよび交差データ線、たとえばローカルビット線１０７−１、１０７−２、１０７−３、…、１０７−Ｍを含む。デジタル環境におけるアドレッシングを容易にするために、ワード線１０５−１、…、１０５−Ｎの数およびローカルビット線１０７−１、１０７−２、１０７−３、…、１０７−Ｍの数は、２の累乗、たとえば２５６ワード線、４，０９６ビット線であることが可能である。

メモリアレイ１００は、ＮＡＮＤストリング１０９−１、１０９−２、１０９−３、…、１０９−Ｍを含む。各ＮＡＮＤストリングは、不揮発性メモリセル１１１−１、…、１１１−Ｎを含み、それぞれは、それぞれのワード線１０５−１、…、１０５−Ｎに連通結合される。また各ＮＡＮＤストリング（およびその構成メモリセル）は、ローカルビット線１０７−１、１０７−２、１０７−３、…、１０７−Ｍに関連する。各ＮＡＮＤストリング１０９−１、１０９−２、１０９−３、…、１０９−Ｍの不揮発性メモリセル１１１−１、…、１１１−Ｎは、ソース選択ゲート（ＳＧＳ）、たとえば電界効果ゲート（ＦＥＴ）１１３と、ドレイン選択ゲート（ＳＧＤ）、たとえばＦＥＴ１１９との間をソースからドレインへと直列に接続される。各ソース選択ゲート１１３は、各々に選択的に結合されるように構成される。

図１に示された実施形態に示されたように、ソース選択ゲート１１３のソースは、共通ソース線１２３に接続される。ソース選択ゲート１１３のドレインは、対応するＮＡＮＤストリング１０９−１のメモリセル１１１−１のソースに接続される。ドレイン選択ゲート１１９のドレインは、対応するＮＡＮＤストリング１０９−１のビット線１０７−１にドレイン接触点１２１−１で接続される。ドレイン選択ゲート１１９のソースは、対応するＮＡＮＤストリング１０９−１の最後のメモリセル１１１−Ｎ、たとえば浮遊ゲートトランジスタのドレインに接続される。

１つまたは複数の実施形態では、不揮発性メモリセル１１１−１、…、１１１−Ｎの構造は、ソース、ドレイン、浮遊ゲートまたは他の電荷蓄積構造、および制御ゲートを含む。不揮発性メモリセル１１１−１、…、１１１−Ｎは、ワード線１０５−１、…、１０５−Ｎのそれぞれに結合されるそれらの制御ゲートを有する。不揮発性メモリセル１１１−１、…、１１１−Ｎの「列」は、ＮＡＮＤストリング１０９−１、１０９−２、１０９−３、…、１０９−Ｍを構成し、所与のローカルビット線１０７−１、１０７−２、１０７−３、…、１０７−Ｍのそれぞれに結合される。不揮発性メモリセルの「行」は、所与のワード線１０５−１、…、１０５−Ｎに共通に結合されるメモリセルである。用語「列」および「行」の使用は、特定の線形、たとえば、不揮発性メモリセルの垂直および／または水平、方向を示唆することを意味するものではない。ＮＯＲアレイ構造は、メモリセルのストリングが選択ゲートの間に並列に結合されるはずであることを除いて、同様に配列されるはずである。

当業者には理解されるように、選択されたワード線、たとえば、１０５−１、…、１０５−Ｎに結合されたセルのサブセットは、プログラムされ、かつ／または検知される、たとえば、群として一緒に読み取られることが可能である。プログラミング作動、たとえば書込み動作は、選択されたアクセス線に結合される選択されたセルの閾値電圧（Ｖｔ）を目標プログラム状態に対応する所望のプログラム電圧レベルに増加させるために、多くのプログラムパルス、たとえば１６Ｖ〜２０Ｖを選択されたワード線に印加することを含むことができる。

読取り動作やプログラムベリファイ動作など、検知動作は、結合されているビット線の電圧及び／または電流変化を検知することを含み得る
選択されたセルの状態を検知することは、多くの検知電圧、たとえば読取り電圧を選択されたワード線に提供することを含むことができる一方で、選択されないセルの閾値電圧と無関係に、ストリングの選択されないセルに結合されたワード線に、選択されないセルを導電状態にするのに十分な多くの電圧、たとえば読取りパス電圧を提供する。読み取られるかつ／または検証される選択されたセルに対応するビット線は、選択されたセルが、選択されたワード線に印加された特定の検知電圧に応答して導電するかどうかを判定するために検知されることが可能である。たとえば、選択されたセルの状態は、そこでビット線電流が、特定の状態に関連した特定の参照電流に達するワード線電圧によって判定されることが可能である。

当業者には理解されるように、ＮＡＮＤストリング内の選択されたメモリセル上で実行される検知動作において、ストリングの選択されないメモリセルは、導電状態にあるように付勢される。このような検知動作において、選択されたセルの状態は、ストリングに対応するビット線上で検知された電流および／または電圧に基づいて判定されることが可能である。たとえば、選択されたセルの状態は、ビット線電流が、特定の量だけ変化するか、または所与の時間に特定のレベルに達するかに基づいて判定されることが可能である。

選択されたセルが導電状態である際に、電流はストリングの一端部におけるソース線コンタクトとストリングの他方の端部におけるビット線コンタクトとの間を流れる。したがって、選択されたセルの検知に関連した電流は、ストリング内のその他のセルのそれぞれを通ってセルスタックと選択トランジスタとの間の拡散領域に運ばれる。

図２は、本開示の１つまたは複数の実施形態による、多くの閾値電圧分布および検知電圧の構成図２０１を示す。図２に示された例は、たとえば、で以前に記載されたメモリセル１１１−１、．．．、１１１−Ｎを表し得る
図２に示されたように、閾値電圧（Ｖｔ）分布２２５−０、２２５−１、２２５−２、および２２５−３は、それにメモリセルがプログラムされることが可能である４個の目標状態、たとえば、Ｌ０、Ｌ１、Ｌ２、およびＬ３のそれぞれを表す。図２に示された例において、Ｖｔ分布２２５−３は、最大規模のＶｔを含む範囲であるので、セルがプログラムされることが可能である最高Ｖｔ、たとえば「Ｖｔ_ｍａｘ」と呼ばれることが可能である。作動中、選択されたブロック内のメモリセルは、メモリセルがプログラムされる前にＶｔ分布２２５−０内のＶｔレベルを有するように、一緒に消去されることが可能である。したがって、分布２２５−０は、消去された状態と呼ばれることが可能であり、特定の記憶されたデータ状態（目標状態Ｌ０）、たとえば２進数「１１」などの記憶されたデータを表すことができる。目標状態Ｌ１は、データ０１に対応でき、目標状態Ｌ２はデータ００に対応でき、目標状態Ｌ３はデータ１０に対応できる。しかし、実施形態は、これらのデータ割当てに限定されない。

Ｖｔ分布２２５−０、２２５−１、２２５−２、および２２５−３は、対応する目標状態にプログラムされる多数のメモリセルを表すことができる。この場合、Ｖｔ分布曲線の高さは、平均してＶｔ分布内の特定の電圧にプログラムされた多くのセルを示す。Ｖｔ分布曲線の幅２２７は、特定の目標状態を表す電圧の範囲を示し、たとえば、Ｌ２に対するＶｔ分布曲線２２５−２の幅は、データ００に対応する電圧の範囲を表す。

多くの検知電圧は図２に示されている。このような検知電圧は、検知電圧の中でとりわけプログラムベリファイ電圧および／または読取り電圧を含むことができる。たとえば、プログラムベリファイ電圧ＰＶ１、ＰＶ２、およびＰＶ３、ならびに読取り電圧Ｒ１、Ｒ２、およびＲ３が示されている。プログラムベリファイ動作は、メモリセルがさらなるプログラミングパルスを受信すること、たとえばセルを「オーバープログラミング」することを防止する働きをするために、メモリセルが所望のＶｔ範囲内でプログラムされたかどうかを判定する働きをするために、１つまたは複数のプログラミングパルスの後に実行されることが可能である。たとえば、Ｌ１目標状態にプログラムされるメモリセルは、電圧ＰＶ１でプログラムベリファイされることが可能である。

図２に示された例において、電圧レベルＲ１、Ｒ２、およびＲ３は、検知動作中に状態Ｌ０、Ｌ１、Ｌ２、およびＬ３の間を区別するために使用されることが可能である、検知電圧、たとえば読取り電圧を表す。ＮＡＮＤストリング内の選択されたメモリセル上で実行される検知動作において、ストリングの選択されないメモリセルは、導電状態にあるように、パス電圧「Ｖｐａｓｓ」２２９で付勢されることが可能である。

メモリセルのＶｔは、多くの機構に起因して経時的に変化、たとえばシフトすることができる。たとえば、メモリセルの電荷蓄積構造、たとえば浮遊ゲートは、経時的に電荷を失うことがある。このような電荷損失により、セルのＶｔが変化、たとえば低減することができる。加えて、メモリセルがプログラミングおよび／または検知動作を経時的に受けるにつれて、プログラムディスターブおよび／または読み出しディスターブ機構により、セルのＶｔが変化、たとえば増加することがある。また、他の機構により、当業者には理解されるように、メモリセルのＶｔが経時的に変化することができる。
場合によっては、このようなＶｔ変化は、メモリセルの状態を変化させることができる。たとえば、メモリセルが目標状態Ｌ２、たとえばデータ００にプログラムされた場合、電荷損失により、メモリセルのＶｔがＲ２を下回るレベルに、または恐らく状態Ｌ１、たとえばデータ０１に対応するＶｔ２２５−１内のレベルに低減することができる。
したがって、このようなＶｔ変化は、図２に示された検知電圧、たとえば、読取り電圧Ｒ１、Ｒ２、およびＲ３、ならびに／またはプログラムベリファイ電圧ＰＶ１、ＰＶ２、およびＰＶ３を使用して、メモリセル上で実行される検知動作中に検知されるエラーデータをもたらす可能性がある。たとえば、図２に示された検知電圧を使用して検知動作を実行することは、メモリセルが、それにセルがプログラムされた目標状態以外の状態を表す決定をもたらすことがある。たとえば、目標状態Ｌ２にプログラムされ、電荷損失を受けたメモリセル上で実行された検知動作は、読取り電圧Ｒ２が検知動作に使用される場合に、セルは状態Ｌ１を表すと判定することがある。すなわち、読取り電圧Ｒ２を使用することにより、データ０１を記憶するように誤って検知されているデータ００を記憶するようにプログラムされたセルをもたらすことがある。

このように、Ｖｔ変化が生じる前に行われる検知動作中に用いられる検知電圧、たとえば、読出し及び／またはプログラムベリファイ
図３は、本開示の１つまたは複数の実施形態による、閾値電圧（Ｖｔ）分布３２５−１および３２５−２、ならびに検知電圧Ｓ０（３２７−０）、Ｓ１（３２７−１）、Ｓ２（３２７−２）、Ｓ３（３２７−３）およびＳ４（３２７−４）の図表３０１を示す。図３に示された例は、たとえば、電荷損失、プログラムディスターブおよび／または読み出しディスターブなどの機構に起因して、Ｖｔ変化、たとえばシフトを受けたメモリセルを表すことができる。Ｖｔ分布３２５−１および３２５−２は、Ｖｔ分布２２５−１および２２５−２によって表されたメモリセルが、Ｖｔ変化を受けた後、図２に関連して先に説明されたＶｔ分布２２５−１および２２５−２のそれぞれに対応することができる。さらに、簡単にするために図３に示されていないが、図表３０１はまた、Ｖｔ分布２２５−０および／または２２５−３によって表されたメモリセルがＶｔ変化を受けた後、図２に関連して先に説明されたＶｔ分布２２５−０および／または２２５−３に対応する、追加のＶｔ分布を含むこともできる。

図３に示されたように、Ｖｔ分布３２５−１および３２５−２は、たとえば、その中に表されたメモリセルのＶｔシフトに起因して、図２に示されたＶｔ分布２２５−１および２２５−２に対してシフトしている。たとえば、Ｖｔ分布３２５−１および３２５−２の一部は、図３に示されたように重なる。したがって、Ｖｔ変化が起きた前にメモリセルの状態を決定するために使用された検知電圧、たとえば、図２に示された検知電圧は、本明細書に先に説明されたように、メモリセルの正確かつ／または信頼できる検知をもはや提供しない恐れがある。たとえば、目標状態Ｌ２にプログラムされたメモリセルは、状態Ｌ１であると検知されることがある。

しかしながら、メモリセルの状態を決定するために使用される検知電圧を異なる検知電圧に調整する、たとえば、図２に示されているものとは別の検知電圧に調整することは、Ｖｔ変化を追跡する、及び／又は補償するために使用され得て、それによって正確な、及び／または信頼できる検知を提供
メモリセルの正確かつ／または信頼できる検知を提供する検知電圧（複数可）、たとえば、最少量のエラーデータを検知する検知電圧（複数可）は、検知電圧（複数可）より大きいＶｔを有するメモリセルの量に少なくとも部分的に基づいて決定されることが可能である。すなわち、メモリセルの状態を決定するために使用される検知電圧の調節は、検知電圧より大きいＶｔを有するメモリセルの量に少なくとも部分的に基づくことが可能である。

たとえば、多くの検知動作、たとえば５を、各検知電圧より大きいＶｔを有するメモリセルの量を決定するために、多くの異なる検知電圧、たとえば、検知電圧Ｓ０、Ｓ１、Ｓ２、Ｓ３、および／またはＳ４を使用してメモリセル上で実行することができる。次いでメモリセルの状態を決定するために使用される検知電圧、たとえば、図２に関連して先に説明された読取り電圧Ｒ２を、メモリセルの決定された量に少なくとも部分的に基づいて調節することができる。

例として、検知電圧Ｓ０を使用してメモリセル上で実行される検知動作は、７，０００セルが検知電圧Ｓ０より大きいＶｔを有すると決定することがあり、検知電圧Ｓ１を使用してメモリセル上で実行される検知動作は、７，２００セルが検知電圧Ｓ１より大きいＶｔを有すると決定することがあり、検知電圧Ｓ２を使用して実行される検知動作は、７，３００セルが検知電圧Ｓ２より大きいＶｔを有すると決定することがあり、検知電圧Ｓ３を使用して実行される検知動作は、７，４００セルが検知電圧Ｓ３より大きいＶｔを有すると決定することがあり、また検知電圧Ｓ４を使用して実行される検知動作は、７，６００セルが検知電圧Ｓ４より大きいＶｔを有すると決定することがある。

検知電圧より高いＶｔを有するメモリセルの決定された量は、たとえば、位置するＶｔを有する全てのメモリセル
次いでメモリセルの状態を決定するために使用される検知電圧を、各検知電圧より大きいＶｔを有するメモリセルの決定された量に少なくとも部分的に基づいて調節することができる。たとえば、各検知電圧より大きいＶｔを有するメモリセルの決定された量の差を決定することができる。例として、検知電圧Ｓ１より大きいＶｔを有するメモリセルの量と、検知電圧Ｓ０より大きいＶｔを有するメモリセルの量との差を決定することができ、検知電圧Ｓ２より大きいＶｔを有するメモリセルの量と、検知電圧Ｓ１より大きいＶｔを有するメモリセルの量との差を決定することができ、検知電圧Ｓ３より大きいＶｔを有するメモリセルの量と、検知電圧Ｓ２より大きいＶｔを有するメモリセルの量との差を決定することができ、かつ／または検知電圧Ｓ４より大きいＶｔを有するメモリセルの量と、検知電圧Ｓ３より大きいＶｔを有するメモリセルの量との差を決定することができる。この例では、これらの差は、それぞれ２００、１００、１００、および２００である。次いでメモリセルの状態を決定するために使用される検知電圧を、決定された差に少なくとも部分的に基づいて調節することができる。

たとえば、決定された差異に伴う傾向が決定され得て、そして、メモリセルの状態を決定するために使用される検知電圧は、決定されたに少なくとも部分的に基づいて、調整され得る
次いでメモリセルの状態を決定するために使用される検知電圧を、そこで最小の決定された差が交差する点に少なくとも部分的に基づいて調節することができる。すなわち、メモリセルの状態を決定するために使用される検知電圧を、次いで決定された最小差に少なくとも部分的に基づいて調節することができる。たとえば、メモリセルの状態を決定するために使用される検知電圧を、その間で最小の決定された差が交差する検知電圧の間の電圧に調節することができる。すなわち、メモリセルの状態を決定するために使用される検知電圧を、決定された最小差に関連した検知電圧の間の電圧に調節することができる。前例では、メモリセルの状態を決定するために使用される検知電圧を、検知電圧Ｓ１とＳ３との間の電圧、たとえば検知電圧Ｓ２に調節することができる。

追加例として、第１の検知動作を、第１の検知電圧より大きいＶｔを有するメモリセルの第１の量を決定するために、第１の検知電圧、たとえば検知電圧Ｓ０を使用して、メモリセル上で実行されることが可能である。また第２の検知動作を、第２の検知電圧より大きいＶｔを有するメモリセルの第２の量を決定するために、第１の検知電圧より小さい第２の検知電圧、たとえば検知電圧Ｓ１を使用して、メモリセル上で実行することができる。また第３の検知動作を、第３の検知電圧より大きいＶｔを有するメモリセルの第３の量を決定するために、第２の検知電圧より小さい第３の検知電圧、たとえば検知電圧Ｓ２を使用して、メモリセル上で実行することができる。

次いでメモリセルの第３の量と第２の量の差、およびメモリセルの第２の量と第１の量の差を決定し比較することができる。もし、間の差
メモリセルの第３の量と第２の量の差が、メモリセルの第２の量と第１の量の差より大きい場合、第４の検知動作を、第４の検知電圧より大きいＶｔを有するメモリセルの第４の量を決定するために、第１の検知電圧より大きい第４の検知電圧を使用してメモリセル上で実行されることができる。次いでメモリセルの第１の量と第４の量の差を決定し、メモリセルの第２の量と第１の量の差と比較することができる。メモリセルの第１の量と第４の量の差が、メモリセルの第２の量と第１の量の差に等しい場合は、メモリセルの状態を決定するために使用される検知電圧、たとえば読取り電圧Ｒ２を、第１の検知電圧、たとえば、読取り電圧Ｒ２から検知電圧Ｓ０に調節することができる。

メモリセルの第１の量と第４の量の差が、メモリセルの第２の量と第１の量の差より大きい場合は、メモリセルの状態を決定するために使用される検知電圧を、第１の検知電圧と第２の検知電圧との間の電圧に調節することができる。例として、１つまたは複数の追加の検知動作を、第１の検知電圧と第２の検知電圧との間に調節された電圧を、たとえば、第１の検知電圧と第２の検知電圧との間に調節された電圧をさらに正確に決定するために実行することができる。たとえば、第５の検知動作を、第５の検知電圧より大きいＶｔを有するメモリセルの第５の量を決定するために、第１の検知電圧と第２の検知電圧との中間である検知電圧、たとえば第５の検知電圧を使用してメモリセル上で実行することができる。次いでメモリセルの第２の量と第５の量の差、およびメモリセルの第５の量と第１の量の差を決定し比較することができる。もし、メモリセルの第２および第５の量の間の差が、メモリセルの第５および第１の量の間の差より大きいなら、メモリセルの状態を決定するために使用される検知電圧は、間の電圧に調整され得る
メモリセルの第１の量と第４の量の差が、メモリセルの第２の量と第１の量の差より小さい場合は、第６の検知動作を、第６の検知電圧より大きいＶｔを有するメモリセルの第６の量を決定するために、第４の検知電圧より大きい第６の検知電圧を使用して、メモリセル上で実行することができる。次いでメモリセルの第４の量と第６の量の差を決定し、メモリセルの第１の量と第４の量の差と比較することができ、メモリセルの状態を決定するために使用される検知電圧を、本明細書に先に説明された方法と類似した方法で、調節することができる。

メモリセルの第３の量と第２の量の差が、メモリセルの第２の量と第１の量の差より小さい場合は、第４の検知動作を、第４の検知電圧より大きいＶｔを有するメモリセルの第４の量を決定するために、第３の検知電圧より小さい第４の検知電圧、たとえば検知電圧Ｓ３を使用して、メモリセル上で実行することができる。次いでメモリセルの第４の量と第３の量の差を決定し、メモリセルの第３の量と第２の量の差と比較することができる。もし、メモリセルの第４および第３の量の間の差が、等しいなら
メモリセルの第４の量と第３の量の差が、メモリセルの第３の量と第２の量の差より大きい場合、メモリセルの状態を決定するために使用される検知電圧、たとえば読取り電圧Ｒ２を、第２の検知電圧と第３の検知電圧との間の電圧に調節することができる。例として、１つまたは複数の追加の検知動作を、第２の検知電圧と第３の検知電圧との間に調節された電圧を、たとえば、第２の検知電圧と第３の検知電圧との間に調節された電圧をさらに正確に決定するために、本明細書に先に説明された方法と類似した方法で、１つまたは複数の追加の検知電圧、たとえば第２の検知電圧と第３の検知電圧との中間である検知電圧を使用して実行することができる。

メモリセルの第４の量と第３の量の差が、メモリセルの第３の量と第２の量の差より小さい場合は、第５の検知動作を、第５の検知電圧より大きいＶｔを有するメモリセルの第５の量を決定するために、第４の検知電圧より小さい第５の検知電圧、たとえば検知電圧Ｓ４を使用して、メモリセル上で実行することができる。次いでメモリセルの第５の量と第４の量の差を決定し、メモリセルの第４の量と第３の量の差と比較することができ、メモリセルの状態を決定するために使用される検知電圧を、本明細書に先に説明された方法と類似した方法で、調節することができる。

図４は、本開示の１つまたは複数の実施形態による、閾値電圧（Ｖｔ）分布４２５−１および４２５−２、ならびに検知電圧Ｓ０（４５７−０）、Ｓ１（４５７−１）およびＳ２（４５７−２）の図表４０１を示す。図４に示された例は、図３に関連して先に説明された方法と類似した方法で、たとえば、電荷損失、プログラムディスターブおよび／または読み出しディスターブなどの機構に起因して、Ｖｔ変化、たとえばシフトを受けたメモリセルを表すことができる。つまり、Ｖｔ分布２２５−１および２２５−２によって表されるメモリセルがＶｔ変化を受けたのちＶｔ分布４２５−１および４２５−２はそれぞれ、図２に関連して先に述べたように、Ｖｔ分布２２５−１および２２５−２に対応し得る
しかし、メモリセルの状態を決定するために使用される検知電圧を異なる検知電圧、たとえば、図２に示された検知電圧以外の検知電圧に調節することを、Ｖｔ変化を追跡かつ／または補正するために使用することができ、それによって本明細書に先に説明されたように、メモリセルの正確かつ／または信頼できる検知を提供する。メモリセルの正確かつ／または信頼できる検知を提供する検知電圧（複数可）、たとえば、最少量のエラーデータを検知する検知電圧（複数可）を、検知電圧（複数可）より大きいＶｔを有するメモリセルの量に少なくとも部分的に基づいて決定することができる。すなわち、メモリセルの状態を決定するために使用される検知電圧の調節を、検知電圧より大きいＶｔを有するメモリセルの量に少なくとも部分的に基づいて決定することができる。

たとえば、多くの検知動作、たとえば３を、各検知電圧より大きいＶｔを有するメモリセルの量を決定するために、多くの異なる検知電圧、たとえば、検知電圧Ｓ０、Ｓ１、および／またはＳ２を使用してメモリセル上で実行することができる。メモリセルの状態を決定するために使用される検知電圧、たとえば、図２に関連して先に説明された読取り電圧Ｒ２を、次いでメモリセルの決定された量に少なくとも部分的に基づいて調節することができる。

例として、検知電圧Ｓ０を使用してメモリセル上で実行される検知動作は、７，０００セルが検知電圧Ｓ０より大きいＶｔを有すると決定することがあり、検知電圧Ｓ１を使用してメモリセル上で実行される検知動作は、７，４００セルが検知電圧Ｓ１より大きいＶｔを有すると決定することがあり、また検知電圧Ｓ２を使用してメモリセル上で実行される検知動作は、７，３００セルが検知電圧Ｓ２より大きいＶｔを有すると決定することがある。

検知電圧より大きなＶｔを有するメモリセルの決定された量は、たとえば、検知電圧の直上に位置するＶｔを有する全てのメモリセル、たとえば、ＶｔレベルがＶｔに関わらず、検知電圧直上に位置するダイヤグラム４０１中の全てのメモリセルを含み得る
メモリセルの状態を決定するために使用される検知電圧を、メモリセルの決定された量に少なくとも部分的に基づいて調節することができる。たとえば、メモリセルの決定された量を、記憶された値とそれぞれを比較することができる。記憶された値は、画定されたＶｔ領域内のＶｔにプログラムされたメモリセルの量に対応することができる。たとえば、画定されたＶｔ領域は、メモリセルのプログラムされた状態に対応するＶｔ分布、たとえば図２に関連して先に説明されたＶｔ領域２２５−２および／もしくは２２５−３、メモリセルのプログラムされた状態に対応するＶｔ分布の一部、またはメモリセルの複数のプログラムされた状態に対応する複数のＶｔ分布であることが可能である。例として、記憶された値は、７，３１５であってもよい、たとえば、７，３１５セルは、図２に関連して先に説明されたＶｔ分布２２５−２もしくはＶｔ分布２２５−３のいずれかの範囲内のＶｔにプログラムされてもよい。

次いでメモリセルの状態を決定するために使用される検知電圧を、比較に少なくとも部分的に基づいて調節することができる。たとえば、メモリセルの決定された量が、記憶された値の特定の範囲内である場合は、メモリセルの状態を決定するために使用される検知電圧を、記憶された値の特定の範囲内であるメモリセルの量を決定した検知動作を実行するために使用される検知電圧に調節することができる。記憶された値の特定の範囲は、たとえば、エラー訂正動作の経路、たとえば、調節された検知電圧を使用して続いて検知されるデータ上で実行される、後続のエラー訂正動作に関連した範囲であることが可能である。つまり、記憶された値の特定の範囲は、によって訂正可能なビットの量、たとえば６０ビット、に対応し得る
前例では、Ｓ０より大きいＶｔを有するメモリセルの決定された量、たとえば７，０００、およびＳ１より大きいＶｔを有するメモリセルの決定された量、たとえば７，４００は、記憶された値、たとえば７，３１５の特定の範囲、たとえば６０の範囲内ではない。しかし、Ｓ２より大きいＶｔを有するメモリセルの決定された量、たとえば７，３００は、記憶された値の特定の範囲内である。したがって、メモリセルの状態を決定するために使用される検知電圧を、検知電圧Ｓ２に調節することができる。

追加の例として、第１の検知動作を、第１の検知電圧より大きいＶｔを有するメモリセルの第１の量を決定するために、第１の検知電圧、たとえば検知電圧Ｓ０を使用してメモリセル上で実行することができる。次いでメモリセルの第１の量を記憶された値と比較することができる。記憶された値は、本明細書に先に説明されたように、画定されたＶｔ領域内のＶｔにプログラムされたメモリセルの量に対応することができる。

メモリセルの第１の量が記憶された値の特定の範囲内である場合は、メモリセルの状態を決定するために使用される検知電圧を、第１の検知電圧に調節することができる。記憶された値の特定の範囲は、たとえば、本明細書に先に説明されたように、エラー訂正動作の経路に関連した範囲であることが可能である。

メモリセルの第１の量が記憶された値の特定の範囲内でない場合は、第２の検知動作を、第２の検知電圧より大きいＶｔを有するメモリセルの第２の量を決定するために、第２の検知電圧、たとえば検知電圧Ｓ１を使用して、メモリセル上で実行することができる。第２の検知電圧は、メモリセルの第１の量が、記憶された値より大きい場合は、第１の検知電圧より大きいことが可能であり、第２の検知電圧は、メモリセルの第１の量が、記憶された値より小さい場合は、第１の検知電圧より小さいことが可能である。加えて、第２の検知電圧が第１の検知電圧から離間する電圧量は、メモリセルの第１の量が記憶された値の特定の範囲外である量に少なくとも部分的に基づくことが可能である。追加として、第２の検知電圧が第１の検知電圧から離れている電圧量は、少なくとも部分的に、メモリセルの第１の量が記憶されている値の特定の範囲から外れているときのその量に基づき得る。たとてば、第２の検知電圧と第１の間の間隔
次いでメモリセルの第２の量を記憶された値と比較することができる。メモリセルの第２の量が記憶された値の特定の範囲内である場合は、メモリセルの状態を決定するために使用される検知電圧を、第２の検知電圧に調節することができる。メモリセルの第２の量が記憶された値の特定の範囲内でない場合は、この工程を１つまたは複数の追加の検知電圧、たとえば検知電圧Ｓ３を使用して繰り返すことができる。

図５は、本開示の１つまたは複数の実施形態による、メモリデバイス５０３のブロック構成図を示す。図５に示されたように、メモリデバイス５０３は、メモリアレイ５００およびメモリアレイ５００に結合された制御装置５６２を含む。メモリアレイ５００は、図５に示されたように、カウンタ５６４を恣意的に含むことができる。カウンタ５６４は、たとえば、メモリアレイ５００内の１つまたは複数のワード線の端部に配置されることが可能である。

メモリアレイ５００は、たとえば、図１に関連して先に説明されたメモリアレイ１００であることが可能である。１つのメモリアレイが図５に示されているが、本開示の実施形態はそれに限定されない、たとえば、メモリデバイス５０３は、制御装置５６２に結合された２つ以上のメモリアレイを含むことができる。制御装置５６２は、たとえば、制御回路および／またはファームウェアを含むことができ、メモリアレイ５００と同じ物理的デバイス、たとえば同じダイ上に含まれることが可能であるか、またはメモリアレイ５００を含む物理的デバイスに連通して結合された別個の物理的デバイス上に含まれることが可能である。

制御装置５６２は、メモリセルの状態を決定するために使用される検知電圧、たとえば読取り電圧を調節することにより、メモリアレイ５００においてメモリセル内の閾値電圧（Ｖｔ）変化、たとえばシフトを追跡するかつ／または補正することができる。メモリセルの状態を決定するために使用される検知電圧の調節は、本明細書に先に説明されたように、多くの検知電圧より大きいＶｔを有するメモリセルの量に少なくとも部分的に基づくことができる。

たとえば、制御装置５６２は、類似の方法で、それぞれの検知電圧各々より大きなＶｔを有するメモリセルの量を決定するために、幾つかの異なる検知電圧を用いてメモリセル５００中の幾つかのメモリセル上で幾つかの検知動作を実行し得る。

次いで制御装置５６２は、図３および／または図４に関連して先に説明された方法と類似した方法で、メモリセルの決定された量に少なくとも部分的に基づいて、メモリセルの状態を決定するために使用される検知電圧を調節することができる。たとえば、制御装置５６２は、メモリセルの決定された量の差を決定し、決定された差に少なくとも部分的に基づいて、メモリセルの状態を決定するために使用される検知電圧を調節することができる。加えてかつ／または別法として、制御装置５６２は、メモリセルの決定された量を記憶された値と比較し、比較に少なくとも部分的に基づいて、メモリセルの状態を決定するために使用される検知電圧を調節することができる。

記憶された値は、図４に関連して先に説明されたように、画定されたＶｔ領域内のＶｔにプログラムされたメモリセルの量に対応することができる。画定されたＶｔ領域内のＶｔにプログラムされたメモリセルの量は、メモリアレイ５００内に配置されたカウンタ５６４によって決定されることが可能である。たとえば、カウンタ５６４は、セルがプログラムされる度に、画定されたＶｔ領域内のＶｔにプログラムされたメモリセルの量を数えることができる。加えて、記憶された値をメモリアレイ５００内に記憶することができる。すなわち、メモリアレイ５００内の１つまたは複数のメモリセルは、画定されたＶｔ領域内のＶｔにプログラムされたメモリセルの量に対応するデータを記憶することができる。

制御装置５６２は、調節された検知電圧を使用して、メモリアレイ５００内の多くのメモリセルの状態を決定することができる。たとえば、制御装置５６２は、メモリセルの状態を検知するために、調節された検知電圧を使用して、検知動作をメモリセル上で実行できる。

制御装置５６２は、メモリセルの決定された状態、たとえば検知された状態に関連したデータ上で実行されるエラー訂正動作の失敗に応答して、それぞれの検知電圧より大きいＶｔを有するメモリセルの量を決定するために、検知動作の数をたとえば自動的に実行できる。エラー訂正動作の失敗は、本明細書に先に説明されたように、たとえばメモリセルのＶｔシフトによってもたらされることがある。誤り訂正動作は、たとえば、誤りによって実行され得る
図５に示された実施形態は、本開示の実施形態が不明瞭にならないよう示されていない追加の回路を含むことができる。たとえば、メモリデバイス５０３は、Ｉ／Ｏコネクタを跨いでＩ／Ｏ回路を通って提供されるアドレス信号をラッチするために、アドレス回路を含むことができる。アドレス信号は、メモリアレイ５００にアクセスするために、行デコーダおよび列デコーダによって受信され、復号されることが可能である。アドレス入力コネクタの数は、メモリデバイス５０３および／またはメモリアレイ５００の密度ならびに構造に依存することができることを、当業者には理解されよう。

結論
本開示は、デバイス内の検知電圧を調節するための方法、デバイス、およびシステムを含む。１つまたは複数の実施形態は、メモリセル、および検知電圧より大きい閾値電圧（Ｖｔ）を有するメモリセルの量を決定するために、検知電圧を使用して検知動作をメモリセル上で実行し、メモリセルの決定された量に少なくとも部分的に基づいて、メモリセルの状態を決定するために使用される検知電圧を調節するように構成された制御装置を含む。

特定の実施形態が本明細書に示され、記載されたが、同じ成果を達成するために判断された構成を、示された特定の実施形態に置換できることは、当業者には理解されよう。本開示は、本開示の多くの様々な実施形態の適用または変形を網羅することを意図する。上記の説明は、例示的方法でなされたものであり、限定的な方法でなされたものではないことを理解されたい。上記の実施形態の組合せ、および本明細書に具体的に記載されていない他の実施形態が、上記の説明を検討すると、当業者には明らかになろう。本開示の多くの実施形態の範囲には、そこで上記の構造および方法が使用される他の適用が含まれる。したがって、本開示の幾つかの実施形態の範囲は、によって決定されるべきであろう
前述の発明を実施するための形態において、一部の特徴は、本開示を合理化する目的で、単一の実施形態において一緒にグループ化されている。開示のこの方法は、本開示の開示された実施形態が、各特許請求の範囲に明白に挙げられたものよりも多くの特徴を使用しなければならないという意図を反映するものと解釈されるべきではない。むしろ、以下の特許請求の範囲が反映するように、発明性の主題は、単一の開示された実施形態のすべての特徴より少ない特徴に存在する。したがって、以下の特許請求の範囲は、本明細書の発明を実施するための形態に組み込まれ、各請求項はそれ自体が個別に実施形態として独立している。

本開示は、一般に半導体メモリデバイス、方法、およびシステムに関し、より詳細にはデバイス内の検知電圧を調節するための方法、デバイス、およびシステムに関する。

メモリデバイスは、通常コンピュータまたは他の電子デバイスにおける内部半導体集積回路および／または外部着脱可能なデバイスとして提供される。とりわけ、ランダムアクセスメモリ（ＲＡＭ）、読取り専用メモリ（ＲＯＭ）、ダイナミック・ランダムアクセスメモリ（ＤＲＡＭ）、シンクロナス・ダイナミック・ランダムアクセスメモリ（ＳＤＲＡＭ）、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、およびフラッシュメモリを含む多くの異なるタイプのメモリがある。

フラッシュメモリデバイスは、広範囲の電子アプリケーションに対して揮発性および不揮発性メモリとして利用されることが可能である。フラッシュメモリデバイスは、通常高い記憶密度、高信頼性、および低電力消費が可能な１トランジスタメモリセルを使用する。フラッシュメモリの使用は、電子デバイスの中で、とりわけソリッドステートドライブ（ＳＳＤ）、パーソナルコンピュータ、携帯端末（ＰＤＡ）、デジタルカメラ、携帯電話、携帯音楽プレーヤ、たとえばＭＰ３プレーヤ、および動画プレーヤのためのメモリを含む。プログラムコードなどのデータ、ユーザデータ、および／または基本入出力システム（ＢＩＯＳ）などのシステムデータは、通常フラッシュメモリデバイス内に記憶される。

フラッシュメモリアレイ構造の２つの一般的なタイプは、「ＮＡＮＤ」および「ＮＯＲ」構造であり、その中でそれぞれの基本的なメモリセル構造が配置される論理形式に対してそう呼ばれる。ＮＡＮＤアレイ構造は、アレイの「行」内の各メモリセルの制御ゲートが、当業者には一般に「ワード線」と呼ばれる、アクセス線に結合される（また場合によって形成する）ように、メモリセルのそのアレイをマトリックス内に配置する。しかし、各メモリセルは、そのドレインによりデータ線（データ線は、当業者には一般にデジット線、たとえばビット線と呼ばれる）に直接結合されない。その代わり、アレイのメモリセルは、共にソースからドレイン、共通ソース線とデータ線の間、直列に結合され、ここで、特定のデータ線に結合される共通のメモリセルは、「列（コラム）」として参照される。

ＮＡＮＤアレイ構造内のメモリセルは、目標、たとえば所望の状態にプログラムされることが可能である。たとえば、電荷は、セルを多くのプログラムされた状態の１つの中に入れるために、メモリセルの電荷蓄積構造上に置かれる、またはメモリセルの電荷蓄積構造から取り除かれることが可能である。たとえば、シングルレベルセル（ＳＬＣ）は、２つの状態、たとえば１または０を表すことができる。またフラッシュメモリセルは、３つ以上の状態、たとえば、１１１１、０１１１、００１１、１０１１、１００１、０００１、０１０１、１１０１、１１００、０１００、００００、１０００、１０１０、００１０、０１１０、および１１１０を記憶することができる。このようなセルを、マルチレベルセル（ＭＬＣ）と呼ぶことができる。ＭＬＣは、各セルは２桁以上、たとえば２ビット以上を表すことができるので、メモリセルの数を増加することなく、高密度記憶の製造ができる可能性がある。たとえば、４桁を表すことができるセルは、１６のプログラムされた状態を有することができる。

検知動作、たとえば読取りおよび／またはプログラムベリファイ動作は、フラッシュメモリセルの状態を決定するために、検知電圧を使用することができる。しかし、読み出しディスターブ、プログラムディスターブ、および／または電荷損失、たとえば電荷漏洩などの多くの機構により、メモリセルの電荷蓄積構造上の蓄積電荷、たとえば閾値電圧（Ｖｔ）を変化させる可能性がある。蓄積電荷における変化の結果として、事前に使用された検知電圧、たとえば、蓄積電荷における変化が起きる前に使用された検知電圧は、メモリセルの正確かつ／または信頼できる検知をもはや提供しないことがある。すなわち、事前に使用された検知電圧は、後続の検知動作中に使用される際に、メモリセルの誤検知をもたらす恐れがある。たとえば、前の検知電圧の使用は、メモリセルが目標状態以外の状態、たとえば、それにセルがプログラムされた目標状態と異なる状態である決定をもたらす恐れがある。

本開示の１つまたは複数の実施形態による、不揮発性メモリアレイの一部の概略を示す図である。 本開示の１つまたは複数の実施形態による、多くの閾値電圧分布および検知電圧の構成図である。 本開示の１つまたは複数の実施形態による、多くの閾値電圧分布および検知電圧の構成図である。 本開示の１つまたは複数の実施形態による、多くの閾値電圧分布および検知電圧の構成図である。 本開示の１つまたは複数の実施形態による、メモリデバイスのブロック構成図である。

本開示は、デバイス内の検知電圧を調節するための方法、デバイス、およびシステムを含む。１つまたは複数の実施形態は、メモリセル、および検知電圧より大きい閾値電圧（Ｖｔ）を有するメモリセルの量を決定するために、検知電圧を使用して検知動作をメモリセル上で実行し、メモリセルの決定された量に少なくとも部分的に基づいて、メモリセルの状態を決定するために使用される検知電圧を調節するように構成された制御装置を含む。

本開示の実施形態を使用して、メモリデバイスおよび／またはシステム内の閾値電圧（Ｖｔ）変化、たとえばシフトを追跡するかつ／または補正することができる。Ｖｔ変化の追跡および／または補正は、利益の中でとりわけ、増加された精度および／もしくは信頼性、たとえば低減された誤差率、ならびに／または増加されたメモリデバイスおよび／もしくはシステム寿命などの利益を提供することができる。

本開示の以下の詳述において、その一部を形成する添付図面を参照とし、本開示の多くの実施形態が、どのように実施され得るかを例示として示されている。これらの実施形態は、当業者が本開示の実施形態を実施できるように、十分詳細に説明されており、他の実施形態が利用されてもよく、工程、電気的、および／または構造変化が、本開示の範囲から逸脱することなくなされてもよいことを理解されたい。

本明細書で使用される場合、「多くの」何かは、１つまたは複数のこのようなものを指すことができる。たとえば、多くのメモリデバイスは、１つまたは複数のメモリデバイスを指すことができる。加えて、本明細書中で用いられるように、特に図面中の参照符号に関連する指示子「Ｎ」および「Ｍ」は、そのように設計されている特定の特徴のいくつかが、本開示の実施形態のいくつかに含まれ得ることを示している。

本明細書の図は、その中で図面番号に対応する最初の桁または複数の桁、および残りの桁が、図面における要素または構成部品を識別する、番号付けの慣例に従う。異なる図の間の同様の要素または構成部品は、同様の桁の使用によって識別されてもよい。たとえば、１００は、図１において要素「００」を参照してもよく、同様の要素は、図４では４００として参照されてもよい。理解されるように、本明細書の様々な実施形態に示された要素を、本開示の多数の追加実施形態を提供するように、追加、変更、および／または除去することができる。さらに理解されるように、図に提供された要素の比率および相対的な大きさは、本開示の実施形態を示すことを意図するものであり、限定的な意味で解釈されるべきではない。

図１は、本開示の１つまたは複数の実施形態による、不揮発性メモリアレイ１００の一部の概略図である。図１の実施形態は、ＮＡＮＤ構造の不揮発性メモリアレイを示す。しかし、本明細書に記載された実施形態は、この例に限定されない。図１に示されたように、メモリアレイ１００は、アクセス線、たとえばワード線１０５−１、…、１０５−Ｎおよび交差データ線、たとえばローカルビット線１０７−１、１０７−２、１０７−３、…、１０７−Ｍを含む。デジタル環境におけるアドレッシングを容易にするために、ワード線１０５−１、…、１０５−Ｎの数およびローカルビット線１０７−１、１０７−２、１０７−３、…、１０７−Ｍの数は、２の累乗、たとえば２５６ワード線、４，０９６ビット線であることが可能である。

メモリアレイ１００は、ＮＡＮＤストリング１０９−１、１０９−２、１０９−３、…、１０９−Ｍを含む。各ＮＡＮＤストリングは、不揮発性メモリセル１１１−１、…、１１１−Ｎを含み、それぞれは、それぞれのワード線１０５−１、…、１０５−Ｎに連通結合される。また各ＮＡＮＤストリング（およびその構成メモリセル）は、ローカルビット線１０７−１、１０７−２、１０７−３、…、１０７−Ｍに関連する。各ＮＡＮＤストリング１０９−１、１０９−２、１０９−３、…、１０９−Ｍの不揮発性メモリセル１１１−１、…、１１１−Ｎは、ソース選択ゲート（ＳＧＳ）、たとえば電界効果ゲート（ＦＥＴ）１１３と、ドレイン選択ゲート（ＳＧＤ）、たとえばＦＥＴ１１９との間をソースからドレインへと直列に接続される。各ソース選択ゲート１１３はソース選択線１１７上の信号に応答して、選択的にそれぞれのＮＡＮＤストリングを共通ソース１２３に結合するように構成されているが、各ドレイン選択ゲート１１９は、ドレイン選択線１１５上の信号に応答して、それぞれのＮＡＮＤストリングをそれぞれのビット線に結合するように構成されている。

図１に示された実施形態に示されたように、ソース選択ゲート１１３のソースは、共通ソース線１２３に接続される。ソース選択ゲート１１３のドレインは、対応するＮＡＮＤストリング１０９−１のメモリセル１１１−１のソースに接続される。ドレイン選択ゲート１１９のドレインは、対応するＮＡＮＤストリング１０９−１のビット線１０７−１にドレイン接触点１２１−１で接続される。ドレイン選択ゲート１１９のソースは、対応するＮＡＮＤストリング１０９−１の最後のメモリセル１１１−Ｎ、たとえば浮遊ゲートトランジスタのドレインに接続される。

１つまたは複数の実施形態では、不揮発性メモリセル１１１−１、…、１１１−Ｎの構造は、ソース、ドレイン、浮遊ゲートまたは他の電荷蓄積構造、および制御ゲートを含む。不揮発性メモリセル１１１−１、…、１１１−Ｎは、ワード線１０５−１、…、１０５−Ｎのそれぞれに結合されるそれらの制御ゲートを有する。不揮発性メモリセル１１１−１、…、１１１−Ｎの「列」は、ＮＡＮＤストリング１０９−１、１０９−２、１０９−３、…、１０９−Ｍを構成し、所与のローカルビット線１０７−１、１０７−２、１０７−３、…、１０７−Ｍのそれぞれに結合される。不揮発性メモリセルの「行」は、所与のワード線１０５−１、…、１０５−Ｎに共通に結合されるメモリセルである。用語「列」および「行」の使用は、特定の線形、たとえば、不揮発性メモリセルの垂直および／または水平、方向を示唆することを意味するものではない。ＮＯＲアレイ構造は、メモリセルのストリングが選択ゲートの間に並列に結合されるはずであることを除いて、同様に配列されるはずである。

当業者には理解されるように、選択されたワード線、たとえば、１０５−１、…、１０５−Ｎに結合されたセルのサブセットは、プログラムされ、かつ／または検知される、たとえば、群として一緒に読み取られることが可能である。プログラミング作動、たとえば書込み動作は、選択されたアクセス線に結合される選択されたセルの閾値電圧（Ｖｔ）を目標プログラム状態に対応する所望のプログラム電圧レベルに増加させるために、多くのプログラムパルス、たとえば１６Ｖ〜２０Ｖを選択されたワード線に印加することを含むことができる。

読取り動作やプログラムベリファイ動作など、検知動作は、選択されたセルの状態を決定するために、選択されたセルに結合されているビット線の電圧及び／または電流変化を検知することを含み得る。検知動作は、選択されたメモリセルに関連するビット線に、選択されたメモリセル、たとえば、ソース線１２３に関連するソース線に与えられているバイアス電圧より高い電圧を与える、たとえばバイアシングをする、ことを含んでも良い。検知動作は代替として、ビット線をプリチャージすることと、選択されたセルが導電をはじめるときの放電を検知することを含んでも良い。

選択されたセルの状態を検知することは、多くの検知電圧、たとえば読取り電圧を選択されたワード線に提供することを含むことができる一方で、選択されないセルの閾値電圧と無関係に、ストリングの選択されないセルに結合されたワード線に、選択されないセルを導電状態にするのに十分な多くの電圧、たとえば読取りパス電圧を提供する。読み取られるかつ／または検証される選択されたセルに対応するビット線は、選択されたセルが、選択されたワード線に印加された特定の検知電圧に応答して導電するかどうかを判定するために検知されることが可能である。たとえば、選択されたセルの状態は、そこでビット線電流が、特定の状態に関連した特定の参照電流に達するワード線電圧によって判定されることが可能である。

当業者には理解されるように、ＮＡＮＤストリング内の選択されたメモリセル上で実行される検知動作において、ストリングの選択されないメモリセルは、導電状態にあるように付勢される。このような検知動作において、選択されたセルの状態は、ストリングに対応するビット線上で検知された電流および／または電圧に基づいて判定されることが可能である。たとえば、選択されたセルの状態は、ビット線電流が、特定の量だけ変化するか、または所与の時間に特定のレベルに達するかに基づいて判定されることが可能である。

選択されたセルが導電状態である際に、電流はストリングの一端部におけるソース線コンタクトとストリングの他方の端部におけるビット線コンタクトとの間を流れる。したがって、選択されたセルの検知に関連した電流は、ストリング内のその他のセルのそれぞれ、セルスタック間の拡散領域、および選択トランジスタを通って運ばれる。

図２は、本開示の１つまたは複数の実施形態による、多くの閾値電圧分布および検知電圧の構成図２０１を示す。図２に示された例は、以前に図１に関連して記載された、たとえば、メモリセル１１１−１、．．．、１１１−Ｎを示し得る。図２に示されている例は、２ビット、たとえば、４状態、メモリセルを示す。しかしながら、本開示の実施形態は、当業者によって理解されるであろうように、２ビットメモリセルのこの例には限定されない。

図２に示されたように、閾値電圧（Ｖｔ）分布２２５−０、２２５−１、２２５−２、および２２５−３は、それにメモリセルがプログラムされることが可能である４個の目標状態、たとえば、Ｌ０、Ｌ１、Ｌ２、およびＬ３のそれぞれを表す。図２に示された例において、Ｖｔ分布２２５−３は、最大規模のＶｔを含む範囲であるので、セルがプログラムされることが可能である最高Ｖｔ、たとえば「Ｖｔ_ｍａｘ」と呼ばれることが可能である。作動中、選択されたブロック内のメモリセルは、メモリセルがプログラムされる前にＶｔ分布２２５−０内のＶｔレベルを有するように、一緒に消去されることが可能である。したがって、分布２２５−０は、消去された状態と呼ばれることが可能であり、特定の記憶されたデータ状態（目標状態Ｌ０）、たとえば２進数「１１」などの記憶されたデータを表すことができる。目標状態Ｌ１は、データ０１に対応でき、目標状態Ｌ２はデータ００に対応でき、目標状態Ｌ３はデータ１０に対応できる。しかし、実施形態は、これらのデータ割当てに限定されない。

Ｖｔ分布２２５−０、２２５−１、２２５−２、および２２５−３は、対応する目標状態にプログラムされる多数のメモリセルを表すことができる。この場合、Ｖｔ分布曲線の高さは、平均してＶｔ分布内の特定の電圧にプログラムされた多くのセルを示す。Ｖｔ分布曲線の幅２２７は、特定の目標状態を表す電圧の範囲を示し、たとえば、Ｌ２に対するＶｔ分布曲線２２５−２の幅は、データ００に対応する電圧の範囲を表す。

多くの検知電圧は図２に示されている。このような検知電圧は、検知電圧の中でとりわけプログラムベリファイ電圧および／または読取り電圧を含むことができる。たとえば、プログラムベリファイ電圧ＰＶ１、ＰＶ２、およびＰＶ３、ならびに読取り電圧Ｒ１、Ｒ２、およびＲ３が示されている。プログラムベリファイ動作は、メモリセルがさらなるプログラミングパルスを受信すること、たとえばセルを「オーバープログラミング」することを防止する働きをするために、メモリセルが所望のＶｔ範囲内でプログラムされたかどうかを判定する働きをするために、１つまたは複数のプログラミングパルスの後に実行されることが可能である。たとえば、Ｌ１目標状態にプログラムされるメモリセルは、電圧ＰＶ１でプログラムベリファイされることが可能である。同様に、プログラムベリファイ電圧ＰＶ２は、Ｌ２にプラグラムされるセルに用いられ得て、ＰＶ３はＬ３にプラグラムされるセルに用いられ得る。

図２に示された例において、電圧レベルＲ１、Ｒ２、およびＲ３は、検知動作中に状態Ｌ０、Ｌ１、Ｌ２、およびＬ３の間を区別するために使用されることが可能である、検知電圧、たとえば読取り電圧を表す。ＮＡＮＤストリング内の選択されたメモリセル上で実行される検知動作において、ストリングの選択されないメモリセルは、導電状態にあるように、パス電圧「Ｖｐａｓｓ」２２９で付勢されることが可能である。

メモリセルのＶｔは、多くの機構に起因して経時的に変化、たとえばシフトすることができる。たとえば、メモリセルの電荷蓄積構造、たとえば浮遊ゲートは、経時的に電荷を失うことがある。このような電荷損失により、セルのＶｔが変化、たとえば低減することができる。加えて、メモリセルがプログラミングおよび／または検知動作を経時的に受けるにつれて、プログラムディスターブおよび／または読み出しディスターブ機構により、セルのＶｔが変化、たとえば増加することがある。また、他の機構により、当業者には理解されるように、メモリセルのＶｔが経時的に変化することができる。

場合によっては、このようなＶｔ変化は、メモリセルの状態を変化させることができる。たとえば、メモリセルが目標状態Ｌ２、たとえばデータ００にプログラムされた場合、電荷損失により、メモリセルのＶｔがＲ２を下回るレベルに、または恐らく状態Ｌ１、たとえばデータ０１に対応するＶｔ２２５−１内のレベルに低減することができる。

したがって、このようなＶｔ変化は、図２に示された検知電圧、たとえば、読取り電圧Ｒ１、Ｒ２、およびＲ３、ならびに／またはプログラムベリファイ電圧ＰＶ１、ＰＶ２、およびＰＶ３を使用して、メモリセル上で実行される検知動作中に検知されるエラーデータをもたらす可能性がある。たとえば、図２に示された検知電圧を使用して検知動作を実行することは、メモリセルが、それにセルがプログラムされた目標状態以外の状態を表す決定をもたらすことがある。たとえば、目標状態Ｌ２にプログラムされ、電荷損失を受けたメモリセル上で実行された検知動作は、読取り電圧Ｒ２が検知動作に使用される場合に、セルは状態Ｌ１を表すと判定することがある。すなわち、読取り電圧Ｒ２を使用することにより、データ０１を記憶するように誤って検知されているデータ００を記憶するようにプログラムされたセルをもたらすことがある。

このように、図２に示されているように、Ｖｔ変化が生じる前に行われる検知動作中に用いられる検知電圧、たとえば、読出し及び／またはプログラムベリファイ電圧は、Ｖｔ変化、たとえば電荷損失を受けたメモリセルの正確な、および／または信頼できる検知をもはや提供しない。しかしながら、検知電圧を図２に示されているようなものとは異なるものに調整する、たとえば変化させることは、そのようなＶｔ変化を追跡する、および／または補償し、よって、本明細書でさらに記載されるであろうように、Ｖｔ変化を受けたメモリセルの正確な、および／または信頼できる検知を提供し得る。

図３は、本開示の１つまたは複数の実施形態による、閾値電圧（Ｖｔ）分布３２５−１および３２５−２、ならびに検知電圧Ｓ０（３２７−０）、Ｓ１（３２７−１）、Ｓ２（３２７−２）、Ｓ３（３２７−３）およびＳ４（３２７−４）の図表３０１を示す。図３に示された例は、たとえば、電荷損失、プログラムディスターブおよび／または読み出しディスターブなどの機構に起因して、Ｖｔ変化、たとえばシフトを受けたメモリセルを表すことができる。Ｖｔ分布３２５−１および３２５−２は、Ｖｔ分布２２５−１および２２５−２によって表されたメモリセルが、Ｖｔ変化を受けた後、図２に関連して先に説明されたＶｔ分布２２５−１および２２５−２のそれぞれに対応することができる。さらに、簡単にするために図３に示されていないが、図表３０１はまた、Ｖｔ分布２２５−０および／または２２５−３によって表されたメモリセルがＶｔ変化を受けた後、図２に関連して先に説明されたＶｔ分布２２５−０および／または２２５−３に対応する、追加のＶｔ分布を含むこともできる。

図３に示されたように、Ｖｔ分布３２５−１および３２５−２は、たとえば、その中に表されたメモリセルのＶｔシフトに起因して、図２に示されたＶｔ分布２２５−１および２２５−２に対してシフトしている。たとえば、Ｖｔ分布３２５−１および３２５−２の一部は、図３に示されたように重なる。したがって、Ｖｔ変化が起きた前にメモリセルの状態を決定するために使用された検知電圧、たとえば、図２に示された検知電圧は、本明細書に先に説明されたように、メモリセルの正確かつ／または信頼できる検知をもはや提供しない恐れがある。たとえば、目標状態Ｌ２にプログラムされたメモリセルは、状態Ｌ１であると検知されることがある。

しかしながら、メモリセルの状態を決定するために使用される検知電圧を異なる検知電圧に調整する、たとえば、図２に示されているものとは別の検知電圧に調整することは、Ｖｔ変化を追跡する、及び／又は補償するために使用され得て、それによってメモリセルの正確な、および／または信頼できる検知を提供し得る。図３に示されている実施形態では、たとえば、一つ以上の検知電圧、たとえば、図２に関連して以前に記載されている読出し電圧Ｒ２を検知電圧Ｓ２に調整することは、メモリセルの正確な、および／または信頼できる検知を提供し得る。つまり、メモリセルの状態を決定するために検知電圧Ｓ２を用いる検知動作は、図２に示されているように、以前の検知電圧、たとえば、読み出し電圧Ｒ２を用いる検知動作より誤りを少なく検知し得る。

メモリセルの正確かつ／または信頼できる検知を提供する検知電圧（複数可）、たとえば、最少量のエラーデータを検知する検知電圧（複数可）は、検知電圧（複数可）より大きいＶｔを有するメモリセルの量に少なくとも部分的に基づいて決定されることが可能である。すなわち、メモリセルの状態を決定するために使用される検知電圧の調節は、検知電圧より大きいＶｔを有するメモリセルの量に少なくとも部分的に基づくことが可能である。

たとえば、多くの検知動作、たとえば５を、各検知電圧より大きいＶｔを有するメモリセルの量を決定するために、多くの異なる検知電圧、たとえば、検知電圧Ｓ０、Ｓ１、Ｓ２、Ｓ３、および／またはＳ４を使用してメモリセル上で実行することができる。次いでメモリセルの状態を決定するために使用される検知電圧、たとえば、図２に関連して先に説明された読取り電圧Ｒ２を、メモリセルの決定された量に少なくとも部分的に基づいて調節することができる。

例として、検知電圧Ｓ０を使用してメモリセル上で実行される検知動作は、７，０００セルが検知電圧Ｓ０より大きいＶｔを有すると決定することがあり、検知電圧Ｓ１を使用してメモリセル上で実行される検知動作は、７，２００セルが検知電圧Ｓ１より大きいＶｔを有すると決定することがあり、検知電圧Ｓ２を使用して実行される検知動作は、７，３００セルが検知電圧Ｓ２より大きいＶｔを有すると決定することがあり、検知電圧Ｓ３を使用して実行される検知動作は、７，４００セルが検知電圧Ｓ３より大きいＶｔを有すると決定することがあり、また検知電圧Ｓ４を使用して実行される検知動作は、７，６００セルが検知電圧Ｓ４より大きいＶｔを有すると決定することがある。

検知電圧より高いＶｔを有するメモリセルの決定された量は、たとえば、検知電圧直上に位置するＶｔを有する全てのメモリセル、たとえばセルがどのようなＶｔ分布であるかに関わらず、そのＶｔレベルが特定の検知電圧直上に位置するダイアグラム３０１中の全てのメモリセルを含み得る。検知電圧は、図３に示されているように、特定の、たとえば、同一の、電圧量だけ離間し得る。加えて、検知電圧が離間する電圧量は、メモリセルが単一レベルセル（ＳＣＬ）であるか、またはマルチレベルセル（ＭＬＣ）であるかに依存し得る。たとえば、検知電圧の離間がセルのレベルが増えるに従って線形に減少するように、ＭＣＬに対しては、ＳＣＬより低くても良い。たとえば、もしメモリセルがＳＬＣであるならば、検知電圧は約１００から２００ミリボルトだけ離間し得るし、もしメモリセルが２ビットＭＬＣであるならば、検知電圧は約５０から１００ミリボルトだけ離間し得るし、もしメモリセルが３ビットＭＬＣであるならば、検知電圧は約２５から５０ミリボルトだけ離間し得る。

メモリセルの状態を決定するために使用される検知電圧はまた、各検知電圧より大きいＶｔを有するメモリセルの決定された量に少なくとも部分的に基づいて調節することができる。たとえば、各検知電圧より大きいＶｔを有するメモリセルの決定された量の差を決定することができる。例として、検知電圧Ｓ１より大きいＶｔを有するメモリセルの量と、検知電圧Ｓ０より大きいＶｔを有するメモリセルの量との差を決定することができ、検知電圧Ｓ２より大きいＶｔを有するメモリセルの量と、検知電圧Ｓ１より大きいＶｔを有するメモリセルの量との差を決定することができ、検知電圧Ｓ３より大きいＶｔを有するメモリセルの量と、検知電圧Ｓ２より大きいＶｔを有するメモリセルの量との差を決定することができ、かつ／または検知電圧Ｓ４より大きいＶｔを有するメモリセルの量と、検知電圧Ｓ３より大きいＶｔを有するメモリセルの量との差を決定することができる。この例では、これらの差は、それぞれ２００、１００、１００、および２００である。次いでメモリセルの状態を決定するために使用される検知電圧を、決定された差に少なくとも部分的に基づいて調節することができる。

たとえば、決定された差異に伴う傾向が決定され得て、そして、メモリセルの状態を決定するために使用される検知電圧は、決定された傾向に少なくとも部分的に基づいて、調整され得る。決定された傾向は、たとえば、最小の決定された差異が交差する点、たておば、決定された差異の減少が止まり、増加し始める点、を含み得る。すなわち、決定された差異の最小の差異が決定され得る。前例では、最小の決定された差異は交差する点は、検知電圧Ｓ１とＳ３の間に位置し、決定された差異の最小の差異は１００である。

メモリセルの状態を決定するために使用される検知電圧はまた、そこで最小の決定された差が交差する点に少なくとも部分的に基づいて調節することができる。すなわち、メモリセルの状態を決定するために使用される検知電圧を、次いで決定された最小差に少なくとも部分的に基づいて調節することができる。たとえば、メモリセルの状態を決定するために使用される検知電圧を、その間で最小の決定された差が交差する検知電圧の間の電圧に調節することができる。すなわち、メモリセルの状態を決定するために使用される検知電圧を、決定された最小差に関連した検知電圧の間の電圧に調節することができる。前例では、メモリセルの状態を決定するために使用される検知電圧を、検知電圧Ｓ１とＳ３との間の電圧、たとえば検知電圧Ｓ２に調節することができる。

追加例として、第１の検知動作を、第１の検知電圧より大きいＶｔを有するメモリセルの第１の量を決定するために、第１の検知電圧、たとえば検知電圧Ｓ０を使用して、メモリセル上で実行されることが可能である。また第２の検知動作を、第２の検知電圧より大きいＶｔを有するメモリセルの第２の量を決定するために、第１の検知電圧より小さい第２の検知電圧、たとえば検知電圧Ｓ１を使用して、メモリセル上で実行することができる。また第３の検知動作を、第３の検知電圧より大きいＶｔを有するメモリセルの第３の量を決定するために、第２の検知電圧より小さい第３の検知電圧、たとえば検知電圧Ｓ２を使用して、メモリセル上で実行することができる。

メモリセルの第３の量と第２の量の差、およびメモリセルの第２の量と第１の量の差はまた、決定、比較され得る。もし、メモリセルの第３と第２の量の差、およびメモリセルの第２と第１の量の差が等しいなら、メモリセルの状態を決定するために用いられる検知電圧は、図２に関連して以前に記載した読み出し電圧Ｒ２から検知電圧Ｓ１へと、第２の検知電圧に調整され得る。

メモリセルの第３の量と第２の量の差が、メモリセルの第２の量と第１の量の差より大きい場合、第４の検知動作を、第４の検知電圧より大きいＶｔを有するメモリセルの第４の量を決定するために、第１の検知電圧より大きい第４の検知電圧を使用してメモリセル上で実行されることができる。次いでメモリセルの第１の量と第４の量の差を決定し、メモリセルの第２の量と第１の量の差と比較することができる。メモリセルの第１の量と第４の量の差が、メモリセルの第２の量と第１の量の差に等しい場合は、メモリセルの状態を決定するために使用される検知電圧、たとえば読取り電圧Ｒ２を、第１の検知電圧、たとえば、読取り電圧Ｒ２から検知電圧Ｓ０に調節することができる。

メモリセルの第１の量と第４の量の差が、メモリセルの第２の量と第１の量の差より大きい場合は、メモリセルの状態を決定するために使用される検知電圧を、第１の検知電圧と第２の検知電圧との間の電圧に調節することができる。例として、１つまたは複数の追加の検知動作を、第１の検知電圧と第２の検知電圧との間に調節された電圧を、たとえば、第１の検知電圧と第２の検知電圧との間に調節された電圧をさらに正確に決定するために実行することができる。たとえば、第５の検知動作を、第５の検知電圧より大きいＶｔを有するメモリセルの第５の量を決定するために、第１の検知電圧と第２の検知電圧との中間である検知電圧、たとえば第５の検知電圧を使用してメモリセル上で実行することができる。次いでメモリセルの第２の量と第５の量の差、およびメモリセルの第５の量と第１の量の差を決定し比較することができる。もし、メモリセルの第２と第５の量の間の差が、メモリセルの第５と第１の量の間の差より大きいなら、メモリセルの状態を決定するために使用される検知電圧は、第１と第５の検知電圧の間の電圧に調整され得る。たとえば、第１と第５の検知電圧の間の調整電圧を、たとえば、第１と第５の検知電圧の間の半分である追加の検知電圧を用いる類似の方法で、第１と第５の検知電圧の間のより正確に調整電圧に決定するために、１つ以上の追加の検知動作が用いられ得る。もし、メモリセルの第２と第５の量の間の差が、メモリセルの第５と第１の量の間の差より小さいなら、メモリいセルの状態を決定するために用いられる検知電圧は、第５と第２の検知電圧の間の電圧に、たとえば、第５と第２の検知電圧の間の半分である追加の検知電圧を用いる類似の方法で、第５と第２の検知電圧の間のより正確な調整電圧に調整され得る。もし、メモリセルの第２と第５の量の差が、メモリセルの第５と第１の量の差に等しいなら、メモリセルの状態を決定するために用いられる検知電圧は、第５の検知電圧に調整され得る。

メモリセルの第１の量と第４の量の差が、メモリセルの第２の量と第１の量の差より小さい場合は、第６の検知動作を、第６の検知電圧より大きいＶｔを有するメモリセルの第６の量を決定するために、第４の検知電圧より大きい第６の検知電圧を使用して、メモリセル上で実行することができる。次いでメモリセルの第４の量と第６の量の差を決定し、メモリセルの第１の量と第４の量の差と比較することができ、メモリセルの状態を決定するために使用される検知電圧を、本明細書に先に説明された方法と類似した方法で、調節することができる。

メモリセルの第３の量と第２の量の差が、メモリセルの第２の量と第１の量の差より小さい場合は、第４の検知動作を、第４の検知電圧より大きいＶｔを有するメモリセルの第４の量を決定するために、第３の検知電圧より小さい第４の検知電圧、たとえば検知電圧Ｓ３を使用して、メモリセル上で実行することができる。次いでメモリセルの第４の量と第３の量の差を決定し、メモリセルの第３の量と第２の量の差と比較することができる。もし、メモリセルの第４と第３の量の差が、メモリセルの第３と第２の量の差に等しいならば、メモリセルの状態を決定するために用いられる検知電圧は、第３の検知電圧、たとえば、読み出し電圧Ｒ２から検知電圧Ｓ２へ調整され得る。

メモリセルの第４の量と第３の量の差が、メモリセルの第３の量と第２の量の差より大きい場合、メモリセルの状態を決定するために使用される検知電圧、たとえば読取り電圧Ｒ２を、第２の検知電圧と第３の検知電圧との間の電圧に調節することができる。例として、１つまたは複数の追加の検知動作を、第２の検知電圧と第３の検知電圧との間に調節された電圧を、たとえば、第２の検知電圧と第３の検知電圧との間に調節された電圧をさらに正確に決定するために、本明細書に先に説明された方法と類似した方法で、１つまたは複数の追加の検知電圧、たとえば第２の検知電圧と第３の検知電圧との中間である検知電圧を使用して実行することができる。

メモリセルの第４の量と第３の量の差が、メモリセルの第３の量と第２の量の差より小さい場合は、第５の検知動作を、第５の検知電圧より大きいＶｔを有するメモリセルの第５の量を決定するために、第４の検知電圧より小さい第５の検知電圧、たとえば検知電圧Ｓ４を使用して、メモリセル上で実行することができる。次いでメモリセルの第５の量と第４の量の差を決定し、メモリセルの第４の量と第３の量の差と比較することができ、メモリセルの状態を決定するために使用される検知電圧を、本明細書に先に説明された方法と類似した方法で、調節することができる。

図４は、本開示の１つまたは複数の実施形態による、閾値電圧（Ｖｔ）分布４２５−１および４２５−２、ならびに検知電圧Ｓ０（４５７−０）、Ｓ１（４５７−１）およびＳ２（４５７−２）の図表４０１を示す。図４に示された例は、図３に関連して先に説明された方法と類似した方法で、たとえば、電荷損失、プログラムディスターブおよび／または読み出しディスターブなどの機構に起因して、Ｖｔ変化、たとえばシフトを受けたメモリセルを表すことができる。つまり、図３に関連して以前に記載しようにＶｔ分布３２５−１、３２５−２に類似の方法でＶｔ変化を受けたＶｔ分布２２５−１および２２５−２によって表されるメモリセルがＶｔ変化を受けたのち、Ｖｔ分布４２５−１および４２５−２はそれぞれ、図２に関連して先に述べたように、Ｖｔ分布２２５−１および２２５−２に対応し得る。したがって、Ｖｔ変化が生じる以前に、メモリセルの状態を決定するために用いられる検知電圧、たとえば図２に示されている検知電圧は、上述のように、もはやメモリセルの正確な、および／または信頼できる検知を提供し得ない。

しかし、メモリセルの状態を決定するために使用される検知電圧を異なる検知電圧、たとえば、図２に示された検知電圧以外の検知電圧に調節することを、Ｖｔ変化を追跡かつ／または補正するために使用することができ、それによって本明細書に先に説明されたように、メモリセルの正確かつ／または信頼できる検知を提供する。メモリセルの正確かつ／または信頼できる検知を提供する検知電圧（複数可）、たとえば、最少量のエラーデータを検知する検知電圧（複数可）を、検知電圧（複数可）より大きいＶｔを有するメモリセルの量に少なくとも部分的に基づいて決定することができる。すなわち、メモリセルの状態を決定するために使用される検知電圧の調節を、検知電圧より大きいＶｔを有するメモリセルの量に少なくとも部分的に基づいて決定することができる。

たとえば、多くの検知動作、たとえば３を、各検知電圧より大きいＶｔを有するメモリセルの量を決定するために、多くの異なる検知電圧、たとえば、検知電圧Ｓ０、Ｓ１、および／またはＳ２を使用してメモリセル上で実行することができる。メモリセルの状態を決定するために使用される検知電圧、たとえば、図２に関連して先に説明された読取り電圧Ｒ２を、次いでメモリセルの決定された量に少なくとも部分的に基づいて調節することができる。

例として、検知電圧Ｓ０を使用してメモリセル上で実行される検知動作は、７，０００セルが検知電圧Ｓ０より大きいＶｔを有すると決定することがあり、検知電圧Ｓ１を使用してメモリセル上で実行される検知動作は、７，４００セルが検知電圧Ｓ１より大きいＶｔを有すると決定することがあり、また検知電圧Ｓ２を使用してメモリセル上で実行される検知動作は、７，３００セルが検知電圧Ｓ２より大きいＶｔを有すると決定することがある。

検知電圧より大きなＶｔを有するメモリセルの決定された量は、たとえば、検知電圧の直上に位置するＶｔを有する全てのメモリセル、たとえば、Ｖｔレベルが、セルがどのようなＶｔ分布であるかに関わらず、検知電圧直上に位置するダイヤグラム４０１中の全てのメモリセルを含み得る。加えて、および／または代替として、検知電圧より大きなＶｔを有するメモリセルの決定された量は、たとえば、検知電圧直上の定義されたＶｔ領域内に位置するＶｔを有する全てのメモリセルを含み得る。定義されたＶｔ領域は、たおてば、Ｖｔ分布、Ｖｔ分布の一部、または複数のＶｔ分布であり得る。さらに、検知電圧は、図４に示されているように、異なる電圧量によって離間され得る。検知電圧が離間される電圧量は、たとえば、以下でさらに記載するように、メモリセルの決定された量と記憶された値の比較に依存し得る。

メモリセルの状態を決定するために使用される検知電圧を、メモリセルの決定された量に少なくとも部分的に基づいて調節することができる。たとえば、メモリセルの決定された量を、記憶された値とそれぞれを比較することができる。記憶された値は、画定されたＶｔ領域内のＶｔにプログラムされたメモリセルの量に対応することができる。たとえば、画定されたＶｔ領域は、メモリセルのプログラムされた状態に対応するＶｔ分布、たとえば図２に関連して先に説明されたＶｔ領域２２５−２および／もしくは２２５−３、メモリセルのプログラムされた状態に対応するＶｔ分布の一部、またはメモリセルの複数のプログラムされた状態に対応する複数のＶｔ分布であることが可能である。例として、記憶された値は、７，３１５であってもよい、たとえば、７，３１５セルは、図２に関連して先に説明されたＶｔ分布２２５−２もしくはＶｔ分布２２５−３のいずれかの範囲内のＶｔにプログラムされてもよい。

メモリセルの状態を決定するために使用される検知電圧はまた、少なくとも部分的に、比較に基づいて調節することができる。たとえば、メモリセルの決定された量が、記憶された値の特定の範囲内である場合は、メモリセルの状態を決定するために使用される検知電圧を、記憶された値の特定の範囲内であるメモリセルの量を決定した検知動作を実行するために使用される検知電圧に調節することができる。記憶された値の特定の範囲は、たとえば、エラー訂正動作の経路、たとえば、調節された検知電圧を使用して続いて検知されるデータ上で実行される、後続のエラー訂正動作に関連した範囲であることが可能である。つまり、記憶された値の特定の範囲は、調整された検知電圧を用いて引き続き検知されるデータにおいて実行される引き続きの誤り訂正動作によって訂正可能なビットの量、たとえば６０ビット、に対応し得る。

前例では、Ｓ０より大きいＶｔを有するメモリセルの決定された量、たとえば７，０００、およびＳ１より大きいＶｔを有するメモリセルの決定された量、たとえば７，４００は、記憶された値、たとえば７，３１５の特定の範囲、たとえば６０の範囲内ではない。しかし、Ｓ２より大きいＶｔを有するメモリセルの決定された量、たとえば７，３００は、記憶された値の特定の範囲内である。したがって、メモリセルの状態を決定するために使用される検知電圧を、検知電圧Ｓ２に調節することができる。

追加の例として、第１の検知動作を、第１の検知電圧より大きいＶｔを有するメモリセルの第１の量を決定するために、第１の検知電圧、たとえば検知電圧Ｓ０を使用してメモリセル上で実行することができる。次いでメモリセルの第１の量を記憶された値と比較することができる。記憶された値は、本明細書に先に説明されたように、画定されたＶｔ領域内のＶｔにプログラムされたメモリセルの量に対応することができる。

メモリセルの第１の量が記憶された値の特定の範囲内である場合は、メモリセルの状態を決定するために使用される検知電圧を、第１の検知電圧に調節することができる。記憶された値の特定の範囲は、たとえば、本明細書に先に説明されたように、エラー訂正動作の経路に関連した範囲であることが可能である。

メモリセルの第１の量が記憶された値の特定の範囲内でない場合は、第２の検知動作を、第２の検知電圧より大きいＶｔを有するメモリセルの第２の量を決定するために、第２の検知電圧、たとえば検知電圧Ｓ１を使用して、メモリセル上で実行することができる。第２の検知電圧は、メモリセルの第１の量が、記憶された値より大きい場合は、第１の検知電圧より大きいことが可能であり、第２の検知電圧は、メモリセルの第１の量が、記憶された値より小さい場合は、第１の検知電圧より小さいことが可能である。加えて、第２の検知電圧が第１の検知電圧から離間する電圧量は、メモリセルの第１の量が記憶された値の特定の範囲外である量に少なくとも部分的に基づくことが可能である。追加として、第２の検知電圧が第１の検知電圧から離れている電圧量は、少なくとも部分的に、メモリセルの第１の量が記憶されている値の特定の範囲から外れているときのその量に基づき得る。たとえば、第２の検知電圧と第１の検知電圧の間の間隔は、メモリセルの第１の量が記憶された値の特定の範囲の外にある量が増加するにつれ増加し得る。

メモリセルの第２の量はまた、記憶された値と比較され得る。メモリセルの第２の量が記憶された値の特定の範囲内である場合は、メモリセルの状態を決定するために使用される検知電圧を、第２の検知電圧に調節することができる。メモリセルの第２の量が記憶された値の特定の範囲内でない場合は、この工程を１つまたは複数の追加の検知電圧、たとえば検知電圧Ｓ３を使用して繰り返すことができる。

図５は、本開示の１つまたは複数の実施形態による、メモリデバイス５０３のブロック構成図を示す。図５に示されたように、メモリデバイス５０３は、メモリアレイ５００およびメモリアレイ５００に結合された制御装置５６２を含む。メモリアレイ５００は、図５に示されたように、カウンタ５６４を恣意的に含むことができる。カウンタ５６４は、たとえば、メモリアレイ５００内の１つまたは複数のワード線の端部に配置されることが可能である。

メモリアレイ５００は、たとえば、図１に関連して先に説明されたメモリアレイ１００であることが可能である。１つのメモリアレイが図５に示されているが、本開示の実施形態はそれに限定されない、たとえば、メモリデバイス５０３は、制御装置５６２に結合された２つ以上のメモリアレイを含むことができる。制御装置５６２は、たとえば、制御回路および／またはファームウェアを含むことができ、メモリアレイ５００と同じ物理的デバイス、たとえば同じダイ上に含まれることが可能であるか、またはメモリアレイ５００を含む物理的デバイスに連通して結合された別個の物理的デバイス上に含まれることが可能である。

制御装置５６２は、メモリセルの状態を決定するために使用される検知電圧、たとえば読取り電圧を調節することにより、メモリアレイ５００においてメモリセル内の閾値電圧（Ｖｔ）変化、たとえばシフトを追跡するかつ／または補正することができる。メモリセルの状態を決定するために使用される検知電圧の調節は、本明細書に先に説明されたように、多くの検知電圧より大きいＶｔを有するメモリセルの量に少なくとも部分的に基づくことができる。

たとえば、制御装置５６２は、図３および／または図４に関連して以前に記載したものと類似の方法で、それぞれの検知電圧各々より大きなＶｔを有するメモリセルの量を決定するために、幾つかの異なる検知電圧を用いてメモリセル５００中の幾つかのメモリセル上で幾つかの検知動作を実行し得る。たとえば、制御装置５６２は、各検知電圧より大きいＶｔを有するメモリセルの量をカウントするために（図５中に示されていない）カウンタを含み得る。

制御装置５６２はまた、図３および／または図４に関連して先に説明された方法と類似した方法で、メモリセルの決定された量に少なくとも部分的に基づいて、メモリセルの状態を決定するために使用される検知電圧を調節することができる。たとえば、制御装置５６２は、メモリセルの決定された量の差を決定し、決定された差に少なくとも部分的に基づいて、メモリセルの状態を決定するために使用される検知電圧を調節することができる。加えてかつ／または別法として、制御装置５６２は、メモリセルの決定された量を記憶された値と比較し、比較に少なくとも部分的に基づいて、メモリセルの状態を決定するために使用される検知電圧を調節することができる。

記憶された値は、図４に関連して先に説明されたように、画定されたＶｔ領域内のＶｔにプログラムされたメモリセルの量に対応することができる。画定されたＶｔ領域内のＶｔにプログラムされたメモリセルの量は、メモリアレイ５００内に配置されたカウンタ５６４によって決定されることが可能である。たとえば、カウンタ５６４は、セルがプログラムされる度に、画定されたＶｔ領域内のＶｔにプログラムされたメモリセルの量を数えることができる。加えて、記憶された値をメモリアレイ５００内に記憶することができる。すなわち、メモリアレイ５００内の１つまたは複数のメモリセルは、画定されたＶｔ領域内のＶｔにプログラムされたメモリセルの量に対応するデータを記憶することができる。

制御装置５６２は、調節された検知電圧を使用して、メモリアレイ５００内の多くのメモリセルの状態を決定することができる。たとえば、制御装置５６２は、メモリセルの状態を検知するために、調節された検知電圧を使用して、検知動作をメモリセル上で実行できる。

制御装置５６２は、メモリセルの決定された状態、たとえば検知された状態に関連したデータ上で実行されるエラー訂正動作の失敗に応答して、それぞれの検知電圧より大きいＶｔを有するメモリセルの量を決定するために、検知動作の数をたとえば自動的に実行できる。エラー訂正動作の失敗は、本明細書に先に説明されたように、たとえばメモリセルのＶｔシフトによってもたらされることがある。誤り訂正動作は、たとえば、制御装置５６２中の、メモリデバイス５００中に位置する（図５中に図示されていない）誤り訂正部によって実行され得る。

図５に示された実施形態は、本開示の実施形態が不明瞭にならないよう示されていない追加の回路を含むことができる。たとえば、メモリデバイス５０３は、Ｉ／Ｏコネクタを跨いでＩ／Ｏ回路を通って提供されるアドレス信号をラッチするために、アドレス回路を含むことができる。アドレス信号は、メモリアレイ５００にアクセスするために、行デコーダおよび列デコーダによって受信され、復号されることが可能である。アドレス入力コネクタの数は、メモリデバイス５０３および／またはメモリアレイ５００の密度ならびに構造に依存することができることを、当業者には理解されよう。

結論
本開示は、デバイス内の検知電圧を調節するための方法、デバイス、およびシステムを含む。１つまたは複数の実施形態は、メモリセル、および検知電圧より大きい閾値電圧（Ｖｔ）を有するメモリセルの量を決定するために、検知電圧を使用して検知動作をメモリセル上で実行し、メモリセルの決定された量に少なくとも部分的に基づいて、メモリセルの状態を決定するために使用される検知電圧を調節するように構成された制御装置を含む。

特定の実施形態が本明細書に示され、記載されたが、同じ成果を達成するために判断された構成を、示された特定の実施形態に置換できることは、当業者には理解されよう。本開示は、本開示の多くの様々な実施形態の適用または変形を網羅することを意図する。上記の説明は、例示的方法でなされたものであり、限定的な方法でなされたものではないことを理解されたい。上記の実施形態の組合せ、および本明細書に具体的に記載されていない他の実施形態が、上記の説明を検討すると、当業者には明らかになろう。本開示の多くの実施形態の範囲には、そこで上記の構造および方法が使用される他の適用が含まれる。したがって、本開示の幾つかの実施形態の範囲は、添付の請求項と、その請求項に均等な全範囲を参照して決定されるべきであろう。

前述の発明を実施するための形態において、一部の特徴は、本開示を合理化する目的で、単一の実施形態において一緒にグループ化されている。開示のこの方法は、本開示の開示された実施形態が、各特許請求の範囲に明白に挙げられたものよりも多くの特徴を使用しなければならないという意図を反映するものと解釈されるべきではない。むしろ、以下の特許請求の範囲が反映するように、発明性の主題は、単一の開示された実施形態のすべての特徴より少ない特徴に存在する。したがって、以下の特許請求の範囲は、本明細書の発明を実施するための形態に組み込まれ、各請求項はそれ自体が個別に実施形態として独立している。

Claims (34)

1. メモリセルと、
   検知電圧より大きい閾値電圧（Ｖｔ）を有する前記メモリセルの量を決定するために、前記検知電圧を使用して検知動作を前記メモリセル上で実行し、
   メモリセルの前記決定された量に少なくとも部分的に基づいて、前記メモリセルの状態を決定するために使用される検知電圧を調節するように構成された制御装置と、を備えるデバイス。
2. 前記制御装置は、
   追加の検知電圧より大きいＶｔを有する前記メモリセルの量を決定するために、前記追加の検知電圧を使用して追加の検知動作を前記メモリセル上で実行し、
   前記追加の検知電圧より大きいＶｔを有するメモリセルの前記決定された量に少なくとも部分的に基づいて、前記メモリセルの前記状態を決定するために使用される前記検知電圧を調節するように構成される、請求項１に記載のデバイス。
3. 前記制御装置は、
   前記検知電圧より大きいＶｔを有するメモリセルの前記決定された量と、前記追加の検知電圧より大きいＶｔを有するメモリセルの前記決定された量との差を決定し、
   前記決定された差に少なくとも部分的に基づいて、前記メモリセルの前記状態を決定するために使用される前記検知電圧を調節するように構成される、請求項２に記載のデバイス。
4. 前記制御装置は、
   メモリセルの前記決定された量を記憶された値と比較し、
   前記比較に少なくとも部分的に基づいて、前記メモリセルの前記状態を決定するために使用される前記検知電圧を調節するように構成される、請求項１に記載のデバイス。
5. 前記制御装置は、エラー訂正動作の失敗に応答して、前記検知動作を前記メモリセル上で実行するように構成される、請求項１乃至４のいずれか一項に記載のデバイス。
6. デバイスを動作するための方法であって、
   多くの検知動作を多くのメモリセル上で実行することであって、各検知動作は、異なる検知電圧を使用して実行される、実行することと、
   前記異なる検知電圧のそれぞれに対して、前記それぞれの検知電圧より大きい閾値電圧（Ｖｔ）を有する前記多くのメモリセルの量を決定することと、
   メモリセルの前記決定された量に少なくとも部分的に基づいて、前記多くのメモリセルの状態を決定するために使用される検知電圧を調節することと、を含む方法。
7. 前記方法は、
   メモリセルの前記決定された量の差を決定することと、
   前記決定された差に少なくとも部分的に基づいて、前記多くのメモリセルの前記状態を決定するために使用される前記検知電圧を調節することと、を含む、請求項６に記載の方法。
8. 前記方法は、
   メモリセルの前記決定された量を比較することと、
   前記比較に少なくとも部分的に基づいて、前記多くのメモリセルの前記状態を決定するために使用される前記検知電圧を調節することと、を含む、請求項６に記載の方法。
9. メモリセルの前記決定された量を比較することとは、メモリセルの前記決定された量を記憶された値と比較することを含む、請求項８に記載の方法。
10. 前記方法は、前記調節された検知電圧を使用して、前記メモリセルのそれぞれの状態を決定することを含む、請求項６乃至９のいずれか一項に記載の方法。
11. メモリセルと、
    多くの検知動作を前記メモリセル上で実行することであって、各検知動作は異なる検知電圧を使用して実行される、実行し、
    各検知動作後、前記それぞれの検知動作に使用される前記検知電圧より大きい閾値電圧（Ｖｔ）を有する前記メモリセルの量を決定し、
    メモリセルの前記決定された量間の差を決定し、
    前記決定された差に少なくとも部分的に基づいて、前記メモリセルの状態を決定するために使用される検知電圧を調節するように構成された制御装置と、を備えるデバイス。
12. 前記制御装置は、
    前記決定された差に関連した傾向を決定し、
    前記決定された傾向に少なくとも部分的に基づいて、前記メモリセルの前記状態を決定するために使用される前記検知電圧を調節するように構成される、請求項１１に記載のデバイス。
13. 前記制御装置は、
    前記決定された差の最小差を決定し、
    前記決定された最小差に少なくとも部分的に基づいて、前記メモリセルの前記状態を決定するために使用される前記検知電圧を調節するように構成される、請求項１１に記載のデバイス。
14. 各検知電圧は、特定の電圧量だけ離間される、請求項１１乃至１３のいずれか一項に記載のデバイス。
15. 前記メモリセルは２ビットメモリセルであり、
    各検知電圧は、約５０〜１００ミリボルトだけ離間される、請求項１１乃至１３のいずれか一項に記載のデバイス。
16. 前記多くの検知動作は少なくとも３である、請求項１１乃至１３のいずれか一項に記載のデバイス。
17. デバイスを動作するための方法であって、
    第１の検知電圧より大きい閾値電圧（Ｖｔ）を有するメモリセルの第１の量、第２の検知電圧より大きいＶｔを有するメモリセルの第２の量、および第３の検知電圧より大きいＶｔを有するメモリセルの第３の量を決定することと、
    メモリセルの前記第３の量と第２の量との差が、メモリセルの前記第２の量と第１の量との差より大きい場合、前記メモリセルの状態を決定するために使用される検知電圧を前記第１の検知電圧と第２の検知電圧との間の電圧に調節することと、を含む方法。
18. 前記方法は、メモリセルの前記第３の量と第２の量との差が、メモリセルの前記第２の量と第１の量との差に等しい場合、前記メモリセルの前記状態を決定するために使用される前記検知電圧を前記第２の検知電圧に調節することを含む、請求項１７に記載の方法。
19. 前記第２の検知電圧は、前記第１の検知電圧より小さく、
    前記第３の検知電圧は、前記第２の検知電圧より小さい、請求項１７または１８のいずれか一項に記載の方法。
20. 前記方法は、メモリセルの前記第３の量と第２の量との前記差が、メモリセルの前記第２の量と第１の量との差より大きい場合、
    第４の検知電圧より大きいＶｔを有するメモリセルの第４の量を決定することであって、前記第４の検知電圧は、前記第１の検知電圧より大きい、決定することと、
    メモリセルの前記第１の量と第４の量との差が、メモリセルの前記第２の量と第１の量との差より大きい場合、第５の検知電圧より大きいＶｔを有するメモリセルの第５の量を決定することであって、前記第５の検知電圧は、前記第１の検知電圧と第２の検知電圧との中間である、決定することと、
    メモリセルの前記第２の量と第５の量との差が、メモリセルの前記第５の量と第１の量との差より大きい場合、前記メモリセルの前記状態を決定するために使用される前記検知電圧を前記第１の検知電圧と第５の検知電圧との間の電圧に調節することと、
    メモリセルの前記第２の量と第５の量との前記差が、メモリセルの前記第５の量と第１の量との前記差より小さい場合、前記メモリセルの前記状態を決定するために使用される前記検知電圧を前記第５の検知電圧と第２の検知電圧との間の電圧に調節することと、を含む、請求項１９に記載の方法。
21. 前記方法は、メモリセルの前記第２の量と第５の量との前記差が、メモリセルの前記第５の量と第１の量との前記差に等しい場合、前記メモリセルの前記状態を決定するために使用される前記検知電圧を前記第５の検知電圧に調節することを含む、請求項２０に記載の方法。
22. 前記方法は、メモリセルの前記第３の量と第２の量との前記差が、メモリセルの前記第２の量と第１の量との前記差より小さい場合、
    第４の検知電圧より大きいＶｔを有するメモリセルの第４の量を決定することであって、前記第４の検知電圧は、前記第３の検知電圧より小さい、決定することと、
    メモリセルの前記第４の量と第３の量との差が、メモリセルの前記第３の量と第２の量との差より大きい場合、前記メモリセルの前記状態を決定するために使用される前記検知電圧を前記第２の検知電圧と第３の検知電圧との間の電圧に調節することと、を含む、請求項１９に記載の方法。
23. メモリセルと、
    多くの検知動作を多くの前記メモリセル上で実行することであって、各検知動作は、異なる検知電圧を使用して実行される、実行し
    前記それぞれの検知動作において使用される前記それぞれの検知電圧より大きい閾値電圧（Ｖｔ）を有する前記多くのメモリセルの量を決定し、
    メモリセルの前記決定された量を記憶された値と比較することであって、前記記憶された値は、画定されたＶｔ領域内のＶｔにプログラムされた前記多くのメモリセルの量に対応する、比較し、
    前記比較に少なくとも部分的に基づいて、前記多くのメモリセルの状態を決定するために使用される検知電圧を調節するように構成された制御装置と、を備えるデバイス。
24. 前記画定されたＶｔ領域内のＶｔにプログラムされた、前記多くのメモリセルの前記量を数えるように構成されたカウンタをさらに含む、請求項２３に記載のデバイス。
25. 前記記憶された値は、前記メモリセル内に記憶される、請求項２３または２４のいずれか一項に記載のデバイス。
26. 前記画定されたＶｔ領域は、前記メモリセルのプログラムされた状態に対応するＶｔ分布の少なくとも一部である、請求項２３または２４のいずれか一項に記載のデバイス。
27. 各検知電圧は、異なる電圧量だけ離間される、請求項２３または２４のいずれか一項に記載のデバイス。
28. 各検知電圧が離間される前記電圧量は、メモリセルの前記決定された量の前記記憶された値との前記比較に依存する、請求項２７に記載のデバイス。
29. 前記制御装置は、各検知動作後、前記それぞれの検知動作において使用される、前記それぞれの検知電圧より大きいＶｔを有する、前記多くのメモリセルの前記量を決定するように構成される、請求項２３または２４のいずれか一項に記載のデバイス。
30. デバイスを動作するための方法であって、
    検知電圧より大きい閾値電圧（Ｖｔ）を有するメモリセルの量を決定するために、前記検知電圧を使用して検知動作を実行することと、
    メモリセルの前記決定された量を記憶された値と比較することと、
    メモリセルの前記決定された量が、前記記憶された値の特定の範囲内である場合、前記メモリセルの状態を決定するために使用された前の検知電圧を前記検知電圧に調節することと、を含む方法。
31. 前記方法は、メモリセルの前記決定された量が、前記記憶された値の前記特定の範囲内でない場合、
    追加の検知電圧より大きいＶｔを有するメモリセルの量を決定するために、前記追加の検知電圧を使用して追加の検知動作を実行することと、
    前記追加の検知電圧より大きいＶｔを有するメモリセルの前記決定された量を前記記憶された値と比較することと、
    前記追加の検知電圧より大きいＶｔを有するメモリセルの前記決定された量が、前記記憶された値の前記特定の範囲内である場合、前記メモリセルの前記状態を決定するために使用された前記前の検知電圧を前記追加の検知電圧に調節することと、を含む、請求項３０に記載の方法。
32. 前記追加の検知動作において使用される前記追加の検知電圧は、前記検知電圧より大きいＶｔを有するメモリセルの前記決定された量が、前記記憶された値より大きい場合、前記検知動作において使用される前記検知電圧より大きく、
    前記追加の検知動作において使用される前記追加の検知電圧は、前記検知電圧より大きいＶｔを有するメモリセルの前記決定された量が、前記記憶された値より小さい場合、前記検知動作において使用される前記検知電圧より小さい、請求項３１に記載の方法。
33. 前記追加の検知電圧および前記検知電圧は、前記検知電圧より大きいＶｔを有するメモリセルの前記決定された量が、前記記憶された値の前記特定の範囲外である量に、少なくとも部分的に基づく電圧量だけ離間される、請求項３１に記載の方法。
34. 前記記憶された値の前記特定の範囲は、エラー訂正動作の経路に関連する範囲である、請求項３０乃至３３のいずれか一項に記載の方法。

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