TWI509612B - 用於調整裝置內感應電壓之方法、裝置及系統 - Google Patents

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Description

用於調整裝置內感應電壓之方法、裝置及系統
本發明大體上係關於半導體記憶體裝置、方法及系統，且更特定言之，係關於用於調整裝置內感應電壓之方法、裝置及系統。
記憶體裝置通常係作為內部電路、半導體電路、積體電路及/或外部可移除裝置而提供於電腦或其他電子裝置中。存在許多不同類型之記憶體，尤其包括隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)、相變隨機存取記憶體(PCRAM)，及快閃記憶體。
快閃記憶體裝置可作為揮發性記憶體及非揮發性記憶體而用於廣泛範圍之電子應用。快閃記憶體裝置通常使用允許高記憶體密度、高可靠性及低功率消耗之單電晶體記憶體單元。針對快閃記憶體之使用包括尤其用於以下各者之記憶體：固態磁碟機(SSD)、個人電腦、個人數位助理(PDA)、數位攝影機、蜂巢式電話、攜帶型音樂播放器(例如，MP3播放器)，及電影播放器。諸如程式碼、使用者資料及/或系統資料(諸如，基本輸入/輸出系統(BIOS))之資料通常儲存於快閃記憶體裝置中。
兩種普通類型之快閃記憶體陣列架構為「NAND」架構及「NOR」架構(針對每一架構之基本記憶體單元組態被配置的邏輯形式而如此稱呼)。NAND陣列架構以一矩陣來配置其記憶體單元陣列，使得該陣列之「列(row)」中每一記憶體單元之控制閘極耦接至(且在一些狀況下形成)存取線，存取線在此項技術中通常被稱作「字線(word line)」。然而，每一記憶體單元未藉由其汲極直接地耦接至資料線(其在此項技術中通常被稱作數位線，例如，位元線)。取而代之，陣列之記憶體單元在共同源極與資料線之間自源極至汲極串聯地耦接在一起，其中共同地耦接至特定資料線之記憶體單元被稱作「行(column)」。
NAND陣列架構中之記憶體單元可經程式化至目標(例如，所要)狀態。舉例而言，可將電荷置放於記憶體單元之電荷儲存結構上或可自記憶體單元之電荷儲存結構移除電荷以將該記憶體單元置成數個經程式化狀態中之一者。舉例而言，單位階記憶體單元(single level cell,SLC)可表示兩個狀態，例如，1或0。快閃記憶體單元亦可儲存兩個以上狀態，例如，1111、0111、0011、1011、1001、0001、0101、1101、1100、0100、0000、1000、1010、0010、0110及1110。此等記憶體單元可被稱作多位階記憶體單元(multilevel cell,MLC)。MLC可在不增加記憶體單元數目之情況下允許製造較高密度記憶體，此係因為每一記憶體單元可表示一個以上數位，例如，一個以上位元。舉例而言，能夠表示四個數位之記憶體單元可具有十六個經程式化狀態。
感應操作(例如，讀取及/或程式驗證操作)可使用感應電壓以判定快閃記憶體單元之狀態。然而，數個機制(諸如，讀取干擾、程式干擾及/或電荷損失(例如，電荷漏洩))可造成記憶體單元之電荷儲存結構上之經儲存電荷(例如，臨限電壓(Vt))改變。由於經儲存電荷之改變，先前所使用之感應電壓(例如，在發生經儲存電荷之改變之前所使用之感應電壓)可不再提供記憶體單元之準確及/或可靠之感應。亦即，先前所使用之感應電壓在後續感應操作期間使用時可引起記憶體單元之錯誤感應。舉例而言，先前感應電壓之使用可引起記憶體單元處於不同於目標狀態之狀態(例如，不同於該記憶體單元被程式化至之目標狀態之狀態)下的判定。
本發明包括用於調整裝置內感應電壓之方法、裝置及系統。一或多項實施例包括記憶體單元及一控制器，該控制器經組態以使用一感應電壓而對該等記憶體單元執行一感應操作以判定具有大於該感應電壓之一臨限電壓(Vt)的該等記憶體單元之一數量，且至少部分地基於記憶體單元之該經判定數量而調整用以判定該等記憶體單元之一狀態之一感應電壓。
本發明之實施例可用以追蹤及/或補償記憶體裝置及/或系統中之臨限電壓(Vt)改變(例如，偏移)。追蹤及/或補償Vt改變可提供益處，尤其諸如，增加準確性及/或可靠性(例如，減低錯誤率)，及/或增加記憶體裝置及/或系統壽命。
在本發明之以下[實施方式]中，參看隨附圖式，隨附圖式形成本發明之部分，且其中藉由說明來展示可如何實踐本發明之數項實施例。足夠詳細地描述此等實施例以使一般熟習此項技術者能夠實踐本發明之實施例，且應理解，可利用其他實施例，且可在不脫離本發明之範疇的情況下進行程序改變、電改變及/或結構改變。
如本文所使用，「數個」某物可指代一或多個此等事物。舉例而言，數個記憶體裝置可指代一或多個記憶體裝置。另外，如本文所使用之指定符「N」及「M」(特別是關於圖式中之參考數字)指示多個如此指定之特定特徵可以本發明之數項實施例所包括。
本文之諸圖遵循一編號慣例，其中第一數位對應於圖號且剩餘數位識別圖式中之元件或組件。可藉由使用相似數位來識別不同圖之間的相似元件或組件。舉例而言，100可參考圖1中之元件「00」，且圖4中可將相似元件參考為400。應瞭解，可添加、交換及/或消除本文之各種實施例所示之元件，以便提供本發明之數個額外實施例。此外，應瞭解，諸圖所提供之元件之比例及相對尺度意欲說明本發明之實施例，且不應被視為限制性意義。
圖1為根據本發明之一或多項實施例的非揮發性記憶體陣列100之部分之示意圖。圖1之實施例說明NAND架構非揮發性記憶體陣列。然而，本文所描述之實施例不限於此實例。如圖1所示，記憶體陣列100包括存取線(例如，字線105-1、...、105-N)及相交資料線(例如，局域數位線107-1、107-2、107-3、...、107-M)。出於在數位環境中定址之簡易性起見，字線105-1、...、105-N之數目及局域數位線107-1、107-2、107-3、...、107-M之數目可為二之冪，例如，256個字線乘4,096個位元線。
記憶體陣列100包括NAND串109-1、109-2、109-3、...、109-M。每一NAND串包括非揮發性記憶體單元111-1、...、111-N，每一非揮發性記憶體單元以通信方式耦接至各別字線105-1、...、105-N。每一NAND串(及其組成記憶體單元)亦係與局域位元線107-1、107-2、107-3、...、107-M相關聯。每一NAND串109-1、109-2、109-3、...、109-M之非揮發性記憶體單元111-1、...、111-N係自源極至汲極串聯地連接於源極選擇閘極(SGS)(例如，場效電晶體(FET)113)與汲極選擇閘極(SGD)(例如，FET 119)之間。每一源極選擇閘極113經組態以回應於源極選擇線117上之信號而將各別NAND串選擇性地耦接至共同源極123，而每一汲極選擇閘極119經組態以回應於汲極選擇線115上之信號而將各別NAND串選擇性地耦接至各別位元線。
如圖1所說明之實施例所示，源極選擇閘極113之源極連接至共同源極線123。源極選擇閘極113之汲極連接至對應NAND串109-1之記憶體單元111-1之源極。汲極選擇閘極119之汲極在汲極接點121-1處連接至對應NAND串109-1之位元線107-1。汲極選擇閘極119之源極連接至對應NAND串109-1之最後記憶體單元111-N(例如，浮動閘極電晶體)之汲極。
在一或多項實施例中，非揮發性記憶體單元111-1、...、111-N之構造包括源極、汲極、浮動閘極或其他電荷儲存結構，及控制閘極。非揮發性記憶體單元111-1、...、111-N使其控制閘極分別耦接至字線105-1、...、105-N。非揮發性記憶體單元111-1、...、111-N之「行」分別構成NAND串109-1、109-2、109-3、...、109-M，且分別耦接至給定局域位元線107-1、107-2、107-3、...、107-M。非揮發性記憶體單元之「列」為共同地耦接至給定字線105-1、...、105-N之彼等記憶體單元。術語「行」及「列」之使用不意謂暗示非揮發性記憶體單元之特定線性(例如，垂直及/或水平)定向。除了記憶體單元串將並聯地耦接於選擇閘極之間以外，將相似地佈置NOR陣列架構。
一般熟習此項技術者應瞭解，耦接至選定字線(例如，105-1、...、105-N)之記憶體單元子集可作為群組而被一起程式化及/或感應(例如，讀取)。程式化操作(例如，寫入操作)可包括將數個程式脈衝(例如，16 V至20 V)施加至選定字線，以便將耦接至彼選定存取線之選定記憶體單元之臨限電壓(Vt)增加至對應於目標程式狀態之所要程式電壓位準。
諸如讀取或程式驗證操作之感應操作可包括感應耦接至選定記憶體單元之位元線之電壓及/或電流改變，以便判定選定記憶體單元之狀態。感應操作可涉及將電壓提供至(例如，加偏壓於)與選定記憶體單元相關聯之位元線，該電壓高於提供至與選定記憶體單元相關聯之源極線(例如，源極線123)的偏壓電壓。或者，感應操作可包括使位元線預充電，且在選定記憶體單元開始傳導時感應放電。
感應選定記憶體單元之狀態可包括將數個感應電壓(例如，讀取電壓)提供至選定字線，同時將數個電壓(例如，讀取傳遞電壓(read pass voltage))提供至耦接至串之未選定記憶體單元之字線，該數個電壓足以獨立於該等未選定記憶體單元之臨限電壓而將該等未選定記憶體單元置於傳導狀態下。可感應對應於所讀取及/或驗證之選定記憶體單元之位元線以判定該選定記憶體單元是否回應於施加至選定字線之特定感應電壓而傳導。舉例而言，可藉由字線電壓來判定選定記憶體單元之狀態，位元線電流在該字線電壓下達到與特定狀態相關聯之特定參考電流。
一般熟習此項技術者應瞭解，在對NAND串中之選定記憶體單元所執行之感應操作中，加偏壓於該串之未選定記憶體單元，以便處於傳導狀態下。在此感應操作中，可基於在對應於串之位元線上所感應之電流及/或電壓而判定選定記憶體單元之狀態。舉例而言，可基於在給定時段內位元線電流改變達特定量抑或達到特定位準而判定選定記憶體單元之狀態。
當選定記憶體單元處於傳導狀態下時，電流在串之一末端處之源極線接點與串之另一末端處之位元線接點之間流動。因而，與感應選定記憶體單元相關聯之電流經載運通過串中之其他記憶體單元中每一者、記憶體單元堆疊之間的擴散區域，及選擇電晶體。
圖2說明根據本發明之一或多項實施例的數個臨限電壓分佈及感應電壓之圖解201。圖2所示之實例可表示(例如)先前結合圖1所描述之記憶體單元111-1、...、111-N。圖2所示之實例表示兩位元(例如，四狀態)記憶體單元。然而，一般熟習此項技術者應瞭解，本發明之實施例不限於兩位元記憶體單元之此實例。
如圖2所示，臨限電壓(Vt)分佈225-0、225-1、225-2及225-3分別表示記憶體單元可被程式化至之四個目標狀態，例如，L0、L1、L2及L3。在圖2所說明之實例中，Vt分佈225-3可被稱作記憶體單元可被程式化至之最大Vt(例如，「Vtmax 」)，此係因為其為包括具有最大量值之Vt之範圍。在操作中，可一起擦除選定區塊中之記憶體單元，使得該等記憶體單元在經程式化之前具有在Vt分佈225-0內之Vt位準。因而，分佈225-0可被稱作經擦除狀態且可表示特定經儲存資料狀態(目標狀態L0)，例如，諸如二進位數「11」之經儲存資料。目標狀態L1可對應於資料01，目標狀態L2可對應於資料00，且目標狀態L3可對應於資料10。然而，實施例不限於此等資料指派。
Vt分佈225-0、225-1、225-2及225-3可表示程式化至對應目標狀態之記憶體單元之數目，其中平均起來，Vt分佈曲線之高度指示程式化至在Vt分佈內之特定電壓之記憶體單元之數目。Vt分佈曲線之寬度227指示表示特定目標狀態之電壓之範圍，例如，針對L2之Vt分佈曲線225-2之寬度表示對應於資料00之電壓之範圍。
圖2中說明數個感應電壓。此等感應電壓可尤其包括程式驗證電壓及/或讀取電壓。舉例而言，說明程式驗證電壓PV1、PV2及PV3，以及讀取電壓R1、R2及R3。可在一或多個程式化脈衝之後執行程式驗證操作以幫助判定記憶體單元是否已經程式化於所要Vt範圍內，以幫助防止記憶體單元接收另外程式化脈衝(例如，「過度程式化」該記憶體單元)。舉例而言，可用電壓PV1來程式驗證待程式化至L1目標狀態之記憶體單元。相似地，可與待程式化至L2之記憶體單元一起使用程式驗證電壓PV2，且可與待程式化至L3之記憶體單元一起使用PV3。
在圖2所說明之實例中，電壓位準R1、R2及R3表示可用以在感應操作期間區分狀態L0、L1、L2及L3之感應電壓，例如，讀取電壓。在對NAND串中之選定記憶體單元所執行之感應操作中，可用傳遞電壓「Vpass」229來加偏壓於該串之未選定記憶體單元，以便處於傳導狀態下。
記憶體單元之Vt可歸因於數個機制而隨時間而改變，例如，偏移。舉例而言，記憶體單元之電荷儲存結構(例如，浮動閘極)可隨時間而損失電荷。此電荷損失可造成記憶體單元之Vt改變，例如，減低。另外，隨著記憶體單元隨時間而經歷程式化及/或感應操作，程式干擾及/或讀取干擾機制可造成該記憶體單元之Vt改變，例如，增加。一般熟習此項技術者應瞭解，其他機制亦可造成記憶體單元之Vt隨時間而改變。
在一些例子中，此Vt改變可變更記憶體單元之狀態。舉例而言，若記憶體單元經程式化至目標狀態L2(例如，資料00)，則電荷損失可造成記憶體單元之Vt減低至小於R2之位準，或可能地減低至在對應於狀態L1之Vt 225-1內之位準(例如，資料01)。
因此，此Vt改變可引起在使用圖2所說明之感應電壓(例如，讀取電壓R1、R2及R3，及/或程式驗證電壓PV1、PV2及PV3)而對記憶體單元所執行之感應操作期間感應錯誤資料。舉例而言，使用圖2所說明之感應電壓來執行感應操作可引起記憶體單元表示不同於該記憶體單元被程式化至之目標狀態之狀態的判定。舉例而言，對程式化至目標狀態L2且已經歷電荷損失之記憶體單元所執行之感應操作可判定該記憶體單元表示狀態L1(若在該感應操作中使用讀取電壓R2)。亦即，使用讀取電壓R2可引起經程式化以儲存資料00之記憶體單元被錯誤地感應為儲存資料01。
因而，在發生Vt改變之前所執行之感應操作期間所使用之感應電壓(例如，圖2所說明之讀取及/或程式驗證電壓)可不再提供已經歷Vt改變(例如，電荷損失)之記憶體單元之準確及/或可靠之感應。然而，如本文中將進一步所描述，將感應電壓調整(例如，改變)(例如)至不同於圖2所說明之感應電壓之感應電壓可追蹤及/或補償此Vt改變，藉此提供已經歷Vt改變之記憶體單元之準確及/或可靠之感應。
圖3說明根據本發明之一或多項實施例的臨限電壓(Vt)分佈325-1及325-2以及感應電壓S0(327-0)、S1(327-1)、S2(327-2)、S3(327-3)及S4(327-4)之圖解301。舉例而言，圖3所示之實例可表示已歸因於諸如電荷損失、程式干擾及/或讀取干擾之機制而經歷Vt改變(例如，偏移)之記憶體單元。在藉由Vt分佈225-1及225-2表示之記憶體單元已經歷Vt改變之後，Vt分佈325-1及325-2可分別對應於如先前結合圖2所描述之Vt分佈225-1及225-2。另外，儘管圖3中出於簡單性起見而未圖示，但圖解301亦可包括在藉由Vt分佈225-0及/或225-3表示之記憶體單元已經歷Vt改變之後對應於先前結合圖2所描述之Vt分佈225-0及/或225-3的額外Vt分佈。
如圖3所示，Vt分佈325-1及325-2已相對於圖2所示之Vt分佈225-1及225-2而偏移，例如，歸因於在Vt分佈325-1及325-2中所表示之記憶體單元之Vt偏移。舉例而言，如圖3所示，Vt分佈325-1及325-2之部分重疊。因此，如本文中先前所描述，用以判定在發生Vt改變之前記憶體單元之狀態的感應電壓(例如，圖2所說明之感應電壓)可不再提供記憶體單元之準確及/或可靠之感應。舉例而言，程式化至目標狀態L2之記憶體單元可被感應為處於狀態L1下。
然而，將用以判定記憶體單元之狀態之感應電壓調整至不同感應電壓(例如，至不同於圖2所說明之感應電壓之感應電壓)可用以追蹤及/或補償Vt改變，藉此提供記憶體單元之準確及/或可靠之感應。舉例而言，在圖3所說明之實施例中，將感應電壓中之一或多者(例如，先前結合圖2所描述之讀取電壓R2)調整至感應電壓S2可提供記憶體單元之準確及/或可靠之感應。亦即，使用感應電壓S2以判定記憶體單元之狀態之感應操作相比於使用先前感應電壓(例如，圖2所說明之讀取電壓R2)之感應操作可感應較少錯誤資料。舉例而言，感應電壓S2可為感應最少量錯誤資料之感應電壓。
將提供記憶體單元之準確及/或可靠之感應之感應電壓(例如，將感應最少量錯誤資料之感應電壓)可至少部分地基於具有大於該(該等)感應電壓之Vt的記憶體單元之數量予以判定。亦即，用以判定記憶體單元之狀態之感應電壓的調整可至少部分地基於具有大於該感應電壓之Vt的記憶體單元之數量。
舉例而言，可使用數個不同感應電壓(例如，感應電壓S0、S1、S2、S3及/或S4)而對記憶體單元執行數個感應操作(例如，五)以判定具有大於每一感應電壓之Vt的記憶體單元之數量。可接著至少部分地基於記憶體單元之經判定數量而調整用以判定記憶體單元之狀態之感應電壓(例如，先前結合圖2所描述之讀取電壓R2)。
作為一實例，使用感應電壓S0而對記憶體單元所執行之感應操作可判定7,000個記憶體單元具有大於感應電壓S0之Vt，使用感應電壓S1而對記憶體單元所執行之感應操作可判定7,200個記憶體單元具有大於感應電壓S1之Vt，使用感應電壓S2所執行之感應操作可判定7,300個記憶體單元具有大於感應電壓S2之Vt，使用感應電壓S3所執行之感應操作可判定7,400個記憶體單元具有大於感應電壓S3之Vt，且使用感應電壓S4所執行之感應操作可判定7,600個記憶體單元具有大於感應電壓S4之Vt。
具有大於感應電壓之Vt的經判定數量之記憶體單元可包括(例如)具有位於感應電壓右側之Vt之所有記憶體單元，例如，在圖解301中Vt位準位於特定感應電壓右側之所有記憶體單元(不論該等記憶體單元處於哪一Vt分佈中)。如圖3所說明，感應電壓可被隔開達特定(例如，相同)電壓量。另外，感應電壓被隔開所達之電壓量可取決於記憶體單元為單位階記憶體單元(SLC)抑或多位階記憶體單元(MLC)。舉例而言，感應電壓之間隔針對MLC相比於針對SLC可較低，其中電壓間隔隨著記憶體單元之位階增加而線性地減低。舉例而言，若記憶體單元為SLC，則感應電壓可被隔開達大約100毫伏特至200毫伏特；若記憶體單元為兩位元MLC，則感應電壓可被隔開達大約50毫伏特至100毫伏特；且若記憶體單元為三位元MLC，則感應電壓可被隔開達大約25毫伏特至50毫伏特。
可接著至少部分地基於具有大於每一感應電壓之Vt的記憶體單元之經判定數量而調整用以判定記憶體單元之狀態之感應電壓。舉例而言，可判定具有大於每一感應電壓之Vt的記憶體單元之經判定數量之間的差。作為一實例，可判定具有大於感應電壓S1之Vt的記憶體單元之數量與具有大於感應電壓S0之Vt的記憶體單元之數量之間的差，可判定具有大於感應電壓S2之Vt的記憶體單元之數量與具有大於感應電壓S1之Vt的記憶體單元之數量之間的差，可判定具有大於感應電壓S3之Vt的記憶體單元之數量與具有大於感應電壓S2之Vt的記憶體單元之數量之間的差，及/或可判定具有大於感應電壓S4之Vt的記憶體單元之數量與具有大於感應電壓S3之Vt的記憶體單元之數量之間的差。在此實例中，此等差分別為200、100、100及200。可接著至少部分地基於經判定差而調整用以判定記憶體單元之狀態之感應電壓。
舉例而言，可判定與經判定差相關聯之趨勢，且可接著至少部分地基於經判定趨勢而調整用以判定記憶體單元之狀態之感應電壓。經判定趨勢可包括(例如)最小經判定差交叉之點，例如，經判定差停止減低且開始增加之點。亦即，可判定經判定差中之最小差。在先前實例中，最小經判定差交叉之點係在感應電壓S1與感應電壓S3之間，且經判定差中之最小差為100。
可接著至少部分地基於最小經判定差交叉之點而調整用以判定記憶體單元之狀態之感應電壓。亦即，可接著至少部分地基於經判定最小差而調整用以判定記憶體單元之狀態之感應電壓。舉例而言，可將用以判定記憶體單元之狀態之感應電壓調整至在如下感應電壓之間的電壓：在該等感應電壓之間，最小經判定差交叉。亦即，可將用以判定記憶體單元之狀態之感應電壓調整至在與經判定最小差相關聯之感應電壓之間的電壓。在先前實例中，可將用以判定記憶體單元之狀態之感應電壓調整至在感應電壓S1與感應電壓S3之間的電壓，例如，感應電壓S2。
作為一額外實例，可使用第一感應電壓(例如，感應電壓S0)而對記憶體單元執行第一感應操作以判定具有大於第一感應電壓之Vt的記憶體單元之第一數量。亦可使用小於第一感應電壓之第二感應電壓(例如，感應電壓S1)而對記憶體單元執行第二感應操作以判定具有大於第二感應電壓之Vt的記憶體單元之第二數量。亦可使用小於第二感應電壓之第三感應電壓(例如，感應電壓S2)而對記憶體單元執行第三感應操作以判定具有大於第三感應電壓之Vt的記憶體單元之第三數量。
可接著判定及比較記憶體單元之第三數量與第二數量之間的差對記憶體單元之第二數量與第一數量之間的差。若記憶體單元之第三數量與第二數量之間的差相等於記憶體單元之第二數量與第一數量之間的差，則可將用以判定記憶體單元之狀態之感應電壓調整至第二感應電壓，例如，自先前結合圖2所描述之讀取電壓R2調整至感應電壓S1。
若記憶體單元之第三數量與第二數量之間的差大於記憶體單元之第二數量與第一數量之間的差，則可使用大於第一感應電壓之第四感應電壓而對記憶體單元執行第四感應操作以判定具有大於第四感應電壓之Vt的記憶體單元之第四數量。可接著判定記憶體單元之第一數量與第四數量之間的差且將其相比較於記憶體單元之第二數量與第一數量之間的差。若記憶體單元之第一數量與第四數量之間的差等於記憶體單元之第二數量與第一數量之間的差，則可將用以判定記憶體單元之狀態之感應電壓(例如，讀取電壓R2)調整至第一感應電壓，例如，自讀取電壓R2調整至感應電壓S0。
若記憶體單元之第一數量與第四數量之間的差大於記憶體單元之第二數量與第一數量之間的差，則可將用以判定記憶體單元之狀態之感應電壓調整至在第一感應電壓與第二感應電壓之間的電壓。作為一實例，可執行一或多個額外感應操作以判定在第一感應電壓與第二感應電壓之間的經調整電壓，例如，以使在第一感應電壓與第二感應電壓之間的經調整電壓進一步精確。舉例而言，可使用在第一感應電壓與第二感應電壓中間之感應電壓(例如，第五感應電壓)而對記憶體單元執行第五感應操作以判定具有大於第五感應電壓之Vt的記憶體單元之第五數量。可接著判定及比較記憶體單元之第二數量與第五數量之間的差及記憶體單元之第五數量與第一數量之間的差。若記憶體單元之第二數量與第五數量之間的差大於記憶體單元之第五數量與第一數量之間的差，則可將用以判定記憶體單元之狀態之感應電壓調整至在第一感應電壓與第五感應電壓之間的電壓。作為一實例，以使用在第一感應電壓與第五感應電壓中間之額外感應電壓之類似方式，可執行一或多個額外感應操作以判定在第一感應電壓與第五感應電壓之間的經調整電壓，例如，以使在第一感應電壓與第五感應電壓之間的經調整電壓進一步精確。若記憶體單元之第二數量與第五數量之間的差小於記憶體單元之第五數量與第一數量之間的差，則以使用在第五感應電壓與第二感應電壓中間之額外感應電壓之類似方式，可將用以判定記憶體單元之狀態之感應電壓調整至在第五感應電壓與第二感應電壓之間的電壓，例如，以使在第五感應電壓與第二感應電壓之間的經調整電壓進一步精確。若記憶體單元之第二數量與第五數量之間的差等於記憶體單元之第五數量與第一數量之間的差，則可將用以判定記憶體單元之狀態之感應電壓調整至第五感應電壓。
若記憶體單元之第一數量與第四數量之間的差小於記憶體單元之第二數量與第一數量之間的差，則可使用大於第四感應電壓之第六感應電壓而對記憶體單元執行第六感應操作以判定具有大於第六感應電壓之Vt的記憶體單元之第六數量。以類似於本文中先前所描述之方式的方式，可接著判定記憶體單元之第四數量與第六數量之間的差且將其相比較於記憶體單元之第一數量與第四數量之間的差，且可調整用以判定記憶體單元之狀態之感應電壓。
若記憶體單元之第三數量與第二數量之間的差小於記憶體單元之第二數量與第一數量之間的差，則可使用小於第三感應電壓之第四感應電壓(例如，感應電壓S3)而對記憶體單元執行第四感應操作以判定具有大於第四感應電壓之Vt的記憶體單元之第四數量。可接著判定記憶體單元之第四數量與第三數量之間的差且將其相比較於記憶體單元之第三數量與第二數量之間的差。若記憶體單元之第四數量與第三數量之間的差等於記憶體單元之第三數量與第二數量之間的差，則可將用以判定記憶體單元之狀態之感應電壓調整至第三感應電壓，例如，自讀取電壓R2調整至感應電壓S2。
若記憶體單元之第四數量與第三數量之間的差大於記憶體單元之第三數量與第二數量之間的差，則可將用以判定記憶體單元之狀態之感應電壓(例如，讀取電壓R2)調整至在第二感應電壓與第三感應電壓之間的電壓。作為一實例，以類似於本文中先前所描述之方式的方式，可使用一或多個額外感應電壓(例如，在第二感應電壓與第三感應電壓中間之感應電壓)來執行一或多個額外感應操作以判定在第二感應電壓與第三感應電壓之間的經調整電壓，例如，以使在第二感應電壓與第三感應電壓之間的經調整電壓進一步精確。
若記憶體單元之第四數量與第三數量之間的差小於記憶體單元之第三數量與第二數量之間的差，則可使用小於第四感應電壓之第五感應電壓(例如，感應電壓S4)而對記憶體單元執行第五感應操作以判定具有大於第五感應電壓之Vt的記憶體單元之第五數量。以類似於本文中先前所描述之方式的方式，可接著判定記憶體單元之第五數量與第四數量之間的差且將其相比較於記憶體單元之第四數量與第三數量之間的差，且可調整用以判定記憶體單元之狀態之感應電壓。
圖4說明根據本發明之一或多項實施例的臨限電壓(Vt)分佈425-1及425-2以及感應電壓S0(457-0)、S1(457-1)及S2(457-2)之圖解401。舉例而言，以類似於先前結合圖3所描述之方式的方式，圖4所示之實例可表示已歸因於諸如電荷損失、程式干擾及/或讀取干擾之機制而經歷Vt改變(例如，偏移)之記憶體單元。亦即，以類似於先前結合圖3所描述之Vt分佈325-1及325-2之方式，在藉由Vt分佈225-1及225-2表示之記憶體單元已經歷Vt改變之後，Vt分佈425-1及425-2可分別對應於先前結合圖2所描述之Vt分佈225-1及225-2。因此，如本文中先前所描述，用以判定在發生Vt改變之前記憶體單元之狀態之感應電壓(例如，圖2所說明之感應電壓)可不再提供記憶體單元之準確及/或可靠之感應。
然而，如本文中先前所描述，將用以判定記憶體單元之狀態之感應電壓調整至不同感應電壓(例如，至不同於圖2所說明之感應電壓之感應電壓)可用以追蹤及/或補償Vt改變，藉此提供記憶體單元之準確及/或可靠之感應。將提供記憶體單元之準確及/或可靠之感應之感應電壓(例如，將感應最少量錯誤資料之感應電壓)可至少部分地基於具有大於該(該等)感應電壓之Vt的記憶體單元之數量予以判定。亦即，用以判定記憶體單元之狀態之感應電壓的調整可至少部分地基於具有大於該感應電壓之Vt的記憶體單元之數量。
舉例而言，可使用數個不同感應電壓(例如，感應電壓S0、S1及/或S2)而對記憶體單元執行數個感應操作(例如，三)以判定具有大於每一感應電壓之Vt的記憶體單元之數量。可接著至少部分地基於記憶體單元之經判定數量而調整用以判定記憶體單元之狀態之感應電壓，例如，先前結合圖2所描述之讀取電壓R2。
作為一實例，使用感應電壓S0而對記憶體單元所執行之感應操作可判定7,000個記憶體單元具有大於感應電壓S0之Vt，使用感應電壓S1而對記憶體單元所執行之感應操作可判定7,400個記憶體單元具有大於感應電壓S1之Vt，且使用感應電壓S2而對記憶體單元所執行之感應操作可判定7,300個記憶體單元具有大於感應電壓S2之Vt。
具有大於感應電壓之Vt的經判定數量之記憶體單元可包括(例如)具有位於感應電壓右側之Vt之所有記憶體單元，例如，在圖解401中Vt位準位於感應電壓右側之所有記憶體單元(不論該等記憶體單元處於哪一Vt分佈中)。或者及/或另外，具有大於感應電壓之Vt的經判定數量之記憶體單元可包括(例如)具有位於感應電壓右側之經界定Vt區域內之Vt的所有記憶體單元。經界定Vt區域可為(例如)一Vt分佈、一Vt分佈之一部分，或多個Vt分佈。另外，如圖4所示，感應電壓可被隔開達不同電壓量。如本文中將進一步所描述，感應電壓被隔開所達之電壓量可取決於(例如)記憶體單元之經判定數量與經儲存值之比較。
可至少部分地基於記憶體單元之經判定數量而調整用以判定記憶體單元之狀態之感應電壓。舉例而言，可將記憶體單元之經判定數量各自與經儲存值相比較。經儲存值可對應於程式化至在經界定Vt區域內之Vt的記憶體單元之數量。經界定Vt區域可為(例如)對應於記憶體單元之一經程式化狀態之一Vt分佈(例如，先前結合圖2所描述之Vt分佈225-2及/或225-3)、對應於記憶體單元之一經程式化狀態之一Vt分佈之一部分，或對應於記憶體單元之多個經程式化狀態之多個Vt分佈。作為一實例，經儲存值可為7,315，例如，7,315個記憶體單元可能已經程式化至在先前結合圖2所描述之Vt分佈225-2抑或Vt分佈225-3內之Vt。
可接著至少部分地基於該比較而調整用以判定記憶體單元之狀態之感應電壓。舉例而言，若記憶體單元之經判定數量處於經儲存值之特定範圍內，則可將用以判定記憶體單元之狀態之感應電壓調整至用以執行判定處於經儲存值之特定範圍內的記憶體單元之數量之感應操作的感應電壓。經儲存值之特定範圍可為(例如)與錯誤校正操作(例如，待對隨後使用經調整感應電壓所感應之資料執行之後續錯誤校正操作)之通過相關聯之範圍。亦即，經儲存值之特定範圍可對應於可藉由對隨後使用經調整感應電壓所感應之資料執行之後續錯誤校正操作校正的位元之數量(例如，60)。
在先前實例中，具有大於S0之Vt的記憶體單元之經判定數量(例如，7,000)及具有大於S1之Vt的記憶體單元之經判定數量(例如，7,400)不處於經儲存值(例如，7,315)之特定範圍(例如，60)內。然而，具有大於S2之Vt的記憶體單元之經判定數量(例如，7,300)處於經儲存值之特定範圍內。因此，可將用以判定記憶體單元之狀態之感應電壓調整至感應電壓S2。
作為一額外實例，可使用第一感應電壓(例如，感應電壓S0)而對記憶體單元執行第一感應操作以判定具有大於第一感應電壓之Vt的記憶體單元之第一數量。可接著比較記憶體單元之第一數量與經儲存值。如本文中先前所描述，經儲存值可對應於程式化至在經界定Vt區域內之Vt的記憶體單元之數量。
若記憶體單元之第一數量處於經儲存值之特定範圍內，則可將用以判定記憶體單元之狀態之感應電壓調整至第一感應電壓。如本文中先前所描述，經儲存值之特定範圍可為(例如)與錯誤校正操作之通過相關聯之範圍。
若記憶體單元之第一數量不處於經儲存值之特定範圍內，則可使用第二感應電壓(例如，感應電壓S1)而對記憶體單元執行第二感應操作以判定具有大於第二感應電壓之Vt的記憶體單元之第二數量。若記憶體單元之第一數量大於經儲存值，則第二感應電壓可大於第一感應電壓；且若記憶體單元之第一數量小於經儲存值，則第二感應電壓可小於第一感應電壓。另外，第二感應電壓與第一感應電壓被隔開所達之電壓量可至少部分地基於記憶體單元之第一數量處於經儲存值之特定範圍外所達的量。舉例而言，在第二感應電壓與第一感應電壓之間的間隔可隨著記憶體單元之第一數量處於經儲存值之特定範圍外所達的量增加而增加。
可接著比較將記憶體單元之第二數量與經儲存值。若記憶體單元之第二數量處於經儲存值之特定範圍內，則可將用以判定記憶體單元之狀態之感應電壓調整至第二感應電壓。若記憶體單元之第二數量不處於經儲存值之特定範圍內，則可使用一或多個感應電壓(例如，感應電壓S3)來重複此程序。
圖5說明根據本發明之一或多項實施例的記憶體裝置503之方塊圖。如圖5所示，記憶體裝置503包括記憶體陣列500，及耦接至記憶體陣列500之控制器562。如圖5所示，記憶體陣列500可視情況包括計數器564。計數器564可位於(例如)記憶體陣列500中之一或多個字線之末端處。
記憶體陣列500可為(例如)先前結合圖1所描述之記憶體陣列100。儘管圖5中展示一個記憶體陣列，但本發明之實施例不受到如此限制，例如，記憶體裝置503可包括耦接至控制器562之一個以上記憶體陣列。控制器562可包括(例如)控制電路及/或韌體，且可包括於與記憶體陣列500相同之實體裝置(例如，與記憶體陣列500相同之晶粒)上，或可包括於以通信方式耦接至包括記憶體陣列500之實體裝置之分離實體裝置上。
控制器562可藉由調整用以判定記憶體單元之狀態之感應電壓(例如，讀取電壓)來追蹤及/或補償記憶體陣列500中之記憶體單元中之臨限電壓(Vt)改變(例如，偏移)。如本文中先前所描述，用以判定記憶體單元之狀態之感應電壓的調整可至少部分地基於具有大於數個感應電壓之Vt的記憶體單元之數量。
舉例而言，以類似於先前結合圖3及/或圖4所描述之方式的方式，控制器562可使用數個不同感應電壓而對記憶體陣列500中之數個記憶體單元執行數個感應操作以判定具有大於每一各別感應電壓之Vt的記憶體單元之數量。舉例而言，控制器562可包括計數器(圖5中未圖示)以計數具有大於每一感應電壓之Vt的記憶體單元之數量。
以類似於先前結合圖3及/或圖4所描述之方式的方式，控制器562可接著至少部分地基於記憶體單元之經判定數量而調整用以判定記憶體單元之狀態之感應電壓。舉例而言，控制器562可判定記憶體單元之經判定數量之間的差，且至少部分地基於經判定差而調整用以判定記憶體單元之狀態之感應電壓。或者及/或另外，控制器562可比較記憶體單元之經判定數量與經儲存值，且至少部分地基於該比較而調整用以判定記憶體單元之狀態之感應電壓。
如先前結合圖4所描述，經儲存值可對應於程式化至在經界定Vt區域內之Vt的記憶體單元之數量。可藉由位於記憶體陣列500中之計數器564來判定程式化至在經界定Vt區域內之Vt的記憶體單元之數量。舉例而言，計數器564可隨著程式化至在經界定Vt區域內之Vt之記憶體單元被程式化而計數該等記憶體單元之數量。另外，經儲存值可儲存於記憶體陣列500中。亦即，記憶體陣列500中之一或多個記憶體單元可儲存對應於程式化至在經界定Vt區域內之Vt的記憶體單元之數量的資料。
控制器562可使用經調整感應電壓來判定記憶體陣列500中之數個記憶體單元之狀態。舉例而言，控制器562可使用經調整感應電壓而對記憶體單元執行感應操作以感應記憶體單元之狀態。
控制器562可回應於對與記憶體單元之經判定(例如，經感應)狀態相關聯之資料所執行之錯誤校正操作的失敗而執行(例如，自動地)數個感應操作以判定具有大於每一感應電壓之Vt的記憶體單元之數量。如本文中先前所描述，錯誤校正操作之失敗可由(例如)記憶體單元之Vt偏移造成。錯誤校正操作可藉由(例如)位於記憶體裝置503中(例如，位於控制器562中)之錯誤校正組件(圖5中未圖示)執行。舉例而言，錯誤校正組件可對與記憶體單元之經判定狀態相關聯之資料執行錯誤校正演算法。
圖5所說明之實施例可包括未經說明以便不混淆本發明之實施例之額外電路。舉例而言，記憶體裝置503可包括用以鎖存經由I/O電路遍及I/O連接器而提供之位址信號之位址電路。可藉由列解碼器及行解碼器來接收及解碼位址信號以存取記憶體陣列500。熟習此項技術者應瞭解，位址輸入連接器之數目可取決於記憶體裝置503及/或記憶體陣列500之密度及架構。
結論
本發明包括用於調整裝置內感應電壓之方法、裝置及系統。一或多項實施例包括記憶體單元及一控制器，該控制器經組態以使用一感應電壓而對該等記憶體單元執行一感應操作以判定具有大於該感應電壓之一臨限電壓(Vt)的該等記憶體單元之一數量，且至少部分地基於記憶體單元之該經判定數量而調整用以判定該等記憶體單元之一狀態之一感應電壓。
儘管本文已說明及描述特定實施例，但一般熟習此項技術者應瞭解，可用經計算以達成相同結果之配置來取代所示之特定實施例。本發明意欲涵蓋本發明之數項實施例之調適或變化。應理解，已以說明性方式而非以約束性方式進行以上描述。在審閱以上描述後，以上實施例之組合及本文中未特定地描述之其他實施例隨即將為一般熟習此項技術者顯而易見。本發明之數項實施例之範疇包括供使用以上結構及方法之其他應用。因此，應參考附加申請專利範圍連同此等申請專利範圍所授權之全等效物範圍來判定本發明之數項實施例之範疇。
在前述[實施方式]中，出於使本發明流暢之目的而在單一實施例中將一些特徵分組在一起。本發明之此方法不應被解釋為反映本發明之所揭示實施例必須使用比每一申請專利範圍中明確地敍述之特徵多之特徵的意圖。相反地，如以下申請專利範圍所反映，本發明之標的在於比單一所揭示實施例之所有特徵少之特徵。因此，以下申請專利範圍據此併入至[實施方式]中，其中每一申請專利範圍作為一分離實施例而獨自地有效。
100．．．非揮發性記憶體陣列
105-1．．．字線
105-N．．．字線
107-1．．．局域數位線/局域位元線
107-2．．．局域數位線/局域位元線
107-3．．．局域數位線/局域位元線
107-M．．．局域數位線/局域位元線
109-1．．．NAND串
109-2．．．NAND串
109-3．．．NAND串
109-M．．．NAND串
111-1．．．非揮發性記憶體單元
111-N．．．非揮發性記憶體單元
113．．．源極選擇閘極(SGS)/場效電晶體(FET)
115．．．汲極選擇線
117．．．源極選擇線
119．．．汲極選擇閘極(SGD)/場效電晶體(FET)
121-1．．．汲極接點
123．．．共同源極/共同源極線
201．．．圖解
225-0．．．臨限電壓(Vt)分佈
225-1．．．臨限電壓(Vt)分佈
225-2．．．臨限電壓(Vt)分佈
225-3．．．臨限電壓(Vt)分佈
227．．．寬度
229．．．傳遞電壓「Vpass」
301．．．圖解
325-1．．．臨限電壓(Vt)分佈
325-2．．．臨限電壓(Vt)分佈
327-0．．．感應電壓S0
327-1．．．感應電壓S1
327-2．．．感應電壓S2
327-3．．．感應電壓S3
327-4．．．感應電壓S4
401．．．圖解
425-1．．．臨限電壓(Vt)分佈
425-2．．．臨限電壓(Vt)分佈
457-0．．．感應電壓S0
457-1．．．感應電壓S1
457-2．．．感應電壓S2
500．．．記憶體陣列
503．．．記憶體裝置
562．．．控制器
564．．．計數器
圖1為根據本發明之一或多項實施例的非揮發性記憶體陣列之部分之示意圖。
圖2說明根據本發明之一或多項實施例的數個臨限電壓分佈及感應電壓之圖解。
圖3說明根據本發明之一或多項實施例的數個臨限電壓分佈及感應電壓之圖解。
圖4說明根據本發明之一或多項實施例的數個臨限電壓分佈及感應電壓之圖解。
圖5說明根據本發明之一或多項實施例的記憶體裝置之方塊圖。
301．．．圖解
325-1．．．臨限電壓(Vt)分佈
325-2．．．臨限電壓(Vt)分佈
327-0．．．感應電壓S0
327-1．．．感應電壓S1
327-2．．．感應電壓S2
327-3．．．感應電壓S3
327-4．．．感應電壓S4

Claims (33)

  1. 一種記憶體裝置，其包含：多個記憶體單元；及一控制器，其經組態以：回應於一錯誤校正操作之一失敗而使用一感應電壓而對該等記憶體單元執行一感應操作以判定具有大於該感應電壓之一臨限電壓(Vt)的該等記憶體單元之一數量；且至少部分地基於記憶體單元之該經判定數量而調整用以判定該等記憶體單元之一狀態之一感應電壓。
  2. 如請求項1之裝置，其中該控制器經組態以：使用一額外感應電壓而對該等記憶體單元執行一額外感應操作以判定具有大於該額外感應電壓之一Vt的該等記憶體單元之一數量；且至少部分地基於具有大於該額外感應電壓之一Vt的記憶體單元之該經判定數量而調整用以判定該等記憶體單元之該狀態之該感應電壓。
  3. 如請求項2之裝置，其中該控制器經組態以：判定具有大於該感應電壓之一Vt的記憶體單元之該經判定數量與具有大於該額外感應電壓之一Vt的記憶體單元之該經判定數量之間的一差；且至少部分地基於該經判定差而調整用以判定該等記憶體單元之該狀態之該感應電壓。
  4. 如請求項1之裝置，其中該控制器經組態以： 比較記憶體單元之該經判定數量與一經儲存值；且至少部分地基於該比較而調整用以判定該等記憶體單元之該狀態之該感應電壓。
  5. 一種用於操作一記憶體裝置之方法，其包含：對數個記憶體單元執行數個感應操作，其中使用一不同感應電壓來執行每一感應操作；對於該等不同感應電壓中每一者，判定具有大於該各別感應電壓之一臨限電壓(Vt)的該數個記憶體單元之一數量；及至少部分地基於記憶體單元之該等經判定數量而調整用以判定該數個記憶體單元之一狀態之一感應電壓。
  6. 如請求項5之方法，其中該方法包括：判定記憶體單元之該等經判定數量之間的差；及至少部分地基於該等經判定差而調整用以判定該數個記憶體單元之該狀態之該感應電壓。
  7. 如請求項5之方法，其中該方法包括：比較記憶體單元之該等經判定數量；及至少部分地基於該比較而調整用以判定該數個記憶體單元之該狀態之該感應電壓。
  8. 如請求項7之方法，其中比較記憶體單元之該等經判定數量包括：比較記憶體單元之該等經判定數量與一經儲存值。
  9. 如請求項5之方法，其中該方法包括使用該經調整感應電壓來判定該等記憶體單元中每一者之一狀態。
  10. 一種記憶體裝置，其包含：多個記憶體單元；及一控制器，其經組態以：對該等記憶體單元執行數個感應操作，其中使用一不同感應電壓來執行每一感應操作；在每一感應操作之後，判定具有大於在該各別感應操作中所使用之該感應電壓之一臨限電壓(Vt)的該等記憶體單元之一數量；判定記憶體單元之該等經判定數量之間的差；及至少部分地基於該等經判定差而調整用以判定該等記憶體單元之一狀態之一感應電壓。
  11. 如請求項10之裝置，其中該控制器經組態以：判定與該等經判定差相關聯之一趨勢；且至少部分地基於該經判定趨勢而調整用以判定該等記憶體單元之該狀態之該感應電壓。
  12. 如請求項10之裝置，其中該控制器經組態以：判定該等經判定差中之一最小差；且至少部分地基於該經判定最小差而調整用以判定該等記憶體單元之該狀態之該感應電壓。
  13. 如請求項10之裝置，其中每一感應電壓被隔開達一特定電壓量。
  14. 如請求項10之裝置，其中：該等記憶體單元為兩位元記憶體單元；且每一感應電壓被隔開達大約50毫伏特至100毫伏特。
  15. 如請求項10之裝置，其中感應操作之數目為至少三。
  16. 一種用於操作一記憶體裝置之方法，其包含：判定具有大於一第一感應電壓之一臨限電壓(Vt)的記憶體單元之一第一數量、具有大於一第二感應電壓之一Vt的記憶體單元之一第二數量，及具有大於一第三感應電壓之一Vt的記憶體單元之一第三數量；及若記憶體單元之該第三數量與該第二數量之間的一差大於記憶體單元之該第二數量與該第一數量之間的一差，則將用以判定該等記憶體單元之一狀態之一感應電壓調整至在該第一感應電壓與該第二感應電壓之間的一電壓。
  17. 如請求項16之方法，其中該方法包括：若記憶體單元之該第三數量與該第二數量之間的該差等於記憶體單元之該第二數量與該第一數量之間的該差，則將用以判定該等記憶體單元之該狀態之該感應電壓調整至該第二感應電壓。
  18. 如請求項16之方法，其中：該第二感應電壓小於該第一感應電壓；且該第三感應電壓小於該第二感應電壓。
  19. 如請求項18之方法，其中該方法包括：若記憶體單元之該第三數量與該第二數量之間的該差大於記憶體單元之該第二數量與該第一數量之間的一差，則：判定具有大於一第四感應電壓之一Vt的記憶體單元之一第四數量，其中該第四感應電壓大於該第一感應電 壓；若記憶體單元之該第一數量與該第四數量之間的一差大於記憶體單元之該第二數量與該第一數量之間的一差，則判定具有大於一第五感應電壓之一Vt的記憶體單元之一第五數量，其中該第五感應電壓係在該第一感應電壓與該第二感應電壓中間；若記憶體單元之該第二數量與該第五數量之間的一差大於記憶體單元之該第五數量與該第一數量之間的一差，則將用以判定該等記憶體單元之該狀態之該感應電壓調整至在該第一感應電壓與該第五感應電壓之間的一電壓；且若記憶體單元之該第二數量與該第五數量之間的該差小於記憶體單元之該第五數量與該第一數量之間的該差，則將用以判定該等記憶體單元之該狀態之該感應電壓調整至在該第五感應電壓與該第二感應電壓之間的一電壓。
  20. 如請求項19之方法，其中該方法包括：若記憶體單元之該第二數量與該第五數量之間的該差等於記憶體單元之該第五數量與該第一數量之間的該差，則將用以判定該等記憶體單元之該狀態之該感應電壓調整至該第五感應電壓。
  21. 如請求項18之方法，其中該方法包括：若記憶體單元之該第三數量與該第二數量之間的該差小於記憶體單元之該第二數量與該第一數量之間的該差，則： 判定具有大於一第四感應電壓之一Vt的記憶體單元之一第四數量，其中該第四感應電壓小於該第三感應電壓；且若記憶體單元之該第四數量與該第三數量之間的一差大於記憶體單元之該第三數量與該第二數量之間的一差，則將用以判定該等記憶體單元之該狀態之該感應電壓調整至在該第二感應電壓與該第三感應電壓之間的一電壓。
  22. 一種記憶體裝置，其包含：多個記憶體單元；及一控制器，其經組態以：對數個該等記憶體單元執行數個感應操作，其中使用一不同感應電壓來執行每一感應操作；判定具有大於在該各別感應操作中所使用之該各別感應電壓之一臨限電壓(Vt)的該數個記憶體單元之一數量；比較記憶體單元之該等經判定數量與一經儲存值，其中該經儲存值對應於程式化至在一經界定Vt區域內之一Vt的該數個記憶體單元之一數量；且至少部分地基於該比較而調整用以判定該數個記憶體單元之一狀態之一感應電壓。
  23. 如請求項22之裝置，其進一步包括一計數器，該計數器經組態以計數程式化至在該經界定Vt區域之一Vt的該數個記憶體單元之該數量。
  24. 如請求項22之裝置，其中該經儲存值儲存於該等記憶體單元中。
  25. 如請求項22之裝置，其中該經界定Vt區域為對應於該等記憶體單元之一經程式化狀態之一Vt分佈之至少一部分。
  26. 如請求項22之裝置，其中每一感應電壓被隔開達一不同電壓量。
  27. 如請求項26之裝置，其中每一感應電壓被隔開所達之該電壓量取決於記憶體單元之該等經判定數量與該經儲存值之該比較。
  28. 如請求項22之裝置，其中該控制器經組態以在每一感應操作之後判定具有大於在該各別感應操作中所使用之該各別感應電壓之一Vt的該數個記憶體單元之該數量。
  29. 一種用於操作一記憶體裝置之方法，其包含：使用一感應電壓來執行一感應操作以判定具有大於該感應電壓之一臨限電壓(Vt)的記憶體單元之一數量；比較記憶體單元之該經判定數量與一經儲存值；及若記憶體單元之該經判定數量處於該經儲存值之一特定範圍內，則將用以判定該等記憶體單元之一狀態之一先前感應電壓調整至該感應電壓。
  30. 如請求項29之方法，其中該方法包括：若記憶體單元之該經判定數量不處於該經儲存值之該特定範圍內，則：使用一額外感應電壓來執行一額外感應操作以判定具有大於該額外感應電壓之一Vt的記憶體單元之一數量； 比較具有大於該額外感應電壓之一Vt的記憶體單元之該經判定數量與該經儲存值；且若具有大於該額外感應電壓之一Vt的記憶體單元之該經判定數量處於該經儲存值之該特定範圍內，則將用以判定該等記憶體單元之該狀態之該先前感應電壓調整至該額外感應電壓。
  31. 如請求項30之方法，其中：若具有大於該感應電壓之一Vt的記憶體單元之該經判定數量大於該經儲存值，則在該額外感應操作中所使用之該額外感應電壓大於在該感應操作中所使用之該感應電壓；且若具有大於該感應電壓之一Vt的記憶體單元之該經判定數量小於該經儲存值，則在該額外感應操作中所使用之該額外感應電壓小於在該感應操作中所使用之該感應電壓。
  32. 如請求項30之方法，其中該額外感應電壓與該感應電壓被隔開達一電壓量，該電壓量係至少部分地基於具有大於該感應電壓之一Vt的記憶體單元之該經判定數量處於該經儲存值之該特定範圍外所達的一量。
  33. 如請求項29之方法，其中該經儲存值之該特定範圍為與一錯誤校正操作之一通過相關聯之一範圍。
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