JP5923085B2 - メモリデバイスおよびシステム内のソフトデータの決定および使用 - Google Patents

メモリデバイスおよびシステム内のソフトデータの決定および使用 Download PDF

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Description

本発明は、概して半導体メモリデバイス、方法およびシステムに関し、よりとりわけ、メモリデバイスおよびシステム内のソフトデータを決定し、使用するための方法、デバイスおよび方法に関する。
メモリデバイスは、典型的には、コンピュータまたは他の電子デバイス内の、内部半導体集積回路および／または外部取り出し可能デバイスとして提供される。ランダムアクセスメモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、同期型ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、およびフラッシュメモリなどを含む、多くの異なる型のメモリが存在する。
フラッシュメモリデバイスは、広い範囲の電子的適用のための、揮発性および不揮発性メモリとして使用可能である。フラッシュメモリデバイスは典型的には、高メモリ密度、高信頼性、および低出力消費を許容する、１トランジスタメモリセルを使用する。フラッシュメモリに対する利用には、ソリッドステートドライブ（ＳＳＤ）、パーソナルコンピュータ、パーソナルデジタルアシスタント（ＰＤＡ）、デジタルカメラ、携帯電話、ＭＰ３プレイヤーのような携帯音楽プレイヤー、およびムービープレイヤー、ならびに他の電子デバイスのためのメモリが含まれる。基本入出力システム（ＢＩＯＳ）のようなプログラムコード、ユーザーデータおよび／またはシステムデータのようなデータが、典型的にフラッシュメモリデバイス中で保存される。
フラッシュメモリアレイ構造の２つの一般的なタイプは、それぞれの基本的なメモリセル構成が配設される論理形式に対してそう呼ばれる、「ＮＡＮＤ」および「ＮＯＲ」構造である。ＮＡＮＤアレイ構造は、アレイの「ロウ（行）」中の各メモリセルの制御ゲートが、一般に「ワードライン」として本技術分野で呼ばれる、アクセスラインに連結（いくつかの場合形成）するように、マトリックス内のメモリセルのアレイを配設する。しかしながら、各メモリセルは、そのドレインによって、（本技術分野において、一般にデジットライン、例えばビットラインとして呼ばれる）データラインに直接は連結しない。代わりに、アレイのメモリセルは、ドレインに対してソースを、共通ソースとデータラインの間で共に直列に連結し、そこで特定のデータラインに共通に連結したメモリセルを、「カラム（列）」と呼ぶ。
ＮＡＮＤアレイ構造中のメモリセルは、目標となる（例えば所望の）状態にプログラム可能である。例えば、セルを、幾つかのプログラム状態のうちの１つにするために、メモリセルの電荷蓄積ノード上に電荷を配置するか、または電荷蓄積ノードから取り除くことが可能である。例えば、単一レベルセル（ＳＬＣ）は、２つの状態、例えば１または０を表すことができる。フラッシュメモリセルはまた、２つ以上の状態、例えば１１１１、０１１１、００１１、１０１１、１００１、０００１、０１０１、１１０１、１１００、０１００、００００、１０００、１０１０、００１０、０１１０および１１１０を保存することも可能である。そのようなセルは、マルチレベルセル（ＭＬＣ）と呼ぶことができる。ＭＬＣは、各セルが１つよりも多くのデジット、例えば１つよりも多いビットを表すことができるので、メモリセルの数を増加させることなしに、より高い密度のメモリの製造を許容可能である。例えば、４デジットを表すことが可能なセルは、１６のプログラムされた状態を持つことができる。
検出動作、例えば読み取りおよび／またはプログラム検証動作は、フラッシュメモリセルの状態を決定するために、検出電圧を使用する。しかしながら、読み取り阻害、プログラム阻害および／または電荷欠損、例えば電荷漏出のような、幾つかのメカニズムが、メモリセルの、電荷蓄積ノード上の蓄積された電荷、例えば閾値電圧（Ｖｔ）、の変化を引き起こしうる。蓄積された電荷中の変化の結果として、先に使用した検出電圧、例えば蓄積された電荷中の変化が起こる前に実施した検出動作の間に使用した検出電圧が、もはやメモリセルの正確な、および／または信頼できる検出を提供しない可能性がある。すなわち、すでに使用した検出電圧は、蓄積した電荷に変化が発生した後に実施される検出動作中に使用した時に、メモリセルの誤検出となりうる。例えば、先の検出電圧の利用が結果として、メモリセルが、目標状態以外の状態、例えばセルがプログラムされた状態とは異なる状態であることを決定することになりうる。
本発明の１つ以上の実施形態にしたがった、不揮発性メモリアレイの一部の略図である。 本発明の１つ以上の実施形態にしたがった、幾つかの閾値電圧分布と検出電圧の図を図解している。 本発明の１つ以上の実施形態にしたがった、幾つかの閾値電圧分布と検出電圧の図を図解している。 本発明の１つ以上の実施形態にしたがった、メモリデバイスを動作させるための方法を図解しているフローチャートである。 本発明の１つ以上の実施形態にしたがった、メモリデバイスのブロック図を図解している。
本発明には、メモリデバイスおよびシステム中のソフトデータを決定するため、および使用するための方法、デバイスおよびシステムが含まれる。１つ以上の実施形態には、メモリセルのアレイと、そのアレイに結合された制御回路が含まれる。制御回路は、メモリセルの目標状態と関連したソフトデータを決定するため、および決定したソフトデータに少なくとも部分的に基づいて、目標状態を決定するために使用される検出電圧を調整するために、幾つかの検出電圧を使用して、メモリセル上の幾つかの検出動作を実施するよう構成される。
メモリセルに関連したソフトデータは、本明細書でさらに記述されるように、閾値電圧（Ｖｔ）分布内における、このメモリセルの閾値電圧（Ｖｔ）の位置を示すことが可能で、このソフトデータは、メモリセルのプログラムされた目標状態を表している。さらに、メモリセルに関連したソフトデータは、本明細書でさらに記述するように、メモリセルのＶｔが、メモリセルのプログラムされた目標状態に対応するかどうかの可能性を示すことが可能である。一方、本明細書でさらに記述するように、検出動作によって決定されたメモリセルの状態に対応するデータは、ハードデータと呼ぶことができる。
本発明の実施形態を、メモリデバイスおよび／またはシステム中のＶｔ変化（例えばシフト）を追跡および／または補償するために使用可能である。Ｖｔ変化を追跡および／または補償することにより、正確さおよび／または信頼性の増加、例えばエラー率の減少、および／またはメモリデバイスおよび／またはシステム寿命の増加などのような利益を提供可能である。
本発明の以下の詳細な記述において、その一部を形成し、本発明の幾つかの実施形態をどのように実施しうるかが図解の方法によって示されている、付随する図が参照される。これらの実施形態は、当業者が本発明の実施形態を実施できるのに十分詳細に記述されており、他の実施形態を使用してよいこと、および工程、電気的および／または構造的変化を、本発明の範囲から逸脱することなしに実施してよいことが理解されるべきである。
本明細書で使用するところの、「幾つかの」ものは、１つ以上の（１つ又はそれよりも多くの）ものを意味することができる。例えば、幾つかのメモリデバイスは、１つ以上のメモリデバイスを意味することができる。さらに、とりわけ図中の参照数字に関して、本明細書で使用するところの指示子「Ｎ」および「Ｍ」は、そのように指定された特定の特徴の数が、本発明の幾つかの実施形態に含まれうることを示す。
本明細書の図は、最初の１つ又は複数の桁が図番に相当し、残りの桁が、図中の要素を識別する、というナンバリング慣習に従う。異なる図間の同様の要素は、同様の桁の利用によって識別されてよい。例えば、１００は図１中の要素「００」を参照してよく、同様の要素は、図５中の５００として参照されうる。理解されるように、本明細書の種々の実施形態中で示された要素を、幾つかの本開示のさらなる実施形態を提供するように、追加、交換および／または削除可能である。さらに、理解されるように、図中で提供された要素の割合および相対スケールは、本発明の実施形態を図解する目的であり、限定の意味に取られるべきでない。
図１は、本発明の１つ以上の実施形態にしたがった、不揮発性メモリアレイ１００の一部の略図である。図１の実施形態は、ＮＡＮＤ構造の不揮発性メモリアレイを図解している。しかしながら、本明細書で記述した実施形態は、本実施例に制限されない。図１で示したように、メモリアレイ１００には、アクセスライン、例えばワードライン１０５−１、．．、１０５−Ｎと、それに交差するデータライン、例えばローカルビットライン１０７−１、１０７−２、１０７−３、．．、１０７−Ｍが含まれる。デジタル環境におけるアドレス化の簡便化のために、ワードライン１０５−１、．．、１０５−Ｎの数と、ローカルビットライン１０７−１、１０７−２、１０７−３、．．、１０７−Ｍの数は、２の累乗、例えば４，０９６ビットライン×２５６ワードラインでありうる。
メモリアレイ１００には、ＮＡＮＤストリング１０９−１、１０９−２、１０９−３、．．、１０９−Ｍが含まれる。各ＮＡＮＤストリングには、それぞれのワードライン１０５−１、．．１０５−Ｎにそれぞれ通信可能に連結する、不揮発性メモリセル１１１−１、．．１１１−Ｎが含まれる。各ＮＡＮＤストリング（およびそれを構成するメモリセル）はまた、ローカルビットライン１０７−１、１０７−２、１０７−３、．．、１０７−Ｍと関連する。各ＮＡＮＤストリング１０９−１、１０９−２、１０９−３、．．１０９−Ｍの不揮発性メモリセル１１１−１、．．、１１１−Ｎは、ソース選択ゲート（ＳＧＳ）、例えば電界効果トランジスタ（ＦＥＴ）１１３と、ドレイン選択ゲート（ＳＧＤ）、例えばＦＥＴ１１９間で、直列にソースをドレインに連結する。各ソース選択ゲート１１３は、それぞれのＮＡＮＤストリングを、ソース選択ライン１１７上のシグナルに応答して共通ソース１２３に選択的に連結するように構成され、一方で各ドレイン選択ゲート１１９は、それぞれのＮＡＮＤストリングを、ドレイン選択ライン１１５上のシグナルに応答してそれぞれのビットラインに選択的に連結するように構成される。
図１にて図解した実施形態にて示すように、ソース選択ゲート１１３のソースは、共通ソースライン１２３に連結する。ソース選択ゲート１１３のドレインは、それに対応するＮＡＮＤストリング１０９−１のメモリセル１１１−１のソースに連結する。ドレイン選択ゲート１１９のドレインは、ドレインコンタクト１２１−１にて、それに対応するＮＡＮＤストリング１０９−１のビットライン１０７−１に連結する。ドレイン選択ゲート１１９のソースは、それに対応するＮＡＮＤストリング１０９−１の最後のメモリセル１１１−Ｎ、例えばフローティングゲートトランジスタ、のドレインに連結する。
１つ以上の実施形態において、不揮発性メモリセル１１１−１、．．１１１−Ｎの構造には、ソース、ドレイン、フローティングゲート、または他の電荷蓄積ノード、および制御ゲートが含まれる。不揮発性メモリセル１１１−１、．．１１１−Ｎは、それぞれワードライン１０５−１、．．１０５−Ｎに連結したそれらの制御ゲートを持つ。不揮発性メモリセル１１１−１、．．１１１−Ｎの「カラム（列）」は、ＮＡＮＤストリング１０９−１、１０９−２、１０９−３、．．１０９−Ｍを作り上げ、それぞれ与えられたローカルビットライン１０７−１、１０７−２、１０７−３、．．１０７−Ｍに連結する。不揮発性メモリセルの「ロウ（行）」は、与えられたワードライン１０５−１、．．、１０５−Ｎに共通に結合したメモリセルである。語句「カラム」および「ロウ」は、不揮発性メモリセルの、特定の直線方向、例えば垂直および／または水平方向を暗示することを意味しない。ＮＯＲアレイ構造は、メモリセルのストリングが、選択ゲート間に並列に連結することを除いて、同様に配置される。
当業者が理解するように、選択されたワードライン、例えば１０５−１、．．１０５−Ｎに連結したセルのサブセットを一群として一緒に、プログラム、および／または検出、例えば読み取ることが可能である。プログラミング動作、例えば書き込み動作には、目標とする（例えば所望の）プログラム状態に対応する所望のプログラム電圧レベルまで、選択されたアクセスラインに連結した選択されたセルの閾値電圧（Ｖｔ）を増加させるために、幾つかのプログラムパルス、例えば１６Ｖ〜２０Ｖを、選択されたワードラインに印加することが含まれてよい。
読み取りまたはプログラム検証動作のような、検出動作には、選択されたセルの状態を決定するために、選択されたセルに連結したビットラインの電圧および／または電流変化を検出することが含まれうる。検出動作は、選択されたメモリセルと関連したソースライン（例えばソースライン１２３）に提供された電圧（例えばバイアス電圧）を超える電圧（例えばバイアス電圧）を、選択されたメモリセルと関連したビットライン（例えばビットライン１０７−１）に提供することを含みうる。あるいは、検出動作には、ビットライン１０７−１をプリチャージした後の、選択されたセルが導通し始めるときの放電と、この放電の検出とが含まれうる。
選択されたセルの状態を検出することには、ストリングの非選択セルに結合したワードラインに、非選択セルを、この非選択セルの閾値電圧には依存しない導電状態にするのに十分な幾つかの電圧（例えば読み取りパス電圧）を提供しながら、幾つかの検出電圧（例えば読み取り電圧）を、選択されたワードラインに提供することが含まれうる。読み取り中および／または検証中の選択されたセルに対応するビットラインを検出し、選択されたワードラインに印加された特定の検出電圧に応答して、選択されたセルが導通するかどうかを決定することが可能である。例えば、選択されたセルの状態は、ビットライン電流が、特定の状態と関連した特定の基準電流に達するときのワードライン電圧、によって決定可能である。
当業者が理解するように、ＮＡＮＤストリング中の選択されたメモリセルに対して実施される検出動作では、ストリングの非選択メモリセルは、導電状態となるようにバイアスされる。そのような検出動作において、選択されたセルの状態は、このストリングに対応するビットライン上で検出された電流および／または電圧に基づいて決定可能である。例えば、選択されたセルの状態は、ビットライン電流が、特定の量だけ変化するかどうか、または所与の時間で特定のレベルに達するかどうかに基づいて決定可能である。
選択されたセルが導電状態である場合、ストリングの一端でのソースラインコンタクトと、ストリングの他端でのビットラインコンタクトとの間に電流が流れる。そのように、選択されたセルを検出することに関連した電流は、ストリング中の他のセルの各々、セルスタック間の拡散領域、および選択トランジスタを介して運ばれる。
図２は、本発明の１つ以上の実施形態にしたがった、幾つかの閾値電圧分布と検出電圧の図２０１を図解している。図２で示した例は、例えば、図１に関して先に記述したメモリセル１１１−１、．．、１１１−Ｎを表し得る。図２にて示した例は、２ビット（例えば４つの状態）のメモリセルを表している。しかしながら、本発明の実施形態は、当業者によって理解されるように、２ビットメモリセルの本実施例に限定はされない。
図２で示したように、閾値電圧（Ｖｔ）分布２２５−０、２２５−１、２２５−２および２２５−３は、メモリセルがプログラムされ得る４つの状態（例えばそれぞれＬ０、Ｌ１、Ｌ２およびＬ３）を表している。図２で図解した実施例において、Ｖｔ分布２２５−３は、最も大きな大きさを持つＶｔを含む範囲であるので、セルがプログラムされ得る最大Ｖｔ（例えば「Ｖｔｍａｘ」）と呼ぶことができる。動作において、選択されたブロック内のメモリセルは、プログラムされる前に、Ｖｔ分布２２５−０内のＶｔレベルを持つように、一緒に消去可能である。そのように、分布２２５−０は、消去状態と呼ぶことが可能であり、特定の記憶データ状態（目標状態Ｌ０）、例えばバイナリ「１１」のような記憶データを表すことができる。目標状態Ｌ１は、データ０１に相当可能であり、目標状態Ｌ２はデータ００に相当可能であり、目標状態Ｌ３はデータ１０に相当可能である。
Ｖｔ分布２２５−０、２２５−１、２２５−２および２２５−３は、対応する目標状態にプログラムされた幾つかのメモリセルを表すことができ、ここで、Ｖｔ分布曲線の高さが、概して、Ｖｔ分布内の特定の電圧にプログラムされたセルの数を示す。Ｖｔ分布曲線の幅２２７は、特定の目標状態を表す電圧の範囲を示し、例えばＬ２に対するＶｔ分布曲線２２５−２の幅は、データ００に対応する電圧の範囲を表す。
幾つかの検出電圧を図２で図解している。そのような検出電圧は、数ある中で、プログラム検証電圧および／または読み取り電圧を含みうる。例えば、プログラム検証電圧ＰＶ１、ＰＶ２およびＰＶ３、ならびに読み取り電圧Ｒ１、Ｒ２およびＲ３を図解している。プログラム検証動作は、メモリセルがさらなるプログラミングパルス（例えばセルを「オーバープログラミング」するパルス）を受け取るのを防止する手助けをするよう、メモリセルが所望のＶｔ範囲内にプログラムされたかどうかを決定する手助けをするために、１つ以上のプログラミングパルス後に実施可能である。例えば、Ｌ１目標状態にプログラムされるべきメモリセルは、電圧ＰＶ１を用いてプログラム検証されうる。同様に、プログラム検証電圧ＰＶ２を、Ｌ２にプログラムされるべきセルとともに使用可能であり、ＰＶ３はＬ３にプログラムされるべきセルとともに使用可能である。
図２で図解した実施例において、電圧レベルＲ１、Ｒ２およびＲ３は、検出動作中、状態Ｌ０、Ｌ１、Ｌ２およびＬ３間を区別するために使用可能な検出電圧（例えば読み取り電圧）を表す。ＮＡＮＤストリング中の選択されたメモリセル上で実施した検出動作において、ストリングの非選択メモリセルを、導通状態となるように、パス電圧「Ｖｐａｓｓ」２２９でバイアス可能である。図２にて図解したように、Ｖｐａｓｓ２２９は、Ｖｔｍａｘよりも大きな大きさを持ちうる。ストリング内のすべてのセルが導通状態である場合、ストリングの一端にあるソースラインコンタクトと、ストリングの他端にあるドレインラインコンタクトとの間に電流が流れうる。そのように、選択されたセルが、例えば（選択されたワードラインを介して）セルの制御ゲートに印加された特定の読み取り電圧に応答して、選択されたセルが導通を開始した時に、特定のストリングに対応するビットライン上で検出された電流および／または電圧に基づいて、選択されたセルの状態を決定可能である。例えば、選択されたセル中に記憶されたデータの論理値は、ビットライン電流が、特定の量だけ変化するか、または所与の時間内で特定のレベルに達するかどうか、に基づいて決定可能である。当業者によって理解されるように、他のタイプの検出動作も可能である。
メモリセルのＶｔは、幾つかのメカニズムにより、時間を経て変化（例えばシフト）し得る。例えば、メモリセルの電荷蓄積ノード（例えばフローティングゲート）が、徐々に電荷を欠損しうる。すなわち、電荷は、電荷蓄積ノードから漏出しうる。そのような電荷欠損は、セルのＶｔの変化（例えば減少）を引き起こしうる。さらに、メモリセルが、時間を経て、プログラミングおよび／または検出動作を受けるので、プログラム阻害および／または読み取り阻害メカニズムが、セルのＶｔの変化（例えば増加）を引き起こしうる。当業者が理解するように、他のメカニズムも、時間を経てメモリセルのＶｔの変化を引き起こし得る。
いくつかの例において、そのようなＶｔの変化は、メモリセルの状態を変更し得る。例えば、メモリセルが、目標状態Ｌ２、例えばデータ００にプログラムされた場合、電荷欠損が、メモリセルのＶｔを、Ｒ２未満のレベルまで、またはおそらく状態Ｌ１、例えばデータ０１に相当するＶｔ２２５−１内のレベルまでの減少を引き起こしうる。
したがって、そのようなＶｔ変化は結果として、図２で図解した検出電圧、例えば読み取り電圧Ｒ１、Ｒ２およびＲ３、および／またはプログラム検証電圧ＰＶ１、ＰＶ２およびＰＶ３を用いたメモリセル上で実施した検出動作中に誤データが検出されることとなりうる。例えば、図２にて図解した検出電圧を用いた検出動作を実施することによって、結果として、メモリセルが、そのプログラムした目標状態以外の状態を表すと決定するかもしれない。例えば、目標状態Ｌ２にプログラムされ、電荷欠損を受けたメモリセル上で実施した検出動作が、読み取り電圧Ｒ２が検出動作にて使用される場合に、セルが状態Ｌ１を表すと決定するかもしれない。すなわち、読み取り電圧Ｒ２を用いることで、結果として、データ００を記憶するようにプログラムされたセルが、データ０１を記憶しているとして誤検出されるかもしれない。
そのように、Ｖｔ変化が発生する前に実施した検出動作中に使用した検出電圧、例えば、図２にて図解した読み取りおよび／またはプログラム検証電圧は、Ｖｔ変化（例えば電荷欠損）を受けたメモリセルの正確な、および／または信頼性のある検出をもはや提供しない可能性がある。しかしながら、例えば図２で図解したようなもの以外の検出電圧へ、検出電圧を調整すること（例えば変更すること）が、そのようなＶｔ変化を追跡および／または補償してよく、それによって、本明細書でさらに記述するように、Ｖｔ変化を受けたメモリセルの正確な、および／または信頼性のある検出が提供される。
図３は、本発明の１つ以上の実施形態にしたがった、閾値電圧（Ｖｔ）分布３２５−１および３２５−２、および検出電圧Ｓ０、Ｓ１、Ｓ２、Ｓ３およびＳ４の図３０１を図解している。図３で示した実施例は、例えば電荷欠損、プログラム阻害および／または読み取り阻害のようなメカニズムによる、Ｖｔ変化（例えばシフト）を受けたメモリセルを表すことが可能である。Ｖｔ分布３２５−１および３２５−２は、図２に関連して先に記述した、それぞれＶｔ分布２２５−１および２２５−２に対応し得るものであって、Ｖｔ分布２２５−１および２２５−２によって表されたメモリセルがＶｔ変化を受けた後のものである。さらに、単純化のために図３で示していないけれども、図３０１は、図２に関連して先に記述されたＶｔ分布２２５−０および／または２２５−３に対応するさらなるＶｔ分布であって、Ｖｔ分布２２５−０および／または２２５−３によって表されたメモリセルがＶｔ変化を受けた後のものである。
図３で示すように、Ｖｔ分布３２５−１と３２５−２は、例えばそこで表されたメモリセルのＶｔシフトのために、図２で示したＶｔ分布２２５−１および２２５−２に対してシフトしている。例えば、図３で示したように、Ｖｔ分布３２５−１と３２５−２の一部分が重なる。したがって、Ｖｔ変化が起こる前に使用した検出電圧、例えば図２で図解した検出電圧は、本明細書で先に記述したような、メモリセルの正確な、および／または信頼性のある検出をもはや提供しない可能性がある。例えば、目標状態Ｌ２にプログラムされたメモリセルは、状態Ｌ１であると検出されるかもしれない。
しかしながら、検出電圧を、異なる検出電圧に、例えば図２で図解したようなもの以外の検出電圧に調整することが、Ｖｔ変化を追跡し、および／または補償するために使用可能であり、それによってメモリセルの正確な、および／または信頼性のある検出が提供される。例えば、図３にて図解された実施形態において、１つ以上の検出電圧を検出電圧Ｓ２に調整することによって、メモリセルの正確な、および／または信頼性のある検出が提供され得る。すなわち、検出電圧Ｓ２を用いる検出動作が、図２にて図解した検出電圧を用いる検出動作よりも、少ない誤データを検出し得る。例えば、検出電圧Ｓ２は、最も少ない量の誤データを検出する検出電圧であり得る。メモリセルの正確な、および／または信頼性のある検出を提供する検出電圧、例えば最も少ない量の誤データを検出する検出電圧を、メモリセルに関連したソフトデータに少なくとも部分的に基づいて決定可能である。すなわち、検出電圧の調整は、さらに本明細書で記述するように、メモリセルに関連したソフトデータに少なくとも部分的に基づき得る。
図３で示したように、Ｖｔ分布３２５−１および３２５−２によって表されるメモリセルは、それと関連したハードデータおよびソフトデータの両方を持つ。ハードデータは、検出動作によって決定される、メモリセルの状態に対応するデータである。例えば、図３で図解した実施形態において、ハードデータ０１は、状態Ｌ１であると決定されたメモリセルと関連し、ハードデータ００は、状態Ｌ２であると決定されたメモリセルと関連する。ハードデータは、メモリセルのプログラムされた目標状態に対応し得る。
メモリセルと関連したソフトデータは、メモリセルのプログラムされた目標状態を表すＶｔ分布内の、メモリセルのＶｔの位置を示すことが可能である。例えば、図３で図解した実施形態において、ソフトデータ１１１は、メモリセルのＶｔが、メモリセルのプログラムされた目標状態を表すＶｔ分布内の、検出電圧Ｓ０よりも大きな電圧のところに位置していることを示す。すなわち、メモリセルが目標状態Ｌ１にプログラムされていた場合、ソフトデータ１１１は、メモリセルのＶｔが、Ｖｔ分布３２５−１の縁の方に位置していることを示し、また、メモリセルが目標状態Ｌ２にプログラムされていた場合、ソフトデータ１１１は、メモリセルのＶｔが、Ｖｔ分布３２５−２の中間の方に位置していることを示す。さらに、メモリセルが目標状態Ｌ１にプログラムされていた場合、ソフトデータ０１０は、メモリセルのＶｔが、検出電圧Ｓ４より小さな電圧のところに、例えばＶｔ分布３２５−１の中間の方に位置していることを示し、また、メモリセルが目標状態Ｌ２にプログラムされていた場合、ソフトデータ０１０は、Ｖｔ分布３２５−２の縁の方に位置していることを示す。さらにソフトデータ１１０は、メモリセルのＶｔが、検出電圧Ｓ０とＳ１の間に位置していることを示し、ソフトデータ１０１は、メモリセルのＶｔが、検出電圧Ｓ１とＳ２との間に位置していることを示し、ソフトデータ１００は、メモリセルのＶｔが検出電圧Ｓ２とＳ３との間に位置していることを示し、ソフトデータ０１１は、メモリセルのＶｔが検出電圧Ｓ３とＳ４の間に位置していることを示す。
メモリセルに関連するソフトデータはまた、メモリセルのＶｔが、メモリセルのプログラムされた目標状態に対応しているかどうかの可能性を示すことが可能である。例えば、図３にて図解した実施形態において、ソフトデータ１１１は、メモリセルのＶｔが、目標状態Ｌ２に対応している強い可能性を示し、ソフトデータ１１０は、メモリセルのＶｔが、目標状態Ｌ２に対応している中間の可能性、例えば強い可能性より小さな可能性、を示し、ソフトデータ１０１は、メモリセルＶｔが、目標状態Ｌ２に対応している弱い可能性、例えば中間の可能性よりも小さな可能性を示す。さらに、ソフトデータ０１０は、メモリセルのＶｔが目標状態Ｌ１に対応している強い可能性を示し、ソフトデータ０１１が、メモリセルのＶｔが目標状態Ｌ１に対応している中間の可能性を示し、ソフトデータ１００が、メモリセルのＶｔが目標状態Ｌ１に対応している弱い可能性を示す。
したがって、特定のハードデータに関連したメモリセルのすべてが、それと関連した同一のソフトデータを持たなくてもよい。例えば、ハードデータ０１と関連した第一メモリセルは、それと関連したソフトデータ０１０を持っていてもよく、一方で、ハードデータ０１と関連した第二メモリセルは、それと関連したソフトデータ０１１を持っていてもよい。さらに、特定のソフトデータに関連したメモリセルのすべてが、それに関連した同一のハードデータを持たなくてよい。例えば、ソフトデータ１１０に関連した第一メモリセルが、それに関連したハードデータ０１を持っていてもよく、一方で、ソフトデータ１１０と関連した第二メモリセルが、それに関連したハードデータ００を持っていてもよい。
本発明の実施形態は、図３で示した検出電圧および／またはソフトデータ領域に限定されない。例えば、より多くの数の検出電圧および／またはより多くの数のソフトデータ領域が、Ｖｔ分布内のより正確なＶｔ位置を示すように、および／または、目標状態にＶｔが対応するかどうかのより正確な可能性を示すために、使用可能である。しかしながら、単純化のために、５つの検出電圧と、６つのソフトデータの領域が図３で図解されている。さらに、検出電圧が、特定の（例えば同一の）電圧量で離間されるものとして図３に示されているけれども、本発明の実施様態はこれに限定されず、例えば検出電圧は、異なる電圧量で離間されてもよい。
図４は、本発明の１つ以上の実施形態にしたがった、メモリデバイスを動作させるための方法４００を図解しているフローチャートである。メモリデバイスは、例えば、図５に関連して記述されたメモリデバイス５０２であってよい。さらに、メモリデバイスには、図１と関連して先に記述したメモリアレイ１００のような、１つ以上のメモリアレイが含まれてよい。
ステップ４３２にて、幾つかのメモリセルに関連したハードデータを検出する（例えば読み取る）ために、検出（例えば読み取り）電圧を使用して検出（例えば読み取り）動作を実施する。読み取り電圧は、例えば、図２に関連して先に記述した読み取り電圧Ｒ２でありうる。メモリセルは、例えば、図１に関連して先に記述した、メモリセル１１１−１、．．、１１１−Ｎでありうる。ハードデータは、例えば、図３に関連して先に記述したハードデータと同様なハードデータであってよい。
ステップ４３４にて、ハードデータが訂正可能であるかどうかの決定がなされる。ハードデータが訂正可能であるかどうか決定することには、例えば、ハードデータに対してエラー訂正動作を実施することが含まれる。エラー訂正動作が失敗した場合、ハードデータは訂正可能ではない。
ハードデータが訂正可能ではない場合、メモリセルは、本明細書で先に記述したように、閾値電圧（Ｖｔ）変化（例えばＶｔシフト）を受けているかもしれない。しかしながら、ハードデータを読み取るために使用される読み取り電圧を、異なる電圧へ調整すること（例えば変化させること）により、本明細書で先に記述したように、Ｖｔ変化を追跡し、および／または補償することが可能である。この異なる電圧（例えばハードデータを読み取るために使用される読み取り電圧が調整されるべき電圧）は、ソフトデータを用いて決定可能である。
例えば、ハードデータが訂正可能ではない場合、ステップ４３６にて、１つ以上のさらなる読み取り動作を、１つ以上のさらなる読み取り電圧を用いて実施し、メモリセルと関連したソフトデータを読み取る。さらなる読み取り電圧は、例えば、図３に関連して先に記述した、検出（例えば読み取り）電圧Ｓ０、Ｓ１、Ｓ２、Ｓ３および／またはＳ４であってよく、ソフトデータは、例えば図３に関連して先に記述したソフトデータと同様なソフトデータでありうる。ハードデータを読み取るために使用される読み取り電圧が調整されるべきである電圧を決定するために、ステップ４３８にてソフトデータを使用する。読み取り電圧が調整されるべきである電圧を決定するために、ソフトデータを用いる例を、図４に関連してさらに記述する。
従来のアプローチは、ハードデータを読み取るために使用される読み取り電圧が調整されるべき電圧を決定するために、ソフトデータを使用することはない。すなわち、従来のアプローチは、Ｖｔ変化を追跡し、および／または補償するために、ソフトデータを使用しない。例えば、従来のアプローチにおいて、ハードデータが訂正可能ではないと決定された場合、ハードデータを読み取るために、第二読み取り電圧を用いて第二読み取り動作を実施する。第二読み取り電圧を用いて読み取られたハードデータが、訂正可能であると決定された場合、読み取り電圧が、第二読み取り電圧に調整される。第二読み取り電圧を用いて読み取られたハードデータが、訂正可能でないと決定された場合、ハードデータを読み取るために、第三読み取り電圧を用いて第三読み取り動作を実施してよく、工程が、訂正可能でないハードデータが読み取られない読み取り電圧が見つかるまで繰り返されてよく、読み取り電圧は、この見つかった電圧に調整される。
しかしながら、本明細書で先に記述したように、ソフトデータが、Ｖｔ分布内のＶｔの位置、および／またはＶｔが目標状態に対応するかどうかの可能性を示すことが可能であるので、ソフトデータを使用することで、ソフトデータを使用しない従来のアプローチよりも、より正確に、より信頼でき、および／またはより精密に、Ｖｔ変化を追跡し、および／または補償することが可能である。例えば、従来のアプローチを使用して調整された調整読み取り電圧を用いてハードデータが読み取られる場合よりも、ソフトデータに基づいて調整された調整読み取り電圧を用いてハードデータが読み取られる場合の方が、読み取り動作中に読み取られたハードデータのうちのより多くのビットを訂正可能でありうる。さらに、ソフトデータに基づいて調整された調整読み取り電圧を用いて読み取られたハードデータは、従来のアプローチを用いて調整した調整読み取り電圧を用いて読み取られたハードデータよりも、より長い時間、例えばより多くの数のプログラムおよび消去サイクルの間、訂正可能であり得る。すなわち、調整読み取り電圧が従来のアプローチを用いて調整された場合よりも、ソフトデータに基づいて調整読み取り電圧が調整された場合の方が、さらなるＶｔシフトによって調整電圧が再び調整される必要があるまで、より長い時間、例えばより多くの数のプログラムおよび消去サイクルが、経過し得る。
図５は、本発明の１つ以上にしたがった、メモリデバイス５０２のブロック図を図解している。図５で示したように、メモリデバイス５０２は、メモリアレイ５００を含む。メモリアレイ５００は例えば、図１に関連して先に記述したメモリアレイ１００でありうる。１つのメモリアレイを図５で示しているけれども、本発明の実施形態は、そのように限定はされず、例えばメモリデバイス５０２は１つ以上のメモリアレイを含んでよい。
メモリデバイス５０２はまた、図５で示したように、メモリアレイ５００に連結した制御回路５４０も含む。制御回路５４０は、エラー訂正要素５４２を含む。エラー訂正要素５４２は、例えばエラー訂正コードデコーダーであってよい。しかしながら、実施形態は、特定の型のエラー訂正要素に限定されない。
制御回路５４０は、メモリセルの目標状態を決定するために使用した検出電圧（例えば読み取り電圧）を調整することによって、メモリアレイ５００中のメモリセル内の閾値電圧（Ｖｔ）変化（例えばＶｔシフト）を追跡し、および／または補償するよう構成されうる。検出電圧の調整は、目標状態と関連したソフトデータに少なくとも部分的に基づくことが可能である。すなわち、目標状態と関連したソフトデータを、検出電圧が調整されるべきである電圧を決定するために使用可能である。
例えば、制御回路５４０は、メモリセルの目標状態に関連したソフトデータを決定するために、幾つかの検出電圧を用いて、メモリアレイ５００中のメモリセルに対して幾つかの検出動作を実施するよう構成可能である。各検出動作は、異なる検出電圧を用いて実施可能である。制御回路５４０は、決定されたソフトデータに少なくとも部分的に基づいて、目標状態を決定するために使用する検出電圧を調整するよう構成可能である。
ソフトデータを決定するために使用される上記幾つかの検出電圧は、例えば、図３に関連して先に記述した検出電圧Ｓ０、Ｓ１、Ｓ２、Ｓ３および／またはＳ４でありうる。ソフトデータは、例えば、図３と関連して先に記述したソフトデータでありうる。目標状態は、例えば、図２および３に関連して先に記述した、目標状態Ｌ１または目標状態Ｌ２でありうる。調整されるべき検出電圧は例えば、図２と関連してすでに記述した、読み取り電圧Ｒ２でありうる。しかしながら、実施形態は、特定の検出電圧、ソフトデータ、または目標状態に限定されない。
制御回路５４０は、調整した検出電圧を用いて、メモリアレイ５００中のメモリセルの状態を決定するよう構成可能である。例えば、制御回路５４０は、メモリセルの状態を検出するために、調整した検出電圧を用いて、メモリアレイ５００中のメモリセルに対し検出動作を実施するよう構成可能である。
制御回路５４０は、決定したソフトデータを記憶するよう構成可能である。例えば、制御回路５４０には、例えば決定したソフトデータを記憶するメモリ（例えばＤＲＡＭまたはＳＤＲＡＭ）（図５では示していない）が含まれうる。このメモリはもっぱらソフトデータを記憶するために使用可能であり、またはこのメモリは、ソフトデータとともに、さらなるデータを記憶可能である。メモリには、例えば決定したソフトデータを記憶するために、少なくとも４ページのメモリセルが含まれうる。さらに、ソフトデータを記憶するために使用されるメモリの量は、ソフトデータを決定するために実施する検出動作の回数に依存してよい。例えば、決定したソフトデータを記憶するために使用されるビットの数は、
によって得られ、式中Ｘはソフトデータを決定するために実施した検出動作の数である。それに続き、例えばさらに、目標状態を決定するために使用される検出電圧の調整は、記憶されたソフトデータに少なくとも部分的に基づいて調整可能である。すなわち、目標状態を決定するために使用される検出電圧は、制御回路５４０中に記憶された先に決定されたソフトデータに少なくとも部分的に基づいて調整可能である。
制御回路５４０は、例えば、メモリアレイ５００内のメモリセルの決定された（例えば検出された）状態と関連したデータに対し、エラー訂正要素５４２によって実施されたエラー訂正動作が失敗したことに応答して、ソフトデータを決定するための幾つかの検出動作を自動的に実施するよう構成可能である。エラー訂正動作の失敗は、例えば、本明細書で先に記述したように、メモリアレイ５００中のメモリセルのＶｔシフトによって引き起こされうる。制御回路５４０はまた、そのようなエラー訂正動作の失敗の前に、ソフトデータを決定するために、幾つかの検出動作を実施するよう構成可能でもある。エラー訂正動作失敗の前に実施した検出動作によって決定したソフトデータを、本明細書で先に記述したように、制御回路５４０によって記憶可能である。続くエラー訂正動作失敗に応答して、制御回路５４０は、記憶されたソフトデータに少なくとも部分的に基づいて、目標状態を決定するために使用される検出電圧を調整するよう構成可能である。すなわち、目標状態を決定するために使用される検出電圧は、エラー訂正動作の前に決定されて制御回路５４０内に記憶されたソフトデータに少なくとも部分的に基づいて調整可能である。
ソフトデータを決定するために使用される幾つかの検出電圧は、特定の（例えば同一の）電圧量だけ離間され得る。あるいは、ソフトデータを決定するために使用される幾つかの検出電圧は、異なる電圧量で離間されることが可能である。検出電圧間の電圧間隔が、決定されるソフトデータの正確さに影響を与えうる。例えば、検出電圧間の電圧間隔が少なければ少ないほど、決定されるソフトデータの正確さが増す。
ソフトデータを決定するために実施される検出動作の数、および／またはソフトデータを決定するために使用される検出電圧の数は、例えば少なくとも４個である。そのような実施形態において、ソフトデータ（例えばソフトデータの各領域）には、少なくとも２ビットのデータが含まれうる。さらに、ソフトデータを決定するために実施される検出動作の数、および／またはソフトデータを決定するために使用される検出電圧の数は、例えば少なくとも８個でありうる。そのような実施形態において、ソフトデータ（例えばソフトデータの各領域）は、少なくとも３ビットのデータを含みうる。しかしながら、本発明の実施形態は、特定の数の検出動作または検出電圧に限定されない。
１つ以上の実施形態において、エラー訂正要素５４２は、幾つかの検出動作によって決定されたソフトデータに対し、エラー訂正動作を実施するよう構成可能である。例えば、エラー訂正要素５４２は、ソフトデータに対し、低密度パリティチェック（ＬＤＰＣ）、トレリス符号化変調（ＴＣＭ）、またはソフトリードソロモン（ＲＳ）アルゴリズムのようなエラー訂正アルゴリズムを実行するよう構成可能である。しかしながら、実施形態は、特定のタイプのエラー訂正アルゴリズムに限定されない。
制御回路５４０は、ソフトデータに対して実施したエラー訂正動作の結果に少なくとも部分的に基づいて、メモリアレイ５００内のメモリセルの目標状態を決定するために使用される検出電圧を調整するよう構成可能である。すなわち、制御回路５４０は、検出電圧の調整されるべきである電圧を決定するために、ソフトデータを使用するよう構成可能である。例えば、エラー訂正動作は、どの検出動作がそれに関連した最も低い量のエラーを持つかを決定することが可能であり、制御回路５４０は、それに関連した上記最も低い量のエラーを持つと決定された検出動作を実施するために使用された検出電圧に、メモリセルの目標状態を決定するために使用される検出電圧を調整可能である。
１つ以上の実施形態において、制御回路５４０は、メモリセルの目標状態に関連したソフトデータを決定するために、第一検出電圧を用いて、メモリアレイ５００内のメモリセルに対し、第一検出動作を実施するよう構成可能である。エラー訂正要素５４２は、決定したソフトデータに対し、エラー訂正動作を実施可能である。エラー訂正動作が結果として失敗とならなかった場合、制御回路５４０が、目標状態を決定するために使用される検出電圧を、第一検出電圧に調整するよう構成可能である。エラー訂正動作が結果として失敗になった場合、制御回路５４０は、メモリセルの目標状態と関連したさらなるソフトデータを決定するために、第二検出電圧（例えば第一検出電圧とは異なる検出電圧）を用いて、メモリセルに対し第二検出動作を実施するよう構成可能である。エラー訂正要素５４２は、決定したさらなるソフトデータに対し、さらなるエラー訂正動作を実施可能である。さらなるエラー訂正動作が結果として失敗にならなかった場合、制御回路５４０は、目標状態を決定するために使用される検出電圧を、第二検出電圧に調整するよう構成可能である。さらなるエラー訂正動作が結果として失敗となった場合、制御回路５４０は、エラー訂正動作が結果として失敗とならないようになるまで、さらなる検出電圧を用いて本工程を繰り返すように構成可能であり、目標状態を決定するために使用される検出電圧を、それに基づいて調整する。
第二検出電圧は、第一検出電圧より低い電圧でありうる。第二検出電圧として、より低い電圧を用いることで、例えば電荷欠損による、メモリアレイ５００内のメモリセルにおけるＶｔ変化を追跡し、および／または補償可能である。あるいは、第二検出電圧は、第一検出電圧より高い電圧でありうる。第二検出電圧として、より高い電圧を用いることで、読み取り阻害および／またはプログラム阻害のメカニズムによる、メモリセルにおけるＶｔ変化を追跡し、および／または補償可能である。
図５で図解した実施形態には、本発明の開示を不明確にしないように図解されない、さらなる回路が含まれてよい。例えば、メモリデバイス５０２には、Ｉ／Ｏ回路を通したＩ／Ｏコネクタ上で提供されるアドレスシグナルをラッチするためのアドレス回路が含まれうる。アドレスシグナルは、メモリアレイ５００にアクセスするために、ロウデコーダーとカラムデコーダーによって受領およびデコードされうる。アドレス入力コネクタの数が、メモリデバイス５０２および／またはメモリアレイ５００の密度および構造に依存可能であることが、当業者によって理解される。
結論
本開示には、メモリデバイスおよびシステム内のソフトデータの決定および利用のための、方法、デバイスおよびシステムが含まれる。１つ以上の実施形態は、メモリセルのアレイと、アレイに連結した制御回路を含む。制御回路が、メモリセルの目標状態と関連したソフトデータを決定するために、幾つかの検出電圧を用いて、メモリセル上で幾つかの検出動作を実施するよう、および決定したソフトデータに少なくとも部分的に基づいて、目標状態を決定するために使用される検出電圧を調整するよう構成される。
特定の実施形態が本明細書で図解および記述されるが、当業者は、同一の結果を達成するために計算された配設を、示された特定の実施形態に対して置換可能であることを理解するであろう。本開示は、本発明の幾つかの実施形態の適合または変更をカバーする意図がある。上記記述は、例示様式で作成されており、限定様式ではないことが理解されるべきである。上記実施形態の組み合わせ、特に本明細書で記述されていない他の実施形態が、上記記述を確認した際に、当業者に理解される。本発明の幾つかの実施形態の範囲には、上記構造および方法を使用する他の適用が含まれる。したがって、本発明の幾つかの実施形態の範囲は、付随する請求項が表題をつけられる均等物の完全な範囲に沿って、そのような請求項を参照して決定されるべきである。
前述の発明を実施するための形態において、いくつかの特徴が、本開示を簡素化する目的のために、単一の実施形態内で一緒にグループ化される。開示物の本方法は、本開示の開示された実施形態が、各請求項ではっきりと引用されるものよりも、より特徴を使用すべきであることの意図を反映していると解釈されるべきでない。むしろ、以下の請求項が反映するので、本発明主題は、単一の開示された実施形態のすべての特徴たらずで横たわる。したがって、以下の請求項は、各請求項が、別の実施形態としてそれ自身上に立脚して、発明を実施するための形態内にここで組み込まれている。

Claims (10)

  1. メモリデバイスであって、
    メモリセルのアレイと、
    前記アレイに結合された制御回路と、
    を含み、
    前記制御回路は、
    第一検出電圧を用いて前記メモリセルに対し第一検出動作を実施して、前記メモリセルに関連した閾値電圧が目標状態に対応するかどうかの可能性を示す第一ソフトデータを決定し、
    前記第一ソフトデータに対して実施されたエラー訂正動作が結果として失敗とならない場合に、前記目標状態を決定するために用いられる検出電圧を前記第一検出電圧に変更するように構成されている、メモリデバイス。
  2. 前記制御回路は、
    前記第一ソフトデータに対して実施された前記エラー訂正動作が結果として失敗となる場合、前記第一検出電圧とは異なる第二検出電圧を用いて前記メモリセルに対し第二検出動作を実施して、第二ソフトデータを決定し、
    前記第二ソフトデータに対して実施されたエラー訂正動作が結果として失敗とならない場合、前記目標状態を決定するために用いられる検出電圧を、前記第二検出電圧に変更するよう構成されている、請求項１に記載のメモリデバイス。
  3. 前記第二検出電圧が、前記第一検出電圧よりも低い電圧である、請求項２に記載のメモリデバイス。
  4. 前記第二検出電圧が、前記第一検出電圧よりも高い電圧である、請求項２に記載のメモリデバイス。
  5. 前記制御回路が、前記第一及び第二ソフトデータの少なくとも一方を記憶するよう構成されている、請求項１〜４のいずれか１項に記載のメモリデバイス。
  6. メモリデバイスを動作させるための方法であって、
    第一検出電圧を用いてメモリセルに対し第一検出動作を実施することによって、前記メモリセルに関連した閾値電圧が目標状態に対応するかどうかの可能性を示す第一ソフトデータを決定し、
    前記第一ソフトデータに対して実施されたエラー訂正動作が結果として失敗とならない場合に、前記目標状態を決定するために使用される検出電圧を前記第一検出電圧に変更する方法。
  7. 前記第一ソフトデータに対して実施された前記エラー訂正動作が結果として失敗となる場合、前記第一検出電圧とは異なる第二検出電圧を用いて前記メモリセルに対し第二検出動作を実施して、第二ソフトデータを決定し、
    前記第二ソフトデータに対して実施されたエラー訂正動作が結果として失敗とならない場合、前記目標状態を決定するために使用される検出電圧を、前記第二検出電圧に変更する、
    ことをさらに含む、請求項６に記載の方法。
  8. 前記第一及び第二ソフトデータは、前記メモリセルに関連した前記閾値電圧が、前記目標状態に対応するかどうかの、強い可能性、中程度の可能性、および／または弱い可能性を示す、請求項６または７に記載の方法。
  9. 前記目標状態を決定するために使用される検出電圧を用いて、前記メモリセルの状態を決定すること、をさらに含む、請求項６乃至８のいずれかに記載の方法。
  10. 前記第一ソフトデータを決定する前に、
    前記メモリセルに関連したハードデータを読み取るために使用される検出電圧で、ハードデータ検出動作を実施することと、
    前記ハードデータが修正可能であるかどうか決定するために、ハードデータ上でエラー訂正動作を実施することと、
    をさらに含む、請求項６乃至９のいずれかに記載の方法。
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