KR101427023B1 - 메모리 장치들 및 시스템들에서 소프트 데이터를 결정하고 사용하는 방법 - Google Patents

메모리 장치들 및 시스템들에서 소프트 데이터를 결정하고 사용하는 방법 Download PDF

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Abstract

본 발명은 메모리 장치들 및 시스템들에서 소프트 데이터를 결정하고 사용하기 위한 방법들, 장치들, 및 시스템들을 포함한다. 하나 이상의 실시예들은 메모리 셀들의 어레이 및 어레이에 결합되는 제어 회로를 포함한다. 제어 회로는 메모리 셀들의 타겟 상태와 연관된 소프트 데이터를 결정하기 위해 다수의 감지 전압들을 사용하여 메모리 셀들 상에서 다수의 감지 동작들을 수행하고, 결정된 소프트 데이터에 적어도 부분적으로 기초하여 타겟 상태를 결정하도록 사용된 감지 전압을 조정하도록 구성된다.

Description

메모리 장치들 및 시스템들에서 소프트 데이터를 결정하고 사용하는 방법{DETERMINING AND USING SOFT DATA IN MEMORY DEVICES AND SYSTEMS}
본 발명은 일반적으로 반도체 메모리 장치들, 방법들, 및 시스템들에 관한 것으로, 보다 특히, 메모리 장치들 및 시스템들에서 소프트 데이터를 결정하고 사용하기 위한 방법들, 장치들, 및 시스템들에 관한 것이다.
메모리 장치들은 통상적으로, 컴퓨터들 또는 다른 전자 장치들에서 내부의, 반도체, 집적 회로들 및/또는 외부의 착탈가능한 장치들로서 제공된다. 다른 것들 중에서, 랜덤-액세스 메모리(RAM: random-access memory), 판독 전용 메모리(ROM: read only memory), 동적 랜덤 액세스 메모리(DRAM: dynamic random access memory), 동기식 동적 랜덤 액세스 메모리(SDRAM: synchronous dynamic random access memory), 위상 변화 랜덤 액세스 메모리(PCRAM: phase change random access memory), 및 플래시 메모리(flash memory)를 포함하는 많은 상이한 유형들의 메모리가 존재한다.
플래시 메모리 장치들은 광범위한 전자 애플리케이션(application)들을 위한 휘발성 및 비-휘발성 메모리로서 이용될 수 있다. 플래시 메모리 장치들은 통상적으로 높은 메모리 밀도들, 높은 신뢰도, 및 낮은 전력 소비를 허용하는 단일-트랜지스터 메모리 셀(one-transistor memory cell)을 사용한다. 플래시 메모리를 위한 사용들은 다른 전자 장치들 가운데, 고체 상태 드라이브들(SSDs: solid state drives), 개인용 컴퓨터(personal computer)들, 개인용 디지털 보조기들(PDAs: personal digital assistants), 디지털 카메라(digital camera)들, 셀룰러 전화기(cellular telephone)들, 휴대용 음악 플레이어들, 예를 들어, MP3 플레이어(MP3 player)들, 및 영화 플레이어들을 위한 메모리를 포함한다. 프로그램 코드(program code)와 같은 데이터(data), 사용자 데이터, 및/또는 기본 입력/출력 시스템(BIOS: basic input/output system)과 같은 시스템 데이터가 통상적으로 플래시 메모리 장치들에 저장된다.
두 개의 공통적인 유형들의 플래시 메모리 어레이 아키텍처(array architecture)들은 각각의 기본 메모리 셀 구성이 배열되는 소위 논리 형식을 위한 "NAND" 및 "NOR" 아키텍처들이다. NAND 어레이 아키텍처는 어레이의 "로우(row)"에서의 각각의 메모리 셀의 제어 게이트들이, 이 기술분야에서 보통 "워드 라인(word line)"으로 지칭되는, 액세스 라인(access line)에 결합되도록(및 몇몇 경우들에서 이를 형성하도록) 매트릭스(matrix)로 그것의 메모리 셀들의 어레이를 배열한다. 그러나, 각각의 메모리 셀은 그것의 드레인(drain)에 의해 (이 기술분야에서 보통 디지트 라인(digit line), 예를 들어, 비트 라인(bit line)으로 지칭되는) 데이터 라인에 직접 결합되지 않는다. 대신에, 어레이의 메모리 셀들은 공통 소스 및 데이터 라인 사이에서 소스 내지 드레인에, 연속하여 함께 결합되며, 보통 특정 데이터 라인에 결합된 메모리 셀들은 "컬럼(column)"으로 지칭된다.
NAND 어레이 아키텍처에서의 메모리 셀들은 타겟(target), 예를 들어, 원하는, 상태로 프로그램(program)될 수 있다. 예를 들면, 전자 전하(eletronic charge)는 셀을 다수의 프로그램된 상태들 중 하나에 넣기 위해 메모리 셀의 전하 저장 노드 상에 위치되거나 또는 그로부터 제거될 수 있다. 예를 들면, 단일 레벨 셀(SLC: single level cell)은 2개의 상태들, 예를 들어, 1 또는 0을 나타낼 수 있다. 또한, 플래시 메모리 셀들은 2개 초과의 상태들, 예를 들어, 1111, 0111, 0011, 1011, 1001, 0001, 0101, 1101, 1100, 0100, 0000, 1000, 1010, 0010, 0110, 및 1110을 저장할 수 있다. 이러한 셀들은 다중 레벨 셀들(MLCs: multilevel cells)로서 지칭된다. MLC들은 각각의 셀이 1 초과의 디지트(digit), 예를 들어, 1 초과의 비트(bit)를 나타낼 수 있으므로 메모리 셀들의 수의 증가 없이 더 높은 밀도 메모리들의 제조를 허용할 수 있다. 예를 들면, 4개의 디지트들을 나타낼 수 있는 셀은 16개의 프로그램된 상태들을 가질 수 있다.
감지 동작들, 예를 들어, 판독 및/또는 프로그램 검증 동작들은 플래시 메모리 셀들의 상태를 결정하기 위해 감지 전압들을 사용한다. 그러나, 판독 장애(read disturb), 프로그램 장애, 및/또는 전하 손실, 예를 들어, 전하 누출과 같은, 다수의 메커니즘들은 메모리 셀들의 전하 저장 노드, 예를 들어, 임계 전압(Vt) 상에 저장된 전하가 변화하도록 할 수 있다. 저장된 전하에서의 변화의 결과로서, 이전에 사용된 감지 전압들, 예를 들어, 저장된 전하에서의 변화가 발생하기 전에 수행된 감지 동작들 동안 사용된 감지 전압들은 더 이상 메모리 셀들의 정확하고 및/또는 신뢰성 있는 감지를 제공할 수 없을 것이다. 즉, 이전에 사용된 감지 전압들은 저장된 전하에서의 변화가 발생한 후에 수행된 감지 동작들 동안 사용될 때 메모리 셀들의 잘못된 감지를 초래할 수 있다. 예를 들면, 이전 감지 전압들의 사용은 메모리 셀들이 타겟 상태와 다른 상태, 예를 들어, 셀이 프로그램된 상태와 상이한 상태에 있다는 결정을 초래할 수 있다.
도 1은 본 발명의 하나 이상의 실시예들에 따른 비-휘발성 메모리 어레이의 일부에 대한 도식이다.
도 2는 본 발명의 하나 이상의 실시예들에 따른 다수의 임계 전압 분포들 및 감지 전압들의 다이어그램을 예시한다.
도 3은 본 발명의 하나 이상의 실시예들에 따른 다수의 임계 전압 분포들 및 감지 전압들의 다이어그램을 예시한다.
도 4는 본 발명의 하나 이상의 실시예들에 따른 메모리 장치들을 동작시키기 위한 방법을 예시하는 흐름도이다.
도 5는 본 발명의 하나 이상의 실시예들에 따른 메모리 장치의 블록 다이어그램을 예시한다.
본 발명은 메모리 장치들 및 시스템들에서 소프트 데이터를 결정 및 사용하기 위한 방법들, 장치들, 및 시스템들을 포함한다. 하나 이상의 실시예들은 메모리 셀들의 어레이 및 어레이에 결합된 제어 회로를 포함한다. 제어 회로는 메모리 셀들의 타겟 상태와 연관된 소프트 데이터를 결정하기 위해 다수의 감지 전압들을 사용하여 메모리 셀들 상에서 다수의 감지 동작들을 수행하며, 결정된 소프트 데이터에 적어도 부분적으로 기초하여 타겟 상태를 결정하기 위해 사용된 감지 전압을 조정하도록 구성된다.
메모리 셀과 연관된 소프트 데이터(soft data)는 본 명세서에서 추가로 설명될 바와 같이, 메모리 셀이 프로그램된 타겟 상태를 나타내는 Vt 분포 내에서 메모리 셀의 임계 전압(Vt)의 위치를 나타낼 수 있다. 부가적으로, 본 명세서에서 추가로 설명될 바와 같이, 메모리 셀과 연관된 소프트 데이터는 메모리 셀의 Vt가 메모리 셀이 프로그램된 타겟 상태에 대응하는지 여부에 대한 확률을 나타낼 수 있다. 반대로, 메모리 셀들이 감지 동작에 의해 있도록 결정되는 상태에 대응하는 데이터는 본 명세서에서 추가로 설명될 바와 같이, 하드 데이터(hard data)로서 지칭될 수 있다.
본 발명의 실시예들은 메모리 장치들 및/또는 시스템들에서 Vt 변화, 예를 들어, 시프트(shift)를 추적하고 및/또는 보상하기 위해 사용될 수 있다. Vt 변화들에 대한 추적 및/또는 보상은 다른 이득들 중에서, 증가된 정확도 및/또는 신뢰도, 예를 들어, 감소된 에러율(error rate), 및/또는 증가된 메모리 장치 및/또는 시스템 수명과 같은, 이득들을 제공할 수 있다.
본 발명의 다음의 상세한 설명에서, 본 명세서의 일부를 형성하고, 본 발명의 다수의 실시예들이 어떻게 실시될 수 있는지가 예시로서 도시되는 첨부한 도면들에 대한 참조가 이루어진다. 이들 실시예들은 이 기술분야의 숙련자들이 본 발명의 실시예들을 실시할 수 있도록 하기 위해 충분히 상세하게 설명되며, 다른 실시예들이 이용될 수 있고 프로세스, 전기, 및/또는 구조적 변화들이 본 발명의 범위로부터 벗어나지 않고 이루어질 수 있다는 것이 이해될 것이다.
본 명세서에서 사용되는 바와 같이, "다수의" 것은 하나 이상의 이러한 것들을 지칭할 수 있다. 예를 들면, 다수의 메모리 장치들은 하나 이상의 메모리 장치들을 지칭할 수 있다. 부가적으로, 특히, 도면들에서의 참조 부호들에 대하여, 본 명세서에서 사용되는 바와 같이, 지정자들 "N" 및 "M"은 그렇게 지정된 다수의 특정한 특징이 본 발명의 다수의 실시예들과 함께 포함될 수 있다는 것을 나타낸다.
본 명세서에서의 도면들은 첫 번째 숫자 또는 숫자들이 도면 번호에 대응하며, 나머지 숫자들이 도면에서의 요소 또는 구성요소를 식별하는 넘버링(numbering) 관습을 따른다. 상이한 도면들 간의 유사한 요소들 또는 구성요소들은 유사한 숫자들의 사용에 의해 식별될 수 있다. 예를 들면, 100은 도 1에서 요소 "00"의 참조 표시를 할 수 있으며, 유사한 요소는 도 5에서 500으로서 참조 표시될 수 있다. 이해될 바와 같이, 본 명세서에서의 다양한 실시예들에 도시된 요소들은 본 발명의 다수의 부가적인 실시예들을 제공하기 위해 부가되고, 교환되며, 및/또는 제거될 수 있다. 또한, 이해될 바와 같이, 도면들에 제공된 요소들의 비율 및 상대적 축적은 본 발명의 실시예들을 예시하도록 의도되며, 제한의 의미로 취해져서는 안된다.
도 1은 본 발명의 하나 이상의 실시예들에 따른 비-휘발성 메모리 어레이(100)의 일부에 대한 도식이다. 도 1의 실시예는 NAND 아키텍처 비-휘발성 메모리 어레이를 예시한다. 그러나, 본 명세서에 설명된 실시예들은 이 예에 한정되지 않는다. 도 1에 도시된 바와 같이, 메모리 어레이(100)는 액세스 라인들, 예를 들어, 워드 라인들(105-1,..., 105-N) 및 교차 데이터 라인들, 예를 들어, 로컬 비트 라인들(107-1, 107-2, 107-3,..., 107-M)을 포함한다. 디지털 환경에서의 어드레싱(addressing)을 용이하게 하기 위해, 워드 라인들(105-1,..., 105-N)의 수 및 로컬 비트 라인들(107-1, 107-2, 107-3,..., 107-M)의 수는 두 개의 몇몇 곱(power), 예를 들어, 256 워드 라인들 X 4,096 비트 라인들일 수 있다.
메모리 어레이(100)는 NAND 스트링(string)들(109-1, 109-2, 109-3,..., 109-M)을 포함한다. 각각의 NAND 스트링은 각각이 각각의 워드 라인(105-1,..., 105-N)에 통신가능하게 결합된, 비-휘발성 메모리 셀들(111-1,..., 111-N)을 포함한다. 또한, 각각의 NAND 스트링(및 그것의 구성 메모리 셀들)은 로컬 비트 라인(107-1, 107-2, 107-3,..., 107-M)과 연관된다. 각각의 NAND 스트링(109-1, 109-2, 109-3,..., 109-M)의 비-휘발성 메모리 셀들(111-1,..., 111-N)은 소스 선택 게이트(SGS: source select gate), 예를 들어, 전계-효과 트랜지스터(FET: field-effect transistor)(113), 및 드레인 선택 게이트(SGD: drain select gate), 예를 들어, FET(119) 사이에서 소스 내지 드레인에 연속하여 연결된다. 각각의 소스 선택 게이트(113)는 소스 선택 라인(117) 상에서의 신호에 반응하는 공통 소스(123)에 각각의 NAND 스트링을 선택적으로 결합하도록 구성되는 반면, 각각의 드레인 선택 게이트(119)는 드레인 선택 라인(115) 상에서의 신호에 응답하는 각각의 비트 라인에 각각의 NAND 스트링을 선택적으로 결합하도록 구성된다.
도 1에 예시된 실시예에 도시된 바와 같이, 소스 선택 게이트(113)의 소스는 공통 소스 라인(123)에 연결된다. 소스 선택 게이트(113)의 드레인은 대응하는 NAND 스트링(109-1)의 메모리 셀(111-1)의 소스에 연결된다. 드레인 선택 게이트(119)의 드레인은 드레인 접점(121-1)에서 대응하는 NAND 스트링(109-1)의 비트 라인(107-1)에 연결된다. 드레인 선택 게이트(119)의 소스는 대응하는 NAND 스트링(109-1)의 마지막 메모리 셀(111-N), 예를 들어, 플로팅-게이트 트랜지스터(floating-gate transistor)의 드레인에 연결된다.
하나 이상의 실시예들에서, 비-휘발성 메모리 셀들(111-1,..., 111-N)의 구성은 소스, 드레인, 플로팅 게이트 또는 다른 전하 저장 노드, 및 제어 게이트를 포함한다. 비-휘발성 메모리 셀들(111-1,..., 111-N)은 각각 워드 라인(105-1,..., 105-N)에 결합된 그것들의 제어 게이트들을 가진다. 비-휘발성 메모리 셀들(111-1,..., 111-N)의 "컬럼"은 NAND 스트링들(109-1, 109-2, 109-3,..., 109-M)을 구성하며, 각각 주어진 로컬 비트 라인(107-1, 107-2, 107-3,..., 107-M)에 결합된다. 비-휘발성 메모리 셀들의 "로우"는 보통 주어진 워드 라인(105-1,..., 105-N)에 결합된 이들 메모리 셀들이다. 용어들 "컬럼" 및 "로우"의 사용은 비-휘발성 메모리 셀들의 특정한 선형의, 예를 들어, 수직의 및/또는 수평의, 방향을 암시하고자 하지 않는다. NOR 어레이 아키텍처는 메모리 셀들의 스트링이 선택 게이트들 사이에서 병렬로 결합될 것이라는 것을 제외하고는, 유사하게 배치(lay out)될 것이다.
이 기술분야의 숙련자가 이해할 바와 같이, 선택된 워드 라인, 예를 들어, 105-1,..., 105-N에 결합된 셀들의 서브세트(subset)들은 그룹으로서 함께, 프로그램되고 및/또는 감지, 예를 들어, 판독될 수 있다. 프로그래밍 동작, 예를 들어, 기록 동작은 타겟, 예를 들어, 원하는 프로그램 상태에 대응하는 원하는 프로그램 전압 레벨로 선택된 액세스 라인에 결합된 선택된 셀들의 임계 전압(Vt)을 증가시키기 위해, 다수의 프로그램 펄스(pulse)들, 예를 들어, 16V 내지 20V을 선택된 워드 라인에 인가하는 것을 포함할 수 있다.
판독 또는 프로그램 검증 동작과 같은, 감지 동작은 선택된 셀의 상태를 결정하기 위해 선택된 셀에 결합된 비트 라인의 전압 및/또는 전류 변화를 감지하는 것을 포함할 수 있다. 감지 동작은 선택된 메모리 셀과 연관된 비트 라인, 예를 들어, 비트 라인(107-1)에, 선택된 메모리 셀과 연관된 소스 라인, 예를 들어, 소스 라인(123)에 제공된 전압, 예를 들어, 바이어스 전압(bias voltage) 이상의 전압을 제공하는 것, 예를 들어, 바이어싱(biasing)을 수반할 수 있다. 대안적으로, 감지 동작은 선택된 셀이 전도하기 시작할 때, 방전에 이어 비트 라인(107-1)을 프리차징(precharging)하고, 방전을 감지하는 것을 포함한다.
선택된 셀의 상태를 감지하는 것은 선택되지 않은 셀들의 임계 전압에 상관없이 선택되지 않은 셀들을 도전 상태에 두기에 충분한 스트링의 선택되지 않은 셀들에 결합된 워드 라인들에 다수의 전압들, 예를 들어, 판독 패스 전압(read pass voltage)들을 제공하면서, 선택된 워드 라인에 다수의 감지 전압들, 예를 들어, 판독 전압들을 제공하는 것을 포함할 수 있다. 판독 및/또는 검증된 선택된 셀에 대응하는 비트 라인은 선택된 워드 라인에 인가된 특정 감지 전압에 응답하여 선택된 셀이 전도하는지 여부를 결정하기 위해 감지될 수 있다. 예를 들면, 선택된 셀의 상태는 비트 라인 전류가 특정 상태와 연관된 특정 기준 전류에 도달하는 워드 라인 전압에 의해 결정될 수 있다.
이 기술분야의 숙련자가 이해할 바와 같이, NAND 스트링에서의 선택된 메모리 셀 상에서 수행된 감지 동작에서, 스트링의 선택되지 않은 메모리 셀들은 도전 상태에 있도록 하기 위하여 바이어싱된다. 이러한 감지 동작에서, 선택된 셀의 상태는 스트링에 대응하는 비트 라인 상에서 감지된 전류 및/또는 전압에 기초하여 결정될 수 있다. 예를 들면, 선택된 셀의 상태는 비트 라인 전류가 특정 양만큼 변화하는지 또는 주어진 시간 기간에 특정 레벨에 도달하는지 여부에 기초하여 결정될 수 있다.
선택된 셀이 도전 상태에 있을 때, 전류는 스트링의 일 단부에서의 소스 라인 접점 및 스트링의 다른 단부에서의 비트 라인 접점 사이에 흐른다. 이와 같이, 선택된 셀을 감지하는 것과 연관된 전류는 스트링에서의 각각의 다른 셀들, 셀 스택(stack)들 간의 확산 영역들, 및 선택 트랜지스터들을 통해 운반된다.
도 2는 본 발명의 하나 이상의 실시예들에 따른 다수의 임계 전압 분포들 및 감지 전압들의 다이어그램(201)을 예시한다. 도 2에 도시된 예는 예를 들면, 도 1과 관련되어 이전에 설명된 메모리 셀들(111-1,..., 111-N)을 나타낼 수 있다. 도 2에 도시된 예는 2-비트, 예를 들어, 4-상태의 메모리 셀들을 나타낸다. 그러나, 본 발명의 실시예들은 이 기술분야의 숙련자에 의해 이해될 바와 같이, 2-비트 메모리 셀들의 이러한 예에 한정되지 않는다.
도 2에 도시된 바와 같이, 임계 전압(Vt) 분포들(225-0, 225-1, 225-2, 및 225-3)은 메모리 셀들이 프로그램될 수 있는 4개의 타겟 상태들, 예를 들어, 각각 L0, L1, L2, 및 L3을 나타낼 수 있다. 도 2에 예시된 예에서, Vt 분포(225-3)는 셀이 최대 규모를 가진 Vt를 포함한 범위이기 때문에 셀이 프로그램될 수 있는 최대 Vt, 예를 들어, "Vtmax"로서 지칭될 수 있다. 동작시, 선택된 블록에서의 메모리 셀들은 그것들이 프로그램되기 전에 Vt 분포(225-0) 내에서 Vt 레벨을 갖도록 함께 삭제될 수 있다. 이와 같이, 분포(225-0)는 삭제 상태로서 지칭될 수 있으며, 특정한 저장 데이터 상태(타겟 상태(L0)), 예를 들어, 이진(binary) "11"과 같은, 저장 데이터를 나타낼 수 있다. 타겟 상태(L1)는 데이터(01)에 대응할 수 있고, 타겟 상태(L2)는 데이터(00)에 대응할 수 있으며, 타겟 상태(L3)는 데이터(10)에 대응할 수 있다.
Vt 분포들(225-0, 225-1, 225-2, 및 225-3)은 대응하는 타겟 상태들로 프로그램된 다수의 메모리 셀들을 나타낼 수 있으며, 여기서 Vt 분포 곡선의 높이는 평균하여, Vt 분포 내에서의 특정 전압으로 프로그램된 다수의 셀들을 나타낸다. Vt 분포 곡선의 폭(227)은 특정 타겟 상태를 나타내는 전압들의 범위를 나타내며, 예를 들어, L2에 대한 Vt 분포 곡선(225-2)의 폭은 데이터(00)에 대응하는 전압들의 범위를 나타낸다.
다수의 감지 전압들이 도 2에 예시된다. 이러한 감지 전압들은 다른 감지 전압들 가운데, 프로그램 검증 전압들 및/또는 판독 전압들을 포함할 수 있다. 예를 들면, 프로그램 검증 전압들(PV1, PV2, 및 PV3), 뿐만 아니라 판독 전압들(R1, R2, 및 R3)이 예시된다. 프로그램 검증 동작은 메모리 셀이 추가 프로그래밍 펄스들을 수신하는 것, 예를 들어, 셀을 "오버 프로그래밍하는 것(over programming)"을 방지하도록 돕기 위해 메모리 셀이 원하는 Vt 범위 내에서 프로그램되었는지 여부를 결정하도록 돕기 위해 하나 이상의 프로그래밍 펄스들 후에 수행될 수 있다. 예를 들면, L1 타겟 상태로 프로그래밍될 메모리 셀들은 전압(PV1)을 갖고 검증된 프로그램일 수 있다. 유사하게는, 프로그램 검증 전압(PV2)은 L2로 프로그램될 셀들을 갖고 사용될 수 있으며 PV3은 L3로 프로그램될 셀들을 갖고 사용될 수 있다.
도 2에 예시된 예에서, 전압 레벨들(R1, R2, 및 R3)은 감지 동작 동안 상태들(L0, L1, L2, L3)을 구별하기 위해 사용될 수 있는 감지 전압들, 예를 들어, 판독 전압들을 나타낸다. NAND 스트링에서 선택된 메모리 셀 상에서 수행된 감지 동작에서, 스트링의 선택되지 않은 메모리 셀들은 도전 상태에 있도록 하기 위하여 패스 전압("Vpass")(229)을 갖고 바이어싱될 수 있다. 도 2에 예시된 바와 같이, Vpass(229)는 Vtmax보다 큰 규모를 가질 수 있다. 스트링에서의 모든 셀들이 도전 상태에 있을 때, 전류는 스트링의 일 단부에서의 소스 라인 접점 및 스트링의 다른 단부에서의 드레인 라인 접점 사이에서 흐를 수 있다. 이와 같이, 선택된 셀의 상태는 예를 들어, (선택된 워드 라인을 통해) 셀의 제어 게이트에 인가된 특정 판독 전압에 응답하여, 선택된 셀이 도전하기 시작할 때, 특정 스트링에 대응하는 비트 라인 상에서 감지된 전류 및/또는 전압에 기초하여 결정될 수 있다. 예를 들면, 선택된 셀에 저장된 데이터의 논리 값은 비트 라인 전류가 특정 양에 의해 변화되는지, 또는 주어진 시간 기간 내에 특정 레벨에 도달하는지 여부에 기초하여 결정될 수 있다. 이 기술분야의 숙련자들에 의해 이해될 바와 같이, 다른 유형들의 감지 동작들도 가능하다.
메모리 셀의 Vt는 다수의 메커니즘들로 인해 시간에 따라 변화, 예를 들어, 시프트할 수 있다. 예를 들면, 메모리 셀의 전하 저장 노드, 예를 들어, 플로팅 게이트는 시간에 따라 전하를 잃을 수 있다. 즉, 전하는 전하 저장 노드로부터 누출될 수 있다. 이러한 전하 손실은 셀의 Vt가 변화, 예를 들어, 감소하게 할 수 있다. 부가적으로, 메모리 셀이 시간에 따라 프로그래밍 및/또는 감지 동작들을 겪을 때, 프로그램 장애 및/또는 판독 장애 메커니즘들은 셀의 Vt가 변화, 예를 들어, 증가하게 할 수 있다. 이 기술분야의 숙련자들에 의해 이해될 바와 같이, 다른 메커니즘들도 메모리 셀의 Vt가 시간에 따라 변화하게 할 수 있다.
몇몇 예들에서, 이러한 Vt 변화는 메모리 셀의 상태를 변경할 수 있다. 예를 들면, 메모리 셀이 타겟 상태(L2), 예를 들어, 데이터(00)로 프로그램된다면, 전하 손실은 메모리 셀의 Vt가 R2보다 낮은 레벨로, 또는 가능하게는 상태(L1), 예를 들어, 데이터(01)에 대응하는 Vt(225-1) 내의 레벨로 감소하게 할 수 있다.
따라서, 이러한 Vt 변화는 도 2에 예시된 감지 전압들, 예를 들어, 판독 전압들(R1, R2, 및 R3), 및/또는 프로그램 검증 전압들(PV1, PV2, 및 PV3)을 사용하여 메모리 셀 상에서 수행된 감지 동작 동안 감지되는 잘못된 데이터를 초래할 수 있다. 예를 들면, 도 2에 예시된 감지 전압들을 사용하여 감지 동작을 수행하는 것은 메모리 셀이 셀이 프로그램된 타겟 상태와 다른 상태를 나타내는 결정을 초래할 수 있다. 예를 들면, 판독 전압(R2)이 감지 동작에서 사용된다면, 타겟 상태(L2)로 프로그램되고 전하 손실을 겪은 메모리 셀 상에서 수행된 감지 동작은 셀이 상태(L1)를 나타낸다고 결정할 수 있다. 즉, 판독 전압(R2)을 사용하는 것은 데이터(01)를 저장한 것으로서 잘못 감지된 데이터(00)를 저장하도록 프로그램된 셀을 초래할 수 있다.
이와 같이, Vt 변화가 발생하기 전에 수행된 감지 동작들 동안 사용된 감지 전압들, 예를 들어, 도 2에 예시된 판독 및/또는 프로그램 검증 전압들은 더 이상 Vt 변화, 예를 들어, 전하 손실을 겪은 메모리 셀들의 정확한 및/또는 신뢰성 있는 감지를 제공하지 않을 수 있다. 그러나, 감지 전압들을, 예를 들어, 도 2에 예시된 것과 다른 감지 전압들로 조정하는, 예를 들어, 변경하는 것은 이러한 Vt 변화를 추적하고 및/또는 보상할 수 있으며, 그에 의해 본 명세서에 추가로 설명될 바와 같이, Vt 변화를 겪은 메모리 셀들의 정확한 및/또는 신뢰성 있는 감지를 제공할 수 있다.
도 3은 본 발명의 하나 이상의 실시예들에 따른 임계 전압(Vt) 분포들(325-1 및 325-2) 및 감지 전압들(S0, S1, S2, S3, 및 S4)의 다이어그램(301)을 예시한다. 도 3에 도시된 예는 예를 들면, 전하 손실, 프로그램 장애, 및/또는 판독 장애와 같은, 메커니즘으로 인해 Vt 변화, 예를 들어, 시프트를 겪은 메모리 셀들을 나타낼 수 있다. Vt 분포들(325-1 및 325-2)은 Vt 분포들(225-1 및 225-2)에 의해 표현된 메모리 셀들이 Vt 변화를 겪은 후, 도 2와 관련하여 이전에 설명된, Vt 분포들(225-1 및 225-2) 각각에 대응할 수 있다. 또한, 비록 단순함을 위해 도 3에 도시되지는 않았지만, 다이어그램(301)은 Vt 분포들(225-0 및/또는 225-3)에 의해 표현된 메모리 셀들이 Vt 변화를 겪은 후, 도 2와 관련하여 이전에 설명된 Vt 분포들(225-0 및/또는 225-3)에 대응하는 부가적인 Vt 분포들을 포함할 수도 있다.
도 3에 도시된 바와 같이, Vt 분포들(325-1 및 325-2)은 예를 들어, 여기에 표현된 메모리 셀들의 Vt 시프트들로 인해, 도 2에 도시된 Vt 분포들(225-1 및 225-2)에 대해 시프트된다. 예를 들면, Vt 분포들(325-1 및 325-2)의 일부들이 도 3에 도시된 바와 같이 중첩한다. 따라서, Vt 변화가 발생하기 전에 사용된 감지 전압들, 예를 들어, 도 2에 예시된 감지 전압들은 더 이상 이전에 본 명세서에 설명된 바와 같이, 메모리 셀들의 정확한 및/또는 신뢰성 있는 감지를 제공하지 않을 것이다. 예를 들면, 타겟 상태(L2)로 프로그램된 메모리 셀은 상태(L1)에 있는 것으로 감지될 수 있다.
그러나, 감지 전압들을 상이한 감지 전압들, 예를 들어, 도 2에 예시된 것들과 다른 감지 전압들로 조정하는 것은 Vt 변화를 추적하고 및/또는 보상하기 위해 사용될 수 있으며, 그에 의해 메모리 셀들의 정확한 및/또는 신뢰성 있는 감지를 제공할 수 있다. 예를 들면, 도 3에 예시된 실시예에서, 감지 전압들 중 하나 이상을 감지 전압(S2)으로 조정하는 것은 메모리 셀들의 정확한 및/또는 신뢰성 있는 감지를 제공할 수 있다. 즉, 감지 전압(S2)을 사용하는 감지 동작은 도 2에 예시된 감지 전압들을 사용하는 감지 동작보다 적은 잘못된 데이터를 감지할 수 있다. 예를 들면, 감지 전압(S2)은 가장 적은 양의 잘못된 데이터를 감지하는 감지 전압일 수 있다. 메모리 셀들의 정확한 및/또는 신뢰성 있는 감지를 제공할 감지 전압(들), 예를 들면, 가장 적은 양의 잘못된 데이터를 감지할 감지 전압은 메모리 셀들과 연관된 소프트 데이터에 적어도 부분적으로 기초하여 결정될 수 있다. 즉, 감지 전압들의 조정은 본 명세서에 추가로 설명될 바와 같이, 메모리 셀들과 연관된 소프트 데이터에 적어도 부분적으로 기초할 수 있다.
도 3에 도시된 바와 같이, Vt 분포들(325-1 및 325-2)에 의해 표현된 메모리 셀들은 그와 연관된 하드 및 소프트 데이터 둘 모두를 가진다. 하드 데이터는 메모리 셀들이 감지 동작에 의해 있도록 결정된 상태에 대응하는 데이터이다. 예를 들면, 도 3에 예시된 실시예에서, 하드 데이터(01)는 상태(L1)에 있도록 결정된 메모리 셀들과 연관되며, 하드 데이터(00)는 상태(L2)에 있도록 결정된 메모리 셀들과 연관된다. 하드 데이터는 메모리 셀들이 프로그램된 타겟 상태에 대응할 수 있다.
메모리 셀과 연관된 소프트 데이터는 메모리 셀이 프로그램된 타겟 상태를 나타내는 Vt 분포 내에서의 메모리 셀의 Vt의 위치를 표시할 수 있다. 예를 들면, 도 3에 예시된 실시예에서, 소프트 데이터(111)는 메모리 셀의 Vt가 메모리 셀이 프로그램된 타겟 상태를 나타내는 Vt 분포 내에서의 감지 전압(S0)보다 큰 전압에 위치된다. 즉, 메모리 셀이 타겟 상태(L1)로 프로그램된다면, 소프트 데이터(111)는 메모리 셀의 Vt가 Vt 분포(325-1)의 에지(edge)를 향해 위치된다는 것을 표시하며, 메모리 셀이 타겟 상태(L2)로 프로그램된다면, 소프트 데이터(111)는 메모리 셀의 Vt가 Vt 분포(325-2)의 중간을 향해 위치된다는 것을 표시한다. 부가적으로, 소프트 데이터(010)는 메모리 셀의 Vt가 감지 전압(S4)보다 작은 전압에, 예를 들어, 메모리 셀이 타겟 상태(L1)로 프로그램되면 Vt 분포(325-1)의 중간을 향해 및 메모리 셀이 타겟 상태(L2)로 프로그램되면 Vt 분포(325-2)의 에지를 향해 위치된다. 또한, 소프트 데이터(110)는 메모리 셀의 Vt가 감지 전압들(S0 및 S1) 사이에 위치된다는 것을 표시하고, 소프트 데이터(101)는 메모리 셀의 Vt가 감지 전압들(S1 및 S2) 사이에 위치된다는 것을 표시하고, 소프트 데이터(100)는 메모리 셀의 Vt가 감지 전압들(S2 및 S3) 사이에 위치된다는 것을 표시하며, 소프트 데이터(011)는 메모리 셀의 Vt가 감지 전압들(S3 및 S4) 사이에 위치된다는 것을 표시한다.
또한, 메모리 셀과 연관된 소프트 데이터는 메모리 셀의 Vt가 메모리 셀이 프로그램된 타겟 상태에 대응하는지 여부에 대한 확률을 표시할 수 있다. 예를 들면, 도 3에 예시된 실시예에서, 소프트 데이터(111)는 메모리 셀의 Vt가 타겟 상태(L2)에 대응하는 강한 확률을 표시하고, 소프트 데이터(110)는 메모리 셀의 Vt가 타겟 상태(L2)에 대응하는 중간 확률, 예를 들어, 상기 강한 확률보다 작은 확률을 표시하며, 소프트 데이터(101)는 메모리 셀의 Vt가 타겟 상태(L2)에 대응하는 약한 확률, 예를 들어, 상기 중간 확률보다 낮은 확률을 표시한다. 부가적으로, 소프트 데이터(010)는 메모리 셀의 Vt가 타겟 상태(L1)에 대응하는 강한 확률을 표시하고, 소프트 데이터(011)는 메모리 셀의 Vt가 타겟 상태(L1)에 대응하는 중간 확률을 표시하며, 소프트 데이터(100)는 메모리 셀의 Vt가 타겟 상태(L1)에 대응하는 약한 확률을 표시한다.
따라서, 특정 하드 데이터와 연관된 모든 메모리 셀들이 그와 연관된 동일한 소프트 데이터를 가질 수 있는 것은 아니다. 예를 들면, 하드 데이터(01)와 연관된 제 1 메모리 셀은 그와 연관된 소프트 데이터(010)를 가질 수 있는 반면, 하드 데이터(01)와 연관된 제 2 메모리 셀은 그와 연관된 소프트 데이터(011)를 가질 수 있다. 또한, 특정 소프트 데이터와 연관된 모든 메모리 셀들이 그와 연관된 동일한 하드 데이터를 가질 수 있는 것은 아니다. 예를 들면, 소프트 데이터(110)와 연관된 제 1 메모리 셀은 그와 연관된 하드 데이터(01)를 가질 수 있는 반면, 소프트 데이터(110)와 연관된 제 2 메모리 셀은 그와 연관된 하드 데이터(00)를 가질 수 있다.
본 발명의 실시예들은 도 3에 도시된 감지 전압들 및/또는 소프트 데이터 영역들에 한정되지 않는다. 예를 들면, 보다 많은 수의 감지 전압들 및/또는 보다 많은 양의 소프트 데이터 영역들이 Vt 분포 내의 보다 정확한 Vt 위치 및/또는 Vt가 타겟 상태에 대응하는지 여부에 대한 보다 정확한 확률을 표시하기 위해 사용될 수 있다. 그러나, 단순함을 위해, 5개의 감지 전압들 및 6개의 소프트 데이터의 영역들이 도 3에 예시된다. 부가적으로, 비록 감지 전압들이, 특정한, 예를 들어, 동일한 전압 양만큼 이격되는 것과 같이 도 3에 도시되지만, 본 발명의 실시예들이 그렇게 한정되지 않으며, 예를 들어, 감지 전압들은 상이한 전압 양들만큼 이격될 수 있다.
도 4는 본 발명의 하나 이상의 실시예들에 따른 메모리 장치를 동작시키기 위한 방법(400)을 예시한 흐름도이다. 메모리 장치는 예를 들면, 도 5와 관련하여 설명되는 메모리 장치(502)일 수 있다. 부가적으로, 메모리 장치는 도 1과 관련하여 이전에 설명된 메모리 어레이(100)와 같은, 하나 이상의 메모리 어레이들을 포함할 수 있다.
단계(432)에서, 감지, 예를 들어, 판독 동작은 다수의 메모리 셀들과 연관된 하드 데이터를 감지, 예를 들어, 판독하기 위해 감지, 예를 들어, 판독 전압을 사용하여 수행된다. 판독 전압은 예를 들면, 도 2와 관련하여 이전에 설명된 판독 전압(R2)일 수 있다. 메모리 셀들은 예를 들면, 도 1과 관련하여 이전에 설명된 메모리 셀들(111-1,..., 111-N)일 수 있다. 하드 데이터는 예를 들면, 도 3과 관련하여 이전에 설명된 하드 데이터와 유사한 하드 데이터일 수 있다.
단계(434)에서, 하드 데이터가 정정가능한지 여부에 대한 결정이 이루어진다. 하드 데이터가 정정가능한지 여부에 대한 결정은 예를 들면, 하드 데이터에 대한 에러 정정 동작을 수행하는 것을 포함할 수 있다. 에러 정정 동작이 실패하면, 하드 데이터는 정정가능하지 않을 것이다.
하드 데이터가 정정 가능하지 않다면, 메모리 셀들은 본 명세서에서 이전에 설명된 바와 같이, 임계 전압(Vt) 변화, 예를 들어, 시프트를 겪을 수 있다. 그러나, 하드 데이터를 판독하기 위해 사용된 판독 전압의 상이한 전압으로의 조정, 예를 들어, 변화는 본 명세서에서 이전에 설명된 바와 같이, Vt 변화를 추적하고 및/또는 보상할 수 있다. 이러한 상이한 전압, 예를 들어, 하드 데이터를 판독하기 위해 사용된 판독 전압이 조정될 전압은 소프트 데이터를 사용하여 결정될 수 있다.
예를 들면, 단계(436)에서 하드 데이터가 정정가능하지 않다면, 하나 이상의 부가적인 판독 동작들은 메모리 셀들과 연관된 소프트 데이터를 판독하기 위해 하나 이상의 부가적인 판독 전압들을 사용하여 수행된다. 부가적인 판독 전압들은 예를 들면, 도 3과 관련하여 이전에 설명된 감지, 예를 들어, 판독 전압들(S0, S1, S2, S3, 및/또는 S4)일 수 있으며, 소프트 데이터는 예를 들면, 도 3과 관련하여 이전에 설명된 소프트 데이터와 유사한 소프트 데이터일 수 있다. 소프트 데이터는 단계(438)에서 하드 데이터를 판독하기 위해 사용된 판독 전압이 조정될 전압을 결정하기 위해 사용된다. 판독 전압이 조정될 전압을 결정하기 위해 소프트 데이터를 사용하는 예들은 도 5와 관련하여 추가로 설명될 것이다.
이전 접근법들은 하드 데이터를 판독하기 위해 사용된 판독 전압이 조정될 전압을 결정하기 위해 소프트 데이터를 사용하지 않을 수 있다. 즉, 이전 접근법들은 Vt 변화를 추적 및/또는 보상하기 위해 소프트 데이터를 사용하지 않을 수 있다. 예를 들면, 이전 접근법들에서, 하드 데이터가 정정가능하지 않은 것으로 결정된다면, 제 2 판독 동작이 하드 데이터를 판독하기 위해 제 2 판독 전압을 사용하여 수행될 수 있다. 제 2 판독 전압을 사용하여 판독된 하드 데이터가 정정가능한 것으로 결정된다면, 판독 전압은 제 2 판독 전압으로 조정될 수 있다. 제 2 판독 전압을 사용하여 판독된 하드 데이터가 정정가능하지 않은 것으로 결정된다면, 제 3 판독 동작은 하드 데이터를 판독하기 위해 제 3 판독 전압을 사용하여 수행될 수 있으며, 프로세스는 판독되는 정정가능하지 않은 하드 데이터를 초래하지 않는 판독 전압이 발견될 때까지 반복될 수 있으며, 판독 전압은 이 전압으로 조정된다.
그러나, 본 명세서에서 이전에 설명된 바와 같이, 소프트 데이터는 Vt 분포 내의 Vt의 위치 및/또는 Vt가 타겟 상태에 대응하는지 여부에 대한 확률을 표시할 수 있기 때문에, 소프트 데이터는 소프트 데이터를 사용하지 않은 이전 접근법들보다 Vt 변화를 보다 정확하게, 신뢰성 있게, 및/또는 정밀하게 추적 및/또는 보상하기 위해 사용될 수 있다. 예를 들면, 판독 동작 동안 판독된 하드 데이터의 보다 많은 비트들이 하드 데이터가 이전 접근법들을 사용하여 조정된 조정 판독 전압을 사용하여 판독되는 경우보다 하드 데이터가 소프트 데이터에 기초하여 조정된 조정 판독 전압을 사용하여 판독되는 경우에 정정가능할 수 있다. 부가적으로, 소프트 데이터에 기초하여 조정되는 조정 판독 전압을 사용하여 판독된 하드 데이터는 이전 접근법들을 사용하여 조정되는 조정 판독 전압을 사용하여 판독된 하드 데이터보다 더 긴 시간 기간, 예를 들어, 보다 많은 수의 프로그램 및 삭제 사이클들 동안 정정가능할 수 있다. 즉, 보다 긴 시간 기간, 예를 들어, 보다 많은 수의 프로그램 및 삭제 사이클들은 조정 판독 전압이 이전 접근법들을 사용하여 조정되는 경우보다 조정 판독 전압이 소프트 데이터에 기초하여 조정되는 경우에 부가적인 Vt 시프트로 인해 다시 조정될 필요가 있을 때까지 통과할 수 있다.
도 5는 본 발명의 하나 이상의 실시예들에 따른 메모리 장치(502)의 블록 다이어그램을 예시한다. 도 5에 도시된 바와 같이, 메모리 장치(502)는 메모리 어레이(500)를 포함한다. 메모리 어레이(500)는 예를 들면, 도 1과 관련하여 이전에 설명된 메모리 어레이(100)일 수 있다. 비록 하나의 메모리 어레이가 도 5에 도시되지만, 본 발명의 실시예들은 그렇게 한정되지 않으며, 예를 들어, 메모리 장치(502)는 하나 초과의 메모리 어레이를 포함할 수 있다.
또한, 메모리 장치(502)는 도 5에 도시된 바와 같이, 메모리 어레이(500)에 결합된 제어 회로(540)를 포함한다. 제어 회로(540)는 에러 정정 구성요소(542)를 포함한다. 에러 정정 구성요소(542)는 예를 들면, 에러 정정 코드 디코더(code decoder)일 수 있다. 그러나, 실시예들은 특정 유형의 에러 정정 구성요소에 한정되지 않는다.
제어 회로(540)는 메모리 셀들의 타겟 상태를 결정하기 위해 사용된 감지 전압, 예를 들어, 판독 전압을 조정함으로써 메모리 어레이(500)에서의 메모리 셀들에서 임계 전압(Vt) 변화, 예를 들어, 시프트를 추적 및/또는 보상하도록 구성될 수 있다. 감지 전압의 조정은 타겟 상태와 연관된 소프트 데이터에 적어도 부분적으로 기초할 수 있다. 즉, 타겟 상태와 연관된 소프트 데이터는 감지 전압이 조정될 전압을 결정하기 위해 사용될 수 있다.
예를 들면, 제어 회로(540)는 메모리 셀들의 타겟 상태와 연관된 소프트 데이터를 결정하기 위해 다수의 감지 전압들을 사용하여 메모리 어레이(500)에서의 메모리 셀들 상에서 다수의 감지 동작들을 수행하도록 구성될 수 있다. 각각의 감지 동작은 상이한 감지 전압을 사용하여 수행될 수 있다. 제어 회로(540)는 결정된 소프트 데이터에 적어도 부분적으로 기초하여 타겟 상태를 결정하기 위해 사용된 감지 전압을 조정하도록 구성될 수 있다.
소프트 데이터를 결정하기 위해 사용된 감지 전압들의 수는 예를 들면, 도 3과 관련하여 이전에 설명된 감지 전압들(S0, S1, S2, S3, 및/또는 S4)일 수 있다. 소프트 데이터는 예를 들면, 도 3과 관련하여 이전에 설명된 소프트 데이터일 수 있다. 타겟 상태는 예를 들면, 도 2 및 도 3과 관련하여 이전에 설명된 타겟 상태(L1) 또는 타겟 상태(L2)일 수 있다. 조정될 감지 전압은 예를 들면, 도 2와 관련하여 이전에 설명된 판독 전압(R2)일 수 있다. 그러나, 실시예들은 특정 감지 전압들, 소프트 데이터, 또는 타겟 상태들에 한정되지 않는다.
제어 회로(540)는 조정 감지 전압을 사용하여 메모리 어레이(500)에서의 메모리 셀들의 상태를 결정하도록 구성될 수 있다. 예를 들면, 제어 회로(540)는 메모리 셀들의 상태를 감지하기 위해 조정 감지 전압을 사용하여 메모리 어레이(500)에서의 메모리 셀들 상에서 감지 동작을 수행하도록 구성될 수 있다.
제어 회로(540)는 결정된 소프트 데이터를 저장하도록 구성될 수 있다. 예를 들면, 제어 회로(540)는 결정된 소프트 데이터를 저장하는 메모리, 예를 들어, DRAM 또는 SDRAM(도 5에 도시되지 않음)을 포함할 수 있다. 메모리는 오로지 소프트 데이터를 저장하기 위해 사용될 수 있거나, 또는 메모리는 소프트 데이터와 함께 부가적인 데이터를 저장할 수 있다. 메모리는 예를 들면, 결정된 소프트 데이터를 저장하기 위해 적어도 4개의 페이지들의 메모리 셀들을 포함할 수 있다. 또한, 소프트 데이터를 저장하기 위해 사용되는 메모리의 양은 소프트 데이터를 결정하기 위해 수행된 감지 동작들의 수에 의존할 수 있다. 예를 들면, 결정된 소프트 데이터를 저장하기 위해 사용되는 비트들의 수는 다음에 의해 주어질 수 있다:
log2(X+1)
여기서 X는 소프트 데이터를 결정하기 위해 수행된 감지 동작들의 수이다. 타겟 상태를 결정하기 위해 사용된 감지 전압의 후속하는, 예를 들어, 미래의 조정들은 저장된 소프트 데이터에 적어도 부분적으로 기초하여 조정될 수 있다. 즉, 타겟 상태를 결정하기 위해 사용된 감지 전압은 제어 회로(540)에 저장되는 이전에 결정된 소프트 데이터에 적어도 부분적으로 기초하여 조정될 수 있다.
제어 회로(540)는 메모리 어레이(500)에서의 메모리 셀들의 결정된, 예를 들어, 감지된 상태와 연관된 데이터 상에서 에러 정정 구성요소(542)에 의해 수행된 에러 정정 동작의 실패에 응답하여 소프트 데이터를 결정하기 위해 다수의 감지 동작들을 예를 들면 자동으로 수행하도록 구성될 수 있다. 에러 정정 동작의 실패는 본 명세서에 이전에 설명된 바와 같이, 메모리 어레이(500)에서의 메모리 셀들의 예를 들면, Vt 시프트에 의해 야기될 수 있다. 또한, 제어 회로(540)는 이러한 에러 정정 동작의 실패 이전에 소프트 데이터를 결정하기 위해 다수의 감지 동작들을 수행하도록 구성될 수 있다. 에러 정정 동작 실패 이전에 수행된 감지 동작들에 의해 결정된 소프트 데이터는 본 명세서에서 이전에 설명된 바와 같이, 제어 회로(540)에 의해 저장될 수 있다. 후속하는 에러 정정 동작 실패에 응답하여, 제어 회로(540)는 저장된 소프트 데이터에 적어도 부분적으로 기초하여 타겟 상태를 결정하기 위해 사용된 감지 전압을 조정하도록 구성될 수 있다. 즉, 타겟 상태를 결정하기 위해 사용된 감지 전압은 정정 동작 이전에 결정되며, 제어 회로(540)에 저장된 소프트 데이터에 적어도 부분적으로 기초하여 조정될 수 있다.
소프트 데이터를 결정하기 위해 사용된 다수의 감지 전압들은 특정한, 예를 들어, 동일한 전압 양만큼 이격될 수 있다. 대안적으로, 소프트 데이터를 결정하기 위해 사용된 다수의 감지 전압들은 상이한 전압 양들만큼 이격될 수 있다. 감지 전압들 간의 전압 간격은 결정된 소프트 데이터의 정밀성에 영향을 미칠 수 있다. 예를 들면, 감지 전압들 간의 전압 간격이 작을수록, 결정된 소프트 데이터의 정밀성은 커진다.
소프트 데이터를 결정하기 위해 수행된 감지 동작들의 수 및/또는 소프트 데이터를 결정하기 위해 사용된 감지 전압들의 수는 예를 들면, 적어도 4일 수 있다. 이러한 실시예들에서, 소프트 데이터, 예를 들어, 소프트 데이터의 각각의 영역은 적어도 2 비트들의 데이터를 포함할 수 있다. 부가적으로, 소프트 데이터를 결정하기 위해 수행된 감지 동작들의 수 및/또는 소프트 데이터를 결정하기 위해 사용된 감지 전압들의 수는 예를 들면, 적어도 8일 수 있다. 이러한 실시예들에서, 소프트 데이터, 예를 들어, 소프트 데이터의 각각의 영역은 적어도 3 비트들의 데이터를 포함할 수 있다. 그러나, 본 발명의 실시예들은 특정 수의 감지 동작들 또는 감지 전압들에 한정되지 않는다.
하나 이상의 실시예들에서, 에러 정정 구성요소(542)는 다수의 감지 동작들에 의해 결정된 소프트 데이터에 대해 에러 정정 동작을 수행하도록 구성될 수 있다. 예를 들면, 에러 정정 구성요소(542)는 소프트 데이터에 대해, 저-밀도 패리티-검사(LDPC: low-density parity-check), 트렐리스 코드화 변조(TCM: trellis coded modulation), 또는 소프트 리드-솔로몬(RS: Reed-Solomon) 알고리즘과 같은, 에러 정정 알고리즘을 실행하도록 구성될 수 있다. 그러나, 실시예들은 특정 유형의 에러 정정 알고리즘에 한정되지 않는다.
제어 회로(540)는 소프트 데이터에 대해 수행된 에러 정정 동작의 결과에 적어도 부분적으로 기초하여 메모리 어레이(500)에서의 메모리 셀들의 타겟 상태를 결정하기 위해 사용된 감지 전압을 조정하도록 구성될 수 있다. 즉, 제어 회로(540)는 감지 전압이 조정될 전압을 결정하기 위해 소프트 데이터를 사용하도록 구성될 수 있다. 예를 들면, 에러 정정 동작은 감지 동작이 그와 연관된 가장 적은 양의 에러들을 가진다고 결정할 수 있으며, 제어 회로(540)는 그와 연관된 가장 적은 양의 에러들을 갖도록 결정된 감지 동작을 수행하기 위해 사용된 감지 전압으로 메모리 셀들의 타겟 상태를 결정하기 위해 사용된 감지 전압을 조정할 수 있다.
하나 이상의 실시예들에서, 제어 회로(540)는 메모리 셀들의 타겟 상태와 연관된 소프트 데이터를 결정하기 위해 제 1 감지 전압을 사용하여 메모리 어레이(500)에서의 메모리 셀들 상에서 제 1 감지 동작을 수행하도록 구성될 수 있다. 에러 정정 구성요소(542)는 결정된 소프트 데이터에 대해 에러 정정 동작을 수행할 수 있다. 에러 정정 동작이 실패를 초래하지 않는다면, 제어 회로(540)는 타겟 상태를 결정하기 위해 사용된 감지 전압을 제 1 감지 전압으로 조정하도록 구성될 수 있다. 에러 정정 동작이 실패를 초래한다면, 제어 회로(540)는 메모리 셀들의 타겟 상태와 연관된 부가적인 소프트 데이터를 결정하기 위해, 제 2 감지 전압, 예를 들어, 제 1 감지 전압과 상이한 감지 전압을 사용하여 메모리 셀들 상에서 제 2 감지 동작을 수행하도록 구성될 수 있다. 에러 정정 구성요소(542)는 결정된 부가적인 소프트 데이터에 대해 부가적인 에러 정정 동작을 수행할 수 있다. 부가적인 에러 정정 동작이 실패를 초래하지 않는다면, 제어 회로(540)는 타겟 상태를 결정하기 위해 사용된 감지 전압을 제 2 감지 전압으로 조정하도록 구성될 수 있다. 부가적인 에러 정정 동작이 실패를 초래한다면, 제어 회로(540)는 에러 정정 동작이 실패를 초래하지 않을 때까지 부가적인 감지 전압들을 사용하여 이러한 프로세스를 반복하도록 구성될 수 있으며, 타겟 상태를 결정하기 위해 사용된 감지 전압은 그에 따라 조정된다.
제 2 감지 전압은 제 1 감지 전압보다 낮은 전압일 수 있다. 제 2 감지 전압으로서 보다 낮은 전압을 사용하는 것은 예를 들면, 전하 손실로 인한 메모리 어레이(500)에서의 메모리 셀들에서 Vt 변화를 추적하고 및/또는 보상할 수 있다. 대안적으로, 제 2 감지 전압은 제 1 감지 전압보다 더 높은 전압일 수 있다. 제 2 감지 전압으로서 보다 높은 전압을 사용하는 것은 판독 장애 및/또는 프로그램 장애 메커니즘으로 인한 메모리 셀들에서의 Vt 변화를 추적 및/또는 보상할 수 있다.
도 5에 예시된 실시예는 본 발명의 실시예들을 모호하지 않게 하기 위해 예시되지 않은 부가적인 회로를 포함할 수 있다. 예를 들면, 메모리 장치(502)는 I/O 회로를 통해 I/O 커넥터(I/O connector)들 위에 제공된 래치 어드레스 신호(latch address signal)들에 대한 어드레스 회로를 포함할 수 있다. 어드레스 신호들은 메모리 어레이(500)에 액세스하기 위해, 로우 디코더(row decoder) 및 컬럼 디코더(column decoder)에 의해 수신 및 디코드될 수 있다. 어드레스 입력 커넥터들의 수는 메모리 장치(502) 및/또는 메모리 어레이(500)의 밀도 및 아키텍처에 의존할 수 있다는 것이 이 기술분야의 숙련자들에 의해 이해될 것이다.
결론
본 발명은 메모리 장치들 및 시스템들에서 소프트 데이터를 결정하고 사용하기 위한 방법들, 장치들, 및 시스템들을 포함한다. 하나 이상의 실시예들은 메모리 셀들의 어레이 및 어레이에 결합된 제어 회로를 포함한다. 제어 회로는 메모리 셀들의 타겟 상태와 연관된 소프트 데이터를 결정하기 위해 다수의 감지 전압들을 사용하여 메모리 셀들 상에서 다수의 감지 동작들을 수행하고, 결정된 소프트 데이터에 적어도 부분적으로 기초하여 타겟 상태를 결정하기 위해 사용된 감지 전압을 조정하도록 구성된다.
비록 구체적인 실시예들이 본 명세서에 예시되고 설명되었지만, 이 기술분야의 숙련자들은 동일한 결과들을 달성하기 위해 산출되는 배열이 도시된 구체적인 실시예들을 대체할 수 있다는 것을 이해할 것이다. 이러한 발명은 본 발명의 다수의 실시예들의 적응들 또는 변형들을 커버하도록 의도된다. 상기 설명은 예시적인 방식으로 이루어지지만 제한적이지 않는다는 것이 이해될 것이다. 상기 설명을 검토하면, 상기 실시예들의 조합, 및 본 명세서에서 구체적으로 설명되지 않은 다른 실시예들이 이 기술분야의 숙련자들에게 명백할 것이다. 본 발명의 다수의 실시예들의 범위는 상기 구조들 및 방법들이 사용되는 다른 응용들을 포함한다. 그러므로, 본 발명의 다수의 실시예들의 범위는 이러한 청구항들이 권리를 부여받는 전체 범위의 등가물들과 함께, 첨부된 청구항들을 참조하여 결정되어야 한다.
앞서 말한 상세한 설명에서, 몇몇 특징들은 본 발명을 간소화하기 위해 단일 실시예로 함께 그룹핑된다. 이러한 방법의 발명은 본 발명의 개시된 실시예들이 각각의 청구항에 명확하게 제시된 것보다 많은 특징들을 사용해야 한다는 의도를 반영하는 것으로서 해석되지 않는다. 오히려, 다음의 청구항들이 반영하는 바와 같이, 본 발명의 주제는 단일의 개시된 실시예의 모든 특징들보다 적게 있다. 따라서, 다음의 청구항들은 본 명세서에 의해 상세한 설명으로 병합되며, 각각의 청구항은 별개의 실시예를 들어, 그 자신에 의거한다.

Claims (32)

  1. 메모리 셀들의 어레이; 및
    상기 어레이에 결합되는 제어 회로로서,
    상기 메모리 셀들의 타겟 상태와 연관된 소프트 데이터를 결정하기 위해 다수의 감지 전압들을 사용하여 상기 메모리 셀들 상에서 다수의 감지 동작들을 수행하고, 상기 결정된 소프트 데이터는 상기 메모리 셀과 연관된 다수의 임계 전압들이 상기 타겟 상태에 대응하는지 여부에 대한 확률을 표시하며;
    상기 결정된 소프트 데이터에 적어도 부분적으로 기초하여 상기 타겟 상태를 결정하기 위해 사용된 감지 전압을 조정하도록 구성되는, 상기 제어 회로를 포함하는, 메모리 장치.
  2. 청구항 1에 있어서,
    상기 결정된 소프트 데이터는 상기 타겟 상태와 연관된 임계 전압 분포 내에서 상기 메모리 셀들과 연관된 다수의 임계 전압들의 위치를 표시하는, 메모리 장치.
  3. 청구항 1에 있어서,
    상기 제어 회로는,
    상기 메모리 셀들의 상기 타겟 상태와 연관된 소프트 데이터를 결정하기 위해 제 1 감지 전압을 사용하여 상기 메모리 셀들 상에서 제 1 감지 동작을 수행하며;
    상기 결정된 소프트 데이터에 대해 수행된 에러 정정 동작이 실패를 초래하지 않는다면, 상기 타겟 상태를 결정하기 위해 사용된 상기 감지 전압을 상기 제 1 감지 전압으로 조정하도록 구성되는, 메모리 장치.
  4. 청구항 3에 있어서,
    상기 제어 회로는,
    상기 결정된 소프트 데이터에 대해 수행된 상기 에러 정정 동작이 실패를 초래한다면, 상기 메모리 셀들의 상기 타겟 상태와 연관된 부가적인 소프트 데이터를 결정하기 위해 제 2 감지 전압을 사용하여 상기 메모리 셀들 상에서 제 2 감지 동작을 수행하며;
    상기 결정된 부가적인 소프트 데이터에 대해 수행된 에러 정정 동작이 실패를 초래하지 않는다면, 상기 타겟 상태를 결정하기 위해 사용된 상기 감지 전압을 상기 제 2 감지 전압으로 조정하도록 구성되는, 메모리 장치.
  5. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 제어 회로는 상기 결정된 소프트 데이터를 저장하도록 구성되는, 메모리 장치.
  6. 메모리 장치를 동작시키기 위한 방법으로서,
    메모리 셀들 상에서 다수의 감지 동작들을 수행함으로써 다수의 상기 메모리 셀들의 타겟 상태와 연관된 소프트 데이터를 결정하는 단계로서, 각각의 상기 감지 동작은 상이한 감지 전압을 사용하여 수행되며, 상기 결정된 소프트 데이터는 상기 메모리 셀들과 연관된 다수의 임계 전압들이 상기 타겟 상태에 대응하는지 여부에 대한 확률을 표시하는, 상기 소프트 데이터를 결정하는 단계; 및
    상기 결정된 소프트 데이터에 적어도 부분적으로 기초하여 상기 타겟 상태를 결정하기 위해 사용된 감지 전압을 조정하는 단계를 포함하는, 메모리 장치를 동작시키기 위한 방법.
  7. 청구항 6에 있어서,
    상기 결정된 소프트 데이터는 상기 메모리 셀들과 연관된 상기 임계 전압들이 상기 타겟 상태에 대응하는지 여부에 대한 제1, 제2 또는 제3 레벨의 확률을 표시하고, 상기 제1 레벨은 상기 제2 레벨보다 높고 상기 제2 레벨은 상기 제3 레벨보다 높은, 메모리 장치를 동작시키기 위한 방법.
  8. 청구항 6 또는 청구항 7에 있어서,
    상기 방법은,
    상기 결정된 소프트 데이터에 대해 에러 정정 동작을 수행하는 단계; 및
    상기 에러 정정 동작의 결과에 적어도 부분적으로 기초하여 상기 타겟 상태를 결정하기 위해 사용된 상기 감지 전압을 조정하는 단계를 포함하는, 메모리 장치를 동작시키기 위한 방법.
  9. 청구항 6 또는 청구항 7에 있어서,
    상기 방법은 상기 조정된 감지 전압을 사용하여 상기 메모리 셀들의 상태를 결정하는 단계를 포함하는, 메모리 장치를 동작시키기 위한 방법.
  10. 청구항 6 또는 청구항 7에 있어서,
    상기 방법은,
    상기 메모리 셀들의 결정된 상태와 연관된 데이터에 대해 수행된 에러 정정 동작의 실패 이전에 상기 감지 동작들을 수행함으로써 상기 소프트 데이터를 결정하는 단계; 및
    상기 에러 정정 동작의 상기 실패에 응답하여, 상기 결정된 소프트 데이터에 적어도 부분적으로 기초하여 상기 타겟 상태를 결정하기 위해 사용된 상기 감지 전압을 조정하는 단계를 포함하는, 메모리 장치를 동작시키기 위한 방법.
  11. 청구항 6 또는 청구항 7에 있어서,
    상기 방법은 상기 메모리 셀들의 결정된 상태와 연관된 데이터에 대해 수행된 에러 정정 동작의 실패에 응답하여 상기 메모리 셀들 상에서 다수의 감지 동작들을 수행하는 단계를 포함하는, 메모리 장치를 동작시키기 위한 방법.
  12. 메모리 셀들의 어레이; 및
    상기 어레이에 결합되는 제어 회로로서,
    상기 메모리 셀들의 결정된 상태와 연관된 데이터에 대해 수행된 에러 정정 동작의 실패에 응답하여, 상기 메모리 셀들의 타겟 상태와 연관된 소프트 데이터를 결정하기 위해 감지 전압을 사용하여 상기 메모리 셀들 상에서 감지 동작을 수행하고, 상기 결정된 소프트 데이터는 상기 메모리 셀들과 연관된 다수의 임계 전압들이 상기 타겟 상태에 대응하는지 여부에 대한 확률을 표시하고;
    상기 결정된 소프트 데이터에 대해 에러 정정 동작을 수행하며;
    상기 에러 정정 동작이 실패를 초래하지 않는다면 상기 타겟 상태를 결정하기 위해 사용된 감지 전압을 조정하도록 구성되는, 상기 제어 회로를 포함하는, 메모리 장치.
  13. 청구항 12에 있어서,
    상기 제어 회로는,
    상기 에러 정정 동작이 실패를 초래한다면, 상기 메모리 셀들의 상기 타겟 상태와 연관된 부가적인 소프트 데이터를 결정하기 위해 상이한 감지 전압을 사용하여 상기 메모리 셀들 상에서 부가적인 감지 동작을 수행하고;
    상기 결정된 부가적인 소프트 데이터에 대해 부가적인 에러 정정 동작을 수행하며;
    상기 부가적인 에러 정정 동작이 실패를 초래하지 않는다면, 상기 타겟 상태를 결정하기 위해 사용된 상기 감지 전압을 조정하도록 구성되는, 메모리 장치.
  14. 청구항 13에 있어서,
    상기 상이한 감지 전압은 상기 감지 전압보다 낮은 전압인, 메모리 장치.
  15. 청구항 12 내지 청구항 14 중 어느 한 항에 있어서,
    상기 제어 회로는 상기 결정된 소프트 데이터에 대해 상기 에러 정정 동작을 수행하도록 구성된 에러 정정 구성요소를 포함하는, 메모리 장치.
  16. 메모리 장치를 동작시키기 위한 방법으로서,
    다수의 메모리 셀들의 결정된 상태와 연관된 데이터에 대해 수행된 에러 정정 동작의 실패에 응답하여, 감지 전압을 사용하여 상기 메모리 셀들 상에서 감지 동작을 수행함으로써 상기 메모리 셀들의 타겟 상태와 연관된 소프트 데이터를 결정하는 단계로서, 상기 결정된 소프트 데이터는 상기 메모리 셀들과 연관된 다수의 임계 전압들이 상기 타겟 상태에 대응하는지 여부에 대한 확률을 표시하는, 상기 소프트 데이터를 결정하는 단계;
    상기 결정된 소프트 데이터에 대해 에러 정정 동작을 수행하는 단계; 및
    상기 에러 정정 동작이 실패를 초래하지 않는다면, 상기 타겟 상태를 결정하기 위해 사용된 감지 전압을 상기 감지 동작을 수행하기 위해 사용된 상기 감지 전압으로 조정하는 단계를 포함하는, 메모리 장치를 동작시키기 위한 방법.
  17. 청구항 16에 있어서,
    상기 방법은 상기 감지 동작을 수행하기 위해 사용된 상기 감지 전압을 사용하여 상기 메모리 셀들의 상태를 결정하는 단계를 포함하는, 메모리 장치를 동작시키기 위한 방법.
  18. 청구항 16에 있어서,
    상기 방법은,
    상기 에러 정정 동작이 실패를 초래한다면, 상이한 감지 전압을 사용하여 상기 메모리 셀들 상에서 부가적인 감지 동작을 수행함으로써 상기 메모리 셀들의 상기 타겟 상태와 연관된 부가적인 소프트 데이터를 결정하는 단계;
    상기 결정된 부가적인 소프트 데이터에 대해 부가적인 에러 정정 동작을 수행하는 단계; 및
    상기 부가적인 에러 정정 동작이 실패를 초래하지 않는다면, 상기 타겟 상태를 결정하기 위해 사용된 상기 감지 전압을 상기 상이한 감지 전압으로 조정하는 단계를 포함하는, 메모리 장치를 동작시키기 위한 방법.
  19. 청구항 18에 있어서,
    상기 상이한 감지 전압은 상기 감지 전압보다 높은 전압인, 메모리 장치를 동작시키기 위한 방법.
  20. 메모리 셀들의 어레이; 및
    상기 어레이에 결합되는 제어 회로로서,
    상기 메모리 셀들의 결정된 상태와 연관된 데이터에 대해 수행된 에러 정정 동작의 실패에 응답하여, 상기 메모리 셀들의 타겟 상태와 연관된 소프트 데이터를 결정하기 위해 다수의 감지 전압들을 사용하여 상기 메모리 셀들 상에서 다수의 감지 동작들을 수행하고, 상기 결정된 소프트 데이터는 상기 메모리 셀들과 연관된 다수의 임계 전압들이 상기 타겟 상태에 대응하는지 여부에 대한 확률을 표시하고;
    상기 결정된 소프트 데이터에 대해 에러 정정 동작을 수행하며;
    상기 에러 정정 동작의 결과에 적어도 부분적으로 기초하여 상기 타겟 상태를 결정하기 위해 사용된 감지 전압을 조정하도록 구성되는, 상기 제어 회로를 포함하는, 메모리 장치.
  21. 청구항 20에 있어서,
    상기 제어 회로는 어느 감지 동작이 그와 연관된 가장 낮은 양의 에러들을 가지는지 결정하기 위해 상기 에러 정정 동작을 수행하도록 구성된 에러 정정 구성요소를 포함하는, 메모리 장치.
  22. 청구항 21에 있어서,
    상기 제어 회로는 상기 타겟 상태를 결정하기 위해 사용된 상기 감지 전압을 그와 연관된 가장 낮은 양의 에러들을 갖는 것으로 결정된 상기 감지 동작을 수행하기 위해 사용된 상기 감지 전압으로 조정하도록 구성되는, 메모리 장치.
  23. 청구항 20 내지 청구항 22 중 어느 한 항에 있어서,
    상기 다수의 감지 전압들은 특정 전압 양만큼 이격되는, 메모리 장치.
  24. 메모리 장치를 동작시키기 위한 방법으로서,
    다수의 메모리 셀들의 결정된 상태와 연관된 데이터에 대해 수행된 에러 정정 동작의 실패에 응답하여, 상기 메모리 셀들 상에서 다수의 감지 동작들을 수행함으로써 상기 메모리 셀들의 타겟 상태와 연관된 소프트 데이터를 결정하는 단계로서, 각각의 상기 감지 동작은 상이한 감지 전압을 사용하여 수행되며, 상기 결정된 소프트 데이터는 상기 메모리 셀들과 연관된 다수의 임계 전압들이 상기 타겟 상태에 대응하는지 여부에 대한 확률을 표시하는, 상기 소프트 데이터를 결정하는 단계;
    상기 결정된 소프트 데이터에 대해 에러 정정 동작을 수행하는 단계; 및
    상기 에러 정정 동작의 결과에 적어도 부분적으로 기초하여 상기 타겟 상태를 결정하기 위해 사용된 감지 전압을 조정하는 단계를 포함하는, 메모리 장치를 동작시키기 위한 방법.
  25. 청구항 24에 있어서,
    상기 방법은,
    상기 에러 정정 동작을 수행함으로써 어느 감지 동작이 그와 연관된 가장 낮은 양의 에러들을 가지는지 결정하는 단계; 및
    상기 타겟 상태를 결정하기 위해 사용된 상기 감지 전압을 그와 연관된 가장 낮은 양의 에러들을 갖는 것으로 결정된 상기 감지 동작을 수행하기 위해 사용된 상기 감지 전압으로 조정하는 단계를 포함하는, 메모리 장치를 동작시키기 위한 방법.
  26. 청구항 24에 있어서,
    상기 상이한 감지 전압들은 상이한 전압 양들만큼 이격되는, 메모리 장치를 동작시키기 위한 방법.
  27. 청구항 24에 있어서,
    상기 방법은 상기 메모리 셀들의 결정된 상태와 연관된 데이터에 대해 수행된 상기 에러 정정 동작의 실패에 응답하여, 상기 메모리 셀들 상에서 상기 감지 동작들을 수행함으로써 상기 메모리 셀들의 상기 타겟 상태와 연관된 소프트 데이터를 자동으로 결정하는 단계를 포함하는, 메모리 장치를 동작시키기 위한 방법.
  28. 청구항 24 내지 청구항 27 중 어느 한 항에 있어서,
    상기 결정된 소프트 데이터에 대해 상기 에러 정정 동작을 수행하는 단계는 상기 결정된 소프트 데이터에 대해 에러 정정 알고리즘을 실행하는 단계를 포함하는, 메모리 장치를 동작시키기 위한 방법.
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