JP2014086128A - 回帰分析法を使用しているメモリシステム及びそれの読み取り方法 - Google Patents

回帰分析法を使用しているメモリシステム及びそれの読み取り方法 Download PDF

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Abstract

【課題】読み取り回数を増やすことなく、高い信頼性のある読み取りレベルを決定することができる不揮発性メモリ装置の読み取り方法を提供する。
【解決手段】不揮発性メモリ装置の読み取り方法は、互いに異なる読み取り電圧に選択されたメモリセルを読み出す段階と、前記互いに異なる読み取り電圧によって読み出されたデータを参照して複数のしきい値電圧帯域に各々対応するメモリセルの数をカウントする段階と、前記カウント結果を参照して前記選択されたメモリセルのしきい値電圧の確率密度関数の座標値を決定する段階と、前記座標値を参照して前記確率密度関数の係数を取得する段階と、前記確率密度関数の傾きが０である座標点のしきい値電圧を前記選択されたメモリセルの読み取り電圧として決定する段階を含む。
【選択図】図１

Description

本発明は半導体メモリ装置に関し、さらに詳しくは、高速で読み取りレベルを決定することができるメモリシステム及びそれの読み取り方法に関するものである。
半導体メモリ装置は概ね揮発性半導体メモリ装置（Ｖｏｌａｔｉｌｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）と不揮発性半導体メモリ装置（Ｎｏｎ−ｖｏｌａｔｉｌｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）に分けられる。揮発性半導体メモリ装置は、読み取り及び書き込みの速度は速いが電源が切れると保存した内容が消えてしまう欠点がある。逆に、不揮発性半導体メモリ装置は、電源供給が遮断されても保存している内容を維持する。そのため、不揮発性半導体メモリ装置は、電源が供給されているのかどうかにかかわらず、保存されるべき内容を保存するのに使用される。
不揮発性メモリ装置の代表的な例としてはフラッシュメモリ装置がある。フラッシュメモリ装置は、コンピュータ、携帯電話、ＰＤＡ、デジタルカメラ、ビデオカメラ、ボイスレコーダ、ＭＰ３プレーヤー、パーソナル携帯端末（ＰＤＡ）、ハンドヘルドコンピュータ（Ｈａｎｄｈｅｌｄ ＰＣ）、ゲーム機、ファックス、スキャナ、プリンタなど（以下、ホストと称する）のような情報機器の音声及び映像データを保存する媒体として幅広く使用されている。
最近になって、メモリ装置の高容量化の要求の増加に応じて、１つのメモリセルに複数ビットを格納するマルチレベルセル（Ｍｕｌｔｉ−Ｌｅｖｅｌ Ｃｅｌｌ：ＭＬＣ）またはマルチ−ビットメモリ装置が一般化している。しかし、マルチレベルセル（ＭＬＣ）を採用するメモリ装置において、メモリセルのしきい値電圧は、限られた電圧ウィンドウ内で識別可能な４つ以上のデータ状態を含まなければならない。そして、データの信頼性（Ｄａｔａ Ｉｎｔｅｇｒｉｔｙ）を高めるために各データ状態を識別するための読み取り電圧のレベルを最適値に調整しなければならない。
本発明の目的は最適な読み取り電圧を決定するために読み取り回数を増やすことなく、高い信頼性のある読み取りレベルを決定する不揮発性メモリシステム及びそれの読み取り方法を提供することである。
本発明の目的を達成するための不揮発性メモリ装置の読み取り方法は、互いに異なる読み取り電圧で選択されたメモリセルを読み出す段階と、前記互いに異なる読み取り電圧によって読み出されたデータを参照して複数のしきい値電圧帯域に各々対応するメモリセルの数をカウントする段階と、前記カウント結果を参照して前記選択されたメモリセルのしきい値電圧の確率密度関数の座標値を決定する段階と、前記座標値を参照して前記確率密度関数の係数を求める段階と、前記確率密度関数の傾きが０である座標点のしきい値電圧を前記選択されたメモリセルの読み取り電圧で決定する段階を含む。
本発明の目的を達成するためのメモリシステムは、読み取りレベルの情報を含むリードコマンドに応答して選択されたメモリセルからデータを読み出す不揮発性メモリ装置、そして、前記読み出されたデータを参照して前記メモリセルのしきい値電圧の確率分布関数を求め、前記確率分布関数の導関数を解析して前記メモリセルの読み取り電圧を決定するメモリコントローラを含む。
本発明の実施形態によれば、読み取り回数を増やさなくてもメモリセルのデータを検出することができる最適レベルの読み取り電圧を提供する。
本発明の一実施形態によるメモリシステムを示すブロック図である。 図１の不揮発性メモリ装置の構成を示すブロック図である。 マルチレベルセルのしきい値電圧分布の一例を示すグラフである。 ３−ビットのマルチレベルセルのしきい値電圧分布を示すグラフである。 ２次関数でモデル化される分布谷の形を示すグラフである。 ２次関数でモデル化される分布谷の形を示すグラフである。 ３次関数でモデル化される分布谷の形を示すグラフである。 ３次関数でモデル化される分布谷の形を示すグラフである。 本発明の一実施形態によるメモリシステムの動作を示す図である。 不揮発性メモリ装置から提供されるデータを示す図である。 本発明の実施形態による読み取りレベルを決定する方法の概要を示すフローチャートである。 本発明の他の実施形態によるメモリシステムの読み取り方法を示す図である。 図１０の排他的論理和演算の結果を例示的に示す図である。 本発明の他の実施形態によるメモリシステムを示すブロック図である。 図１２に示された不揮発性メモリ装置の構成を例示的に示すブロック図である。 図１２のメモリシステムのまた他の読み取り方法を示す図である。 本発明のまた他の実施形態によるメモリシステムを示すブロック図である。 本発明の他の実施形態による読み取り方法を示すフローチャートである。 本発明の不揮発性メモリ装置の例示的な形態を示す斜視図である。 本発明の実施形態によるソリッドステートディスクを含むユーザ装置を示すブロック図である。 本発明の他の実施形態によるメモリシステムを例示的に示すブロック図である。 本発明の他の実施形態によるデータ保存装置を例示的に示すブロック図である。 本発明によるフラッシュメモリ装置及びそれを含むコンピューティングシステムの構成を示す図である。
前記従来技術及び本発明の詳細な説明は例示的なものである。本発明の好ましい実施形態及び図面に付与されている参照符号は、同じまたは類似な構成要素を参照して説明するために使用されている。
以下に、フラッシュメモリ装置を使用しているメモリシステムは本発明の特徴及び機能を説明するための例として使われる。しかし、この技術分野に詳しい者は、ここに記載されている内容に基づいて本発明の他の利点及び特徴を容易に理解できるだろう。また、本発明は他の実施形態を通じて具現または適用できる。さらに、本発明の詳細な説明は本発明の範囲、技術的思想及び他の目的から離脱しない限り修正または変更することができる。
そして、本発明の回帰分析法（Ｒｅｇｒｅｓｓｉｏｎ Ａｎａｌｙｓｉｓ）は、最小限のサンプルを使用して確率密度関数（Ｐｒｏｂａｂｉｌｉｔｙ Ｄｅｎｓｉｔｙ Ｆｕｎｃｔｉｏｎ：以下、ＰＤＦと言う）の形態を復元する技術を意味する。本発明は、このような回帰分析法が特定のしきい値電圧帯域でメモリセルの分布を予測するための方法として利用される。即ち、互いに異なるデータ状態を識別するための分布谷（Ｄｉｓｔｒｉｂｕｔｉｏｎ Ｖａｌｌｅｙ）の形を回転分析法を適用して推定することができる。
図１は、本発明の実施形態によるメモリシステムを示すブロック図である。図１を参照すると、メモリシステム１００はメモリコントローラ１１０と不揮発性メモリ装置１２０を備える。メモリコントローラ１１０は不揮発性メモリ装置１２０から提供される読み取り結果を参照して回帰分析法（Ｒｅｇｒｅｓｓｉｏｎ Ａｎａｌｙｓｉｓ）に基づいて確率密度関数（ＰＤＦ）の正確な分布谷（Ｄｉｓｔｒｉｂｕｔｉｏｎ Ｖａｌｌｅｙ）の形を推定する。メモリコントローラ１１０は推定された分布谷の形を参照して最適な読み取り電圧を決定することができる。さらに詳しく説明すると、メモリコントローラ１１０はホスト（Ｈｏｓｔ）の要求に応答して不揮発性メモリ装置１２０を制御する。メモリコントローラ１１０はホスト（Ｈｏｓｔ）からの書き込み要求に応答して不揮発性メモリ装置１２０へ書き込みコマンド（Ｗｒｉｔｅ ＣＭＤ）または書き込みデータ（Ｗｒｉｔｅ ｄａｔａ）を提供する。メモリコントローラ１１０はホスト（Ｈｏｓｔ）からの読み取り要求が伝達されると、その場所のデータをセンシング及び出力するように不揮発性メモリ装置１２０を制御する。
特に、本発明のメモリコントローラ１１０は単に数回の読み取り動作を実行することによってメモリセルの分布谷に対応する確率密度関数（ＰＤＦ）を求めることができる。即ち、４回または５回程度の読み取り動作を通じてメモリコントローラ１１０はメモリセルのしきい値電圧の確率密度関数（ＰＤＦ）を求めることができる。まず、数回の読み取り動作を通じてメモリコントローラ１１０は分布谷に対応する確率密度関数の座標点を獲得する。獲得された座標点をもとにメモリコントローラ１１０は分布谷に対応する確率密度関数をモデル化する。そして、メモリコントローラ１１０はモデル化された確率密度関数の最小値または極小値を求め、求められた最小値または極小値に対応するしきい値電圧が最適な読み取り電圧に決定される。
メモリコントローラ１１０は分布谷に対応する確率密度関数の座標点を求めるためのビットカウンタ１１２を備える。ビットカウンタ１１２は読み取り電圧Ｒｎによって読み込まれたデータＤｎを参照して確率密度関数の座標点を決定する。即ち、直角座標系で表現される確率密度関数上の１つの座標点は第１座標値と第２座標値を含む。そして、メモリコントローラ１１０は読み取り電圧Ｒｉ、Ｒｉ＋１の平均値ｘを第１座標値に決定し、読み取り電圧Ｒｉ、Ｒｉ＋１の間に含まれるメモリセルの数ｙを第２座標値で表す。４回の読み取り操作を実行するとビットカウンタ１１２によって確率密度関数上の３つの座標点の値が求められる。
分布谷に対応する確率密度関数（ＰＤＦ）が２次関数でモデル化される場合に３つの座標点は連立方程式の演算に十分な代入値になる。もし、分布谷に対応する確率密度関数（ＰＤＦ）が３次関数でモデル化される場合に確率密度関数（ＰＤＦ）の係数を求めるための連立方程式の計算には４つの座標点が要求される。従って、確率密度関数（ＰＤＦ）の形を決定する分布谷の予想される形によって読み取り回数を調整することができる。
そして、メモリコントローラ１１０は回帰分析器１１４を備える。回帰分析器１１４は複数の座標値を用いて分布谷の確率密度関数（ＰＤＦ）を求める。そして、回帰分析器１１４は確率密度関数（ＰＤＦ）の最小値や極小値を求める。回帰分析器１１４は確率密度関数（ＰＤＦ）の最小値や極小値に対応する電圧レベルを最適の読み取りレベルに決定する。
回帰分析器１１４は３つまたは４つの座標値を参照してメモリセルの分布谷に対応する確率密度関数（ＰＤＦ）を求めるための連立方程式を演算することができる。連立方程式を利用した線形確率密度関数（ＰＤＦ）のモデル化が完了されると、回帰分析器１１４は確率密度関数の最小値または極小値を求めることができる。確率密度関数（ＰＤＦ）が２次関数である場合に確率密度関数の傾き、すなわち、確率密度関数（ＰＤＦ）の微分値が０であるしきい値電圧が確率密度関数の最小値に対応する電圧レベルとなる。回帰分析器１１４はこの点を読み取りレベルに決定する。３次の確率密度関数の場合、回帰分析器１１４は微分した確率密度関数の極小値に対応するしきい値電圧のレベルを読み取りレベルとして決定する。
不揮発性メモリ装置１２０は１つ以上のメモリ装置から構成される。不揮発性メモリ装置１２０はメモリコントローラ１１０のコマンドに応答して選択されたメモリセルを指定した読み取り電圧Ｒｎに基づいて読み出す。または不揮発性メモリ装置１２０はメモリコントローラ１１０のコマンドに応答して選択されたメモリセルを異なる読み取り電圧Ｒｉ、Ｒｉ＋１で検出することができる。そして、不揮発性メモリ装置１２０はそれぞれの読み取りレベルで検出されたデータに対して同じ列同士の排他的論理和演算（ＸＯＲ）を行うことができる。そして、不揮発性メモリ装置１２０は排他的論理和演算の結果をメモリコントローラ１１０に出力する。排他的論理和（ＸＯＲ）で論理‘１’の数は読み取り電圧Ｒｉ、Ｒｉ＋１の間のしきい値電圧を有するメモリセルの数に対応する。
本発明の実施形態によると、不揮発性メモリ装置１２０のメモリセルに最適な読み取り電圧が提供される。本発明のメモリコントローラ１１０は回帰分析法を使用して、不揮発性メモリ装置１２０に対する最小限のアクセスによっても最適な読み取りレベルを決定することができる。したがって、読み取り電圧を決定するための時間を最小限に抑えることができ、メモリシステムの性能を向上させることができる。
図２は図１の不揮発性メモリ装置を示すブロック図である。図２を参照すると、不揮発性メモリ装置１２０はセルアレイ１２１、行デコーダ１２２、ページバッファ１２３、入出力バッファ１２４、制御ロジック１２５と電圧発生器１２６を備える。
セルアレイ１２１はワード線のＷＬｓまたは選択線ＳＳＬ、ＧＳＬを介して行デコーダ１２２に接続される。セルアレイ１２１はビット線ＢＬ０〜ＢＬｍ−１を介してページバッファ１２３に接続される。セルアレイ１２１はＮＡＮＤ型で構成される複数のセルストリングＮＣＳ０〜ＮＣＳｍ−１を備える。複数のセルストリングＮＣＳ０〜ＮＣＳｍ−１は単一のメモリブロック（ＢＬＫ）を構成する。ここで、セルストリングの各チャネルは垂直方向または水平方向に形成される。
プログラム動作のときメモリセルはワード線ＷＬｓまたは選択線ＳＳＬ、ＧＳＬの制御に応じてページ単位（例えば、２ＫＢ）またはそれより小さい単位（５１２Ｂ）を選択することができる。読み取り動作のときにもメモリセルはページ単位またはそれよりも小さい単位で選択される。様々な原因によって読み取りの時点でのメモリセルのしきい値電圧分布はプログラムの時点でのしきい値電圧分布とは異なる。そのため、データの信頼性を高めるためにしきい値電圧の変化を考慮して読み取り電圧のレベルが調整される。
行デコーダ１２２はアドレスＡＤＤに応答してセルアレイ１２１のメモリブロックのうちいずれかを選択する。行デコーダ１２２は選択されたメモリブロックのワード線ＷＬｓのうちいずれかを選択する。行デコーダ１２２は選択されたワード線に電圧発生器１２６から提供された読み取り電圧Ｒｉを提供する。プログラム動作のとき行デコーダ１２２は選択ワード線（Ｓｅｌｅｃｔｅｄ ＷＬ）にプログラム電圧（Ｖｐｇｍ）と検証電圧（Ｖｖｆｙ）を、非選択ワード線（Ｕｎｓｅｌｅｃｔｅｄ ＷＬ）にはパス電圧（Ｖｐａｓｓ）を提供する。読み取り動作のとき行デコーダ１２２は選択ワード線（Ｓｅｌｅｃｔｅｄ ＷＬ）に選択読み取り電圧（Ｖｒｄ）を、非選択ワード線（Ｕｎｓｅｌｅｃｔｅｄ ＷＬ）には非選択読み取り電圧（Ｖｒｅａｄ）を提供する。
ページバッファ１２３はプログラム動作のときには書き込みドライバとして動作し、読み取り動作のときにはセンスアンプとして動作する。プログラム動作のとき、ページバッファ１２３はセルアレイ１２１のビット線にプログラムされるデータに対応するビット線電圧を提供する。読み取り動作のとき、ページバッファ１２３は選択されたメモリセルに保存されたデータをビット線を通じて検出する。ページバッファ１２３は検出されたデータをラッチして入出力バッファ１２４に伝達する。
入出力バッファ１２４はプログラム動作のときに入力された書き込みデータをページバッファ１２３に伝達する。入出力バッファ１２４は読み取り動作のときにページバッファ１２３から提供される読み取りデータを外部に出力する。入出力バッファ１２４は入力されるアドレスＡＤＤまたはコマンドＣＭＤｉを制御ロジック１２５や行デコーダ１２２に伝達する。
制御ロジック１２５は外部から送信されるコマンドＣＭＤｉに応答してページバッファ１２３と行デコーダ１２２を制御する。制御ロジック１２５はメモリコントローラ１１０から提供されるリードコマンドに応答して選択されたメモリセルを検出するように電圧発生器１２６及びページバッファ１２３を制御する。例えば、制御ロジック１２５はメモリコントローラ１１０で指定される特定の読み取り電圧Ｒｉで選択されたメモリセルを検出するようにページバッファ１２３及び電圧発生器１２６を制御する。
電圧発生器１２６は制御ロジック１２５の制御に基づいて、それぞれのワード線に供給される様々なワード線電圧と、メモリセルが形成されたバルク（例えば、ウェル領域）に供給される電圧を発生する。それぞれのワード線に供給されるワード線電圧としてはプログラム電圧（Ｖｐｇｍ）、パス電圧（Ｖｐａｓｓ）、選択及び非選択読み取り電圧（Ｖｒｄ、Ｖｒｅａｄ）などがある。電圧発生器１２６は読み取り動作及びプログラム動作のときに選択線ＳＳＬ、ＧＳＬに提供される選択線電圧（ＶＳＳＬ、ＶＧＳＬ）を生成する。また、電圧発生器１２６は制御ロジック１２５の制御に基づいて、特定の読み取り電圧Ｒｉを生成して行デコーダ１２２に提供する。
以上、本発明の不揮発性メモリ装置１２０はメモリコントローラ１１０から指定された特定の読み取り電圧Ｒｎで選択されたメモリセルを検出し、ラッチ及び出力する。このような動作を通じて不揮発性メモリ装置１２０はメモリコントローラ１１０から実行されている回帰分析法による読み取り電圧の調整動作をサポートする。
図３はマルチレベルセルのしきい値電圧分布の一例を示すグラフである。図３を参照すると、２−ビットのマルチレベルセル（以下、ＭＬＣと言う）の分布が示されている。ここで、グラフの縦軸は対数スケールではないことを留意すべきである。
２−ビットのＭＬＣのしきい値電圧分布は４つの状態（Ｓｔａｔｅ）に分類される。即ち、メモリセルは消去状態Ｅ０と３つのプログラムの状態Ｐ１、Ｐ２、Ｐ３のうちいずれかの状態に対応するしきい値電圧を持つ。しかし、時間の経過やセル間の干渉、その他の様々な原因のによって２−ビットのＭＬＣのしきい値電圧は変化する。このしきい値電圧の変化によってメモリセルのしきい値電圧の状態は明確に識別できないほど重畳する場合がある。このような場合は、読み取り電圧のレベルを調整する必要がある。最もビットエラーレート（ＢＥＲ）が小さい読み取り電圧を決定することがデータの信頼性の重要な要因である。
図示されたように消去状態Ｅ０と３つのプログラムの状態Ｐ１、Ｐ２、Ｐ３の間には互いに重畳されている部分を示す分布谷１３０、１４０、１５０が存在する。しかし、分布谷１３０、１４０、１５０のそれぞれに対応する曲線は最小点が存在する。もし、読み取り電圧が前述した最小点に対応するしきい値電圧に決められる場合、読み取り動作のときに最良のデータの信頼性を提供することができる。分布谷１３０、１４０、１５０の最小点を検出するための方法として、メモリセルを同じ電圧の間隔の読み取り電圧で読み取って最も分布数が少ない電圧帯域を検出する方法がある。しかし、このような検出方法は過度に多い読み取り動作が要求される。一方、本発明の回帰分析法（Ｒｅｇｒｅｓｓｉｏｎ Ａｎａｌｙｓｉｓ）によると、３つまたは４つの座標点を検出すると、１つの分布谷（Ｄｉｓｔｒｉｂｕｔｉｏｎ Ｖａｌｌｅｙ）に対応する確率密度関数は線形関数でモデル化することができる。したがって、分布谷１３０、１４０、１５０のうちいずれかに対応する最適な読み取りレベルを決定するためには４回または５回の読み取り動作だけで十分である。
最小点を検出するための確率密度関数のモデル化方法において、分布谷１３０は分布谷１４０、１５０とは異なる方法を使用できる。分布谷１３０の関数の形は３次関数に近い。しかし、残りの分布谷１４０、１５０に対応する関数の形はほぼ２次関数に近似する。このような分布谷に相当する関数の形の差は、各状態の間の距離のプログラムの動作に必要なバイアスの差に起因する。しかし、モデル化される関数の次数は、上述した説明に限定されず、様々な次数の関数が分布谷の最小点を検出するための関数でモデル化されることができる。
２−ビットのＭＬＣの場合、３つの分布谷１３０、１４０、１５０に対応する確率密度関数をモデル化する必要がある。そして、モデル化された分布谷１３０、１４０、１５０のそれぞれに対応する確率密度関数の最小値に対応するしきい値電圧を読み取り電圧に選択する。
図４は３−ビットのマルチレベルセルのしきい値電圧分布を示すグラフである。図４を参照すると、３−ビットのＭＬＣの分布が簡単に示されている。
３−ビットのＭＬＣのしきい値電圧分布には、８つの異なる状態（Ｓｔａｔｅｓ）が含まれる。つまり、３−ビットのＭＬＣは、消去状態Ｅ０と７つのプログラムの状態Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７のうちいずれかに対応するしきい値電圧を持つ。２−ビットのＭＬＣと同様に、３−ビットのＭＬＣも時間の経過やセル間の干渉、その他のさまざまな要因によってしきい値電圧が変化する。これらの変化によってメモリセルのしきい値電圧の状態は明確に識別できないほど重畳する。
消去状態Ｅ０と７つのプログラムの状態Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７との間には互いに重畳されている部分を示す分布谷１６０、１７０が存在する。分布谷１６０は消去状態とプログラム状態Ｐ１との間のしきい値電圧を有するメモリセルの分布形態を示す。一方、分布谷１７０はプログラムの状態Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７の間に対応するメモリセルのしきい値電圧分布の形を示す。
分布谷１６０のモデル化は分布谷１７０とは異なる方法を適用することができる。分布谷１６０の関数の形は３次関数に近似する。しかし、残りの分布谷１７０に対応する関数の形はほぼ２次関数に近似する。前記分布谷１６０、１７０のモデル化に適用する関数の次数は、これらに限定されず、多様に変更可能である。
図５Ａ及び図５Ｂは２次関数でモデル化される分布谷の形を示すグラフである。図５Ａは分布谷１４０に対応する確率密度関数の曲線で検出するための座標点を示し、図５Ｂは確率密度関数の曲線の座標点を求めるための読み取り方法を示すグラフである。
図５Ａを参照すると、分布谷１４０に対応する確率密度関数に対応する曲線は放物線Ｃ１としてモデル化することができる。放物線Ｃ１に対応する２次関数の場合、最小点を中心に左右対称である。そして最低点は確率密度関数の傾きが０である座標点に対応する。即ち、放物線Ｃ１の最小点を求めるためには放物線に対応する確率密度関数を求めるための演算が必要である。放物線に対応する２次確率密度関数を求めるためには、座標点ＣＰ１、ＣＰ２、ＣＰ３の座標値を代入して係数を求める２次関数の連立方程式を演算することを意味する。
ここで、座標点ＣＰ１、ＣＰ２、ＣＰ３の座標値を求めるためには読み取り電圧（Ｒｎ、ｎは０以上の整数）を使用して、メモリセルの検出が実行される。そして、検出されたデータを参照して、特定のしきい値電圧（ｘｊ、ｊは自然数）に対応するメモリセルの数ｙｊが座標値に決定される。２次関数の係数は、決定された座標値を代入する連立方程式を通じて求めることができる。座標点は図示のようにＣＰ１（ｘ１、ｙ１）、ＣＰ２（ｘ２、ｙ２）、ＣＰ３（ｘ３、ｙ３）に対応する。２次連立方程式の係数を求めるためには少なくとも３つの座標点ＣＰ１、ＣＰ２、ＣＰ３が提供される。これは、少なくとも４回の読み取り動作を意味する。ここで、３つの座標点ＣＰ１、ＣＰ２、ＣＰ３の位置は放物線Ｃ１上の任意の点であれば良い。
分布谷１４０に対応する放物線を２次関数（ｙ＝ａ０＋ａ１ｘ＋ａ２ｘ２）であると仮定する。その後、２次関数の係数ａ０、ａ１、ａ２を求めるための連立方程式は次の数式１の形態で表すことができる。
Figure 2014086128
ここで、ε１、ε２、ε３は、座標点のそれぞれに対応するＤＣオフセットやエラーとみなす。しかし、最小値を検出するための関数の微分によって消去される項目である。
数式１を次数にかかわらず、ベクトル多項式で一般化して表現すると、数式２で表すことができる。
Figure 2014086128
上述した数式２の一般解は次の数式３で表すことができる。
Figure 2014086128
３つの座標点ＣＰ１、ＣＰ２、ＣＰ３の各座標値を代入して、上述した数式１を演算すると、数式３に対応する２次関数の係数ａ０、ａ１、ａ２が求められる。その後、係数ａ０、ａ１、ａ２を有する２次関数を微分した値を０にマッピングする根Ｘｏｐｔは次の数式４で表すことができる。
Figure 2014086128
以上では、分布谷１４０に対応する確率密度関数が２次関数でモデル化されることを説明した。そして、３つの座標値を２次関数に代入して確率密度関数を求める。なお、求められた２次関数の最小値に対応するしきい値電圧を最適な読み取り電圧に決定することができる回帰分析法（Ｒｅｇｒｅｓｓｉｏｎ ａｎａｌｙｓｉｓ）を説明した。
このような回帰分析法を適用するために必要なデータがモデル化された確率密度関数曲線上の３つの座標値を求める。座標点ＣＰ１（ｘ１、ｙ１）、ＣＰ２（ｘ２、ｙ２）、ＣＰ３（ｘ３、ｙ３）を求める方法は、後述する図５Ｂのグラフを通じてより具体的に説明する。
図５Ｂは座標点の座標値を求めるための方法を示すグラフである。図５Ｂを参照すると、分布谷１４０に対応する２次関数を求めるために３つの座標値が取得されるべきであり、そのためには少なくとも４回の読み取り動作が必要である。それぞれの読み取り動作から提供される読み取り電圧（Ｒｉ、ｉは０＜＝ｉ＜＝３の整数）は異なるようになる。
座標点ＣＰ１（ｘ１、ｙ１）を求めるためには読み取り電圧Ｒ０、Ｒ１によるそれぞれの読み取り動作が行われる。読み取り電圧Ｒ０によって選択されたメモリセルが読み取られ、読み取られたデータはバイナリの論理値として保存される。例えば、しきい値電圧が読み取り電圧Ｒ０よりも低いメモリセルから読み取られたデータは論理‘１’にラッチされる。一方、しきい値電圧が読み取り電圧Ｒ０よりも高いメモリセルから読み取られたデータは論理‘０’にラッチされる。選択されたメモリセルのうちしきい値電圧が読み取り電圧Ｒ０よりも高く、読み取り電圧Ｒ１よりも低いメモリセルは読み取り電圧Ｒ０によってオフセル（Ｏｆｆ ｃｅｌｌ）に、読み取り電圧Ｒ１によってオンセル（Ｏｎ ｃｅｌｌ）に検出される。したがって、読み取り電圧Ｒ０によって読み出されたデータＤ０と読み取り電圧Ｒ１によって読み出されたデータＤ１に対する同じ列同士の排他的論理和（ＸＯＲ）を実行すると、電圧帯域ΔV１に対応するメモリセルの数を求めることができる。
しきい値電圧が電圧帯域ΔV１に位置するメモリセルの数はビットカウンタ１１２（図１参照）によってカウントされる。このとき、座標点ＣＰ１の座標値ｘ１は読み取り電圧Ｒ０、Ｒ１の中央値（Ｍｅｄｉａｎ）にマッピングする。即ち、座標値ｘ１は（Ｒ０＋Ｒ１）／２にマッピングすることができる。そして、座標点ＣＰ１の座標値ｙ１はしきい値電圧が電圧帯域ΔV１に分布するメモリセルの数にマッピングする。
座標点ＣＰ２（ｘ２、ｙ２）を求めるためには読み取り電圧Ｒ１、Ｒ２によるそれぞれの読み取り動作が必要である。読み取り電圧Ｒ１によって読み出されたデータＤ１と読み取り電圧Ｒ２によって読み出されたデータＤ２に対する排他的論理和（ＸＯＲ）を実行すると、しきい値電圧が電圧帯域ΔV２に分布するメモリセルの数を求めることができる。このように求められた電圧帯域ΔV２に対応するメモリセルの数は座標値ｙ２にマッピングする。そして、座標点ＣＰ２の座標値ｘ２は読み取り電圧Ｒ１、Ｒ２の中間値（または、平均値）にマッピングする。即ち、座標値ｘ２は（Ｒ１＋Ｒ２）／２に設定することができる。
座標点ＣＰ３（ｘ３、ｙ３）を求めるためには読み取り電圧Ｒ２、Ｒ３によるそれぞれの読み取り動作が先行される。読み取り電圧Ｒ２によって読み出されたデータＤ２と読み取り電圧Ｒ３によって読み出されたデータＤ３に対する排他的論理和（ＸＯＲ）を実行すると、しきい値電圧が電圧帯域ΔV３に分布するメモリセルの数を求めることができる。このように求められた電圧帯域ΔV３に対応するメモリセルの数は座標値ｙ３にマッピングする。そして、座標点ＣＰ３の座標値ｘ３は読み取り電圧Ｒ２、Ｒ３の中間値（または、平均値）にマッピングする。即ち、座標値ｘ３は（Ｒ２＋Ｒ３）／２に設定することができる。
ここで、読み取り電圧Ｒ０、Ｒ１、Ｒ２、Ｒ３のそれぞれの間隔に対応する電圧帯域ΔV１、ΔV２、ΔV３は同一または互いに異なる値で提供される。電圧帯域ΔV１、ΔV２、ΔV３の大きさが同様に提供されるときは読み取り電圧Ｒ０から一定の電圧間隔で順に増加する読み取り電圧が提供される。したがって、読み取り電圧の生成が容易である。例えば、１つの読み取り電圧Ｒ０のみを参照して読み取り電圧Ｒ１、Ｒ２、Ｒ３を生成する場合は、増加分ΔV１、ΔV２、ΔV３を同じ値に設定すればよい。
以上から、分布谷１４０に対応する確率密度関数を２次関数でモデル化するための３つの座標値を求める過程が説明された。座標値が求められると、その後は連立多項式を構成し、連立多項式に座標値を代入して確率密度関数の係数を求める。そして、確率密度関数に対する最小値に対応するしきい値電圧が最適な読み取り電圧に決定される。
図６Ａ及び図６Ｂは３次関数でモデル化される確率密度関数の分布谷を示すグラフである。図６Ａは分布谷１３０の曲線Ｃ２上の座標点を示し、図６Ｂは、曲線Ｃ２上の座標値を求めるための読み取り方法を示すグラフである。
図６Ａを参照すると、しきい値電圧に対するメモリセルの確率密度関数の分布谷１３０は曲線Ｃ２のような３次関数でモデル化することができる。曲線Ｃ２に対応する関数の場合には変曲点（Ｉｎｆｌｅｃｔｉｏｎ ｐｏｉｎｔ）が存在する３次関数の形で図示できる。消去状態Ｅ０に含まれるメモリセルが広い電圧範囲に分布する。一方、プログラムの状態Ｐ１に含まれるメモリセルは相対的にＩＳＰＰ（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍｍｉｎｇ）のようなプログラム方法によってより狭い電圧範囲で管理される。このような管理方法によって、消去状態Ｅ０とプログラム状態Ｐ１との間の分布谷１３０は３次曲線でモデルすることができる。
分布谷に対応する曲線Ｃ２の最小点を求めるためには３次連立方程式を利用して演算する。分布谷に対応する曲線Ｃ２に対応する３次関数の係数を求めるためには少なくとも４つの座標点ＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４の座標値が必要である。４つの座標点ＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４は互いに異なる座標点であれば４次連立方程式の解を求めることができる。
座標点は図示のようにＣＰ１（ｘ１、ｙ１）、ＣＰ２（ｘ２、ｙ２）、ＣＰ３（ｘ３、ｙ３）、ＣＰ４（ｘ４、ｙ４）になる。３次関数（ｙ＝ａ０＋ａ１ｘ＋ａ２ｘ２＋ａ３ｘ３）の係数を求めるための連立方程式は次の数式５で表すことができる。
Figure 2014086128
ここで、ε１、ε２、ε３、ε４はそれぞれの座標点に対応するＤＣオフセットやエラーと見なす。しかし、最小値を求めるための関数の微分によって消去される項目である。
数式５にそれぞれの座標値を代入して連立方程式を演算すると分布谷１３０に対応する曲線Ｃ２の３次関数の係数ａ０、ａ１、ａ２、ａ３が求められる。その後に係数ａ０、ａ１、ａ２、ａ３を有する３次関数を微分した値が０になる根Ｘｏｐｔは次の数式６で表すことができる。
Figure 2014086128
ここで、係数ａ３が正数である場合、３次関数の微分値が０となる解は２つの実根で表す。２つの実根の中で極小点（Ｒｅｌａｔｉｖｅ ｍｉｎｉｍｕｍ ｐｏｉｎｔ）に対応する値が求めようとする値である。したがって、数式６で２つの実根の中で大きな値が最適な読み取り電圧Ｘｏｐｔとなる。係数ａ３が負数である場合、２つの実根の中で小さな値が最適な読み取り電圧Ｘｏｐｔとなる。この場合、以下の数式７に最適な読み取り電圧Ｘｏｐｔを表すことができる。
Figure 2014086128
図６Ｂは図６Ａの曲線Ｃ２からの座標点を求めるための方法を示すグラフである。図６Ｂを参照すると、曲線Ｃ２を３次関数で回帰分析するために少なくとも４つの座標点が求められる。即ち、３次関数で回帰分析をするために、メモリセルに対して少なくとも５回の読み取り動作が先行される。それぞれの読み取り動作から提供される読み取り電圧（Ｒｉ、ｉは０＜＝ｉ＜＝４の整数）は異なっている。
座標点ＣＰ１（ｘ１、ｙ１）を求めるためには読み取り電圧Ｒ０、Ｒ１による読み取り動作が行われる。読み取り電圧Ｒ０によってデータＤ０が選択されたメモリセルから検出される。そして、読み取り電圧Ｒ１によってデータＤ１が選択されたメモリセルから検出される。データＤ０とデータＤ１の排他的論理和演算を実行して、論理‘１’の数をカウントすると読み取り電圧Ｒ０、Ｒ１の間（電圧帯域ΔV１）に対応するメモリセルの数が求められる。このとき、座標点ＣＰ１の座標値ｘ１は読み取り電圧Ｒ０、Ｒ１の中央値（Ｍｅｄｉａｎ）にマッピングする。即ち、座標値ｘ１は（Ｒ０＋Ｒ１）／２にマッピングすることができる。そして、座標点ＣＰ１の座標値ｙ１は電圧帯域ΔV１にしきい値電圧が分布するメモリセルの数にマッピングされる。
座標点ＣＰ２（ｘ２、ｙ２）を求めるためには読み取り電圧Ｒ１、Ｒ２によるそれぞれの読み取り動作が行われる。読み取り電圧Ｒ１によって読み出されたデータＤ１と読み取り電圧Ｒ２によって読み出されたデータＤ２に対する排他的論理和（ＸＯＲ）を実行すると、しきい値電圧が電圧帯域ΔV２に分布するメモリセルの数を求めることができる。このように求められた電圧帯域ΔV２に対応するメモリセルの数は座標値ｙ２にマッピングする。そして、座標点ＣＰ２の座標値ｘ２は読み取り電圧Ｒ１、Ｒ２の中央値（Ｍｅｄｉａｎ）にマッピングすることができる。つまり、座標値ｘ２は（Ｒ１＋Ｒ２）／２に設定することができる。
座標点ＣＰ３（ｘ３、ｙ３）を求めるためには読み取り電圧Ｒ２、Ｒ３によるそれぞれの読み取り動作が行われる。読み取り電圧Ｒ２によって読み出されたデータＤ２と読み取り電圧Ｒ３によって読み出されたデータＤ３に対する排他的論理和（ＸＯＲ）を実行すると、しきい値電圧が電圧帯域ΔV３に分布するメモリセルの数を求めることができる。このように求められた電圧帯域ΔV３に対応するメモリセルの数は座標値ｙ３にマッピングする。そして、座標点ＣＰ３の座標値ｘ３は読み取り電圧Ｒ２、Ｒ３の中央値（Ｍｅｄｉａｎ）にマッピングする。つまり、座標値ｘ３は（Ｒ２＋Ｒ３）／２に設定することができる。
座標点ＣＰ４（ｘ４、ｙ４）を求めるためには、読み取り電圧Ｒ３、Ｒ４によるそれぞれの読み取り動作が行われる。読み取り電圧Ｒ３によって読み出されたデータＤ３と読み取り電圧Ｒ４によって読み出されたデータＤ４に対する排他的論理和（ＸＯＲ）を実行すると、しきい値電圧が電圧帯域ΔV４に分布するメモリセルの数を求めることができる。このように求められた電圧帯域ΔV４に対応するメモリセルの数は座標値ｙ４にマッピングする。そして、座標点ＣＰ４の座標値ｘ４は読み取り電圧Ｒ３、Ｒ４の中央値（Ｍｅｄｉａｎ）にマッピングする。つまり、座標値ｘ４は（Ｒ３＋Ｒ４）／２に設定することができる。
ここで、読み取り電圧Ｒ０、Ｒ１、Ｒ２、Ｒ３、Ｒ４のそれぞれの増加分ΔV１、ΔV２、ΔV３、ΔV４は同一または異なる値で提供される。ただし、読み取り電圧の増加分が同様に提供されるときは、読み取り電圧Ｒ０に対して一定の電圧だけ順に増加する電圧で生成される。例えば、１つの読み取り電圧Ｒ０のみを参照して読み取り電圧Ｒ１、Ｒ２、Ｒ３、Ｒ４を生成する場合は増加分ΔV１、ΔV２、ΔV３、ΔV４を同じ値に設定すればよい。
以上から、分布谷に対応する確率密度関数が３次関数に対応する曲線Ｃ２でモデル化され、回帰分析法を適用するための座標値のＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４を求める過程が説明された。座標値が求められると、その後には回帰分析法を適用して３次関数の極小値に対応する電圧を最適な読み取り電圧に決定する。
図７は本発明の一実施形態によるメモリシステムの動作を示す図である。図７を参照すると、メモリコントローラ１１０と不揮発性メモリ装置１２０は座標値を求めるための読み取り電圧のそれぞれに対応するリードコマンドとデータを交換する。
メモリコントローラ１１０は分布谷に対応する確率密度関数の座標点を求めるためのリードコマンドを不揮発性メモリ装置１２０に伝達する。このとき、メモリコントローラ１１０は回帰分析法を適用するために選択されたメモリセルに対して読み取り電圧Ｒ０で読み込むようにコマンドを提供する。これにより、不揮発性メモリ装置１２０は読み取り電圧Ｒ０を生成して選択されたメモリセルを検出する。そして、不揮発性メモリ装置１２０は読み取り電圧Ｒ０によって検出されたデータＤ０をメモリコントローラ１１０に出力する。
続いて、メモリコントローラ１１０は選択されたメモリセルを読み取り電圧Ｒ０より高い読み取り電圧Ｒ１で読み込むようにリードコマンドを提供する。リードコマンドに応答して不揮発性メモリ装置１２０は読み取り電圧Ｒ１に対応する電圧を生成し、選択されたメモリセルを検出する。そして、不揮発性メモリ装置１２０は読み取り電圧Ｒ１によって検出及びラッチされたデータＤ１をメモリコントローラ１１０に出力する。
このように、メモリコントローラ１１０には不揮発性メモリ装置１２０から選択されたメモリセルに対する読み取り電圧Ｒ０〜Ｒｎ−１によって読み取られたデータＤ０〜Ｄｎ−１が提供される。座標点を求めるための読み取り動作が完了すると、メモリコントローラ１１０は分布谷に対応する確率密度関数（ＰＤＦ）を求め、確率密度関数の最小値または極小値を求める演算を実行する。そして、最小値に対応するしきい値電圧のレベルを２つの状態を識別するための読み取り電圧に決定する。これらの手順は段階Ｓ１０で示されている。
図８は不揮発性メモリ装置から提供されるデータを示す図である。図８を参照すると、選択されたメモリセルに対する読み取り電圧Ｒ０〜Ｒｎ−１のそれぞれによって読み取られたデータＤ０〜Ｄ３が例示的に示されている。
不揮発性メモリ装置１２０はメモリコントローラ１１０のコマンドに応答して読み取り電圧Ｒ０によって読み取られたデータＤ０を出力する。そして、不揮発性メモリ装置１２０はメモリコントローラ１１０のコマンドに応答して読み取り電圧Ｒ１によって読み取られたデータＤ１を出力する。同様に、不揮発性メモリ装置１２０はメモリコントローラ１１０のコマンドに応じて読み取り電圧Ｒ２によって読み取られたデータＤ２と読み取り電圧Ｒ３によって読み取られたデータＤ３を出力する。
互いに異なる読み取り電圧によって読み取られたデータＤ０、Ｄ１、Ｄ２、Ｄ３が出力されると、メモリコントローラ１１０のビットカウンタ１１２によって排他的論理和（ＸＯＲ）演算が実行される。データ間の排他的論理和演算は同じ列同士に適用される。ビットカウンタ１１２はデータＤ０とデータＤ１に対する排他的論理和演算の結果に含まれる論理‘１’の数をカウントして座標値ｙ１に決定する。そして、読み取り電圧Ｒ０、Ｒ１の中間値（または平均値）を座標値ｘ１に決定する。
上述した方法でデータＤ１、Ｄ２の排他的論理和演算を通じて座標値ｘ２、ｙ２を求めることができる。同様に、データＤ２、Ｄ３の排他的論理和演算を通じて座標値ｘ３、ｙ３を求める。３つの座標点の座標値が決定されると、２次関数でモデル化される分布谷関数の回帰分析法を適用するための諸情報は確保される。
図９は、本発明の実施形態による読み取りレベルを決定する方法を示すフローチャートである。図１及び９を参照して、分布谷を確率密度関数（ＰＤＦ）でモデル化し、モデル化した確率密度関数から最適な読み取り電圧を決定するための手順が説明される。
Ｓ１１０段階では、メモリコントローラ１１０は不揮発性メモリ装置１２０に複数の読み取り電圧Ｒ０〜Ｒｎ−１のレベル情報を含むリードコマンドを提供する。不揮発性メモリ装置１２０は読み取り電圧Ｒ０〜Ｒｎ−１のそれぞれによって読み取られたデータＤ０〜Ｄｎ−１をメモリコントローラ１１０に伝達する。
Ｓ１２０段階では、メモリコントローラ１１０は伝達されたデータＤ０〜Ｄｎ−１を参照して座標値を計算する。例えば、メモリコントローラ１１０はそれぞれの読み取り電圧の間に対応するしきい値電圧を有するメモリセルの数をカウントする。メモリコントローラ１１０はカウント結果に基づいて少なくとも３つの座標点の座標値を決定する。
Ｓ１３０段階では、メモリコントローラ１１０の回帰分析器１１４は座標値を参照して分布谷に対応する確率密度関数を求める。即ち、回帰分析器１１４は座標値を参照して確率密度関数の係数を求める。確率密度関数を求めるために回帰分析器１１４は、２次連立方程式または３次連立方程式を使用することができる。
Ｓ１４０段階では、回帰分析器１１４は確率密度関数から最小値または極小値に対応するしきい値電圧レベルを求める。例えば、２次関数でモデル化される確率密度関数の場合は１つの最小値に対応するしきい値電圧レベルを求めることによって最適な読み取り電圧Vｏｐｔを決定することになる。一方、３次関数でモデル化される場合には確率密度関数（ＰＤＦ）の微分値を０とする実根は２つ存在する。即ち、２つの実根のうち１つは極大値に対応し、残りの１つは極小値に対応する。
Ｓ１５０段階では、メモリコントローラ１１０は分布谷に対応する確率分布関数（ＰＤＦ）の微分値が０となるしきい値電圧のうちいずれかを最適な読み取り電圧に選択する。２次関数でモデル化された確率密度関数（ＰＤＦ）の場合にはその微分値を０とする根は１つだけ存在する。一方、３次関数でモデル化された確率密度関数の場合、最大２つの実根が存在する。しかし、消去状態Ｅ０とプログラム状態Ｐ１との間の分布谷の形は３次関数の極小値（ａ３＞０のとき）周辺の曲線形態と類似である。したがって、２つの実根のうち極小点に対応する１つを最適な読み取り電圧に選択することは妥当である。したがって、２つの実根のうち大きさがもっと大きい実根の方が最適な読み取り電圧Vｏｐｔに選択される。
以上では、不揮発性メモリ装置１２０の読み取り電圧を調整するために使用される回帰分析法を説明した。回帰分析を実行するためにモデル化される確率密度関数（ＰＤＦ）の座標値を求める。２次関数で確率密度関数（ＰＤＦ）をモデル化する場合には少なくとも３つの座標値が必要である。このように、３つの座標値を得るためには互いに異なる読み取り電圧を適用する少なくとも４回の読み取り動作が行なわれる。３次関数で確率密度関数（ＰＤＦ）をモデル化する場合には少なくとも４つの座標値が必要である。このように、４つの座標値を得るためには互いに異なる読み取り電圧を適用する少なくとも５回の読み取り動作が行なわれる。
このような回帰分析法によると、最小限の読み取り動作を通じて分布谷に対応する確率密度関数（ＰＤＦ）をモデル化することができる。そして、モデル化された確率密度関数の最小値または極小値に対応するしきい値電圧をメモリセルの読み取り電圧に決定することができる。この方式の読み取り電圧調整は最小限の読み取り動作を必要とするため、パフォーマンスの向上を可能にする。なお、分布谷に最も近似する形態の確率密度関数（ＰＤＦ）でモデル化が可能なので高精度の最小点の検出が可能である。したがって、本発明の回帰分析法を通じて調整された読み取り電圧を使用する場合、高いデータの信頼性（Ｄａｔａ Ｉｎｔｅｇｒｉｔｙ）が期待される。
図１０は本発明の他の実施形態によるメモリシステムの読み取り方法を示す図である。図１０を参照すると、メモリコントローラ１１０（図１参照）のリードコマンドに応答して不揮発性メモリ装置１２０（図１参照）は検出されたデータに対する排他的論理和（ＸＯＲ）演算を実行して出力する。
回帰分析を適用するために、メモリコントローラ１１０は不揮発性メモリ装置１２０へ読み取りレベルの情報を含むリードコマンドを送信する。特に、メモリコントローラ１１０は１つの読み取り電圧に対応するデータを要求するものではなく、複数の読み取り電圧情報をリードコマンドの段階で不揮発性メモリ装置１２０に伝送する。即ち、メモリコントローラ１１０はリードコマンドの段階で複数の読み取り電圧Ｒ０、Ｒ１、Ｒ２、．．．、Ｒｎを指定することができる。
メモリコントローラ１１０のリードコマンドに応答して不揮発性メモリ装置１２０は順に選択されたメモリセルを検出する。不揮発性メモリ装置１２０は読み取り電圧Ｒ０を選択されたメモリセルのワード線に提供してメモリセルを検出する。読み取り電圧Ｒ０によって検出されたデータＤ０はページバッファ１２３（図２参照）に備えられるラッチに保存される。続いて、不揮発性メモリ装置１２０は読み取り電圧Ｒ１を選択されたメモリセルのワード線に提供してメモリセルを検出する。読み取り電圧Ｒ１によって検出されたデータＤ１はページバッファ１２３に備えられるラッチに保存される。不揮発性メモリ装置１２０は互いに異なる読み取り電圧によって検出されたデータＤ０、Ｄ１に対する排他的論理和（ＸＯＲ）演算を実行する。そして、不揮発性メモリ装置１２０はその結果をメモリコントローラ１１０に伝達する。
不揮発性メモリ装置１２０は複数の読み取り電圧Ｒ０、Ｒ１、Ｒ２、．．．、Ｒｎを順に適用して選択されたメモリセルを検出し、検出されたデータをラッチする。これらの検出及びラッチ動作は排他的論理和演算（ＸＯＲ）及びその結果を出力する動作と重畳して実行される。複数の読み取り電圧によって検出されたデータは少なくとも２つのページサイズのラッチに順に保存されると、保存されたデータの同じ列同士に排他的論理和演算が実行される。そして、その排他的論理和（ＸＯＲ）演算の結果は入出力バッファ１２４によって外部に出力される。これらの手順によって読み取り電圧Ｒ１、Ｒ２に対応するデータＤ０、Ｄ１に対する排他的論理和（ＸＯＲ）の結果が出力される。そして、読み取り電圧Ｒ２、Ｒ３に対応するデータＤ２、Ｄ３に対する排他的論理和（ＸＯＲ）の結果が連続して出力される。４つの読み取りレベルが指定されると、排他的論理和（ＸＯＲ）演算の結果は３回の読み取りの単位（例えば、ページ）でメモリコントローラ１１０に伝送される。
メモリコントローラ１１０はデータのＤ０〜Ｄｎの排他的論理和（ＸＯＲ）演算の結果を受信する。そして、受信されたそれぞれの排他的論理和の結果を参照して、読み取り電圧の間に分布するメモリセルの数をカウントする。即ち、メモリコントローラ１１０のビットカウンタ１１２は排他的論理和（ＸＯＲ）の結果に含まれる論理‘１’の数をカウントする。カウント動作が完了すると、複数の座標点のそれぞれの座標値が決定される。そして、メモリコントローラ１１０は決定された座標値を参照して分布谷の形に対応する確率密度関数を求めるようになる。メモリコントローラ１１０の回帰分析器１１４は確率密度関数の最小値または極小値を求め、それに対応するしきい値電圧のレベルを新しい読み取り電圧に決定する。このような処理段階がＳ２０に示されている。
ここで、リードコマンドを提供している段階で、最初の読み取り操作のための読み取り電圧Ｒ０と後に提供される読み取り電圧との電圧差についての情報が提供される。即ち、最初に提供される読み取り電圧Ｒ０と順に提供される電圧の間のオフセット情報がさらに提供される。不揮発性メモリ装置１２０はオフセット情報を参照して順に読み取り電圧を生成し、選択されたメモリセルを検出する。
連続して読み取られたデータ間の排他的論理和（ＸＯＲ）演算を実行して出力する場合に、メモリコントローラ１１０の演算負担を減らすことができる。そして、読み取りデータを出力する場合より不揮発性メモリ装置１２０の出力回数も減らすことができる。
図１１は図１０の排他的論理和演算の結果を例示的に示す図である。図１１を参照すると、不揮発性メモリ装置１２０はメモリコントローラ１１０のコマンドに基づいて２つの読み取りレベルに応じて検出されたデータを排他的論理和（ＸＯＲ）演算を実行した後に出力する。
不揮発性メモリ装置１２０は選択されたメモリセルをメモリコントローラ１１０から提供された読み取り電圧を参照して順次検出する。不揮発性メモリ装置１２０は読み取り電圧Ｒ０によって読み取られたデータＤ０を第１ラッチに保存する。続いて、不揮発性メモリ装置１２０は読み取り電圧Ｒ１によって読み取られたデータＤ１を第２ラッチに保存する。ここで、第１ラッチと第２ラッチはページバッファ１２３に備えられるラッチである。そして、１つの読み取りレベルによって読み取られたデータは１つのページ単位と仮定する。第１ラッチと第２ラッチに保存されたデータＤ０、Ｄ１を同じ列同士で排他的論理和（ＸＯＲ）を実行すると、１つのページサイズで出力される。そして、排他的論理和（ＸＯＲ）演算の結果のデータがメモリコントローラ１１０に伝送されると、ビットカウンタ１１２は伝送されたデータに含まれる論理‘１’の数をカウントする。排他的論理和（ＸＯＲ）の結果データに含まれる論理‘１’の数が座標値ｙ１にマッピングされる。そして、座標値ｘ１は読み取り電圧Ｒ０、Ｒ１の平均値にマッピングされる。
上述したように不揮発性メモリ装置１２０は読み取り電圧Ｒ１によって読み取られたデータＤ１と読み取り電圧Ｒ２によって読み取られたデータＤ２を処理してメモリコントローラ１１０に提供する。これにより、提供されたデータからビットカウンタ１１２は論理‘１’の数をカウントし、カウントされた値は座標値ｙ２にマッピングされる。そして、不揮発性メモリ装置１２０は読み取り電圧Ｒ２によって読み取られたデータＤ２と読み取り電圧Ｒ３によって読み取られたデータＤ３を処理してメモリコントローラ１１０に提供する。これにより、メモリコントローラ１１０は座標値ｙ３を決定する。
以上の方法によれば、メモリコントローラ１１０と不揮発性メモリ装置１２０との間で発生するトランザクションの数を減らすことができる。したがって、排他的論理和演算せずにデータがメモリコントローラ１１０に伝送される実施形態に比べてパフォーマンスの向上を期待することができる。
図１２は本発明の他の実施形態によるメモリシステムを示すブロック図である。図１２を参照すると、メモリシステム２００はメモリコントローラ２１０と不揮発性メモリ装置２２０を備える。メモリコントローラ２１０は不揮発性メモリ装置２２０から提供される読み取り結果を参照して回帰分析を行なって最適な読み取り電圧を決定する。より詳細に説明すると、メモリコントローラ２１０は読み取りレベルの調整が必要な状況では読み取り電圧Ｒｎ−１、Ｒｎの情報を含むリードコマンドを不揮発性メモリ装置２２０に提供する。例えば、メモリコントローラ１１０はリードコマンドを提供するとき、互いに異なるレベルＲｎ−１、Ｒｎで選択されたメモリセルを検出するためのコマンドを提供する。このとき、不揮発性メモリ装置２２０はコマンドに応答して互いに異なるレベルＲｎ−１、Ｒｎに連続して検出されたデータＤｎ−１、Ｄｎ間の排他的論理和（ＸＯＲ）演算を実行する。そして、不揮発性メモリ装置２２０は排他的論理和演算の結果データに含まれる論理‘１’の数をカウントする。このカウント動作は不揮発性メモリ装置２２０内に備えられているビットカウンタ２２７によって行われる。そして、不揮発性メモリ装置２２０はカウントされた値を読み取り電圧の平均値に対応する座標値ｙｎで出力する。
メモリコントローラ２１０は不揮発性メモリ装置２２０から提供される座標値ｙｎを要求する。例えば、少なくとも３つの異なる座標値が必要な場合、互いに異なるしきい値電圧帯域に含まれるメモリセルの数をカウントするためのコマンドを３回提供する。それぞれのコマンドに応答して出力される座標値を参照してメモリコントローラ２１０は分布谷に対応する確率密度関数（ＰＤＦ）を求める。そして、確率密度関数（ＰＤＦ）から最小値または極小値を求め、最適な読み取り電圧を決定する動作は回帰分析器２１４から行われる。
上述した実施形態によれば、メモリコントローラ２１０は不揮発性メモリ装置２２０から座標値ｙｎを直接取得することができる。このように、メモリコントローラ２１０が実行する操作の負担を不揮発性メモリ装置２２０と分担することができる。本発明のメモリコントローラ２１０は回帰分析法を使用して不揮発性メモリ装置２２０に対する最小限のアクセスによっても最適な読み取り電圧を決定することができる。したがって、読み取り電圧のレベルを調整するための操作にかかる時間を最小限に抑えることができる。
図１３は図１２に示された不揮発性メモリ装置の構成を例示的に示すブロック図である。図１３を参照すると、不揮発性メモリ装置２２０はセルアレイ２２１、行デコーダ２２２、ページバッファ２２３、入出力バッファ２２４、制御ロジック２２５、電圧発生器２２６そして、ビットカウンタ２２７を備える。不揮発性メモリ装置２２０はビットカウンタ２２７の構成を除けば図２の構成と同じである。従って、セルアレイ２２１、行デコーダ２２２、ページバッファ２２３、入出力バッファ２２４、制御ロジック２２５、電圧発生器２２６の説明は省略する。
不揮発性メモリ装置２２０はメモリコントローラ２１０によって選択されたメモリセルから少なくとも２つの読み取り電圧による読み取りを実行し、１つの座標値を出力するように制御される。メモリコントローラ２１０からコマンドが提供されると不揮発性メモリ装置２２０は選択されたメモリセルから少なくとも２つの読み取り電圧Ｒｉ−１、Ｒｉを使用してデータを検出する。検出されたデータはページバッファ２２３に順に保存される。その後、ビットカウンタ２２７はページバッファ２２３に保存された２つのページのデータに対する排他的論理和（ＸＯＲ）演算を実行する。そして、ビットカウンタ２２７はその結果に含まれる論理‘１’の数をカウントする。ビットカウンタ２２７はカウント結果ｙｉを入出力バッファ２２４に伝達し、入出力バッファ２２４はメモリコントローラ２１０にカウント結果ｙｉを出力する。
上述した機能のためにビットカウンタ２２７は少なくとも２つのページを保存するためのラッチ（またはレジスタ）と排他的論理和（ＸＯＲ）演算を実行するための論理ゲートの列を含む。例えば、ビットカウンタ２２７は互いに異なる読み取り電圧で読み出された２つのページを備えられたラッチに保存することができます。そして、ビットカウンタ２２７は同じ列に対応するビット間に対する排他的論理和（ＸＯＲ）演算を実行する論理ゲートの列を備える。なお、ビットカウンタ２２７は論理ゲートの列から出力されるページサイズのデータに含まれる論理‘１’の数をカウントするカウンタ回路（図示せず）を備える。カウンタ回路の出力が対応する読み取りレベルの座標値ｙｉになる。
図１４は図１２のメモリシステムのまた他の読み取り方法を示す図である。図１４を参照すると、メモリコントローラ２１０（図１２参照）のリードコマンドに応答して不揮発性メモリ装置２２０（図１２参照）は複数の座標値ｙｉ（１＜＝ｉ＜＝ｎ）を提供する。
メモリコントローラ２１０は読み取りレベルを調整するためのリードコマンド（Ｒｅａｄ ＣＭＤ）を不揮発性メモリ装置２２０に提供するとき、すべての読み取り電圧Ｒ０〜Ｒｎを指定する。図面のＲ０、Ｒｎは読み取り電圧Ｒ０から読み取り電圧Ｒｎまでのすべての読み取り電圧を意味する。
メモリコントローラ２１０のリードコマンドに応答して不揮発性メモリ装置２２０は順に選択されたメモリセルを検出する。不揮発性メモリ装置２２０は読み取り電圧Ｒ０を選択されたメモリセルのワード線に提供してメモリセルを検出する。読み取り電圧Ｒ０によって検出されたデータＤ０はページバッファ２２３（図１３参照）に備えられるラッチに保存される。続いて、不揮発性メモリ装置２２０は読み取り電圧Ｒ１を選択されたメモリセルのワード線に提供して選択されたメモリセルを検出する。読み取り電圧Ｒ１によって検出されたデータＤ１はページバッファ２２３に備えられるラッチに保存される。このように、不揮発性メモリ装置２２０は選択されたメモリセルに対する読み取り動作をそれぞれの読み取り電圧Ｒ０〜Ｒｎに対して順に実行する。検出されたデータはページバッファ２２３に格納され、ビットカウンタ２２７に順に伝送される。
ビットカウンタ２２７は互いに異なる読み取り電圧によって検出されたデータＤ０、Ｄ１に対する排他的論理和（ＸＯＲ）演算を実行する。ビットカウンタ２２７はデータＤ０、Ｄ１の排他的論理和（ＸＯＲ）演算の結果データに含まれる論理‘１’の数をカウントする。ビットカウンタ２２７はデータＤ０、Ｄ１の排他的論理和演算の結果に含まれる論理‘１’の数を座標値ｙ１で保存する。
そして、ビットカウンタ２２７はデータＤ１、Ｄ２に対する排他的論理和（ＸＯＲ）演算及びカウント動作を実行して座標値ｙ２を求め、内部に保存する。前記ビットカウンタ２２７の動作はメモリコントローラ２１０から要求されているすべての読み取り電圧Ｒ０〜Ｒｎに対して順に行われる。これにより、座標値ｙ１〜ｙｎがすべて求められる。例えば、２次関数で選択されたメモリセルの確率密度関数（ＰＤＦ）がモデル化されている場合は、座標値ｙ１〜ｙｎは３つが保存される。例えば、３次関数でメモリセルの確率密度関数がモデル化されている場合は、座標値ｙ１〜ｙｎは４つが保存される。保存された座標値ｙ１〜ｙｎは後にメモリコントローラ２１０に出力される。
メモリコントローラ２１０は出力された座標値ｙ１〜ｙｎをもとに回帰分析を実行して確率密度関数（ＰＤＦ）の係数を計算する。そして、メモリコントローラ２１０は確率密度関数（ＰＤＦ）の最小値や極小値を計算し、それに対応するしきい値電圧を読み取り電圧に決定する。これらの手順はＳ３０の段階に示している。
図１５は本発明のまた他の実施形態によるメモリシステムを示すブロック図である。図１５を参照すると、メモリシステム３００はメモリコントローラ３１０と不揮発性メモリ装置３２０を備える。
メモリコントローラ３１０は不揮発性メモリ装置３２０に回帰分析法（Ｒｅｇｒｅｓｓｉｏｎ Ａｎａｌｙｓｉｓ）を適用するためのリードコマンド（Ｒｅａｄ ＣＭＤ）を提供する。メモリコントローラ３１０はリードコマンド（Ｒｅａｄ ＣＭＤ）に読み取り電圧の情報Ｒ０、ΔV、＃をともに含むことができる。ここで、Ｒ０は最初の読み取りレベルを意味する。そして、ΔVは読み取り電圧間の電圧の間隔を意味する。そして、＃は最初の読み取り電圧Ｒ０をはじめとして電圧間隔ΔVを順次増加させる回数を意味する。即ち、＃は読み取り回数に相当する。
メモリコントローラ３１０の回帰分析法を適用するためのリードコマンド（Ｒｅａｄ ＣＭＤ）に応答して不揮発性メモリ装置３２０は座標値ｙ１、ｙ２、．．．、ｙｎを出力する。これにより、メモリコントローラ３１０は座標値ｙ１、ｙ２、．．．、ｙｎを参照して該当する分布谷に対応する確率密度関数（ＰＤＦ）を計算する。即ち、回帰分析器３１４は座標値を代入して確率密度関数（ＰＤＦ）の係数を求めることができる。そして、回帰分析器３１４は確率密度関数（ＰＤＦ）の最小値や極小値を計算し、それに対応するしきい値電圧の大きさを最適な読み取り電圧で決定する。
不揮発性メモリ装置３２０はリードコマンド（Ｒｅａｄ ＣＭＤ）に応答して最初の読み取り電圧Ｒ０をはじめとして選択されたメモリセルを検出する。不揮発性メモリ装置３２０は最初の読み取り電圧Ｒ０から電圧間隔ΔVだけ順次増加される読み取り電圧に選択されたメモリセルを検出する。この読み取りの電圧は最初の読み取り電圧Ｒ０の提供後に＃回提供される。
読み取り電圧によって検出されたデータはビットカウンタ３２７に提供される。ビットカウンタ２２７は互いに異なるレベルの読み取り電圧Ｒｎ−１、Ｒｎによって検出されたデータＤｎ−１、Ｄｎ間の排他的論理和（ＸＯＲ）演算を実行する。そして、ビットカウンタ３２７は排他的論理和演算の結果データに含まれる論理‘１’の数をカウントする。そして、ビットカウンタ３２７はカウントされた値を座標値ｙｎに出力する。これらの座標値は指定されたすべての読み取り電圧に対して計算され、計算された座標値ｙ１、ｙ２、．．．、ｙｎは後にまとめられてメモリコントローラ３１０に伝送される。
メモリコントローラ３１０は不揮発性メモリ装置３２０から提供される座標値ｙｉを要求する。例えば、少なくとも３つの座標値が必要な場合は、メモリコントローラ３１０は読み取り回数＃を３にすればよい。そして、少なくとも４つの座標値が必要な場合は、メモリコントローラ３１０は読み取り回数＃を４にすればよい。そして、精度を高めるために電圧間隔ΔVの幅を減らし、読み取り回数＃を増加させることができる。
上述したメモリコントローラ３１０は不揮発性メモリ装置３２０を使用すると、読み取りレベルの調整に必要なトランザクションの数を最小限に抑えることができる。この実施形態によれば、１回のリードコマンドと１回のデータ出力で回帰分析に必要な座標値の情報取得が可能である。
図１６は本発明の他の実施形態による読み取り方法を示すフローチャートである。図１６を参照すると、不揮発性メモリ装置の読み取り動作中に読み取りエラー（Ｒｅａｄ ｆａｉｌ）が発生すると、本発明の読み取り電圧の調整を行う。
Ｓ３１０段階では、メモリコントローラ３１０はホスト（Ｈｏｓｔ）の要求に応じて不揮発性メモリ装置３２０からデータを読み出す。このとき、不揮発性メモリ装置３２０は調整されていない読み取り電圧を使用して選択されたメモリセルを読み出す。
Ｓ３２０段階では、メモリコントローラ３１０は読み出されたデータに対するエラー検出（Ｅｒｒｏｒ Ｄｅｔｅｃｔ）演算を実行する。エラー検出演算は読み出されたデータに含まれるエラーコードを使用してエラーの有無や発生したエラーのビット数などを検出する演算である。
Ｓ３３０段階では、メモリコントローラ３１０はエラーの有無に応じて動作分岐を行う。読み出されたデータにエラーが存在する場合、Ｓ３４０段階に移動する。そして、読み出されたデータにエラーが存在しない場合は、読み取り動作が完了する。
Ｓ３４０段階では、メモリコントローラ３１０は検出されたエラーが訂正可能かどうか判断する。メモリコントローラ３１０は検出されたエラービットの数がエラー訂正エンジンの訂正能力を超えるかどうかを判断する。例えば、検出されたエラービットの数が訂正可能な程度であれば、Ｓ３５０段階に移動する。しかし、訂正不可能なエラーが検出された場合は、Ｓ３６０段階に移動する。
Ｓ３５０段階では、メモリコントローラ３１０は検出されたエラーを訂正する。例えば、メモリコントローラ３１０に具備されるエラー訂正エンジンによってシンドローム（Ｓｙｎｄｒｏｍｅ）が計算され、シンドロームをもとにエラーの位置を計算する。エラー位置の計算が完了されると、対応するエラーの位置にデータを修正することによりエラー訂正処理が行われる。
Ｓ３６０段階では、メモリコントローラ３１０は訂正が不可能なデータが読み出されたアドレスのメモリセルに対する読み取り電圧のレベル調整動作を実行する。前述のように、読み取り電圧のレベル調整のために４回または５回の読み取り動作を通じてメモリセルの確率分布関数を求める。そして、確率分布関数の最小点または極小点を検出するための回帰分析法が適用される。読み取り電圧のレベル調整が完了されると、設定された読み取り電圧によって選択されたメモリセルを読み出すためにＳ３１０段階に復帰する。
以上、本発明の回帰分析法を適用する不揮発性メモリ装置の読み取り方法が説明された。読み取り動作のときに過度のエラーが発生し、これらのエラーが訂正不可能な場合には、本発明の読み取りレベルの調整を通じて最適の読み取りレベルに設定できる。そして、１つの分布谷に対応する確率密度関数の最小点または極小点を検出するために４回または５回の読み取り動作だけが要求される。したがって、読み取り電圧の調整に必要なメモリシステムの負担を最小限に抑えることができる。
図１７は本発明の不揮発性メモリ装置の例示的な形態を示す斜視図である。図１７を参照すると、図２または図１３のセルアレイ１２１、２２１は複数のメモリブロックＢＬＫｉを含むことができる。複数のメモリブロックＢＬＫｉはセルストリングが基板に対して垂直方向（ｚ方向）に形成される３次元の積層構造によって形成される。
基板４１１上にｘ方向に沿って複数のドーピング領域４１２ａ、４１２ｂ、４１２ｃ、４１２ｄが形成される。
第１及び第２ドーピング領域４１２ａ、４１２ｂ間の基板４１１の領域上にｙ方向に沿って伸びる複数の絶縁物質４１８がｚ方向に沿って順に提供される。例えば、複数の絶縁物質４１８はｚ方向に沿って特定の距離だけ離隔して形成される。
第１及び第２ドーピング領域４１２ａ、４１２ｂ間の基板４１１上部にｙ方向に沿って連続して配置され、ｚ方向に沿って絶縁物質４１８を貫通するピラー４１３が形成される。ピラー４１３は絶縁物質４１８を貫通して基板４１１と接続される。ここで、ピラー４１３は第２及び第３ドーピング領域４１２ｂ、４１２ｃ間の基板上部と、第３及び第４ドーピング領域４１２ｃ、４１２ｄ間の基板上部にも形成される。
ピラー４１３の内部層４１３ｂは絶縁材料で構成される。例えば、ピラー４１３の内部層４１３ｂはシリコン酸化物（Ｓｉｌｉｃｏｎ ｏｘｉｄｅ）などの絶縁材料を含む。第１及び第２ドーピング領域４１２ａ、４１２ｂ間の領域には絶縁材料４１８、ピラー４１３及び基板４１１の露出された表面に沿って絶縁膜４１５が提供される。例示的に、ｚ方向に沿って提供される最後の絶縁材料４１８のｚ方向側の露出面に提供される絶縁膜４１５は除去できる。
第１及び第２ドーピング領域４１２ａ、４１２ｂ間の領域には絶縁膜４１５の露出された表面上に第１導電物質４１４ａ〜４１４ｉが提供される。例えば、基板４１１に隣接する絶縁材料４１８と基板４１１との間にｙ方向に沿って伸びている第１導電物質４１４ａが提供される。より詳細に説明すると、基板４１１に隣接する絶縁材料４１８の下面の絶縁膜４１５と基板４１１の間にｘ方向に伸びる第１導電物質４１４ａが提供される。そして、第２及び第３ドーピング領域４１２ｂ、４１２ｃ間の領域には第１及び第２ドーピング領域４１２ａ、４１２ｂ上の構造と同じ構造が提供される。第３及び第４ドーピング領域４１２ｃ、４１２ｄ間の領域には第１及び第２ドーピング領域４１２ａ、４１２ｂ上の構造と同じ構造が形成される。
複数のピラー４１３上にドレイン４１６がそれぞれ提供される。ドレイン４１６は第２タイプでドープされたシリコン材料である。ドレイン４１６上にｘ方向に延びている第２導電物質４１７ａ〜４１７ｃが提供される。第２導電物質４１７ａ〜４１７ｃはｙ方向に沿って順に配置される。第２導電物質４１７ａ〜４１７ｃのそれぞれは対応する領域のドレイン４１６と接続される。例示的に、ドレイン４１６と、ｘ方向に延びている第２導電物質４１７ｃはコンタクトプラグ（Ｃｏｎｔａｃｔ ｐｌｕｇ）を介して接続される。
ここで、第１導電物質４１４ａ〜４１４ｉはそれぞれワード線または選択線ＳＳＬ、ＧＳＬを形成する。第１導電物質４１４ａ〜４１４ｉからワード線に形成されている一部の導電物質４１４ｂ〜４１４ｈは同じ層に属しているものが相互に接続されている。メモリブロックＢＬＫｉは第１導電物質４１４ａ〜４１４ｉの全体が選択される場合に選択される。一方、本発明のサブ−ブロックは第１導電物質４１４ａ〜４１４ｉの一部だけが選択されることにより選択可能である。また、本発明では、第１導電物質４１４ａ〜４１４ｉの層数は例示的なものに過ぎない。第１導電物質４１４ａ〜４１４ｉの層数は工程技術や制御技術によって多様に変更することができる。
図１８は本発明の実施形態によるソリッドステートディスク（以下、ＳＳＤと称する）を含むユーザ装置を示すブロック図である。図１８を参照すると、ユーザ装置１０００はホスト１１００とＳＳＤ１２００を備える。ＳＳＤ１２００はＳＳＤコントローラ１２１０、バッファメモリ１２２０及び不揮発性メモリ装置１２３０を備える。
ＳＳＤコントローラ１２１０はホスト１１００とＳＳＤ１２００との物理的な接続を提供する。即ち、ＳＳＤコントローラ１２１０はホスト１１００のバスフォーマット（Ｂｕｓ ｆｏｒｍａｔ）に対応してＳＳＤ１２００とのインタフェースを提供する。特に、ＳＳＤコントローラ１２１０は回帰分析器１２１５を含むことができる。回帰分析器１２１５を介してメモリセルの分布谷の正確な位置を最小限の読み取り動作だけで検出することができる。したがって、読み取り失敗のとき、対応するメモリセルに対する最小限の読み取り動作で最適の読み取りレベルを検出することができる。
ホスト１１００のバスフォーマット（Ｂｕｓ ｆｏｒｍａｔ）は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）、ＰＣＩ ｅｘｐｒｅｓｓ、ＡＴＡ、ＰＡＴＡ（Ｐａｒａｌｌｅｌ ＡＴＡ）、Ｓｅｒｉａｌ ＡＴＡ（ＳＡＴＡ）、ＳＡＳ（Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ）などがある。
バッファメモリ１２２０にはホスト１１００から提供される書き込みデータまたは不揮発性メモリ装置１２３０から読み取られたデータが一時保存される。ホスト１１００の読み取り要求時に不揮発性メモリ装置１２３０に存在するデータがキャッシュされている場合にはバッファメモリ１２２０は、キャッシュされたデータを直接ホスト１１００に提供するキャッシュ機能を支援する。一般的に、ホスト１１００のバスフォーマット（例えば、ＳＡＴＡまたはＳＡＳ）によるデータの伝送速度はＳＳＤ１２００のメモリチャネルの伝送速度よりもっと速い。即ち、ホスト１１００のインタフェース速度がもっと速い場合、大容量のバッファメモリ１２２０を提供することで速度差で発生するパフォーマンス低下を最小限に抑えることができる。
バッファメモリ１２２０は大容量の補助記憶装置として使用されるＳＳＤ１２００から十分なバッファリングを提供するために同期式ＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）で構成される。しかし、バッファメモリ１２２０はこれに限定されない。
不揮発性メモリ装置１２３０はＳＳＤ１２００の記憶媒体として提供される。例えば、不揮発性メモリ装置１２３０は大容量の貯蔵能力を持つ垂直構造のＮＡＮＤ型フラッシュメモリ（ＮＡＮＤ−ｔｙｐｅ Ｆｌａｓｈｍｅｍｏｒｙ）で構成される。不揮発性メモリ装置１２３０は複数のメモリ装置で構成することができる。この場合、それぞれのメモリ装置はチャネル単位でＳＳＤコントローラ１２１０と接続される。記憶媒体として不揮発性メモリ装置１２３０はＮＡＮＤ型フラッシュメモリを例に挙げて説明されたが、他の不揮発性メモリ装置で構成することができる。例えば、記憶媒体としてＰＲＡＭ、ＭＲＡＭ、ＲＥＲＡＭ、ＦＲＡＭ（登録商標）、ＮＯＲ型フラッシュメモリなどが使用でき、異種のメモリ装置が混在されているメモリシステムも適用することができる。不揮発性メモリ装置は実質的に図１に示したものと同様に構成することができる。
上述したＳＳＤ１２００で、不揮発性メモリ装置１２３０は図２または図１３の不揮発性メモリ装置と実質的に同様に動作することができる。即ち、不揮発性メモリ装置１２３０はＳＳＤコントローラ１２１０のコマンドに基づいて検出されたデータ、検出されたデータの排他的論理和（ＸＯＲ）、排他的論理和（ＸＯＲ）の結果に含まれる論理‘１’の数のうち少なくとも１つを出力する。
図１９は本発明の他の実施形態によるメモリシステム２０００を例示的に示すブロック図である。図１９を参照すると、本発明によるメモリシステム２０００はメモリコントローラ２１００と不揮発性メモリ２２００を備える。
不揮発性メモリ２２００は図２または図１３の不揮発性メモリ装置と実質的に同様に構成することができる。従って、不揮発性メモリ２２００に対する具体的な説明は省略する。
メモリコントローラ２１００は不揮発性メモリ２２００を制御するように構成される。ＳＲＡＭ２１００はＣＰＵ２１２０のワーキングメモリとして使用される。ホストインタフェース２１３０はメモリシステム２０００と接続されるホストのデータ交換プロトコルを備える。メモリコントローラ２１００に備えられたＥＣＣ２１４０は不揮発性メモリ２２００から読み取られた読み取りデータに含まれているエラーを検出及び訂正する。メモリインタフェース２１５０は本発明の不揮発性メモリ２２００とインタフェースする。ＣＰＵ２１２０はメモリコントローラ２１００のデータ交換のためのすべての制御動作を実行する。図面には図示されていないが、本発明によるメモリシステム２０００はホスト（Ｈｏｓｔ）とのインタフェースのためのコードデータを格納するＲＯＭ（図示せず）などがさらに提供される。
メモリコントローラ２１００はＵＳＢ、ＭＭＣ、ＰＣＩ−Ｅ、ＳＡＳ、ＳＡＴＡ、、ＰＡＴＡ、ＳＣＳＩ、ＥＳＤＩ及びＩＤＥなどの様々なインタフェースプロトコルのいずれかを介して外部（例えば、ホスト）と通信するように構成される。メモリコントローラ２１００は選択されたメモリセルに対する読み取り電圧を回帰分析法を使用して決定する。回帰分析を実行する機能はファームウェアで提供されたり、特定の機能ブロックで提供されたりする。
本発明によるメモリシステム２０００はコンピュータ、ラップトップ、ＵＭＰＣ（Ｕｌｔｒａ Ｍｏｂｉｌｅ ＰＣ）、ワークステーション、ネットブック（ｎｅｔ−ｂｏｏｋ）、ＰＤＡ、ポータブル（ｐｏｒｔａｂｌｅ）コンピュータ、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、コードレス電話（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、携帯電話（ｍｏｂｉｌｅ ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、デジタルカメラ（ｄｉｇｉｔａｌ ｃａｍｅｒａ）、デジタルボイスレコーダ（ｄｉｇｉｔａｌ ａｕｄｉｏ ｒｅｃｏｒｄｅｒ）、デジタル音声再生機（ｄｉｇｉｔａｌ ａｕｄｉｏ ｐｌａｙｅｒ）、デジタルビデオプレーヤー（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｐｌａｙｅｒ）、デジタルビデオレコーダ（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｒｅｃｏｒｄｅｒ）、デジタルビデオプレーヤー（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｐｌａｙｅｒ）、情報を無線環境で送受信することができる装置、ホームネットワークを構成する様々なユーザ装置のいずれかを適用する。
図２０は本発明の他の実施形態によるデータ保存装置３０００を例示的に示すブロック図である。図２０を参照すると、本発明によるデータ保存装置３０００はフラッシュメモリ３１００とメモリコントローラ３２００を備える。メモリコントローラ３２００はデータ保存装置３０００の外部から受信された制御信号に基づいてフラッシュメモリ３１００を制御する。
上述したデータ保存装置３０００で、フラッシュメモリ３１００は図２または図１３の不揮発性メモリ装置と実質的に同様に動作する。即ち、フラッシュメモリ３１００は選択されたメモリセルに対して互いに異なる読み取り電圧として読み出してメモリコントローラ３２００に提供する。フラッシュメモリ３１００は読み出されたデータを排他的論理和演算を実行した後にメモリコントローラ３２００に提供する。フラッシュメモリ３１００は読み出されたデータ間の排他的論理和演算の結果に含まれる論理‘１’の数をメモリコントローラ３２００に提供する。
メモリコントローラ３２００はフラッシュメモリ３１００からのデータを参照して選択されたメモリセルの最適な読み込みレベルを決定するための回帰分析を行う。回帰分析を通じて最小の読み取り回数だけで信頼性の高い読み取りレベルを決定することができる。
本発明のデータ保存装置３０００はメモリカード装置、ＳＳＤ装置、マルチメディアカード装置、ＳＤカード、メモリスティック装置、ハードディスクドライブ装置、ハイブリッドドライブまたはユニバーサルシリアルバスフラッシュデバイスを構成する。例えば、本発明のデータ保存装置３０００はデジタル、カメラ、パソコンなどのユーザ装置を使用するための業界標準を満たしているカードを構成する。
図２１は本発明によるフラッシュメモリ装置４１００及びそれを含むコンピューティング・システム４０００の概略的な構成を示す図である。図２１を参照すると、本発明によるコンピューティングシステム４０００はバス４６００に電気的に接続された不揮発性メモリ装置４１２０、メモリコントローラ４１１０、マイクロプロセッサ４２００、ＲＡＭ４３００、ユーザインタフェース４４００、ベースバンドチップセット（ｂａｓｅｂａｎｄ ｃｈｉｐｓｅｔ）のようなモデム４５００などを含む。図２１に図示されたメモリコントローラ４１１０と不揮発性メモリ装置４１２０はメモリシステム４１００を構成する。メモリシステム４１００は図１、図１２、図１５、図１８、図１９、図２０に示されたメモリシステムのいずれかである。
本発明によるコンピューティングシステムがモバイルデバイスである場合は、コンピューティングシステムの動作電圧を供給するためのバッテリーがさらに提供される。図面には図示されていないが、本発明によるコンピューティングシステムはアプリケーションチップセット（ａｐｐｌｉｃａｔｉｏｎ ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（Ｃａｍｅｒａ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、モバイルＤＲＡＭなどがさらに提供される。メモリシステム４１００は前述した本発明の回帰分析法を通じて最適の読み取りレベルを決定する。そのため、データの信頼性（Ｄａｔａ Ｉｎｔｅｇｒｉｔｙ）を向上させることができる。
本発明による半導体装置は様々な形態のパッケージを利用して実装することができる。例えば、本発明による半導体及び／またはコントローラはＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、ＢＧＡｓ（Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ）、ＣＳＰｓ（Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ）、ＰＬＣＣ（Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ）、ＰＤＩＰ（Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、ＣＯＢ（Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ）、ＣＥＲＤＩＰ（Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ）、ＭＱＦＰ（Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ）、ＴＱＦＰ（Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ）、ＳＯＩＣ（Ｓｍａｌｌ Ｏｕｔ ｌｉｎｅＩｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＳＳＯＰ（Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、ＴＳＯＰ（Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ）、ＴＱＦＰ（Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ）、ＳＩＰ（ＳｙｓｔｅｍＩｎ Ｐａｃｋａｇｅ）、ＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）、ＷＦＰ（Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ）、ＷＳＰ（Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ）などのパッケージを使用して実装される。
以上のように、図面と明細書に最良の実施形態が開示された。ここで特定の用語が使用されたが、これは単に本発明を説明するための目的で使用されたので意味限定や特許請求の範囲に記載された本発明の範囲を制限しない。そのため、本発明の技術分野の通常の知識を有する者であれば、多様な変形及び均等な他の実施形態が可能であることを理解できるだろう。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により定められなければならない。
１１０、２１０、３１０ メモリコントローラ
１１２、２２７、３２７ ビットカウンタ
１１４、２１４、３１４ 回帰分析器
１２０、２２０、３２０ 不揮発性メモリ装置
１２１、２２１ セルアレイ
１２２、２２２ 行デコーダ
１２３、２２３ ページバッファ
１２４、２２４ 入出力バッファ
１２５、２２５ 制御ロジック
１２６、２２６ 電圧発生器
１３０、１４０、１５０、１６０、１７０ 分布谷
４１１ 基板
４１２ａ、４１２ｂ、４１２ｃ、４１２ｄ ドーピング領域
４１３ ピラー
４１３ａ 表面層
４１３ｂ 内部の層
４１４ａ〜４１４ｉ 第１導電物質
４１５ 絶縁膜
４１６ ドレイン
４１７ａ、４１７ｂ、４１７ｃ ビット線
４１８ 絶縁材料
１１００ ホスト
１２００ ＳＳＤ
１２１０ ＳＳＤコントローラ
１２１５ 回帰分析器
１２２０ バッファメモリ
１２３０ 不揮発性メモリ装置
２１００ メモリコントローラ
２１１０ ＳＲＡＭ
２１２０ ＣＰＵ
２１３０ ホストインタフェース
２１４０ ＥＣＣ
２１５０ メモリインタフェース
２２００ 不揮発性メモリ装置
３１００ フラッシュメモリ
３２００ フラッシュコントローラ
４０００ コンピューティングシステム
４１００ メモリシステム
４１１０ メモリコントローラ
４１２０ フラッシュメモリ装置
４２００ マイクロプロセッサ
４３００ ＲＡＭ
４４００ ユーザインタフェース
４５００ モデム
４６００ システムバス

Claims (32)

  1. 不揮発性メモリ装置の読み取り方法において、
    互いに異なる読み取り電圧に選択されたメモリセルを読み出す段階と、
    前記互いに異なる読み取り電圧によって読み出されたデータを参照して複数のしきい値電圧帯域に各々対応するメモリセルの数をカウントする段階と、
    前記複数のしきい値電圧帯域に各々含まれるメモリセルの数を参照して前記選択されたメモリセルのしきい値電圧に対する確率密度関数の座標値を決定する段階と、
    前記座標値を参照して前記確率密度関数の係数を求める段階と、
    前記確率密度関数の傾きが０である座標点のしきい値電圧を前記選択されたメモリセルの読み取り電圧に決定する段階を含むことを特徴とする読み取り方法。
  2. 前記複数のしきい値電圧帯域は、同じ電圧幅を有することを特徴とする請求項１に記載の読み取り方法。
  3. 前記メモリセルの数をカウントする段階は、
    第１読み取り電圧によって読み出された第１データ及び第２読み取り電圧によって読み出された第２データの同じ列に対応するデータビットに排他的論理和演算を実行する段階と、
    前記排他的論理和演算の結果から論理‘１’の数をカウントする段階を含むことを特徴とする請求項１に記載の読み取り方法。
  4. 前記第１読み取り電圧と前記第２読み取り電圧の平均値が前記座標値のうちいずれかの第１成分に、そして、前記第１読み取り電圧と前記第２読み取り電圧との間に対応するしきい値電圧帯域に含まれるメモリセルの数が前記いずれかの座標値の第２成分に決定されることを特徴とする請求項３に記載の読み取り方法。
  5. 前記選択されたメモリセルの消去状態とプログラム状態との間の分布谷に対応する前記確率密度関数は、前記しきい値電圧に対する３次関数に推定されることを特徴とする請求項１に記載の読み取り方法。
  6. 前記確率密度関数を求める段階は、少なくとも４つの座標値をそれぞれ代入して前記確率密度関数の係数を求める段階を含むことを特徴とする請求項５に記載の読み取り方法。
  7. 前記選択されたメモリセルのプログラム状態の間の分布谷に対応する前記確率密度関数は、前記しきい値電圧に対する２次関数に推定されることを特徴とする請求項１に記載の読み取り方法。
  8. 前記確率密度関数を求める段階は、少なくとも３つの座標値をそれぞれ代入して前記確率密度関数の係数を求める段階を含むことを特徴とする請求項７に記載の読み取り方法。
  9. 前記読み取り電圧に決定する段階は、
    前記確率密度関数を微分する段階と、
    微分された前記確率密度関数の値を０とする方程式の根を求める段階を含むことを特徴とする請求項１に記載の読み取り方法。
  10. 前記読み取り電圧は、前記方程式の実根のうち前記確率密度関数の最小点または極小点に対応する実根を前記読み取り電圧に決定することを特徴とする請求項９に記載の読み取り方法。
  11. 読み取りレベルの情報を含むリードコマンドに応答して選択されたメモリセルからデータを読み出す不揮発性メモリ装置と、
    前記読み出されたデータを参照して前記メモリセルのしきい値電圧に対する確率分布関数を求め、前記確率分布関数の導関数を解析して前記メモリセルの読み取り電圧を決定するメモリコントローラを含むことを特徴とするメモリシステム。
  12. 前記読み取りレベルの情報には、１つの読み取りレベルに対する情報が含まれていることを特徴とする請求項１１に記載のメモリシステム。
  13. 前記メモリコントローラは、複数のリードコマンドを前記不揮発性メモリ装置に提供し、複数のリードコマンドにそれぞれ対応する読み取りデータを使用して前記確率分布関数の座標点を計算することを特徴とする請求項１２に記載のメモリシステム。
  14. 前記読み取りレベルの情報には、互いに異なる２つの読み取りレベルに対する情報が含まれていることを特徴とする請求項１１に記載のメモリシステム。
  15. 前記不揮発性メモリ装置は、第１読み取りレベルに応じて読み出された第１データと、第２読み取りレベルによって読み出された第２データに対する排他的論理和演算を実行し、前記排他的論理和演算の結果に含まれる論理‘１’の数をカウントして前記確率分布関数の座標値として提供されるビットカウンタを含むことを特徴とする請求項１１に記載のメモリシステム。
  16. 前記読み取りレベルの情報には、互いに異なる４つ以上の読み取りレベルに対する情報が含まれていることを特徴とする請求項１１に記載のメモリシステム。
  17. 前記読み取りレベルの情報には、最初の読み取りレベル、電圧間隔の大きさ及び読み取り回数に関する情報が含まれていることを特徴とする請求項１１に記載のメモリシステム。
  18. 前記不揮発性メモリ装置は、前記読み取りレベルの情報に対応する複数の座標値成分を前記メモリコントローラに提供することを特徴とする請求項１７に記載のメモリシステム。
  19. 前記確率分布関数は、前記しきい値電圧に対する２次関数としてモデル化されていることを特徴とする請求項１１に記載のメモリシステム。
  20. 前記メモリコントローラは、前記不揮発性メモリ装置に互いに異なる４つの読み取りレベルを提供することを特徴とする請求項１９に記載のメモリシステム。
  21. 複数の異なる読み取り電圧に選択されたメモリセルを読み出し、前記読み出されたデータを参照して複数のしきい値電圧帯域に各々対応するメモリセルの数に対応する複数のカウント値を生成するビットカウンタと、
    前記複数のカウント値を回帰分析法により処理して前記選択されたメモリセルの読み取り電圧を決定する回帰分析器を含むことを特徴とするメモリシステム。
  22. 前記ビットカウンタは、複数の論理結果データのそれぞれから第１論理値を持つビットの数をカウントして前記複数のカウント値を生成するとともに、
    前記複数の論理結果データは、前記選択されたメモリセルを複数の異なる読み取り電圧によって読み出されたデータ同士の論理演算の結果として生成されることを特徴とする請求項２１に記載のメモリシステム。
  23. 前記回帰分析器は、前記複数のカウント値から確率密度関数を求め、前記求められた確率密度関数を参照して前記読み取り電圧を決定することを特徴とする請求項２１に記載のメモリシステム。
  24. 前記回帰分析器は、前記確率密度関数の最小値を参照して前記読み取り電圧を決定することを特徴とする請求項２３に記載のメモリシステム。
  25. 前記回帰分析器は、前記複数のカウント値を参照して前記選択されたメモリセルの複数の読み取り電圧に対する確率密度関数の座標値を決定し、
    前記座標値を参照して前記確率密度関数の係数を求め、前記確率密度関数の傾きが０である座標点のしきい値電圧を前記選択されたメモリセルの読み取り電圧に決定することを特徴とする請求項２３に記載のメモリシステム。
  26. 隣接する読み取り電圧の組の平均値が第１座標の第１成分に、前記隣接する読み取り電圧の組に対応するカウント値が前記第１座標の第２成分に決定されることを特徴とする請求項２５に記載のメモリシステム。
  27. 前記回帰分析器を含むメモリコントローラをさらに備えることを特徴とする請求項２１に記載のメモリシステム。
  28. 前記メモリコントローラは、前記ビットカウンタを備えることを特徴とする請求項２７に記載のメモリシステム。
  29. 前記不揮発性メモリ装置は、前記ビットカウンタを備えることを特徴とする請求項２７に記載のメモリシステム。
  30. 前記不揮発性メモリ装置は、前記ビットカウンタを含むことを特徴とする請求項２１に記載のメモリシステム。
  31. 請求項２１に記載のメモリシステムと、
    前記メモリシステムと接続されるホストを備えることを特徴とするソリッドステートドライバ。
  32. 請求項２１に記載のメモリシステムと、
    前記メモリシステムと接続されるプロセッサを備えることを特徴とするコンピューティングシステム。
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