KR101919902B1 - 메모리 장치의 데이터 독출 방법 - Google Patents

메모리 장치의 데이터 독출 방법 Download PDF

Info

Publication number
KR101919902B1
KR101919902B1 KR1020110106634A KR20110106634A KR101919902B1 KR 101919902 B1 KR101919902 B1 KR 101919902B1 KR 1020110106634 A KR1020110106634 A KR 1020110106634A KR 20110106634 A KR20110106634 A KR 20110106634A KR 101919902 B1 KR101919902 B1 KR 101919902B1
Authority
KR
South Korea
Prior art keywords
cell
data value
value
data
message
Prior art date
Application number
KR1020110106634A
Other languages
English (en)
Other versions
KR20130042369A (ko
Inventor
설창규
공준진
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1020110106634A priority Critical patent/KR101919902B1/ko
Priority to US13/607,987 priority patent/US9099184B2/en
Publication of KR20130042369A publication Critical patent/KR20130042369A/ko
Application granted granted Critical
Publication of KR101919902B1 publication Critical patent/KR101919902B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3422—Circuits or methods to evaluate read or write disturbance in nonvolatile memory, without steps to mitigate the problem
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

요소 그래프를 이용한, 빅팀 셀과 어그레서 셀을 포함하는 복수개의 메모리 셀의 데이터 독출 방법이 개시된다. 이를 위해 본 발명은, 빅팀 셀의 제1 물리량 및 어그레서 셀의 제2 물리량에 대한 확률 밀도 함수들과 대응되는 기능 노드(function node)를 정의하는 단계, 빅팀 셀에 저장된 적어도 하나의 제1 데이터 값 및 어그레서 셀에 저장된 적어도 하나의 제2 데이터 값과 대응되는 변수 노드(variable node)를 정의하는 단계, 및 기능 노드와 변수 노드를 연결하는 에지(edge)를 정의하는 단계를 포함하는 데이터 독출 방법을 제공한다.

Description

메모리 장치의 데이터 독출 방법{Method of reading data in memory device}
본 발명은 메모리 장치의 데이터 독출 방법에 관한 것으로, 더욱 상세하게는 요소 그래프를 이용하여 메모리 장치에 저장된 데이터를 독출하는 방법에 관한 것이다.
최근 메모리 장치가 고집적화됨에 따라 메모리 셀들 간의 폭이 줄어들고, 인접한 워드 라인 사이 및 인접한 플로팅 게이트 사이의 간격이 가까워지고 있다. 따라서 워드 라인 사이 및 플로팅 게이트 사이의 간섭 커패시터(interference capacitor)에 의한 간섭 효과가 발생되어 셀 문턱전압(Vth) 시프트(shift)가 심화되고, 이로 인해 메모리 장치의 신뢰성이 저하되는 문제가 발생한다.
본 발명이 해결하고자 하는 과제는, 신뢰성이 개선된 메모리 장치의 데이터 독출 방법을 제공하는 것이다.
본 발명의 일 태양에 의한 데이터 독출 방법이 제공된다. 상기 데이터 독출 방법은, 요소 그래프를 이용한, 빅팀 셀과 어그레서 셀을 포함하는 복수개의 메모리 셀의 데이터 독출 방법으로서, 상기 빅팀 셀의 제1 물리량 및 상기 어그레서 셀의 제2 물리량에 대한 확률 밀도 함수들과 대응되는 기능 노드(function node)를 정의하는 단계, 상기 빅팀 셀에 저장된 적어도 하나의 제1 데이터 값 및 상기 어그레서 셀에 저장된 적어도 하나의 제2 데이터 값과 대응되는 변수 노드(variable node)를 정의하는 단계, 및 상기 기능 노드와 상기 변수 노드를 연결하는 에지(edge)를 정의하는 단계를 포함할 수 있다.
상기 데이터 독출 방법의 일 예에 의하면, 상기 에지를 정의하는 단계에서, 상기 에지는, 상기 복수개의 메모리 셀의 프로그램 방식에 따라 상기 제1 데이터 값과 상기 제2 데이터 값이 영향을 받는 관계를 기초로, 상기 기능 노드와 상기 변수 노드를 연결하도록 정의될 수 있다.
상기 데이터 독출 방법의 다른 예에 의하면, 상기 데이터 독출 방법은 상기 요소 그래프에 메시지 전달 알고리즘(message passing algorithm)을 적용하여 상기 제1 데이터 값 및 상기 제2 데이터 값을 결정하는 단계를 더 포함할 수 있다.
상기 데이터 독출 방법의 다른 예에 의하면, 상기 메시지 전달 알고리즘은, 합-곱 알고리즘(sum-product algorithm), 최소-합 알고리즘(min-sum algorithm), BCJR 알고리즘(Bahl, Cocke, Jelinek and Raviv algorithm), 또는 신뢰전파 알고리즘(belief propagation algorithm)일 수 있다.
상기 데이터 독출 방법의 다른 예에 의하면, 상기 메시지 전달 알고리즘은, 상기 요소 그래프를 기초로 복수개의 메시지 값들을 구하는 단계, 및 상기 복수개의 메시지 값들을 기초로 상기 제1 데이터 값에 대한 제1 메트릭(metric) 및 상기 제2 데이터 값에 대한 제2 메트릭을 결정하는 단계를 포함할 수 있다.
상기 데이터 독출 방법의 다른 예에 의하면, 상기 데이터 독출 방법은, 상기 제1 메트릭의 값들을 비교함으로써 상기 빅팀 셀의 제1 데이터 값을 결정하는 단계, 및 상기 제2 메트릭의 값들을 비교함으로써 상기 어그레서 셀의 제2 데이터 값을 결정하는 단계를 더 포함할 수 있다.
본 발명의 다른 태양에 의한 데이터 독출 방법이 제공된다. 상기 데이터 독출 방법은, 어그레서 셀의 물리량을 감지하는 단계, 상기 어그레서 셀의 상기 물리량과 기준 값을 비교함으로써, 상기 어그레서 셀의 데이터 값을 결정하는 단계를 포함하고, 상기 어그레서 셀의 상기 물리량이 상기 기준 값의 오차 범위 내에 존재하는 경우, 빅팀 셀의 물리량을 감지하고, 상기 빅팀 셀의 상기 물리량과 상기 기준 값을 비교함으로써 상기 빅팀 셀의 데이터 값을 결정하는 단계, 및 상기 빅팀 셀의 상기 데이터 값의 통계 분포에 기초하여 상기 어그레서 셀의 상기 물리량을 결정하는 단계를 더 수행하는 것을 특징으로 하는 데이터 독출 방법.
상기 데이터 독출 방법의 일 예에 의하면, 상기 빅팀 셀 및 상기 어그레서 셀을 포함하는 복수개의 메모리 셀은, 데이터 값이 제1 값(1)인 경우 제1 통계 분포를 가지고, 상기 데이터 값이 제2 값(0)인 경우 제2 통계 분포를 가지며, 상기 빅팀 셀의 상기 데이터 값의 통계 분포에 기초하여 상기 어그레서 셀의 상기 데이터 값을 결정하는 단계에서, 상기 빅팀 셀의 상기 데이터 값이 상기 제1 값(1)인 경우, 상기 빅팀 셀의 상기 물리량이 상기 제1 통계 분포의 평균으로부터 상기 기준 값을 향하여 떨어진 정도가 클수록 상기 어그레서 셀의 상기 데이터 값을 상기 제2 값(0)으로 결정하고, 상기 빅팀 셀의 상기 데이터 값이 상기 제2 값(0)인 경우, 상기 빅팀 셀의 상기 물리량이 상기 제2 통계 분포의 평균으로부터 상기 기준 값을 향하여 떨어진 정도가 클수록 상기 어그레서 셀의 상기 데이터 값을 상기 제1 값(1)으로 결정할 수 있다.
본 발명의 기술적 사상에 의한 실시예들에 따른 데이터 독출 방법은 빅팀 셀에 어그레서 셀에 들어있는 데이터에 대한 정보가 일부 포함되어 있다는 점을 이용하여, 메모리 셀에 저장된 데이터를 검출한다. 따라서 빅팀 셀 및 어그레서 셀 모두의 상태(state)를 고려하여 메모리 셀의 데이터가 검출될 수 있고, 결과적으로 로우 비트 에러 레이트(raw bit error rate, raw BER)가 최소화될 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예에 따른 데이터 독출 방법이 적용되는 메모리 장치에 포함된 메모리 셀 어레이를 개략적으로 나타낸 회로도이다.
도 2는 본 발명의 기술적 사상에 의한 실시예에 따른 데이터 독출 방법이 적용되는 메모리 장치에 포함된 메모리 셀 어레이 중 일부 메모리 셀들을 개략적으로 나타낸 회로도이다.
도 3은 본 발명의 기술적 사상에 의한 실시예에 따른 메모리 장치의 데이터 독출 방법을 개략적으로 나타낸 흐름도이다.
도 4는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 메모리 장치의 데이터 독출 방법을 개략적으로 나타낸 흐름도이다.
도 5는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 메모리 장치의 데이터 독출 방법을 개략적으로 나타낸 흐름도이다.
도 6은 본 발명의 기술적 사상에 의한 실시예들에 따른 메모리 장치의 독출 방법이 적용된 요소 그래프를 도시한다.
도 7은 도 6의 요소 그래프를 기초로 메시지 전달 알고리즘을 적용하여 계산된 복수개의 메시지 값들을 도시한다.
도 8은 도 6의 변형예로서, 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 메모리 장치의 독출 방법이 적용된 요소 그래프 및 메시지 전달 알고리즘의 적용 결과를 도시한다.
도 9는 도 7의 변형예로서, 도 8의 요소 그래프를 기초로 메시지 전달 알고리즘을 적용하여 계산된 복수개의 메시지 값들을 도시한다.
도 10은 도 6 및 도 7의 실시예와 대응되는 실시예로서, n개의 메모리 셀들이 요소 그래프로 표현된 것이다.
도 11 및 도 12는 본 발명의 기술적 사상에 의한 실시예들에 따른 데이터의 독출 방법을 이용하는 메모리 장치를 나타내는 블록도와 평면도이다.
도 13은 본 발명의 실시예에 따른 메모리 장치를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수개의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 “포함한다(comprise)” 및/또는 “포함하는(comprising)”은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다. 본 명세서에서 사용된 바와 같이, 용어 “및/또는”은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역 및/또는 부위들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부위들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열의 의미하지 않으며, 하나의 부재, 영역 또는 부위를 다른 부재, 영역 또는 부위와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역 또는 부위는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역 또는 부위를 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 기술적 사상에 의한 실시예에 따른 데이터 독출 방법이 적용되는 메모리 장치에 포함된 메모리 셀 어레이를 개략적으로 나타낸 회로도이다.
도 1을 참조하면, 메모리 장치 내 메모리 셀 어레이(5)는 복수개의 메모리 셀 블록(3)을 포함할 수 있다. 메모리 셀 블록(3) 각각은 메모리 셀 스트링(1)을 포함할 수 있다.
복수개의 메모리 셀 스트링(1)은 각각 복수개의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)과, 스트링 선택 트랜지스터(SST)와, 접지 선택 트랜지스터(GST)를 포함할 수 있다. 각각의 메모리 셀 스트링(1)에서 상기 접지 선택 트랜지스터(GST), 복수개의 메모리 셀(MC1, MC2, ...,, MCn-1, MCn) 및 스트링 선택 트랜지스터(SST)가 순서대로 직렬 연결될 수 있다. 여기서, 복수개의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)은 데이터를 저장할 수 있다. 복수개의 워드 라인(WL1, WL2, ..., WLn-1, WLn)은 각각의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)에 결합되어 이들 메모리 셀(MC1, MC2, ..., MCn-1, MCn)을 제어할 수 있다.
상기 메모리 셀 블록(3)의 제1 내지 제m 열(column)에 배열된 각 메모리 셀 스트링(1)의 일측, 예를 들면 상기 스트링 선택 트랜지스터(SST)의 드레인(drain)측에는 복수개의 비트 라인(BL1, BL2, BL3)이 연결될 수 있다. 그리고, 각 메모리 셀 스트링(1)의 타측, 예를 들면 상기 접지 선택 트랜지스터(GST)의 소스(source)측에는 공통 소스 라인 (CSL)이 연결될 수 있다.
각각의 메모리 셀 스트링(1)에서 스트링 선택 트랜지스터(SST)는 비트 라인(BL1, BL2, BL3)과 메모리 셀(MC1, MC2, ..., MCn-1, MCn)과의 사이에 배열될 수 있다. 메모리 셀 블록(3)에서 각각의 스트링 선택 트랜지스터(SST)는 그 게이트에 연결되는 스트링 선택 라인(SSL)에 의해 복수개의 비트 라인(BL1, BL2, BL3)과 복수개의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)과의 사이에서의 데이터 전송을 제어할 수 있다.
상기 접지 선택 트랜지스터(GST)는 복수개의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)과 공통 소스 라인(CSL) 사이에 배열될 수 있다. 메모리 셀 블록(13)에서 각각의 접지 선택 트랜지스터(GST)는 그 게이트에 각각 연결되는 접지 선택 라인(GSL)에 의해 상기 복수개의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)과 공통 소스 라인(CSL) 사이에서의 데이터 전송을 제어할 수 있다.
도 2는 본 발명의 기술적 사상에 의한 실시예에 따른 데이터 독출 방법이 적용되는 메모리 장치에 포함된 메모리 셀 어레이 중 일부 메모리 셀들을 개략적으로 나타낸 회로도이다.
도 2를 참조하면, 제1 메모리 셀(MC1)에 대한 프로그램 동작이 수행되어 제1 메모리 셀(MC1)에 제1 데이터 값이 저장될 수 있고, 이후 제2 메모리 셀(MC2)에 대한 프로그램 동작이 수행되어 제2 메모리 셀(MC2)에 제2 데이터 값이 저장될 수 있다. 이 경우 제2 메모리 셀(MC2)의 프로그램 단계 동안 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2) 사이에 간섭 효과가 발생할 수 있고, 그에 따라 제1 메모리 셀(MC1)의 문턱 전압(Vth)의 변동이 발생한다.
제2 메모리 셀(MC2)에 의해 제1 메모리 셀(MC1)의 문턱 전압이 변동되었으므로, 제1 메모리 셀(MC1)은 빅팀 셀(victim cell)로 정의 될 수 있다. 또한, 제2 메모리 셀(MC2)은 제1 메모리 셀(MC1)의 문턱 전압의 시프트(shift)를 발생시키므로, 제2 메모리 셀(MC2)은 어그레서 셀(aggressor cell)로 정의될 수 있다.
빅팀 셀과 어그레서 셀 사이의 커플링(coupling) 결과, 어그레서 셀이 빅팀 셀에 미치는 영향은, i) 빅팀 셀의 문턱 전압의 평균값의 증가/감소와 ii) 어그레서 실과 빅팀 셀에서의 잡음 성분들과의 상관(correlation)으로 관찰될 수 있다. 이는 빅팀 셀에 어그레서 셀에 들어있는 데이터에 대한 정보가 일부 포함되어 있다는 것을 의미한다. 이에 대한 더욱 구체적인 내용은 아래의 "본 발명의 확장" 부분에서 더욱 상세히 설명하기로 한다.
본 발명의 기술적 사상에 의한 실시예들에 따른 데이터 독출 방법은, 상술한 빅팀 셀에 어그레서 셀에 들어있는 데이터에 대한 정보가 일부 포함되어 있다는 점을 이용하여, 메모리 셀에 저장된 데이터를 검출한다. 즉, 빅팀 셀 및 어그레서 셀 모두의 상태(state)를 고려하여 메모리 셀의 데이터가 검출될 수 있고, 결과적으로 로우 비트 에러 레이트(raw bit error rate, raw BER)가 최소화될 수 있다. 이를 구체적으로 구현하는 방법에 대해서는 도 3에서 후술하기로 한다.
도 3은 본 발명의 기술적 사상에 의한 실시예에 따른 메모리 장치의 데이터 독출 방법을 개략적으로 나타낸 흐름도이다.
도 3을 참조하면, 데이터 독출 방법은, 요소 그래프로의 표현 단계(S200) 및 메시지 전달 알고리즘의 적용 단계(S300)를 포함할 수 있다.
요소 그래프로의 표현 단계(S200)는, 메모리 셀에 저장된 데이터와 메모리 셀을 나타내는 물리량 사이의 관계를 요소 그래프로 표현하는 단계이다. 메시지 전달 알고리즘의 적용 단계(S300)는, 상기 요소 그래프에 메시지 전달 알고리즘(message passing algorithm)을 적용하여 메모리 셀에 저장된 데이터를 독출하는 단계이다.
요소 그래프로의 표현 단계(S200)에서, 물리량은 전압값, 전류값, 및 저항값 중에서 선택되는 하나일 수 있다. 예를 들어, 물리량은 메모리 셀의 문턱 전압일 수도 있다. 또한, 메모리 셀에 저장된 데이터는 한 비트의 논리 값일 수도 있고, 두 비트 이상의 논리 값들일 수도 있다. 본 명세서에서 이러한 비트의 논리 값들을 적어도 하나의 데이터 값으로 정의하기로 한다.
예를 들어, 단일 레벨 셀(single level cell, SLC)의 경우 메모리 셀은 1개의 데이터 값을 저장하며, 상기 데이터 값은 0 또는 1이 된다. 한편, 멀티 레벨 셀(multi level cell, MLC)의 경우 메모리 셀은 2개 이상의 데이터 값을 저장할 수 있다. 예를 들어, 메모리 셀이 2개의 데이터 값을 저장하는 경우, "00", "01", "10", "11"을 저장할 수 있으며, 각 자리에 대한 데이터 값이 다음 표와 같이 결정될 수 있다.
메모리 셀에 저장된 데이터 첫 번째 자리의 데이터 값 두 번째 자리의 데이터 값
00 0 0
01 0 1
10 1 0
11 1 1
한편, 본 명세서에서, 멀티 레벨 셀 동작에서 각각의 메모리 셀에 저장된 데이터 값(예를 들어, "제1 데이터 값" 및 "제2 데이터 값")은 표 1과 같이 첫 번째 자리의 데이터 값과 두 번째 자리의 데이터 값을 포함할 수 있다. 즉, 제1 메모리 셀은 제1 첫 번째 자리의 데이터 값 및 제1 두 번째 자리의 데이터 값을 저장하고, 제2 메모리 셀은 제2 첫 번째 자리의 데이터 값 및 제2 두 번째 자리의 데이터 값을 저장하는 것으로 이해될 수 있다.
메시지 전달 알고리즘의 적용 단계(S300)에서, 메시지 전달 알고리즘은 합-곱 알고리즘(sum-product algorithm), 최소-합 알고리즘(min-sum algorithm), BCJR 알고리즘(Bahl, Cocke, Jelinek and Raviv algorithm), 또는 신뢰전파 알고리즘(belief propagation algorithm)일 수 있다. 메시지 전달 알고리즘의 적용 결과 메모리 셀에 저장된 데이터 값이 결정될 수 있다.
요소 그래프로의 표현 단계(S200) 및 메시지 전달 알고리즘의 적용 단계(S300)에 대한 구체적인 구현 방법에 대해서는 도 4 및 도 5에서 후술하기로 한다.
도 4는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 메모리 장치의 데이터 독출 방법을 개략적으로 나타낸 흐름도이다.
도 4를 참조하면, 메모리 장치의 독출 방법은, 기능 노드(function node)의 정의 단계(S210), 변수 노드(variable node)의 정의 단계(S220), 및 에지(edge)의 정의 단계(S230)를 포함할 수 있다. 상기 단계들은 도 3의 요소 그래프로의 표현 단계(S200)에 포함될 수 있다.
기능 노드의 정의 단계(S210)에서, 기능 노드는 빅팀 셀의 제1 물리량 및 어그레서 셀의 제2 물리량에 대한 확률 밀도 함수들과 대응되는 노드로 정의될 수 있다. 또한, 변수 노드의 정의 단계(S220)에서, 변수 노드는 빅팀 셀에 저장된 적어도 하나의 제1 데이터 값 및 어그레서 셀에 저장된 적어도 하나의 제2 데이터 값과 대응되는 노드로 정의될 수 있다.
에지의 정의 단계(S230)는, 기능 노드와 변수 노드를 연결하는 에지를 정의하는 단계이다. 상기 에지의 정의 단계(S230)에서, 상기 에지는, 복수개의 메모리 셀의 프로그램 방식에 따라 제1 데이터 값과 제2 데이터 값이 영향을 받는 관계를 기초로, 상기 기능 노드와 상기 변수 노드를 연결하도록 정의될 수 있다.
예를 들어, 복수개의 메모리 셀의 프로그램 방식은, 단일 스트링 내 워드 라인의 순서에 따라 데이터를 저장하는, 싱글 레벨 셀 프로그램 방식일 수 있고, 이 경우 기능 노드와 변수 노드 사이의 연결 관계가 도 6에서 후술된다. 또한, 복수개의 메모리 셀의 프로그램 방식은, 올-비트 라인(all-bit line) 및 쉐도우 프로그램(shadow program)을 사용하는 2-비트 멀티 레벨 셀 프로그램 방식일 수 있고, 이 경우 기능 노드와 변수 노드 사이의 연결 관계가 도 8에서 후술된다.
도 5는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 메모리 장치의 데이터 독출 방법을 개략적으로 나타낸 흐름도이다.
도 5를 참조하면, 메모리 장치의 독출 방법은, 메시지 값들의 도출 단계(S310), 메트릭의 결정 단계(S320), 및 데이터 값의 결정 단계(S330, S340)를 포함할 수 있다. 상기 단계들은 도 3의 메시지 전달 알고리즘의 적용 단계(S300)에 포함될 수 있다.
메시지 값들의 도출 단계(S310)에서, 요소 그래프를 기초로 복수개의 메시지 값들이 도출될 수 있다. 즉, 도 4에서 설명된 에지를 따라 기능 노드와 변수 노드 사이에 전달되는 메시지 값들이 도출될 수 있다. 상기 메시지 값들을 도출하는 구체적인 실시예에 대해서는 도 7 및 도 9에서 후술하기로 한다.
메트릭의 결정 단계(S320)에서, 복수개의 메시지 값들을 기초로 제1 데이터 값에 대한 제1 메트릭 및 제2 데이터 값에 대한 제2 메트릭이 결정될 수 있다. 여기서 메트릭은 데이터 값에 대한 신뢰도 추정 값으로 정의될 수 있으며, 메시지 값들을 기초로 계산될 수 있다. 상기 메트릭들을 도출하는 구체적인 실시예에 대해서는 도 7 및 도 9에서 후술하기로 한다.
데이터 값의 결정 단계(S330, S340)에서, 제1 메트릭의 값들을 비교함으로써 빅팀 셀의 제1 데이터 값이 결정되고, 제2 메트릭의 값들을 비교함으로써 어그레서 셀의 제2 데이터 값이 결정될 수 있다. 상술한 바와 같이 제1 메트릭은 제1 데이터 값에 대한 신뢰도 추정 값으로 정의되므로, 제1 데이터 값이 1인 경우의 제1 메트릭의 값과 0인 경우의 제1 메트릭의 값을 비교하여 빅팀 셀의 제1 데이터 값이 결정될 수 있다.
더욱 구체적으로, 제1 데이터 값이 1인 경우의 제1 메트릭의 값과 제1 데이터 값이 0인 경우의 제1 메트릭의 값이 비교될 수 있다. 이 경우 제1 데이터 값이 1인 경우의 제1 메트릭의 값이 제1 데이터 값이 0인 경우의 제1 메트릭의 값보다 높은 것으로 결정되면, 빅팀 셀에 대한 제1 데이터 값은 1로 결정될 수 있다.
어그레서 셀에 대한 제2 데이터 값도 상술한 방식과 마찬가지로 결정될 수 있다. 즉, 제2 데이터 값이 1인 경우의 제2 메트릭의 값과 0인 경우의 제2 메트릭의 값을 비교하여 어그레서 셀의 제2 데이터 값이 결정될 수 있다.
도 6은 본 발명의 기술적 사상에 의한 실시예들에 따른 메모리 장치의 독출 방법이 적용된 요소 그래프를 도시한다. 상기 요소 그래프는, 메모리 셀에 저장된 데이터 값과 메모리 셀을 나타내는 물리량 사이의 관계를 나타낸 것으로서, 도 4의 실시예에서 설명된 기능 노드의 정의 단계(도 4의 S210), 변수 노드의 정의 단계(도 4의 S220), 및 에지의 정의 단계(도 4의 S230)를 통해 표현될 수 있다. 이하 실시예들 간의 중복되는 설명은 생략하기로 한다.
복수개의 메모리 셀의 프로그램 방식은, 단일 스트링 내 워드 라인의 순서에 따라 데이터를 저장하는, 싱글 레벨 셀 프로그램 방식일 수 있다. 또한, 메모리 셀을 나타내는 물리량은 메모리 셀의 문턱 전압임을 가정한다
도 6을 참조하면, 기능 노드의 정의 단계(도 4의 S210)에서, 제1 기능 노드(11)는 빅팀 셀인 제1 메모리 셀(MC1)의 제1 문턱 전압의 확률 밀도 함수와 대응되고, 제2 기능 노드(12)는 어그레서 셀인 제2 메모리 셀(MC2)의 제2 문턱 전압의 확률 밀도 함수와 대응되도록 정의될 수 있다. 제1 기능 노드(11) 및 제2 기능 노드(12)의 확률 밀도 함수(probability density function)를 구하기 위해, 먼저 제1 문턱 전압(
Figure 112011081492268-pat00001
)이 다음과 같이 정의될 수 있다.
Figure 112011081492268-pat00002
여기서
Figure 112011081492268-pat00003
는 빅팀 셀인 제1 메모리 셀(MC1)의 제1 문턱 전압의 평균값이고,
Figure 112011081492268-pat00004
는 제2 워드 라인과 연결된 제2 메모리 셀(MC2)의 산포의 평균 문턱 전압값의 이동 전후 차이(즉, 변화량)를 나타내며,
Figure 112011081492268-pat00005
는 간섭 커플링 계수이다.
Figure 112011081492268-pat00006
는 제1 문턱 전압에 반영된 잡음 성분으로서, 가우시안 분포를 가지는 확률 변수일 수 있다.
또한, 제2 문턱 전압(
Figure 112011081492268-pat00007
)은 다음과 같이 정의될 수 있다.
Figure 112011081492268-pat00008
여기서
Figure 112011081492268-pat00009
은 어그레서 셀인 제2 메모리 셀(MC2)의 제2 문턱 전압의 평균값이고,
Figure 112011081492268-pat00010
은 제2 문턱 전압에 반영된 잡음 성분으로서, 가우시안 분포를 가지는 확률 변수일 수 있다.
이 경우 제1 기능 노드(11)의 제1 확률 밀도 함수 및 제2 기능 노드(12)의 제2 확률 밀도 함수는 다음 수학식 3 및 4와 같이 정의될 수 있다.
Figure 112011081492268-pat00011
Figure 112011081492268-pat00012
여기서
Figure 112011081492268-pat00013
는 상기 잡음 성분의 평균 전력을 나타낸다.
변수 노드의 정의 단계(S220)에서, 제1 변수 노드(21)는 제1 메모리 셀(MC1)에 저장되는 제1 데이터 값과 대응되고, 제2 변수 노드(22)는 제2 메모리 셀(MC2)에 저장되는 제2 데이터 값과 대응되도록 정의될 수 있다.
에지의 정의 단계(S230)에서, 제1 데이터 값이 제1 메모리 셀(MC1)에 저장된 데이터임을 나타내는 제1 에지(31)는 제1 기능 노드(11)와 제1 변수 노드(21)를 연결하도록 정의될 수 있다. 또한, 제2 데이터 값이 제2 메모리 셀(MC2)에 저장된 데이터임을 나타내는 제2 에지(32)는 제2 기능 노드(12)와 제2 변수 노드(22)를 연결하도록 정의될 수 있다. 나아가, 제2 데이터 값에 의해 제1 메모리 셀(MC1)이 영향을 받음(즉, 어그레서 셀과 빅팀 셀간의 커플링)을 나타내는 제3 에지(33)는 제1 기능 노드(11)와 제2 변수 노드(22)를 연결하도록 정의될 수 있다.
상술한 기능 노드의 정의 단계(S210), 변수 노드의 정의 단계(S220), 및 에지의 정의 단계(S230)를 통해, 단일 스트링 내 워드 라인의 순서에 따라 데이터를 저장하는 싱글 레벨 셀 프로그램 방식에 대한 요소 그래프가 표현될 수 있다.
도 7은 도 6의 요소 그래프를 기초로 메시지 전달 알고리즘을 적용하여 계산된 복수개의 메시지 값들을 도시한다. 상기 복수개의 메시지 값들은 도 5의 실시예에서 설명된 메시지 값들의 도출 단계(도 5의 S310)를 통해 계산될 수 있다.
도 7을 참조하면, 메시지 값들의 도출 단계(도 5의 S310)는, 제1 기능 노드(11)에서 제1 변수 노드(21)로의 제1 메시지(
Figure 112011081492268-pat00014
), 제1 기능 노드(11)에서 제2 변수 노드(22)로의 제2 메시지(
Figure 112011081492268-pat00015
), 및 제2 기능 노드(12)에서 제2 변수 노드(22)로의 제3 메시지(
Figure 112011081492268-pat00016
)를 구하는 제1 단계와, 상기 제1 변수 노드(21)에서 상기 제1 기능 노드(11)로의 제4 메시지(
Figure 112011081492268-pat00017
), 상기 제2 변수 노드(22)에서 상기 제1 기능 노드(11)로의 제5 메시지(
Figure 112011081492268-pat00018
), 및 상기 제2 변수 노드(22)에서 상기 제2 기능 노드(12)로의 제6 메시지(
Figure 112011081492268-pat00019
)를 구하는 제2 단계를 포함할 수 있다.
제1 메시지(
Figure 112011081492268-pat00020
)는 다음과 같이 정의될 수 있다.
Figure 112011081492268-pat00021
제2 메시지(
Figure 112011081492268-pat00022
)는 다음과 같이 정의될 수 있다.
Figure 112011081492268-pat00023
제3 메시지(
Figure 112011081492268-pat00024
)는 다음과 같이 정의될 수 있다.
Figure 112011081492268-pat00025
제4 메시지(
Figure 112011081492268-pat00026
)는 다음과 같이 정의될 수 있다.
Figure 112011081492268-pat00027
제5 메시지(
Figure 112011081492268-pat00028
)는 다음과 같이 정의될 수 있다.
Figure 112011081492268-pat00029
제6 메시지(
Figure 112011081492268-pat00030
)는 다음과 같이 정의될 수 있다.
Figure 112011081492268-pat00031
이후, 계산된 상기 제1 내지 제6 메시지들을 기초로 제1 데이터 값에 대한 제1 메트릭(
Figure 112011081492268-pat00032
) 및 제2 데이터 값에 대한 제2 메트릭(
Figure 112011081492268-pat00033
)을 결정한다.
제1 메트릭(
Figure 112011081492268-pat00034
)은 다음과 같이 정의될 수 있다.
Figure 112011081492268-pat00035
제2 메트릭(
Figure 112011081492268-pat00036
)은 다음과 같이 정의될 수 있다.
Figure 112011081492268-pat00037
이후, 제1 메트릭(
Figure 112011081492268-pat00038
)의 메시지 값들을 비교함으로써 상기 빅팀 셀의 상기 제1 데이터 값이 결정되고, 상기 제2 메트릭(
Figure 112011081492268-pat00039
)의 메시지 값들을 비교함으로써 상기 어그레서 셀의 상기 제2 데이터 값이 결정된다.
이하에서는 상술한 제1 내지 제6 메시지 값들과 상기 제1 및 제2 메트릭들을 통해 데이터 값이 도출되는 적용례를 구체적으로 살펴보기로 한다.
<구체적인 적용례>
빅팀 셀 및 어그레서 셀을 포함하는 복수개의 메모리 셀은, 데이터 값이 1인 경우 제1 통계 분포를 가지고, 상기 데이터 값이 0인 경우 제2 통계 분포를 가질 수 있다. 이 경우 상기 제1 통계 분포의 평균은 -1이고, 제2 통계 분포의 평균은 -1이며 이들의 표준 편차는 0.3으로 동일함을 가정한다. 또한, 데이터 값이 1에서 0으로 변화하는 경우 인접 셀에 주는 영향을 0.5로 가정한다.
이 경우 산포 측정 정보는 다음 표와 같이 표현될 수 있다.
데이터 값(p) s(p) σ αΔs(p)
0 1 0.3 0.5
1 -1 0.3 0
또한, 본 적용례에서, 제1 메모리 셀(MC1)에 저장된 제1 데이터 값(
Figure 112011081492268-pat00040
)은 1이고, 제2 메모리 셀(MC2)에 저장된 제2 데이터 값(
Figure 112011081492268-pat00041
)은 0으로 가정한다.
제1 메모리 셀(MC1) 및 제2 메모리 셀(MC2)에 저장된 데이터를 독출하기 위해, 제1 메모리 셀(MC1)의 제1 문턱 전압(
Figure 112011081492268-pat00042
) 및 제2 메모리 셀(MC2)의 제2 문턱 전압(
Figure 112011081492268-pat00043
)이 측정될 수 있다. 예를 들어, 제1 문턱 전압(
Figure 112011081492268-pat00044
)이 -0.6V이고, 제2 문턱 전압(
Figure 112011081492268-pat00045
)이 -0.01V일 경우, 종래의 방법으로 독출 동작이 수행될 경우, 제1 데이터 값 및 제2 데이터 값 모두가 1로 검출되어 오류가 발생하게 된다.
그러나 본 적용례의 경우, 제1 데이터 값 및 제2 데이터 값과 제1 문턱 전압 및 제2 문턱 전압 사이의 관계를 요소 그래프로 표현하고, 이들에 메시지 전달 알고리즘을 적용함으로써 제1 데이터 값 및 제2 데이터 값이 결정될 수 있다.
메시지 값의 도출 단계 중 제1 단계에서, 수학식 5 내지 7의 적용 결과 제1 내지 제3 메시지 값들이 다음 표와 같이 도출될 수 있다.
메시지 값 p=0 p=1
제1 메시지(
Figure 112011081492268-pat00046
)		 0.0000 1.8046
제2 메시지(
Figure 112011081492268-pat00047
)		 1.2579 0.5467
제3 메시지(
Figure 112011081492268-pat00048
)		 0.0046 0.0057
메시지 값의 도출 단계 중 제2 단계에서, 수학식 8 내지 10의 적용 결과 제4 내지 제6 메시지 값들이 다음 표와 같이 도출될 수 있다.
메시지 값 p=0 p=1
제4 메시지(
Figure 112011081492268-pat00049
)		 1 1
제5 메시지(
Figure 112011081492268-pat00050
)		 0.0046 0.0057
제6 메시지(
Figure 112011081492268-pat00051
)		 1.2579 0.5467
이후, 메트릭의 결정 단계(S320)에서, 수학식 11 및 12의 적용 결과 다음 표와 같이 메트릭의 값들이 도출될 수 있다.
메트릭 p=0 p=1
제1 메트릭(
Figure 112011081492268-pat00052
)		 0.0000 1.8046
제2 메트릭(
Figure 112011081492268-pat00053
)		 0.0058 0.0031
이후, 제1 메트릭(
Figure 112011081492268-pat00054
)의 메시지 값들을 비교함으로써 상기 빅팀 셀의 상기 제1 데이터 값이 결정되고, 상기 제2 메트릭(
Figure 112011081492268-pat00055
)의 메시지 값들을 비교함으로써 상기 어그레서 셀의 상기 제2 데이터 값이 결정된다.
표 3을 참조하면, 제1 데이터 값이 1인 경우의 제1 메트릭의 값(1.8046)이 제1 데이터 값이 0인 경우의 제1 메트릭의 값(0.0000)보다 크므로, 빅팀 셀인 제1 메모리 셀(MC1)에 대한 제1 데이터 값은 1로 결정된다. 한편, 제2 데이터 값이 1인 경우의 제2 메트릭의 값(0.0031)이 제2 데이터 값이 0인 경우의 제2 메트릭의 값(0.0058)보다 작으므로, 어그레서 셀인 제2 메모리 셀(MC2) 대한 제2 데이터 값은 0으로 결정된다. 결국, 종래의 데이터 독출 방법으로 수행된 오류가 정정됨을 확인할 수 있다.
종래 기술의 경우, 제2 메모리 셀(MC2)의 측정된 제2 문턱 전압이 0이 가까우므로, 즉, 제2 문턱 전압이 기준 전압의 오차 범위 내에 존재하므로 제2 메모리 셀(MC2)의 제2 데이터 값이 0인지 1인지 확실히 판단을 내리기가 어렵다는 문제가 있었다.
하지만 제2 메모리 셀(MC2)에 의한 커플링 효과에 의해 제1 메모리 셀(MC1)의 측정된 제1 문턱 전압이 다소 큰 값(즉, 중심인 -1로부터 다소 멀어져 있는 값)을 가지고 있으므로, 제2 메모리 셀(MC2)에 저장된 제2 데이터 값은 0일 확률이 높다. 본 발명이 기술적 사상에 의한 실시예들에 따른 데이터 독출 방법은 요소 그래프 및 메시지 전달 알고리즘을 이용함으로써, 이러한 확률 정보를 고려할 수 있다는 기술적 장점을 가진다.
도 8 및 도 9는 도 6 및 도 7의 변형예로서, 복수개의 메모리 셀의 프로그램 방식이 올-비트 라인(all-bit line) 및 쉐도우 프로그램(shadow program)을 사용하는 2-비트 멀티 레벨 셀 프로그램 방식임을 가정한 것이다. 이하 실시예들 간의 중복되는 설명은 생략하기로 한다.
도 8을 참조하면, 기능 노드의 정의 단계(도 4의 S210)에서, 제1 기능 노드(11)는 빅팀 셀인 제1 메모리 셀(MC1)의 제1 문턱 전압의 확률 밀도 함수와 대응되고, 제2 기능 노드(12)는 어그레서 셀인 제2 메모리 셀(MC2)의 제2 문턱 전압의 확률 밀도 함수와 대응되도록 정의될 수 있다. 제1 기능 노드(11)의 제1 확률 밀도 함수 및 제2 기능 노드(12)의 제2 확률 밀도 함수를 구하기 위해, 먼저, 제1 문턱 전압(
Figure 112011081492268-pat00056
)이 다음과 같이 정의될 수 있다.
Figure 112011081492268-pat00057
여기서
Figure 112011081492268-pat00058
는 빅팀 셀인 제1 메모리 셀(MC1)의 제1 문턱 전압의 평균값이고,
Figure 112011081492268-pat00059
는 제2 워드 라인과 연결된 제2 메모리 셀(MC2)의 산포의 평균 문턱 전압값의 이동 전후 차이(즉, 변화량)를 나타내며,
Figure 112011081492268-pat00060
는 간섭 커플링 계수이다.
Figure 112011081492268-pat00061
는 제1 문턱 전압에 반영된 잡음 성분으로서, 가우시안 분포를 가지는 확률 변수일 수 있다.
또한, 제2 문턱 전압(
Figure 112011081492268-pat00062
)은 다음과 같이 정의될 수 있다.
Figure 112011081492268-pat00063
여기서
Figure 112011081492268-pat00064
은 어그레서 셀인 제2 메모리 셀(MC2)의 제2 문턱 전압의 평균값이고,
Figure 112011081492268-pat00065
은 제2 문턱 전압에 반영된 잡음 성분으로서, 가우시안 분포를 가지는 확률 변수일 수 있다.
이 경우 제1 기능 노드(11)의 제1 확률 밀도 함수 및 제2 기능 노드(12)의 제2 확률 밀도 함수는 다음 수학식 15 및 16과 같이 정의될 수 있다.
Figure 112011081492268-pat00066
Figure 112011081492268-pat00067
여기서
Figure 112011081492268-pat00068
는 상기 잡음 성분의 평균 전력을 나타낸다.
변수 노드의 정의 단계(도 4의 S220)에서, 제1 변수 노드(21) 및 제3 변수 노드(23)는 제1 메모리 셀(MC1)에 저장되는 제1 데이터 값과 대응되고, 제2 변수 노드(22) 및 제4 변수 노드(24)는 제2 메모리 셀(MC2)에 저장되는 제2 데이터 값과 대응되도록 정의될 수 있다.
에지의 정의 단계(S230)에서, 제1 데이터 값이 제1 메모리 셀(MC1)에 저장된 데이터임을 나타내도록, 제1 에지(31)는 제1 기능 노드(11)와 제1 변수 노드(21)를 연결하도록 정의될 수 있고, 제2 에지(32)는 제1 기능 노드(11)와 제3 변수 노드(23)를 연결하도록 정의될 수 있다.
또한, 제2 데이터 값이 제2 메모리 셀(MC2)에 저장된 데이터임을 나타내도록, 제3 에지(33)는 제2 기능 노드(12)와 제2 변수 노드(22)를 연결하도록 정의될 수 있고, 제4 에지(34)는 제2 기능 노드(12)와 제4 변수 노드(24)를 연결하도록 정의될 수 있다.
나아가, 제2 데이터 값에 의해 제1 메모리 셀(MC1)이 영향을 받음(즉, 어그레서 셀과 빅팀 셀간의 커플링)을 나타내도록, 제5 에지(35)는 제1 기능 노드(11)와 제2 변수 노드(22)를 연결하도록 정의될 수 있고, 제6 에지(36)는 제1 기능 노드(11)와 제4 변수 노드(24)를 연결하도록 정의될 수 있다.
도 9을 참조하면, 메시지 값들의 도출 단계(도 5의 S310)에서, 수학식 17 및 수학식 18에 따라 각 에지별로 모든 메시지가 결정될 수 있다.
Figure 112011081492268-pat00069
Figure 112011081492268-pat00070
이후, 메트릭의 결정 단계에서(도 5의 S320)계산된 상기 메시지들을 기초로 제1 데이터 값에 대한 제1 메트릭 및 제2 데이터 값에 대한 제2 메트릭을 결정한다. 마지막으로, 데이터 값의 결정 단계(도 5의 S330, S340)에서, 제1 메트릭의 메시지 값들을 비교함으로써 상기 빅팀 셀의 상기 제1 데이터 값이 결정되고, 상기 제2 메트릭의 메시지 값들을 비교함으로써 상기 어그레서 셀의 상기 제2 데이터 값이 결정된다.
본 명세서가 싱글 레벨 셀 및 2-비트 멀티 레벨 셀에 대해서만 실시예를 도시하고 있지만, 본 발명은 이에 제한되는 것은 아니며, 3-비트 이상의 멀티 레벨 셀의 메모리 장치에도 적용될 수 있다. 또한, 동일한 싱글/멀티 레벨 셀의 경우라 하더라도, 프로그램 방식에 따라서 노드들 간의 연결 관계 및 각 기능 노드에서 정의되는 함수들이 달라질 수 있음에 유의한다.
선택적으로, 도 8에서 도시된 변수 노드들을 코딩된 비트들(coded bits)을 포함할 수 있고, 이 경우 상기 코딩된 비트들은 또 다시 요소 그래프로 표현될 수 있다. 이러한 구조를 바탕으로 조인트 채널 보상(joint channel compensation) 및 반복 디코딩(iterative decoding)도 적용할 수 있으며, 따라서 신뢰성이 더욱 개선될 수 있다.
전술한 실시예들이 2개의 메모리 셀들(MC1, MC2)을 전제로, 즉 1개의 빅팀 셀 및 1개의 어그레서 셀을 전제로 하여 설명된 것이지만, 이는 설명의 단순화를 위한 실시예일 뿐 본 발명이 이에 제한되지는 않음에 유의한다. 즉, n개의 메모리 셀들을 대상으로도 본원의 기술 사상이 적용될 수 있다. 이에 대해서는 도 10에서 더욱 자세히 설명하기로 한다.
도 10은 도 6 및 도 7의 실시예와 대응되는 실시예로서, n개의 메모리 셀들이 요소 그래프로 표현된 것이다.
도 1 및 도 10을 참조하면, 단일 스트링 내 워드 라인의 순서에 따라 데이터를 저장하는 싱글 레벨 셀 프로그램 방식에서, 메모리 셀 스트링(1) 내 n개의 메모리 셀들(MC1, MC2, ..., MCn-1. MCm)이 모두 요소 그래프로 표현될 수 있다. 이 경우 제1 메모리 셀(MC1)은 제2 메모리 셀(MC2)에 의해 영향을 받는 빅팀 셀에 해당하지만, 제2 메모리 셀(MC2)은 제1 메모리 셀(MC1)에 영향을 주는 어그레서 셀인 동시에 제3 메모리 셀(미도시)에 의해 영향을 받는 빅팀 셀일 수 있다.
도 10을 참조하면, 요소 그래프는 n개의 기능 노드들(11, 12, ..., 1n-1, 1n) 및 n개의 변수 노드들(21, 22, ..., 2n-1, 2n)을 포함할 수 있다. 나아가 요소 그래프는 n개의 기능 노드들(11, 12, ..., 1n-1, 1n) 및 n개의 변수 노드들(21, 22, ..., 2n-1, 2n)을 연결하는 에지들(30)을 포함할 수 있다.
도 7에서 설명한 바와 같이, 제1 메모리 셀(도 1의 MC1)은 제2 메모리 셀(도 1의 MC2)에 의해 영향을 받는 빅팀 셀이므로, 제1 기능 노드(11)와 제1 변수 노드(21) 사이에 에지(31)가 생성되는 것 이외에, 제1 기능 노드(11)와 제2 변수 노드(22) 사이에 에지(33)가 생성된다.
도 10을 다시 참조하면, 제2 메모리 셀(도 1의 MC2)은 제1 메모리 셀(도 1의 MC1)에 영향을 주는 어그레서 셀인 동시에 제3 메모리 셀(미도시)에 의해 영향을 받는 빅팀 셀이므로, 제2 기능 노드(12)와 제2 변수 노드(22) 사이에 에지(32)가 생성되는 것 이외에도, 제3 기능 노드(13)와 제2 변수 노드(22) 사이에 에지(34)가 생성된다. 이러한 빅팀-어그레서 관계를 토대로 n개의 메모리 셀들의 관계가 요소 그래프로 표현될 수 있다.비록 도 10은 단일 스트링 내 워드 라인의 순서에 따라 데이터를 저장하는 싱글 레벨 셀 프로그램 방식임을 전제로 메모리 셀 스트링 내 n개의 메모리 셀들(MC1, MC2, ..., MCn-1. MCm)이 모두 요소 그래프로 표현된 경우를 도시하였지만 본 발명은 이에 제한되지 아니함에 유의한다. 즉, 올-비트 라인(all-bit line) 및 쉐도우 프로그램(shadow program)을 사용하는 2-비트 멀티 레벨 셀 프로그램 방식에서, 메모리 셀 스트링 내 n개의 메모리 셀들이 모두 요소 그래프로 표현될 수도 있다. 또한, 2-비트 멀티 레벨 셀이 아닌 3-비트 이상의 멀티 레벨 셀 프로그램 방식에서도 메모리 셀 스트링 내 n개의 메모리 셀들이 모두 요소 그래프로 표현될 수 있을 것이다.
<본 발명의 확장>
본 명세서가 요소 그래프 및 메시지 전달 알고리즘을 예로 들어 본 발명의 기술적 사상을 설명하고 있지만, 본 발명은 이에 제한되지 않음에 유의한다. 기본적으로 본 사상은, 도 2에 설명된 바와 같이, 빅팀 셀에, 어그레서 셀에 저장된 데이터에 대한 정보가 일부 포함되어 있다는 점을 이용하여, 메모리 셀에 저장된 데이터를 검출하는 것으로 일반화될 수 있으며, 요소 그래프로의 표현 및 메시지 전달 알고리즘의 적용은 일 구현예에 불과함이 당업자에게 자명할 것이다.
일 예로서, 상기 어그레서 셀 및 상기 빅팀 셀의 물리량들을 감지하고 상기 어그레서 셀의 상기 물리량 및 상기 빅팀 셀의 상기 물리량에 기초하여 상기 어그레서 셀의 데이터 값을 결정할 수 있다. 상기 빅팀 셀의 상기 물리량에는 어그레서 셀에 저장된 데이터에 대한 정보가 일부 포함되어 있으므로, 어그레서 셀의 데이터를 독출하는 동안 빅팀 셀의 물리량을 감지하여 빅팀 셀에 저장된 데이터를 독출하고, 상기 빅팀 셀의 상기 데이터를 이용하여 상기 어그레서 셀의 상기 데이터 값을 결정할 수 있다.
상기 빅팀 셀에 저장된 상기 데이터는 빅팀 셀의 물리량과 기준 값을 비교함으로써 결정될 수 있고, 빅팀 셀의 데이터 값의 통계 분포에 기초하여 어그레서 셀의 데이터 값이 결정될 수 있다.
더욱 구체적인 다른 예로서, 다음과 같은 데이터 독출 방법이 이용될 수 있다.
먼저, 상기 어그레서 셀의 물리량을 감지하고 상기 어그레서 셀의 상기 물리량과 기준 값을 비교함으로써, 상기 어그레서 셀의 데이터 값을 결정한다. 상기 어그레서 셀의 상기 문턱 전압이 기준 전압의 오차 범위 밖에 존재하는 경우, 데이터 값의 판단에 어려움이 없다. 따라서, 상기 어그레서 셀의 문턱 전압이 기준 전압 미만인 경우 상기 어그레서 셀의 데이터 값은 제1 값(1)으로 결정되고, 상기 어그레서 셀의 문턱 전압이 상기 기준 전압 이상인 경우 상기 데이터는 제2 값(0)으로 결정될 수 있다.
한편, 상기 어그레서 셀의 문턱 전압이 상기 기준 값의 오차 범위 내에 존재하는 경우, 데이터 값의 판단에 어려움이 존재한다. 따라서, 빅팀 셀의 물리량을 감지하고, 상기 빅팀 셀의 문턱 전압과 기준 전압을 비교함으로써 상기 빅팀 셀의 데이터 값을 결정하고, 이후, 상기 빅팀 셀의 상기 데이터 값의 통계 분포에 기초하여 상기 어그레서 셀의 문턱 전압이 결정될 수 있다.
더욱 구체적으로, 상기 빅팀 셀 및 상기 어그레서 셀을 포함하는 복수개의 메모리 셀은, 데이터 값이 제1 값(1)인 경우 제1 통계 분포를 가지고, 상기 데이터 값이 제2 값(0)인 경우 제2 통계 분포를 가질 수 있다.
이 경우, 예를 들어, 상기 빅팀 셀의 상기 데이터 값이 상기 제1 값(1)인 경우, 상기 빅팀 셀의 상기 물리량이 상기 제1 통계 분포의 평균으로부터 상기 기준 값을 향하여 떨어진 정도가 클수록, 상기 어그레서 셀의 상기 데이터 값을 상기 제2 값(0)으로 결정할 수 있다.
또한, 상기 빅팀 셀의 상기 데이터 값이 상기 제2 값(0)인 경우, 상기 빅팀 셀의 상기 물리량이 상기 제2 통계 분포의 평균으로부터 상기 기준 값을 향하여 떨어진 정도가 클수록 상기 어그레서 셀의 상기 데이터 값을 상기 제1 값(1)으로 결정할 수 있다.
이와 같이 본 발명의 기술적 사상에 의한 실시예들에 따른 데이터 독출 방법은, 빅팀 셀 및 어그레서 셀 모두의 상태(state)를 고려하여 메모리 셀의 데이터를 검출할 수 있고, 결과적으로 로우 비트 에러 레이트(raw bit error rate, raw BER)를 최소화할 수 있다.
도 12 및 도 13은 본 발명의 기술적 사상에 의한 실시예들에 따른 데이터의 독출 방법을 이용하는 메모리 장치(500)를 나타내는 블록도와 평면도이다.
도 12 및 도 13을 참조하면, 메모리 장치(500)는 저장부(510), 제어부(520), 및 호스트 인터페이스(530)를 포함할 수 있다.
메모리 장치(500)는, 솔리스 스테이트 드라이브(SSD), 메모리 모듈, 메모리 카드, 메모리 반도체 패키지, 또는 이들의 조합을 포함할 수 있다. 특히, 상기 메모리 카드는, PC 카드(PCMIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/MMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS) 또는 이들의 조합을 포함할 수 있다.
호스트 인터페이스(530)는 호스트(540)와 통신을 수행한다. 즉, 호스트 인터페이스(530)는 저장부(510)에 기록할 데이터를 호스트(540)로부터 전송받거나, 저장부(510)으로부터 로딩된 데이터를 호스트(540)에 전달할 수 있다. 호스트 인터페이스(530)는 호스트(540) 및 저장부(510) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함할 수 있다. 상기 프로토콜은, 예를 들어, USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 및 IDE(Integrated Drive Electronics)를 포함할 수 있다.
제어부(520)는 호스트 인터페이스(530)로부터 데이터를 수신하여 저장부(510)에 저장할 수 있다. 또한, 제어부(520)는 저장부(510)에 저장된 데이터를 독출하여 호스트 인터페이스(530)로 전달할 수 있다. 제어부(520)가 상기 독출 동작을 수행할 때, 본 발명의 데이터 독출 방법을 이용할 수 있다.
도 14는 본 발명의 실시예에 따른 메모리 장치를 포함하는 컴퓨팅 시스템(600)을 나타내는 블록도이다.
도 14를 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(600)은 중앙 처리 장치(central process unit, CPU, 610), 램(random access memory, RAM, 620), 사용자 인터페이스(user interface, UI, 630), 전원(640), 및 메모리 장치(500)를 포함할 수 있다.메모리 장치(500)는 시스템 버스(650)를 통해, 중앙 처리 장치(610), 램(620), 사용자 인터페이스(630) 및 전원(640)에 전기적으로 연결된다. 사용자 인터페이스(630)를 통해 제공되거나, 중앙 처리 장치(610)를 통해 처리된 데이터는 메모리 장치(500)에 저장된다. 메모리 장치(500)는 솔리드 스테이트 트라이브(SSD)로 구현될 수 있으며, 이 경우 컴퓨팅 시스템(600)의 부팅 속도가 획기적으로 빨라질 수 있다. 도면에 도시하지는 않았지만, 본 발명에 따른 컴퓨팅 시스템(600)은 응용 칩셋(application chipset), 카메라 이미지 프로세서(camera image processor) 등을 더 포함할 수 있다.
본 발명을 명확하게 이해시키기 위해 첨부한 도면의 각 부위의 형상은 예시적인 것으로 이해하여야 한다. 도시된 형상 외의 다양한 형상으로 변형될 수 있음에 주의하여야 할 것이다. 도면들에 기재된 동일한 번호는 동일한 요소를 지칭한다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (10)

  1. 요소 그래프를 이용한, 적어도 하나의 빅팀 셀과 적어도 하나의 어그레서 셀을 포함하는 복수개의 메모리 셀의 데이터 독출 방법에 있어서,
    상기 빅팀 셀의 제1 물리량 및 상기 어그레서 셀의 제2 물리량에 대한 확률 밀도 함수들과 대응되는 기능 노드(function node)를 정의하는 단계;
    상기 빅팀 셀에 저장된 적어도 하나의 제1 데이터 값 및 상기 어그레서 셀에 저장된 적어도 하나의 제2 데이터 값과 대응되는 변수 노드(variable node)를 정의하는 단계;
    상기 기능 노드와 상기 변수 노드를 연결하는 에지(edge)를 정의하는 단계; 및
    상기 요소 그래프에 메시지 전달 알고리즘(message passing algorithm)을 적용하여 상기 제1 데이터 값 및 상기 제2 데이터 값을 결정하는 단계;를 포함하고,
    상기 빅팀 셀 및 상기 어그레서 셀을 포함하는 복수개의 메모리 셀은, 데이터 값이 제1 값인 경우 제1 통계 분포를 가지고, 상기 데이터 값이 제2 값인 경우 제2 통계 분포를 가지며,
    상기 제1 데이터 값 및 상기 제2 데이터 값을 결정하는 단계는,
    상기 제1 데이터 값이 상기 제1 값인 경우, 상기 제1 물리량이 상기 제1 통계 분포의 평균으로부터 기준 값을 향하여 떨어진 정도가 제1 오차 이상인 경우 상기 제2 데이터 값을 상기 제2 값으로 결정하는 단계; 및
    상기 제1 데이터 값이 상기 제2 값인 경우, 상기 제1 물리량이 상기 제2 통계 분포의 평균으로부터 상기 기준 값을 향하여 떨어진 정도가 제2 오차 이상인 경우 상기 제2 데이터 값을 상기 제1 값으로 결정하는 단계;를 포함하는 것을 특징으로 하는 데이터 독출 방법.
  2. 제1항에 있어서,
    상기 에지를 정의하는 단계에서, 상기 에지는, 상기 복수개의 메모리 셀의 프로그램 방식에 따라 상기 제1 데이터 값과 상기 제2 데이터 값이 영향을 받는 관계를 기초로, 상기 기능 노드와 상기 변수 노드를 연결하도록 정의되는 것을 특징으로 하는 데이터 독출 방법.
  3. 삭제
  4. 제1항에 있어서,
    상기 메시지 전달 알고리즘은, 합-곱 알고리즘(sum-product algorithm), 최소-합 알고리즘(min-sum algorithm), BCJR 알고리즘(Bahl, Cocke, Jelinek and Raviv algorithm), 또는 신뢰전파 알고리즘(belief propagation algorithm)인 것을 특징으로 하는 데이터 독출 방법.
  5. 제1항에 있어서,
    상기 메시지 전달 알고리즘은,
    상기 요소 그래프를 기초로 복수개의 메시지 값들을 구하는 단계;
    상기 복수개의 메시지 값들을 기초로 상기 제1 데이터 값에 대한 제1 메트릭(metric) 및 상기 제2 데이터 값에 대한 제2 메트릭을 결정하는 단계를 포함하는 것을 특징으로 하는 데이터 독출 방법.
  6. 제5항에 있어서,
    상기 제1 메트릭의 값들을 비교함으로써 상기 빅팀 셀의 제1 데이터 값을 결정하는 단계; 및
    상기 제2 메트릭의 값들을 비교함으로써 상기 어그레서 셀의 제2 데이터 값을 결정하는 단계를 더 포함하는 데이터 독출 방법.
  7. 제1항에 있어서,
    상기 제1 물리량은 제1 문턱 전압이고, 상기 제2 물리량은 제2 문턱 전압이며,
    상기 요소 그래프는,
    상기 제1 문턱 전압의 제1 확률 밀도 함수와 대응되는 제1 기능 노드;
    상기 제2 문턱 전압의 제2 확률 밀도 함수와 대응되는 제2 기능 노드;
    상기 제1 데이터 값과 대응되는 제1 변수 노드;
    상기 제2 데이터 값과 대응되는 제2 변수 노드;
    상기 제1 기능 노드와 상기 제1 변수 노드를 연결하는 제1 에지;
    상기 제2 기능 노드와 상기 제2 변수 노드를 연결하는 제2 에지; 및
    상기 제1 기능 노드와 상기 제2 변수 노드를 연결하는 제3 에지를 포함하는 것을 특징으로 하는 데이터 독출 방법.
  8. 제7항에 있어서,
    상기 제1 기능 노드에서 상기 제1 변수 노드로의 제1 메시지, 상기 제1 기능 노드에서 상기 제2 변수 노드로의 제2 메시지, 및 상기 제2 기능 노드에서 제2 변수 노드로의 제3 메시지를 구하는 단계;
    상기 제1 변수 노드에서 상기 제1 기능 노드로의 제4 메시지, 상기 제2 변수 노드에서 상기 제1 기능 노드로의 제5 메시지, 및 상기 제2 변수 노드에서 상기 제2 기능 노드로의 제6 메시지를 구하는 단계; 및
    상기 제1 메시지 내지 상기 제6 메시지를 기초로, 상기 제1 데이터 값에 대한 제1 메트릭(metric) 및 상기 제2 데이터 값에 대한 제2 메트릭을 결정하는 단계를 더 포함하는 데이터 독출 방법.
  9. 적어도 하나의 빅팀 셀과 적어도 하나의 어그레서 셀을 포함하는 복수개의 메모리 셀의 데이터 독출 방법에 있어서,
    상기 어그레서 셀의 물리량을 감지하는 단계;
    상기 빅팀 셀의 물리량을 감지하는 단계; 및
    상기 어그레서 셀의 상기 물리량 및 상기 빅팀 셀의 상기 물리량에 기초하여 상기 어그레서 셀의 데이터 값을 결정하는 단계;를 포함하고,
    상기 빅팀 셀 및 상기 어그레서 셀을 포함하는 복수개의 메모리 셀은, 데이터 값이 제1 값인 경우 제1 통계 분포를 가지고, 상기 데이터 값이 제2 값인 경우 제2 통계 분포를 가지며,
    상기 어그레서 셀의 상기 데이터 값을 결정하는 단계는,
    상기 빅팀 셀의 상기 데이터 값이 상기 제1 값인 경우, 상기 빅팀 셀의 상기 물리량이 상기 제1 통계 분포의 평균으로부터 제1 기준 값을 향하여 떨어진 정도가 제1 오차 이상인 경우 상기 어그레서 셀의 상기 데이터 값을 상기 제2 값으로 결정하는 단계;및
    상기 빅팀 셀의 상기 데이터 값이 상기 제2 값인 경우, 상기 빅팀 셀의 상기 물리량이 상기 제2 통계 분포의 평균으로부터 상기 제1 기준 값을 향하여 떨어진 정도가 제2 오차 이상인 경우 상기 어그레서 셀의 상기 데이터 값을 상기 제1 값으로 결정하는 단계;를 포함하는 것을 특징으로 하는 데이터 독출 방법.
  10. 제9항에 있어서,
    상기 어그레서 셀의 상기 데이터 값을 결정하는 단계는,
    상기 빅팀 셀의 상기 물리량과 제2 기준 값을 비교함으로써 상기 빅팀 셀의 상기 데이터 값을 결정하는 단계;를 더 포함하는 것을 특징으로 하는 데이터 독출 방법.
KR1020110106634A 2011-10-18 2011-10-18 메모리 장치의 데이터 독출 방법 KR101919902B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020110106634A KR101919902B1 (ko) 2011-10-18 2011-10-18 메모리 장치의 데이터 독출 방법
US13/607,987 US9099184B2 (en) 2011-10-18 2012-09-10 Memory device and method of reading data from memory device using element graphs

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110106634A KR101919902B1 (ko) 2011-10-18 2011-10-18 메모리 장치의 데이터 독출 방법

Publications (2)

Publication Number Publication Date
KR20130042369A KR20130042369A (ko) 2013-04-26
KR101919902B1 true KR101919902B1 (ko) 2018-11-20

Family

ID=48085888

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110106634A KR101919902B1 (ko) 2011-10-18 2011-10-18 메모리 장치의 데이터 독출 방법

Country Status (2)

Country Link
US (1) US9099184B2 (ko)
KR (1) KR101919902B1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102038408B1 (ko) 2012-10-25 2019-10-30 삼성전자주식회사 회귀 분석법을 사용하는 메모리 시스템 및 그것의 읽기 방법
US9122626B2 (en) * 2013-05-13 2015-09-01 Seagate Technology Llc Linearly related threshold voltage offsets
CN108563533A (zh) * 2018-03-27 2018-09-21 深圳忆联信息系统有限公司 一种获取ici影响因子及提升纠错能力的方法
US10770155B2 (en) * 2018-10-11 2020-09-08 International Business Machines Corporation Determining a read apparent voltage infector page and infected page
KR20200142219A (ko) 2019-06-12 2020-12-22 삼성전자주식회사 전자 장치 및 그의 저장 공간 이용 방법
JP2021047936A (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 メモリシステムおよびメモリシステムの制御方法
KR20220005333A (ko) 2020-07-06 2022-01-13 에스케이하이닉스 주식회사 메모리 장치의 인터피어런스 측정 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070113163A1 (en) * 2003-11-26 2007-05-17 Matsushita Electric Industrial Co., Ltd. Belief propagation decoder cancelling the exchange of unreliable messages
US20090319868A1 (en) * 2008-06-23 2009-12-24 Ramot At Tel Aviv University Ltd. Reading a flash memory by joint decoding and cell voltage distribution tracking

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7814401B2 (en) 2006-12-21 2010-10-12 Ramot At Tel Aviv University Ltd. Soft decoding of hard and soft bits read from a flash memory
US7904793B2 (en) * 2007-03-29 2011-03-08 Sandisk Corporation Method for decoding data in non-volatile storage using reliability metrics based on multiple reads
KR101348364B1 (ko) 2007-08-23 2014-01-07 삼성전자주식회사 메모리 셀의 이진 신호 판정 방법 및 장치
US7751237B2 (en) 2007-09-25 2010-07-06 Sandisk Il, Ltd. Post-facto correction for cross coupling in a flash memory
CN102203877B (zh) * 2008-09-30 2016-07-06 Lsi公司 使用解码器性能反馈的用于存储器器件的软数据生成的方法和装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070113163A1 (en) * 2003-11-26 2007-05-17 Matsushita Electric Industrial Co., Ltd. Belief propagation decoder cancelling the exchange of unreliable messages
US20090319868A1 (en) * 2008-06-23 2009-12-24 Ramot At Tel Aviv University Ltd. Reading a flash memory by joint decoding and cell voltage distribution tracking

Also Published As

Publication number Publication date
KR20130042369A (ko) 2013-04-26
US20130094293A1 (en) 2013-04-18
US9099184B2 (en) 2015-08-04

Similar Documents

Publication Publication Date Title
KR101919902B1 (ko) 메모리 장치의 데이터 독출 방법
US9324420B2 (en) Method of estimating deterioration state of memory device and related method of wear leveling
US9564239B2 (en) Memory controller and operating method thereof
US9244763B1 (en) System and method for updating a reading threshold voltage based on symbol transition information
US9111626B2 (en) Semiconductor memory systems using regression analysis and read methods thereof
US10409672B2 (en) Media quality aware ECC decoding method selection to reduce data access latency
US9653176B2 (en) Read disturb reclaim policy
KR20170097267A (ko) 읽기 전압 서치 유닛을 포함하는 데이터 저장 장치
US20170109276A1 (en) Memory system and operation method thereof
US11749354B2 (en) Systems and methods for non-parametric PV-level modeling and read threshold voltage estimation
US20180350441A1 (en) Semiconductor memory system and operating method thereof
US8631306B2 (en) Method and memory system using a priori probability information to read stored data
CN111564173A (zh) 存储器系统及其操作方法
US11514999B2 (en) Systems and methods for parametric PV-level modeling and read threshold voltage estimation
KR20170070922A (ko) 불휘발성 메모리 시스템의 동작 방법
KR20190012771A (ko) 컨트롤러 및 그 동작 방법
US11769556B2 (en) Systems and methods for modeless read threshold voltage estimation
KR20190033791A (ko) 컨트롤러, 반도체 메모리 장치 및 이들을 포함하는 메모리 시스템
US11960989B2 (en) Read threshold estimation systems and methods using deep learning
US10310942B2 (en) Memory system
KR102133542B1 (ko) 랜더마이저 및 디랜더마이저를 포함하는 메모리 시스템
KR20190052441A (ko) 메모리 컨트롤러 및 그 동작 방법
US9009576B1 (en) Adaptive LLR based on syndrome weight
KR20190079112A (ko) 반도체 메모리 장치 및 그 동작 방법
US11532364B2 (en) Controller and operation method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant