CN111564173A - 存储器系统及其操作方法 - Google Patents

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CN111564173A CN201911060275.3A CN201911060275A CN111564173A CN 111564173 A CN111564173 A CN 111564173A CN 201911060275 A CN201911060275 A CN 201911060275A CN 111564173 A CN111564173 A CN 111564173A
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Abstract

本公开提供了一种存储器系统及其操作方法。该存储器系统可以包括：存储器装置，包括存储器单元，每个存储器单元具有擦除状态和多个编程状态中的一个编程状态中的任意一个；以及存储器控制器，被配置为基于与编程状态中的至少一个相对应的阈值电压分布，估计与擦除状态和编程状态中的一个编程状态中的至少一个相关联的最佳读取电压。存储器控制器可以包括：阈值电压分布检查器，被配置为检查与编程状态之中的第一编程状态相对应的第一阈值电压分布，并确定第一阈值电压分布的平均阈值电压；以及最佳读取电压估计器，被配置为估计与第一阈值电压分布的第二侧相对应的第二最佳读取电压。

Description

存储器系统及其操作方法
相关申请的交叉引用
本申请要求于2019年2月14日提交的申请号为10-2019-0017442的韩国专利申请的优先权，其全部内容通过引用并入本文用于所有目的。
技术领域
本申请中公开的技术和实施方案总体上涉及一种存储器系统和一种操作存储器系统的方法，并且更具体地，涉及一种可以改善数据可靠性的存储器系统和操作存储器系统的方法。
背景技术
存储器系统可以包括存储器控制器和存储器装置。
存储器装置可以在存储器控制器的控制下存储数据或输出存储的数据。例如，可以使用仅在通电时保留数据的易失性存储器装置或使用即使在电源中断时也可以保留数据的非易失性存储器装置来实施存储器装置。
发明内容
可以在各个实施例中实施本申请中公开的技术，以提供一种可以估计反映通道特性的最佳读取电压的存储器系统和操作该存储器系统的方法。
本申请的实施例可以提供一种存储器系统。存储器系统可以包括：存储器装置，包括存储器单元，每个存储器单元具有与擦除状态和多个编程状态中的一个编程状态中的任意一个相对应的状态；以及存储器控制器，与存储器装置通信并且被配置为基于与多个编程状态中的至少一个相对应的阈值电压分布，估计与擦除状态和多个编程状态中的一个编程状态中的至少一个相关联的最佳读取电压。存储器控制器可以包括：阈值电压分布检查器，被配置为检查与多个编程状态之中的第一编程状态相对应的第一阈值电压分布，并确定第一阈值电压分布的平均阈值电压；以及最佳读取电压估计器，被配置为基于第一阈值电压分布的平均阈值电压和与第一阈值电压分布的第一侧相对应的第一最佳读取电压，估计与第一阈值电压分布的第二侧相对应的第二最佳读取电压。
本申请的实施例可以提供一种操作存储器系统的方法，存储器系统包括存储器单元，每个存储器单元被配置为具有与擦除状态和多个编程状态中的一个编程状态中的一个相对应的状态。该方法可以包括：确定与第一编程状态相对应的第一阈值电压分布的平均阈值电压；确定与第一阈值电压分布的第一侧相对应的第一最佳读取电压；并且基于第一阈值电压分布的平均阈值电压和第一最佳读取电压，估计与第一阈值电压分布的第二侧相对应的第二最佳读取电压。
附图说明
图1是示出基于本申请的实施例的存储器系统的示例的示图。
图2是示出图1所示的存储器控制器的示例图。
图3是示出图1所示的存储器控制器的示例图。
图4是示出图1所示的存储器控制器的示例图。
图5是用于解释存储器单元的阈值电压分布的示例图。
图6A和图6B是用于解释通道特性被改变的存储器单元的阈值电压分布的示例图。
图7是示出基于本申请的实施例的估计最佳读取电压的方法的示例图。
图8是示出基于本申请的实施例的估计最佳读取电压的方法的示例图。
图9是示出基于本申请的实施例的估计最佳读取电压的方法的示例图。
图10是用于解释基于本申请的实施例的第一权重表的示例图。
图11是示出基于本申请的实施例的估计最佳读取电压的方法的示例图。
图12是示出基于本申请的实施例的估计最佳读取电压的方法的示例图。
图13是用于解释基于本申请的实施例的第二权重表的示例图。
图14是示出基于本申请的实施例的操作存储器控制器的方法的流程图。
图15是示出基于本申请的实施例的存储器装置的示图。
图16是示出存储块的示例图。
图17是示出具有3D结构的存储块的示例的示图。
图18是示出具有3D结构的存储块的示例的示图。
图19至图22是示出包括图1至图4的存储器控制器的存储器系统的示例的示图。
具体实施方式
参照稍后详细描述的实施例以及附图，本申请的优点和特征以及用于实现本申请的方法将变得清楚。本申请不限于以下实施例，而以其他形式实现。
还要注意的是，在本说明书中，“连接/联接”不仅是指一个组件直接联接到另一个组件而且还指通过中间组件间接联接到另一个组件。在本说明书中，除非上下文另有明确说明，当元件被称为“包含”或“包括”组件时，其不排除另一组件，而是可以进一步包括其它组件。
图1是示出根据本申请的实施例的存储器系统的示图。
参照图1，存储器系统2000可以包括存储数据的存储器装置2200，以及响应于从主机1000接收的请求控制存储器装置2200的存储器控制器2100。
主机1000可以是包括一个或多个计算机处理器的装置或系统，该计算机处理器操作以从存储器系统2000检索数字信息或数据或者将数字信息或数据存储或写入存储器系统2000。在各种应用中，主机1000可以是包括例如个人计算机(PC)、便携式数字装置、平板PC、数码相机、数字音频播放器、数字多媒体播放器、电视、无线通信装置、蜂窝电话、控制台视频游戏硬件或数字机顶盒的各种形式。
存储器控制器2100可以控制存储器系统2000的全部操作。存储器控制器2100可以响应于从主机1000接收到的请求而执行各种操作。例如，存储器控制器2100可以对存储器装置2200执行编程操作、读取操作、擦除操作等。在编程操作期间，存储器控制器2100可以将编程命令、地址、编程数据等传送到存储器装置2200。在读取操作期间，存储器控制器2100可以将读取命令、地址等传送到存储器装置2200，并且可以从存储器装置2200接收读取数据。在擦除操作期间，存储器控制器2100可向存储器装置2200提供擦除命令、地址等。
存储器装置2200可以实施为当电源中断时其中存储的数据丢失的易失性存储器装置，或者即使在电源中断时也保留其中存储的数据的非易失性存储器装置。存储器装置2200可以在存储器控制器2100的控制下执行编程操作、读取操作、擦除操作等。存储器装置2200可以包括存储数据的多个存储块。每个存储块可以包括多个存储器单元。根据可以存储在每个存储器单元中的位数，可以将存储块分为单层单元(SLC)块和m位多层单元(MLC)块。例如，在SLC块中包括的每个SLC中，可以存储一位数据，在m位MLC块中包括的每个m位MLC中，可以存储m位数据。这里，m可以是2或大于2的自然数。
图2是示出图1所示的存储器控制器的示例图。
基于本申请的实施例而实施的存储器控制器2100可以包括主机接口2110a、中央处理单元(CPU)2120a、存储器接口2140a、缓冲存储器2150a、错误校正电路2160a和内部存储器2170a。主机接口2110a、存储器接口2140a、缓冲存储器2150a、错误校正电路2160a和内部存储器2170a可以由CPU 2120a控制。
主机接口2110a可以将从主机1000接收的编程请求、读取请求和擦除请求传送到CPU 2120a。主机接口2110a可以将与来自主机1000的编程请求一起接收的编程数据存储在缓冲存储器2150a中。主机接口2110a可以将存储在缓冲存储器2150a中的读取数据传送到主机1000。主机接口2110a可以使用各种接口协议与主机1000通信。例如，主机接口2110a可以使用诸如以下的接口协议中的至少一种与主机1000通信：高速非易失性存储器(NVMe)、高速外围组件互连(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、通用串行总线(USB)、多媒体卡(MMC)、增强型小型磁盘接口(ESDI)、电子集成驱动器(IDE)、移动工业处理器接口(MIPI)、通用闪存(UFS)、小型计算机系统接口(SCSI)或串行附接SCSI(SAS)，但是本申请的实施例不限于此。
CPU 2120a可以执行各种类型的计算(操作)或生成命令和地址，以便控制存储器装置2200。例如，CPU 2120a可以响应于从主机接口2110a接收到的请求而生成编程操作、读取操作和擦除操作所需的各种命令和地址。
CPU 2120a可以将包括在从主机接口2110a接收的每个请求中的逻辑地址转换为物理地址，以便控制存储器装置2200的操作。CPU 2120a可通过利用存储在内部存储器2170a中的地址映射表将逻辑地址转换为物理地址或将物理地址转换为逻辑地址。当新数据被编程到存储器装置2200时或者当存储在存储器装置2200中的数据被擦除时，CPU2120a可以更新地址映射表。
CPU 2120a可以使数据随机化或使随机化数据去随机化。例如，在编程操作期间，CPU 2120a可以使从主机1000接收的编程数据随机化，并且可以控制存储器接口2140a，使得可以将随机化的编程数据传送到存储器装置2200。例如，在读取操作期间，CPU 2120a可以使从存储器装置2200接收的读取数据去随机化，并且可以控制主机接口2110a，使得可以将去随机化的读取数据传送到主机1000。
CPU 2120a可以包括读取操作控制器2122a、最佳读取电压管理器2124a和通道特性管理器2126a。
读取操作控制器2122a可以控制存储器装置2200，使得对存储器单元执行第一读取操作。第一读取操作可以是用于响应于从主机1000接收到的读取请求而从存储器装置2200读取数据的读取操作。换言之，第一读取操作可以指示使用预定的读取阈值电压电平(也称为“读取电压电平”或“读取参考值”)执行的正常读取操作或使用预定的验证读取阈值电压电平执行的正常验证操作。读取操作控制器2122a可以生成第一读取命令和地址，并且将所生成的第一读取命令和地址传送到存储器装置2200，使得可以对存储器单元执行第一读取操作。在第一读取操作期间，可以使用预设的读取电压。
读取操作控制器2122a可以控制存储器装置2200，使得可以对存储器单元执行第二读取操作。第二读取操作可以指示为检查存储器单元的阈值电压分布是否存在任何改变而可以被执行的任意读取操作。在一些实施方案中，可以基于第一读取操作的结果来执行第二读取操作。例如，当(来自第一读取操作的)读取数据中的错误数据位的数量超过错误校正电路2160a的错误校正能力时，读取操作控制器2122a可以控制存储器装置2200，使得可以对已经由第一读取操作读取的存储器单元执行第二读取操作。读取操作控制器2122a可以生成第二读取命令和地址，并且将所生成的第二读取命令和地址传送到存储器装置2200，使得可以对存储器单元执行第二读取操作。例如，读取操作控制器2122a可以生成第二读取命令，并且将所生成的第二读取命令传送到存储器装置2200，从而可以使用具有不同电平的多个读取电压对存储器单元执行第二读取操作。
假设每个存储器单元是m位MLC，则每个存储器单元可以具有擦除状态和多个编程状态中的任意一个。
在实施例中，读取操作控制器2122a可以设置读取电压间隔，使得可以估计与存储器单元可以具有的多个编程状态中的至少一个相对应的阈值电压分布，并且可以生成第二读取命令，并将所生成的第二读取命令传送到存储器装置2200，使得可以在设置的读取电压间隔内执行第二读取操作。
读取操作控制器2122a可以控制存储器装置2200，从而可以对存储器单元执行第三读取操作。第三读取操作可以是用于使用作为执行第二读取操作的结果而确定的最佳读取电压从存储器装置2200读取数据的读取操作。读取操作控制器2122a可以生成第三读取命令和地址，并且将所生成的第三读取命令和地址传送到存储器装置2200，使得可以对存储器单元执行第三读取操作。在本申请的上下文中，与读取阈值(读取电压)或存储器系统性能结合使用的“最佳”、“优化”或“最优”的词语用于指示与现有读取阈值或条件相比为存储器装置提供更好性能的值或条件(例如，更高的可靠性、更少的检测到的错误等)。从这个意义上说，词语最佳、优化或最优可能传达也可能不会传达存储器装置可达到的最佳性能。
最佳读取电压管理器2124a可以基于与第二读取操作相对应的读取数据来确定或估计用于存储器单元的最佳读取电压。最佳读取电压管理器2124a可以包括阈值电压分布检查器2124aa、最佳读取电压确定器2124ab和最佳读取电压估计器2124ac。
阈值电压分布检查器2124aa可以基于与第二读取操作相对应的读取数据来检查与至少一个编程状态相对应的阈值电压分布。阈值电压分布检查器2124aa可以设置分别与所检查的阈值电压分布相对应的平均阈值电压。例如，阈值电压分布检查器2124aa可以将与对应的阈值电压分布内的最大数量存储器单元相对应的阈值电压设置为平均阈值电压。阈值电压分布检查器2124aa可以将关于所检查的阈值电压分布的信息提供给最佳读取电压确定器2124ab或最佳读取电压估计器2124ac中的至少一个。例如，关于阈值电压分布的信息可以包括关于与每个阈值电压相对应的存储器单元的数量的信息或关于分别与阈值电压分布相对应的平均阈值电压的信息中的至少一个。
最佳读取电压确定器2124ab可基于关于从阈值电压分布检查器2124aa接收的阈值电压分布的信息来确定至少一个最佳读取电压。
例如，最佳读取电压确定器2124ab可以基于关于阈值电压分布的信息来执行谷部搜索操作。在一些实施方案中，谷部搜索操作可以包括执行多次读取以找到两个相邻阈值电压分布之间的谷部。例如，在接收到关于排成一行的g个阈值电压分布的信息时，最佳读取电压确定器2124ab可以基于所接收的关于g个阈值电压分布的信息来搜索g-1个谷部。这里，g可以为2或大于2的整数。在两个相邻的阈值电压分布在其尾部重叠的示例中，两个相邻的阈值电压分布之间的谷部可表示两个相邻的阈值电压分布彼此重叠的点。最佳读取电压确定器2124ab可以基于与找到的谷部相对应的阈值电压来确定用于在两个相邻的阈值电压分布之间进行区分的最佳读取电压。例如，最佳读取电压确定器2124ab可以将与找到的谷部相对应的阈值电压视为用于在两个相邻的阈值电压分布之间进行区分的最佳读取电压。
在实施例中，最佳读取电压确定器2124ab可以通过选择预设值中的一个来确定与预定的编程状态或擦除状态相对应的最佳读取电压。
最佳读取电压确定器2124ab可以将关于所确定的最佳读取电压的信息提供给最佳读取电压估计器2124ac。
最佳读取电压估计器2124ac可基于关于从阈值电压分布检查器2124aa接收的阈值电压分布的信息和关于从最佳读取电压确定器2124ab接收的最佳读取电压的信息，来估计与未检查和确定阈值电压分布的编程状态相关联的最佳读取电压。在实施例中，最佳读取电压估计器2124ac可以通过施加与存储器单元的通道特性相对应的权重来估计最佳读取电压。可以从通道特性管理器2126a接收与通道特性相对应的权重。稍后将参照图7至图13详细描述最佳读取电压估计器2124ac估计最佳读取电压的实施例，下面将简要描述实施例。在一些实施方案中，可以基于针对通道特性的每个条件收集的信息来确定与通道特性相对应的权重。例如，可以基于针对与阈值电压分布的失真或偏移相关联的诸如编程/擦除周期(P/E周期)和数据保留时间的每个条件收集的信息来确定与通道特性相对应的权重。
假设已经检查并确定了第一阈值电压分布，该第一阈值电压分布是与第一编程状态相对应的阈值电压分布，则最佳读取电压估计器2124ac可以基于与第一阈值电压分布的第一侧相对应的第一最佳读取电压来估计与第一阈值电压的第二侧相对应的第二最佳读取电压。在本申请的上下文中，与阈值电压分布结合使用的词语第一侧和第二侧可以用于指示阈值电压分布的右尾部和左尾部。
在实施例中，最佳读取电压估计器2124ac可以估计第二最佳读取电压，使得第一阈值电压分布的平均阈值电压与第一最佳读取电压之间的差值等于第一阈值电压分布的平均阈值电压与第二最佳读取电压之间的差值。
在实施例中，最佳读取电压估计器2124ac可以以下方式估计第二最佳读取电压。首先，在第一阈值电压分布的平均阈值电压与第一最佳读取电压之间的差值中反映与通道特性相对应的权重。其次，估计第二最佳读取电压，使得权重反映的差值等于第一阈值电压分布的平均阈值电压与第二最佳读取电压之间的差值。
在实施例中，最佳读取电压估计器2124ac可以在第一最佳读取电压和第二最佳读取电压之间的差值中反映与通道特性相对应的权重，并且可以基于权重反映的差值来估计设置在第一阈值电压分布的第二侧上的阈值电压分布之间的最佳读取电压。
通道特性管理器2126a可以保持与对应于存储器单元的通道特性相关联的信息。例如，通道特性管理器2126a可以保持与对应于每个存储器单元的编程/擦除操作的迭代次数相关联的信息。通道特性管理器2126a可以在对相应存储器单元执行每个编程操作或擦除操作时，更新已经对每个存储器单元执行的编程操作的迭代次数或擦除操作的迭代次数。例如，通道特性管理器2126a可以保持与存储器单元的数据保留时间相关联的信息。数据保留时间可以指示存储的数据可以持续多长时间。在一些实施方案中，数据保留时间可以指示从用于写入存储在每个存储器单元中的当前数据的编程操作以来经过的时间。当对每个存储器单元执行擦除操作时，可以初始化保留时间。
通道特性管理器2126a可以保持其中列出了与通道特性相对应的权重的权重表。当执行第二读取操作时，通道特性管理器2126a可以检查与存储器单元相对应的通道特性。例如，通道特性管理器2126a可以从读取操作控制器2122a接收第二读取操作的目标的物理地址，并且可以检查与接收到的物理地址相对应的存储器单元的通道特性。通道特性管理器2126a可以从相应的权重表中选择与所检查的通道特性相对应的权重，并且可以将所选择的权重提供给最佳读取电压估计器2124ac。可以通过收集与通过装置测试操作获得的通道特性相关联的信息来创建权重表。
存储器接口2140a可以使用各种接口协议与存储器装置2200通信。
缓冲存储器2150a可以在存储器控制器2100正对存储器装置2200执行特定操作的同时临时存储数据。例如，从主机1000接收的编程数据可以被临时存储在缓冲存储器2150a中，直到编程操作完成。进一步，在读取操作期间，从存储器装置2200读取的数据也可以被临时存储在缓冲存储器2150a中。
错误校正电路2160a可以对编程数据执行错误校正编码，并且可以对所读取的数据执行错误校正解码。错误校正电路2160a可以具有预定水平的错误校正能力。错误校正能力可以由关联的阈值来定义，诸如可校正的错误数据位的最大数量。例如，当所读取的数据中的错误位的数量不超过可校正的错误数据位的最大数量时，错误校正电路2160a可以检测并校正错误。当错误位的数量超过可校正错误位的最大数量时，可以将错误校正解码确定为失败。
内部存储器2170a可以用作存储存储器控制器2100的操作所需的各种类型的信息的存储装置。内部存储器2170a可以存储多个表。例如，内部存储器2170a可以存储其中逻辑地址被映射到物理地址的地址映射表。
图3是示出图1所示的存储器控制器的示例图。
基于本申请的实施例实施的存储器控制器2100可以包括主机接口2110b、中央处理单元(CPU)2120b、最佳读取电压管理器2130b、存储器接口2140b、缓冲存储器2150b、错误校正电路2160b和内部存储器2170b。
主机接口2110b、存储器接口2140b、缓冲存储器2150b、错误校正电路2160b和内部存储器2170b可以分别执行与如上参照图2所述的主机接口2110a、存储器接口2140a、缓冲存储器2150a、错误校正电路2160a和内部存储器2170a相似或相同的操作。
CPU 2120b可执行由如上参照图2所述的CPU 2120a执行的一些操作。例如，CPU2120b可以包括读取操作控制器2122b。读取操作控制器2122b可以执行与如上参照图2所述的读取操作控制器2122a相同的操作。
最佳读取电压管理器2130b可以包括阈值电压分布检查器2134ba、最佳读取电压确定器2134bb、最佳读取电压估计器2134bc和通道特性管理器2136bd。阈值电压分布检查器2134ba、最佳读取电压确定器2134bb、最佳读取电压估计器2134bc和通道特性管理器2136bd可以分别执行与如上参照图2所述的阈值电压分布检查器2124aa、最佳读取电压确定器2124ab、最佳读取电压估计器2124ac和通道特性管理器2126a相似或相同的操作。
图4是示出图1所示的存储器控制器的示例图。
基于本申请的实施例实施的存储器控制器2100可以包括主机接口2110c、CPU2120c、存储器接口2140c、缓冲存储器2150c、错误校正电路2160c和内部存储器2170c。
主机接口2110c、缓冲存储器2150c、错误校正电路2160c和内部存储器2170c可以分别执行与如上参照图2所述的主机接口2110a、缓冲存储器2150a、错误校正电路2160a和内部存储器2170a相同的操作。
CPU 2120c可以与以上参照图3描述的CPU 2120b相似或相同。例如，CPU 2120c可以包括读取操作控制器2122c，并且读取操作控制器2122c可以执行与如上参照图3描述的读取操作控制器2122b相同的操作。
存储器接口2140c可以使用各种接口协议与存储器装置2200通信。存储器接口2140c可以包括最佳读取电压管理器2144c和通道特性管理器2146c。最佳读取电压管理器2144c可以包括阈值电压分布检查器2144ca、最佳读取电压确定器2144cb和最佳读取电压估计器2144cc。
阈值电压分布检查器2144ca、最佳读取电压确定器2144cb、最佳读取电压估计器2144cc和通道特性管理器2146c可以分别执行与如上参照图2所述的阈值电压分布检查器2124aa、最佳读取电压确定器2124ab、最佳读取电压估计器2124ac和通道特性管理器2126a相同的操作。
图5是用于解释存储器单元的阈值电压分布的示例图。
在图5中，举例说明了基于3位MLC编程方案(也称为三层单元(TLC)编程方案)实施的存储器单元的阈值电压分布。在下面的描述中，仅出于方便起见，将包括三层单元的存储块称为“TLC块”。TLC块中包括的每个存储器单元可以具有擦除状态E0或七个编程状态P1至P7中的任意一个编程状态。TLC块中包括的每个存储器单元可以存储三位数据，包括最低有效位(LSB)数据、中间有效位(CSB)数据和最高有效位(MSB)数据。在图5中，横轴表示存储器单元的阈值电压Vth，纵轴表示与阈值电压Vth相对应的存储器单元的数量Cell#。
如上所述，可以在编程操作期间将编程数据随机化。当编程数据被随机化时，与编程状态P1至P7相对应的阈值电压分布可以以相似的形状形成，如图5所示。
在一些实施方案中，可以使用增量步进脉冲编程(ISPP)方案来执行编程操作。ISPP方案可以是用于在逐渐增加编程电压的同时对存储器单元进行编程的方案。在ISPP方案中，可以执行多个编程循环。单个编程循环可以包括编程脉冲施加操作和验证操作。验证操作可以是验证每个存储器单元是否已被编程到期望电平的电压(在下文中称为“参考电压”)或更高电压的操作。作为验证操作的结果，当存在未被编程为参考电压或更高电压电平的存储器单元时，可以对相应的存储器单元执行下一个编程循环。在这种情况下，可以施加电压电平高于先前编程循环的电压的编程脉冲。可能不对已被编程为参考电压或更高电压的存储器单元执行下一个编程循环。
当对存储器单元执行验证操作时，可以使用参考电压V1至V6作为相邻阈值电压分布曲线之间的边界，使与编程状态P1至P7相对应的阈值电压分布彼此不重叠。例如，与编程状态P1相对应的阈值电压分布和与编程状态P2相对应的阈值电压分布可以形成为以其中布置参考电压V1的间隙彼此间隔开。与编程状态P1至P7相对应的每个阈值电压分布可以具有单峰分布特性或对称分布特性。例如，与编程状态P1至P7相对应的每个阈值电压分布可以具有高斯分布特性。
在一些实施方案中，在编程操作期间，可以不对与擦除状态E0相对应的存储器单元执行验证操作。因此，与擦除状态E0相对应的阈值电压分布可以具有与对应于编程状态P1至P7的阈值电压分布不同的形状。例如，与擦除状态E0相对应的阈值电压分布可以既不具有单峰分布特性也不具有对称分布特性。
在一些实施方案中，每个存储块可以包括多个物理页面，并且每个物理页面可以包括至少一个逻辑页面。当存储块是SLC块时，单个物理页面可以包括单个逻辑页面，而当存储块是m位MLC块时，单个物理页面可以包括m个逻辑页面。例如，包括在3位MLC块(TLC块)中的每个物理页面可以具有三个逻辑页面。
在读取操作期间，根据以哪个逻辑页面为目标，参考电压V0至V6中的一些可用作读取电压。例如，当目标页面是MSB页面时，可以使用参考电压V0和V4，当目标页面是CSB页面时，可以使用参考电压V1、V3和V5，并且当目标页面是LSB页面时，可以使用参考电压V2和V6。
图6A和图6B是用于解释通道特性被改变的存储器单元的阈值电压分布的示例图。
当存储器单元的通道特性改变时，对应于擦除状态E0和编程状态P1至P7的阈值电压分布可以改变。例如，存储器单元的通道特性可以与P/E周期或数据保留时间中的至少一个相关。术语“编程/擦除周期”可以表示对每个存储器单元执行的编程操作和擦除操作的迭代次数。术语“保留时间”或“数据保留时间”可以表示从用于写入存储在每个存储器单元中的当前数据的编程操作以来经过的时间。
当存储器单元的通道特性改变时，与擦除状态E0和编程状态P1至P7相对应的阈值电压分布可以彼此重叠，或者可以超过参考电压V0至V6。例如，与通道特性改变之前的阈值电压分布相比，与擦除状态E0和编程状态P1至P7相对应的阈值电压分布可以向任一侧偏移，如图6A所示，或者与擦除状态E0和编程状态P1至P7相对应的阈值电压分布可以彼此重叠，如图6B所示。在图6A和图6B中，用虚线表示通道特性改变之前存在的阈值电压分布，用实线表示通道特性改变之后存在的阈值电压分布。
在第一读取操作期间，可以使用与第一读取操作相对应的读取电压，例如参考电压V0至V6。如图6A和图6B所示，当在通道特性改变的状态下执行使用参考电压V0至V6的第一读取操作时，在与第一读取操作相对应的读取数据中可能存在许多错误。当与第一读取操作相对应的读取数据中包括的错误位的数量超过可以由错误校正电路校正的最大允许错误位的数量时，错误校正解码可能会失败。
图7是示出基于本申请的实施例的估计最佳读取电压的方法的示例图。
存储器单元的通道特性可能随时间或由于诸如编程和擦除(PE)周期、单元间干扰以及数据保留错误的其它原因而改变，并且存储器单元的通道特性的这种改变导致阈值电压偏移。在这种情况下，读取电压应该被偏移阈值电压的偏移量，因此在电流通道特性下确定最佳读取电压是重要的。在本申请的一些实施例中，可以对存储器单元的每个阈值电压分布执行第二读取操作。
图7示出了关于编程状态P1、P4和P5执行第二读取操作以确定或估计将用于读取MSB数据的最佳读取电压Ropt0和Ropt4的示例。然而，本申请的实施例不限于此，并且可以执行与至少一个编程状态相对应的第二读取操作以确定与存储器单元可以具有的编程状态中的至少一个相对应的最佳读取电压。该进程也可以应用于将参照以下附图描述的实施例。基于与第二读取操作相对应的读取数据，可以检查随着通道特性的改变而改变的存储器单元的阈值电压分布。例如，如图7所示，可以检查与编程状态P1、P4和P5相对应的阈值电压分布。
当检查与编程状态P1、P4和P5相对应的阈值电压分布时，可以确定或估计最佳读取电压Ropt0和Ropt4。
例如，可以通过使用与编程状态P4和P5相对应的阈值电压分布的谷部搜索操作来确定用于将相邻的编程状态P4和P5彼此区分开的最佳读取电压Ropt4。也就是说，可以将与由于谷部搜索操作而发现的谷部相对应的电压选择为编程状态P4和P5之间的最佳读取电压Ropt4。
可以相对容易地检查或确定与编程状态P1、P4和P5相对应的阈值电压分布，但是不容易检查与擦除状态E0相对应的阈值电压分布。其原因在于，通常，与编程状态P1至P7相对应的存储器单元具有正电压，而与擦除状态E0相对应的存储器单元具有负电压，并且不容易向存储器单元施加负电压。
因此，为了估计在擦除状态E0和与擦除状态E0相邻的编程状态P1之间的最佳读取电压，可以使用与编程状态P1相对应的存储器单元的平均阈值电压MVth1。
例如，通过从与编程状态P1相对应的平均阈值电压MVth1减去与预定偏移相对应的值而获得的结果值可以被估计为擦除状态E0和编程状态P1之间的最佳读取电压Ropt0。例如，假设预定偏移为γ，则可以通过以下等式(1)来估计擦除状态E0和编程状态P1之间的最佳读取电压Ropt0：
Ropt0＝MVth1-γ (1)
当使用具有固定大小的偏移γ来估计最佳读取电压时，估计的准确性可能较低。其原因是阈值电压分布的形状和阈值电压分布之间的间隔可能根据存储器单元的通道特性而改变。当使用其中反映了通道特性的任何信息时，可以更准确地估计最佳读取电压。
图8是示出基于本申请的实施例的估计最佳读取电压的方法的示例图。
如图8所示，关于编程状态P1、P2、P4和P5进行第二次读取操作，以确定或估计将用于读取MSB数据的最佳读取电压Ropt0’和Ropt4。基于与第二读取操作相对应的读取数据，可以检查随通道特性的改变而改变的存储器单元的阈值电压分布。例如，如图8所示，可以检查与编程状态P1、P2、P4和P5相对应的阈值电压分布。
当检查与编程状态P1、P2、P4和P5相对应的阈值电压分布时，可以确定或估计最佳读取电压Ropt0’、Ropt1和Ropt4。
例如，可以通过谷部搜索操作来确定用于将相邻的编程状态P1和P2彼此区分开的最佳读取电压Popt1和用于将相邻的编程状态P4和P5彼此区分开的最佳读取电压Ropt4。
可以使用反映了通道特性的信息来估计在擦除状态E0和编程状态P1之间的最佳读取电压。由于在通道特性已改变之后检查或确定与图8所示的编程状态P1、P2、P4和P5相对应的阈值电压分布以及最佳读取电压Ropt1和Ropt4，因此它们可以被认为是反映通道特性的信息。因此，当使用反映通道特性的信息来估计在擦除状态E0和编程状态P1之间的最佳读取电压时，可以提高估计的准确性。
即使通道特性改变，假设每个阈值电压分布都保持对称分布或可以近似于对称分布的分布，则对应于编程状态P1的阈值电压分布的左尾部和右尾部可以与对应于编程状态P1的平均阈值电压MVth1间隔开相同的距离。这些特性可以用于估计在擦除状态E0和编程状态P1之间的最佳读取电压。
在示例中，假设与编程状态P1相对应的阈值电压分布具有对称形状或类似对称的形状(例如，可以近似于对称分布的分布)，则可以认为对应于编程状态P1的平均阈值电压MVth1与对应于编程状态P1的右尾部的最佳读取电压Ropt1之间的间隔A等于对应于编程状态P1的平均阈值电压MVth1和对应于编程状态P1的左尾部的最佳读取电压Ropt0’之间的间隔A。也就是说，可以通过以下等式(2)来估计最佳读取电压Ropt0’：
Ropt0″＝MVth1-(Ropt1-MVth1) (2)
如图8所示，通过利用反映通道特性的信息，可以进一步提高估计的准确性。尽管图8所示的示例用于描述如何估计擦除状态E0和编程状态P1之间的最佳读取电压，但是本申请的实施例也可以应用于估计编程状态(例如，P1至P7)之间的最佳读取电压。
在下文中，假设对于特定编程状态的最佳读取电压(确定存储器单元的阈值电压处于特定编程状态还是更高的阈值电压电平的读取电压)位于对应于特定编程状态的阈值电压分布的右尾部和/或左尾部。
在本申请的一些实施例中，用于特定编程状态的最佳读取电压位于对应于特定编程状态的阈值电压分布的右尾部。
例如，用于擦除状态E0的最佳读取电压位于对应于擦除状态E0的阈值电压分布和对应于编程状态P1的阈值电压分布之间。
在图8中，假设每个阈值电压分布具有对称形状或类似对称的形状。然而，根据存储器单元的通道特性，阈值电压分布可以具有不同的形状，并且/或者阈值电压分布之间的间隔可以彼此不同。
根据通道特性，对应于预定阈值电压分布的平均阈值电压与对应于对应阈值电压分布的右尾部的最佳读取电压之间的间隔以及对应于预定阈值电压分布的平均阈值电压与对应于对应阈值电压分布的左尾部的最佳读取电压之间的间隔可以变化和/或可以彼此不同。
通过反映通道特性，可以进一步提高估计的准确性。
图9是示出基于本申请的实施例的估计最佳读取电压的方法的示例图。
假设检查了与编程状态P1、P2、P4和P5相对应的阈值电压分布，并确定了最佳读取电压Ropt1和Ropt4。
进一步，假设即使通道特性改变，每个阈值电压分布具有单峰分布形状或可以近似于单峰分布的分布形状。
可以使用反映通道特性的信息来估计与擦除状态E0相对应的最佳读取电压Ropt0”。反映通道特性的信息可以包括与编程状态P1相对应的阈值电压分布(或平均阈值电压MVth1)、最佳读取电压Ropt1或权重α11中的至少一个。如参照图8所讨论的，在通道特性已改变之后检查或确定位于编程状态P1的右尾部的阈值电压分布和最佳读取电压Ropt1，因此可以将它们视为反映通道特性的信息。可以通过预先在与各种通道特性相对应的条件下进行的装置测试操作来获得权重α11。因此，权重α11可以在最佳读取电压确定中反映通道特性。
假设每个阈值电压分布具有单峰分布形状或可以近似于单峰分布的分布形状，则可以认为通过在平均阈值电压MVth1与最佳读取电压Ropt1之间的间隔A中反映与通道特性相对应的权重α11而获得的值等于平均阈值电压MVth1和最佳读取电压Ropt0”之间的间隔。
在示例中，可以通过以下等式(3)来估计与擦除状态E0相对应的最佳读取电压Ropt0”：
Ropt0″＝MVth1-(α11×(Ropt1-MVth1)) (3)
由于在参照图9描述的实施例中，进一步利用了与通道特性相对应的权重，因此可以进一步提高估计的准确性。
如图9所示，检查编程状态P1和P2，并且基于谷值搜索操作确定最佳读取电压Ropt1。在实施例中，预设值可以用作最佳读取电压Ropt1。在这种情况下，可以仅检查与编程状态P1相对应的阈值电压分布，然后可以估计最佳读取电压Ropt0”。
图10是用于解释基于本申请的实施例的第一权重表的示例图。
根据通道特性和编程状态P1至P6，第一权重表可以包括权重α11至α64。在图10中，权重α11至α64基于作为通道特性的编程/擦除周期和保留时间两者预先确定。然而，本申请的实施例不限于此，并且权重α11至α64可以仅基于与编程/擦除周期和保留时间中的任意一个相对应的通道特性来预先确定。可选地，权重α11至α64可以基于除了作为通道特性的编程/擦除周期和保留时间之外的错误原因而预先确定。
权重α11至α64中的每一个可以指示对应于阈值电压分布的第一侧的最佳读取电压与阈值电压分布的平均阈值电压之间的间隔和对应于阈值电压分布的第二侧的最佳读取电压与阈值电压分布的平均阈值电压之间的间隔的比率。例如，权重α11、α12、α13和α14中的每一个可以指示对应于编程状态P1的最佳读取电压和对应于编程状态P1的平均阈值电压之间的间隔和对应于擦除状态E0的最佳读取电压和对应于编程状态P1的平均阈值电压之间的间隔的比率。
当估计最佳读取电压时，可以根据存储器单元的通道特性从第一权重表中选择一个权重。
当已知对应于编程状态P1的最佳读取电压和对应于编程状态P1的平均阈值电压时，可以将从权重α11、α12、α13和α14中选择的权重乘以对应于编程状态P1的最佳读取电压与对应于编程状态P1的平均阈值电压之间的间隔，以这种方式可以计算出对应于擦除状态E0的最佳读取电压与对应于编程状态P1的平均阈值电压之间的间隔。进一步，可以通过从与编程状态P1相对应的平均阈值电压中减去所计算的间隔来估计对应于擦除状态E0的最佳读取电压。
相反，当已知对应于擦除状态E0的最佳读取电压和对应于编程状态P1的平均阈值电压时，对应于编程状态P1的最佳读取电压和对应于编程状态P1的平均阈值电压之间的间隔可以通过将对应于擦除状态E0的最佳读取电压和对应于编程状态P1的平均阈值电压之间的间隔除以从权重α11、α12、α13和α14中选择的权重来计算。进一步，可以通过将计算的间隔添加到对应于编程状态P1的平均阈值电压来估计对应于编程状态P1的最佳读取电压。
权重α11至α64可以在测试存储器装置的步骤中设置。例如，在测试步骤中，可以测试与编程/擦除周期和保留时间有关的通道特性，并且可以根据测试结果预先设置权重α11至α64。
图11是示出基于本申请的实施例的估计最佳读取电压的方法的示例图。
假设检查了与编程状态P1、P2、P4和P5相对应的阈值电压分布，并确定了最佳读取电压Ropt1和Ropt4，并估计了与擦除状态E0相对应的最佳读取电压Ropt0”。
以与估计对应于擦除状态E0的最佳读取电压Ropt0相同或相似的方式，可以执行与编程状态P2、P3和P5相对应的最佳读取电压Ropt2”、Ropt3”和Ropt5”的估计。
例如，可以认为通过在对应于编程状态P2的平均阈值电压MVth2和对应于编程状态P1的最佳读取电压Ropt1之间的间隔B中反映权重α21而获得的值等于对应于编程状态P2的平均阈值电压MVth2与对应于编程状态P2的最佳读取电压Ropt2”之间的间隔。
在示例中，可以通过以下等式(4)来估计对应于编程状态P2的最佳读取电压Ropt2”：
Ropt2″＝MVth2-((MVth2-Ropt1)/α21) (4)
基于相同原理，可以估计对应于编程状态P3的最佳读取电压Ropt3”和与编程状态P5相对应的最佳读取电压Ropt5”。
例如，可以使用以下等式(5)来估计与编程状态P3相对应的最佳读取电压Ropt3”和对应于编程状态P5的最佳读取电压Ropt5”：
Ropt3″＝MVth4-(α41×(Ropt4-MVth4))
Ropt5″＝MVth5-((MVth5-Ropt4)/α51) (5)
等式(4)和(5)仅是示例，并且可以根据各种方法来估计最佳读取电压。
图12是示出基于本申请的实施例的估计最佳读取电压的方法的示例图。
以与参照图11描述的实施例相同或相似的方式，检查了与编程状态P1、P2、P4和P5相对应的阈值电压分布，并确定了最佳读取电压Ropt1和Ropt4，并估计了最佳读取电压Ropt0”、Ropt2”、Ropt3”和Ropt5”。
可以使用反映通道特性的信息来估计对应于编程状态P6的最佳读取电压Ropt6”。反映通道特性的信息可以包括最佳读取电压Ropt4和Ropt6”以及权重β51。由于在通道特性改变之后检查或确定了最佳读取电压Ropt4和Ropt6”，因此它们可以被视为反映通道特性的信息。权重β51可以是通过在与各种通道特性相对应的条件下预先进行的装置测试操作获得的信息。因此，权重β51可以反映通道特性。
例如，可以认为通过在最佳读取电压Ropt5”与最佳读取电压Ropt4之间的间隔E中反映与通道特性相对应的权重β51而获得的值等于最佳读取电压Ropt5”与最佳读取电压Ropt6”之间的间隔。
在示例中，可以使用以下等式(6)来估计对应于编程状态P6的最佳读取电压Ropt6”：
Rppt6″＝Ropt5″+(β51×(Ropt5″-Ropt4)) (6)
在上面参照图12描述的实施例中，可以通过仅检查与编程状态P1、P2、P4和P5相对应的阈值电压分布来检查或估计所有状态之间的最佳读取电压。因此，可以减少为确定或估计最佳读取电压而执行的读取操作的迭代次数。
图13是用于解释基于本申请的实施例的第二权重表的示例图。
第二权重表可以包括根据通道特性和编程状态P1至P6的权重β11至β54。在图13中，举例说明了其中将编程/擦除周期和保留时间都作为通道特性并且预先设置权重β11至β54的示例。然而，本申请的实施例不限于此，并且可以仅考虑与编程/擦除周期和保留时间中的任意一个相对应的通道特性来预先设置权重β11至β54。可选地，权重β11至β54可以考虑除了编程/擦除周期和保留时间以外的各种组成作为通道特性来预先设置。
权重β11至β54中的每一个可以指示彼此相邻的阈值电压分布之间的分布宽度的比率。例如，权重β51、β52、β53和β54可以指示对应于编程状态P5的阈值电压分布的宽度和对应于编程状态P6的阈值电压分布的宽度的比率。每个阈值电压分布的宽度可以指示与阈值电压分布的左尾部相对应的最佳读取电压和与阈值电压分布的右尾部相对应的最佳读取电压之间的差值。
当估计最佳读取电压时，可以根据存储器单元的通道特性从第二权重表中选择任意一个权重。
当已知与编程状态P5相对应的阈值电压分布的宽度时，可以通过将从权重β51、β52、β53和β54中选择的权重乘以对应于编程状态P5的阈值电压分布的宽度来计算对应于编程状态P6的阈值电压分布的宽度。进一步，可以通过将所计算的宽度添加到对应于编程状态P5的最佳读取电压来估计对应于编程状态P6的最佳读取电压。
相反，当已知对应于编程状态P6的阈值电压分布的宽度时，可以通过将对应于编程状态P6的阈值电压分布的宽度除以从权重β51、β52、β53和β54中选择的权重来计算对应于编程状态P5的阈值电压分布的宽度。进一步，可以通过从对应于编程状态P6的最佳读取电压中减去所计算的宽度来估计对应于编程状态P5的最佳读取电压。
权重β11至β54可以在测试存储器装置的步骤中被预先设置。例如，在测试步骤中，可以测试与编程/擦除周期和保留时间有关的通道特性，并且可以根据测试结果预先设置权重β11至β54。
图14是示出基于本申请的实施例的操作存储器控制器的方法的流程图。
在步骤1401，存储器控制器可以检查与第一编程状态相对应的第一阈值电压分布。例如，存储器控制器可以检查与存储器单元可以具有的多个编程状态中的一个相对应的阈值电压分布。存储器控制器可以确定所检查的阈值电压分布的平均阈值电压。
在步骤1403，存储器控制器可以确定与第一阈值电压分布的第一侧相对应的第一最佳读取电压。在步骤1403，可以执行步骤1403a，或者可选地，可以执行步骤1403b1、1403b2和1403b3。
在步骤1403a，存储器控制器可以选择预设值中的一个，并且可以将所选择的值确定为第一最佳读取电压。
在步骤1403b1，存储器控制器可以检查与第二编程状态相对应的第二阈值电压分布。第二编程状态可以是与第一编程状态相邻的编程状态。
在步骤1403b2，存储器控制器可以通过基于与第一编程状态相对应的阈值电压分布和与第二编程状态相对应的阈值电压分布执行谷部搜索操作来搜索谷部。
在步骤1403b3，存储器控制器可以基于与找到的谷部相对应的电压来确定第一最佳读取电压。例如，存储器控制器可以选择与找到的谷部相对应的电压作为第一最佳读取电压。
在步骤1405，存储器控制器可以基于第一阈值电压分布的平均阈值电压和第一最佳读取电压来估计与第一阈值电压分布的第二侧相对应的第二最佳读取电压。
在实施例中，存储器控制器可以估计第二最佳读取电压，使得第一阈值电压分布的平均阈值电压与第一最佳读取电压之间的差值等于第一阈值电压分布的平均阈值电压与第二最佳读取电压之间的差值。
在实施例中，存储器控制器可以估计第二最佳读取电压，使得通过在第一阈值电压分布的平均阈值电压与第一最佳读取电压之间的差值中反映与存储器单元的通道特性相对应的第一权重而获得的值，等于第一阈值电压分布的平均阈值电压与第二最佳读取电压之间的差值。
在步骤1405，存储器控制器可以进一步基于第一最佳读取电压和第二最佳读取电压来估计设置在第一阈值电压分布的第二侧上的阈值电压分布之间的最佳读取电压。例如，存储器控制器可以基于通过在第一最佳读取电压和第二最佳读取电压之间的差值中反映与存储器单元的通道特性相对应的第二权重而获得的值，来估计设置在第一阈值电压分布的第二侧上的阈值电压分布之间的最佳读取电压。
在步骤1407，存储器控制器可以使用第二最佳读取电压对存储器单元执行读取操作。在步骤1405，当进一步估计布置在第一阈值电压分布的第二侧上的阈值电压分布之间的最佳读取电压时，可以进一步执行使用所估计的最佳读取电压的读取操作。
图15是示出基于本申请的实施例的存储器装置的示图。图15所示的存储器装置可以应用于图1至图4所示的存储器系统。
存储器装置2200可包括控制逻辑2210、外围电路2220和存储器单元阵列2240。外围电路2220可以包括电压生成电路2222、行解码器2224、输入/输出电路2226、列解码器2228、页面缓冲器组2232和电流感测电路2234。
控制逻辑2210可以在图1至图4中所示的存储器控制器2100的控制下控制外围电路2220。
控制逻辑2210可以响应于通过输入/输出电路2226从存储器控制器2100接收的命令CMD和地址ADD来控制外围电路2220。例如，控制逻辑2210可以响应于命令CMD和地址ADD输出操作信号OP_CMD、行地址RADD、列地址CADD、页面缓冲器控制信号PBSIGNALS和使能位VRY_BIT<#>。控制逻辑2210可以响应于从电流感测电路2234接收的通过或失败信号PASS或FAIL来确定验证操作是通过还是失败。
外围电路2220可以执行将数据存储在存储器单元阵列2240中的编程操作、输出存储在存储器单元阵列2240中的数据的读取操作以及擦除存储在存储器单元阵列2240中的数据的擦除操作。
电压生成电路2222可以响应于从控制逻辑2210接收的操作信号OP_CMD而生成用于编程、读取和擦除操作的各种操作电压Vop。例如，电压生成电路2222可以将编程电压、验证电压、通过电压、读取电压、擦除电压、导通电压等传送到行解码器2224。
行解码器2224可以响应于从控制逻辑2210接收到的行地址RADD，将工作电压Vop传送到局部线LL，局部线LL联接到从包括在存储器单元阵列2240中的存储块之中选择的存储块。局部线LL可以包括局部字线、局部漏极选择线和局部源极选择线。另外，局部线LL可以包括各种线，诸如联接到存储块的源极线。
输入/输出电路2226可以将通过输入/输出(IO)线从存储器控制器接收的命令CMD和地址ADD传送到控制逻辑2210，或者可以与列解码器2228交换数据。
列解码器2228可以响应于从控制逻辑2210接收的列地址CADD在输入/输出电路2226和页面缓冲器组2232之间传送数据。例如，列解码器2228可以通过数据线DL与页面缓冲器PB1至PBm交换数据，或者可以通过列线CL与输入/输出电路2226交换数据。
页面缓冲器组2232可以联接到位线BL1至BLm，位线BL1至BLm共同联接到存储块BLK1至BLKi。页面缓冲器组2232可以包括分别联接到位线BL1至BLm的多个页面缓冲器PB1至PBm。例如，一个页面缓冲器可以联接到每个位线。页面缓冲器PB1至PBm可以响应于从控制逻辑2210接收的页面缓冲器控制信号PBSIGNALS而操作。例如，在编程操作期间，页面缓冲器PB1至PBm可以临时存储从存储器控制器接收的编程数据，并且可以基于编程数据控制待被施加到位线BL1至BLm的电压。此外，在读取操作期间，页面缓冲器PB1至PBm可以临时存储通过位线BL1至BLm接收的数据，或者可以感测位线BL1至BLm的电压或电流。
在读取操作或验证操作期间，电流感测电路2234可响应于从控制逻辑2210接收的使能位VRY_BIT<#>而生成参考电流，并且可将由参考电流产生的参考电压与从页面缓冲器组2232接收的感测电压VPB进行比较，然后输出通过信号PASS或失败信号FAIL。
存储器单元阵列2240可以包括其中存储有数据的多个存储块BLK1至BLKi。在存储块BLK1至BLKi中，可以存储用户数据和存储器装置2200的操作所需的各种类型的信息。存储块BLK1至BLKi可以各自被实现为二维(2D)结构或三维(3D)结构，并且可以被等同地配置。
图16是示出存储块的示图。
存储器单元阵列可以包括多个存储块，并且为了便于描述，在图16中示出了多个存储块中的任意一个存储块BLKi。
在第一选择线和第二选择线之间彼此平行布置的多条字线可以联接到存储块BLKi。这里，第一选择线可以是源极选择线SSL，第二选择线可以是漏极选择线DSL。详细地，存储块BLKi可以包括联接在位线BL1至BLm与源极线SL之间的多个串ST。位线BL1至BLm可以分别联接到串ST，并且源极线SL可以共同联接到串ST。串ST可以被等同地配置，因此，将通过示例的方式详细描述联接到第一位线BL1的串ST。
串ST可以包括源极选择晶体管SST、多个存储器单元F1至F16和漏极选择晶体管DST，其在源极线SL和第一位线BL1之间彼此串联联接。单个串ST可以包括至少一个源极选择晶体管SST和至少一个漏极选择晶体管DST，并且可以在串ST中包括比图中所示的存储器单元F1至F16更多的存储器单元。
源极选择晶体管SST的源极可以联接到源极线SL，漏极选择晶体管DST的漏极可以联接到第一位线BL1。存储器单元F1至F16可以串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。包括在不同串ST中的源极选择晶体管SST的栅极可以联接到源极选择线SSL，包括在不同串ST中的漏极选择晶体管DST的栅极可以联接到漏极选择线DSL，并且存储器单元F1至F16的栅极可以分别联接到多条字线WL1至WL16。在包括在不同的串ST中的存储器单元之中的联接到相同字线的一组存储器单元可以被称为“物理页面：PPG”。因此，存储块BLKi可以包括与字线WL1至WL16的数量相同的多个物理页面PPG。
图17是示出具有3D结构的存储块的示例的示图。
存储器单元阵列2240可以包括多个存储块BLK1至BLKi。当以示例的方式描述第一存储块BLK1时，第一存储块BLK1可以包括多个串ST11至ST1m和ST21至ST2m。在实施例中，串ST11至ST1m和ST21至ST2m中的每一个可以形成为“U”形。在第一存储块BLK1中，m个串可以沿行方向(例如，X方向)布置。尽管在图17中，两个串被示出为沿列方向(例如，Y方向)布置，但是给出本实施例是为了便于描述，并且在其他实施例中，可以在列方向(例如，Y方向)上布置三个或更多个串。
多个串ST11至ST1m和多个单元串ST21至ST2m中的每一个可包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn、管道晶体管PT以及至少一个漏极选择晶体管DST。
源极和漏极选择晶体管SST和DST以及存储器单元MC1至MCn可以具有相似的结构。例如，源极和漏极选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可以包括沟道层、隧道绝缘层、电荷俘获层和阻挡绝缘层。例如，可以在每个串中设置用于提供沟道层的柱。例如，可以在每个串中设置用于提供沟道层、隧道绝缘层、电荷俘获层或阻挡绝缘层中的至少一个的柱。
每个串的源极选择晶体管SST可以联接在源极线SL和存储器单元MC1至MCp之间。
在实施例中，布置在同一行中的串的源极选择晶体管可以联接到沿行方向延伸的源极选择线，并且布置在不同行中的串的源极选择晶体管可以联接到不同的源极选择线。在图17中，第一行中的串ST11至ST1m的源极选择晶体管可以联接到第一源极选择线SSL1。在第二行中的串ST21至ST2m的源极选择晶体管可以联接到第二源极选择线SSL2。
在其它实施例中，串ST11至ST1m和ST21至ST2m的源极选择晶体管可以共同联接到一个源极选择线。
每个串中的第一至第n存储器单元MC1至MCn可以联接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一至第n存储器单元MC1至MCn可以被划分为第一至第p存储器单元MC1至MCp以及第p+1至第n存储器单元MCp+1至MCn。第一至第p存储器单元MC1至MCp可在垂直方向(例如，-Z方向)上顺序布置，并且可在源极选择晶体管SST和管道晶体管PT之间串联联接。第p+1至第n存储器单元MCp+1至MCn可在垂直方向(例如，+Z方向)顺序布置，并且可在管道晶体管PT和漏极选择晶体管DST之间串联联接。第一至第p存储器单元MC1至MCp和第p+1至第n存储器单元MCp+1至MCn可通过管道晶体管PT彼此联接。在每个串中第一至第n存储器单元MC1至MCn的栅极可分别联接到第一至第n字线WL1至WLn。
在实施例中，第一至第n存储器单元MC1至MCn中的至少一个可以用作虚设存储器单元。当设置虚设存储器单元时，可以稳定地控制相应串的电压或电流。每个串的管道晶体管PT的栅极可联接到管线PL。
每个串的漏极选择晶体管DST可联接在相应位线和存储器单元MCp+1至MCn之间。沿行方向布置的串的漏极选择晶体管可以联接到沿行方向延伸的相应的漏极选择线。第一行中的串ST11至ST1m的漏极选择晶体管可以联接到漏极选择线DSL1。第二行中的串ST21至ST2m的漏极选择晶体管可以联接到第二漏极选择线DSL2。
沿列方向布置的串可联接到沿列方向延伸的位线。在图17中，第一列中的串ST11和ST21可以联接到第一位线BL1。第m列中的串ST1m和ST2m可以联接到第m位线BLm。
在沿行方向布置的串中，联接到相同字线的存储器单元可以构成一个页面。例如，在第一行中的串ST11至ST1m之中，联接到第一字线WL1的存储器单元可以构成一个页面。在第二行的串ST21至ST2m之中，联接到第一字线WL1的存储且单元可以构成一个附加页面。可以通过选择漏极选择线DSL1和DSL2中的任意一条来选择沿一个行的方向布置的串。可以通过选择字线WL1至WLn中的任意一个从所选择的串中选择一个页面。
图18是示出具有3D结构的存储块的示例的示图。
存储器单元阵列2240包括多个存储块BLK1至BLKi。当以示例的方式描述第一存储块BLK1时，第一存储块BLK1可以包括多个串ST11'至ST1m'和ST21'至ST2m'。串ST11'至ST1m'和串ST21'至ST2m'中的每一个可以沿垂直方向(例如，Z方向)延伸。在存储块BLKi中，m'个串可以沿行方向(例如，X方向)布置。尽管在图18中，两个列被示出为沿列方向(例如，Y方向)布置，但是给出本实施例是为了便于描述，在其它实施例中，可以在列方向(例如，Y方向)上布置三个或更多个串。
串ST11'至ST1m'和ST21'至ST2m'中的每一个可包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn、以及至少一个漏极选择晶体管DST。
每个串的源极选择晶体管SST可以联接在源极线SL和存储器单元MC1至MCn之间。布置在同一行中的串的源极选择晶体管可联接到相同的源极选择线。布置在第一行中的串ST11'至ST1m'的源极选择晶体管可以联接到第一源极选择线SSL1。布置在第二行中的串ST21'至ST2m'的源极选择晶体管可以联接到第二源极选择线SSL2。在实施例中，串ST11'至ST1m'和ST21'至ST2m'的源极选择晶体管可以共同联接到一个源极选择线。
每个串中的第一至第n存储器单元MC1至MCn可以串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。第一至第n存储器单元MC1至MCn的栅极可分别联接到第一至第n字线WL1至WLn。
在实施例中，第一至第n存储器单元MC1至MCn中的至少一个可以用作虚设存储器单元。当提供虚设存储器单元时，可以稳定地控制相应串的电压或电流。由此，可以提高存储在第一存储块BLK1中的数据的可靠性。
每个串的漏极选择晶体管DST可联接在相应的位线和存储器单元MC1至MCn之间。沿行方向布置的串的漏极选择晶体管DST可以联接到沿行方向延伸的漏极选择线。第一行中的串ST11'至ST1m'的漏极选择晶体管DST可以联接到第一漏极选择线DSL1。第二行中的串ST21'至ST2m'的漏极选择晶体管DST可以联接到第二漏极选择线DSL2。
也就是说，除了从每个串中排除管道晶体管PT之外，图18的第一存储块BLK1可以具有与图17的第一存储块BLK1类似的等效电路。
图19是示出包括图1至图4的存储器控制器的存储器系统的示例的示图。
存储器系统30000可以被实现为蜂窝电话、智能电话、平板、PC、个人数字助理(PDA)或无线通信装置。存储器系统30000可以包括存储器装置2200和能够控制存储器装置2200的操作的存储器控制器2100。
存储器控制器2100可以在处理器3100的控制下控制存储器装置2200的数据访问操作，例如编程操作、擦除操作或读取操作。
在存储器装置2200中编程的数据可以在存储器控制器2100的控制下通过显示器3200输出。
无线电收发器3300可以通过天线ANT发送和接收无线电信号。例如，无线电收发器3300可以将通过天线ANT接收的无线电信号改变为可以由处理器3100处理的信号。因此，处理器3100可以处理从无线电收发器3300输出的信号，并且可以将处理后的信号传送到存储器控制器2100或显示器3200中。存储器控制器2100可以将由处理器3100处理的信号传送到存储器装置2200。此外，无线电收发器3300可以将从处理器3100输出的信号改变为无线电信号，并且通过天线ANT将所改变的无线电信号输出到外部装置。输入装置3400可用于输入用于控制处理器3100的操作的控制信号或待由处理器3100处理的数据。输入装置3400可以被实施为诸如触摸板或计算机鼠标的定点装置、小键盘或者键盘。处理器3100可以控制显示器3200的操作，使得可以通过显示器3200输出从存储器控制器2100输出的数据、从无线电收发器3300输出的数据或从输入装置3400输出的数据。
在实施例中，能够控制存储器装置2200的操作的存储器控制器2100可以实施为处理器3100的一部分或实施为与处理器3100分开提供的芯片。
图20是示出包括图1至图4的存储器控制器的存储器系统的示例的示图。
存储器系统40000可以实现在个人计算机(PC)、平板、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器中。
存储器系统40000可以包括存储器装置2200和能够控制存储器装置2200的数据处理操作的存储器控制器2100。
处理器4100可以根据从输入装置4200输入的数据，通过显示器4300输出存储在存储器装置2200中的数据。例如，输入装置4200可以被实施为诸如触摸板或计算机鼠标的定点装置、小键盘或者键盘。
处理器4100可以控制存储器系统40000的全部操作，并控制存储器控制器2100的操作。在实施例中，能够控制存储器装置2200的操作的存储器控制器2100可以实施为处理器4100的一部分或实施为与处理器4100分开提供的芯片。
图21是示出包括图1至图4的存储器控制器的存储器系统的示例的示图。
存储器系统50000可以实现在图像处理装置中，例如数码相机、设置有数码相机的便携式电话、设置有数码相机的智能电话、或设置有数码相机的平板中。
存储系统50000可以包括存储器装置2200和能够控制数据处理操作的存储器控制器2100，例如存储器装置2200的编程操作、擦除操作或读取操作。
存储器系统50000的图像传感器5200可以将光学图像转换为数字信号。所转换的数字信号可以被传送到处理器5100或存储器控制器2100。在处理器5100的控制下，所转换的数字信号可以通过显示器5300输出或者通过存储器控制器2100存储在存储器装置2200中。存储在存储器装置2200中的数据可以在处理器5100或存储器控制器2100的控制下通过显示器5300输出。
在实施例中，能够控制存储器装置2200的操作的存储器控制器2100可以实施为处理器5100的一部分或实施为与处理器5100分开提供的芯片。
图22是示出包括图1至图4的存储器控制器的存储器系统的示例的示图。
存储器系统70000可以实现为存储卡或智能卡。存储器系统70000可以包括存储器装置2200、存储器控制器2100、以及卡接口7100。
存储器控制器2100可以控制存储器装置2200和卡接口7100之间的数据交换。在实施例中，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但是不限于此。
卡接口7100可以根据主机60000的协议来接口连接主机60000和存储器控制器2100之间的数据交换。在实施例中，卡接口7100可以支持通用串行总线(USB)协议和芯片间(IC)-USB协议。此处，卡接口7100可以指能够支持由主机60000使用的协议的硬件、安装在硬件中的软件、或信号传送方法。
当存储器系统70000连接到诸如PC、平板、数码相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或数字机顶盒的主机60000的主机接口6200时，主机接口6200可以在微处理器6100的控制下通过卡接口7100和存储器控制器2100与存储器装置2200进行数据通信。
根据本申请，可以通过反映通道特性来估计最佳读取电压，因此可以提高读取操作的准确性。
在本申请的一些实施例中，可以减少对存储器单元执行的用以估计最佳读取电压的读取操作的迭代次数。
虽然出于说明性目的已经公开了本申请的示例性实施例，但是本领域技术人员将理解，可以进行各种修改、添加和替换。因此，本申请的范围必须由所附权利要求和权利要求的等同方案来限定，而不是由前面的描述来限定。

Claims (20)

1.一种存储器系统，包括：
存储器装置，包括存储器单元，每个所述存储器单元具有与擦除状态和多个编程状态中的一个编程状态中的任意一个相对应的状态；以及
存储器控制器，与所述存储器装置通信并且基于与所述多个编程状态中的至少一个相对应的阈值电压分布，估计与所述擦除状态和所述多个编程状态中的一个编程状态中的至少一个相关联的最佳读取电压，
其中所述存储器控制器包括：
阈值电压分布检查器，检查与所述多个编程状态中的第一编程状态相对应的第一阈值电压分布，并确定所述第一阈值电压分布的平均阈值电压；以及
最佳读取电压估计器，基于所述第一阈值电压分布的平均阈值电压和与所述第一阈值电压分布的第一侧相对应的第一最佳读取电压，估计与所述第一阈值电压分布的第二侧相对应的第二最佳读取电压。
2.根据权利要求1所述的存储器系统，其中所述存储控制器进一步包括：最佳读取电压确定器，选择预设值中的一个作为所述第一最佳读取电压。
3.根据权利要求1所述的存储器系统，其中：
所述阈值电压分布检查器进一步检查与所述第一阈值电压分布的第一侧相邻并与所述多个编程状态之中的第二编程状态相对应的第二阈值电压分布；并且
所述存储器控制器进一步包括：最佳读取电压确定器，选择与所述第一阈值电压分布和所述第二阈值电压分布之间的谷部相对应的电压作为所述第一最佳读取电压。
4.根据权利要求1所述的存储器系统，其中所述最佳读取电压估计器估计所述第二最佳读取电压，使得所述第一阈值电压分布的平均阈值电压与所述第一最佳读取电压之间的差值等于所述第一阈值电压分布的平均阈值电压与所述第二最佳读取电压之间的差值。
5.根据权利要求1所述的存储器系统，其中所述最佳读取电压估计器估计所述第二最佳读取电压，使得通过在所述第一阈值电压分布的平均阈值电压与所述第一最佳读取电压之间的差值中反映与所述存储器单元的通道特性相对应的第一权重而获得的值，等于所述第一阈值电压分布的平均阈值电压与所述第二最佳读取电压之间的差值。
6.根据权利要求5所述的存储器系统，其中所述最佳读取电压估计器基于通过在所述第一最佳读取电压和所述第二最佳读取电压之间的差值中反映与所述通道特性相对应的第二权重而获得的值，估计位于所述第一阈值电压分布的第二侧的最佳读取电压电平。
7.根据权利要求5所述的存储器系统，其中所述通道特性与对应于所述存储器单元的编程/擦除周期和保留时间中的至少一个有关。
8.根据权利要求1所述的存储器系统，其中
所述第一编程状态与所述擦除状态相邻，并且
所述第二最佳读取电压是将所述第一编程状态与所述擦除状态区分开的电压。
9.根据权利要求1所述的存储器系统，其中分别对应于所述多个编程状态的每个阈值电压分布是单峰分布。
10.根据权利要求1所述的存储器系统，其中，所述存储控制器进一步包括：读取操作控制器，使用所估计的第二最佳读取电压对所述存储器单元执行读取操作。
11.一种操作存储器系统的方法，所述存储器系统包括存储器单元，每个所述存储器单元具有与擦除状态和多个编程状态中的一个编程状态中的一个相对应的状态，所述方法包括：
确定与第一编程状态相对应的第一阈值电压分布的平均阈值电压；
确定与所述第一阈值电压分布的第一侧相对应的第一最佳读取电压；并且
基于所述第一阈值电压分布的平均阈值电压和所述第一最佳读取电压，估计与所述第一阈值电压分布的第二侧相对应的第二最佳读取电压。
12.根据权利要求11所述的方法，其中确定所述第一最佳读取电压包括：选择预设值中的一个作为所述第一最佳读取电压。
13.根据权利要求11所述的方法，进一步包括：检查与所述第一阈值电压分布的第一侧相邻并且与所述多个编程状态之中的第二编程状态相对应的第二阈值电压分布，
其中确定所述第一最佳读取电压包括：选择与所述第一阈值电压分布和所述第二阈值电压分布之间的谷部相对应的电压作为所述第一最佳读取电压。
14.根据权利要求11所述的方法，其中估计所述第二最佳读取电压包括：
计算所述第一阈值电压分布的平均阈值电压与所述第一最佳读取电压之间的差值；并且
估计所述第二最佳读取电压，使得所计算的差值等于所述第一阈值电压分布的平均阈值电压与所述第二最佳读取电压之间的差值。
15.根据权利要求11所述的方法，其中估计所述第二最佳读取电压包括：
计算所述第一阈值电压分布的平均阈值电压与所述第一最佳读取电压之间的差值；
在所计算的差值中反映与所述存储器单元的通道特性相对应的第一权重；并且
估计所述第二最佳读取电压，使得其中反映所述第一权重的差值等于所述第一阈值电压分布的平均阈值电压与所述第二最佳读取电压之间的差值。
16.根据权利要求15所述的方法，进一步包括：
计算所述第一最佳读取电压与所述第二最佳读取电压之间的差值；
在所计算的差值中反映与所述通道特性相对应的第二权重；并且
基于其中反映所述第二权重的差值，估计设置在所述第一阈值电压分布的第二侧上的阈值电压分布之间的最佳读取电压。
17.根据权利要求15所述的方法，其中所述通道特性与对应于所述存储器单元的编程/擦除周期和保留时间中的至少一个有关。
18.根据权利要求11所述的方法，其中：
所述第一编程状态与所述擦除状态相邻，并且
所述第二最佳读取电压是将所述第一编程状态与所述擦除状态区分开的电压。
19.根据权利要求11所述的方法，其中分别对应于所述多个编程状态的每个阈值电压分布是单峰分布。
20.根据权利要求11所述的方法，进一步包括：使用所估计的第二最佳读取电压对所述存储器单元执行读取操作。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102601152B1 (ko) * 2019-05-10 2023-11-13 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
US11907571B2 (en) 2020-07-13 2024-02-20 SK Hynix Inc. Read threshold optimization systems and methods using domain transformation
US11355204B2 (en) 2020-09-03 2022-06-07 SK Hynix Inc. Efficient read-threshold calculation method for parametric PV-level modeling
KR20220049397A (ko) * 2020-10-14 2022-04-21 삼성전자주식회사 메모리 장치, 이를 포함하는 스토리지 장치 및 스토리지 장치의 동작 방법
US11423989B2 (en) * 2020-11-02 2022-08-23 Micron Technology, Inc. Generating embedded data in memory cells in a memory sub-system
US11430530B2 (en) 2021-01-25 2022-08-30 SK Hynix Inc. Deep learning based program-verify modeling and voltage estimation for memory devices
US11514999B2 (en) 2021-04-16 2022-11-29 SK Hynix Inc. Systems and methods for parametric PV-level modeling and read threshold voltage estimation
US11749354B2 (en) 2021-07-13 2023-09-05 SK Hynix Inc. Systems and methods for non-parametric PV-level modeling and read threshold voltage estimation
US11769555B2 (en) 2021-07-27 2023-09-26 SK Hynix Inc. Read threshold voltage estimation systems and methods for parametric PV-level modeling
US11769556B2 (en) 2021-07-27 2023-09-26 SK Hynix Inc. Systems and methods for modeless read threshold voltage estimation
US11854629B2 (en) 2021-11-22 2023-12-26 SK Hynix Inc. System and method for non-parametric optimal read threshold estimation using deep neural network

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080158984A1 (en) * 2006-12-29 2008-07-03 Nima Mokhlesi Margined neighbor reading for non-volatile memory read operations including coupling compensation
US20100020611A1 (en) * 2008-07-23 2010-01-28 Park Kitae Flash memory systems and operating methods using adaptive read voltage levels
JP2011076706A (ja) * 2009-10-01 2011-04-14 Samsung Electronics Co Ltd 不安定メモリセル散布を検出するメモリ・システム及びその検出方法
CN103928055A (zh) * 2013-01-14 2014-07-16 三星电子株式会社 闪速存储器、闪速存储器系统及其操作方法
US20160266970A1 (en) * 2015-03-09 2016-09-15 Kabushiki Kaisha Toshiba Memory system and method of controlling nonvolatile memory
US20160284417A1 (en) * 2015-03-27 2016-09-29 Kabushiki Kaisha Toshiba Memory controller, memory control method, and coefficient decision method
US20180068736A1 (en) * 2016-09-05 2018-03-08 SK Hynix Inc. Memory system and method for operating the memory system
US10121551B1 (en) * 2017-08-31 2018-11-06 Micron Technology, Inc. Detecting power loss in NAND memory devices
US20190012228A1 (en) * 2017-07-07 2019-01-10 Epostar Electronics (Bvi) Corporation Data reading method and storage controller

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8725929B1 (en) * 2006-11-06 2014-05-13 Marvell World Trade Ltd. Adaptive read and write systems and methods for memory cells
US7941590B2 (en) * 2006-11-06 2011-05-10 Marvell World Trade Ltd. Adaptive read and write systems and methods for memory cells
US8130544B2 (en) * 2009-08-17 2012-03-06 Skymedi Corporation Method of reducing bit error rate for a flash memory
US9368225B1 (en) * 2012-11-21 2016-06-14 Avago Technologies General Ip (Singapore) Pte. Ltd. Determining read thresholds based upon read error direction statistics
US9007854B1 (en) * 2013-12-09 2015-04-14 Western Digital Technologies, Inc. Method and system for optimized soft decoding in a data storage device
US10347343B2 (en) * 2015-10-30 2019-07-09 Seagate Technology Llc Adaptive read threshold voltage tracking with separate characterization on each side of voltage distribution about distribution mean
KR20170058066A (ko) * 2015-11-18 2017-05-26 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
KR20180070974A (ko) 2016-12-19 2018-06-27 삼성전자주식회사 비휘발성 메모리의 리드 동작 방법, 비휘발성 메모리를 포함하는 메모리 시스템 및 이의 동작 방법
JP2019053798A (ja) * 2017-09-14 2019-04-04 東芝メモリ株式会社 半導体記憶装置
KR102440379B1 (ko) * 2018-02-26 2022-09-06 에스케이하이닉스 주식회사 전자 장치, 비 일시적 컴퓨터 판독 가능 저장 매체, 및 전자 장치를 제어하는 방법
US10878920B2 (en) * 2018-03-21 2020-12-29 SK Hynix Inc. Memory controller and memory system having the same
TW202025165A (zh) * 2018-12-22 2020-07-01 大陸商深圳大心電子科技有限公司 資料讀取方法、儲存控制器與儲存裝置

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080158984A1 (en) * 2006-12-29 2008-07-03 Nima Mokhlesi Margined neighbor reading for non-volatile memory read operations including coupling compensation
US20100020611A1 (en) * 2008-07-23 2010-01-28 Park Kitae Flash memory systems and operating methods using adaptive read voltage levels
JP2011076706A (ja) * 2009-10-01 2011-04-14 Samsung Electronics Co Ltd 不安定メモリセル散布を検出するメモリ・システム及びその検出方法
CN103928055A (zh) * 2013-01-14 2014-07-16 三星电子株式会社 闪速存储器、闪速存储器系统及其操作方法
US20160266970A1 (en) * 2015-03-09 2016-09-15 Kabushiki Kaisha Toshiba Memory system and method of controlling nonvolatile memory
US20160284417A1 (en) * 2015-03-27 2016-09-29 Kabushiki Kaisha Toshiba Memory controller, memory control method, and coefficient decision method
US20180068736A1 (en) * 2016-09-05 2018-03-08 SK Hynix Inc. Memory system and method for operating the memory system
CN107799148A (zh) * 2016-09-05 2018-03-13 爱思开海力士有限公司 存储器系统及用于操作该存储器系统的方法
US20190012228A1 (en) * 2017-07-07 2019-01-10 Epostar Electronics (Bvi) Corporation Data reading method and storage controller
US10121551B1 (en) * 2017-08-31 2018-11-06 Micron Technology, Inc. Detecting power loss in NAND memory devices

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
PLETKA R , KOLTSIDAS I , IOANNOU N等: "《Management of Next-Generation NAND Flash to Achieve Enterprise-Level Endurance and Latency Targets》" *
谢南, 伍冬, 刘辉,等: "《快闪存储器阈值电压分布读取和修正方法》" *
贾梦华: "《3D NAND闪存存储器可靠性研究与系统优化》" *

Also Published As

Publication number Publication date
KR20200099441A (ko) 2020-08-24
US10930358B2 (en) 2021-02-23
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