KR20200137315A - 반도체 메모리 장치, 컨트롤러를 포함하는 메모리 시스템 및 컨트롤러의 동작 방법 - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 233
- 239000004065 semiconductor Substances 0.000 title claims abstract description 124
- 238000000034 method Methods 0.000 title claims abstract description 39
- 230000008569 process Effects 0.000 claims description 4
- 101100481702 Arabidopsis thaliana TMK1 gene Proteins 0.000 description 26
- 238000009826 distribution Methods 0.000 description 26
- 238000010586 diagram Methods 0.000 description 22
- 239000000872 buffer Substances 0.000 description 12
- 230000004044 response Effects 0.000 description 9
- 230000008859 change Effects 0.000 description 7
- 101150013423 dsl-1 gene Proteins 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 230000006866 deterioration Effects 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 5
- 102100029563 Somatostatin Human genes 0.000 description 4
- 101150090341 dst1 gene Proteins 0.000 description 4
- 238000012795 verification Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000005086 pumping Methods 0.000 description 2
- 101100028951 Homo sapiens PDIA2 gene Proteins 0.000 description 1
- 101000934888 Homo sapiens Succinate dehydrogenase cytochrome b560 subunit, mitochondrial Proteins 0.000 description 1
- 102100036351 Protein disulfide-isomerase A2 Human genes 0.000 description 1
- 102100025393 Succinate dehydrogenase cytochrome b560 subunit, mitochondrial Human genes 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
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- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
- G06F3/0614—Improving the reliability of storage systems
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
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- G11—INFORMATION STORAGE
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/24—Bit-line control circuits
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/26—Sensing or reading circuits; Data output circuits
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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Abstract
반도체 메모리 장치의 동작을 제어하는 컨트롤러의 동작 방법은 선택된 메모리 블록에 대한 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 단계, 상기 동작의 성공 여부를 판단하는 단계, 및 상기 동작의 성공 여부에 기초하여, 상기 선택된 메모리 블록에 포함된 선택 트랜지스터들의 동작 전압을 보상하는 단계를 포함한다.
Description
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치, 컨트롤러를 포함하는 메모리 시스템 및 컨트롤러의 동작 방법에 관한 것이다.
반도체 메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원의 반도체 메모리 장치는 2차원의 반도체 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
컨트롤러는 반도체 메모리 장치의 제반 동작을 제어할 수 있다. 한편, 컨트롤러와 반도체 메모리 장치는 메모리 시스템을 구성할 수 있다.
본 발명의 일 실시 예는 동작 안정성을 향상시킬 수 있는 컨트롤러의 동작 방법을 제공한다.
본 발명의 다른 실시 예는 동작 안정성을 향상시킬 수 있는 메모리 시스템을 제공한다.
본 발명의 일 실시 예에 따라 반도체 메모리 장치의 동작을 제어하는 컨트롤러의 동작 방법은 선택된 메모리 블록에 대한 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 단계, 상기 동작의 성공 여부를 판단하는 단계, 및 상기 동작의 성공 여부에 기초하여, 상기 선택된 메모리 블록에 포함된 선택 트랜지스터들의 동작 전압을 보상하는 단계를 포함한다.
일 실시 예에서, 상기 동작 전압은 상기 선택 트랜지스터들의 게이트에 인가되는 턴온 전압일 수 있다. 이 경우, 상기 성공 여부에 기초하여, 상기 선택된 메모리 블록에 포함된 선택 트랜지스터들의 동작 전압을 보상하는 단계는 상기 동작이 실패한 경우, 상기 턴온 전압을 상승시키도록 상기 반도체 메모리 장치를 제어하는 단계, 상기 턴온 전압을 상기 선택 트랜지스터에 인가하고 상기 선택된 메모리 블록과 연결된 워드 라인에 패스 전압을 인가하도록 상기 반도체 메모리 장치를 제어하는 단계, 상기 선택 트랜지스터들과 연결된 각각의 비트 라인들에 대한 전류 센싱 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 단계, 및 상기 전류 센싱 동작의 결과에 기초하여, 상기 턴온 전압의 보상이 성공하였는지 여부를 판단하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 턴온 전압의 보상이 성공하였는지 여부를 판단하는 단계에서는, 비활성화 된 비트 라인의 개수가 미리 결정된 기준 개수보다 작은 경우, 상기 턴온 전압의 보상이 성공한 것으로 판단할 수 있다.
일 실시 예에서, 상기 선택된 메모리 블록에 포함된 선택 트랜지스터들의 동작 전압을 보상하는 단계는, 상기 턴온 전압의 보상이 실패한 경우, 상기 턴온 전압을 다시 상승시키도록 상기 반도체 메모리 장치를 제어하는 단계를 더 포함할 수 있다.
일 실시 예에서, 상기 동작 전압은 상기 선택 트랜지스터들의 게이트에 인가되는 턴오프 전압일 수 있다. 이 경우, 상기 성공 여부에 기초하여, 상기 선택된 메모리 블록에 포함된 선택 트랜지스터들의 동작 전압을 보상하는 단계는, 상기 동작이 실패한 경우, 상기 턴오프 전압을 하강시키도록 상기 반도체 메모리 장치를 제어하는 단계, 상기 턴오프 전압을 상기 선택 트랜지스터에 인가하고 상기 선택된 메모리 블록과 연결된 워드 라인에 패스 전압을 인가하도록 상기 반도체 메모리 장치를 제어하는 단계, 상기 선택 트랜지스터들과 연결된 각각의 비트 라인들에 대한 전류 센싱 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 단계, 및 상기 전류 센싱 동작의 결과에 기초하여, 상기 턴오프 전압의 보상이 성공하였는지 여부를 판단하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 턴오프 전압의 보상이 성공하였는지 여부를 판단하는 단계에서는, 활성화 된 비트 라인의 개수가 미리 결정된 기준 개수보다 작은 경우, 상기 턴오프 전압의 보상이 성공한 것으로 판단할 수 있다.
일 실시 예에서, 상기 선택된 메모리 블록에 포함된 선택 트랜지스터들의 동작 전압을 보상하는 단계는, 상기 턴오프 전압의 보상이 실패한 경우, 상기 턴오프 전압을 다시 하강시키도록 상기 반도체 메모리 장치를 제어하는 단계를 더 포함할 수 있다.
일 실시 예에서, 상기 컨트롤러의 동작 방법은 보상된 동작 전압에 기초하여 상기 동작을 수행하는 단계를 더 포함할 수 있다.
일 실시 예에서, 상기 동작은 리드 동작 또는 프로그램 동작이고, 상기 동작 전압은 상기 선택 트랜지스터들의 게이트에 인가되는 턴온 전압일 수 있다. 이 경우, 상기 보상된 동작 전압에 기초하여 상기 동작을 수행하는 단계는, 상기 보상된 턴온 전압에 기초하여, 상기 선택된 메모리 블록에 대한 리드 동작 또는 프로그램 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 단계, 상기 보상된 턴온 전압이 미리 결정된 임계 전압보다 큰지 여부를 판단하는 단계, 상기 보상된 턴온 전압이 상기 임계 전압보다 큰 경우, 상기 선택된 메모리 블록의 데이터를 다른 메모리 블록에 카피하는 단계, 및 상기 선택된 메모리 블록을 배드 처리하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 동작은 소거 동작이고, 상기 동작 전압은 상기 선택 트랜지스터들의 게이트에 인가되는 턴온 전압일 수 있다. 이 경우, 상기 보상된 동작 전압에 기초하여 상기 동작을 수행하는 단계는, 상기 보상된 턴온 전압에 기초하여, 상기 선택된 메모리 블록에 대한 소거 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 단계, 상기 보상된 턴온 전압이 미리 결정된 임계 전압보다 큰지 여부를 판단하는 단계, 및 상기 보상된 턴온 전압이 상기 임계 전압보다 큰 경우, 상기 선택된 메모리 블록을 배드 처리하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 동작은 리드 동작 또는 프로그램 동작이고, 상기 동작 전압은 상기 선택 트랜지스터들의 게이트에 인가되는 턴오프 전압일 수 있다. 이 경우, 상기 보상된 동작 전압에 기초하여 상기 동작을 수행하는 단계는, 상기 보상된 턴오프 전압에 기초하여, 상기 선택된 메모리 블록에 대한 리드 동작 또는 프로그램 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 단계, 상기 보상된 턴오프 전압이 미리 결정된 임계 전압보다 작은지 여부를 판단하는 단계, 상기 보상된 턴온 전압이 상기 임계 전압보다 작은 경우, 상기 선택된 메모리 블록의 데이터를 다른 메모리 블록에 카피하는 단계, 및 상기 선택된 메모리 블록을 배드 처리하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 동작은 소거 동작이고, 상기 동작 전압은 상기 선택 트랜지스터들의 게이트에 인가되는 턴오프 전압일 수 있다. 이 경우, 상기 보상된 동작 전압에 기초하여 상기 동작을 수행하는 단계는, 상기 보상된 턴오프 전압에 기초하여, 상기 선택된 메모리 블록에 대한 소거 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 단계, 상기 보상된 턴오프 전압이 미리 결정된 임계 전압보다 작은지 여부를 판단하는 단계, 및 상기 보상된 턴오프 전압이 상기 임계 전압보다 작은 경우, 상기 선택된 메모리 블록을 배드 처리하는 단계를 포함할 수 있다.
본 발명의 또 다른 실시 예에 따른 메모리 시스템은 복수의 메모리 블록을 포함하는 반도체 메모리 장치 및 상기 반도체 메모리 장치의 동작을 제어하는 컨트롤러를 포함한다. 상기 복수의 메모리 블록은 복수의 워드 라인에 연결되는 복수의 메모리 셀들 및 선택 라인에 연결되는 복수의 선택 트랜지스터들을 각각 포함한다. 상기 컨트롤러는 상기 복수의 메모리 블록들 중 선택된 메모리 블록에 대한 동작을 수행하도록 상기 반도체 메모리 장치를 제어하고, 상기 동작이 실패한 경우, 상기 선택된 메모리 블록에 포함된 상기 선택 트랜지스터들의 동작 전압을 보상하도록 상기 반도체 메모리 장치를 제어한다.
일 실시 예에서, 상기 동작 전압은 상기 선택 트랜지스터들의 게이트에 인가되는 턴온 전압일 수 있다. 상기 동작이 실패한 경우, 상기 컨트롤러는 상기 턴온 전압을 상승시키도록 상기 반도체 메모리 장치를 제어할 수 있다. 상기 반도체 메모리 장치는 상기 상승된 턴온 전압을 상기 선택 트랜지스터에 인가하고 상기 선택된 메모리 블록과 연결된 워드 라인에 패스 전압을 인가하며, 상기 선택 트랜지스터들과 연결된 각각의 비트 라인들에 대한 전류 센싱 동작을 수행하여 상기 전류 센싱 동작의 결과를 상기 컨트롤러로 전달할 수 있다.
일 실시 예에서, 상기 컨트롤러는 상기 수신한 전류 센싱 동작의 결과에 기초하여, 상기 턴온 전압의 보상이 성공하였는지 여부를 판단하고, 상기 턴온 전압의 보상이 실패한 경우, 상기 턴온 전압을 다시 상승시키도록 상기 반도체 메모리 장치를 제어할 수 있다.
일 실시 예에서, 상기 동작 전압은 상기 선택 트랜지스터들의 게이트에 인가되는 턴오프 전압일 수 있다. 상기 동작이 실패한 경우, 상기 컨트롤러는 상기 턴오프 전압을 상승시키도록 상기 반도체 메모리 장치를 제어할 수 있다 .상기 반도체 메모리 장치는 상기 하강된 턴오프 전압을 상기 선택 트랜지스터에 인가하고 상기 선택된 메모리 블록과 연결된 워드 라인에 패스 전압을 인가하며, 상기 선택 트랜지스터들과 연결된 각각의 비트 라인들에 대한 전류 센싱 동작을 수행하여 상기 전류 센싱 동작의 결과를 상기 컨트롤러로 전달할 수 있다.
일 실시 예에서, 상기 컨트롤러는 상기 수신한 전류 센싱 동작의 결과에 기초하여, 상기 턴오프 전압의 보상이 성공하였는지 여부를 판단하고, 상기 턴오프 전압의 보상이 실패한 경우, 상기 턴오프 전압을 다시 하강시키도록 상기 반도체 메모리 장치를 제어할 수 있다.
일 실시 예에서, 상기 컨트롤러는 상기 수신한 전류 센싱 동작의 결과에 기초하여, 상기 턴온 전압의 보상이 성공하였는지 여부를 판단하고, 상기 턴온 전압의 보상이 성공한 경우, 상기 턴온 전압이 미리 결정된 임계 전압보다 큰지 여부를 판단할 수 있다.
일 실시 예에서, 상기 턴온 전압이 상기 임계 전압보다 큰 경우, 상기 컨트롤러는 상기 선택된 메모리 블록을 배드 처리할 수 있다.
일 실시 예에서, 상기 컨트롤러는, 상기 수신한 전류 센싱 동작의 결과에 기초하여, 상기 턴오프 전압의 보상이 성공하였는지 여부를 판단하고, 상기 턴오프 전압의 보상이 성공한 경우, 상기 턴오프 전압이 미리 결정된 임계 전압보다 작은지 여부를 판단할 수 있다.
일 실시 예에서, 상기 턴오프 전압이 상기 임계 전압보다 작은 경우, 상기 컨트롤러는 상기 선택된 메모리 블록을 배드 처리할 수 있다.
본 발명의 일 실시 예에 의하면, 동작 안정성을 향상시킬 수 있는 컨트롤러의 동작 방법을 제공할 수 있다.
본 발명의 다른 실시 예에 의하면, 동작 안정성을 향상시킬 수 있는 메모리 시스템을 제공할 수 있다.
도 1은 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 일 실시 예를 보여주는 회로도이다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 다른 실시 예(BLK1')를 보여주는 회로도이다.
도 5는 메모리 셀 어레이에 포함된 메모리 블록의 일부 구성을 나타내는 회로도이다.
도 6은 드레인 선택 트랜지스터의 문턱전압 분포를 나타내는 도면이다.
도 7은 드레인 선택 트랜지스터의 문턱 전압 분포의 변화에 따른 효과를 설명하기 위한 도면이다.
도 8a 및 도 8b는 드레인 선택 트랜지스터의 문턱 전압 분포의 변화에 따른 오동작을 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시 예에 따른 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 10은 도 9의 단계(S150)를 보다 상세히 나타내는 순서도이다.
도 11a는 도 10에 따라 선택 트랜지스터의 턴온 전압을 보상하는 방법을 설명하기 위한 그래프이다.
도 11b는 선택 트랜지스터의 턴오프 전압을 보상하는 방법을 설명하기 위한 그래프이다.
도 12는 도 9의 단계(S170)를 보다 상세히 나타내는 순서도이다.
도 13은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 14는 도 13의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 15는 도 14를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 일 실시 예를 보여주는 회로도이다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 다른 실시 예(BLK1')를 보여주는 회로도이다.
도 5는 메모리 셀 어레이에 포함된 메모리 블록의 일부 구성을 나타내는 회로도이다.
도 6은 드레인 선택 트랜지스터의 문턱전압 분포를 나타내는 도면이다.
도 7은 드레인 선택 트랜지스터의 문턱 전압 분포의 변화에 따른 효과를 설명하기 위한 도면이다.
도 8a 및 도 8b는 드레인 선택 트랜지스터의 문턱 전압 분포의 변화에 따른 오동작을 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시 예에 따른 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 10은 도 9의 단계(S150)를 보다 상세히 나타내는 순서도이다.
도 11a는 도 10에 따라 선택 트랜지스터의 턴온 전압을 보상하는 방법을 설명하기 위한 그래프이다.
도 11b는 선택 트랜지스터의 턴오프 전압을 보상하는 방법을 설명하기 위한 그래프이다.
도 12는 도 9의 단계(S170)를 보다 상세히 나타내는 순서도이다.
도 13은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 14는 도 13의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 15는 도 14를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.
도 1은 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 “읽기 회로(read circuit)”로 동작하고, 기입 동작시에는 “쓰기 회로(write circuit)”로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
한편, 제어 로직(140)은 상기 프로그램 동작시, LSB 데이터를 저장하기 위한 LSB 프로그램 루프 및 MSB 데이터를 저장하기 위한 MSB 프로그램 루프를 수행하도록 상기 주변 회로를 제어 한다. 상기 MSB 프로그램 루프의 수행에 따라, 상기 선택된 워드라인에 연결된 메모리 셀들의 문턱 전압들은 소거 상태 및 제1 내지 제3 프로그램 상태로 구분될 수 있다. 또한, 제어 로직(140)은 상기 MSB 프로그램 루프의 수행 시, 상기 제1 내지 제3 프로그램 상태 중 적어도 하나의 검증 동작이 수행된 이후에, 상기 프로그램 동작에 따라 프로그램 되는 데이터가 상기 MSB 데이터임을 나타내는 플래그 데이터를 프로그램 하도록 상기 주변 회로를 제어할 수 있다.
예시적으로, 상기 제어 로직은, 상기 제1 프로그램 상태에 대한 검증 동작이 수행된 이후에, 상기 플래그 데이터를 프로그램 하도록 상기 주변 회로를 제어할 수 있다. 또는, 다른 예시에서 상기 제어 로직은, 상기 제3 프로그램 상태에 대한 검증 동작이 수행된 이후에, 상기 플래그 데이터를 프로그램 하도록 상기 주변 회로를 제어할 수도 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
도 2는 도 1의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 3 및 도 4를 참조하여 더 상세히 설명된다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 일 실시 예를 보여주는 회로도이다.
도 3을 참조하면, 제 1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 제 1 메모리 블록(BLK1) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 행 방향으로 배열되는 m개의 셀 스트링들은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 열 방향(즉 +Y 방향)으로 q개(q는 자연수)의 셀 스트링들이 배열된다. 도 3에서, 설명의 편의를 위해 열 방향으로 배열되는 2개의 셀 스트링들만 도시된다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성된다. 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은, 메모리 블록(BLK1) 하부의 기판(미도시) 위에 적층된 파이프 트랜지스터(PT), 메모리 셀들(MC1~MCn), 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 예를 들면, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 해당 행 라인과 연결되는 블로킹 절연막을 포함할 수 있다.
각 셀 스트링(each cell string)의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다. 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(SSL)에 공통 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 적층되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들(DST)은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들(DST)은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결국 동일한 행(+X 방향)에 배열된 셀 스트링들(예를 들면 CS11~CS1m)은 해당 드레인 선택 트랜지스터들을 통해 동일한 드레인 선택 라인(예를 들면 DSL1)에 연결된다. 상이한 행에 배열된 셀 스트링들(예를 들면 CS11 및 CS21)은 상이한 드레인 선택 라인들(DSL1 및 DSL2)에 연결된다.
한편, 하나의 비트 라인에 공통으로 연결된 셀 스트링들은 하나의 컬럼(column)을 구성한다. 예를 들어, 제1 비트 라인(BL1)에 공통으로 연결된 셀 스트링들(CS11, CS21)은 제1 컬럼에 대응된다. 유사하게, 제m 비트 라인(BLm)에 공통으로 연결된 셀 스트링들(CS1m, CS2m)은 제m 컬럼에 대응될 수 있다. 도 3에 도시된 바에 의하면, 메모리 블록(BLK1)은 m 개의 컬럼을 포함하고, 각 컬럼은 2 개의 셀 스트링을 포함한다.
또한, 하나의 드레인 선택 라인에 연결되는 셀 스트링들은 하나의 로우(row)를 구성한다. 예를 들어, 제1 드레인 선택 라인(DSL1)에 연결된 셀 스트링들(CS11~CS1m)은 제1 로우에 대응되고, 제2 드레인 선택 라인(DSL2)에 연결된 셀 스트링들(CS21~CS1m)은 제2 로우에 대응된다. 도 3에 도시된 바에 의하면, 메모리 블록(BLK1)은 2 개의 로우를 포함하고, 각 로우는 m 개의 셀 스트링을 포함한다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 다른 실시 예(BLK1')를 보여주는 회로도이다.
도 4를 참조하면 제 1 메모리 블록(BLK1')은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 제 1 메모리 블록(BLK1') 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 행 방향으로 배열되는 m개의 셀 스트링들은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 열 방향(즉 +Y 방향)으로 q개(q는 자연수)의 셀 스트링들이 배열된다. 도 4에서, 설명의 편의를 위해 열 방향으로 배열되는 2개의 셀 스트링들만 도시된다.
복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)에 공통 연결된다. 각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 각 셀 스트링의 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(SSL)에 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 동일한 높이의 메모리 셀들은 동일한 워드 라인에 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행(+X 방향)에 배열된 셀 스트링들의 드레인 선택 트랜지스터들은 동일한 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들(DST)은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들(DST)은 제 2 드레인 선택 라인(DSL2)에 연결된다.
한편, 하나의 비트 라인에 공통으로 연결된 셀 스트링들은 하나의 컬럼(column)을 구성한다. 예를 들어, 제1 비트 라인(BL1)에 공통으로 연결된 셀 스트링들(CS11', CS21')은 제1 컬럼에 대응된다. 유사하게, 제m 비트 라인(BLm)에 공통으로 연결된 셀 스트링들(CS1m', CS2m')은 제m 컬럼에 대응될 수 있다. 도 4에 도시된 바에 의하면, 메모리 블록(BLK1')은 m 개의 컬럼을 포함하고, 각 컬럼은 2 개의 셀 스트링을 포함한다.
또한, 하나의 드레인 선택 라인에 연결되는 스트링들은 하나의 로우(row)를 구성한다. 예를 들어, 제1 드레인 선택 라인(DSL1)에 연결된 셀 스트링들(CS11'~CS1m')은 제1 로우에 대응되고, 제2 드레인 선택 라인(DSL2)에 연결된 셀 스트링들(CS21'~CS1m')은 제2 로우에 대응된다. 도 4에 도시된 바에 의하면, 메모리 블록(BLK1')은 2 개의 로우를 포함하고, 각 로우는 m 개의 셀 스트링을 포함한다.
결과적으로, 각 셀 스트링에 파이프 선택 트랜지스터(PT)가 제외된 것을 제외하면 도 4의 메모리 블록(BLK1')은 도 3의 메모리 블록(BLK1)과 유사한 등가 회로를 갖는다.
도 4에서, 행 방향으로 배열되는 제 1 내지 제 m 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m')은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결되어 있다. 다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있음이 이해될 것이다.
도 5는 메모리 셀 어레이에 포함된 메모리 블록의 일부 구성을 나타내는 회로도이다.
도 5를 참조하면, 메모리 블록은 드레인 선택 라인(DSL), 제1 및 제n 워드 라인(WL1~WLn) 및 소스 선택 라인(SSL)과 연결될 수 있다. 드레인 선택 라인은 드레인 선택 트랜지스터들(DST1~DSTm)과 연결된다. 제1 및 제n 워드 라인들은 대응하는 메모리 셀들(MC11~MCm1, MC12~MCm2, ..., MC1n~MCmn)과 각각 연결된다. 소스 선택 라인은 소스 선택 트랜지스터들(SST1~SSTm)과 연결된다. 드레인 선택 트랜지스터들(DST1~DSTm)은 대응하는 비트 라인(BL1~BLm)과 각각 연결되고, 소스 선택 트랜지스터들(SST1~SSTm)은 공통 소스 라인(CSL)에 연결된다.
하나의 워드 라인에 연결된 메모리 셀들은 하나의 페이지를 구성한다. 예를 들어, 제1 워드 라인(WL1)에 연결된 메모리 셀들(MC11~MCm1)은 하나의 페이지를 구성할 수 있다. 한편, 하나의 비트 라인에 연결된 메모리 셀들 및 선택 트랜지스터들은 하나의 스트링을 구성한다. 예를 들어, 제1 비트 라인(BL1)에 연결된 드레인 선택 트랜지스터(DST1), 메모리 셀들(MC11~MC1n) 및 소스 선택 트랜지스터(SST1)는 하나의 스트링을 구성할 수 있다. 드레인 선택 트랜지스터들(DST1~DSTm) 및 소스 선택 트랜지스터들(SST1~SSTm)은 메모리 셀들(MC11~MCm1, MC12~MCm2, ..., MC1n~MCmn)과 동일하게 전하 저장층을 포함하는, 셀 타입의 트랜지스터로 구현될 수 있다.
도 6은 드레인 선택 트랜지스터의 문턱전압 분포를 나타내는 도면이다. 도 6을 참조하면 메모리 블록(BLK1) 내 드레인 선택 트랜지스터들의 문턱 전압(Vth)의 분포(P0)가 도시되어 있다. 드레인 선택 트랜지스터의 게이트 전극에 턴-오프 전압(Voff)을 인가하는 경우, 턴-오프 전압(Voff)이 드레인 선택 트랜지스터의 문턱 전압보다 작으므로 드레인 선택 트랜지스터가 턴-오프 된다. 또한, 드레인 선택 트랜지스터의 게이트 전극에 턴-온 전압(Von)을 인가하는 경우, 턴-온 전압(Von)이 드레인 선택 트랜지스터의 문턱 전압보다 크므로 드레인 선택 트랜지스터가 턴-오프 된다. 도 6에는 드레인 선택 트랜지스터의 문턱전압 분포가 도시되어 있으나, 소스 선택 트랜지스터의 문턱 전압 분포 또한 유사하게 도시될 수 있다.
도 7은 드레인 선택 트랜지스터의 문턱 전압 분포의 변화에 따른 효과를 설명하기 위한 도면이다. 도 7을 참조하면, 드레인 선택 트랜지스터를 반복 사용함에 따라 문턱 전압 분포가 분포(P0)에서 분포(P1)로 변화하는 상황이 도시되어 있다. 드레인 선택 트랜지스터의 문턱 전압이 분포(P1)로 변화함에 따라, 턴-오프 전압(Voff)을 인가하여도 턴-온 상태를 유지하는 드레인 선택 트랜지스터가 발생한다. 또한, 드레인 선택 트랜지스터의 문턱 전압이 분포(P1)로 변화함에 따라, 턴-온 전압(Von)을 인가하여도 턴-오프 상태를 유지하는 드레인 선택 트랜지스터가 발생한다. 이러한 드레인 선택 트랜지스터의 오작동은 해당 셀 스트링에 데이터를 저장하거나, 셀 스트링으로부터 데이터를 판독하거나 또는 데이터를 소거하는 동작에서 오류를 발생시킨다. 도 7에는 드레인 선택 트랜지스터의 문턱전압 분포의 변화가 도시되어 있으나, 소스 선택 트랜지스터의 문턱 전압 분포 변화 또한 유사하게 도시될 수 있다.
도 8a 및 도 8b는 드레인 선택 트랜지스터의 문턱 전압 분포의 변화에 따른 오동작을 설명하기 위한 도면이다.
도 8a를 참조하면, 분포(P1)의 드레인 선택 트랜지스터들에 대하여 턴-온 전압(Von)을 인가하는 경우, 턴-온 전압(Von)보다 높은 문턱 전압을 갖는 드레인 선택 트랜지스터들(A)은 턴온되지 않는다. 이에 따라, 턴-온 전압(Von)보다 높은 문턱 전압을 갖는 드레인 선택 트랜지스터들(A)은 오동작을 하게 된다.
도 8b를 참조하면, 분포(P1)의 드레인 선택 트랜지스터들에 대하여 턴-오프 전압(Voff)을 인가하는 경우, 턴-오프 전압(Voff)보다 낮은 문턱 전압을 갖는 드레인 선택 트랜지스터들(B)은 턴오프되지 않는다. 이에 따라, 턴-오프 전압(Voff)보다 낮은 문턱 전압을 갖는 드레인 선택 트랜지스터들(B)은 오동작을 하게 된다.
본 발명의 일 실시 예에 따른 컨트롤러 및 그 동작 방법에 의하면, 선택된 메모리 블록에 대한 동작 수행에 실패하는 경우, 선택 트랜지스터의 동작 전압 보상 동작을 수행하고, 보상된 동작 전압에 기초하여 최초에 실패한 동작을 수행하도록 반도체 메모리 장치를 제어하게 된다. 이에 따라, 반도체 메모리 장치의 동작 신뢰성을 향상시킬 수 있다.
도 9는 본 발명의 일 실시 예에 따른 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 9를 참조하면, 본 발명의 일 실시 예에 따른 컨트롤러의 동작 방법은, 선택된 메모리 블록에 대한 동작을 수행하는 단계(S110), 선택된 메모리 블록에 대한 동작이 성공하였는지 여부를 판단하는 단계(S130) 및 동작 실패의 경우 선택된 메모리 블록의 선택 트랜지스터의 동작 전압 보상 동작을 수행하는 단계(S150)를 포함한다. 한편, 일 실시 예에서, 본 발명의 실시 예에 따른 컨트롤러의 동작 방법은 보상된 동작 전압에 기초하여 동작을 수행하는 단계(S170)를 포함할 수 있다.
단계(S110)에서, 컨트롤러는 반도체 메모리 장치(100)에 특정 커맨드를 전송함으로써, 선택된 메모리 블록에 대한 특정 동작을 수행하도록 제어할 수 있다. 예를 들어, 컨트롤러는 반도체 메모리 장치(100)에 리드 커맨드, 프로그램 커맨드 및 소거 커맨드 중 어느 하나를 전달하여, 반도체 메모리 장치(100)가 리드 동작, 프로그램 동작 및 소거 동작 중 어느 하나를 수행하도록 제어할 수 있다.
단계(S130)에서, 단계(S110)의 동작이 성공하였는지 여부를 판단한다. 단계(S110)의 동작이 리드 동작인 경우, 컨트롤러는 반도체 메모리 장치(100)로부터 수신한 리드 데이터를 분석하여 리드 동작이 성공하였는지 여부를 판단할 수 있다. 예를 들어, 수신한 리드 데이터에 대한 에러 정정 동작을 수행하여 리드 동작의 성공 여부를 판단할 수 있다. 단계(S110)의 동작이 프로그램 동작 또는 소거 동작인 경우, 컨트롤러는 반도체 메모리 장치(100)로부터 프로그램 동작 또는 소거 동작의 성공 여부에 대한 신호를 수신할 수 있다.
단계(S110)의 동작이 성공적으로 수행된 경우(S130: 예), 선택 트랜지스터의 동작 전압 보상 동작을 수행하지 않고 종료할 것이다. 단계(S110)의 동작이 성공하지 않은 경우(S130: 아니오), 선택된 메모리 블록에 포함된 선택 트랜지스터의 동작 전압을 보상하는 동작이 수행된다(S150). 단계(S150)의 보다 상세한 구성에 대해서는 도 10, 도 11a 및 도 11b를 참조하여 후술하기로 한다.
실시 예에 따라, 단계(S150) 이후에, 선택 트랜지스터의 보상된 동작 전압에 기초하여, 단계(S110)의 동작을 다시 수행하는 단계(S170)를 포함할 수 있다. 예를 들어, 단계(S110)의 동작이 리드 동작인 경우, 단계(S170)에서는 선택 트랜지스터의 보상된 동작 전압에 기초하여 리드 동작을 다시 수행할 수 있다.
한편, 선택 트랜지스터의 동작 전압의 보상 정도에 따라, 단계(S170)는 선택된 메모리 블록을 배드 블록으로 처리하는 단계를 수행할 수 있다. 단계(S170)의 예시적인 실시 예에 대해서는 도 12를 참조하여 후술하기로 한다.
도 10은 도 9의 단계(S150)를 보다 상세히 나타내는 순서도이다. 도 10에서는 예시적으로 도 8a에 도시된 드레인 선택 트랜지스터의 턴온 전압(Von)을 보상하는 실시 예가 도시되어 있다. 한편, 도 11a는 도 10에 따라 선택 트랜지스터의 턴온 전압을 보상하는 방법을 설명하기 위한 그래프이다. 이하에서는 도 10 및 도 11a를 참조하여 설명하기로 한다.
도 10을 참조하면, 선택 트랜지스터의 동작 전압을 보상하는 단계(S150)는, 선택 트랜지스터의 턴온 전압을 상승시키는 단계(S210), 상승된 턴온 전압을 선택 트랜지스터에 인가하고, 워드 라인에 패스 전압을 인가하는 단계(S230), 비트라인 센싱 동작을 수행하는 단계(S250) 및 센싱 동작 결과에 기초하여 동작 전압의 보상이 성공되었는지 여부를 판단하는 단계(S270)를 포함한다.
단계(S210)에서, 도 11a에 도시된 것과 같이 드레인 선택 트랜지스터의 턴온 전압(Von)을 턴온 전압(Von')으로 상승시킨다. 드레인 선택 트랜지스터의 턴온 전압을 상승 시키는 것은, 컨트롤러가 반도체 메모리 장치에 셋-파라미터 커맨드(SET-PARAMETER COMMAND)를 전송하여 수행될 수 있다. 셋-파라미터 커맨드는 반도체 메모리 장치의 제반 동작에 사용되는 파라미터들을 설정하기 위한 커맨드일 수 있다. 예시적으로, 셋-파라미터 커맨드는 반도체 메모리 장치의 동작 전압을 설정하기 위한 커맨드를 포함한다. 수신한 셋-파라미터 커맨드에 응답하여, 반도체 메모리 장치(100)는 드레인 선택 트랜지스터의 턴온 전압(Von)을 턴온 전압(Von')으로 상승시킬 수 있다.
이후 단계(S230)에서, 반도체 메모리 장치(100)는 상승된 턴온 전압(Von')을 드레인 선택 트랜지스터에 인가하고, 선택된 메모리 블록의 워드 라인들에는 패스 전압을 인가한다. 단계(230)는 컨트롤러로부터 전달되는 특정 커맨드에 응답하여, 반도체 메모리 장치(100)에 의해 수행될 수 있다. 워드 라인에 인가되는 패스 전압은 리드 패스 전압일 수 있다. 한편, 단계(S230)에서 선택된 메모리 블록의 소스 선택 트랜지스터에는 상승된 턴온 전압(Von')이 인가될 수도 있고, 최초의 턴온 전압(Von)이 인가될 수도 있다. 도 9의 단계(S130)의 동작 실패가 드레인 선택 트랜지스터의 문턱 전압 분포 열화에 의한 것으로 예상되는 경우 소스 선택 트랜지스터에는 최초의 턴온 전압(Von)을 인가할 수 있다. 한편, 도 9의 단계(S130)의 동작 실패가 드레인 선택 트랜지스터 및 소스 선택 트랜지스터의 문턱 전압 분포 열화에 의한 것으로 예상되는 경우, 소스 선택 트랜지스터에도 상승된 턴온 전압(Von')이 인가될 수 있다.
이후, 단계(S250)에서 비트 라인 센싱 동작을 수행한다. 단계(S250)는 컨트롤러로부터 전달되는 특정 커맨드에 응답하여 반도체 메모리 장치(100)에 의해 수행될 수 있다. 단계(S250)에서, 워드 라인들에는 모두 패스 전압이 인가되므로 메모리 셀들은 전부 턴-온 될 것이다. 한편, 소스 선택 트랜지스터의 문턱 전압 분포가 열화되지 않은 것으로 가정한다면, 소스 선택 트랜지스터들도 모두 턴온될 것이다. 따라서, 비트 라인 센싱 결과, 상승된 턴온 전압(Von')보다 낮은 문턱 전압을 갖는 드레인 선택 트랜지스터들은 턴온된다. 턴온된 드레인 선택 트랜지스터들과 연결된 비트 라인은 활성화 상태로서, 전류가 흐른다. 한편, 상승된 턴온 전압(Von')보다 높은 문턱 전압을 갖는 드레인 선택 트랜지스터들은 턴오프된다. 턴오프된 드레인 선택 트랜지스터들과 연결된 비트 라인은 비활성화 상태로서, 전류가 흐르지 않는다. 문턱 전압 분포가 열화됨에 따라, 턴오프되는 드레인 선택 트랜지스터들이 존재하므로, 단계(S250)에서 일부 비트 라인들은 비활성화되어 전류가 흐르지 않을 것이다. 비트라인 각각에 흐르는 전류의 유무에 따라 읽기 및 쓰기 회로(130)의 페이지 버퍼에 의해 리드 데이터가 생성되어 컨트롤러로 전달될 수 있다. 예를 들어, 전류가 흐르는 비트 라인의 데이터는 "1"로 생성될 수 있고, 전류가 흐르지 않는 비트 라인의 데이터는 "0"으로 생성될 수 있다. 컨트롤러는 수신된 데이터에 포함된 "0"의 개수에 따라 보상이 성공하였는지 여부를 판단할 수 있다. 수신된 데이터에 "0"의 개수가 많은 경우, 이는 상승된 턴온 전압(Von')보다도 높은 문턱 전압을 갖는 드레인 선택 트랜지스터의 개수가 많음을 의미한다. 따라서 이 경우, 단계(S270)에서 컨트롤러는 보상이 실패된 것으로 판단하여 다시 단계(S210)로 진행한다.
단계(S210)에서는 다시 드레인 선택 트랜지스터의 턴온 전압(Von')을 턴온 전압(Von'')으로 상승시킨다. 이후 단계들(S230, S250, S270)이 반복 수행되고, 일부 비트 라인들에는 전류가 흐르지 않을 것이다. 이에 따라 단계(S270)에서는 보상이 실패된 것으로 판단하여 다시 단계(S210)로 진행한다.
단계(S210)에서, 드레인 선택 트랜지스터의 턴온 전압(Von'')이 턴온 전압(Von''')으로 상승한다. 도 11a를 참조하면, 턴온 전압(Von''')보다 높은 문턱 전압을 갖는 드레인 선택 트랜지스터가 존재하지 않으므로 단계(S270)에서 보상이 성공한 것으로 판단할 것이다. 이에 따라 단계(S150)가 종료된다. 도 10에 도시된 단계들을 통해, 턴온 전압(Von)이 턴온 전압(Von''')으로 보상된다.
도 11a에서는 모든 비트 라인들에 전류가 흐르는 경우 보상이 성공한 것으로 판단하는 실이 예가 도시되어 있다. 그러나, 실시 예에 따라 특정 임계값보다 작은 개수의 비트 라인에 전류가 흐르는 경우에 보상이 성공한 것으로 판단할 수 있다.
예를 들어, 예를 들어 도 11a에 도시된 턴온 전압(Von'')에서 턴오프되는 드레인 선택 트랜지스터가 미리 결정된 임계값보다 작은 경우, 보상이 성공한 것으로 판단할 수 있다.
도 10 및 도 11a에서는 드레인 선택 트랜지스터의 턴온 전압을 보상하는 실시 예가 도시되어 있다. 그러나, 본 발명의 실시 예에 따르면 드레인 선택 트랜지스터 또는 소스 선택 트랜지스터의 턴오프 전압 또한 보상할 수 있다. 도 11b는 선택 트랜지스터의 턴오프 전압을 보상하는 방법을 설명하기 위한 그래프이다.
먼저 선택 트랜지스터의 턴오프 전압(Voff)을 턴오프 전압(Voff')으로 하강시킨다. 이후 하강된 턴오프 전압(Voff')을 드레인 선택 트랜지스터에 인가하고, 워드 라인들에는 패스 전압을 인가한다. 또한, 소스 선택 트랜지스터에는 턴온 전압(Von)이 인가된다.
워드 라인들에는 모두 패스 전압이 인가되므로 메모리 셀들은 전부 턴-온 될 것이다. 한편, 소스 선택 트랜지스터의 문턱 전압 분포가 열화되지 않은 것으로 가정한다면, 소스 선택 트랜지스터들도 모두 턴온될 것이다. 따라서, 비트 라인 센싱 결과, 하강된 턴오프 전압(Voff')보다 낮은 문턱 전압을 갖는 드레인 선택 트랜지스터들은 턴온된다. 한편, 하강된 턴오프 전압(Voff')보다 높은 문턱 전압을 갖는 드레인 선택 트랜지스터들은 턴오프된다. 턴온되는 드레인 선택 트랜지스터들이 존재하므로, 비트 라인 센싱 결과 일부 비트 라인들에는 전류가 흐를 것이다. 이에 따라 보상이 실패된 것으로 판단하여 다시 드레인 선택 트랜지스터의 턴오프 전압(Voff')을 턴오프 전압(Voff'')으로 하강시킨다.
하강된 턴오프 전압(Voff'')에 의할 경우에도 일부 턴온되는 드레인 선택 트랜지스터가 존재한다. 이에 따라 턴오프 전압(Voff'')이 턴오프 전압(Voff''')으로 다시 하강한다. 하강된 턴오프 전압(Voff''')보다 낮은 문턱 전압을 갖는 드레인 선택 트랜지스터가 존재하지 않으므로 모든 비트 라인에 전류가 흐르지 않을 것이다. 이에 따라 보상이 성공된 것으로 판단한다.
도 12는 도 9의 단계(S170)를 보다 상세히 나타내는 순서도이다. 특히, 도 12는 도 9의 단계(S110)에서 수행되는 동작이 리드 동작인 경우의 단계(S170)를 예시적으로 도시하고 있다.
도 12를 참조하면, 단계(S170)는 보상된 동작 전압에 기초하여 선택된 메모리 블록에 대한 리드 동작을 수행하는 단계(S310), 보상된 동작 전압이 미리 결정된 임계 전압보다 큰지 여부를 결정하는 단계(S330)를 포함한다. 한편, 실시 예에 따라 단계(S170)는 보상된 동작 전압이 임계 전압보다 큰 경우(S330: 예), 선택된 메모리 블록의 데이터를 다른 메모리 블록에 카피하는 단계(S350) 및 선택된 메모리 블록을 배드 블록 처리하는 단계(S370)를 더 포함할 수 있다.
단계(S310)에서, 보상된 동작 전압에 기초하여 단계(S110)에서 실패하였던 리드 동작을 다시 수행할 수 있다. 보상된 동작 전압은 선택 트랜지스터의 턴온 전압일 수도 있고, 턴오프 전압일 수도 있다. 또한, 보상된 동작 전압이 인가되는 선택 트랜지스터는 드레인 선택 트랜지스터일 수도 있고, 소스 선택 트랜지스터일 수도 있다. 도 12에서는 리드 동작에 대한 예시를 도시하였으나, 프로그램 동작 또는 소거 동작에 대해서도 단계(S310)가 수행될 수도 있다. 즉, 단계(S110)에서 실패하였던 동작이 프로그램 동작인 경우, 단계(S310)에서는 보상된 동작 전압에 기초하여 프로그램 동작을 실시할 것이다. 한편, 단계(S110)에서 실패하였던 동작이 소거 동작인 경우, 단계(S310)에서는 보상된 동작 전압에 기초하여 소거 동작을 실시할 것이다.
이후, 단계(S330)에서 보상된 동작 전압이 임계 전압보다 큰지 여부를 판단한다. 구체적으로, 단계(S330)에서는 보상된 턴온 전압이 임계 전압보다 큰지 여부를 판단하게 된다. 이 경우 임계 전압은 통상의 턴온 전압보다 상당히 큰 값을 가질 수 있다. 보상된 턴온 전압이 임계 전압보다 크지 않은 경우, 해당 메모리 블록을 계속하여 사용할 수 있는 것으로 판단하여 단계(S170)를 종료한다.
보상된 턴온 전압이 임계 전압보다 큰 경우, 선택 트랜지스터의 문턱 전압 분포가 열화된 정도가 크므로 해당 메모리 블록을 더 이상 사용하지 않도록 하는 것이 동작 안정성 측면에서 유리할 수 있다.
이에 따라, 단계(S350)에서 선택된 메모리 블록의 데이터를 다른 메모리 블록에 카피한다(S350). 이후 단계(S370)에서 선택된 메모리 블록을 배드 블록 처리하여 더 이상 해당 메모리 블록을 사용하지 않도록 한다.
도 12의 단계(S330)에서는 보상된 동작 전압, 즉 턴온 전압이 임계 전압보다 큰지 여부를 판단한다. 보상된 동작 전압이 턴오프 전압인 경우, 단계(S330)에서는 보상된 동작 전압이 임계 전압보다 작은지 여부를 판단할 것이다. 이 경우 임계 전압은 통상의 턴오프 전압보다 상당히 작은 값을 가질 수 있다. 보상된 턴오프 전압이 임계 전압보다 작지 않은 경우, 해당 메모리 블록을 계속하여 사용할 수 있는 것으로 판단하여 단계(S170)를 종료한다.
보상된 턴오프 전압이 임계 전압보다 작은 경우, 선택 트랜지스터의 문턱 전압 분포가 열화된 정도가 크므로 해당 메모리 블록을 더 이상 사용하지 않도록 하는 것이 동작 안정성 측면에서 유리할 수 있다. 따라서 이 경우 단계(S350, S370)을 수행할 것이다.
도 12에서는 리드 동작에 대한 예시를 도시되어 있으며, 따라서 메모리 블록에 저장되어 있는 데이터를 다른 메모리 블록에 카피하는 단계(S350)가 도시되어 있다. 프로그램 동작에 대하여도 단계(S330, S350, S370)들이 수행될 수 있다. 즉, 단계(S310)에서 보상된 동작 전압에 기초하여 프로그램 동작을 수행하되, 보상된 동작 전압이 임계 전압보다 큰 경우(S330: 예), 선택된 메모리 블록에 프로그램되어 있는 데이터를 다른 메모리 블록에 카피하고(S350), 선택된 메모리 블록을 배드 블록 처리할 수 있다(S370).
다만, 단계(S310)에서 수행되는 동작이 소거 동작인 경우, 소거 동작의 결과 해당 메모리 블록에 저장되어 있는 데이터가 없으므로 단계(S350)는 수행되지 않을 수 있다. 이 경우, 단계(S310)에서 보상된 동작 전압에 기초하여 소거 동작을 수행하되, 보상된 동작 전압이 임계 전압보다 큰 경우(S330: 예), 해당 메모리 블록을 배드 블록 처리한다(S370).
본 발명의 실시 예 들에 따른 컨트롤러에 의하면, 선택 트랜지스터의 문턱 전압 분포 열화로 인해 반도체 메모리 장치의 동작이 실패하는 경우, 선택 트랜지스터의 동작 전압, 즉 턴온 전압 또는 턴오프 전압을 보상하여 해당 동작을 다시 수행하도록 반도체 메모리 장치를 제어한다(S310). 추가적으로, 보상된 턴온 전압이 과도하게 큰 값을 갖거나 보상된 턴오프 전압이 과도하게 작은 값을 갖는 경우(S330: 예), 해당 메모리 블록을 더 이상 사용하지 않도록 배드블록 처리한다(S370). 한편, 선택된 메모리 블록의 배드 블록 처리 이전에, 해당 메모리 블록에 유효 데이터가 저장되어 있는 경우 해당 데이터를 다른 메모리 블록에 카피하도록 한다(S350). 이에 따라, 반도체 메모리 장치 및 컨트롤러를 포함하는 메모리 시스템의 동작 안정성이 향상된다.
도 13은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 13을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다. 반도체 메모리 장치(100)는 도 1을 참조하여 설명된 반도체 메모리 장치일 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 14는 도 13의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 14를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 14에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 13을 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 15는 도 14를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 15에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 15에서, 도 14를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 13을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 13 및 도 14를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 명세서와 도면에 개시된 본 발명의 실시 예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 반도체 메모리 장치
110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부
Claims (21)
- 반도체 메모리 장치의 동작을 제어하는 컨트롤러의 동작 방법으로서,
선택된 메모리 블록에 대한 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 단계;
상기 동작의 성공 여부를 판단하는 단계; 및
상기 동작의 성공 여부에 기초하여, 상기 선택된 메모리 블록에 포함된 선택 트랜지스터들의 동작 전압을 보상하는 단계를 포함하는, 컨트롤러의 동작 방법. - 제1 항에 있어서, 상기 동작 전압은 상기 선택 트랜지스터들의 게이트에 인가되는 턴온 전압이고,
상기 성공 여부에 기초하여, 상기 선택된 메모리 블록에 포함된 선택 트랜지스터들의 동작 전압을 보상하는 단계는:
상기 동작이 실패한 경우, 상기 턴온 전압을 상승시키도록 상기 반도체 메모리 장치를 제어하는 단계;
상기 턴온 전압을 상기 선택 트랜지스터에 인가하고 상기 선택된 메모리 블록과 연결된 워드 라인에 패스 전압을 인가하도록 상기 반도체 메모리 장치를 제어하는 단계;
상기 선택 트랜지스터들과 연결된 각각의 비트 라인들에 대한 전류 센싱 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 단계; 및
상기 전류 센싱 동작의 결과에 기초하여, 상기 턴온 전압의 보상이 성공하였는지 여부를 판단하는 단계를 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법. - 제2 항에 있어서, 상기 턴온 전압의 보상이 성공하였는지 여부를 판단하는 단계에서는,
비활성화 된 비트 라인의 개수가 미리 결정된 기준 개수보다 작은 경우, 상기 턴온 전압의 보상이 성공한 것으로 판단하는 것을 특징으로 하는, 컨트롤러의 동작 방법. - 제3 항에 있어서, 상기 선택된 메모리 블록에 포함된 선택 트랜지스터들의 동작 전압을 보상하는 단계는,
상기 턴온 전압의 보상이 실패한 경우, 상기 턴온 전압을 다시 상승시키도록 상기 반도체 메모리 장치를 제어하는 단계를 더 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법. - 제1 항에 있어서, 상기 동작 전압은 상기 선택 트랜지스터들의 게이트에 인가되는 턴오프 전압이고,
상기 성공 여부에 기초하여, 상기 선택된 메모리 블록에 포함된 선택 트랜지스터들의 동작 전압을 보상하는 단계는:
상기 동작이 실패한 경우, 상기 턴오프 전압을 하강시키도록 상기 반도체 메모리 장치를 제어하는 단계;
상기 턴오프 전압을 상기 선택 트랜지스터에 인가하고 상기 선택된 메모리 블록과 연결된 워드 라인에 패스 전압을 인가하도록 상기 반도체 메모리 장치를 제어하는 단계;
상기 선택 트랜지스터들과 연결된 각각의 비트 라인들에 대한 전류 센싱 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 단계; 및
상기 전류 센싱 동작의 결과에 기초하여, 상기 턴오프 전압의 보상이 성공하였는지 여부를 판단하는 단계를 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법. - 제5 항에 있어서, 상기 턴오프 전압의 보상이 성공하였는지 여부를 판단하는 단계에서는,
활성화된 비트 라인의 개수가 미리 결정된 기준 개수보다 작은 경우, 상기 턴오프 전압의 보상이 성공한 것으로 판단하는 것을 특징으로 하는, 컨트롤러의 동작 방법. - 제6 항에 있어서, 상기 선택된 메모리 블록에 포함된 선택 트랜지스터들의 동작 전압을 보상하는 단계는,
상기 턴오프 전압의 보상이 실패한 경우, 상기 턴오프 전압을 다시 하강시키도록 상기 반도체 메모리 장치를 제어하는 단계를 더 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법. - 제1 항에 있어서, 보상된 동작 전압에 기초하여 상기 동작을 수행하는 단계를 더 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
- 제8 항에 있어서, 상기 동작은 리드 동작 또는 프로그램 동작이고, 상기 동작 전압은 상기 선택 트랜지스터들의 게이트에 인가되는 턴온 전압이며,
상기 보상된 동작 전압에 기초하여 상기 동작을 수행하는 단계는:
상기 보상된 턴온 전압에 기초하여, 상기 선택된 메모리 블록에 대한 리드 동작 또는 프로그램 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 단계;
상기 보상된 턴온 전압이 미리 결정된 임계 전압보다 큰지 여부를 판단하는 단계;
상기 보상된 턴온 전압이 상기 임계 전압보다 큰 경우, 상기 선택된 메모리 블록의 데이터를 다른 메모리 블록에 카피하는 단계; 및
상기 선택된 메모리 블록을 배드 처리하는 단계를 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법. - 제8 항에 있어서, 상기 동작은 소거 동작이고, 상기 동작 전압은 상기 선택 트랜지스터들의 게이트에 인가되는 턴온 전압이며,
상기 보상된 동작 전압에 기초하여 상기 동작을 수행하는 단계는:
상기 보상된 턴온 전압에 기초하여, 상기 선택된 메모리 블록에 대한 소거 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 단계;
상기 보상된 턴온 전압이 미리 결정된 임계 전압보다 큰지 여부를 판단하는 단계; 및
상기 보상된 턴온 전압이 상기 임계 전압보다 큰 경우, 상기 선택된 메모리 블록을 배드 처리하는 단계를 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법. - 제8 항에 있어서, 상기 동작은 리드 동작 또는 프로그램 동작이고, 상기 동작 전압은 상기 선택 트랜지스터들의 게이트에 인가되는 턴오프 전압이며,
상기 보상된 동작 전압에 기초하여 상기 동작을 수행하는 단계는:
상기 보상된 턴오프 전압에 기초하여, 상기 선택된 메모리 블록에 대한 리드 동작 또는 프로그램 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 단계;
상기 보상된 턴오프 전압이 미리 결정된 임계 전압보다 작은지 여부를 판단하는 단계;
상기 보상된 턴온 전압이 상기 임계 전압보다 작은 경우, 상기 선택된 메모리 블록의 데이터를 다른 메모리 블록에 카피하는 단계; 및
상기 선택된 메모리 블록을 배드 처리하는 단계를 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법. - 제8 항에 있어서, 상기 동작은 소거 동작이고, 상기 동작 전압은 상기 선택 트랜지스터들의 게이트에 인가되는 턴오프 전압이며,
상기 보상된 동작 전압에 기초하여 상기 동작을 수행하는 단계는:
상기 보상된 턴오프 전압에 기초하여, 상기 선택된 메모리 블록에 대한 소거 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 단계;
상기 보상된 턴오프 전압이 미리 결정된 임계 전압보다 작은지 여부를 판단하는 단계; 및
상기 보상된 턴오프 전압이 상기 임계 전압보다 작은 경우, 상기 선택된 메모리 블록을 배드 처리하는 단계를 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법. - 복수의 메모리 블록을 포함하는 반도체 메모리 장치; 및
상기 반도체 메모리 장치의 동작을 제어하는 컨트롤러를 포함하는 메모리 시스템으로서,
상기 복수의 메모리 블록은 복수의 워드 라인에 연결되는 복수의 메모리 셀들 및 선택 라인에 연결되는 복수의 선택 트랜지스터들을 각각 포함하고,
상기 컨트롤러는:
상기 복수의 메모리 블록들 중 선택된 메모리 블록에 대한 동작을 수행하도록 상기 반도체 메모리 장치를 제어하고,
상기 동작이 실패한 경우, 상기 선택된 메모리 블록에 포함된 상기 선택 트랜지스터들의 동작 전압을 보상하도록 상기 반도체 메모리 장치를 제어하는 것을 특징으로 하는, 메모리 시스템. - 제13 항에 있어서, 상기 동작 전압은 상기 선택 트랜지스터들의 게이트에 인가되는 턴온 전압이고,
상기 동작이 실패한 경우, 상기 컨트롤러는 상기 턴온 전압을 상승시키도록 상기 반도체 메모리 장치를 제어하고,
상기 반도체 메모리 장치는:
상기 상승된 턴온 전압을 상기 선택 트랜지스터에 인가하고 상기 선택된 메모리 블록과 연결된 워드 라인에 패스 전압을 인가하며,
상기 선택 트랜지스터들과 연결된 각각의 비트 라인들에 대한 전류 센싱 동작을 수행하여 상기 전류 센싱 동작의 결과를 상기 컨트롤러로 전달하는 것을 특징으로 하는, 메모리 시스템. - 제14 항에 있어서, 상기 컨트롤러는:
상기 수신한 전류 센싱 동작의 결과에 기초하여, 상기 턴온 전압의 보상이 성공하였는지 여부를 판단하고,
상기 턴온 전압의 보상이 실패한 경우, 상기 턴온 전압을 다시 상승시키도록 상기 반도체 메모리 장치를 제어하는 것을 특징으로 하는, 메모리 시스템. - 제13 항에 있어서, 상기 동작 전압은 상기 선택 트랜지스터들의 게이트에 인가되는 턴오프 전압이고,
상기 동작이 실패한 경우, 상기 컨트롤러는 상기 턴오프 전압을 상승시키도록 상기 반도체 메모리 장치를 제어하고,
상기 반도체 메모리 장치는:
상기 하강된 턴오프 전압을 상기 선택 트랜지스터에 인가하고 상기 선택된 메모리 블록과 연결된 워드 라인에 패스 전압을 인가하며,
상기 선택 트랜지스터들과 연결된 각각의 비트 라인들에 대한 전류 센싱 동작을 수행하여 상기 전류 센싱 동작의 결과를 상기 컨트롤러로 전달하는 것을 특징으로 하는, 메모리 시스템. - 제16 항에 있어서, 상기 컨트롤러는:
상기 수신한 전류 센싱 동작의 결과에 기초하여, 상기 턴오프 전압의 보상이 성공하였는지 여부를 판단하고,
상기 턴오프 전압의 보상이 실패한 경우, 상기 턴오프 전압을 다시 하강시키도록 상기 반도체 메모리 장치를 제어하는 것을 특징으로 하는, 메모리 시스템. - 제14 항에 있어서, 상기 컨트롤러는:
상기 수신한 전류 센싱 동작의 결과에 기초하여, 상기 턴온 전압의 보상이 성공하였는지 여부를 판단하고,
상기 턴온 전압의 보상이 성공한 경우, 상기 턴온 전압이 미리 결정된 임계 전압보다 큰지 여부를 판단하는 것을 특징으로 하는, 메모리 시스템. - 제18 항에 있어서, 상기 턴온 전압이 상기 임계 전압보다 큰 경우, 상기 컨트롤러는 상기 선택된 메모리 블록을 배드 처리하는 것을 특징으로 하는, 메모리 시스템.
- 제15 항에 있어서, 상기 컨트롤러는:
상기 수신한 전류 센싱 동작의 결과에 기초하여, 상기 턴오프 전압의 보상이 성공하였는지 여부를 판단하고,
상기 턴오프 전압의 보상이 성공한 경우, 상기 턴오프 전압이 미리 결정된 임계 전압보다 작은지 여부를 판단하는 것을 특징으로 하는, 메모리 시스템. - 제20 항에 있어서, 상기 턴오프 전압이 상기 임계 전압보다 작은 경우, 상기 컨트롤러는 상기 선택된 메모리 블록을 배드 처리하는 것을 특징으로 하는, 메모리 시스템.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190063450A KR20200137315A (ko) | 2019-05-29 | 2019-05-29 | 반도체 메모리 장치, 컨트롤러를 포함하는 메모리 시스템 및 컨트롤러의 동작 방법 |
| US16/663,187 US10937511B2 (en) | 2019-05-29 | 2019-10-24 | Semiconductor memory device, memory system including controller, and method of operating controller |
| CN201911128351.XA CN112017699A (zh) | 2019-05-29 | 2019-11-18 | 包括半导体存储器装置和控制器的存储器系统及操作控制器的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190063450A KR20200137315A (ko) | 2019-05-29 | 2019-05-29 | 반도체 메모리 장치, 컨트롤러를 포함하는 메모리 시스템 및 컨트롤러의 동작 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20200137315A true KR20200137315A (ko) | 2020-12-09 |
Family
ID=73506757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020190063450A KR20200137315A (ko) | 2019-05-29 | 2019-05-29 | 반도체 메모리 장치, 컨트롤러를 포함하는 메모리 시스템 및 컨트롤러의 동작 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US10937511B2 (ko) |
| KR (1) | KR20200137315A (ko) |
| CN (1) | CN112017699A (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200141304A (ko) * | 2019-06-10 | 2020-12-18 | 에스케이하이닉스 주식회사 | 반도체 장치 및 반도체 장치의 동작 방법 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101842507B1 (ko) * | 2011-10-06 | 2018-03-28 | 삼성전자주식회사 | 불휘발성 메모리의 동작 방법 및 불휘발성 메모리를 제어하는 방법 |
| US8867271B2 (en) * | 2012-05-30 | 2014-10-21 | Sandisk Technologies Inc. | Threshold voltage adjustment for a select gate transistor in a stacked non-volatile memory device |
| KR102314136B1 (ko) | 2015-06-22 | 2021-10-18 | 삼성전자 주식회사 | 비휘발성 메모리 장치, 메모리 시스템 및 그것의 동작 방법 |
| KR102294848B1 (ko) | 2015-06-30 | 2021-08-31 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 컨트롤러를 포함하는 스토리지 장치 |
| KR102480015B1 (ko) * | 2015-12-11 | 2022-12-21 | 삼성전자 주식회사 | 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법 |
| KR102288138B1 (ko) * | 2018-01-08 | 2021-08-10 | 삼성전자주식회사 | 메모리 장치 |
| KR102461103B1 (ko) * | 2018-07-10 | 2022-11-01 | 에스케이하이닉스 주식회사 | 메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법 |
-
2019
- 2019-05-29 KR KR1020190063450A patent/KR20200137315A/ko not_active Application Discontinuation
- 2019-10-24 US US16/663,187 patent/US10937511B2/en active Active
- 2019-11-18 CN CN201911128351.XA patent/CN112017699A/zh not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US20200381064A1 (en) | 2020-12-03 |
| CN112017699A (zh) | 2020-12-01 |
| US10937511B2 (en) | 2021-03-02 |
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