DE102013107626A1 - Speichervorrichtung, Speichersystem und Verfahren zum Steuern einer Lesespannung der Speichervorrichtung - Google Patents

Speichervorrichtung, Speichersystem und Verfahren zum Steuern einer Lesespannung der Speichervorrichtung Download PDF

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Myung-Hoon Choi
Jae-Yong Jeong
Ki-tae Park
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Abstract

Eine Speichervorrichtung (20A, 20B, 20C, 20D, 20E) weist ein Speicherzell-Array (21), welches eine Mehrzahl von Speicherzellen hat, und eine Seitenpuffereinheit (22, 22a, 22b, 22') auf, welche eine Mehrzahl von Seitenpuffern aufweist, welche konfiguriert sind, um eine Mehrzahl von Datenteilen zu speichern, welche jeweils sequentiell von einigen der Mehrzahl von Speicherzellen unter verschiedenen Lesespannungspegeln gelesen werden, und um jeweils eine Logikoperation auf der Mehrzahl von Datenteilen auszuführen. Die Speichervorrichtung (20A, 20B, 20C, 20D, 20E) weist ferner eine Zähleinheit (23, 23a, 23b, 23') auf, welche konfiguriert ist, um die Anzahl von Speicherzellen, welche in jeder einer Mehrzahl von Sektionen, welche durch die unterschiedlichen Lesespannungspegel definiert sind, existieren, basierend auf Ergebnissen der Logikoperation, zu zählen.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
  • Es wird die Priorität der koreanischen Patentanmeldung Nr. 10-2012-0080247 , welche am 23. Juli 2012 beim Koreanischen Amt für Gewerblichen Rechtsschutz (Korean Intellectual Property Office) eingereicht wurde und deren Offenbarung hierin in ihrer Gesamtheit durch Bezugnahme mit eingebunden ist, beansprucht.
  • HINTERGRUND
  • Das erfinderische Konzept bezieht sich im Allgemeinen auf Speichervorrichtungen und genauer auf eine Speichervorrichtung, ein Speichersystem und ein Verfahren zum Steuern einer Lesespannung der Speichervorrichtung.
  • Die flüchtigen Speichervorrichtungen sind im ausgeschalteten Zustand durch den Verlust von gespeicherten Inhalten gekennzeichnet. Beispiele von flüchtigen Speichervorrichtungen weisen bestimmte Typen von Direktzugriffsspeichern (RAM = Random Access Memory), wie beispielsweise einen statischen RAM (SRAM), einen dynamischen RAM (DRAM), einen synchronen DRAM (SDRAM) und dergleichen auf. Im Gegensatz dazu sind nichtflüchtige Speichervorrichtungen durch die Aufrechterhaltung von gespeicherten Inhalten auch während eines Abschaltzustandes gekennzeichnet. Beispiele von nichtflüchtigen Speichervorrichtungen sind ein Lesespeicher (ROM = Read Only Memory), ein programmierbarer ROM (PROM), ein elektrisch programmierbarer ROM (EPROM), ein elektrisch löschbarer und programmierbarer ROM (EEPROM = Electrically Erasable and Programmable ROM), eine Flashspeichervorrichtung, ein Phasenübergangs-RAM (PRAM), ein magnetischer RAM (MRAM), ein resistiver RAM (RRAM), ein ferroelektrischer RAM (FRAM) und dergleichen.
  • KURZFASSUNG
  • Gemäß einem Aspekt des erfinderischen Konzepts ist eine Speichervorrichtung vorgesehen, welche ein Speicherzell-Array bzw. eine Speicherzellanordnung, welche(s) eine Mehrzahl von Speicherzellen aufweist; eine Seitenpuffereinheit, welche eine Mehrzahl von Seitenpuffern aufweist, welche konfiguriert sind, um eine Mehrzahl von Datenteilen bzw. Daten (piece of data), welche jeweils sequentiell von einigen der Mehrzahl von Speicherzellen unter verschiedenen Lesespannungen gelesen werden, zu speichern, und um jeweils eine Logikoperation auf der Mehrzahl von Datenteilen durchzuführen; und eine Zähleinheit, welche konfiguriert ist, um die Anzahl von Speicherzellen, welche in jeder einer Mehrzahl von Sektionen, welche durch die verschiedenen Lesespannungspegel definiert sind, existieren, basierend auf Ergebnissen der Logikoperation, zu zählen, aufweist.
  • Jeder der Mehrzahl von Seitenpuffern kann eine XOR-Operation auf zwei Datenteilen, welch jeweils unter zwei Lesespannungspegeln gelesen werden, welche unter den verschiedenen Spannungspegeln zueinander benachbart sind, durchführen, und die Zähleinheit kann die Anzahl von „1”-Ergebnissen aus einem Resultat bzw. Ergebnis der XOR-Operation hinsichtlich jeder der Mehrzahl von Sektionen zählen.
  • Die Mehrzahl von Speicherzellen kann in Bereichen angeordnet sein, in welchen eine Mehrzahl von Wortleitungen und eine Mehrzahl von Bitleitungen einander kreuzen, und die Anzahl der Mehrzahl von Seitenpuffern kann der Anzahl der Mehrzahl von Bitleitungen entsprechen.
  • Die Zähleinheit kann Zähler aufweisen, welche der Anzahl von Sektoren oder Seiten des Speicherzell-Array entsprechen, auf welchem eine Leseoperation durchgeführt wird.
  • Die verschiedenen Spannungspegel können in der Speichervorrichtung automatisch aktualisiert werden.
  • Die Speichervorrichtung kann weiterhin eine Spannungspegel-Bestimmungseinheit aufweisen, welche die verschiedenen Spannungspegel, welche an das Speicherzell-Array angelegt werden, bestimmt.
  • Die Spannungspegel-Bestimmungseinheit kann eine Startspannungsspeichereinheit, welche eine Startspannung speichert, welche an das Speicherzell-Array angelegt wird; eine Offset-Speichereinheit, welche eine Mehrzahl von Offset-Spannungen speichert, welche vordefiniert sind; und eine Addiereinheit, welche eine der Mehrzahl von Offset-Spannungen zu der Startspannung addiert, aufweisen.
  • Die Startspannungsspeichereinheit kann einen digitalen Wert der Startspannung speichern, die Offset-Speichereinheit kann digitale Werte der Mehrzahl von Offset-Spannungen speichern, und die Spannungspegel-Bestimmungseinheit kann weiterhin eine Spannungspegel-Erzeugungseinheit aufweisen, welchen einen analogen Spannungspegel aus einer Ausgabe von der Addiereinheit erzeugt.
  • Die Startspannung kann bestimmt werden, so dass sie hinsichtlich verschiedener Speicherchips variiert. Die Mehrzahl von Offset-Spannungen kann bestimmt werden, so dass sie dieselbe hinsichtlich verschiedener Speicherchips ist.
  • Die Speichervorrichtung kann weiterhin eine Mulden-Erfassungseinheit bzw. Kleinstwert-Erfassungseinheit aufweisen, welche einen Spannungspegel erfasst, welcher einer Mulde bzw. einem Kleinstwert zwischen zwei benachbarten Zuständen der Speicherzelle, basierend auf der Anzahl von Speicherzellen, welche durch die Zelleinheit gezählt werden, entspricht.
  • Die Mulden-Erfassungseinheit kann eine Minimalwert-Speichereinheit aufweisen, welche einen Minimalwert der Anzahlen der Speicherzellen speichert, welche in jeder der Mehrzahl von Sektionen existieren; und eine Minimal-Offset-Speichereinheit, welche einen Offset als einen minimalen Offset speichert, wobei der Offset einer Sektion entspricht, welche aus der Mehrzahl von Sektionen stammt, und welche den Minimalwert hat. Die Mulden-Erfassungseinheit kann weiterhin eine Mulden-Speichereinheit aufweisen, welche einen Spannungspegel, welcher der Mulde entspricht, basierend auf dem minimalen Offset, welcher in der Minimal-Offset-Speichereinheit gespeichert ist, speichert.
  • Die Mulden-Speichereinheit kann eine Mehrzahl von Mulden-Speichervorrichtungen aufweisen, und die Anzahl der Mehrzahl von Mulden-Speichervorrichtungen kann der Anzahl von Mulden zwischen den zwei benachbarten Zuständen der Speicherzellen entsprechen.
  • Jede der Speicherzellen kann eine n-Bit-Speicherzelle sein, die Mulden-Speichereinheit kann eine Mehrzahl von Mulden-Speichern aufweisen, und die Anzahl der Mehrzahl von Mulden-Speicher kann 2n – 1 sein.
  • Die Speichervorrichtung kann weiterhin eine Lesespannungs-Erzeugungseinheit aufweisen, welche das Speicherzell-Array mit einem Spannungspegel als eine Lesespannung versieht, welche der Mulde, welche durch die Mulden-Erfassungseinheit erfasst wird, entspricht.
  • Die Lesespannungs-Erzeugungseinheit kann eine Speichereinheit für eine anfängliche Lesespannung aufweisen, welche eine Mehrzahl von anfängliche Lesespannungen speichert, welche jeweils Mulden zwischen zwei benachbarten Zuständen aus einer Mehrzahl von Zuständen der Speichervorrichtung entsprechen; eine Offset-Speichereinheit, welche eine Mehrzahl von Offsets speichert, welche jeweils den Mulden entsprechen; und eine Addiereinheit, welche einen der Mehrzahl von Offsets zu einer der Mehrzahl von anfänglichen Lesespannungen addiert.
  • Die Lesespannungs-Erzeugungseinheit kann weiterhin eine erste Steuereinheit aufweisen, welche die Speichereinheit für die anfängliche Lesespannung steuert, so dass sie eine der Mehrzahl von anfänglichen Lesespannungen, welche in der Speichereinheit für die anfängliche Lesespannung gespeichert sind, auswählt; und eine zweite Steuereinheit, welche die Offset-Speichereinheit steuert, so dass sie einen der Mehrzahl von Offsets, welche in der Offset-Speichereinheit gespeichert ist, verwendet, um eine Lesespannung zu erzeugen.
  • Die Speichereinheit für die anfängliche Lesespannung kann Digitalwerte der Mehrzahl von anfänglichen Lesespannungen speichern, die Offset-Speichereinheit kann digitale Werte der Mehrzahl von Offsets speichern, und die Lesespannungs-Erzeugungseinheit kann weiterhin eine Spannungspegel-Erzeugungseinheit aufweisen, welche einen analogen Spannungspegel aus einer Ausgabe von der Addiereinheit erzeugt.
  • Die Speichervorrichtung kann weiterhin eine Vor-Lade-Bestimmungseinheit aufweisen, welche bestimmt, ob wenigstens eine Bitleitung vorzuladen ist oder nicht, welche mit wenigstens einer Speicherzelle aus der Mehrzahl von Speicherzellen verbunden ist. Die wenigstens eine Speicherzelle kann eine Speicherzelle sein, deren Lesespannung bereits bestimmt ist, oder sie kann eine Speicherzelle sein, deren Lesespannung nicht erfasst werden muss.
  • Die Speicherzelle kann weiterhin eine Abtasteinheit aufweisen, welche die Seitenpuffereinheit steuert, so dass sie eine Abtastung auf wenigstens einer Speicherzelle durchführt, welche aus der Mehrzahl von Speicherzellen ist, und welche eine Operation zum Bestimmen einer Lesespannung durchführt.
  • Gemäß einem anderen Aspekt des erfinderischen Konzepts ist eine Speichervorrichtung vorgesehen, welche ein Speicherzell-Array, welches eine Mehrzahl von Bitleitungen und Wortleitungen aufweist, und eine Mehrzahl von Speicherzellen, welche an Schnittstellen der Bitleitungen und Wortleitungen platziert sind, wobei jede der Speicherzellen zwischen wenigstens zwei Grenzwert-Zuständen bzw. Grenzzuständen programmierbar ist; einen Lesespannungs-Erzeuger, welcher konfiguriert ist, um eine Lesespannung an ausgewählte Wortleitungen des Speicherzell-Array anzulegen; eine Seitenpuffereinheit, welche eine Mehrzahl von Seitenpuffern aufweist, welche jeweils mit den Bitleitungen des Speicherzell-Array verbunden sind; einen Zähler; und eine Logikschaltung, welche konfiguriert ist, um eine Minimal-Fehlersuch(MES = Minimal Error Search)-Operation durchzuführen, aufweist. Die MES-Operation beinhaltet ein Steuern des Lesespannungs-Erzeugers, um sequentiell verschiedene Lesespannungen an die ausgewählten Wortleitungen anzulegen, ein Steuern der Seitenpuffer, um Logikoperationen auf jeweiligen Leseergebnissen, welche wenigstens zweien der sequentiell angelegten verschiedenen Lesespannungen entsprechen, durchzuführen, und ein Steuern des Zählers, um Ergebnisse der Logikoperation zu zählen, wobei die verschiedenen Lesespannungen in einer Nachbarschaft zwischen benachbarten Grenzspannungen von benachbarten Grenzzuständen sind, und wobei die Zählergebnisse eine Lesespannung anzeigen, welche zu einem minimalen Lesefehler zwischen den benachbarten Grenzzuständen führt.
  • Gemäß einem anderen Aspekt des erfinderischen Konzepts ist ein Speichersystem vorgesehen, welches eine Speichervorrichtung und einen Speichercontroller zum Speichern der Speichervorrichtung, wobei die Speichervorrichtung ein Speicherzell-Array aufweist, welches eine Mehrzahl von Speicherzellen aufweist; eine Seitenpuffereinheit, welche eine Mehrzahl von Seitenpuffern aufweist, welche konfiguriert sind, um eine Mehrzahl von Datenteilen zu speichern, welche jeweils sequentiell von einigen der Mehrzahl von Speicherzellen unter verschiedenen Lesespannungspegeln gelesen werden, und um jeweils eine Logikoperation auf der Mehrzahl von Datenteilen durchzuführen; und eine Zähleinheit, welche konfiguriert ist, um die Anzahl von Speicherzellen, welche in jeder der Mehrzahl von Sektionen existieren, welche durch die verschiedenen Lesespannungspegel definiert sind, basierend auf Ergebnissen der Logikoperation zu zählen, aufweist.
  • Die Speichervorrichtung kann den Speichercontroller mit der Anzahl von gezählten Speicherzellen versehen.
  • Die Speichervorrichtung kann weiterhin eine Spannungspegel-Bestimmungseinheit aufweisen, welche die verschiedenen Spannungspegel, welche an das Speicherzell-Array angelegt werden, bestimmt.
  • Die Speichervorrichtung kann weiterhin eine Mulden-Erfassungseinheit aufweisen, welche einen Spannungspegel erfasst, welcher einer Mulde zwischen zwei benachbarten Zuständen der Speicherzellen basierend auf der Anzahl von Speicherzellen, welche durch die Zähleinheit gezählt werden, entspricht, und die Speichervorrichtung versieht den Speichercontroller mit einem Spannungspegel, welcher der erfassten Mulde entspricht.
  • Gemäß einem anderen Aspekt des erfinderischen Konzepts ist ein Speichersystem vorgesehen, welches eine Speichervorrichtung und einen Speichercontroller zum Speichern der Speichervorrichtung, wobei die Speichervorrichtung ein Speicherzell-Array aufweist, welches eine Mehrzahl von Speicherzellen aufweist; eine Seitenpuffereinheit, welche eine Mehrzahl von Seitenpuffern aufweist, welche konfiguriert sind, um eine Mehrzahl von Datenteilen zu speichern, welche jeweils sequentiell von einigen der Mehrzahl von Speicherzellen unter verschiedenen Lesespannungspegel gelesen werden, und um jeweils eine Logikoperation auf der Mehrzahl von Datenteilen durchzuführen; eine Zähleinheit, welche konfiguriert ist, um die Anzahl von Speicherzellen, welche in jeder einer Mehrzahl von Sektionen existieren, welche durch die verschiedenen Lesespannungspegel definiert werden, basierend auf Ergebnissen der Logikoperation zu zählen; und eine Lesespannungs-Erzeugungseinheit, welche konfiguriert ist, um einen Spannungspegel als eine Lesespannung, welcher einer Mulde zwischen zwei benachbarten Zuständen der Speicherzellen entspricht, basierend auf der Anzahl der gezählten Speicherzellen zu bestimmen, und um die Lesespannung für das Speicherzell-Array vorzusehen, aufweist.
  • Gemäß einem anderen Aspekt des erfinderischen Konzepts ist ein Verfahren zum Steuern einer Lesespannung einer Speichervorrichtung vorgesehen, wobei die Speichervorrichtung konfiguriert ist, um unter einer Steuerung eines Speichercontrollers zu arbeiten, wobei das Verfahren in der Speichervorrichtung ein sequentielles Lesen einer Mehrzahl von Datenteilen von einigen einer Mehrzahl von Speicherzellen der Speichervorrichtung unter verschiedenen Spannungspegeln; ein Durchführen einer Logikoperation in der Speichervorrichtung auf der Mehrzahl von Datenteilen; ein Zählen der Anzahl von Speicherzellen in der Speichervorrichtung, welche in jeder einer Mehrzahl von Sektionen existiert, welche durch die verschiedenen Spannungspegel definiert sind, basierend auf Ergebnissen der Logikoperation; und ein Bestimmen eines optimalen Spannungspegels einer Lesespannung zwischen zwei benachbarten Zuständen der Speicherzelle in der Speichervorrichtung basierend auf der Anzahl der gezählten Speicherzellen aufweist.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Beispielhafte Ausführungsformen des erfinderischen Konzepts werden deutlicher aus der detaillierten Beschreibung wie folgt, zusammengenommen in Verbindung mit den beigefügten Zeichnungen verstanden werden, in welchen:
  • 1 ein Blockschaltbild eines Speichersystems gemäß einer Ausführungsform des erfinderischen Konzepts ist;
  • 2 ein Blockschaltbild einer Speichervorrichtung des Speichersystems, welches in 1 veranschaulicht ist, ist;
  • 3 ein Beispiel eines Speicherzell-Array der Speichervorrichtung der 2 veranschaulicht;
  • 4 ein Schaltbild eines Beispiels eines Speicherblocks des Speicherzell-Array der 3 ist;
  • 5 eine Querschnittsansicht eines Beispiels einer Speicherzelle des Speicherblocks der 4 ist;
  • 6A eine Darstellung ist, welche Grenzspannungsverteilungen der Speichervorrichtung der 2 veranschaulicht, wenn die Speicherzelle der 5 eine 3-Bit-Multipegelzelle ist;
  • 6B eine Darstellung ist, welche einen Fall veranschaulicht, in welchem die Grenzspannungsspannungsverteilungen, welche in 6A veranschaulicht sind, variiert haben;
  • 7 ein Diagramm zur Verwendung beim Erklären einer Lesespannungs-Bestimmungsoperation der Speichervorrichtung, welche in dem Speichersystem der 1 enthalten ist, ist;
  • 8 ein Diagramm zur Verwendung beim Erklären einer Leseoperation einer Speichervorrichtung gemäß einem Vergleichsbeispiel ist;
  • 9 ein Diagramm zur Verwendung beim Erklären einer Leseoperation der Speichervorrichtung, welche in dem Speichersystem der 1 gemäß einer Ausführungsform des erfinderischen Konzepts enthalten ist, ist;
  • 10 ein Blockschaltbild einer Speichervorrichtung ist, welche in dem Speichersystem der 1 gemäß einer Ausführungsform des erfinderischen Konzepts enthalten ist;
  • 11 ein Blockschaltbild einer Speichervorrichtung ist, welche in dem Speichersystem der 1 gemäß einer anderen Ausführungsform des erfinderischen Konzepts enthalten ist;
  • 12 ein Blockschaltbild einer Speichervorrichtung ist, welche in dem Speichersystem der 1 gemäß einer anderen Ausführungsform des erfinderischen Konzepts enthalten ist;
  • 13 eine Spannungspegel-Änderungsoperation einer Speichervorrichtung gemäß einem Vergleichsbeispiel veranschaulicht;
  • 14 eine Spannungspegel-Änderungsoperation durch die Speichervorrichtung der 12 gemäß einer Ausführungsform des erfinderischen Konzepts veranschaulicht;
  • 15 eine Darstellung ist, welche Grenzspannungsverteilungen einer Mehrzahl von Speicherzellen veranschaulicht;
  • 16 ein Blockschaltbild einer Spannungspegel-Bestimmungseinheit ist, welche in der Speichervorrichtung der 12 enthalten ist;
  • 17 ein Blockschaltbild eines Speichersystems gemäß einer anderen Ausführungsform des erfinderischen Konzepts ist;
  • 18 ein Diagramm ist zur Verwendung beim Erklären eines Betriebs einer Speichervorrichtung gemäß 17;
  • 19 ein Blockschaltbild ist, welches eine Mulden-Erfassungseinheit veranschaulicht, welche in der Speichervorrichtung der 17 gemäß einer Ausführungsform des erfinderischen Konzepts enthalten ist;
  • 20 ein Blockschaltbild ist, welches eine Mulden-Erfassungseinheit veranschaulicht, welche in der Speichervorrichtung der 17 gemäß einer anderen Ausführungsform des erfinderischen Konzepts enthalten ist;
  • 21 ein Diagramm ist zur Verwendung beim Erklären einer Leseoperation für jede Seite ist, wenn eine Speicherzelle eine 3-Bit-Multipegelzelle ist;
  • 22 ein Zeitverlaufsdiagramm einer Leseoperation durch die Speichervorrichtung der 17 gemäß einer Ausführungsform des erfinderischen Konzepts ist;
  • 23 ein Blockschaltbild eines Speichersystems gemäß einer anderen Ausführungsform des erfinderischen Konzepts ist;
  • 24 ein Blockschaltbild einer Lesespannungs-Erzeugungseinheit der 23 gemäß einer Ausführungsform des erfinderischen Konzepts ist;
  • 25 ein Zeitverlaufsdiagramm von Betriebssequenzen einer Speichervorrichtung und eines Speichercontrollers gemäß einem Vergleichsbeispiel ist;
  • 26 ein Zeitverlaufsdiagramm von Betriebssequenzen der Speichervorrichtung und des Speichercontrollers der 23 gemäß einer Ausführungsform des erfinderischen Konzepts ist;
  • 27 ein Blockschaltbild eines Speichersystems gemäß einer anderen Ausführungsform des erfinderischen Konzepts ist;
  • 28 ein Blockschaltbild eines Speichersystems gemäß einer anderen Ausführungsform des erfinderischen Konzepts ist;
  • 29 ein Blockschaltbild der Speichervorrichtung der 28 ist;
  • 30A ein Diagramm zur Verwendung beim Erklären eines Betriebs der Speichervorrichtung ist, wenn eine Abtasteinheit der 28 keine Abtastoperation durchführt;
  • 30B eine Darstellung ist, welche eine Verteilung der Speicherzellen gemäß 30A veranschaulicht;
  • 31A ein Diagramm zur Verwendung beim Erklären eines Betriebs der Speichervorrichtung ist, wenn die Abtasteinheit der 28 eine Abtastoperation durchführt;
  • 31B eine Darstellung ist, welche ein Verteilung der Speicherzellen gemäß 31A veranschaulicht;
  • 32 ein Flussdiagramm ist, welches ein Verfahren zum Steuern einer Lesespannung, welches durch eine Speichervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts durchgeführt wird, veranschaulicht; und
  • 33 ein Blockschaltbild eines Computersystems bzw. Berechnungssystems, welches Speichersysteme gemäß einer Ausführungsform des erfinderischen Konzepts aufweist, ist.
  • DETAILLIERTE BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Wenn hierin verwendet schließt der Begriff ”und/oder” irgendeine und alle Kombinationen von einem oder mehreren der zugeordneten aufgelisteten Gegenstände ein.
  • Auf die beigefügten Zeichnungen zum Veranschaulichen beispielhafter Ausführungsformen des erfinderischen Konzepts wird Bezug genommen, um ein ausreichendes Verständnis des erfinderischen Konzepts, der Vorzüge davon und der Grundzüge bzw. Zielsetzungen, welche durch die Implementierung des erfinderischen Konzepts erreicht werden, zu erreichen. Das erfinderische Konzept kann jedoch in vielen verschiedenen Formen ausgeführt werden, und sollten nicht als auf die Ausführungsformen, welche hierin erläutert sind, beschränkt betrachtet werden; vielmehr sind diese Ausführungsformen vorgesehen, so dass diese Offenbarung gewissenhaft und vollständig sein wird, und das Konzept Fachleuten vollständig vermitteln wird. Gleiche Bezugszeichen beziehen sich auf gleiche Elemente. Weiterhin sind verschiedene Elemente und Bereiche in den Zeichnungen schematisch gezeigt. Demnach ist das erfinderische Konzept nicht durch eine relative Größe oder Distanz in den beigefügten Zeichnungen beschränkt.
  • Die Terminologie, welche hierin verwendet ist, ist nur zum Zweck des Beschreibens bestimmter Ausführungsformen und sie ist nicht vorgesehen, um die Erfindung zu beschränken. Wenn hierin verwendet sind die Singularformen ”einer/eine/eines” und ”der/die/das” vorgesehen, um ebenso die Pluralformen mit einzuschließen, solange der Zusammenhang nicht deutlich Anderweitiges anzeigt. Es wird weiterhin verstanden werden, dass die Begriffe ”weist auf” und/oder ”aufweisend” oder ”schließt ein” und/oder ”einschließlich”, wenn sie in dieser Beschreibung verwendet werden, die Anwesenheit von genannten Merkmalen, Bereichen, ganzen Zahlen, Schritten, Operationen, Elementen, und/oder Komponenten spezifizieren, jedoch die Anwesenheit oder Hinzufügung eines oder mehrerer anderer Merkmale, Bereiche, ganzer Zahlen, Schritte, Operationen, Elemente, Komponenten beziehungsweise Bestandteile und/oder Gruppen davon nicht ausschließen.
  • Es wird verstanden werden, dass, obwohl die Wortlaute erster/erste/erstes, zweiter/zweite/zweites, dritter/dritte/drittes etc. hierin verwendet werden können, um verschiedene Elemente, Komponenten bzw. Bestandteile, Bereiche, Schichten und/oder Sektionen zu beschreiben, diese Elemente, Komponenten bzw. Bestandteile, Bereiche, Schichten und/oder Sektionen durch diese Wortlaute nicht beschränkt werden sollten. Diese Wortlaute werden nur verwendet verwendet, um ein Element, eine Komponente bzw. einen Bestandteil, einen Bereich, eine Schicht und/oder Sektion von einem anderen Element, einer anderen Komponente bzw. einem anderen Bestandteil, einem anderen Bereich, einer anderen Schichte und/oder Sektion zu unterscheiden. Demnach könnte ein erstes Element, eine erste Komponente bzw. ein erster Bestandteil, ein erster Bereich, eine erste Schicht und/oder Sektion welche untenstehend diskutiert ist, als ein zweites Element, eine zweite Komponente bzw. ein zweiter Bestandteil, ein zweiter Bereich, eine zweite Schicht und/oder Sektion benannt werden, ohne von den Lehren der beispielhaften Ausführungsform abzuweichen.
  • Solange nicht anderweitig definiert, haben alle Wortlaute bzw. Begriffe (einschließlich technischer und wissenschaftlicher Betreffe), welche hierin verwendet werden, dieselbe Bedeutung wie allgemein durch einen Fachmann auf dem Gebiet, zu dem die beispielhafte Ausführungsform gehört, verstanden wird. Es wird weiterhin verstanden werden, dass Wortlaute, wie diese, welche in gemeinhin verwendeten Wörterbüchern definiert sind, interpretiert werden sollten als eine Bedeutung habend, welche konsistent mit ihrer Bedeutung in dem Kontext des relevanten Fachgebietes ist und nicht in einem idealisierten oder übermäßig formalen Sinn interpretiert werden, solange nicht ausdrücklich hierin so definiert.
  • 1 ist ein Blockschaltbild eines Speichersystems 1 gemäß einer Ausführungsform des erfinderischen Konzepts.
  • Bezug nehmend auf 1 kann das Speichersystem 1 einen Speichercontroller 10A und eine Speichervorrichtung 20A aufweisen. Die Speichervorrichtung 20A kann ein Speicherzell-Array 21, eine Seitenpuffereinheit 22 und eine Zähleinheit 23 aufweisen. Der Speichercontroller 10A kann eine Fehlerkorrekturcode(ECC = Error Correction Code)-Verarbeitungseinheit 11 und eine Lesespannungs-Bestimmungseinheit 12 aufweisen. Hierin nachstehend werden Elemente, welche in dem Speichercontroller 10A und der Speichervorrichtung 20A enthalten sind, im Detail beschrieben werden.
  • Der Speichercontroller 10A kann eine Steueroperation hinsichtlich der Speichervorrichtung 20A durchführen. Genauer kann der Speichercontroller 10A Adresssignale ADDR, Befehlssignale CMD und Steuersignale CTRL zu der Speichervorrichtung 20A vorsehen, um dadurch Programmier-(oder Schreib-)Operationen, Leseoperationen und Löschoperationen hinsichtlich der Speichervorrichtung 20A zu steuern. Weiterhin können Schreib- und Lesedaten DATA zwischen dem Speichercontroller 10A und der Speichervorrichtung 20A übertragen werden.
  • Das Speicherzell-Array 21 kann eine Mehrzahl von Speicherzellen (nicht gezeigt) aufweisen, welche in Bereichen angeordnet sind, in welchen eine Mehrzahl von Wortleitungen (nicht gezeigt) und eine Mehrzahl von Bitleitungen (nicht gezeigt) einander kreuzen. In einer Ausführungsform kann die Mehrzahl von Speicherzellen Flashspeicherzellen sein, und das Speicherzell-Array 21 kann ein NAND-Flash-Speicherzell-Array oder ein NOR-Flash-Speicherzell-Array sein. Hierin nachstehend werden Ausführungsformen des erfinderischen Konzepts unter Verwendung des Beispiels beschrieben, in welchem die Mehrzahl von Speicherzellen Flashspeicherzellen sind. Aspekte des erfinderischen Konzepts sind jedoch nicht darauf beschränkt, und in anderen Ausführungsformen kann die Mehrzahl von Speicherzellen Speicherzellen anderer Typen von Speicher mit einem variablen Widerstand sein, wie beispielsweise ein Widerstands-Direktzugriffsspeicher (RRAM = Resistive Random Access Memory), ein Phasenübergangs-RAM (PRAM) oder ein magnetischer RAM (MRAM).
  • Die Seitenpuffereinheit 22 kann Daten, welche zu dem Speicherzell-Array 21 zu schreiben sind, oder Daten, welche von dem Speicherzell-Array 21 gelesen werden, vorübergehend speichern. In der vorliegenden Ausführungsform kann die Seitenpuffereinheit 22 eine Mehrzahl von Seitenpuffern (nicht gezeigt) aufweisen, und die Anzahl von Seitenpuffern kann der Anzahl von Bitleitungen entsprechen.
  • Detaillierter kann, wenn eine Leseoperation hinsichtlich der Speichervorrichtung 20A durchgeführt wird, die Mehrzahl von Seitenpuffern jeweils eine Mehrzahl von Datenteilen speichern, welche sequentiell von einigen der Mehrzahl von Speicherzellen unter verschiedenen Spannungspegeln gelesen werden, und sie kann jeweils Logikoperationen auf der Mehrzahl von Teilen von gespeicherten Daten durchführen. In der vorliegenden Ausführungsform kann jeder der Mehrzahl von Seitenpuffern eine XOR-Operation auf zwei Datenteilen durchführen, welche jeweils unter zwei Spannungspegeln gelesen werden, welche zueinander unter den verschiedenen Spannungspegeln benachbart sind.
  • In einer Ausführungsform können die verschiedenen Spannungspegel automatisch in der Speichervorrichtung 20A aktualisiert werden. Demzufolge ist es nicht notwendig, einen Datenaustausch zwischen dem Speichercontroller 10A und der Speichervorrichtung 20A durchzuführen, um die verschiedenen Spannungspegel auszuwählen bzw. zu setzen. Ausführungsformen des erfinderischen Konzepts sind jedoch nicht darauf beschränkt, und in einer anderen Ausführungsform können die verschiedenen Spannungspegel von dem Speichercontroller 10A bereitgestellt werden.
  • Gemäß einem Ergebnis der Logikoperationen, welche durch die Seitenpuffereinheit 22 durchgeführt werden, kann die Zähleinheit 23 die Anzahl der Speicherzellen zählen, welche in jeder einer Mehrzahl von Sektionen existiert, welche durch die verschiedenen Spannungspegel definiert sind. Hier kann die Zähleinheit 23 in demselben Chip wie das Speicherzell-Array 21 und die Seitenpuffereinheit 22 integriert sein. In der vorliegenden Ausführungsform kann die Zähleinheit 23 die Anzahl von „1”-Ergebnissen aus dem Ergebnis der XOR-Operation hinsichtlich jeder der Mehrzahl von Sektionen zählen.
  • Wie obenstehend beschrieben ist, weist die Speichervorrichtung 20A die Zähleinheit 23 auf, so dass, wenn eine Lesespannungs-Bestimmungsoperation durchgeführt wird, um einen optimalen Spannungspegel der Lesespannung hinsichtlich der Speichervorrichtung 20A zu bestimmen, die Speichervorrichtung 20A die Mehrzahl von Datenteilen, welche aus dem Speicherzell-Array 21 gelesen werden, nicht für den Speichercontroller 10A vorsehen muss, sondern anstelle dessen direkt die Anzahl der Speicherzellen zählen kann, welche in jeder der Mehrzahl von Sektionen existiert. Dadurch kann eine Zeit, welche bei der Durchführung einer Lesespannungs-Bestimmungsoperation hinsichtlich der Speichervorrichtung 20A verstreicht, verringert werden.
  • Die ECC-Verarbeitungseinheit 11 kann überprüfen, ob ein Fehler (beispielsweise ein Lesefehler) in den Daten, welche von der Speichervorrichtung 20A gelesen werden, existiert, und kann den Lesefehler korrigieren. Beispielsweise kann die ECC-Verarbeitungseinheit 11 eine Parität vergleichen, welche erzeugt und gespeichert wird, wenn die Daten mit einer Parität programmiert werden, die erzeugt wird, wenn die Daten gelesen werden, sie kann ein Fehlerbit der Daten basierend auf einem Vergleichsergebnis erfassen, und kann eine XOR-Operation auf dem erfassten Fehlerbit durchführen, um den Lesefehler zu korrigieren. Demzufolge kann, obwohl die Daten von einer Speicherzelle, welche in dem Speicherzell-Array 21 enthalten ist, unter einer anfänglichen Lesespannung gelesen werden, und dann die ECC-Verarbeitungseinheit 11 den Lesefehler korrigiert, wenn ein Lesefehler auftritt, die Zähleinheit 23 eine Zähloperation durchführen.
  • Die Lesespannungs-Bestimmungseinheit 12 kann ein Zählergebnis von der Zähleinheit 23 empfangen und kann einen optimalen Spannungspegel der Lesespannung basierend auf dem Zählergebnis bestimmen. Detaillierter kann, wenn die Anzahl der Speicherzellen, welche in jeder der Mehrzahl von Sektionen existieren, abnimmt und dann zunimmt, die Lesespannungs-Bestimmungseinheit 12 einen entsprechenden Punkt als die Lesespannung bestimmen.
  • 2 ist ein Blockschaltbild der Speichervorrichtung 20A des Speichersystems 1, welches in 1 gemäß einer Ausführungsform des erfinderischen Konzepts veranschaulicht ist.
  • Bezug nehmend auf 2 kann die Speichervorrichtung 20A das Speicherzell-Array 21, die Seitenpuffereinheit 22, die Zähleinheit 23, eine Steuerlogik CL, einen Spannungserzeuger VG und einen Zeilendekoder RD aufweisen. Hierin nachstehend werden Elemente, welche in der Speichervorrichtung 20A enthalten sind, im Detail beschrieben werden.
  • Die Steuerlogik CL kann verschiedene Steuersignale ausgeben, um Daten zu oder von dem Speicherzell-Array 21 basierend auf einem Befehlssignal CMD, einem Adresssignal ADDR und einem Steuersignal CTRL, welche von dem Speichercontroller 10A empfangen werden, zu schreiben oder zu lesen. Hier können die verschiedenen Steuersignale, welche von der Steuerlogik CL ausgegeben werden, zu dem Spannungserzeuger VG, dem Zeilendekoder RD, der Seitenpuffereinheit 22 und der Zähleinheit 23 übertragen werden.
  • Der Spannungserzeuger VG kann eine Treiberspannung VWL zum Treiben einer Mehrzahl von Wortleitungen WL basierend auf dem Steuersignal, welches von der Steuerlogik CL empfangen wird, erzeugen. Detaillierter kann die Treiberspannung VWL eine Schreibspannung (oder eine Programmierspannung), eine Lesespannung, eine Löschspannung oder eine Pass-Spannung (pass voltage) bzw. Passierspannung sein.
  • Der Zeilendekoder RD kann einige der Mehrzahl von Wortleitungen WL basierend auf einer Zeilenadresse aktivieren. Detaillierter kann während einer Leseoperation der Zeilendekoder RD eine Lesespannung an eine ausgewählte Wortleitung WL anlegen, und er kann eine Passierspannung an eine nichtausgewählte Wortleitung WL anlegen. Zusätzlich kann während einer Schreiboperation der Zeilendekoder RD eine Schreibspannung an die ausgewählte Wortleitung WL anlegen, und eine Passierspannung an die nichtausgewählte Wortleitung WL anlegen.
  • Die Mehrzahl von Seitenpuffern, welche in der Seitenpuffereinheit enthalten sind, kann mit dem Speicherzell-Array 21 jeweils über eine Mehrzahl von Bitleitungen BL verbunden sein. Detaillierter kann während der Leseoperation die Mehrzahl von Seitenpuffern als ein Leseverstärker fungieren und kann Daten, welche in dem Speicherzell-Array 21 gespeichert sind, ausgeben. Zusätzlich kann während der Schreiboperation die Mehrzahl von Seitenpuffern als ein Schreibtreiber fungieren und kann Daten, welche in dem Speicherzell-Array 21 zu speichern sind, zuführen. In einer anderen Ausführungsform kann die Mehrzahl von Seitenpuffern mit einer Dateneingabe-/Ausgabeschaltung (nicht gezeigt) jeweils über eine Mehrzahl von Datenleitungen (nicht gezeigt) verbunden sein.
  • Die Zähleinheit 23 kann die Anzahl der Speicherzellen zählen, welche in jeder der Mehrzahl von Sektionen existieren, welche durch die unterschiedlichen Spannungspegel definiert sind, und sie kann ein Zählergebnis für die Lesespannungs-Bestimmungseinheit 12, welche in dem Speichercontroller 10A enthalten ist, vorsehen. In der vorliegenden Ausführungsform kann die Zähleinheit 23 wenigstens einen Zähler 23 aufweisen, und die Anzahl von Zählern 23 kann der Anzahl von Sektoren oder Seiten des Speicherzell-Array 21, auf welchem eine Leseoperation durchgeführt wird, entsprechen. Demzufolge kann die Speichervorrichtung 20A eine Lesespannungs-Bestimmungsoperation für jeden Sektor oder jede Seite durchführen.
  • 3 veranschaulicht ein Beispiel des Speicherzell-Array 21 der Speichervorrichtung 20A der 2.
  • Bezug nehmend auf 3 kann das Speicherzell-Array 21 ein Flash-Speicherzell-Array sein. In diesem Fall kann das Speicherzell-Array 21 a (wobei a eine ganze Zahl ist, welche gleich zu oder größer als 2 ist) Blöcke BLK0 bis BLKa – 1 aufweisen, und jeder der a Blöcke BLK0 bis BLKa – 1 kann b (wobei b eine ganze Zahl ist, welche gleich zu oder größer als 2 ist) Seiten PAG0 bis PAGb – 1 aufweisen, und jede der b Seiten PAG0 bis PAGb – 1 kann c (wobei c eine ganze Zahl ist, welche gleich zu oder größer als 2 ist) Sektoren SEC0 bis SECc – 1 aufweisen. In 3 sind zur Vereinfachung bzw. Zweckmäßigkeit die b Seiten PAG0 bis PAGb – 1 und die c Sektoren SEC0 bis SECc – 1 nur in dem Block BLK0 veranschaulicht. Die anderen Blöcke BLK1 bis BLKa – 1 können dieselbe Struktur haben wie diejenige des Blocks BLK0.
  • 4 ist ein Schaltbild eines Beispiels des Speicherblocks BLK0 des Speicherzell-Array 21 der 3.
  • Bezug nehmend auf 4 kann das Speicherzell-Array 21 ein Speicherzell-Array eines NAND-Flashspeichers sein. In diesem Fall kann jeder der a Blöcke BLK0 bis BLKa – 1, welche in 3 veranschaulicht sind, wie in 4 veranschaulicht implementiert sein. Bezug nehmend auf 4 kann jeder a Blöcke BLK0 bis BLKa – 1 d (wobei d eine ganze Zahl ist, welche gleich zu oder größer als 2 ist) Stränge bzw. Strings STR aufweisen, in welchen 8 Speicherzellen MCEL in Serie in den Richtungen von Bitleitungen BL0 bis BLd – 1 verbunden sind. Jeder der d Stränge STR kann einen Drain-Auswahltransistor Str1 und einen Source-Auswahltransistor Str2 aufweisen, welche mit Enden der 8 Speicherzellen MCEL, welche in Serie verbunden sind, verbunden sind.
  • Die NAND-Flashspeichervorrichtung, welche die Struktur der 4 hat, kann eine Löschoperation in Einheiten von Blöcken durchführen und sie kann eine Programmieroperation in Einheiten von Seiten PAG, welche Daten, welche in den Speicherzellen MCEL von jeder der Wortleitungen WL0 bis WL7 gespeichert sind, entsprechen, durchführen. 4 veranschaulicht ein Beispiel, in welchem 8 Seiten PAG, welche 8 Wortleitungen WL0 bis WL7 entsprechen, an bzw. auf einem Block angeordnet sind. Die a Blöcke BLK0 bis BLKa – 1 des Speicherzell-Array 21 jedoch, welche in 3 veranschaulicht sind, können Speicherzellen und Seiten aufweisen, deren Anzahl unterschiedlich von der Anzahl der Speicherzellen MCEL und der Seiten PAG sind, welche in 4 veranschaulicht sind. Zusätzlich kann die Speichervorrichtung 20 der 1 und 2 eine Mehrzahl von Speicherzell-Arrays aufweisen, welche dieselbe Operation bzw. denselben Betrieb durchführen wie oder dieselbe Struktur haben wie diejenige des Speicherzell-Array 21, welches obenstehend beschrieben ist.
  • 5 ist eine Querschnittsansicht eines Beispiels der Speicherzelle MCEL des Speicherblocks BLK0 der 4.
  • Bezug nehmend auf 5 können ein Sourcebereich S und ein Drainbereich D auf einem Substrat SUB gebildet sein, und ein Kanalbereich kann zwischen dem Sourcebereich S und dem Drainbereich D gebildet sein. Ein Floating-Gate FG kann über dem Kanalbereich gebildet sein und eine Isolierschicht wie beispielsweise eine Tunnelisolierschicht kann zwischen dem Kanalbereich und dem Floating-Gate FG angeordnet sein. Ein Steuer-Gate CG kann über dem Floating-Gate FG gebildet sein und eine Isolierschicht wie beispielsweise eine Sperrisolierschicht, kann zwischen dem Floating-Gate FG und dem Steuer-Gate CG angeordnet sein. Spannungen, welche für Programmier-, Lösch- und Leseoperationen der Speicherzelle MCEL benötigt werden, können an das Substrat SUB, den Sourcebereich S, den Drainbereich D und das Steuer-Gate CG angelegt werden.
  • In der Flashspeichervorrichtung können Daten, welche in der Speicherzelle MCEL gespeichert sind, durch ein Unterscheiden einer Grenzspannung Vth der Speicherzelle MCEL gelesen werden. In diesem Fall kann die Grenzspannung bzw. Grenzwertspannung Vth der Speicherzelle MCEL basierend auf der Menge von Elektronen bestimmt werden, welche in dem Floating-Gate FG gespeichert sind. Im Detail kann, wenn die Menge der Elektronen, welche in dem Floating-Gate FG gespeichert sind, zunimmt, die Grenzspannung Vth der Speicherzelle MCEL zunehmen.
  • Die Elektronen, welche in dem Floating-Gate FG der Speicherzelle MCEL gespeichert sind, können in einer Richtung der Pfeile, welche in 5 abgebildet sind, aus verschiedenen Gründen lecken bzw. verlorengehen und demnach kann die Grenzspannung Vth der Speicherzelle MCEL variieren. Beispielsweise können die Elektronen, welche in dem Floating-Gate FG gespeichert sind, aufgrund einer Alterung der Speicherzelle MCEL lecken. Im Detail kann, wenn eine Zugriffsoperation wie beispielsweise eine Programmier-, Lösch- oder Leseoperation der Speicherzelle MCEL wiederholt durchgeführt wird, die Isolierschicht zwischen dem Kanalbereich und dem Floating-Gate FG altern bzw. sich verschlechtern. Demnach können die Elektronen, welche in dem Floating-Gate FG gespeichert sind, entweichen. Zusätzlich können die Elektronen, welche in dem Floating-Gate FG gespeichert sind, aufgrund einer Hochtemperaturbelastung bzw. Hochtemperaturspannung oder einer Differenz in Temperaturen entweichen, wenn die Programmier-/Leseoperation durchgeführt wird.
  • 6A ist eine Darstellung, welche eine Verteilung von Speicherzellen gegen Grenzspannungen (d. h. Grenzspannungsverteilungen) der Speichervorrichtung 20 veranschaulicht, wenn die Speicherzelle MCEL der 5 eine 3-Bit-Multipegelzelle ist.
  • Bezug nehmend auf 6A repräsentiert die horizontale Achse Grenzspannungen Vth und die vertikale Achse repräsentiert die Anzahl von Speicherzellen MCEL. In einer 3-Bit-Multipegelzelle, in welcher die Speicherzellen MCEL mit drei Bits programmiert werden, können die Speicherzellen MCEL in einem Zustand aus einem gelöschten Zustand E, einem ersten programmierten Zustand P1, einem zweiten programmierten Zustand P2, einem dritten programmierten Zustand P3, einem vierten programmierten Zustand P4, einem fünften programmierten Zustand P5, einem sechsten programmierten Zustand P6 und einem siebten programmierten Zustand P7 sein. In einer Multipegelzelle ist der Abstand zwischen Verteilungen der Grenzspannungen Vth kleiner verglichen zu demjenigen einer Einzelpegelzelle. Demzufolge kann in der Multipegelzelle auch eine geringe Variation der Grenzspannungen Vth zu signifikanten Lesefehlern führen.
  • Eine erste Lesespannung Vr1 ist auf einem Spannungspegel zwischen einer Verteilung der Speicherzelle MCEL in dem gelöschten Zustand E und einer Verteilung der Speicherzelle MCEL in dem ersten programmierten Zustand P1. Eine zweite Lesespannung Vr2 ist auf einem Spannungspegel zwischen einer Verteilung der Speicherzelle MCEL in dem ersten programmierten Zustand P1 und einer Verteilung der Speicherzelle MCEL in dem zweiten programmierten Zustand P2. Eine dritte Lesespannung Vr3 ist auf einem Spannungspegel zwischen einer Verteilung der Speicherzelle MCEL in dem zweiten programmierten Zustand P2 und einer Verteilung der Speicherzelle MCEL in dem dritten programmierten Zustand P3. Eine vierte Lesespannung Vr4 ist auf einem Spannungspegel zwischen einer Verteilung der Speicherzelle MCEL in dem dritten programmierten Zustand P3 und einer Verteilung der Speicherzelle MCEL in dem vierten programmierten Zustand P4. Eine fünfte Lesespannung Vr5 ist auf einem Spannungspegel zwischen einer Verteilung der Speicherzelle MCEL in dem vierten programmierten Zustand P4 und einer Verteilung der Speicherzelle MCEL in dem fünften programmierten Zustand P5. Eine sechste Lesespannung Vr6 ist auf einem Spannungspegel zwischen einer Verteilung der Speicherzelle MCEL in dem fünften programmierten Zustand P5 und einer Verteilung der Speicherzelle MCEL in dem sechsten programmierten Zustand P6. Eine siebte Lesespannung Vr7 ist auf einem Spannungspegel zwischen einer Verteilung der Speicherzelle MCEL in dem sechsten programmierten Zustand P6 und einer Verteilung der Speicherzelle MCEL in dem siebten programmierten Zustand P7.
  • Wenn beispielsweise die erste Lesespannung Vr1 an das Steuer-Gate CG der Speicherzelle MCEL angelegt wird, wird die Speicherzelle MCEL in dem gelöschten Zustand E angeschaltet, wohingegen die Speicherzelle MCEL in dem ersten programmierten Zustand P1 abgeschaltet wird. Wenn die Speicherzelle MCEL angeschaltet wird, fließt ein Strom durch die Speicherzelle MCEL, und wenn die Speicherzelle MCEL abgeschaltet wird, fließt der Strom durch die Speicherzelle MCEL nicht. Demnach können Daten, welche in der Speicherzelle MCEL gespeichert sind, abhängig davon, ob die Speicherzelle MCEL angeschaltet wird, unterschieden werden.
  • In einer Ausführungsform kann unterschieden werden, dass Daten „1” gespeichert sind, wenn die Speicherzelle MCEL in Antwort auf die erste Lesespannung Vr1, welche daran angelegt wird, angeschaltet wird, und Daten „0” gespeichert sind, wenn die Speicherzelle MCEL abgeschaltet wird. Aspekte des erfinderischen Konzepts sind jedoch nicht darauf beschränkt, und in einer anderen Ausführungsform kann unterschieden werden, dass Daten „0” gespeichert sind, wenn die Speicherzelle MCEL in Antwort auf die erste Lesespannung Vr1, welche daran angelegt ist, angeschaltet wird, und Daten „1” gespeichert sind, wenn die Speicherzelle MCEL abgeschaltet wird. Wie obenstehend beschrieben wird, kann eine Allozierung von Logikpegeln bzw. Logikniveaus von Daten gemäß Ausführungsformen variieren.
  • 6B ist eine Darstellung, welche einen Fall veranschaulicht, in welchem die Grenzspannungen der Speicherzellen MCEL in der Darstellung der 6A variieren bzw. sich geändert haben.
  • Bezug nehmend auf 6B können die Speicherzellen MCEL, welche jeweils in den gelöschten Zustand E und den ersten bis siebten programmierten Zustand P1 bis P7 programmiert worden sind, verschiedene bzw. variierte Verteilungen aufgrund eines externen Reizes bzw. Impulses (external stimulus) und/oder Verschleiß bzw. Alterung haben, wie in 6B gezeigt ist. In 6B können Lesefehler in den Speicherzellen MCEL innerhalb eines schraffierten Bereichs der Verteilungen auftreten, und demnach kann sich die Zuverlässigkeit der Speichervorrichtung 20A verschlechtern.
  • Beispielsweise können, wenn eine Leseoperation auf der Speichervorrichtung 20A unter Verwendung der ersten Lesespannung Vr1 durchgeführt wird, auch wenn die Speicherzellen MCEL innerhalb des gestrichelten Bereichs in den ersten programmierten Zustand P1 programmiert sind, die Speicherzellen MCEL aufgrund einer Verringerung in den Grenzspannungen Vth als in dem gelöschten Zustand E bestimmt werden. Demnach treten Fehler in der Leseoperation auf und die Zuverlässigkeit der Speichervorrichtung 20A kann sich verschlechtern.
  • Wenn Daten aus der Speichervorrichtung 20A gelesen werden, variiert eine Rohbit-Fehlerrate (RBER = Raw Bit Error Rate) gemäß einem Pegel einer Lesespannung. Ein optimaler Pegel der Lesespannung kann, basierend auf der Form der Verteilung der Speicherzellen MCEL, bestimmt werden. Demnach kann, wenn die Verteilung der Speicherzellen MCEL variiert, ein optimaler Spannungspegel der Lesespannung, welcher zum Lesen von Daten aus der Speichervorrichtung 20A benötigt wird, variieren. Demnach kann der optimale Pegel der Lesespannung durch ein Variieren des Pegels der Lesespannung basierend auf der Variation der Verteilung bestimmt werden.
  • Wie obenstehend beschrieben ist, wurde der Fall, in dem die Speicherzellen MCEL eine 3-Bit-Multipegelzelle sind, mit Bezugnahme auf die 6A und 6B beschrieben. Aspekte des erfinderischen Konzepts sind jedoch nicht darauf beschränkt, und die Speicherzelle MCEL der 5 kann eine Einzelpegelzelle, eine 2-Bit-Multipegelzelle oder eine Multipegelzelle sein, welche mit 4 Bits oder mehr programmiert wird. Zusätzlich kann die Speichervorrichtung 20A der 1 und 2 Speicherzellen MCEL aufweisen, welche mit einer unterschiedlichen Anzahl von Bits programmiert werden.
  • 7 ist ein Diagramm zur Bezugnahme beim Beschreiben einer Lesespannungsschicht-Bestimmungsoperation der Speichervorrichtung 20A, welche in dem Speichersystem 1 der 1 gemäß einer Ausführungsform des erfinderischen Konzepts enthalten ist.
  • Bezug nehmend auf 7 kann der Speichercontroller 10A die Lesespannungs-Bestimmungsoperation durchführen, um einen optimalen Pegel einer Lesespannung zwischen zwei benachbarten Zuständen der Speicherzellen MCEL, welche in der Speichervorrichtung 20A enthalten sind, zu bestimmen. Detaillierter kann der Speichercontroller 10A eine Mehrzahl von Datenteilen jeweils aus den Speicherzellen MCEL unter einer Mehrzahl von verschiedenen Spannungspegeln V1 bis V5, zwischen dem ersten programmierten Zustand P1 und dem zweiten programmierten Zustand P2, welche die zwei benachbarten Zustände der Speicherzellen MCEL sind, lesen. Die Speichervorrichtung 20A kann eine Logikoperation auf zwei Datenteilen durchführen, welche jeweils unter zwei Spannungspegeln gelesen werden, welche aus einer Mehrzahl von verschiedenen Spannungspegeln benachbart zueinander sind, und sie kann die Anzahl von Speicherzellen MCEL zählen, welche in jeder einer Mehrzahl von Sektionen existieren, basierend auf einem Ergebnis der Logikoperation. Auf die Lesespannungs-Bestimmungsoperation kann Bezug genommen werden als Minimalfehler-Such(MES = Minimal Error Search)-Operation.
  • In einer Ausführungsform kann die Zähleinheit 23 in jedem Sektor angeordnet sein, und demnach kann die MES-Operation in jedem Sektor durchgeführt werden. In einer anderen Ausführungsform kann die Zähleinheit in jeder Seite angeordnet sein und demnach kann die MES-Operation in jeder Seite durchgeführt werden. In anderen Ausführungsformen kann die Zähleinheit 23 in jeder Seite angeordnet sein, sie kann aber unabhängige Sektoren in jeder Seite steuern, so dass die MES-Operation in jedem Sektor durchgeführt werden kann, wie später unter Bezugnahme auf 11 beschrieben werden wird.
  • In der vorliegenden Ausführungsform ist die Anzahl der verschiedenen Spannungspegel V1 bis V5 fünf, Aspekte des erfinderischen Konzepts sind jedoch nicht darauf beschränkt, und die Anzahl von Spannungspegeln kann von diesem Beispiel abweichen. Ebenso können in dieser Ausführungsform Pegel der Lesespannung von dem ersten Spannungspegel V1 zu dem fünften Spannungspegel V5 verringert werden. Die Aspekte des erfinderischen Konzepts sind jedoch nicht darauf beschränkt und die Pegel der Lesespannungen können von dem fünften Spannungspegel V5 zu dem ersten Spannungspegel V1 erhöht werden.
  • In Schritt 1 wird eine Mehrzahl von Datenteilen von den Speicherzellen MCEL unter dem ersten Spannungspegel V1 gelesen. Hier werden die Speicherzellen MCEL mit einer Grenzspannung Vth, welche geringer ist als der erste Spannungspegel V1, als „1” gelesen, und die Speicherzellen MCEL mit einer Grenzspannung Vth, welche höher ist als der erste Spannungspegel V1, werden als „0” gelesen. In dieser Art und Weise können erste Daten, welche in Schritt 1 gelesen werden, vorübergehend in der Seitenpuffereinheit 22 gespeichert werden.
  • In Schritt 2 wird eine Mehrzahl von Datenteilen von den Speicherzellen MCEL unter dem zweiten Spannungspegel V2 gelesen. Hier werden die Speicherzellen MCEL mit einer Grenzspannung Vth, welche geringer ist als der zweite Spannungspegel V2, als „1” gelesen, und die Speicherzellen MCEL mit einer Grenzspannung Vth, welche höher ist als der zweite Spannungspegel V2, werden als „0” gelesen. In dieser Art und Weise können zweite Daten, welche in Schritt 2 gelesen werden, vorübergebend in der Seitenpuffereinheit 22 gespeichert werden.
  • In Schritt 3 führt jeder der Mehrzahl von Seitenpuffern, welche in der Seitenpuffereinheit 22 enthalten sind, eine Logikoperation auf den ersten Daten, die unter dem ersten Spannungspegel V1 gelesen sind, und den zweiten Daten, die unter dem zweiten Spannungspegel V2 gelesen sind, durch. Beispielsweise kann jeder der Mehrzahl von Seitenpuffern eine XOR-Operation auf den ersten Daten und den zweiten Daten durchführen.
  • In einem Fall der Speicherzelle MCEL, deren Grenzspannung Vth geringer ist als der zweite Spannungspegel V2, sind Ergebnisse der XOR-Operation auf den ersten Daten und den zweiten Daten „0”, in einem Fall der Speicherzelle MCEL, deren Grenzspannung Vth zwischen dem zweiten Spannungspegel V2 und dem ersten Spannungspegel V1 ist, sind Ergebnisse der XOR-Operation auf den ersten Daten und den zweiten Daten „1”, und in einem Fall der Speicherzelle MCEL, deren Grenzspannung Vth höher ist als der zweite Spannungspegel V2, sind Ergebnisse der XOR-Operation auf den ersten Daten und den zweiten Daten „0”. Demnach ist es, gemäß den Ergebnissen der XOR-Operation auf den ersten Daten und den zweiten Daten, möglich, zu erkennen, ob eine Speicherzelle in einer Sektion SEC1 enthalten ist, welche durch zwei benachbarten Spannungspegel (V1 und V2) definiert ist. Detaillierter ist die Speicherzelle in einer Sektion enthalten, von welcher ein XOR-Operationsergebnis „1” ist.
  • In Schritt 4 kann hinsichtlich jeder der Mehrzahl von Sektionen die Zähleinheit 23 die Anzahl von „1”-Ergebnissen aus den Ergebnissen der XOR-Operation, welche durch die Seitenpuffereinheit 22 durchgeführt wird, zählen. Dadurch kann die Zähleinheit 23 die Anzahl der Speicherzellen MCEL zählen, welche in jeder der Mehrzahl von Sektionen existiert. Die Lesespannungs-Bestimmungseinheit 12 kann eine Mulde erfassen, welches ein Spannungspegel einer Sektion ist, welche die geringste Anzahl der Speicherzellen MCEL aus der Mehrzahl von Sektionen hat, und kann den Spannungspegel als einen optimalen Pegel der Lesespannung bestimmen.
  • 8 veranschaulicht eine Leseoperation einer Speichervorrichtung gemäß einem Vergleichsbeispiel.
  • Bezug nehmend auf 8 weist, wenn eine MES-Operation durchgeführt wird, durch ein Aufteilen eines Raums zwischen zwei benachbarten Zuständen von Speicherzellen in N Sektionen (wobei N eine natürliche Zahl ist, welche gleich zu oder größer als 2 ist) durchgeführt wird, die MES-Operation eine Operation RD1 des Lesens erster Daten von den Speicherzellen unter einem ersten Spannungspegel, eine Operation Dout1 des Übertragens der ersten gelesenen Daten zu einem Speichercontroller, eine Operation RD2 des Lesens von zweiten Daten von den Speicherzellen unter einem zweiten Spannungspegel, eine Operation Dout2 des Übertragens der gelesenen zweiten Daten zu dem Speichercontroller und eine Operation XOR + C des Durchführens von XOR-Operationen auf den ersten und zweiten Daten und ein Zählen der Anzahl von „1” aus den Ergebnissen des Durchführens der XOR-Operationen auf.
  • Beispielsweise kann eine Zeit, welche zum Durchführen jeder der Operationen RD1 und RD2 des Lesens der ersten und zweiten Daten benötigt wird, ungefähr 50 μs sein. Wenn die Datenübertragungsoperationen Dout1 und Dout2 bei 120 MHz durchgeführt werden, kann eine Zeit, welche zum Durchführen der Datenübertragungsoperationen Dout1 und Dout2 benötigt wird, ungefähr 150 μs sein. Wenn die XOR-Operation und die Zähloperation XOR + C bei 60 MHz durchgeführt wird, kann eine Zeit, welche benötigt wird, um die XOR-Operation und die Zähloperation XOR + C durchzuführen, ungefähr 205 μs sein. Wenn N = 10 ist, kann eine Zeit, welche für die gesamte MES-Operation benötigt wird, ungefähr 6,25 ms sein.
  • Ein Hauptfaktor für die Leistungsaufnahme in der Zeit, welche benötigt wird, um die MES-Operation durchzuführen, ist die Zeit, welche für die Datenübertragungsoperationen Dout1 und Dout2 benötigt wird, und die Zeit, welche für die XOR-Operation und die Zähloperation XOR + C benötigt wird. Zusätzlich hat der Speichercontroller einen zusätzlichen Speicherplatz (beispielsweise einen statischen Direktzugriffsspeicher(SRAM = Static Random Access Memory)-Puffer, in welchem die übertragenen ersten und zweiten Daten gespeichert werden. Weiterhin kann Leistung aufgenommen werden, um die Datenübertragungsoperationen Dout1 und Dout2 und die XOR-Operation und die Zähloperation XOR + C durchzuführen.
  • 9 veranschaulicht eine Leseoperation der Speichervorrichtung 20A, welche in dem Speichersystem 1 der 1 gemäß einer Ausführungsform des erfinderischen Konzepts enthalten ist.
  • Bezug nehmend auf 9 kann in der vorliegenden Ausführungsform die Speichervorrichtung 20A die Seitenpuffereinheit 22 und die Zähleinheit 23 aufweisen, jede der Mehrzahl von Seitenpuffern kann eine XOR-Operation durchführen, und die Zähleinheit 23 kann die Anzahl von „1”-Ergebnissen aus einem Ergebnis der XOR-Operation zählen. Dadurch weist, wenn ein Raum zwischen zwei benachbarten Zuständen der Speicherzelle MCEL in N Sektionen unterteilt wird (wobei N eine natürliche Zahl gleich zu oder größer als 2 ist), und dann eine MES-Operation in den N-Sektionen durchgeführt wird, die MES-Operation eine Operation RD1 eines Lesens von ersten Daten aus der Speicherzelle MCEL bei einem ersten Spannungspegel, eine Operation DB des Speicherns (beispielsweise ein Backup) der gelesenen ersten Daten in der Seitenpuffereinheit 22, eine Operation RD2 des Lesens von zweiten Daten aus der Speicherzelle MCEL bei einem zweiten Spannungspegel, eine Operation XOR oder ein Durchführen einer XOR-Operation auf den ersten Daten, welche in der Seitenpuffereinheit gespeichert sind, und der gelesenen zweiten Daten, und eine Operation C, in welche die Zähleinheit 23 die Anzahl von „1”-Ergebnissen aus einem Ergebnis der XOR-Operation zählt, auf.
  • Beispielsweise kann eine Zeit, welche benötigt wird, um jede der Operationen RD1 und RD2 des Lesens der ersten Daten und der zweiten Daten durchzuführen, ungefähr 50 μs sein, eine Zeit, welche benötigt wird, um die Operation DB des Speicherns der ersten Daten durchzuführen, ist ungefähr 3 μs, und eine Zeit, welche benötigt wird, um die Operation XOR und die Operation C durchzuführen, kann ungefähr 24 μs sein. Wenn N gleich 10 ist, ist eine Zeit, welche benötigt wird, um die MES-Operation vollständig durchzuführen, ungefähr 0,8 ms, was beträchtlich verringert ist, verglichen mit dem Vergleichsbeispiel der 8.
  • Wie obenstehend beschrieben ist, wird es, da jede der Mehrzahl von Seitenpuffern die ersten Daten sichert (backup) oder speichert, nicht notwendig, die ersten Daten zu dem Speichercontroller 10A zu übertragen, so dass eine Zeit, welche in der Datenübertragungsoperation benötigt wird, verringert werden kann. Ebenso kann, da jeder der Mehrzahl von Seitenpuffern die XOR-Operation auf den gesicherten ersten Daten und den gelesenen zweiten Daten durchführt, die XOR-Operation in einer parallelen Art und Weise durchgeführt werden, so dass eine Zeit, welche in der XOR-Operation benötigt wird, beträchtlich verringert werden kann. Ebenso kann, da die Zähleinheit 23 eine Hochgeschwindigkeitsoperation durchführen kann, eine Zeit, welche benötigt wird, um die Anzahl von „1”-Ergebnissen von den Ergebnissen der XOR-Operation zu zählen, beträchtlich verringert werden. Weiterhin ist es für den Speichercontroller 10A nicht nötig, einen separaten Speicherplatz zu haben, um die gelesenen ersten und zweiten Daten zu speichern, so dass die Größe des Speichercontrollers 10A verringert werden kann, und eine Leistungsaufnahme, welche zum Übertragen der ersten und zweiten Daten benötigt wird, kann verringert werden.
  • 10 ist ein Blockschaltbild einer Speichervorrichtung 20a, welche in dem Speichersystem der 1 gemäß einer Ausführungsform des erfinderischen Konzepts enthalten ist.
  • Bezug nehmend auf 10 kann die Speichervorrichtung 20a eine Speicherzell-Array 21, eine Seitenpuffereinheit 22a und eine Zähleinheit 23a aufweisen.
  • Das Speicherzell-Array 21 kann eine Seite PAG aufweisen. Die Seite PAG kann d Speicherzellen MC0, MC1, MC2, MC3, ..., MCd – 1 aufweisen. Wie voranstehend beschrieben ist, können die d Speicherzellen MC0, MC1, MC2, MC3, ..., MCd – 1 mit derselben Wortleitung verbunden sein. Obwohl 10 einen Fall veranschaulicht, in welchem das Speicherzell-Array 21 eine Seite PAG aufweist, kann das Speicherzell-Array 21 eine Mehrzahl von Seiten aufweisen.
  • Die Seitenpuffereinheit 22a kann eine Mehrzahl von Seitenpuffern PB0, PB1, PB2, PB3, ..., PBd – 1 aufweisen. Die Mehrzahl von Seitenpuffern PB0, PB1, PB2, PB3, ..., PBd – 1 können mit Speicherzellen MC0, MC1, MC2, MC3, ..., MCd – 1 jeweils über entsprechende Bitleitungen BL0, BL1, BL2, BL3, ..., BLd – 1 verbunden sein. Die Mehrzahl von Seitenpuffern PB0, PB1, PB2, PB3, ..., PBd – 1 kann vorübergehend Daten, welche zu dem Speicherzell-Array zu schreiben sind oder Daten, welche von dem Speicherzell-Array 21 gelesen werden, speichern.
  • Detaillierter speichert, wenn eine Leseoperation hinsichtlich der Speichervorrichtung 20a durchgeführt wird, die Mehrzahl von Seitenpuffern PB0, PB1, PB2, PB3, ..., PBd – 1 eine Mehrzahl von Datenteilen, welche sequentiell aus den Speicherzellen MC0, MC1, MC2, MC3, ..., MCd – 1 unter verschiedenen Spannungspegeln gelesen werden. Hier kann jeder der Mehrzahl von Seitenpuffern PB0, PB1, PB2, PB3, PBd – 1 eine Logikoperation auf der Mehrzahl von gespeicherten Datenteilen durchführen. In der vorliegenden Ausführungsform kann jeder der Mehrzahl von Seitenpuffern PB0, PB1, PB2, PB3, ..., PBd – 1 eine XOR-Operation auf zwei Datenteilen durchführen, welche jeweils bei zwei benachbarten Spannungspegeln unter den verschiedenen Spannungspegeln gelesen werden.
  • Obwohl nicht veranschaulicht, kann jeder der Mehrzahl von Seitenpuffern PB0, PB1, PB2, PB3, ..., PBd – 1 eine Schaltvorrichtung aufweisen (beispielsweise einen n-Kanal mit Metalloxid-Halbleiterfeldeffekttransistor (MMOS-Transistor)). Die Schaltvorrichtung kann einen Steueranschluss (beispielsweise ein Gate) haben, an welchem ein Ausgabewert eines entsprechenden Seitenpuffers angelegt wird, und einen Ausgabeanschluss (beispielsweise eine Source), welche mit der Zähleinheit 23a verbunden ist. Demnach kann, wenn der Ausgabewert des entsprechenden Seitenpuffers „1” ist, die Schaltvorrichtung angeschaltet werden, so dass die Schaltvorrichtung einen vorbestimmten Strom für die Zelleinheit 23a zur Verfügung stellen kann, und wenn der Ausgabewert des entsprechenden Seitenpuffers „0” ist und wenn der Ausgabewert des entsprechenden Seitenpuffers „0” ist, kann die Schaltvorrichtung abgeschaltet werden, so dass die Schaltvorrichtung einen vorbestimmten Strom für die Zähleinheit 23a nicht zur Verfügung stellen mag bzw. kann.
  • Die Zähleinheit 23a kann die Anzahl von Speicherzellen zählen, welche in jeder einer Mehrzahl von Sektionen existieren, basierend auf einem Ergebnis der Logikoperation, welche von der Seitenpuffereinheit 22a ausgegeben wird, und sie kann ein Zählergebnis CV ausgeben. Detaillierter kann die Zähleinheit 23a die Anzahl der Speicherzellen durch ein Zählen der Anzahl von „1”, welche in jeder der Mehrzahl von Sektionen existieren, zählen, basierend auf einem Ergebnis der XOR-Operation, welche von der Seitenpuffereinheit 22a ausgegeben wird. In der vorliegenden Ausführungsform kann die Zähleinheit 23a die Zähloperation in einer parallelen Art und Weise auf Ergebnissen der Logikoperation durchführen, welche von der Seitenpuffereinheit 22a ausgegeben werden.
  • In der vorliegenden Ausführungsform kann die Zähleinheit 23a ein analoger Zähler sein. Detaillierter kann die Zähleinheit 23a eine Quantität eines Stroms, welcher daran angelegt wird, erfassen, und sie kann die Anzahl von angeschalteten Schaltvorrichtungen aus den Schaltvorrichtungen zählen, welche in der Mehrzahl von Seitenpuffern PB0, PB1, PB2, PB3, ..., PBd – 1 enthalten sind. Auf diese Art und Weise zählt die Zähleinheit 23a die Anzahl der angeschalteten Schaltvorrichtungen, so dass die Zähleinheit 23a die Anzahl von „1” zählen kann, welche in jeder der Mehrzahl von Sektionen existieren, basierend auf dem Ergebnis der XOR-Operation, und demnach die Anzahl der Speicherzellen zählen kann, welche in jeder der Mehrzahl von Sektionen existiert.
  • 11 ist ein Blockschaltbild einer Speichervorrichtung 20b, welche in dem Speichersystem 1 der 1 gemäß einer anderen Ausführungsform des erfinderischen Konzepts enthalten ist.
  • Bezug nehmend auf 11 kann die Speichervorrichtung 20b ein Speicherzell-Array 21, eine Seitenpuffereinheit 22b und eine Zelleinheit 23b aufweisen.
  • Das Speicherzell-Array 21 kann eine Seite PAG aufweisen. Die Seite PAG kann eine Mehrzahl von Sektoren S0, S1, S2 und S3 aufweisen. Obwohl 11 einen Fall veranschaulicht, in welchem das Speicherzell-Array 21 eine Seite PAG aufweist, kann das Speicherzell-Array 21 eine Mehrzahl von Seiten aufweisen. Ebenso weist in 11 die Seite PAG vier Sektoren S0, S1, S2 und S3 auf, Aspekte des erfinderischen Konzepts sind jedoch nicht darauf beschränkt. Die Anzahl von Sektoren, welche in der Seite PAG enthalten sind, kann variieren, und eine Größe jedes der Sektoren kann variieren.
  • Die Seitenpuffereinheit 22b kann eine Mehrzahl von Seitenpuffergruppen PBG0, PBG1, PBG2 und PBG3 aufweisen. Die Mehrzahl von Seitenpuffergruppen PBG0, PBG1, PBG2 und PBG3 kann mit den Sektoren S0, S1, S2 und S3 jeweils über entsprechende Bitleitungen verbunden sein. Hier kann jede der Mehrzahl von Seitenpuffergruppen PBG0, PBG1, PBG2 und PBG3 eine Mehrzahl von Seitenpuffern (nicht gezeigt) aufweisen. Die Mehrzahl von Seitenpuffern kann mit einer Mehrzahl von Speicherzellen (nicht gezeigt) jeweils über entsprechende Bitleitungen verbunden sein.
  • Die Zähleinheit 23b kann eine Mehrzahl von Zählern CNT0, CNT1, CNT2 und CNT3 aufweisen. Die Mehrzahl von CNT0, CNT1, CNT2 und CNT3 sind jeweils mit der Mehrzahl von Seitenpuffergruppen PBG0, PBG1, PBG2 und PBG3 verbunden. In dieser Art und Weise kann die Zähleinheit 23b die Mehrzahl von Zählern CNT0, CNT1, CNT2 und CNT3 aufweisen, welche der Anzahl von Sektoren S0, S1, S2 und S3 entsprechen. Die Mehrzahl von Zählern CNT0, CNT1, CNT2 und CNT3 kann Zählergebnisse CV0, CV1, CV2 und CV3 hinsichtlich der Sektoren S0, S1, S2 und S3 ausgeben, welche jeweils der Mehrzahl von Zählern CNT0, CNT1, CNT2 und CNT3 entsprechen.
  • Wie obenstehend beschrieben ist, kann gemäß der vorliegenden Ausführungsform die Zähleinheit 23b die Zähler CNT0, CNT1, CNT2 und CNT3 aufweisen, welche jeweils den Sektoren S0, S1, S2 und S3 entsprechen, und dadurch kann die Zähleinheit 23b eine MES-Operation in Einheiten von Sektoren durchführen. Wenn der Speichercontroller 10A eine ECC in Einheiten von Sektoren durchführt, kann, obwohl ein Lesefehler mittels der ECC korrigiert wurde, der Lesefehler auftreten. In diesem Fall kann eine Zähloperation nur auf einem Zähler, welcher den Lesefehler hat, aus der Mehrzahl von Zählern CNT0, CNT1, CNT2 und CNT3 durchgeführt werden, so dass unnötige Operationen hinsichtlich Sektoren, welche den Lesefehler nicht haben, ausgelassen werden können.
  • 12 ist ein Blockschaltbild einer Speichervorrichtung 20A', welche in dem Speichersystem 1 der 1 gemäß einer anderen Ausführungsform des erfinderischen Konzepts enthalten ist.
  • Bezug nehmend auf 12 kann die Speichervorrichtung 20A' ein Speicherzell-Array 21, eine Mehrzahl von Seitenpuffereinheiten 22, eine Zähleinheit 23 und eine Spannungspegel-Bestimmungseinheit 24 aufweisen. Einige Elemente, welche in der Speichervorrichtung 20A' gemäß der vorliegenden Ausführungsform enthalten sind, sind im Wesentlichen dieselben Elemente, welche in der Speichervorrichtung 20A der 1 enthalten sind. Gleiche Bezugszeichen beziehen sich auf gleiche Elemente und die gleichen Elemente wie diejenigen der Speichervorrichtung 20A der 1 und weitere Beschreibungen hiervon werden hier ausgelassen.
  • Die Spannungspegel-Bestimmungseinheit 24 kann verschiedene Spannungspegel, welche an das Speicherzell-Array 21 angelegt sind, bestimmen. Hier kann es notwendig sein, dass die verschiedenen Spannungspegel eine MES-Operation auf dem Speicherzell-Array 21 durchführen. Um die MES-Operation durchzuführen, muss ein Spannungspegel, welcher an das Speicherzell-Array 21 angelegt wird, wann auch immer eine Leseoperation auf dem Speicherzell-Array 21 durchgeführt wird, konstant erhöht oder verringert werden.
  • Gemäß der vorliegenden Ausführungsform weist die Speichervorrichtung 20A' die Spannungspegelbestimmungseinheit 24 auf, so dass die verschiedenen Spannungspegel zum Durchführen der MES-Operation in der Speichervorrichtung 20A' aktualisiert werden können. Demnach ist es nicht notwendig, einen Datenaustausch zwischen dem Speichercontroller 10A und der Speichervorrichtung 20A' durchzuführen, um die unterschiedlichen Spannungspegel zu wählen bzw. zu setzen.
  • 13 veranschaulicht eine Spannungspegel-Änderungsoperation einer Speichervorrichtung gemäß einem Vergleichsbeispiel.
  • Bezug nehmend auf 13 versieht, um Spannungspegel, welche an ein Speicherzell-Array angelegt werden, wenn eine MES-Operation durchgeführt wird, zu ändern, ein Speichercontroller die Speichervorrichtung mit einem Steuersignal, welches eine Information ist, welche anzeigt, dass die Spannungspegel zu ändern sind.
  • Detaillierter empfängt die Speichervorrichtung einen Lesebefehl Read CMD von dem Speichercontroller, für die Leseoperation bei einem Startspannungspegel (Read Op.) durch, und sieht gelesene Daten für den Speichercontroller (Dout1) vor. Danach empfängt die Speichervorrichtung Informationen über einen ersten Spannungspegel von dem Speichercontroller (Level Set 1), empfängt einen Lesebefehl Read CMD, führt eine Leseoperation bei dem ersten Spannungspegel durch (Read Op.) und sieht gelesene Daten für den Speichercontroller vor (Dout2). Danach empfängt die Speichervorrichtung Informationen über einen zweiten Spannungspegel von dem Speichercontroller (Level Set 2), empfängt einen Lesebefehl Read CMD, führt eine Leseoperation bei dem zweiten Spannungspegel durch (Read Op.) und sieht gelesene Daten für den Speichercontroller vor (Dout3).
  • 14 veranschaulicht eine Spannungspegel-Änderungsoperation durch die Speichervorrichtung 20A' der 12 gemäß einer Ausführungsform des erfinderischen Konzepts.
  • Bezug nehmend auf 14 weist die Speichervorrichtung 20A' die Spannungspegel-Bestimmungseinheit 24 auf, welche in der Lage ist, verschiedene Spannungspegel, welche an das Speicherzell-Array 21 angelegt werden, zu bestimmen.
  • Detaillierter empfängt die Speichervorrichtung 20A' einen Lesebefehl Read CMD von dem Speichercontroller 10A, führt eine Leseoperation bei einem Startspannungspegel (Read Op.) durch, und sichert gelesene erste Daten zu der Seitenpuffereinheit 22. Danach empfängt die Speichervorrichtung 20A' einen Lesebefehl Read CMD von dem Speichercontroller 10A, führt eine Leseoperation bei einem ersten Spannungspegel (Read Op.) durch und führt eine XOR-Operation auf den gesicherten ersten Daten und den gelesenen zweiten Daten durch. Hier wird der erste Spannungspegel durch die Spannungspegel-Bestimmungseinheit 24 bestimmt und wird demnach in der Speichervorrichtung 20A' automatisch aktualisiert.
  • Danach empfängt die Speichervorrichtung 20A' einen Lesebefehl Read CMD von dem Speichercontroller 10A, führt eine Leseoperation bei einem zweiten Spannungspegel (Read Op.) durch und versorgt den Speichercontroller 10A mit der Anzahl von „1”, welche von einem Ergebnis der XOR-Operation hinsichtlich der ersten Daten und der zweiten Daten (Dout) gezählt wird. Hier wird der zweite Spannungspegel durch die Spannungspegel-Bestimmungseinheit 24 bestimmt, und wird demnach automatisch in der Speichervorrichtung 20A' aktualisiert.
  • 15 ist eine Darstellung, welche eine Verteilung einer Mehrzahl von Speicherzellen MCEL gegenüber Grenzspannungen der Mehrzahl von Speicherzellen MCEL veranschaulicht.
  • Bezug nehmend auf 15 repräsentiert die horizontale Achse Grenzspannungen Vth der Speicherzellen MCEL, und die vertikale Achse repräsentiert die Anzahl der Speicherzellen MCEL. Aufgrund von Herstellungsimperfektionen, unterscheiden sich die Charakteristiken eines Dies, auf welchem Speicherchips integriert sind, von den Charakteristiken eines anderen Die, worauf andere Speicherchips integriert sind. Ebenso können die Charakteristiken innerhalb desselben Die abhängend von einer Platzierung variieren. Dies wird Die-Variation genannt. Aufgrund der Die-Variation, wie sie in 15 veranschaulicht ist, kann die Grenzspannungsverteilung der Mehrzahl von Speicherzellen MCEL von Die zu Die und innerhalb jedes Die variieren.
  • In einem idealen Fall ohne die Die-Variation wird eine MES-Operation in einem Suchbereich b durchgeführt, um einen optimalen Pegel einer Lesespannung zwischen zwei benachbarten Zuständen zu bestimmen. In einem tatsächlichen Fall jedoch mit Die-Variation, muss die MES-Operation in einem Suchgebiet a durchgeführt werden, um den optimalen Pegel der Lesespannung zwischen den zwei benachbarten Zuständen zu bestimmen. Als solches wird eine Zeit, welche benötigt wird, um die MES-Operation durchzuführen, erhöht, und eine Leistungsaufnahme tritt auf, wenn eine MES-Operation durchgeführt wird.
  • 16 ist ein Blockschaltbild der Spannungspegel-Bestimmungseinheit 24, welche in der Speichervorrichtung 20A' der 12 enthalten ist.
  • Bezug nehmend auf 16 kann die Spannungspegel-Bestimmungseinheit 24 eine Startspannungsspeichereinheit 241, eine Offset-Speichereinheit 242, eine Addiereinheit 243 und eine Spannungspegel-Erzeugungseinheit 244 aufweisen. Hierin nachstehend werden unter Bezugnahme auf die 15 und 16 Elemente, welche in der Spannungspegel-Bestimmungseinheit 24 enthalten sind, beschrieben werden.
  • Die Startspannungsspeichereinheit 241 kann eine Startspannung speichern, welche an das Spannungszell-Array 21 angelegt wird. Hier kann die Startspannung in verschiedenen Speicherchips variieren, unter Berücksichtigung der Die-Variation. Detaillierter kann, um gleichermaßen die verschiedenen Speicherchips mit einer Spannung zu versorgen, welche letztendlich durch die Spannungspegel-Bestimmungseinheit 24 erzeugt wird, die Startspannung hinsichtlich den verschiedenen Speicherchips variieren. Beispielsweise kann die Startspannungsspeichereinheit 241 einen digitalen Wert der Startspannung speichern.
  • Die Offset-Speichereinheit 242 kann eine Mehrzahl von vorbestimmten Offset-Spannungen speichern. Hier kann die Mehrzahl von Offset-Spannung gleichermaßen hinsichtlich den verschiedenen Speicherchips definiert sein. Da die Startspannungsspeichereinheit 241 die Startspannung speichert, welche in den verschiedenen Speicherchips in Berücksichtigung der Die-Variation variiert, muss die Offset-Speicherspannung 242 die Offset-Spannungen nicht unter Berücksichtigung der Die-Variationen bestimmen. Beispielsweise kann die Offset-Speichereinheit 242 digitale Werte der Mehrzahl von Offset-Spannungen speichern.
  • Die Addiereinheit 243 kann eine der Mehrzahl von Offset-Spannungen zu der Startspannung addieren. Beispielsweise kann ein Additionsergebnis, welches von der Addiereinheit 243 ausgegeben wird, ein digitaler Wert sein.
  • Die Spannungspegel-Erzeugungseinheit 244 kann einen analogen Spannungspegel aus dem Additionsergebnis, welches von der Addiereinheit 243 ausgegeben wird, erzeugen. Demnach kann der Spannungspegel, welcher letztendlich erzeugt wird, gleichermaßen für die verschiedenen Speicherchips vorgesehen werden.
  • 17 ist ein Blockschaltbild eines Speichersystems 2 gemäß einer anderen Ausführungsform des erfinderischen Konzepts.
  • Bezug nehmend auf 17 kann das Speichersystem 2 einen Speichercontroller 10B und eine Speichervorrichtung 20B aufweisen. Der Speichercontroller 10B kann eine ECC-Verarbeitungseinheit 11 und eine Lesespannungs-Bestimmungseinheit 12a aufweisen. Die Speichervorrichtung 20B kann ein Speicherzell-Array 21, eine Speicherpuffereinheit 22, eine Zähleinheit 23 und eine Mulden-Erfassungseinheit 25 aufweisen. Einige der Elemente, welche in der Speichervorrichtung 20B gemäß der vorliegenden Ausführungsform enthalten sind, sind im Wesentlichen dieselben Elemente, welche in der Speichervorrichtung 20A der 1 enthalten sind. Ebenso sind einige der Elemente, welche in dem Speichercontroller 10B gemäß der vorliegenden Ausführungsform enthalten sind, im Wesentlichen dieselben Elemente, welche in dem Speichercontroller 10A der 1 enthalten sind. Gleiche Bezugszeichen beziehen sich auf gleiche Elemente und die gleichen Elemente wie diejenigen des Speichercontrollers 10A und der Speichervorrichtung 20A der 1 und eine Beschreibung davon wird hier ausgelassen.
  • Die Mulden-Erfassungseinheit 25 kann einen Spannungspegel, welcher einer Mulde zwischen zwei benachbarten Zuständen der Speicherzelle MCEL entspricht, basierend auf einer Ausgabe von der Zähleinheit 23 erfassen. Dadurch ist es nicht nötig, dass die Ausgabe von der Zähleinheit 23 für den Speichercontroller 10B vorgesehen wird, so dass ein Datenaustausch zwischen dem Speichercontroller 10B und der Speichervorrichtung 20B vereinfacht werden kann, und demnach eine Betriebszeit und Leistungsaufnahme davon verringert werden kann. Ebenso wird es nicht notwendig, dass der Speichercontroller 10B einen zusätzlichen Speicherplatz (beispielsweise einen SRAM-Puffer oder dergleichen) hat, um die Ausgabe von der Zähleinheit 23 zu speichern.
  • Die Lesespannungs-Bestimmungseinheit 12a kann den Spannungspegel, welcher der Mulde entspricht, welche durch die Mulden-Erfassungseinheit 25 erfasst wird, empfangen, kann den Spannungspegel als eine Lesespannung bestimmen, und kann die Lesespannung für die Speichervorrichtung 20B vorsehen.
  • Wenn eine MES-Operation wenigstens bei einer 2X-Geschwindigkeit durchgeführt wird, kann die MES-Operation simultan auf einer Mehrzahl von MATs durchgeführt werden, welche in dem Speicherzell-Array 21 enthalten sind, und hier kann die Mulden-Erfassungseinheit 25 die Mulden in Einheiten von MATs erfassen.
  • Obwohl nicht veranschaulicht, kann die Speichervorrichtung 20B weiterhin die Spannungspegel-Bestimmungseinheit 24, welche in 12 gezeigt ist, aufweisen.
  • 18 ist ein Diagramm zur Bezugnahme beim Beschreiben eines Betriebs der Speichervorrichtung 20B der 17.
  • Bezug nehmend auf 18 kann eine Operation zum Bestimmen eines optimalen Spannungspegels einer Lesespannung zwischen einem sechsten programmierten Zustand P6 und einem sieben programmierten Zustand P7, welche zwei benachbarte Zustände einer Speicherzelle MCEL sind, basierend auf einer Startspannung, durchgeführt werden, welcher ein erster Spannungspegel V1 ist, und einem Offset, welcher –20 mV ist. Die Zähleinheit 23 zählt die Anzahl der Speicherzellen MCEL in jeder der ersten bis vierten Sektion SEC1 bis SEC4, welche durch einen ersten bis fünften Spannungspegel V1 bis V5 definiert sind. Hier kann die Anzahl von Speicherzellen MCEL durch ein Zählen der Anzahl von „1” Ergebnissen von den Ergebnissen einer XOR-Operation erhalten werden, welche durch die Seitenpuffereinheit 22 durchgeführt wird.
  • Die erste Sektion SEC1 ist zwischen dem ersten Spannungspegel V1 und dem zweiten Spannungspegel V2, welcher um 20 mV geringer ist als der erste Spannungspegel V1, und die Zähleinheit 23 zählt die Anzahl der Speicherzellen MCEL zu 380 in der ersten Sektion SEC1. Die zweite Sektion SEC2 ist zwischen dem zweiten Spannungslevel V2 und dem dritten Spannungslevel V3, welcher um 20 mV geringer ist als der zweite Spannungspegel V2, und die Zähleinheit 23 zählt die Anzahl der Speicherzellen MCEL zu 140 in der zweiten Sektion SEC2. Die dritte Sektion SEC3 ist zwischen dem dritten Spannungspegel V3 und dem vierten Spannungspegel V4, welcher um 20 mV geringer ist als der dritte Spannungspegel V3, und die Zähleinheit 23 zählt die Anzahl von Speicherzellen zu 150 in der dritten Sektion SEC3. Die vierte Sektion SEC4 ist zwischen dem vierten Spannungspegel V4 und dem fünften Spannungspegel V5, welcher um 20 mV geringer ist als der vierte Spannungspegel V4 und die Zähleinheit 23 zählt die Anzahl von Speicherzellen MCEL zu 390 in der vierten Sektion SEC4.
  • 19 ist ein Blockschaltbild, welches eine Mulden-Erfassungseinheit 25a, welche in der Speichervorrichtung 20B der 17 gemäß einer Ausführungsform des erfinderischen Konzepts enthalten ist.
  • Bezug nehmend auf 19 kann die Mulden-Erfassungseinheit 25a eine Minimalwert-Speichereinheit 251 und eine Minimal-Offset-Speichereinheit 252 aufweisen. Hierin nachstehend werden Elemente, welche in der Mulden-Erfassungseinheit 25a enthalten sind, nun im Detail unter Bezugnahme auf die 18 und 19 beschrieben werden.
  • Die Minimalwert-Speichereinheit 251 kann einen Minimalwert der Speicherzellen MCEL, welche in jeder einer Mehrzahl von Sektionen existieren, speichern. Detaillierter kann die Minimalwert-Speichereinheit 251 einen Minimalwert der Anzahlen der Speicherzellen MCEL speichern, welche jeweils für die erste bis vierte Sektion SEC1 bis SEC4 gezählt werden. Beispielsweise kann die Minimalwert-Speichereinheit 251 140 speichern, d. h. der Minimalwert der Anzahlen von Speicherzellen MCEL, welche jeweils für die erste bis vierte Sektion SEC1 bis SEC4 gezählt wird.
  • Die Minimal-Offset-Speichereinheit 252 kann einen Offset als einen minimalen Offset speichern, wobei der Offset einer Sektion aus der ersten bis vierten Sektion SEC1 bis SEC4 entspricht, welche einen minimalen Zählwert hat. Detaillierter kann, wenn ein Wert, welcher in einer gegenwärtigen Sektion gezählt wird geringer ist, als der Minimalwert, welcher in der Minimalwert-Speichereinheit 251 gespeichert ist, die Minimal-Offset-Speichereinheit 252 einen Offset, welcher der gegenwärtigen Sektion entspricht, als den minimalen Offset speichern. Hier kann der minimale Offset, welcher in der Minimal-Offset-Speichervorrichtung 252 gespeichert ist, als eine Mulde bestimmt werden.
  • In einem Fall beispielsweise, in dem ein Wert, welcher für die zweite Sektion SEC2 gezählt wird, 140 ist, und der Minimalwert, welcher in der Minimalwert-Speichereinheit 251 gespeichert ist, 380 ist, kann, da der Wert, der für die zweite Sektion SEC2 gezählt wird, geringer ist als der Minimalwert, welcher in der Minimalwert-Speichereinheit 251 gespeichert ist, die Minimal-Offset-Speichereinheit 252 –40 mV, welches ein Offset ist, welches der zweiten Sektion SEC2 entspricht, als einen minimalen Offset speichern. Zusätzlich kann, in einem Fall, in dem ein Wert, welcher für die dritte Sektion SEC3 gezählt wird, 150 ist, und der Minimalwert, welcher in der Minimalwert-Speichereinheit 251 gespeichert ist, 140 ist, da der Wert, der für die dritte Sektion SEC3 gezählt wird, größer ist als der Minimalwert, welcher in der Minimalwert-Speichereinheit 251 gespeichert ist, die Minimal-Offset-Speichereinheit 252 ein Speichern von –40 mV beibehalten, welches vorangehend als minimaler Offset gespeichert ist.
  • Gemäß der vorliegenden Ausführungsform kann die Ausführungsform 20B die Mulden-Erfassungseinheit 25, welche in der Lage ist, einen minimalen Offset zu speichern, aufweisen. Demnach muss die Speichervorrichtung 20B den Speichercontroller 10B mit der Ausgabe von der Zähleinheit nicht vorsehen, wann immer die MES-Operation durchgeführt wird, und nachdem die MES-Operation endet, muss die Speichervorrichtung 20B nur den Spannungspegel der Mulde für den Speichercontroller 10B vorsehen. Demnach wird eine Schnittstelle zwischen dem Speichercontroller 10B und der Speichervorrichtung 20B vereinfacht. Ebenso ist es nicht notwendig, dass der Speichercontroller 10B separat einen Spannungspegel berechnet und speichert, wann immer die MES-Operation durchgeführt wird, so dass eine Konfiguration des Speichercontrollers 10B vereinfacht werden kann.
  • 20 ist ein Blockschaltbild, welches eine Mulden-Erfassungseinheit 25b, welche in der Speichervorrichtung 20B der 17 gemäß einer anderen Ausführungsform des erfinderischen Konzepts enthalten ist, veranschaulicht.
  • Bezug nehmend auf 20 kann die Mulden-Erfassungseinheit 25b eine Minimalwert-Speichereinheit 251, eine Minimal-Offset-Speichereinheit 252 und eine Mulden-Speichereinheit 253 aufweisen. Einige von Elementen, welche in der Mulden-Erfassungseinheit 25b gemäß der vorliegenden Ausführungsform enthalten sind, sind im Wesentlichen dieselben, wie Elemente, welche in der Mulden-Erfassungseinheit 25a der 19 enthalten sind. Gleiche Bezugszeichen beziehen sich auf gleiche Elemente und die gleichen Elemente wie diejenigen der Mulden-Erfassungseinheit 25a der 19 werden nicht nochmals beschrieben.
  • Die Mulden-Speichereinheit 253 kann eine Ausgabe von der Minimal-Offset-Speichereinheit 252 empfangen und kann demnach einen Spannungspegel, welcher einer Mulde, oder einen Offset, welcher der Mulde entspricht, speichern. Die Mulden-Speichereinheit 253 kann eine Mehrzahl von Mulden-Speichern aufweisen, und die Anzahl der Mehrzahl von Mulden-Speichern kann der Anzahl von Mulden zwischen zwei benachbarten Zuständen einer Speicherzelle entsprechen. Detaillierter kann, wenn die Speicherzelle eine n-Bit-Speicherzelle ist, die Anzahl der Mehrzahl von Muldenspeichern 2n – 1 sein.
  • 21 ist eine Darstellung zur Bezugnahme beim Beschreiben einer Leseoperation für jede Seite, wenn eine Speicherzelle MCEL eine 3-Bit-Multipegelzelle ist.
  • Bezug nehmend auf 21 kann, wenn die Speicherzelle MCEL eine 3-Bit-Multipegelzelle ist, eine Leseoperation mit Hinsicht auf die Speicherzelle MCEL dreimal durchgeführt werden, und acht Teile von Zustandsinformationen können unterteilt und in drei Seiten ausgegeben werden. In der vorliegenden Ausführungsform können Daten „111” einem gelöschten Zustand E zugeordnet sein, Daten „110” können einem ersten programmierten Zustand P1 zugeordnet sein, Daten „100” können einem zweiten programmierten Zustand P2 zugeordnet sein, Daten „000” können einem dritten programmierten Zustand P3 zugeordnet sein, Daten „010” können einem vierten programmierten Zustand P4 zugeordnet sein, Daten „011” können einem fünften programmierten Zustand P5 zugeordnet sein, Daten „001” können einem sechsten programmierten Zustand P6 zugeordnet sein, und Daten „101” können einem siebten programmierten Zustand P7 zugeordnet sein. Aspekte des erfinderischen Konzepts sind jedoch nicht darauf beschränkt und Daten, welche jedem programmierten Zustand zugeordnet sind, können in anderen Ausführungsformen variieren.
  • Ein erstes Seitenlesen (erstes page read) weist ein Lesen mit Hinsicht auf eine erste Mulde VA1 zwischen dem gelöschten Zustand E und dem ersten programmierten Zustand P1 und ein Lesen hinsichtlich einer fünften Mulde VA5 zwischen dem vierten programmierten Zustand P4 und dem fünften programmierten Zustand P5 auf. Ein zweites Seitenlesen (zweites page read) weist ein Lesen mit Hinsicht auf eine zweite Mulde VA2 zwischen dem ersten programmierten Zustand P1 und dem zweiten programmierten Zustand P2, ein Lesen mit Hinsicht auf eine vierte Mulde VA4 zwischen dem dritten programmierten Zustand P3 und dem vierten programmierten Zustand P4 und ein Lesen hinsichtlich einer sechsten Mulde VA6 zwischen dem fünften programmierten Zustand P5 und dem sechsten programmierten Zustand P6 auf. Ein drittes Seitenlesen (drittes page read) weist ein Lesen mit Hinsicht auf eine dritte Mulde VA3 zwischen dem zweiten programmierten Zustand P2 und dem dritten programmierten Zustand P3 und ein Lesen hinsichtlich einer siebten Mulde VA7 zwischen dem sechsten programmierten Zustand P6 und dem siebten programmierten Zustand P7 auf.
  • Detaillierter können, wenn das Lesen auf der erste Mulde VA1 und der fünften Mulde VA5 bei dem ersten Seitenlesen (erstes page read) durchgeführt wird, wenn die erste Mulde VA1 eine „Aus-Zelle” anzeigt, und die fünfte Mulde VA5 eine „An-Zelle” anzeigt, erste Seitendaten (erste page data) als „0” ausgegeben werden, und wenn nicht, können die ersten Seitendaten (erste page data) als „1” ausgegeben werden. Als Nächstes können, wenn das Lesen auf der zweiten Mulde VA2, der vierten Mulde VA4 und der sechsten Mulde VA6 bei dem zweiten Seitenlesen (zweites page read) durchgeführt wird, wenn die zweite Mulde VA2 eine „Aus-Zelle” anzeigt, und die vierte Mulde VA4 eine „An-Zelle” anzeigt, zweite Seitendaten (zweite page data) als „0” ausgegeben werden, wenn die sechste Mulde VA6 eine „Aus-Zelle” anzeigt, die zweiten Seitendaten (zweite page data) als „0” ausgegeben werden, und wenn nicht, können die zweiten Seitendaten (zweite page data) als „1” ausgegeben werden. Als Nächstes können, wenn das Lesen auf der dritten Mulde VA3 und der siebten Mulde VA7 bei dem dritten Seitenlesen (drittes page read) durchgeführt wird, wenn die dritte Mulde VA3 eine „Aus-Zelle” anzeigt, und die siebte Mulde VA7 eine „An-Zelle” anzeigt, dritte Seitendaten (dritte page data) als „0” ausgegeben werden, und wenn nicht, können die dritten Seitendaten (dritte page data) als „1” ausgegeben werden.
  • Bezug nehmend zurück auf 20 kann die Mulden-Speichereinheit 253 Spannungspegel speichern, welche jeweils verschiedenen Mulden entsprechen, oder Offsets, welche den verschiedenen Mulden jeweils entsprechen. Wenn die Speicherzelle MCEL eine 3-Bit-Multipegelzelle ist, kann die Mulden-Speichereinheit 253 Spannungspegel oder Offsets speichern, welche jeweils der ersten bis siebten Mulde VA1 bis VA7 entsprechen.
  • 22 ist ein Zeitverlaufsdiagramm einer Leseoperation durch die Speichervorrichtung 20B der 17 gemäß einer Ausführungsform des erfinderischen Konzepts.
  • Bezug nehmend auf 22 kann die Speichervorrichtung 20B die Mulden-Erfassungseinheit 25 aufweisen und kann eine Mulde zwischen zwei benachbarten Zuständen der Speicherzelle MCEL basierend auf einem Wert, welcher durch die Zähleinheit 23 gezählt wird, erfassen.
  • Detaillierter empfängt die Speichervorrichtung 20B einen Lesebefehl Read CMD von dem Speichercontroller 10B und führt eine Leseoperation (Read Op.) durch, und die Seitenpuffereinheit 22 sichert gelesene erste Daten. Danach empfängt die Speichervorrichtung 20B einen Lesebefehl Read CMD von dem Speichercontroller 10B und führt eine Leseoperation (Read Op.) durch, und die Seitenpuffereinheit 22 führt eine XOR-Operation auf den gesicherten ersten Daten und den gelesenen zweiten Daten durch.
  • Nachdem die Speichervorrichtung 20B das Lesen und die Operation wiederholt, empfängt die Speichervorrichtung 20B einen finalen Befehl Final CMD von dem Speichercontroller 10B und versieht den Speichercontroller 10B mit einem minimalen Offset, welcher in der Minimal-Offset-Speichereinheit 252 gemäß einem Ergebnis einer MES-Operation gespeichert ist. In einer anderen Ausführungsform kann die Speichervorrichtung 20B einen finalen bzw. letztendlichen Befehl Final CMD von dem Speichercontroller 10B empfangen und kann den Speichercontroller 10B mit einem Spannungspegel oder einem Offset versehen, welcher einer Mulde entspricht und in der Mulden-Speichereinheit 253 gemäß einem Ergebnis einer MES-Operation gespeichert ist.
  • 23 ist ein Blockschaltbild eines Speichersystems 3 gemäß einer anderen Ausführungsform des erfinderischen Konzepts.
  • Bezug nehmend auf 23 kann das Speichersystem 3 einen Speichercontroller 10C und eine Speichervorrichtung 20C aufweisen. Der Speichercontroller 10C weist eine ECC-Verarbeitungseinheit 11 auf. Die Speichervorrichtung 20C kann ein Speicherzell-Array 21, eine Seitenpuffereinheit 22, eine Zähleinheit 23, eine Mulden-Erfassungseinheit 25 und eine Lesespannungs-Erzeugungseinheit 26 aufweisen. Einige von Elementen, welche in der Speichervorrichtung 20C gemäß der vorliegenden Ausführungsform enthalten sind, sind im Wesentlichen dieselben wie die Elemente, welche in der Speichervorrichtung 20B der 17 enthalten sind. Ebenso sind einige von Elementen, welche in dem Speichercontroller 10C gemäß der vorliegenden Ausführungsform enthalten sind, im Wesentlichen dieselben wie Elemente, welche in dem Speichercontroller 10A der 1 enthalten sind. Gleiche Bezugszeichen beziehen sich auf gleiche Elemente und die gleichen Elemente wie diejenigen des Speichercontrollers 10A und Speichervorrichtung 20A der 1 und eine Beschreibung davon werden hier nicht wiederholt.
  • Die Mulden-Erfassungseinheit 25 kann einen Spannungspegel, welcher einer Mulde zwischen zwei benachbarten Zuständen der Speicherzelle MCEL entspricht, basierend auf einer Ausgabe von der Zelleinheit 23 erfassen. Dadurch wird es nicht notwendig, dass die Ausgabe von der Zähleinheit 22 für den Speichercontroller 10C vorgesehen wird, so dass ein Datenaustausch zwischen dem Speichercontroller 10C und der Speichervorrichtung 20C vereinfacht werden kann, und demnach eine Betriebszeit bzw. Operationszeit und Leistungsaufnahme davon verringert werden kann. Ebenso muss der Speichercontroller 10C keinen zusätzlichen Speicherplatz (beispielsweise einen SRAM-Puffer oder dergleichen) haben, um die Ausgabe von der Zähleinheit 23 zu speichern.
  • Die Lesespannungs-Erzeugungseinheit 26 kann das Speicherzell-Array 21 mit dem Spannungspegel, welcher der Mulde, welche durch die Mulden-Erfassungseinheit 25 erfasst wird, entspricht, versehen. Hier kann die Mulde, welche durch die Mulden-Erfassungseinheit 25 erfasst wird, Information über einen optimalen Spannungspegel einer Lesespannung sein, welche letztendlich erzeugt wird, nachdem eine MES-Operation endet. Wie obenstehend beschrieben ist, kann der optimale Spannungspegel der Lesespannung, welcher als ein Ergebnis der MES-Operation erhalten wird, in einer Leseoperation hinsichtlich des Speicherzell-Array 21 verwendet werden.
  • Gemäß der vorliegenden Ausführungsform kann, da die Speichervorrichtung 20C die Lesespannungs-Erzeugungseinheit 26 aufweist, wenn die MES-Operation endet und demnach die Mulde durch die Mulden-Erfassungseinheit 25 erfasst wird, die erfasste Mulde nicht für den Speichercontroller 10C vorgesehen sein, sondern kann anstelle dessen für die Lesespannungs-Erzeugungseinheit 26, welche in der Speichervorrichtung 20C enthalten ist, vorgesehen sein. Demnach ist es nicht notwendig, einen Datenaustausch zwischen dem Speichercontroller 10C und der Speichervorrichtung 20C durchzuführen, um die Leseoperation hinsichtlich des Speicherzell-Array 21 durchzuführen.
  • Obwohl nicht veranschaulicht, kann die Speichervorrichtung 20C weiterhin die Spannungspegel-Erfassungseinheit 24 der 12 aufweisen.
  • 24 ist ein Blockschaltbild der Lesespannungs-Erzeugungseinheit 26 der 23 gemäß einer Ausführungsform des erfinderischen Konzepts.
  • Bezug nehmend auf 24 kann die Lesespannungs-Erzeugungseinheit 26 eine erste Steuereinheit 261, eine zweite Steuereinheit 262, eine Speichereinheit 263 für eine anfängliche Lesespannung, eine Offset-Speichereinheit 264, eine Addiereinheit 265 und eine Spannungspegel-Erzeugungseinheit 266 aufweisen. Hierin nachstehend werden Elemente, welche in der Lesespannungs-Erzeugungseinheit 26 enthalten sind, im Detail beschrieben werden.
  • Die Speichereinheit 263 für eine anfängliche Lesespannung kann eine Mehrzahl von anfänglichen Lesespannungen speichern, welche jeweils Mulden zwischen zwei benachbarten Zuständen aus einer Mehrzahl von Zuständen der Speicherzelle MCEL entsprechen. Detaillierter kann, wenn die Speicherzelle MCEL eine n-Bit-Speicherzelle ist, die Speichereinheit 263 für eine anfängliche Lesespannung 2n – 1 anfängliche Lesespannungen speichern. Hier können die anfänglichen Lesespannungen, welche in der Speichereinheit 263 für eine anfängliche Lesespannung gespeichert werden, digitale Werte sein.
  • Die Offset-Speichereinheit 264 kann eine Mehrzahl von Offsets speichern, welche jeweils den Mulden entsprechen. Detaillierter kann, wenn die Speicherzelle MCEL eine n-Bit-Speicherzelle ist, die Offset-Speichereinheit 264 2n – 1 Offsets speichern. Hier kann die Mehrzahl von Offsets, welche in der Offset-Speichereinheit 264 gespeichert werden, als ein Ergebnis einer MES-Operation erzeugt werden, und sie können digitale Werte sein, welche Werten entsprechen, welche durch die Mulden-Erfassungseinheit 25 ausgegeben werden.
  • Die erste Steuereinheit 261 kann die Speichereinheit 263 für eine anfängliche Lesespannung steuern, so dass sie eine der Mehrzahl von anfänglichen Lesespannungen, welche in der Speichereinheit 263 für eine anfängliche Lesespannung gespeichert sind, auswählt. Hier kann die erste Steuereinheit 261 ein erstes Steuersignal CON1, welches ein digitaler Wert ist, ausgeben, um eine der Mehrzahl von anfänglichen Lesespannungen auszuwählen.
  • Die zweite Steuereinheit 262 kann die Offset-Speichereinheit 264 steuern, so dass sie einen der Mehrzahl von Offsets, welcher in der Offset-Speichereinheit 264 gespeichert ist, verwendet, um eine Lesespannung zu erzeugen. Detaillierter kann die zweite Steuereinheit 262 die Offset-Speichereinheit 264 steuern, so dass sie eine Mulde an dem Lesespannungs-Erzeuger anlegt, wobei die Mulde erfasst wird, nachdem eine Mehrzahl von MES-Operationen beendet ist. Hier kann die zweite Steuereinheit 262 das erste Steuersignal CON1 empfangen und kann demnach ein zweites Steuersignal CON2 ausgeben, welches ein digitaler Wert ist, um einen der Mehrzahl von Offsets, welche in der Offset-Speichereinheit 264 gespeichert sind, auszuwählen.
  • Die Addiereinheit 265 kann eine der Mehrzahl von anfänglichen Lesespannungen, welche in der Speichereinheit 263 für eine anfängliche Lesespannung gespeichert sind, zu einem der Mehrzahl von Offsets addieren, welche in der Offset-Speichereinheit 264 gespeichert sind. In der vorliegenden Ausführungsform kann ein Additionsergebnis, welches von der Addiereinheit 265 ausgegeben wird, ein digitaler Wert sein.
  • Die Spannungspegel-Erzeugungseinheit 266 kann einen analogen Spannungspegel VR aus der Ausgabe der Addiereinheit 265 erzeugen. Der analoge Spannungspegel VR kann einem optimalen Spannungspegel der Lesespannung entsprechen, kann an das Speicherzell-Array 21 angelegt werden, und kann demnach verwendet werden um die Leseoperation durchzuführen.
  • 25 ist ein Zeitverlaufsdiagramm von Operationssequenzen bzw. Betriebssequenzen einer Speichervorrichtung und einem Speichercontroller gemäß einem Vergleichsbeispiel.
  • Bezug nehmend auf 25 führt, beispielsweise wenn eine Speicherzelle MCEL eine 3-Bit-Multipegelzelle ist, und eine MES-Operation für ein zweites Seitenlesen durchgeführt wird, die Speichervorrichtung eine MES-Operation hinsichtlich der zweiten Mulde VA2 durch, und sieht die erfasste zweite Mulde VA2 für den Speichercontroller vor. Danach führt die Speichervorrichtung eine MES-Operation hinsichtlich der vierten Mulde VA4 durch und sieht die erfasste vierte Mulde für den Speichercontroller vor. Danach führt die Speichervorrichtung eine MES-Operation hinsichtlich der sechsten Mulde VA6 durch und sieht die erfasste sechste Mulde VA6 für den Speichercontroller vor.
  • Der Speichercontroller versieht die Speichervorrichtung mit Informationen über eine zweite, eine vierte und eine sechste Lesespannung Vr2, Vr4 und Vr6 basierend auf der empfangenen zweiten, vierten und sechsten Mulde VA2, VA4 und VA6, und die Speichervorrichtung führt das zweite Seitenlesen bzw. den zweiten Page read basierend auf den Informationen durch.
  • 26 ist ein Zeitverlaufsdiagramm von Operationssequenzen bzw. Betriebssequenzen der Speichervorrichtung 20C und dem Speichercontroller 10C der 23 gemäß einer Ausführungsform des erfinderischen Konzepts.
  • Bezug nehmend auf 26 führt, wenn eine Speicherzelle MCEL eine 3-Bit-Multipegelzelle ist, und eine MES-Operation für ein zweites Seitenlesen durchgeführt wird, die Speichervorrichtung 20C eine MES-Operation hinsichtlich der zweiten Mulde VA2 durch und speichert die erfasste zweite Mulde VA2. Danach führt die Speichervorrichtung 20C eine MES-Operation hinsichtlich der vierten Mulde VA4 durch und speichert die erfasste vierte Mulde VA4. Danach führt die Speichervorrichtung 20C eine MES-Operation hinsichtlich der sechsten Mulde VA6 durch und speichert die erfasste sechste Mulde VA6.
  • Die Speichervorrichtung 20C kann eine zweite, vierte und eine sechste Lesespannung Vr2, Vr4 und Vr6 basierend auf der gespeicherten zweiten, vierten und sechsten Mulde VA2, VA4 und VA6 erzeugen, kann die zweite, vierte und sechste Lesespannung Vr2, Vr4 und Vr6 an das Speicherzell-Array 21 anlegen, und kann demnach den zweiten Page read bzw. das zweite Seitenlesen durchführen.
  • 27 ist ein Blockschaltbild eines Speichersystems 4 gemäß einer anderen Ausführungsform des erfinderischen Konzepts.
  • Bezug nehmend auf 27 kann das Speichersystem 4 einen Speichercontroller 10D und eine Speichervorrichtung 20D aufweisen. Der Speichercontroller 10D weist eine ECC-Verarbeitungseinheit 11 und eine Lesespannungs-Bestimmungseinheit 12 auf. Die Speichervorrichtung 20D kann ein Speicherzell-Array 21, eine Seitenpuffereinheit 22, eine Zähleinheit 23 und eine Vor-Lade-Bestimmungseinheit 27 aufweisen. Einige von Elementen, welche in der Speichervorrichtung 20D gemäß der vorliegenden Ausführungsform enthalten sind, sind im Wesentlichen dieselben wie die Elemente, welche in der Speichervorrichtung 20A der 1 enthalten sind. Gleiche Bezugszeichen beziehen sich auf gleiche Elemente und die gleichen Elemente wie diejenigen der Speichervorrichtung 20A der 1 und eine Beschreibung davon werden hier nicht wiederholt. Ebenso sind einige von Elementen, welche in dem Speichercontroller 10D gemäß der vorliegenden Ausführungsform enthalten sind, im Wesentlichen dieselben wie die Elemente, die in dem Speichercontroller 10A der 1 enthalten sind. Gleiche Bezugszeichen beziehen sich auf gleiche Elemente und die gleichen Elemente wie diejenigen des Speichercontrollers 10A der 1 und eine Beschreibung davon werden hier nicht wiederholt.
  • Die Vor-Lade-Bestimmungseinheit 27 kann bestimmen, ob wenigstens eine Bitleitung, welche mit wenigstens einer Speicherzelle aus einer Mehrzahl von Speicherzellen, welche in dem Speicherzell-Array 21 enthalten sind, vorzuladen ist oder nicht. In der vorliegenden Ausführungsform kann die wenigstens eine Speicherzelle eine Speicherzelle sein, deren Lesespannung bereits bestimmt ist. In einer anderen Ausführungsform kann die wenigstens eine Speicherzelle eine Speicherzelle sein, deren Lesespannung nicht erfasst werden muss.
  • Gemäß der vorliegenden Ausführungsform weist die Speichervorrichtung 20D die Vor-Lade-Bestimmungseinheit 27 auf, so dass, wenn eine MES-Operation auf jedem Sektor durchgeführt wird, eine Operation wie beispielsweise ein Vor-Laden einer Bitleitung eines Speicherkerns hinsichtlich einem Sektor gestoppt werden kann, dessen Mulde bereits erfasst ist oder einem Sektor, welcher eine MES-Operation nicht benötigt, und demnach kann eine Leistungsaufnahme verringert werden. In dieser Hinsicht sind, während die Vor-Lade-Bestimmungseinheit 27 als ein getrenntes Elemente veranschaulicht ist, Aspekte des erfinderischen Konzepts nicht darauf beschränkt, und die Vor-Lade-Bestimmungseinheit 27 kann in der Seitenpuffereinheit 22 enthalten sein.
  • In der vorliegenden Ausführungsform kann die Zelleinheit 23 in Einheiten von Sektoren angeordnet sind, so dass die MES-Operation in Einheiten von Sektoren durchgeführt werden kann. In diesem Fall kann die Vor-Lade-Bestimmungseinheit 27 bestimmen, ob das Vor-Laden in Einheiten von Sektoren zu stoppen ist oder nicht. Auf diese Art und Weise wird das Vor-Laden hinsichtlich eines Sektors, von welchem eine Mulde erfasst ist, gestoppt, so dass die Leistungsaufnahme verringert werden kann.
  • In einer anderen Ausführungsform kann, obwohl die Zähleinheit 23 in Einheiten von Seiten angeordnet sein kann, die MES-Operation in Einheiten von Sektoren durchgeführt werden. In diesem Fall kann die Vor-Lade-Bestimmungseinheit 27 bestimmen, ob das Vor-Laden in Einheiten von Sektoren zu stoppen ist oder nicht. Da ein Ergebnis einer XOR-Operation hinsichtlich eines Sektors, dessen Vor-Laden gestoppt ist, immer „0” ist, kann, obwohl die Zelleinheit 23 in Einheiten von Seiten angeordnet ist, die Anzahl von Speicherzellen für jeden Sektor gezählt werden. Demnach kann die MES-Operation in Einheiten von Sektoren durchgeführt werden.
  • 28 ist ein Blockschaltbild eines Speichersystems 5 gemäß einer anderen Ausführungsform des erfinderischen Konzepts.
  • Bezug nehmend auf 28 kann das Speichersystem 5 einen Speichercontroller 10E und eine Speichervorrichtung 20E aufweisen. Der Speichercontroller 10E weist ECC-Verarbeitungseinheit 11 und eine Lesespannungs-Bestimmungseinheit 12 auf. Die Speichervorrichtung 20E kann ein Speicherzell-Array 21, eine Seitenpuffereinheit 21', eine Zähleinheit 23' und eine Abtasteinheit 28 aufweisen.
  • Einige von Elementen, welche in der Speichervorrichtung 20E gemäß der vorliegenden Ausführungsform enthalten sind, sind im Wesentlichen dieselben wie Elemente, welche in der Speichervorrichtung 20A der 1 enthalten sind. Ebenso sind einige von Elementen, welche in dem Speichercontroller 10E gemäß der vorliegenden Ausführungsform enthalten sind, im Wesentlichen dieselben wie Elemente, die in dem Speichercontroller 10A der 1 enthalten sind. Gleiche Bezugszeichen beziehen sich auf gleiche Elemente, und die gleichen Elemente wie diejenigen des Speichercontroller 10A und der Speichervorrichtung 20A der 1, und eine Beschreibung davon wird hier nicht wiederholt.
  • Die Abtasteinheit 28 kann ein Abtasten auf wenigstens einer Speicherzelle aus einer Mehrzahl von Speicherzellen, welche in dem Speicherzell-Array 21 enthalten sind, durchführen, welche eine Operation zum Erfassen einer Lesespannung durchführt. Detaillierter kann die Abtasteinheit 28 mit der Seitenpuffereinheit 22' verbunden sein und kann demnach ein Abtasten auf der wenigstens einen Speicherzelle, welche eine Operation zum Erfassen einer Lesespannung durchführt, durchführen.
  • 29 ist ein Blockschaltbild der Speichervorrichtung 20E der 28.
  • Bezug nehmend auf 29 kann die Speichervorrichtung 20E das Speicherzell-Array 21, die Seitenpuffereinheit 22', die Zähleinheit 23' und die Abtasteinheit 28 aufweisen. Die Zähleinheit 23' kann einen Zähler 231 und eine Mehrzahl von Akkumulatoren 232 aufweisen.
  • Das Speicherzell-Array 21 kann eine Seite PAG aufweisen. Die Seite PAG kann eine Mehrzahl von Speicherzellen aufweisen. Ebenso kann die Mehrzahl von Speicherzellen, welche in der Seite PAG enthalten ist, in eine Mehrzahl von Gruppen unterteilt sein. Beispielsweise kann die Mehrzahl von Speicherzellen, welche in der Seite PAG enthalten ist, in 16 Gruppen unterteilt sein. Zur Vereinfachung bzw. Zweckmäßigkeit veranschaulicht 29 einen Fall, in welchem das Speicherzell-Array 21 eine Seite PAG aufweist, das Speicherzell-Array 21 kann aber eine Mehrzahl von Seiten aufweisen.
  • Die Seitenpuffereinheit 22' kann eine Mehrzahl von Seitenpuffer-Gruppen PBG0, PBG1, ..., PBG15 aufweisen. Jede der Mehrzahl von Seitenpuffer-Gruppen PBG0, PBG1, ..., PBG15 kann eine Mehrzahl von Seitenpuffern (nicht gezeigt) aufweisen. Die Mehrzahl von Seitenpuffern kann mit Speicherzellen jeweils über entsprechende Bitleitungen (nicht gezeigt) verbunden sein. Die Mehrzahl von Seitenpuffern kann vorübergehend Daten, welche zu dem Speicherzell-Array 21 zu schreiben sind, oder Daten, welche von dem Speicherzell-Array 21 gelesen werden, speichern.
  • Die Mehrzahl von Gruppen, welche in der Seite PAG enthalten sind, kann jeweils mit der Mehrzahl von Seitenpuffer-Gruppen PBG0, PBG1, ..., PBG15 verbunden sein. In der vorliegenden Ausführungsform kann die Seite PAG Speicherzellen aufweisen, welche 8 KB entsprechen, und kann in 16 Gruppen unterteilt sein, und in dieser Hinsicht kann jede der 16 Gruppen Speicherzellen aufweisen, welche 500 B entsprechen.
  • Die Mehrzahl von Seitenpuffer-Gruppen PBG0, PBG1, ..., PBG15 kann jeweils Auswahl-Transistoren ST0, ST1, ..., ST15 aufweisen. Detaillierter können die Auswahl-Transistoren ST0, ST1, ..., ST15 als NMOS-Transistoren gebildet sein, welche Drains, welche jeweils Ausgabesignale bzw. Ausgangssignale der Mehrzahl von Seitenpuffer-Gruppen PBG0, PBG1, ..., PBG15 empfangen, Sources, die mit dem Zähler 231 verbunden sind, und Gates haben, an welche Auswahlsignale S0, S1, ..., S15, welche von der Abtasteinheit 28 ausgegeben werden, angelegt werden. In der vorliegenden Ausführungsform kann jede der Mehrzahl von Seitenpuffer-Gruppen PBG0, PBG1, ..., PBG15 einen Auswahltransistor aufweisen. In einer anderen Ausführungsform kann jede der Mehrzahl von Seitenpuffer-Gruppen PBG0, PBG1, ..., PBG15 Auswahl-Transistoren aufweisen, welche der Anzahl von Seitenpuffern entsprechen, welche in jeder der Mehrzahl von Seitenpuffer-Gruppen PBG0, PBG1, ..., PBG15 enthalten sind.
  • Die Abtasteinheit 28 kann die Auswahlsignale S0, S1, ..., S15 ausgeben, um wenigstens eine der Mehrzahl von Seitenpuffer-Gruppen PBG0, PBG1, ..., PBG15 auszuwählen. Wenn das erste Auswahlsignal S0 aus den Auswahlsignalen S0, S1, ..., S15 aktiviert wird, kann eine Ausgabe von der ersten Seitenpuffer-Gruppe PBG0 dem Zähler 231 zugeführt werden, wenn ein zweites Auswahlsignal S1 aus den Auswahlsignalen S0, S1, ..., S15 aktiviert wird, kann eine Ausgabe von einer zweiten Seitenpuffer-Gruppe PBG1 dem Zähler 231 zugeführt werden, und wenn ein sechzehntes Auswahlsignal S15 aus den Auswahlsignalen S0, S1, ..., S15 aktiviert wird, kann eine Ausgabe von einer sechzehnten Seitenpuffer-Gruppe PBG15 dem Zähler 231 zugeführt werden. Hier können die Auswahlsignale S0, S1, ..., S15 sequentiell aktiviert werden.
  • Der Zähler 231 empfängt eine Ausgabe von einer Seitenpuffer-Gruppe aus der Mehrzahl von Seitenpuffer-Gruppen PBG0, PBG1, ..., PBG15, welche in der Seitenpuffereinheit 22' enthalten ist, wobei die Seitenpuffer-Gruppe durch die Abtasteinheit 28 ausgewählt wird, und führt demnach eine Zähloperation durch. Detaillierter kann der Zähler 231 die Anzahl von Speicherzellen zählen, welche in jeder einer Mehrzahl von Sektionen existiert, basierend auf dem Ergebnis einer Logik-Operation, welche von einer Seitenpuffer-Gruppe ausgegeben wird, welche durch die Abtasteinheit 28 ausgewählt wird. Hier kann der Zähler 231 als ein analoger Zähler gebildet sein.
  • Die Anzahl der Mehrzahl von Akkumulatoren 232 kann der Anzahl der Mehrzahl von Seitenpuffer-Gruppen PBG0, PBG1, ..., PBG15 entsprechen. Die Mehrzahl von Akkumulatoren 232 kann Ausgaben von dem Zähler 231, welche jeweils der Mehrzahl von Seitenpuffer-Gruppen PBG0, PBG1, ..., PBG15 entsprechen, akkumulieren.
  • 30A veranschaulicht einen Betrieb der Speichervorrichtung 20E, wenn die Abtasteinheit 28 der 28 keine Abtast-Operation durchführt.
  • Bezug nehmend auf 30A kann, wenn die Abtasteinheit 28 die Abtast-Operation nicht durchführt, die Abtasteinheit 28 die Seitenpuffereinheit 22' steuern, so dass sie eine MES-Operation auf allen Spalten einer Seite (d. h. 1 Page Full Columns) durchführt, was 8 KB entspricht.
  • Detaillierter kann die Abtasteinheit 28 sequentiell alle der Auswahlsignale S0, S1, ..., S15 aktivieren und kann sie zu der Seitenpuffereinheit 22' ausgeben. Dadurch können die Ausgaben von der Mehrzahl von Seitenpuffer-Gruppen PBG0, PBG1, ..., PBG15 sequentiell zugeführt werden und durch den Zähler 231 gezählt werden, und dann kann die Mehrzahl von Akkumulatoren 232 die Zählergebnisse speichern.
  • Wenn das erste Auswahlsignal S0 aktiviert ist, wird die Ausgabe von der ersten Seitenpuffer-Gruppe PBG0, welche den Speicherzellen der ersten Gruppe entspricht, durch den Zähler 231 gezählt und ein Ergebnis der Zählung wird in dem entsprechenden Akkumulator 232 gespeichert. Dann, wenn das Auswahlsignal S1 aktiviert wird, wird die Ausgabe von der zweiten Seitenpuffer-Gruppe PBG1, welche den Speicherzellen der zweiten Gruppe entspricht, durch den Zähler 231 gezählt, und ein Ergebnis der Zählung wird in dem entsprechenden Akkumulator 232 gespeichert. Während die vorangehend erwähnte Operation wiederholt wird, wird, wenn das sechzehnte Auswahlsignal S15 aktiviert wird, wird die Ausgabe von der sechzehnten Seitenpuffer-Gruppe PBG15, welche den Speicherzellen der sechzehnten Gruppe entspricht, durch den Zähler 231 gezählt, und ein Ergebnis der Zählung wird in dem entsprechenden Akkumulator 232 gespeichert.
  • 30B ist eine Darstellung, welche eine Verteilung der Speicherzellen gemäß 30A veranschaulicht.
  • Bezug nehmend auf 30B wird, wenn die Abtasteinheit 28 die Abtastoperation nicht durchführt, eine MES-Operation auf allen der Speicherzellen, welche in einer Seite, welche 8 KB entsprechen, enthalten sind, durchgeführt, so dass die Verteilung der Speicherzellen gegen Grenzspannungen, wie in 30B veranschaulicht ist, erhalten werden können.
  • 31A veranschaulicht einen Betrieb der Speichervorrichtung 20E, wenn die Abtasteinheit 28 der 28 eine Abtast-Operation durchführt.
  • Bezug nehmend auf 31A kann, wenn die Abtasteinheit 28 die Abtast-Operation durchführt, die Abtasteinheit 28 die Seitenpuffereinheit 22' steuern, so dass sie eine MES-Operation auf einigen der Spalten einer Seite entsprechend zu 8 KB durchführt. Beispielsweise kann die Abtasteinheit 28 die Seitenpuffereinheit 22' steuern, so dass sie die MES-Operation auf einer Hälfte der Spalten einer Seite durchführt.
  • Detaillierter kann die Abtasteinheit 28 sequentiell das erste bis achte Auswahlsignal S0, S1, ..., S7 aus der Mehrzahl von Sektoren S0, S1, S2 und S3 aktivieren und kann diese dann zu der Seitenpuffereinheit 22' ausgeben. Dadurch können die Ausgaben von der ersten bis achten Seitenpuffer-Gruppe PBG0, PBG1, ..., PBG7 aus der Mehrzahl von Seitenpuffer-Gruppen PBG0, PBG1, ..., PBG15 sequentiell zugeführt werden und durch den Zähler 231 gezählt werden, und dann kann die Mehrzahl von Akkumulatoren 232 die Zählergebnisse speichern.
  • Auf diese Art und Weise kann die Abtasteinheit 28 die Seitenpuffereinheit 22' steuern, so dass sie eine Abtastung nur auf einigen der Speicherzellen, welche in einer Seite enthalten sind, durchführt. In der vorliegenden Ausführungsform führt die Abtasteinheit 28 ein Abtasten auf 4 KB der Seite, welche 8 KB entspricht, durch, Aspekte des erfinderischen Konzepts sind jedoch nicht darauf beschränkt. In einer anderen Ausführungsform kann die Abtasteinheit 28 ein Abtasten auf 2 KB der auf 1 KB der Seite, welche 8 KB entspricht, durchführen, und die Anzahl der Speicherzellen, welche abzutasten sind, kann gemäß Einstellungen durch einen Verwender variieren.
  • 31B ist eine Darstellung, welche eine Verteilung der Speicherzellen gemäß 31A veranschaulicht.
  • Bezug nehmend auf 31B wird, wenn die Abtasteinheit 28 die Abtast-Operation durchführt, eine MES-Operation auf einer Hälfte der Speicherzellen, welche in einer Seite enthalten sind, welche 8 KB entspricht, durchgeführt, so dass die Verteilung der Speicherzellen gegen Grenzspannungen, wie in 31B veranschaulicht ist, erhalten werden kann. Verglichen zu der Darstellung bzw. dem Graph der 30B hat der Graph der 31B eine Höhe, welche um eine Hälfte verringert ist. Die Verteilung der Speicherzellen jedoch ist ähnlich. Demnach kann ein Spannungspegel, welcher Mulden entspricht, welche zu erfassen sind, derselbe in sowohl dem Graph der 30B als auch dem Graphen der 31B sein.
  • Wie obenstehend beschrieben ist, kann gemäß der vorliegenden Ausführungsform die Zähleinheit 23' 16 Zähloperationen Zeit-sequentiell durchführen. In einem Fall, in dem die Anzahl von Programmier-/Lösch-Zyklen nicht groß ist, so dass eine Verteilungsalterung bzw. Verteilungsverschlechterung nicht signifikant ist, sieht, um eine Zeit, welche in einer Zähloperation benötigt wird, zu verringern, die Abtasteinheit 28 die Auswahlsignale S0, S1, ..., S15 für die Seitenpuffereinheit 22' vor, um nur einige der 16 Zähl-Operationen, welche durch die Zähleinheit 23' durchzuführen sind, zu ermöglichen bzw. zu erlauben. Dadurch können Ausgaben von nur einigen der Mehrzahl von Seitenpuffer-Gruppen PBG0, PBG1, ..., PBG15 selektiv für die Zähleinheit 23' vorgesehen werden.
  • 32 ist ein Flussdiagramm, welches ein Verfahren zum Steuern einer Lesespannung, welches durch eine Speichervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts durchgeführt wird, veranschaulicht.
  • Bezug nehmend auf 32 steuert das Verfahren gemäß der vorliegenden Ausführungsform eine Lesespannung, um Daten, welche in einem Speicherzell-Array gespeichert sind, welches in der Speichervorrichtung enthalten ist, zu lesen. Die vorstehend erwähnten Beschreibungen betreffend die vorangehend beschriebenen Speichersysteme 1, 2, 3, 4 und 5 finden auch auf das Verfahren zum Steuern der Lesespannung Anwendung.
  • In Operation S110 wird eine Mehrzahl von Datenteilen sequentiell aus einigen einer Mehrzahl von Speicherzellen unter verschiedenen Spannungspegeln gelesen.
  • In Operation S120 wird eine Logikoperation auf der Mehrzahl von Datenteilen durchgeführt.
  • In Operation S130 wird basierend auf Ergebnissen der Logikoperation die Anzahl der Speicherzellen, welche in jeder einer Mehrzahl von Sektionen, welche durch die unterschiedlichen Spannungspegel definiert sind, existieren, gezählt.
  • In Operation S140 wird basierend auf der Anzahl der gezählten Speicherzellen ein optimaler Spannungspegel einer Lesespannung zwischen zwei benachbarten Zuständen der Speicherzellen bestimmt.
  • 33 ist ein Blockschaltbild eines Computersystems bzw. Berechnungssystems 1000, welches ein vorangehend beschriebenes Speichersystem 1, 2, 3, 4 oder 5 gemäß einer Ausführungsform des erfinderischen Konzepts aufweist.
  • Bezug nehmend auf 33 kann das Computersystem 1000 einen Prozessor 1100, einen RAM 1200, eine Eingabe-/Ausgabevorrichtung 1300, eine Leistungsversorgungsvorrichtung 1400 und das Speichersystem, welches einen Speicher 20 und einen Speichercontroller 10 aufweist, aufweisen. Obwohl in 33 nicht veranschaulicht, kann das Computersystem 1000 weiterhin Ports aufweisen, welche mit Videokarten, Soundkarten, Speicherkarten, Universal-Seriell-Bus(USB = Universal Serial Bus)-Vorrichtungen oder anderen elektronischen Vorrichtungen kommunizieren können. Das Computersystem 1000 kann als ein Personal Computer (PC) oder eine tragbare elektronische Vorrichtung wie beispielsweise ein Notebook-Computer, ein mobiles Telefon, ein persönlicher digitaler Assistent (PDA = Personal Digital Assistant), eine Kamera oder dergleichen implementiert sein.
  • Der Prozessor 1100 kann vorbestimmte Berechnungen oder Tasks durchführen. In einer Ausführungsform kann der Prozessor 1100 ein Mikroprozessor oder eine zentrale Verarbeitungseinheit (CPU = Central Processing Unit) sein. Der Prozessor 1100 kann eine Kommunikation mit dem RAM 1200, der Eingabe-/Ausgabevorrichtung 1300 und dem Speichersystem über einen Adressbus, einen Steuerbus, einen Datenbus oder dergleichen durchführen. In einer Ausführungsform kann der Prozessor 1100 mit einem Computerbus vom Erweiterungstyp wie beispielsweise einem Peripheral Component Interconnect(PCI)-Bus verbunden sein.
  • Der RAM 1200 kann Daten speichern, welche für einen Betrieb des Computersystems 1000 benötigt werden. Beispielsweise kann der RAM 1200 mit einem DRAM, einem mobilen DRAM, einem SRAM, einem PRAM, einem FRAM, einem RRAM und/oder MRAM implementiert sein.
  • Die Eingabe-/Ausgabevorrichtung 1300 kann eine Eingabeeinheit wie beispielsweise eine Tastatur, ein Keypad, eine Maus oder dergleichen und eine Ausgabeeinheit wie beispielsweise einen Drucker, eine Anzeige oder dergleichen aufweisen. Die Leistungsversorgungsvorrichtung 1400 kann Betriebsspannungen, welche für den Betrieb des Computersystems 1000 benötigt werden, zur Verfügung stellen.
  • Obwohl nicht veranschaulicht, kann das Speichersystem als eine Vorrichtung einer Informationsverarbeitungsvorrichtung vorgesehen sein, welche mit einem Anwendungs-Chipsatz, einem Kamera-Abbildungsprozessor oder einem mobilen DRAM kombiniert ist und demnach eine große Datenmenge austauscht.
  • Die Speichervorrichtungen 20A, 20B, 20C, 20D und 20E und die Speichersysteme 1, 2, 3, 4 und 5 gemäß den Ausführungsformen des erfinderischen Konzepts können gemäß einer Vielzahl von Einhausungstechnologien angebracht sein. Beispielsweise können eine oder mehrere der Speichervorrichtungen 20A, 20B, 20C, 20D und 20E und das Speichersystem 1 unter Verwendung von Einhausungen bzw. Packages wie beispielsweise einem Package on Package (PoP), Ball grid arrays (BGAs), Chip scale packages (CSPs), einem Plastic Leaded Chip Carrier (PLCC), einem Plastic Dual In-Line Package (PDIP), einem Die in a Waffle Pack, einem Die in a Wafer Form, einem Chip On Board (COB), einem Ceramic Dual In-Line Package (CERDIP), einem Plastic Metric Quad Flat Pack (MQFP), einem Thin Quad Flatpack (TQFP), einem Small Outline (SOIC), einem Shrink Small Outline Package (SSOP), einem Thin Small Outline (TSOP), einem Thin Quad Flatpack (TQFP), einem System In Package (SIP), einem Multi-Chip Package (MCP), einem Wafer-level Fabricated Package (WFP), einem Wafer-Level Processed Stack Package (WSP), und dgl. angebracht sein.
  • Während das erfinderische Konzept insbesondere unter Bezugnahme auf beispielhafte Ausführungsformen davon gezeigt und beschrieben worden ist, ist klar, dass verschiedene Änderungen in Form und den Details darin getätigt werden können, ohne von dem Gedanken und dem Umfang der folgenden Ansprüche abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • KR 10-2012-0080247 [0001]

Claims (30)

  1. Speichervorrichtung (20A, 20B, 20C, 20D, 20E), die Folgendes aufweist: ein Speicherzell-Array (21), welches eine Mehrzahl von Speicherzellen aufweist; eine Seitenpuffereinheit (22, 22a, 22b, 22'), welche eine Mehrzahl von Seitenpuffern aufweist, welche konfiguriert sind, um eine Mehrzahl von Datenteilen zu speichern, welche jeweils sequentiell von einigen der Mehrzahl von Speicherzellen unter verschiedenen Lesespannungspegeln gelesen werden, und um jeweils eine Logikoperation auf der Mehrzahl von Datenteilen auszuführen; und eine Zähleinheit (23, 23a, 23b, 23'), welche konfiguriert ist, um die Anzahl von Speicherzellen, welche in jeder einer Mehrzahl von Sektionen, welche durch die unterschiedlichen Lesespannungspegel definiert sind, existieren, basierend auf Ergebnissen der Logikoperation, zu zählen.
  2. Speichervorrichtung (20A, 20B, 20C, 20D, 20E) nach Anspruch 1, wobei die Logikoperation eine XOR-Operation ist, und jeder der Mehrzahl von Seitenpuffern die XOR-Operation auf zwei Datenteilen durchführt, welche jeweils bei zwei Lesespannungspegeln, welche unter den verschiedenen Lesespannungspegeln benachbart zueinander sind, gelesen werden, durchführt, und wobei die Zähleinheit (23, 23a, 23b, 23') die Anzahl von „1”-Ergebnissen zählt, welche von der XOR-Operation hinsichtlich jeder der Mehrzahl von Sektionen resultieren.
  3. Speichervorrichtung (20A, 20B, 20C, 20D, 20E) nach Anspruch 1, wobei die Zähleinheit (23, 23a, 23b, 23') Zähler aufweist, welche einer Anzahl von Sektoren oder Seiten des Speicherzell-Array (21) entsprechen, auf welchen eine Leseoperation durchgeführt wird.
  4. Speichervorrichtung (20A, 20B, 20C, 20D, 20E) nach Anspruch 1, wobei die unterschiedlichen Lesespannungspegel automatisch in der Speichervorrichtung (20A, 20B, 20C, 20D, 20E) aktualisiert werden.
  5. Speichervorrichtung (20A, 20B, 20C, 20D, 20E) nach Anspruch 1, weiterhin aufweisend eine Spannungspegel-Bestimmungseinheit (24), welche konfiguriert ist, um die verschiedenen Lesespannungspegel, welche an das Speicherzell-Array (21) angelegt werden, zu bestimmen.
  6. Speichervorrichtung (20A, 20B, 20C, 20D, 20E) nach Anspruch 5, wobei die Spannungspegel-Bestimmungseinheit (24) Folgendes aufweist: eine Startspannungsspeichereinheit (241), welche konfiguriert ist, um eine Startlesespannung zu speichern, welche an das Speicherzell-Array (21) angelegt wird; eine Offset-Speichereinheit (242), welche konfiguriert ist, um eine Mehrzahl von Offset-Spannungen zu speichern, welche vordefiniert sind; und eine Addiereinheit (243), welche konfiguriert ist, um eine der Mehrzahl von Offset-Spannungen zu der Startlesespannung zu addieren.
  7. Speichervorrichtung (20A, 20B, 20C, 20D, 20E) nach Anspruch 6, wobei die Startspeicherspannungseinheit (241) einen digitalen Wert der Startlesespannung speichert, die Offset-Speichereinheit (242) digitale Werte der Mehrzahl von Offset-Spannungen speichert, und die Spannungspegel-Bestimmungseinheit (24) weiterhin eine Spannungspegel-Erzeugungseinheit aufweist, welche konfiguriert ist, um einen analogen Spannungspegel aus einer Ausgabe der Addiereinheit (243) zu erzeugen.
  8. Speichervorrichtung (20A, 20B, 20C, 20D, 20E) nach Anspruch 6, wobei die Startlesespannung bestimmt wird, so dass sie hinsichtlich verschiedener Speicherchips variiert.
  9. Speichervorrichtung (20A, 20B, 20C, 20D, 20E) nach Anspruch 6, wobei die Mehrzahl von Offset-Spannungen bestimmt wird, so dass sie dieselben hinsichtlich verschiedener Speicherchips sind.
  10. Speichervorrichtung (20A, 20B, 20C, 20D, 20E) nach Anspruch 1, weiterhin aufweisend eine Mulden-Erfassungseinheit (25, 25a, 25b), welche konfiguriert ist, um einen Lesespannungspegel, welcher einer Mulde zwischen zwei benachbarten Zuständen der Speicherzellen entspricht, basierend auf der Anzahl der Speicherzellen, welche durch die Zähleinheit (23, 23a, 23b, 23') gezählt werden, zu erfassen.
  11. Speichereinheit nach Anspruch 10, wobei die Mulden-Erfassungseinheit (25, 25a, 25b) Folgendes aufweist: eine Minimalwert-Speichereinheit (251), welche konfiguriert ist, um einen minimalen Wert der Anzahlen der Speicherzellen, welche in jeder der Mehrzahl von Sektionen existieren, zu speichern; eine Minimal-Offset-Speichereinheit (252), welche konfiguriert ist, um einen Offset als einen minimalen Offset zu speichern, wobei der Offset einer Sektion entspricht, welche aus der Mehrzahl von Sektionen ist, und welche den minimalen Wert hat.
  12. Speichervorrichtung (20A, 20B, 20C, 20D, 20E) nach Anspruch 11, wobei die Mulden-Erfassungseinheit (25, 25a, 25b) weiterhin eine Mulden-Speichereinheit (253) aufweist, welche konfiguriert ist, um einen Lesespannungspegel, welcher der Mulde entspricht, basierend auf dem minimalen Offset, welcher in der Minimal-Offset-Speichereinheit (252) gespeichert ist, zu speichern.
  13. Speichervorrichtung (20A, 20B, 20C, 20D, 20E) nach Anspruch 12, wobei die Mulden-Speichereinheit (253) eine Mehrzahl von Mulden-Speichervorrichtungen aufweist, und wobei die Anzahl der Mehrzahl von Mulden-Speichervorrichtungen der Anzahl von Mulden zwischen den zwei benachbarten Zuständen der Speicherzellen entspricht.
  14. Speichervorrichtung (20A, 20B, 20C, 20D, 20E) nach Anspruch 10, weiterhin aufweisend eine Lesespannungs-Erzeugungseinheit (26), welche konfiguriert ist, um das Speicherzell-Array (21) mit einem Lesespannungspegel, welcher der Mulde entspricht, welche durch die Mulden-Erfassungseinheit (25, 25a, 25b) erfasst wird, zu versehen.
  15. Speichervorrichtung (20A, 20B, 20C, 20D, 20E) nach Anspruch 14, wobei die Lesespannungs-Erzeugungseinheit (26) Folgendes aufweist: eine Speichereinheit (263) für eine anfängliche Lesespannung, welche konfiguriert ist, um eine Mehrzahl von anfänglichen Lesespannungen zu speichern, welche jeweils Mulden zwischen zwei benachbarten Zuständen unter einer Mehrzahl von Zuständen der Speichervorrichtung (20A, 20B, 20C, 20D, 20E) entsprechen; eine Offset-Speichereinheit (264), welche konfiguriert ist, um eine Mehrzahl von Offsets zu speichern, welche jeweils den Mulden entsprechen; und eine Addiereinheit (265), welche konfiguriert ist, um einen der Mehrzahl von Offsets zu einer der Mehrzahl von anfänglichen Lesespannungen zu addieren.
  16. Speichervorrichtung (20A, 20B, 20C, 20D, 20E) nach Anspruch 15, wobei die Lesespannungs-Erzeugungseinheit (26) weiterhin Folgendes aufweist: eine erste Steuereinheit (261), welche konfiguriert ist, um die Speichereinheit (263) für eine anfängliche Lesespannung zu steuern, so dass sie eine der Mehrzahl von anfänglichen Lesespannungen, welche in der Speichereinheit (263) für ein anfängliche Lesespannung gespeichert sind, auswählt; und eine zweite Steuereinheit (262), welche konfiguriert ist, um die Offset-Speichereinheit (264) zu steuern, so dass sie einen der Mehrzahl von Offsets verwendet, welche in der Offset-Speichereinheit (264) gespeichert sind, um eine Lesespannung zu erzeugen.
  17. Speichervorrichtung (20A, 20B, 20C, 20D, 20E) nach Anspruch 15, wobei die Speichervorrichtung (263) für eine anfängliche Lesespannung digitale Werte der Mehrzahl von anfänglichen Lesespannungen speichert, wobei die Offset-Speichereinheit (264) digitale Werte der Mehrzahl von Offsets speichert, und wobei die Lesespannungs-Erzeugungseinheit (26) weiterhin eine Spannungspegel-Erzeugungseinheit aufweist, welche konfiguriert ist, um einen analogen Spannungspegel aus einer Ausgabe der Addiereinheit (265) zu erzeugen.
  18. Speichervorrichtung (20A, 20B, 20C, 20D, 20E) nach Anspruch 1, weiterhin aufweisend eine Vor-Lade-Bestimmungseinheit (27), welche konfiguriert ist, um zu bestimmen, ob wenigstens eine Bitleitung, welche mit wenigstens einer Speicherzelle aus der Mehrzahl von Speicherzellen verbunden ist, vorzuladen ist, wobei die wenigstens eine Speicherzelle eine Speicherzelle ist, von welcher eine Lesespannung bereits bestimmt ist, oder eine Speicherzelle ist, von welcher die Lesespannung nicht bestimmt werden muss.
  19. Speichervorrichtung (20A, 20B, 20C, 20D, 20E) nach Anspruch 1, weiterhin aufweisend eine Abtasteinheit, welche konfiguriert ist, um die Seitenpuffereinheit (22, 22a, 22b, 22') zu steuern, so dass sie eine Abtastung auf der wenigstens einen Speicherzelle unter der Mehrzahl von Speicherzellen durchführt, und um eine Operation zum Bestimmen einer Lesespannung basierend auf der abgetasteten, wenigstens einen Speicherzelle, durchzuführen.
  20. Speichervorrichtung (20A, 20B, 20C, 20D, 20E), die Folgendes aufweist: ein Speicherzell-Array (21), welches eine Mehrzahl von Bitleitungen und Wortleitungen aufweist, und eine Mehrzahl von Speicherzellen, welche an Schnittstellen der Bitleitungen und Wortleitungen platziert sind, wobei jede der Speicherzellen zwischen wenigstens zwei Grenzspannungszuständen programmierbar ist; einen Lesespannungserzeuger, welcher konfiguriert ist, um eine Lesespannung an ausgewählte Wortleitungen des Speicherzell-Array (21) anzulegen; eine Seitenpuffereinheit (22, 22a, 22b, 22'), welche eine Mehrzahl von Seitenpuffern aufweist, welche jeweils mit den Bitleitungen des Speicherzell-Array (21) verbunden sind; einen Zähler (231); und eine Logikschaltung, welche konfiguriert ist, um eine Minimal-Fehlersuch(MES)-Operation durchzuführen, wobei die MES-Operation ein Steuern des Lesespannungs-Erzeugers, um sequentiell verschiedene Lesespannungen an ausgewählte Wortleitungen anzulegen, ein Steuern des Seitenpuffers, um Logikoperationen auf jeweiligen gelesenen Ergebnissen, welche wenigstens zweien der sequentiell angelegten unterschiedlichen Lesespannungen entsprechen, durchzuführen, und ein Steuern des Zählers, um Ergebnisse der Logikoperationen zu zählen, aufweist, wobei die unterschiedlichen Lesespannungen in einer Nachbarschaft zwischen benachbarten Grenzspannungen benachbarter Grenzspannungszustände sind, und wobei die Zählergebnisse eine Lesespannung anzeigen, welche zu einem minimalen Lesefehler zwischen den benachbarten Grenzzuständen führt.
  21. Speichervorrichtung (20A, 20B, 20C, 20D, 20E) nach Anspruch 20, wobei die Zählergebnisse zu einer externen Vorrichtung ausgegeben werden.
  22. Speichervorrichtung (20A, 20B, 20C, 20D, 20E) nach Anspruch 20, weiterhin aufweisend eine Mulden-Erfassungseinheit (25, 25a, 25b), welche konfiguriert ist, um die Lesespannung, welche zu dem minimalen Lesefehler zwischen den benachbarten Grenzzuständen führt, zu bestimmen.
  23. Speichervorrichtung (20A, 20B, 20C, 20D, 20E) nach Anspruch 20, wobei ein Zählergebnis für jede Bitleitung des Speicherzell-Array (21) erhalten wird.
  24. Speichervorrichtung (20A, 20B, 20C, 20D, 20E) nach Anspruch 20, wobei Speicherzellen jeder Wortleitung in eine Mehrzahl von Sektoren unterteilt sind und ein Zählergebnis für jeden Sektor des Speicherzell-Array (21) erhalten wird.
  25. Speichersystem (1, 2, 3, 4, 5), welches eine Speichervorrichtung (20A, 20B, 20C, 20D, 20E) und einen Speichercontroller (10A, 10B, 10C, 10D, 10E) zum Steuern der Speichervorrichtung aufweist, wobei die Speichervorrichtung (20A, 20B, 20C, 20D, 20E) Folgendes aufweist: ein Speicherzell-Array (21), welches eine Mehrzahl von Speicherzellen aufweist; eine Seitenpuffereinheit (22, 22a, 22b, 22'), welche eine Mehrzahl von Seitenpuffern aufweist, welche konfiguriert sind, um eine Mehrzahl von Datenteilen, welche sequentiell von einigen der Mehrzahl von Speicherzellen jeweils unter verschiedenen Lesespannungspegeln gelesen werden, zu speichern, und um jeweils eine Logikoperation auf der Mehrzahl von Datenteilen durchzuführen; und eine Zähleinheit (23, 23a, 23b, 23'), welche konfiguriert ist, um die Anzahl von Speicherzellen, welche in jeder einer Mehrzahl von Sektionen, welche durch die unterschiedlichen Lesespannungspegel definiert sind, existieren, basierend auf Ergebnissen der Logikoperation zu zählen.
  26. Speichersystem (1, 2, 3, 4, 5) nach Anspruch 25, wobei die Speichervorrichtung (20A, 20B, 20C, 20D, 20E) den Speichercontroller (10A, 10B, 10C, 10D, 10E) mit der Anzahl der gezählten Speicherzellen versieht.
  27. Speichersystem (1, 2, 3, 4, 5) nach Anspruch 25, wobei die Speichervorrichtung (20A, 20B, 20C, 20D, 20E) weiterhin eine Spannungspegel-Bestimmungseinheit (24) aufweist, welche konfiguriert ist, um die verschiedenen Spannungspegel, welche an das Speicherzell-Array (21) angelegt werden, zu bestimmen.
  28. Speichersystem (1, 2, 3, 4, 5) nach Anspruch 25, wobei die Speichervorrichtung (20A, 20B, 20C, 20D, 20E) weiterhin eine Mulden-Erfassungseinheit (25, 25a, 25b) aufweist, welche konfiguriert ist, um einen Spannungspegel, welcher einer Mulde zwischen zwei benachbarten Zuständen der Speicherzellen entspricht, basierend auf der Anzahl der Speicherzellen, welche durch die Zähleinheit (23, 23a, 23b, 23') gezählt werden, zu erfassen und wobei die Speichervorrichtung (20A, 20B, 20C, 20D, 20E) den Speichercontroller (10A, 10B, 10C, 10D, 10E) mit einem Spannungspegel, welcher der erfassten Mulde entspricht, versieht.
  29. Speichersystem (1, 2, 3, 4, 5), welches eine Speichervorrichtung (20A, 20B, 20C, 20D, 20E) und einen Speichercontroller (10A, 10B, 10C, 10D, 10E) zum Steuern der Speichervorrichtung (20A, 20B, 20C, 20D, 20E) aufweist, wobei die Speichervorrichtung (20A, 20B, 20C, 20D, 20E) Folgendes aufweist: ein Speicherzell-Array (21), welches eine Mehrzahl von Speicherzellen aufweist; eine Seitenpuffereinheit (22, 22a, 22b, 22'), welche eine Mehrzahl von Seitenpuffern aufweist, welche konfiguriert sind, um eine Mehrzahl von Datenteilen, welche sequentiell von einigen der Mehrzahl von Speicherzellen jeweils unter verschiedenen Lesespannungspegeln gelesen werden, zu speichern, und um jeweils eine Logikoperation auf der Mehrzahl von Datenteilen durchzuführen; eine Zähleinheit (23, 23a, 23b, 23'), welche konfiguriert ist, um die Anzahl von Speicherzellen, welche in jeder einer Mehrzahl von Sektionen, welche durch die unterschiedlichen Lesespannungspegel definiert sind, existieren, basierend auf Ergebnissen der Logikoperation zu zählen, und eine Lesespannungs-Erzeugungseinheit, welche konfiguriert ist, um einen Spannungspegel als eine Lesespannung, welcher einer Mulde zwischen zwei benachbarten Zuständen der Speicherzellen entspricht, basierend auf der Anzahl der gezählten Speicherzellen zu bestimmen, und welche die Lesespannung für das Speicherzell-Array (21) vorsieht.
  30. Verfahren zum Steuern einer Lesespannung einer Speichervorrichtung (20A, 20B, 20C, 20D, 20E), wobei die Speichervorrichtung (20A, 20B, 20C, 20D, 20E) konfiguriert ist, um unter der Steuerung einer Speichercontrollers (10A, 10B, 10C, 10D, 10E) zu arbeiten, wobei das Verfahren Folgendes aufweist: ein sequentielles Lesen einer Mehrzahl von Datenteilen in der Speichervorrichtung (20A, 20B, 20C, 20D, 20E) aus einigen einer Mehrzahl von Speicherzellen der Speichervorrichtung (20A, 20B, 20C, 20D, 20E) unter verschiedenen Spannungspegeln; ein Durchführen einer Logikoperation in der Speichervorrichtung (20A, 20B, 20C, 20D, 20E) auf der Mehrzahl von Datenteilen; ein Zählen der Anzahl von Speicherzellen in der Speichervorrichtung (20A, 20B, 20C, 20D, 20E), welche in jeder einer Mehrzahl von Sektionen existieren, welche durch die unterschiedlichen Spannungspegel definiert sind, basierend auf Ergebnissen der Logikoperation; und ein Bestimmen eines optimalen Spannungspegels einer Lesespannung zwischen zwei benachbarten Zuständen der Speicherzellen in der Speichervorrichtung (20A, 20B, 20C, 20D, 20E) basierend auf der Anzahl der gezählten Speicherzellen.
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