KR20180131023A - 반도체 메모리 시스템 및 그것의 동작 방법 - Google Patents

반도체 메모리 시스템 및 그것의 동작 방법 Download PDF

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Abstract

적어도 하나의 워드라인을 포함하는 메모리 장치; 및 상기 메모리 장치의 라이트 동작 및 리드 동작을 제어하는 컨트롤러를 포함하며, 상기 컨트롤러는 상기 워드라인에 포함된 메모리 셀 개수를 문턱 전압의 크기 별로 카운팅하는 카운터부를 포함하고, 상기 카운트된 문턱 전압의 크기 별 메모리 셀 개수에 기초하여 리드 동작을 수행하는 반도체 장치를 개시한다.

Description

반도체 메모리 시스템 및 그것의 동작 방법{SEMICONDUCTOR MEMORY SYSTEM AND OPERATING METHOD THEREOF}
반도체 메모리 시스템 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구분된다.
휘발성 메모리 장치는 전원이 차단되면 저장된 데이터를 잃지만, 비휘발성 메모리는 전원이 차단되더라도 저장된 데이터를 보존할 수 있다. 특히, 플래시 메모리는 높은 프로그래밍 속도, 낮은 전력 소비, 대용량 데이터 저장 등의 장점을 가지기 때문에, 컴퓨터 시스템 등에서 저장 매체로 광범위하게 사용되고 있다.
비휘발성 메모리, 예를 들어 플래시 메모리는, 각각의 메모리 셀에 저장되는 비트 수에 따라서 각각의 메모리 셀에 저장 가능한 데이터 상태들이 결정될 수 있다. 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀은 단일 비트 셀(single-bit cell) 또는 단일 레벨 셀(single-level cell; SLC)이다. 하나의 메모리 셀에 2 비트 데이터를 저장하는 메모리 셀은 멀티 비트 셀(multi-bit cell), 멀티 레벨 셀(multi-level cell; MLC), 또는 멀티 스테이트 셀(multi-state cell)이다. 그리고 하나의 메모리 셀에 3 비트 데이터를 저장하는 메모리 셀은 트리플 레벨 셀(triple-level cell; TLC)이다. MLC 및 TLC는 메모리의 고집적화에 유리한 장점을 갖는다. 그러나 하나의 메모리 셀에 프로그램되는 비트의 수가 증가할수록 신뢰성은 떨어지고, 판독 실패율(read failure rate)은 증가하게 된다.
예를 들어, 하나의 메모리 셀에 k개의 비트를 프로그램하려면,
Figure pat00001
개의 문턱 전압들 중 어느 하나가 상기 메모리 셀에 형성된다. 메모리 셀들 간의 미세한 전기적 특성의 차이로 인해, 동일한 데이터가 프로그램된 메모리 셀들의 문턱 전압들은 일정한 범위의 문턱 전압 산포(threshold voltage distribution)를 형성한다. 각각의 문턱 전압 산포는 k개의 비트에 의해 생성될 수 있는
Figure pat00002
개의 데이터 값 각각에 대응된다.
그러나 문턱 전압 산포들이 배치될 수 있는 전압 윈도우(voltage window)는 제한되어 있기 때문에, k가 증가할수록 인접한 문턱 전압 산포들 간의 거리는 줄어들게 되고, 인접한 문턱 전압 산포들이 서로 중첩될 수 있게 된다. 인접한 문턱 전압 산포들이 중첩됨에 따라, 읽혀진 데이터에는 많은 에러 비트들(예를 들면, 수개의 에러 비트들 또는 수십 개의 에러 비트들)이 포함될 수 있다.
도1은 3 비트 트리플 레벨 셀(TLC) 비휘발성 메모리 장치의 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도2는 3 비트 트리플 레벨 셀 비휘발성 메모리 장치의 특성 열화로 인하여 변형될 수 있는 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
TLC 비휘발성 메모리 장치, 예를 들어 TLC 플래시 메모리의 싱글 메모리 셀에 3개의 비트(즉, k=3)를 프로그램하면,
Figure pat00003
, 즉, 8 개의 문턱 전압 산포들 중 어느 하나가 상기 메모리 셀에 형성된다.
다수의 메모리 셀들 간의 미세한 전기적 특성의 차이로 인해, 동일한 데이터가 프로그램된 메모리 셀들 각각의 문턱 전압들 각각은 일정한 범위의 문턱 전압 산포를 형성한다. 3 비트 TLC의 경우, 도면에 도시된 바와 같이 7개의 프로그램 상태(state)의 문턱 전압의 산포(P1 to P7)와 하나의 소거 상태(state)의 문턱 전압 산포(E)가 형성된다. 도1은 이상적인 산포도로 상태 산포가 하나도 겹치지 아니하고, 각 문턱 전압의 산포 별로 일정 범위의 리드 전압 마진을 가지게 된다.
도2에 도시된 바와 같이, 플래시 메모리의 경우, 시간이 지남에 따라, 플로팅 게이트(floating gate) 또는 터널 산화물(tunnel oxide)에 포획(trap)된 전자들이 방출되는 차지 로스(charge loss)가 발생할 수 있다. 또한, 프로그램 및 소거를 반복하면서 터널 산화물이 열화 되어 차지 로스(charge loss)를 더욱 증가할 수 있다. 차지 로스(charge loss)는 문턱 전압을 감소시킬 수 있다. 예를 들어 문턱 전압의 산포는 왼쪽으로 이동될 수 있다.
또한, 프로그램 디스터번스, 소거 디스터번스, 및/또는 백 패턴 디펜던시(back pattern dependency) 현상은 서로 문턱 전압의 산포를 증가시킬 수 있다. 따라서, 상술한 이유로 인한 메모리 셀의 특성 열화로 기인하여, 도1B에 도시된 바와 같이 인접한 각 상태(E and P1 to P7)의 문턱 전압 산포가 서로 중첩될 수 있다.
문턱 전압 산포가 중첩되면, 리드되는 데이터에는 많은 오류가 포함될 수 있다. 예를 들면, 제3 리드 전압(Vread3)이 인가되었을 때, 당해 메모리 셀이 온(on)상태이면 당해 메모리 셀은 제2 프로그램 상태(P2)를 가지는 것으로 판단되며, 당해 메모리 셀이 오프(off) 상태이면 당해 메모리 셀은 제3 프로그램 상태(P3)를 가지는 것으로 판단된다. 그러나 제2 프로그램 상태(P2)와 제3 프로그램 상태(P3)가 중첩되어 있는 구간에서 제3 리드 전압(Vread3)가 인가되면, 당해 메모리 셀이 오프(off) 상태임에도 불구하고, 온(on) 상태로 리드될 수 있다. 따라서, 문턱 전압 산포가 중첩됨에 따라, 리드된 데이터에는 많은 에러 비트들이 포함될 수 있다.
따라서 반도체 메모리 장치의 메모리 셀에 저장된 데이터를 정확하게 리드할 수 있는 기술이 요구된다.
본 발명의 일실시예는 메모리 셀에 저장된 데이터를 정확하게 리드하고, 셀 개수 정보를 저장하는데 필요한 메모리를 줄이는 것을 목적으로 한다.
본 발명의 일실시예에 따르면, 적어도 하나의 워드라인을 포함하는 메모리 장치; 및 상기 메모리 장치의 라이트 동작 및 리드 동작을 제어하는 컨트롤러를 포함하며, 상기 컨트롤러는 상기 워드라인에 포함된 메모리 셀 개수를 문턱 전압의 크기 별로 카운팅하는 카운터부를 포함하고, 상기 카운트된 문턱 전압의 크기 별 메모리 셀 개수에 기초하여 리드 동작을 수행하는 반도체 장치를 포함할 수 있다.
바람직하게는, 상기 컨트롤러는 상기 카운트된 문턱 전압의 크기 별 메모리 셀 개수를 누적 셀 개수 범위 값으로 변환하여 정보 비트에 매핑하는 매핑부를 더 포함할 수 있다.
바람직하게는, 상기 정보 비트는 상기 정보 비트의 값에 따라 서로 다른 누적 셀 개수 범위 값을 나타낼 수 있다.
바람직하게는, 상기 매핑부는 복수의 누적 셀 개수 범위 값 및 정보 비트로 구성된 테이블에 상기 카운트된 문턱 전압의 크기 별 메모리 셀 개수를 상기 정보 비트에 대응하여 매핑할 수 있다.
바람직하게는, 상기 매핑부는 이진 탐색 방법에 따라 상기 카운트된 문턱 전압의 크기 별 메모리 셀 개수를 상기 정보 비트에 매핑하여 상기 테이블을 구성할 수 있다.
바람직하게는, 상기 컨트롤러는 제1 리드 전압에 의해 턴온되는 상기 워드라인에 포함된 메모리 셀 개수를 제1값으로서 카운팅하고, 상기 제1 리드 전압에 의해 리드 페일된 경우에, 상기 테이블에 포함된 복수의 누적 셀 개수 범위 값들 중에서 상기 제1 리드 전압에 대응하는 누적 셀 개수 범위 값과 상기 제1값에 기초하여 제2 리드 전압을 결정하는 리드 바이어스 결정부를 더 포함할 수 있다.
바람직하게는, 상기 리드 바이어스 결정부는 상기 제1 리드 전압에 대응하는 누적 셀 개수 범위 값과 상기 제1값의 차이가 소정의 임계값 이하가 되는 제2 리드 전압을 결정할 수 있다.
바람직하게는, 상기 리드 바이어스 결정부는 상기 제1값이 상기 제1 리드 전압에 대응하는 누적 셀 개수 범위 값의 최대값보다 큰 경우 상기 제2 리드 전압을 감소시키고, 상기 제1값이 상기 제1 리드 전압에 대응하는 누적 셀 개수 범위 값의 최소값보다 작은 경우 상기 제2 리드 전압을 증가시킬 수 있다.
바람직하게는, 상기 제1 리드 전압은 디폴트 리드 전압 또는 기 입력된 리드 전압일 수 있다.
본 발명의 일실시예에 따르면, 워드라인에 포함된 메모리 셀 개수를 문턱 전압의 크기 별로 카운팅하는 단계; 및 상기 카운트된 문턱 전압의 크기 별 메모리 셀 개수에 기초하여 리드 동작을 수행하는 단계를 포함하는 컨트롤러의 동작 방법을 제공한다.
바람직하게는, 상기 카운트된 문턱 전압의 크기 별 메모리 셀 개수를 누적 셀 개수 범위 값으로 변환하여 정보 비트에 매핑하는 제1 단계를 더 포함할 수 있다.
바람직하게는, 상기 정보 비트는 상기 정보 비트의 값에 따라 서로 다른 누적 셀 개수 범위 값을 나타낼 수 있다.
바람직하게는, 상기 제1단계는 복수의 누적 셀 개수 범위 값 및 정보 비트로 구성된 테이블에 상기 카운트된 문턱 전압의 크기 별 메모리 셀 개수를 상기 정보 비트에 대응하여 매핑할 수 있다.
바람직하게는, 상기 제 1단계는 이진 탐색 방법에 따라 상기 카운트된 문턱 전압의 크기 별 메모리 셀 개수를 상기 정보 비트에 매핑하여 상기 테이블을 구성할 수 있다.
바람직하게는, 상기 컨트롤러는 제1 리드 전압에 의해 턴온되는 상기 워드라인에 포함된 메모리 셀 개수를 제1값으로서 카운팅하고, 상기 제1 리드 전압에 의해 리드 페일된 경우에, 상기 테이블에 포함된 복수의 누적 셀 개수 범위 값들 중에서 상기 제1 리드 전압에 대응하는 누적 셀 개수 범위 값과 상기 제1값에 기초하여 제2 리드 전압을 결정하는 제 2단계를 더 포함할 수 있다.
바람직하게는, 상기 제2 단계는 상기 제1 리드 전압에 대응하는 누적 셀 개수 범위 값과 상기 제1값의 차이가 소정의 임계값 이하가 되는 제2 리드 전압을 결정할 수 있다.
바람직하게는, 상기 제2 단계는 상기 제1값이 상기 제1 리드 전압에 대응하는 누적 셀 개수 범위 값의 최대값보다 큰 경우 상기 제2 리드 전압을 감소시키고, 상기 제1값이 상기 제1 리드 전압에 대응하는 누적 셀 개수 범위 값의 최소값보다 작은 경우 상기 제2 리드 전압을 증가시킬 수 있다.
바람직하게는, 상기 제1 리드 전압은 디폴트 리드 전압 또는 기 입력된 리드 전압일 수 있다.
본 발명의 일실시예에 따르면, 반도체 메모리 장치의 메모리 셀에 저장된 데이터를 정확하게 리드할 수 있고, 셀 개수 정보를 저장하는데 필요한 저장공간을 줄일 수 있다.
도1은 각각 3 비트 멀티 레벨 셀(MLC) 비휘발성 메모리 장치의 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도2는 3비트 멀티 레벨 셀 비휘발성 메모리 장치의 특성 열화로 인하여 변형될 수 있는 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도3은 본 발명의 일실시예에 따른 반도체 메모리 시스템을 나타내는 블록도이다.
도4a는 도3에 도시된 반도체 메모리 시스템을 나타내는 상세 블록도이다.
도4b는 도4a에 도시된 메모리 블록을 나타내는 블록도이다.
도5는 도4a에 도시된 메모리 컨트롤러의 동작을 나타내는 흐름도이다.
도6a은 테너 그래프로 표현되는 ECC 디코딩을 나타내는 개념도이다.
도6b는 ECC 코드 구조를 나타내는 개념도이다.
도6c는 ECC 디코딩에 따른 신드롬 체크 과정을 나타내는 개념도이다.
도6a는 도5에 도시된 소프트 디시전 리드 동작으로서, 2비트 소프트 디시전 리드 동작을 나타내는 개념도이다.
도6b는 도5에 도시된 소프트 디시전 리드 동작으로서, 3비트 소프트 디시전 리드 동작을 나타내는 개념도이다.
도7a는 본 발명의 일실시예에 따른 워드라인에 인가되는 문턱 전압에 상응하는 누적 셀 개수를 나타내는 개념도이다.
도7b는 본 발명의 일실시예에 따른 셀 개수를 정보 비트에 매핑하고 테이블에 저장하는 과정을 나타내는 상세 블록도이다.
도7c는 본 발명의 일실시예에 따른 셀 개수를 정보 비트에 매핑하는 과정을 나타내는 개념도이다.
도7d는 본 발명의 일실시예에 따른 셀 개수를 정보 비트에 매핑하는 과정을 나타내는 개념도이다.
도7e는 본 발명의 일실시예에 따른 셀 개수 누적 인덱스 별 정보 비트를 할당하는 매핑 과정을 나타내는 개념도이다.
도7f는 본 발명의 일실시예에 따른 셀 개수 누적 인덱스 별 정보 비트를 할당하는 매핑 과정을 나타내는 개념도이다.
도8a는 본 발명의 일실시예에 따른 리드 바이어스를 탐색하는 과정을 나타내는 상세 블록도이다.
도8b는 도8a의 일실시예로서 리드 바이어스 결정부(133)가 최적의 리드 바이어스를 탐색하는 과정을 나타내는 상세 블록도이다.
도9는 본 발명의 일실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도10은 본 발명의 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도11은 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도12는 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도13은 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도14는 도13에 도시된 전자 장치를 포함하는 데이터 처리 시스템을 나타내는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 할 수 있다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 할 수 있다.
도3은 본 발명의 일실시예에 따른 반도체 메모리 시스템(10)을 나타내는 블록도이다.
도4a는 도3에 도시된 반도체 메모리 시스템(10)을 나타내는 상세 블록도이며, 도4b는 도4a에 도시된 메모리 블록(211)을 나타내는 블록도이다.
도5는 상기 반도체 메모리 시스템(10)에 포함된 메모리 컨트롤러(100)의 동작을 나타내는 흐름도이다.
도3 내지 도5를 참조하면, 반도체 메모리 시스템(10)은 반도체 메모리 장치(200) 및 상기 메모리 컨트롤러(100)를 포함할 수 있다.
반도체 메모리 장치(200)는 메모리 컨트롤러(100)의 제어에 따라 소거, 쓰기 및 읽기 동작 등을 수행할 수 있다. 반도체 메모리 장치(200)는 입출력 라인을 통해 메모리 컨트롤러(100)로부터 커맨드(CMD), 어드레스(ADDR), 그리고 데이터(DATA)를 수신할 수 있다. 또한, 반도체 메모리 장치(200)는 전원 라인을 통해 메모리 컨트롤러(100)로부터 전원(PWR)을 수신하고, 제어 라인을 통해 메모리 컨트롤러(100)로부터 제어 신호(CTRL)를 수신할 수 있다. 제어 신호(CTRL)에는 커맨드 래치 인에이블(CLE), 어드레스 래치 인에이블(ALE), 칩 인에이블(nCE), 쓰기 인에이블(nWE), 읽기 인에이블(nRE) 등이 포함될 수 있다.
메모리 컨트롤러(100)는 전반적으로 반도체 메모리 장치(200) 동작을 제어할 수 있다. 메모리 컨트롤러(100)는 카운터부(131), 매핑부(132) 및 리드 바이어스 결정부(133)를 포함할 수 있다.
상기 카운터부(131)는 라이트 동작이 수행된 워드라인에 접속된 셀 개수를 문턱 전압별로 카운트할 수 있다.
상기 매핑부(132)는 상기 셀 개수 정보를 문턱 전압 별로 정보 비트에 매핑할 수 있다. 상기 매핑부(132)는 다른 메모리 장치에 포함될 수 있다.
상기 리드 바이어스 결정부(133)는 리드 페일이 발생한 경우에 상기 셀 개수 정보를 참조하여 최적의 리드 바이어스 전압을 결정할 수 있다.
메모리 컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 솔리드 스테이트 드라이브는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함할 수 있다. 반도체 메모리 시스템(10)이 솔리드 스테이트 드라이브(SSD)로 이용되는 경우, 반도체 메모리 시스템(10)에 연결되는 호스트(Host)의 동작 속도는 획기적으로 개선될 수 있다.
메모리 컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
다른 예로서, 반도체 장치(10)는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
도4a를 참조하면, 메모리 컨트롤러(100)는 저장부(110), CPU(120), ECC 부(130), 호스트 인터페이스(140), 메모리 인터페이스(150) 및 시스템 버스(160)를 포함할 수 있다. 저장부(110)는 CPU(120)의 동작 메모리로 이용될 수 있다.
호스트 인터페이스(140)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성될 수 있다.
ECC 부(130)는 앞서 설명한 바와 같이 반도체 메모리 장치(200)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(150)는 반도체 메모리 장치(200)와 인터페이싱 할 수 있다. 도3은 상기 ECC 부(130)가 상기 ECC 인코더(131)와 ECC 디코더(133)를 모두 포함하는 일실시예를 도시하고 있으나, 실질적으로 상기 ECC 인코더(131)와 ECC 디코더(133)는 실질적으로 상호 별개의 구성으로 구현될 수도 있다. CPU(120)은 전반적인 제반 제어 동작을 수행할 수 있다.
본 발명의 일실시예에 따르면, 프로그램 동작에서, 상기 반도체 메모리 장치(200)로 프로그램될 데이터에 대하여 상기 ECC 부(130)가 오리지널 데이터(original data)에 대하여 ECC 인코딩을 수행할 수 있다. 이 경우, 리드 동작에서, 상기 반도체 메모리 장치(200)에 프로그램된 인코디드 데이터(encoded data), 즉, 코드워드(codeword)에 대해서 상기 ECC 부(130)가 ECC 디코딩을 수행하게 된다.
상기 ECC 부(130)는 상기 반도체 메모리 장치(200)에 저장되어 있는 인코디드 데이터, 즉 코드워드를 디코딩함으로써 인코딩되기 이전의 오리지널 데이터(original data)로 복원할 수 있다.
도5를 참조하여 후술되는 바와 같이, 상기 반도체 메모리 장치(200)에 저장되어 있는 데이터에 대한 리드 동작은 단계 S511의 하드 디시전 리드 동작과 단계 S531의 소프트 디시전 리드 동작을 포함할 수 있다. 상기 하드 디시전 리드 동작은 하드 디시전 리드 전압(VHD)으로 상기 반도체 메모리 장치(200)로부터 데이터를 리드하는 동작이다. 상기 소프트 디시전 리드 동작은 상기 하드 디시전 리드 전압(VHD)과 다른 레벨을 가지는 소프트 디시전 리드 전압들(VSD)로 상기 반도체 메모리 장치(200)로부터 데이터를 리드하는 동작이다. 예를 들어, 상기 하드 디시전 리드 전압들(VHD)을 이용하여 읽어진 메모리 셀들에서, 상기 소프트 디시전 리드 전압들(VSD)을 이용하여 추가적으로 상기 소프트 디시전 리드 동작이 수행될 수 있다.
상기 하드 디시전 리드 동작에 의해 상기 반도체 메모리 장치(200)로부터 리드된 인코디드 데이터, 즉 코드워드는 상기 ECC 부(130)에 의해 오리지널 데이터로 디코딩될 수 있다.
상기 소프트 디시전 리드 동작은 상기 반도체 메모리 장치(200)에 저장된 데이터를 단순히 리드하는 동작이라기 보다는, 상기 하드 디시전 리드 동작에 의하여 리드된 데이터에 신뢰도를 부가할 수 있는 정보인 로그 우도비(log likelihood ratio; LLR)를 상기 소프트 디시전 리드 전압들(VSD)에 의해 생성하는 동작을 의미한다.
상기 LLR은 상기 ECC 부(130)에 의해 ECC 디코딩될 수 있다. 상기 ECC 부(130)는 상기 LLR을 이용하여 상기 반도체 메모리 장치(200)로부터 리드된 인코디드 데이터, 즉 코드워드의 에러를 검출하고 정정할 수 있다.
반도체 메모리 장치(200)는 셀 어레이(210), 제어 회로(220), 전압 공급부(230), 전압 전달부(240), 읽기/쓰기 회로(250) 및 컬럼 선택부(260)를 포함할 수 있다.
셀 어레이(210)는 다수의 메모리 블록들(211)을 포함할 수 있다. 메모리 블록(211)에는 사용자의 데이터가 저장될 수 있다.
도4b를 참조하면, 메모리 블록(211)은 비트 라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(221)을 포함할 수 있다. 각 열의 셀 스트링(221)은 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는, 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은 셀 당 복수의 비트의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 스트링들(221)은 대응하는 비트 라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
도4b는 낸드형 플래시 메모리 셀로 구성된 메모리 블록(211)을 예시적으로 도시하고 있다. 그러나 본 발명의 메모리 장치의 메모리 블록(211)은 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구성될 수 있다. 반도체 장치의 동작 특성은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF)에도 적용될 수 있다.
도4a로 돌아와, 제어 회로(220)는 반도체 메모리 장치(200)의 프로그램, 소거, 및 읽기 동작과 관련된 제반 동작을 제어할 수 있다.
전압 공급 회로(230)는 동작 모드에 따라서 각각의 워드 라인들로 공급될 워드 라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있다. 전압 공급 회로(230)의 전압 발생 동작은 제어 회로(220)의 제어에 의해 수행될 수 있다.
전압 공급 회로(230)는 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있다.
전압 전달부(240)는 제어 회로(220)의 제어에 응답해서 메모리 셀 어레이(210)의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드 라인들 중 하나를 선택할 수 있다. 전압 전달부(240)는 제어 회로(220)의 제어에 응답해서 전압 공급 회로(230)로부터 발생된 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
읽기/쓰기 회로(250)는 제어 회로(220)에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 기입 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 읽기 동작의 경우 읽기/쓰기 회로(250)는 메모리 셀 어레이(210)로부터 데이터를 읽기 위한 감지 증폭기로서 동작할 수 있다. 정상 읽기 동작 시 컬럼 선택부(260)는 열 어드레스 정보에 응답하여 읽기/쓰기 회로(250)로부터 읽혀진 데이터를 외부(예를 들면, 컨트롤러)로 출력할 수 있다. 이와 달리, 검증 읽기 동작시 읽혀진 데이터는 반도체 메모리 장치(200) 내부의 패스/페일 검증 회로(미도시)로 제공되어, 메모리 셀들의 프로그램 성공 여부를 판단하는데 이용될 수 있다.
프로그램 동작의 경우 읽기/쓰기 회로(250)는 셀 어레이(210)에 저장될 데이터에 따라 비트 라인들을 구동하는 기입 드라이버로서 동작할 수 있다. 읽기/쓰기 회로(250)는 프로그램 동작 시 셀 어레이(210)에 쓰일 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해 읽기/쓰기 회로(250)는 열들(또는 비트 라인들) 또는 열쌍(또는 비트 라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(251)로 구성될 수 있다. 각각의 페이지 버퍼(251) 내부에는 복수의 래치들이 구비될 수 있다.
도4a 및 도5를 참조하면, 상기 메모리 컨트롤러(100)의 동작 방법은 하드 디시전 디코딩 단계(S510)로 구성되며, 소프트 디시전 디코딩 단계(S530)가 추가적으로 구성될 수 있다. 상기 하드 및 소프트 디시전 디코딩 단계(S510 및 S530)의 대상 데이터, 즉 상기 반도체 메모리 장치(200)에 저장되어 있는 데이터는 상기 ECC 부(130)에 의해 ECC 인코딩된 인코디드 데이터(encoded data), 즉 코드워드(codeword)이다.
예를 들어, 상기 하드 디시전 디코딩 단계(S510)는 하드 디시전 리드 전압(VHD)으로 상기 메모리 블록(211)의 메모리 셀로부터 리드된 소정 길이의 하드 디시전 리드 데이터에 대한 하드 디시전 ECC 디코딩 단계일 수 있다. 상기 하드 디시전 디코딩 단계(S510)는 단계 S511 내지 단계 S515로 구성될 수 있다.
예를 들어, 상기 소프트 디시전 디코딩 단계(S530)는, 상기 하드 디시전 디코딩 단계(S510)에서 상기 하드 디시전 ECC 디코딩이 최종적으로 실패한 경우에, 특정 하드 디시전 리드 전압(VHD)에 대하여 소프트 디시전 리드 데이터를 형성하여 ECC 디코딩을 수행하는 소프트 디시전 ECC 디코딩 단계일 수 있다. 상기 소프트 디시전 디코딩 단계(S530)는 단계 S531 내지 단계 S535로 구성될 수 있다.
앞서 설명된 바와 같이, 하드 디시전 리드 단계인 상기 단계 S511에서, 하드 디시전 리드 전압들(VHD)로 상기 반도체 메모리 장치(200)로부터 하드 디시전 리드 데이터가 리드될 수 있다. 상기 메모리 컨트롤러(100)는 읽기 커맨드 및 주소를 상기 반도체 메모리 장치(200)로 전송할 수 있다. 상기 반도체 메모리 장치(200)는 상기 읽기 커맨드 및 주소에 응답하여, 상기 하드 디시전 리드 전압들(VHD)로 상기 반도체 메모리 장치(200)로부터 하드 디시전 리드 데이터를 리드할 수 있다. 상기 리드된 하드 디시전 리드 데이터는 상기 메모리 컨트롤러(100)로 전송될 수 있다.
단계 S513에서, 상기 제1 ECC 디코딩으로서 상기 하드 디시전 ECC 디코딩이 수행될 수 있다. 상기 ECC 부(130)는 상기 반도체 메모리 장치(200)로부터 상기 하드 디시전 리드 전압들(VHD)을 이용하여 리드된 하드 디시전 리드 데이터를 에러 정정 코드를 이용하여 하드 디시전 ECC 디코딩을 수행할 수 있다.
단계 S515에서, 상기 하드 디시전 ECC 디코딩이 성공되었는지 판별된다. 즉, 상기 단계 S515에서는 상기 단계 S513에서 하드 디시전 ECC 디코딩된 하드 디시전 데이터의 에러가 정정되었는지 판별된다. 예를 들어, 상기 메모리 컨트롤러(100)는 상기 하드 디시전 ECC 디코딩된 하드 디시전 데이터 및 패리티 체크 행렬(Parity Check Matrix)을 이용하여, 상기 하드 디시전 ECC 디코딩된 하드 디시전 데이터의 에러가 정정되었는지 판별한다. 예를 들어, 상기 하드 디시전 ECC 디코딩된 하드 디시전 데이터와 패리티 체크 행렬의 연산 결과가 영행렬('0')일 때, 상기 하드 디시전 ECC 디코딩된 하드 디시전 데이터는 올바른 데이터인 것으로 판별될 수 있다. 반면, 상기 하드 디시전 ECC 디코딩된 하드 디시전 데이터와 상기 패리티 체크 행렬의 연산 결과가 영행렬('0')이 아닐 때, 상기 하드 디시전 ECC 디코딩된 하드 디시전 데이터는 올바른 데이터가 아닌 것으로 판별될 수 있다.
상기 단계 S515의 판단 결과, 상기 단계 S513의 하드 디시전 ECC 디코딩이 성공적인 것으로 판별된 경우, 단계 S520에서는 상기 단계 S511의 하드 디시전 리드 전압(VHD)에 의한 리드 동작이 성공적인 것으로 평가되며 에러 정정 디코딩은 종료될 수 있다. 상기 단계 S513의 하드 디시전 ECC 디코딩된 하드 디시전 데이터는 에러 정정된 데이터로서 상기 메모리 컨트롤러(100) 외부로 출력되거나 상기 메모리 컨트롤러(100)의 내부에서 사용될 수 있다.
상기 단계 S515의 판단 결과, 상기 단계 S513의 하드 디시전 ECC 디코딩이 실패인 것으로 판별된 경우, 상기 소프트 디시전 디코딩 단계(S530)가 수행될 수 있다.
앞서 설명된 바와 같이 상기 소프트 디시전 리드 단계인 상기 단계 S531에서, 소프트 디시전 리드 전압들(VSD)로 상기 반도체 메모리 장치(200)로부터 소프트 디시전 리드 데이터가 리드될 수 있다. 예를 들어, 상기 하드 디시전 리드 전압들(VHD)을 이용하여 읽어진 메모리 셀들에서, 상기 소프트 디시전 리드 전압들(VSD)을 이용하여 추가적인 리드가 수행될 수 있다. 상기 소프트 디시전 리드 전압들(VSD)은 상기 하드 디시전 리드 전압들(VHD)과 다른 레벨들을 가질 수 있다.
단계 S533에서, 상기 제2 ECC 디코딩으로서 상기 소프트 디시전 ECC 디코딩이 수행될 수 있다. 상기 소프트 디시전 ECC 디코딩은 상기 하드 디시전 리드 데이터와 상기 소프트 디시전 리드 전압들(VSD)을 이용하여 리드된 데이터를 포함하는 소프트 디시전 리드 데이터에 기반하여 수행될 수 있다. 상기 하드 디시전 리드 전압들(VHD)과 소프트 디시전 리드 전압들(VSD)은 서로 다른 레벨들을 가질 수 있다.
예를 들어, 상기 반도체 메모리 장치(200)의 메모리 셀들(MC0 to MCn-1) 각각은 도2에서 예시된 7개의 프로그램 상태(state)의 문턱 전압 산포(P1 to P7)와 하나의 소거 상태(state) 문턱 전압 산포(E) 중 어느 하나의 상태에 속할 수 있다.
상기 하드 디시전 리드 전압들(VHD)들 각각은 상기 복수의 상태들 중에서 인접한 두 개의 논리 상태들간의 전압 레벨을 가질 수 있다. 상기 소프트 디시전 리드 전압들(VSD) 각각은 상기 복수의 상태들 중에서 인접한 두 개의 논리 상태들간 레벨을 갖되, 상기 하드 디시전 리드 전압들(VHD)과 다른 레벨을 가질 수 있다.
상기 메모리 셀들(MC0 to MCn-1)에서 하드 디시전 리드 전압(VHD)으로 리드된 하드 디시전 리드 데이터 값과 소프트 디시전 리드 전압(VSD)으로 리드된 소프트 디시전 리드 데이터 값은 서로 다를 수 있다. 예를 들어, 메모리 셀들 중 정상적인 논리 상태의 전압 분포보다 낮거나 높은 문턱 전압을 갖는 테일(tail) 셀들이 존재할 수 있다. 테일 셀들에서 하드 디시전 리드 전압(VHD)으로 리드된 데이터 값과 소프트 디시전 리드 전압(VSD)으로 리드된 데이터 값은 서로 다를 수 있다. 상기 하드 디시전 리드 전압(VHD)에 따른 리드에 더하여, 상기 소프트 디시전 리드 전압들(VSD)에 따른 추가적인 리드가 수행되면, 상기 메모리 셀들(MC0 to MCn-1)의 문턱 전압들에 대한 추가적인 정보, 즉 상기 하드 디시전 리드 동작에 의하여 리드된 데이터에 신뢰도를 부가할 수 있는 정보인 LLR(예를 들어, 테일 셀들에 대한 정보)이 획득될 수 있다.
상기 추가적인 정보가 획득되면, 상기 메모리 셀들(MC0 to MCn-1)이 저장하는 데이터가 제1 상태(예를 들어, '1') 또는 제2 상태(예를 들어, '0')일 확률 또는 우도(likelihood ratio)의 정확성이 증가할 수 있다. 즉, ECC 디코딩의 신뢰성이 증가할 수 있다. 상기 메모리 컨트롤러(100)는 상기 하드 디시전 리드 전압(VHD) 및 상기 소프트 디시전 리드 전압(VSD)으로 리드된 소프트 디시전 리드 데이터를 이용하여 상기 소프트 디시전 ECC 디코딩을 수행할 수 있다. 상기 하드 디시전 리드 전압(VHD)과 소프트 디시전 리드 전압(VSD)간 관계는 도6a 및 도6b를 참조하여 후술된다.
단계 S535에서, 상기 소프트 디시전 ECC 디코딩이 성공되었는지 판별된다. 즉, 상기 단계 S535에서는 상기 단계 S533에서 소프트 디시전 ECC 디코딩된 소프트 디시전 데이터의 에러가 정정되었는지 판별된다. 예를 들어, 상기 메모리 컨트롤러(100)는 상기 소프트 디시전 ECC 디코딩된 소프트 디시전 데이터 및 패리티 체크 행렬(Parity Check Matrix)을 이용하여, 상기 소프트 디시전 ECC 디코딩된 소프트 디시전 데이터의 에러가 정정되었는지 판별한다. 예를 들어, 상기 소프트 디시전 ECC 디코딩된 소프트 디시전 데이터와 패리티 체크 행렬의 연산 결과가 영행렬('0')일 때, 상기 소프트 디시전 ECC 디코딩된 소프트 디시전 데이터는 올바른 데이터인 것으로 판별될 수 있다. 반면, 상기 소프트 디시전 ECC 디코딩된 소프트 디시전 데이터와 상기 패리티 체크 행렬의 연산 결과가 영행렬('0')이 아닐 때, 상기 소프트 디시전 ECC 디코딩된 소프트 디시전 데이터는 올바른 데이터가 아닌 것으로 판별될 수 있다.
상기 소프트 디시전 ECC 디코딩된 소프트 디시전 데이터와 패리티 체크 행렬의 연산, 그리고 상기 하드 디시전 ECC 디코딩된 하드 디시전 데이터와 패리티 체크 행렬의 연산은 동일하게 수행될 수 있다.
상기 단계 S535의 판단 결과, 상기 단계 S533의 소프트 디시전 ECC 디코딩이 성공적인 것으로 판별된 경우, 상기 단계 S520에서는 상기 단계 S531의 소프트 디시전 리드 전압(VSD)에 의한 리드 동작이 성공적인 것으로 평가되며 에러 정정 디코딩은 종료될 수 있다. 상기 단계 S533의 소프트 디시전 ECC 디코딩된 소프트 디시전 데이터는 에러 정정된 데이터로서 상기 메모리 컨트롤러(100) 외부로 출력되거나 상기 메모리 컨트롤러(100)의 내부에서 사용될 수 있다.
상기 단계 S535의 판단 결과, 상기 단계 S533의 소프트 디시전 ECC 디코딩이 실패인 것으로 판별된 경우, 단계 S540에서는 상기 단계 S531의 소프트 디시전 리드 전압(VSD)에 의한 리드 동작이 실패인 것으로 평가되며 에러 정정 디코딩은 종료될 수 있다.
도6a는 도5에 도시된 소프트 디시전 리드 동작으로서, 2비트 소프트 디시전 리드 동작을 나타내는 개념도이고, 도6b는 도5에 도시된 소프트 디시전 리드 동작으로서, 3비트 소프트 디시전 리드 동작을 나타내는 개념도이다.
도6a를 참조하면, 도5를 참조하여 설명된 상기 하드 디시전 디코딩 단계(S510)에서, 상기 하드 디시전 리드 전압(VHD)이 반도체 메모리 장치(200)의 메모리 셀로 인가될 때, 상기 메모리 셀의 온-오프 상태에 따라 상기 하드 디시전 데이터(2-1)는 1 및 0 중 어느 하나의 값을 가질 수 있다.
상기 소프트 디시전 디코딩 단계(S530)에서, 소프트 디시전 리드 동작은 상기 하드 디시전 리드 전압(VHD)을 기준으로 일정한 전압 차를 갖는 복수의 소프트 디시전 리드 전압들(VSD1 , VSD2)을 메모리 셀에 인가하여 하드 디시전 리드 데이터에 신뢰도를 부가하는 정보, 즉 LLR을 형성할 수 있다.
도6a에 도시된 바와 같이, 2-비트 소프트 디시전 리드 동작의 경우, 상기 복수의 소프트 디시전 리드 전압들(VSD1 , VSD2) 중 제1 소프트 디시전 리드 전압(VSD1)이 메모리 셀에 인가되면, 상기 메모리 셀의 온 또는 오프에 따라 제1 소프트 디시전 리드 데이터 값 (2-2)은 "1000"이 될 수 있다. 유사하게, 상기 복수의 소프트 디시전 리드 전압들(VSD1 , VSD2) 중 제2 소프트 디시전 리드 전압(VSD2)에 따라 제2 소프트 디시전 리드 데이터 값(2-3)은 "1110"이 될 수 있다.
예를 들어, 상기 ECC 부(130)는 상기 제1, 2 소프트 디시전 리드 데이터 값(2-2, 2-3)에 대하여 XNOR(exclusive NOR) 연산을 수행하여, 소프트 디시전 데이터(2-4), 즉 LLR을 생성할 수 있다. 상기 LLR(2-4)은 상기 하드 디시전 데이터(2-1)에 신뢰도를 부가할 수 있다.
예를 들어, 소프트 디시전 데이터(2-4) "1"은 상기 하드 디시전 데이터(2-1)의 제1 상태(예를 들어, '1') 또는 제2 상태(예를 들어, '0')일 확률이 강하다(strong)는 것을 나타내며, "0"은 상기 하드 디시전 데이터(2-1)의 제1 상태(예를 들어, '1') 또는 제2 상태(예를 들어, '0')일 확률이 약하다(weak)는 것을 나타낼 수 있다.
도6b를 참조하면, 도5를 참조하여 설명된 상기 하드 디시전 디코딩 단계(S510)에서, 상기 하드 디시전 리드 전압(VHD)이 반도체 메모리 장치(200)의 메모리 셀로 인가될 때, 상기 메모리 셀의 온-오프 상태에 따라 상기 하드 디시전 데이터(3-1)는 1 및 0 중 어느 하나의 값을 가질 수 있다.
상기 소프트 디시전 디코딩 단계(S530)에서, 소프트 디시전 리드 동작은 상기 하드 디시전 리드 전압(VHD)을 기준으로 일정한 전압 차를 갖는 복수의 소프트 디시전 리드 전압들(VSD1 to VSD6)을 메모리 셀에 인가하여 하드 디시전 리드 데이터에 신뢰도를 부가하는 정보, 즉 LLR을 형성할 수 있다.
도6b에 도시된 바와 같이, 3-비트 소프트 디시전 리드 동작의 경우, 상기 복수의 소프트 디시전 리드 전압들(VSD1 to VSD6) 중 제1, 2 소프트 디시전 리드 전압(VSD1, VSD2)이 메모리 셀에 인가되면, 상기 도6a를 참조하여 설명된 바와 같이 제1, 2 소프트 디시전 리드 데이터 값이 생성되며, 이러한 제1, 2 소프트 디시전 리드 데이터 값에 대하여 XNOR(exclusive NOR) 연산이 수행됨으로써 제1 소프트 디시전 데이터(3-2) "1001"이 생성될 수 있다.
또한, 상기 제1, 2 소프트 디시전 리드 전압(VSD1, VSD2)를 중심으로 일정한 전압 차를 가지는 제3 내지 6 소프트 디시전 리드 전압(VSD3 to VSD6)이 메모리 셀에 인가되면, 상기 도6a를 참조하여 설명된 바와 유사하게 제3 내지 6 소프트 디시전 리드 데이터 값이 생성되며, 이러한 제3 내지 6 소프트 디시전 리드 데이터 값에 대하여 XNOR(exclusive NOR) 연산이 수행됨으로써 제2 소프트 디시전 데이터(3-3), 즉 LLR "10101"이 생성될 수 있다. 상기 LLR(3-3)은 상기 제1 소프트 디시전 데이터(3-2)에 가중치를 부여할 수 있다.
예를 들어, 제2 소프트 디시전 데이터(3-3) "1"은 상기 제1 소프트 디시전 데이터(3-2)의 제1 상태(예를 들어, '1')일 확률이 매우 강하다(very strong)는 것을 나타내며, "0"은 상기 상기 제1 소프트 디시전 데이터(3-2)의 제1 상태(예를 들어, '1')일 확률이 강하다(strong)는 것을 나타낼 수 있다.
유사하게, 제2 소프트 디시전 데이터(3-3) "1"은 상기 제1 소프트 디시전 데이터(3-2)의 제2 상태(예를 들어, '0')일 확률이 매우 약하다(very weak)는 것을 나타내며, "0"은 상기 상기 제1 소프트 디시전 데이터(3-2)의 제2 상태(예를 들어, '0')일 확률이 약하다(weak)는 것을 나타낼 수 있다. 즉, 상기 도6a에서 설명된 바와 유사하게, 상기 LLR(3-3)은 상기 하드 디시전 데이터(3-1)에 보다 많은 신뢰도를 부가할 수 있다.
도7a는 워드라인에 인가되는 문턱 전압에 상응하는 누적 셀 개수를 예시한 도면이다.
도7a는 3 비트 트리플 레벨 셀(TLC)이 가질 수 있는 8개의 상태를 나타내는 문턱 전압의 산포(PV0 내지 PV7)를 나타내고 있다. 전압 공급 회로(230)는 각각의 워드 라인에 상기 8개의 상태를 나타내는 문턱 전압의 산포(PV0 내지 PV7)에 대응하는 문턱 전압을 제공할 수 있다. 상기 문턱 전압의 산포(PV0 내지 PV7)에 대응하는 문턱 전압은 서로 상이할 수 있다. 예를 들어, 제0 상태를 나타내는 문턱 전압 (PV0)은 제7 상태를 나타내는 문턱 전압 (PV7)보다 낮다.
상기 문턱 전압에 대응하는 셀 개수는 상기 문턱 전압이 증가함에 따라 점차 누적된다. 도7a를 참조하면, 제0 상태를 나타내는 문턱 전압 (PV0)에 상응하는 누적 인덱스 A에 해당하는 셀 개수는 1107개이고, 문턱 전압 PV1에 상응하는 누적 인덱스 B에 해당하는 셀 개수는 1958개이다. 제7 상태를 나타내는 문턱 전압 (PV7)에 상응하는 누적 인덱스 H에 해당하는 셀 개수는 8000개이다.
워드라인에 접속되는 총 셀 개수는 사전 결정될 수 있는데, 도7a에 예시된 워드라인에 접속된 총 셀 개수는 제7 상태를 나타내는 문턱 전압 (PV7)에 상응하는 누적 인덱스 H에 해당하는 셀 개수, 즉 8,000개이다.
본 발명의 일실시예에 따르면, 상기 문턱 전압 별로 대응하는 누적 셀 개수는 사전 결정될 수 있다. 예를 들어, 하나의 워드라인에 접속된 총 셀 개수가 8,000개인 경우에는, 제0 상태를 나타내는 문턱 전압 (PV0)에 상응하는 누적 인덱스 A에 해당하는 셀 개수는 1,000개, 제1 상태를 나타내는 문턱 전압 (PV1)에 상응하는 누적 인덱스 B에 해당하는 셀 개수는 2,000개, 제3 상태를 나타내는 문턱 전압 (PV3)에 상응하는 누적 인덱스 D에 해당하는 셀 개수는 4,000개일 수 있다.
본 발명의 일실시예에 따르면, 도8a 및 8b를 참조하여 후술되는 바와 같이, 라이트 동작에서 상기 문턱 전압 별 셀 개수를 저장한 후, 리드 동작에서 리드 페일이 발생했을 때 상기 저장된 셀 개수 정보에 기초하여 최적의 리드 전압을 결정할 수 있다. 그러나, 상기 셀 개수를 그대로 저장하기에는 많은 저장 공간이 요구될 수 있다. 예를 들어 하나의 워드라인에 접속된 셀 개수가 약 8,000개라면, 이를 저장하기 위해서는 최소한 13bit(
Figure pat00004
의 할당이 필요하다. 본 발명의 일실시예에 따르면, 소정 비트로 표현되는 복수의 셀 개수 범위를 설정하고, 문턱 전압 별 누적 셀 개수를 상기 소정 비트에 매핑시킴으로써, 셀 개수 정보를 저장하는 데에 필요한 저장공간을 줄일 수 있다.
도7b는 카운터부(131) 및 매핑부(132)의 동작을 나타낸다.
단계 S711에서 반도체 메모리 장치(200)가 데이터를 라이트할 때, 단계 S712에서 상기 카운터부(131)는 워드라인에 접속된 셀 개수를 문턱 전압별로 카운트 할 수 있다.
단계 S713에서 상기 매핑부(132)는 상기 카운트된 문턱 전압별 셀 개수를 정보 비트에 매핑한다.
도7c 및 도7d는 상기 매핑부(132)가 상기 카운트된 문턱 전압별 셀 개수를 정보 비트에 매핑하는 과정을 도시한 것으로, 셀 개수를 4비트의 정보 비트로 변환하는 과정을 예시하고 있다.
도7c를 참조하면, 상기 4비트의 정보 비트는 0000부터 1111까지 총 16가지의 값들을 가질 수 있으며, 이러한 16개 값에 각각 대응하는 셀 개수 범위가 구성될 수 있다. 상기 매핑부(132)는 상기 카운트된 셀 개수를 대응하는 셀 개수 범위의 정보 비트 값에 매핑할 수 있다. 예를 들어, 상기 카운터부(131)가 카운트한 셀 개수가 3,952개일 때, 상기 매핑부(132)는 상기 셀 개수 3,952에 대응하는 셀 개수 범위 3950~3975개에 대응하는 정보 비트 0110에 상기 셀 개수 3,952를 매핑할 수 있다.
상기 셀 개수 범위 값은 상기 문턱 전압에 상응하는 누적 인덱스의 예상 셀 개수를 기준으로 일정 값을 더하거나 뺀 범위 값으로 정해진다. 앞선 예시의 경우 네 번째 문턱 전압 PV3에 상응하는 누적 인덱스 D에 예상되는 셀 개수는 4,000개 이므로, 누적 인덱스 D에 대해 정보 비트를 결정하는 과정인 도7c에서는 셀 개수 4,000개를 기준으로 셀 개수 범위 값을 정한다.
상기 일정 값은 임의로 정해질 수 있으며, 도7c에 도시된 예시에서는 25개를 상기 일정 값으로 설정하였다. 도7c에 도시된 바와 같이, 정보 비트 0000은 셀 개수 3825개 미만을, 정보 비트 1111은 셀 개수 4175개 이상을 의미한다. 정보 비트 값 각각은 셀 개수 25개의 차이를 갖는 셀 개수 범위 값을 의미할 수 있다. 도7c에 도시된 바와 같이, 정보 비트 0110은 셀 개수 3950~3975개를 의미한다.
상기 매핑부(132)는 이진 검색 방법에 따라 상기 셀 개수를 정보 비트에 매핑할 수 있다. 상기 이진 검색 방법이란 처음 중간의 값을 임의의 값으로 선택하여, 그 값과 찾고자 하는 값의 크고 작음을 비교하는 방법을 의미한다. 상기 이진 검색 방법을 통해 목표 값을 찾을 확률과 속도를 향상시킬 수 있다.
상기 매핑부(132)는 상기 셀 개수를 셀 개수 비교 값과 비교하여, 상기 셀 개수가 셀 개수 비교 값 이상인 경우 정보 비트 값에 1을 부여하고, 상기 셀 개수가 셀 개수 비교 값 미만인 경우 정보 비트 값에 0을 부여한다. 상기 1 또는 0 값은 정보 비트의 큰 자릿수부터 차례로 부여된다. 예를 들어 4비트의 정보 비트의 경우 네 번째 비트(
Figure pat00005
), 세 번째 비트(
Figure pat00006
), 두 번째 비트(
Figure pat00007
) 및 첫 번째 비트(
Figure pat00008
) 순서로 상기 1 또는 0 값이 부여된다.
상기 셀 개수 비교 값은 하기 설명한 단계 S730 내지 단계 S742에 따라 달라질 수 있다. 도7c에 도시된 단계 S730 내지 단계 S742는 상기 매핑부(132)가 상기 정보 비트를 결정하는 과정 중 일부만이 설명된 것이며, 설명이 생략된 단계들에서도 하기 설명과 같은 원리로 상기 매핑부(132)가 상기 정보 비트를 결정할 수 있다.
단계 S730에서 상기 매핑부(132)는 누적 인덱스 D에 해당하는 셀 개수가 셀 개수 비교 값(4,000개) 이상인지 판단한다. 상기 셀 개수가 셀 개수 비교 값(4,000개) 이상인 경우, 상기 매핑부(132)는 4비트의 정보 비트의 네 번째(
Figure pat00009
) 비트 값에 1을 부여하고, 단계 S731에서 누적 인덱스 D에 해당하는 셀 개수가 셀 개수 비교 값(4,100개) 이상인지 판단한다.
상기 단계 S730에서 상기 셀 개수가 셀 개수 비교 값(4,000개) 미만인 경우, 상기 매핑부(132)는 4비트의 정보 비트의 네 번째(
Figure pat00010
) 비트 값에 0을 부여하고, 단계 S732에서 누적 인덱스 D에 해당하는 셀 개수가 셀 개수 비교 값(3,900개) 이상인지 판단한다.
상기 단계 S731에서 상기 셀 개수가 셀 개수 비교 값(4,100개) 이상인 경우, 상기 매핑부(132)는 4비트의 정보 비트의 세 번째(
Figure pat00011
) 비트 값에 1을 부여하고, 단계 S733에서 누적 인덱스 D에 해당하는 셀 개수가 셀 개수 비교 값 (4,150개) 이상인지 판단한다.
상기 단계 S732에서 상기 셀 개수가 셀 개수 비교 값(3,900개) 이상인 경우, 상기 매핑부(132)는 4비트의 정보 비트의 세 번째(
Figure pat00012
) 비트 값에 1을 부여하고, 단계 S734에서 누적 인덱스 D에 해당하는 셀 개수가 셀 개수 비교 값 (3,950개) 이상인지 판단한다.
상기 단계 S732에서 상기 셀 개수가 셀 개수 비교 값(3,900개) 미만인 경우, 상기 매핑부(132)는 4비트의 정보 비트의 세 번째(
Figure pat00013
) 비트 값에 0을 부여하고, 단계 S735에서 누적 인덱스 D에 해당하는 셀 개수가 셀 개수 비교 값 (3,850개) 이상인지 판단한다.
상기 단계 S733에서 상기 셀 개수가 셀 개수 비교 값(4,150개) 이상인 경우, 상기 매핑부(132)는 4비트의 정보 비트의 두 번째(
Figure pat00014
) 비트 값에 1을 부여하고, 단계 S736에서 누적 인덱스 D에 해당하는 셀 개수가 셀 개수 비교 값 (4,175개) 이상인지 판단한다.
상기 단계 S734에서 상기 셀 개수가 셀 개수 비교 값(3,950개) 이상인 경우, 상기 매핑부(132)는 4비트의 정보 비트의 두 번째(
Figure pat00015
) 비트 값에 1을 부여하고, 단계 S737에서 누적 인덱스 D에 해당하는 셀 개수가 셀 개수 비교 값 (3,975개) 이상인지 판단한다.
상기 단계 S735에서 상기 셀 개수가 셀 개수 비교 값(3,850개) 미만인 경우, 상기 매핑부(132)는 4비트의 정보 비트의 두 번째(
Figure pat00016
) 비트 값에 0을 부여하고, 단계 S738에서 누적 인덱스 D에 해당하는 셀 개수가 셀 개수 비교 값 (3,825개) 이상인지 판단한다.
상기 단계 S736에서 상기 셀 개수가 셀 개수 비교 값(4,175개) 이상인 경우, 상기 매핑부(132)는 4비트의 정보 비트의 첫 번째(
Figure pat00017
) 비트 값에 1을 부여한다.
상기 단계 S737에서 상기 셀 개수가 셀 개수 비교 값(3,975개) 미만인 경우, 상기 매핑부(132)는 4비트의 정보 비트의 첫 번째(
Figure pat00018
) 비트 값에 0을 부여한다.
상기 단계 S738에서 상기 셀 개수가 셀 개수 비교 값(3,825개) 미만인 경우, 상기 매핑부(132)는 4비트의 정보 비트의 첫 번째(
Figure pat00019
) 비트 값에 0을 부여한다.
단계 S740에서 상기 매핑부(132)는 상기 단계 S730, S731, S733 및 S736에 따라 정보 비트에 1111을 부여한다. 상기 정보 비트 1111은 상기 셀 개수가 4175개 이상임을 의미한다.
단계 S741에서 상기 매핑부(132)는 상기 단계 S730, S732, S734 및 S737에 따라 정보 비트에 0110을 부여한다. 상기 정보 비트 0110은 상기 셀 개수가 3950개 이상 및 3975개 미만임을 의미한다.
단계 S742에서 상기 매핑부(132)는 상기 단계 S730, S732, S735 및 S738에 따라 정보 비트에 0000을 부여한다. 상기 정보 비트 0000은 상기 셀 개수가 3825개 미만임을 의미한다.
도7d에서는 누적 인덱스 E에 대해 정보 비트를 결정하는 과정이 도시되었다. 도7d에서 상기 매핑부(132)는 셀 개수 5,000개를 기준으로 일정 값을 더하거나 뺀 범위 값으로 셀 개수 범위 값을 정한다. 상기 일정 값은 임의로 정해질 수 있으며, 도7d에 도시된 예시에서는 25개를 상기 일정 값으로 설정하였다.
도7d에 도시된 바와 같이, 정보 비트 0000은 셀 개수 4825개 미만을, 정보 비트 1111은 셀 개수 5175개 이상을 의미한다. 정보 비트 값 각각은 셀 개수 25개의 차이를 갖는 셀 개수 범위 값을 의미할 수 있다. 도7d에 도시된 바와 같이, 정보 비트 0001은 셀 개수 4825~4850개를 의미한다. 도7d의 상기 정보 비트가 매핑되는 단계는 도7c를 참조하여 설명된 바와 같이 동일한 원리로 결정될 수 있다.
도7e는 상기 문턱 전압에 상응하는 누적 인덱스별로 상기 정보 비트를 매핑한 예시가 도시된 도면이다. 도7c 및 도7d를 참조하여 설명된 바와 같이, 상기 매핑부(132)는 문턱 전압에 상응하는 누적 인덱스별로 상기 카운터부(131)가 카운트한 셀 개수를 해당하는 정보 비트 값에 매핑한다.
상기 누적 인덱스별로 상기 정보 비트 값의 의미는 달라진다. 예를 들어 문턱 전압 PV3에 상응하는 누적 인덱스 D에 대해, 정보 비트 0110은 셀 개수 범위 값이 3950~3975라는 의미이다. 문턱 전압 PV5에 상응하는 누적 인덱스 F에 대해, 정보 비트 0110은 셀 개수가 5950~5975라는 의미이다.
도7b를 참조하여 설명된 바와 같이, 상기 매핑부(132)는 매핑된 정보 비트를 상기 매핑부(132)의 테이블에 저장한다. 상기 정보 비트가 저장되는 상기 매핑부(132)의 테이블은 다른 블록(SLC, MLC 또는 TLC 등), 같은 블록의 다른 페이지, 다른 휘발성 메모리(SRAM, DRAM 등) 또는 비휘발성 메모리(NOR, MRAM, PCRAM 등)일 수 있다.
도7f는 본 발명의 다른 실시 예로서, 상기 문턱 전압에 상응하는 누적 인덱스별로 상기 정보 비트를 매핑한 예시가 도시된 도면이다. 상기 매핑부(132)는 정보 비트를 1비트로 구성하여 각 누적 인덱스에 대한 셀 개수의 범위를 나타낼 수 있다. 예를 들어, 문턱 전압 PV0에 상응하는 누적 인덱스 A의 경우 예상되는 셀 개수는 1000개이다. 상기 카운터부(131)가 문턱 전압 PV0에 상응하는 누적 인덱스 A에 대해 카운트한 셀 개수가 1000개 이상인 경우, 상기 매핑부(132)는 정보 비트에 1을 할당한다. 상기 카운터부(131)가 카운트한 셀 개수가 1000개 미만인 경우, 상기 매핑부(132)는 정보 비트에 0을 할당한다. 도7b를 참조하여 설명된 바와 같이, 상기 매핑부(132)는 상기 정보 비트를 상기 매핑부(132)의 테이블에 저장한다. 상기 정보 비트가 저장되는 상기 매핑부(132)의 테이블은 다른 블록(SLC, MLC 또는 TLC 등), 같은 블록의 다른 페이지, 다른 휘발성 메모리(SRAM, DRAM 등) 또는 비휘발성 메모리(NOR, MRAM, PCRAM 등)일 수 있다.
도7b로 돌아와, 단계 S714에서 상기 매핑된 정보 비트를 상기 매핑부(132)의 테이블에 저장한다. 상기 정보 비트가 저장되는 상기 매핑부(132)의 테이블은 다른 블록(SLC, MLC 또는 TLC 등), 같은 블록의 다른 페이지, 다른 휘발성 메모리(SRAM, DRAM 등) 또는 비휘발성 메모리(NOR, MRAM, PCRAM 등)일 수 있다.
상기 단계 S711 내지 S714는 메모리 셀의 열화 특성에 따라 셀 개수 누적 값이 달라지는 경우 반복적으로 수행될 수 있다.
도8a는 상기 라이트 동작에서 매핑된 정보 비트를 이용하여 상기 리드 바이어스 결정부(133)를 통해 최적의 리드 바이어스를 탐색하는 과정을 도시한 것이다.
단계 S811 및 S812에서 데이터 리드를 수행하고 리드가 실패하였는지 여부를 판별한다. 상기 단계 S811에서 상기 리드 동작은 디폴트 리드 바이어스 또는 기 입력된 리드 바이어스일 수 있다.
단계 S812에서 리드 실패가 판별된 경우, 단계 S813에서 상기 리드 실패가 발생한 리드 전압에 대한 셀 개수 정보를 얻는다. 상기 컨트롤러는 상기 리드 실패가 발생한 상기 리드 전압에 의해 턴온되는 상기 워드라인에 포함된 메모리 셀 개수를 카운트하여 상기 셀 개수 정보를 얻을 수 있다.
도7a 및 도7e를 참조하면, 예를 들어 상기 리드 전압이 RV1인 경우, 리드 전압 RV1은 문턱 전압 PV1에 상응하고, 문턱 전압 PV1에 상응하는 누적 인덱스인 B에 대한 셀 개수 정보(예를 들어, 셀 개수 1958개)를 얻는다. 상기 리드 전압이 RV3인 경우, 리드 전압 RV3은 문턱 전압 PV3에 상응하고, 문턱 전압 PV3에 상응하는 누적 인덱스인 D에 대한 셀 개수 정보(예를 들어, 셀 개수 3952개)를 얻는다.
단계 S814에서는 상기 매핑부(132)의 테이블에 저장되었던 정보 비트를 통해 셀 개수 범위 값을 얻는다. 상기 리드 바이어스 결정부(133)는 상기 정보 비트를 상기 리드 바이어스 결정부(133)에 저장할 수 있다. 상기 정보 비트는 상기 리드 실패가 발생한 리드 전압에 상응하는 정보 비트이다. 도7a 및 도7e를 참조하면, 예를 들어 상기 리드 전압이 RV1인 경우, 리드 전압 RV1은 문턱 전압 PV1에 상응하는 누적 인덱스인 B에 대한 정보 비트(예를 들어, 정보 비트 0110)를 얻는다. 상기 리드 전압이 RV3인 경우, 리드 전압 RV3은 문턱 전압 PV3에 상응하는 누적 인덱스인 D에 대한 정보 비트(예를 들어, 정보 비트 0110)를 얻는다. 그리고 상기 정보 비트를 통해 셀 개수 범위 값(예를 들어, 상기 누적 인덱스 B에 대한 정보 비트 0110은 셀 개수 범위 1950~1975, 상기 누적 인덱스 D에 대한 정보 비트 0110은 셀 개수 범위 3950~3975)을 얻는다.
단계 S820에서는 상기 리드 바이어스 결정부(133)가 최적의 리드 바이어스를 탐색한다. 상기 리드 바이어스 결정부(133)는 상기 정보 비트를 통해 얻은 셀 개수 범위 값과 상기 리드 실패가 발생한 리드 전압에 대한 셀 개수를 비교하여 리드 바이어스를 탐색한다. 예를 들어, 상기 셀 개수가 상기 정보 비트를 통해 얻은 셀 개수 범위의 최대값보다 큰 경우, 다음 리드 바이어스를 감소시킬 수 있다. 상기 셀 개수가 상기 정보 비트를 통해 얻은 셀 개수 범위의 최소값보다 작은 경우, 다음 리드 바이어스를 증가시킬 수 있다.
단계 S830에서는 상기 변경된 리드 바이어스를 적용하여 데이터 리드를 수행한다.
단계 S840에서는 상기 셀 개수가 상기 셀 개수 범위 값에 포함되는지 확인하고, 만약 포함되지 않은 경우 다시 단계 S820에서 다음 리드 바이어스를 탐색한다. 상기 단계 S820 내지 S840의 과정은 상기 셀 개수의 차이가 같거나 일정 개수 이하가 될 때까지 반복될 수 있다.
도8b는 도8a의 단계 S820, S830 및 S840 과정의 일실시예를 구체적으로 도시한 것이다.
단계 S821에서 상기 리드 바이어스 결정부(133)는 상기 정보 비트를 통해 얻은 셀 개수 범위 값과 상기 리드 실패가 발생한 리드 전압에 대한 셀 개수를 비교하여 리드 바이어스를 탐색한다. 상기 셀 개수가 상기 정보 비트를 통해 얻은 셀 개수 범위보다 작은 경우, 즉 셀 개수 범위의 최소값보다 작은 경우, 단계 S822에 따라 리드 바이어스를 100mV 증가시킬 수 있다. 상기 셀 개수가 정보 비트를 통해 얻은 셀 개수 범위보다 큰 경우, 즉 셀 개수 범위의 최대값보다 큰 경우, 단계 S823에 따라 다음 리드 바이어스를 20mV 감소시킬 수 있다.
단계 S830에서는 상기 변경된 리드 바이어스를 적용하여 데이터 리드를 수행한다.
단계 S840에서는 상기 셀 개수가 상기 셀 개수 범위 값에 포함되거나 일정 개수(예: 50개) 이하가 되는지 확인한다. 만약 상기 조건을 만족하지 못한 경우, 다시 단계 S821에서부터 다음 리드 바이어스를 탐색할 수 있다.
도9는 본 발명의 일실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 일실시예에 따른 메모리 컨트롤러(15000) 및 반도체 메모리 장치(16000)를 포함하는 전자 장치(10000)의 블록도이다.
도9를 참조하면, 이동 전화기(cellular phone), 스마트 폰(smart phone), 또는 태블릿(tablet) PC와 같은 전자 장치(10000)는 예를 들어 플래시 메모리 장치로 구현될 수 있는 반도체 메모리 장치(16000)와, 반도체 메모리 장치(16000)의 동작을 제어할 수 있는 메모리 컨트롤러(15000)를 포함할 수 있다.
반도체 메모리 장치(16000)는 도3 내지 도4b를 참조하여 설명된 반도체 메모리 장치(200)에 대응된다. 반도체 메모리 장치(16000)는 랜덤 데이터를 저장 할 수 있다.
메모리 컨트롤러(15000)는 도3 내지 도7d를 참조하여 설명된 메모리 컨트롤러(100)에 대응된다. 메모리 컨트롤러(15000)는 전자 장치의 전반적인 동작을 제어하는 프로세서(11000)에 의하여 제어될 수 있다.
반도체 메모리 장치(16000)에 저장된 데이터는 프로세서(11000)의 제어에 따라 동작하는 메모리 컨트롤러(15000)의 제어에 따라 디스플레이(13000)를 통하여 디스플레이될 수 있다.
무선 송수신기(12000)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예들 들어, 무선 송수신기(12000)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(11000)가 처리할 수 있는 신호로 변환할 수 있다. 따라서 프로세서(11000)는 무선 송수신기(12000)로부터 출력된 신호를 처리하고, 처리된 신호를 메모리 컨트롤러(15000)를 통하여 반도체 메모리 장치(16000)에 저장하거나 또는 디스플레이(13000)를 통하여 디스플레이할 수 있다.
무선 송수신기(12000)는 프로세서(11000)로부터 출력된 신호를 무선 신호로 변환하고, 변환된 무선 신호를 안테나(ANT)를 통하여 외부로 출력할 수 있다.
입력 장치(14000)는 프로세서(11000)의 동작을 제어하기 위한 제어 신호 또는 프로세서(11000)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
프로세서(11000)는 반도체 메모리 장치(16000)로부터 출력된 데이터, 무선 송수신기(12000)로부터 출력된 무선 신호, 또는 입력 장치(14000)로부터 출력된 데이터가 디스플레이(13000)를 통하여 디스플레이될 수 있도록 디스플레이(13000)를 제어할 수 있다.
도10은 본 발명의 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 일실시예에 따른 메모리 컨트롤러(24000) 및 반도체 메모리 장치(25000)를 포함하는 전자 장치(20000)의 블록도이다.
메모리 컨트롤러(24000) 및 반도체 메모리 장치(25000)는 도3 내지 도7d를 참조하여 설명된 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)에 대응될 수 있다.
도10을 참조하면, PC(personal computer), 태블릿 컴퓨터(tablet computer), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어와 같은 데이터 처리 장치로 구현될 수 있는 전자 장치(20000)는 플래시 메모리 장치와 같은 반도체 메모리 장치(25000)와, 반도체 메모리 장치(25000)의 동작을 제어할 수 있는 메모리 컨트롤러(24000)를 포함할 수 있다.
전자 장치(20000)는 전자 장치(20000)의 전반적인 동작을 제어하기 위한 프로세서(21000)를 포함할 수 있다. 메모리 컨트롤러(24000)는 프로세서(21000)에 의하여 제어될 수 있다.
프로세서(21000)는 입력 장치(22000)에 의하여 발생한 입력 신호에 따라 반도체 메모리 장치에 저장된 데이터를 디스플레이를 통하여 디스플레이할 수 있다. 예들 들어, 입력 장치(22000)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
도11은 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 또 다른 일실시예에 따른 메모리 컨트롤러(32000) 및 반도체 메모리 장치(34000)를 포함하는 전자 장치(30000)의 블록도이다.
메모리 컨트롤러(32000) 및 반도체 메모리 장치(34000)는 도3 내지 도7d를 참조하여 설명된 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)에 대응될 수 있다.
도11을 참조하면, 전자 장치(30000)는 카드 인터페이스(31000), 메모리 컨트롤러(32000), 및 반도체 메모리 장치(34000), 예들 들어 플래시 메모리 장치를 포함할 수 있다.
전자 장치(30000)는 카드 인터페이스(31000)를 통하여 호스트(HOST)와 데이터를 주거나 받을 수 있다. 일실시예에 따라, 카드 인터페이스(31000)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 카드 인터페이스(31000)는 전자 장치(30000)와 통신할 수 있는 호스트(HOST)의 통신 프로토콜에 따라 호스트(HOST)와 메모리 컨트롤러(32000) 사이에서 데이터 교환을 인터페이스할 수 있다.
메모리 컨트롤러(32000)는 전자 장치(30000)의 전반적인 동작을 제어하며, 카드 인터페이스(31000)와 반도체 메모리 장치(34000) 사이에서 데이터의 교환을 제어할 수 있다. 또한 메모리 컨트롤러(32000)의 버퍼 메모리(325)는 카드 인터페이스(31000)와 반도체 메모리 장치(34000) 사이에서 주고받는 데이터를 버퍼링할 수 있다.
메모리 컨트롤러(32000)는 데이터 버스(DATA) 및 어드레스 버스(ADDRESS)를 통하여 카드 인터페이스(31000)와 반도체 메모리 장치(34000)와 접속될 수 있다. 일실시예에 따라 메모리 컨트롤러(32000)는 카드 인터페이스(31000)로부터 리드 또는 라이트하고자 하는 데이터의 어드레스를 어드레스 버스(ADDRESS)를 통하여 수신하고 이를 반도체 메모리 장치(34000)로 전송할 수 있다.
또한, 메모리 컨트롤러(32000)는 카드 인터페이스(31000) 또는 반도체 메모리 장치(34000) 각각에 접속된 데이터 버스(DATA)를 통하여 리드 또는 라이트하고자 하는 데이터를 수신하거나 전송할 수 있다.
도11의 전자 장치(30000)가 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(HOST)에 접속될 때, 호스트(HOST)는 카드 인터페이스(31000)와 메모리 컨트롤러(32000)를 통하여 반도체 메모리 장치(34000)에 저장된 데이터를 주거나 받을 수 있다.
도12는 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 또 다른 일실시예에 따른 메모리 컨트롤러(44000) 및 반도체 메모리 장치(45000)를 포함하는 전자 장치의 블록도를 나타낸다.
메모리 컨트롤러(44000) 및 반도체 메모리 장치(45000)는 도3 내지 도7d를 참조하여 설명된 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)에 대응될 수 있다.
도12를 참조하면, 전자 장치(40000)는 플래시 메모리 장치와 같은 반도체 메모리 장치(45000), 반도체 메모리 장치(45000)의 데이터 처리 동작을 제어하기 위한 메모리 컨트롤러(44000), 및 전자 장치(40000)의 전반적인 동작을 제어할 수 있는 이미지 센서(41000)를 포함할 수 있다.
전자 장치(40000)의 이미지 센서(42000)는 광학 신호를 디지털 신호로 변환하고, 변환된 디지털 신호는 이미지 센서(41000)의 제어하에 반도체 메모리 장치(45000)에 저장되거나 또는 디스플레이(43000)를 통하여 디스플레이될 수 있다. 또한, 반도체 메모리 장치(45000)에 저장된 디지털 신호는 이미지 센서(41000)의 제어하에 디스플레이(43000)를 통하여 디스플레이될 수 있다.
도13은 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 또 다른 일실시예에 따른 메모리 컨트롤러(61000) 및 반도체 메모리 장치(62000A, 62000B, 62000C)를 포함하는 전자 장치(60000)의 블록도이다.
메모리 컨트롤러(61000) 및 반도체 메모리 장치(62000A, 62000B, 62000C)는 도3 내지 도7d를 참조하여 설명된 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)에 대응될 수 있다.
도13을 참조하면, 전자 장치(60000)는 SSD(solid state drive)와 같은 데이터 저장 장치로 구현될 수 있다.
전자 장치(60000)는 다수개의 반도체 메모리 장치들(62000A, 62000B, 62000C)과, 다수개의 반도체 메모리 장치들(62000A, 62000B, 62000C) 각각의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(61000)를 포함할 수 있다.
전자 장치(60000)는 메모리 시스템 또는 메모리 모듈로 구현될 수 있다.
일실시예에 따라 메모리 컨트롤러(61000)는 전자 장치(60000)의 내부 또는 외부에 구현될 수 있다.
도14는 도13에 도시된 전자 장치(60000)를 포함하는 데이터 처리 시스템의 블록도이다.
도13 및 도14를 참조하면, RAID(Redundant Array of Independent Disks) 시스템으로 구현될 수 있는 데이터 저장 장치(70000)는 RAID 컨트롤러(71000)와, 다수개의 메모리 시스템들(72000A, 72999B to 72000N)을 포함할 수 있다.
다수개의 메모리 시스템들(72000A, 72999B to 72000N) 각각은 도13에 도시된 전자 장치(60000)일 수 있다. 다수개의 메모리 시스템들(72000A, 72999B to 72000N)은 RAID 어레이를 구성할 수 있다. 데이터 저장 장치(70000)는 SSD로 구현될 수 있다.
프로그램 동작 동안, RAID 컨트롤러(71000)는 호스트로부터 출력된 프로그램 데이터를 다수개의 RAID 레벨들 중에서 호스트로부터 출력된 RAID 레벨 정보에 기초하여 선택된 어느 하나의 RAID 레벨에 따라 다수개의 메모리 시스템들(72000A, 72999B to 72000N) 중에서 어느 하나의 메모리 시스템으로 출력할 수 있다.
또한, 리드 동작 동안, RAID 컨트롤러(71000)는 다수개의 RAID 레벨들 중에서 호스트로부터 출력된 RAID 레벨 정보에 기초하여 선택된 어느 하나의 RAID 레벨에 따라서 다수개의 메모리 시스템중(72000A, 72999B to 72000N)에서 어느 하나의 메모리 시스템으로부터 리드된 데이터를 호스트로 전송할 수 있다.
본 발명의 상세한 설명에서는 구체적인 일실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 수 있다.
10: 반도체 메모리 시스템
100: 메모리 컨트롤러
110: 저장부
120: CPU
131: 카운터부
132: 매핑부
133: 리드 바이어스 결정부
137: 패리티 체크 행렬 수정부
140: 호스트 인터페이스
150: 메모리 인터페이스
160: 시스템 버스
200: 반도체 메모리 장치
210: 셀어레이
211: 메모리 블록
220: 제어 회로
230: 전압 공급부
240: 전압 전달부
250: 읽기/쓰기 회로
260: 컬럼 선택부

Claims (18)

  1. 적어도 하나의 워드라인을 포함하는 메모리 장치; 및
    상기 메모리 장치의 라이트 동작 및 리드 동작을 제어하는 컨트롤러를 포함하며,
    상기 컨트롤러는
    상기 워드라인에 포함된 메모리 셀 개수를 문턱 전압의 크기 별로 카운팅하는 카운터부를 포함하고,
    상기 카운트된 문턱 전압의 크기 별 메모리 셀 개수에 기초하여 리드 동작을 수행하는
    반도체 장치.
  2. 제1항에 있어서,
    상기 컨트롤러는
    상기 카운트된 문턱 전압의 크기 별 메모리 셀 개수를 누적 셀 개수 범위 값으로 변환하여 정보 비트에 매핑하는 매핑부를 더 포함하는
    반도체 장치.
  3. 제2항에 있어서,
    상기 정보 비트는
    상기 정보 비트의 값에 따라 서로 다른 누적 셀 개수 범위 값을 나타내는
    반도체 장치.
  4. 제2항에 있어서,
    상기 매핑부는 복수의 누적 셀 개수 범위 값 및 정보 비트로 구성된 테이블에 상기 카운트된 문턱 전압의 크기 별 메모리 셀 개수를 상기 정보 비트에 대응하여 매핑하는
    반도체 장치.
  5. 제4항에 있어서,
    상기 매핑부는 이진 탐색 방법에 따라 상기 카운트된 문턱 전압의 크기 별 메모리 셀 개수를 상기 정보 비트에 매핑하여 상기 테이블을 구성하는
    반도체 장치.
  6. 제4항에 있어서,
    상기 컨트롤러는 제1 리드 전압에 의해 턴온되는 상기 워드라인에 포함된 메모리 셀 개수를 제1값으로서 카운팅하고,
    상기 제1 리드 전압에 의해 리드 페일된 경우에, 상기 테이블에 포함된 복수의 누적 셀 개수 범위 값들 중에서 상기 제1 리드 전압에 대응하는 누적 셀 개수 범위 값과 상기 제1값에 기초하여 제2 리드 전압을 결정하는 리드 바이어스 결정부를 더 포함하는
    반도체 장치.
  7. 제6항에 있어서,
    상기 리드 바이어스 결정부는 상기 제1 리드 전압에 대응하는 누적 셀 개수 범위 값과 상기 제1값의 차이가 소정의 임계값 이하가 되는 제2 리드 전압을 결정하는
    반도체 장치.
  8. 제6항에 있어서,
    상기 리드 바이어스 결정부는 상기 제1값이 상기 제1 리드 전압에 대응하는 누적 셀 개수 범위 값의 최대값보다 큰 경우 상기 제2 리드 전압을 감소시키고,
    상기 제1값이 상기 제1 리드 전압에 대응하는 누적 셀 개수 범위 값의 최소값보다 작은 경우 상기 제2 리드 전압을 증가시키는
    반도체 장치.
  9. 제6항에 있어서,
    상기 제1 리드 전압은 디폴트 리드 전압 또는
    기 입력된 리드 전압인
    반도체 장치.
  10. 컨트롤러의 동작 방법에 있어서,
    워드라인에 포함된 메모리 셀 개수를 문턱 전압의 크기 별로 카운팅하는 단계; 및
    상기 카운트된 문턱 전압의 크기 별 메모리 셀 개수에 기초하여 리드 동작을 수행하는 단계를 포함하는
    컨트롤러의 동작 방법.
  11. 제10항에 있어서,
    상기 카운트된 문턱 전압의 크기 별 메모리 셀 개수를 누적 셀 개수 범위 값으로 변환하여 정보 비트에 매핑하는 제1 단계를 더 포함하는
    컨트롤러의 동작 방법.
  12. 제11항에 있어서,
    상기 정보 비트는 상기 정보 비트의 값에 따라 서로 다른 누적 셀 개수 범위 값을 나타내는
    컨트롤러의 동작 방법.
  13. 제11항에 있어서,
    상기 제1단계는 복수의 누적 셀 개수 범위 값 및 정보 비트로 구성된 테이블에 상기 카운트된 문턱 전압의 크기 별 메모리 셀 개수를 상기 정보 비트에 대응하여 매핑하는
    컨트롤러의 동작 방법.
  14. 제13항에 있어서,
    상기 제 1단계는 이진 탐색 방법에 따라 상기 카운트된 문턱 전압의 크기 별 메모리 셀 개수를 상기 정보 비트에 매핑하여 상기 테이블을 구성하는
    컨트롤러의 동작 방법.
  15. 제13항에 있어서,
    상기 컨트롤러는 제1 리드 전압에 의해 턴온되는 상기 워드라인에 포함된 메모리 셀 개수를 제1값으로서 카운팅하고,
    상기 제1 리드 전압에 의해 리드 페일된 경우에, 상기 테이블에 포함된 복수의 누적 셀 개수 범위 값들 중에서 상기 제1 리드 전압에 대응하는 누적 셀 개수 범위 값과 상기 제1값에 기초하여 제2 리드 전압을 결정하는 제 2단계를 더 포함하는
    컨트롤러의 동작 방법.
  16. 제15항에 있어서,
    상기 제2 단계는 상기 제1 리드 전압에 대응하는 누적 셀 개수 범위 값과 상기 제1값의 차이가 소정의 임계값 이하가 되는 제2 리드 전압을 결정하는
    컨트롤러의 동작 방법.
  17. 제15항에 있어서,
    상기 제2 단계는 상기 제1값이 상기 제1 리드 전압에 대응하는 누적 셀 개수 범위 값의 최대값보다 큰 경우 상기 제2 리드 전압을 감소시키고,
    상기 제1값이 상기 제1 리드 전압에 대응하는 누적 셀 개수 범위 값의 최소값보다 작은 경우 상기 제2 리드 전압을 증가시키는
    컨트롤러의 동작 방법.
  18. 제15항에 있어서,
    상기 제1 리드 전압은 디폴트 리드 전압 또는
    기 입력된 리드 전압인
    컨트롤러의 동작 방법.

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