KR20180033740A - 메모리 컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법 - Google Patents

메모리 컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법 Download PDF

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KR20180033740A
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Abstract

메시지와 내부 패리티를 포함하는 행렬 형태의 내부 영역과 상기 내부 영역의 적어도 한 행에 대한 외부 패리티를 포함하는 외부 영역을 포함하는 워드에 있어서, 상기 내부 영역의 상기 메시지에 대하여 상기 내부 패리티를 이용하여 제1디코딩을 수행하는 제1단계; 및 상기 외부 영역의 상기 외부 패리티를 이용하여 상기 제1디코딩된 내부 영역에 대한 제2디코딩을 수행하는 제2단계를 포함하는 메모리 컨트롤러의 동작 방법이 개시된다.

Description

메모리 컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법{MEMORY CONTROLLER, SEMICONDUCTOR MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 메모리 컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구분된다.
휘발성 메모리 장치는 전원이 차단되면 저장된 데이터를 잃지만, 비휘발성 메모리는 전원이 차단되더라도 저장된 데이터를 보존할 수 있다. 특히, 플래시 메모리는 높은 프로그래밍 속도, 낮은 전력 소비, 대용량 데이터 저장 등의 장점을 가지기 때문에, 컴퓨터 시스템 등에서 저장 매체로 광범위하게 사용되고 있다.
비휘발성 메모리, 예를 들어 플래시 메모리는, 각각의 메모리 셀에 저장되는 비트 수에 따라서 각각의 메모리 셀에 저장 가능한 데이터 상태들이 결정될 수 있다. 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀은 단일 비트 셀(single-bit cell) 또는 단일 레벨 셀(single-level cell; SLC)이다. 하나의 메모리 셀에 2 비트 데이터를 저장하는 메모리 셀은 멀티 비트 셀(multi-bit cell), 멀티 레벨 셀(multi-level cell; MLC), 또는 멀티 스테이트 셀(multi-state cell)이다. 그리고 하나의 메모리 셀에 3 비트 데이터를 저장하는 메모리 셀은 트리플 레벨 셀(triple-level cell; TLC)이다. MLC 및 TLC는 메모리의 고집적화에 유리한 장점을 갖는다. 그러나 하나의 메모리 셀에 프로그램되는 비트의 수가 증가할수록 신뢰성은 떨어지고, 판독 실패율(read failure rate)은 증가하게 된다.
예를 들어, 하나의 메모리 셀에 k개의 비트를 프로그램하려면, 2k 개의 문턱 전압들 중 어느 하나가 상기 메모리 셀에 형성된다. 메모리 셀들 간의 미세한 전기적 특성의 차이로 인해, 동일한 데이터가 프로그램된 메모리 셀들의 문턱 전압들은 일정한 범위의 문턱 전압 산포(threshold voltage distribution)를 형성한다. 각각의 문턱 전압 산포는 k개의 비트에 의해 생성될 수 있는 2k 개의 데이터 값 각각에 대응된다.
그러나 문턱 전압 산포들이 배치될 수 있는 전압 윈도우(voltage window)는 제한되어 있기 때문에, k가 증가할수록 인접한 문턱 전압 산포들 간의 거리는 줄어들게 되고, 인접한 문턱 전압 산포들이 서로 중첩될 수 있게 된다. 인접한 문턱 전압 산포들이 중첩됨에 따라, 읽혀진 데이터에는 많은 에러 비트들(예를 들면, 수개의 에러 비트들 또는 수십 개의 에러 비트들)이 포함될 수 있다.
도 1은 3 비트 트리플 레벨 셀(TLC) 비휘발성 메모리 장치의 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도 2는 3 비트 트리플 레벨 셀 비휘발성 메모리 장치의 특성 열화로 인하여 변형될 수 있는 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
TLC 비휘발성 메모리 장치, 예를 들어 TLC 플래시 메모리의 싱글 메모리 셀에 3개의 비트(즉, k=3)를 프로그램하면, 23, 즉, 8 개의 문턱 전압 산포들 중 어느 하나가 상기 메모리 셀에 형성된다.
다수의 메모리 셀들 간의 미세한 전기적 특성의 차이로 인해, 동일한 데이터가 프로그램된 메모리 셀들 각각의 문턱 전압들 각각은 일정한 범위의 문턱 전압 산포를 형성한다. 3 비트 TLC의 경우, 도면에 도시된 바와 같이 7개의 프로그램 상태(state)의 문턱 전압의 산포(P1 to P7)와 하나의 소거 상태(state)의 문턱 전압 산포(E)가 형성된다. 도 1은 이상적인 산포도로 상태 산포가 하나도 겹치지 아니하고, 각 문턱 전압의 산포 별로 일정 범위의 리드 전압 마진을 가지게 된다.
도 2에 도시된 바와 같이, 플래시 메모리의 경우, 시간이 지남에 따라, 플로팅 게이트(floating gate) 또는 터널 산화물(tunnel oxide)에 포획(trap)된 전자들이 방출되는 차지 로스(charge loss)가 발생할 수 있다. 또한, 프로그램 및 소거를 반복하면서 터널 산화물이 열화 되어 차지 로스(charge loss)를 더욱 증가할 수 있다. 차지 로스(charge loss)는 문턱 전압을 감소시킬 수 있다. 예들 들어 문턱 전압의 산포는 왼쪽으로 이동될 수 있다.
또한, 프로그램 디스터번스, 소거 디스터번스, 및/또는 백 패턴 디펜던시(back pattern dependency) 현상은 서로 문턱 전압의 산포를 증가시킬 수 있다. 따라서, 상술한 이유로 인한 메모리 셀의 특성 열화로 기인하여, 도1B에 도시된 바와 같이 인접한 각 상태(E and P1 to P7)의 문턱 전압 산포가 서로 중첩될 수 있다.
문턱 전압 산포가 중첩되면, 리드되는 데이터에는 많은 오류가 포함될 수 있다. 예를 들면, 제3 리드 전압(Vread3)이 인가되었을 때, 당해 메모리 셀이 온(on)상태이면 당해 메모리 셀은 제2 프로그램 상태(P2)를 가지는 것으로 판단되며, 당해 메모리 셀이 오프(off) 상태이면 당해 메모리 셀은 제3 프로그램 상태(P3)를 가지는 것으로 판단된다. 그러나 제2 프로그램 상태(P2)와 제3 프로그램 상태(P3)가 중첩되어 있는 구간에서 제3 리드 전압(Vread3)가 인가되면, 당해 메모리 셀이 오프(off) 상태임에도 불구하고, 온(on) 상태로 리드될 수 있다. 따라서, 문턱 전압 산포가 중첩됨에 따라, 리드된 데이터에는 많은 에러 비트들이 포함될 수 있다.
이에 따라, 메모리 셀에 저장된 데이터의 신뢰성을 보장하기 위한 오류 정정 부호로서 텐서 곱 부호(TPC : Tensor Product Codes)가 고려되고 있다. 그러나, 반복 부호(Repetition codes)를 텐서 곱 부호의 구성 부호들 중 하나로 이용하는 경우, 오류 정정이 불가능한 오류 패턴이 결정되며, 이에 따라, 텐서 곱 부호를 이용하여 데이터를 오류 정정하여도 오류 정정된 데이터를 신뢰할 수 없는 문제가 있다.
따라서, 텐서 곱 부호의 상기와 같은 문제점을 해결할 수 있는 메모리 컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법이 필요하다.
본 발명의 일실시예는 오류 정정이 불가능한 텐서 곱 부호의 오류 패턴에 대해서도 정확하게 오류 정정할 수 있는 메모리 컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법을 제공하는 것을 목적으로 한다.
본 발명의 일실시예에 따르면, 메시지와 내부 패리티를 포함하는 행렬 형태의 내부 영역과 상기 내부 영역의 적어도 한 행에 대한 외부 패리티를 포함하는 외부 영역을 포함하는 워드에 있어서, 상기 내부 영역의 상기 메시지에 대하여 상기 내부 패리티를 이용하여 제1디코딩을 수행하는 제1단계; 및 상기 외부 영역의 상기 외부 패리티를 이용하여 상기 제1디코딩된 내부 영역에 대한 제2디코딩을 수행하는 제2단계를 포함하는 메모리 컨트롤러의 동작 방법을 제공할 수 있다.
바람직하게는, 상기 제2단계는 상기 외부 영역의 외부 패리티를 이용하여 상기 제1디코딩된 내부 영역의 상기 적어도 한 행에 포함된 심볼들의 에러를 검출하는 제3단계; 및 상기 에러로 검출된 심볼들이 위치한 열에 포함된 심볼들의 값을 반전하는 제4단계를 포함할 수 있다.
바람직하게는, 상기 제4단계에서 심볼들의 값을 반전된 경우, 상기 제2디코딩된 워드의 상기 내부 영역에 대하여 상기 제1디코딩을 수행하는 제5단계를 더 포함할 수 있다.
바람직하게는, 상기 제2디코딩은 BCH 코드를 이용한 디코딩일 수 있다.
바람직하게는, 상기 제1디코딩은 텐서 곱 부호를 이용한 디코딩일 수 있다.
바람직하게는, 상기 제1단계는 상기 내부 영역을 상기 텐서 곱 부호의 제1구성 부호의 패리티 체크 행렬을 이용하여 팬텀 신드롬 메시지를 생성하는 제6단계; 상기 팬텀 신드롬 메시지를 상기 텐서 곱 부호의 제2구성 부호의 패리티 체크 행렬을 이용하여 오류 정정하는 제7단계; 및 상기 오류 정정된 팬텀 신드롬 메시지와 상기 팬텀 신드롬 메시지 간의 차이 값을 이용하여 상기 내부 영역을 정정하는 제8단계를 포함할 수 있다.
바람직하게는, 상기 제1구성 부호는 반복 부호일 수 있다.
바람직하게는, 상기 제2구성 부호는 리드 솔로몬 부호일 수 있다.
본 발명의 일실시예에 따르면, 메시지와 내부 패리티를 포함하는 행렬 형태의 내부 영역과 상기 내부 영역의 적어도 한 행에 대한 외부 패리티를 포함하는 외부 영역을 포함하는 워드에 있어서, 상기 내부 영역의 상기 메시지에 대하여 상기 내부 패리티를 이용하여 제1디코딩을 수행하는 제1디코더; 및 상기 외부 영역의 상기 외부 패리티를 이용하여 상기 제1디코딩된 내부 영역에 대한 제2디코딩을 수행하는 제2디코더를 포함하는 메모리 컨트롤러를 제공할 수 있다.
바람직하게는, 상기 외부 영역의 외부 패리티를 이용하여 상기 제1디코딩된 내부 영역의 상기 적어도 한 행에 포함된 심볼들의 에러를 검출하고, 상기 에러로 검출된 심볼들이 위치한 열에 포함된 심볼들의 값을 반전할 수 있다.
바람직하게는, 상기 제1디코더는 상기 제2디코더에 의해 상기 에러로 검출된 심볼들이 위치한 열에 포함된 상기 심볼들의 값이 반전된 경우, 상기 제2디코딩된 워드의 상기 내부 영역에 대하여 상기 제1디코딩을 수행할 수 있다.
바람직하게는, 상기 제2디코딩은 BCH 코드를 이용한 디코딩일 수 있다.
바람직하게는, 상기 제1디코딩은 텐서 곱 부호를 이용한 디코딩일 수 있다.
바람직하게는, 상기 제1디코더는 상기 내부 영역을 상기 텐서 곱 부호의 제1구성 부호의 패리티 체크 행렬을 이용하여 팬텀 신드롬 메시지를 생성하고, 상기 팬텀 신드롬 메시지를 상기 텐서 곱 부호의 제2구성 부호의 패리티 체크 행렬을 이용하여 오류 정정하며, 상기 오류 정정된 팬텀 신드롬 메시지와 상기 팬텀 신드롬 메시지 간의 차이 값을 이용하여 상기 내부 영역을 정정할 수 있다.
바람직하게는, 상기 제1구성 부호는 반복 부호일 수 있다.
바람직하게는, 상기 제2구성 부호는 리드 솔로몬 부호일 수 있다.
본 발명의 일실시예에 따르면, 오류 정정이 불가능한 텐서 곱 부호의 오류 패턴에 대해서도 정확하게 오류 정정할 수 있다.
도 1은 각각 3 비트 트리플 레벨 셀(TLC) 비휘발성 메모리 장치의 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도 2는 3비트 트리플 레벨 셀 비휘발성 메모리 장치의 특성 열화로 인하여 변형될 수 있는 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 시스템을 나타내는 블록도이다.
도 4a는 도 3에 도시된 반도체 메모리 시스템을 나타내는 상세 블록도이다.
도 4b는 도 4a에 도시된 메모리 블록을 나타내는 블록도이다.
도 5는 본 발명의 일실시예에 따른 ECC 인코더 및 ECC 디코더를 나타내는 블록이다.(
도 6은 오리지널 메시지, 재구성 메시지, 팬텀 신드롬 메시지, 인코디드 팬텀 신드롬 메시지, 제1인코디드 메시지 및 제2인코디드 메시지를 나타내는 개념도이다.
도 7은 본 발명의 일실시예에 따른 ECC 디코더의 동작 방법을 나타내는 흐름도이다.
도 8은 수신 메시지, 팬텀 신드롬 메시지, 디코디드 팬텀 신드롬 메시지, 제1디코디드 메시지 및 제2디코디드 메시지를 나타내는 개념도이다.
도 9는 본 발명의 일실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 10은 본 발명의 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 14는 도 13에 도시된 전자 장치를 포함하는 데이터 처리 시스템을 나타내는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 할 수 있다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 할 수 있다.
도 3은 본 발명의 일실시예에 따른 메모리 시스템(10)을 나타내는 블록도이다.
도 4a는 도 3에 도시된 메모리 시스템(10)을 나타내는 상세 블록도이며, 도 4b는 도 4a에 도시된 메모리 블록(211)을 나타내는 블록도이다.
도 3 내지 도 4b를 참조하면, 메모리 시스템(10)은 메모리 장치(200) 및 상기 컨트롤러(100)를 포함할 수 있다.
메모리 장치(200)는 컨트롤러(100)의 제어에 따라 소거, 쓰기 및 읽기 동작 등을 수행할 수 있다. 메모리 장치(200)는 입출력 라인을 통해 컨트롤러(100)로부터 커맨드(CMD), 어드레스(ADDR), 그리고 데이터(DATA)를 수신할 수 있다. 또한, 메모리 장치(200)는 전원 라인을 통해 컨트롤러(100)로부터 전원(PWR)을 수신하고, 제어 라인을 통해 컨트롤러(100)로부터 제어 신호(CTRL)를 수신할 수 있다. 제어 신호(CTRL)에는 커맨드 래치 인에이블(CLE), 어드레스 래치 인에이블(ALE), 칩 인에이블(nCE), 쓰기 인에이블(nWE), 읽기 인에이블(nRE) 등이 포함될 수 있다.
컨트롤러(100)는 전반적으로 메모리 장치(200) 동작을 제어할 수 있다. 컨트롤러(200)는 에러 비트를 정정하는 ECC 부(130)를 포함할 수 있다. ECC 부(130)는 ECC 인코더(170) 및 ECC 디코더(180)를 포함할 수 있다.
ECC 인코더(170)는 메모리 장치(1200)에 프로그램될 데이터를 오류정정 인코딩을 하여, 패리티(parity) 비트가 부가된 데이터를 형성할 수 있다. 패리티 비트는 메모리 장치(200)에 저장될 수 있다.
ECC 디코더(180)는 메모리 장치(200)로부터 리드한 데이터에 대하여 에러 정정 디코딩을 수행할 수 있다. ECC 디코더(180)는 에러 정정 디코딩의 성공 여부를 판단하고 판단 결과에 따라 지시 신호를 출력할 수 있다. ECC 디코더(180)는 ECC 인코딩 과정에서 생성된 페리티(parity) 비트를 사용하여 데이터의 에러 비트를 정정할 수 있다.
한편, ECC 부(130)는 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없다. 이때에는 에러 정정 페일(fail) 신호가 발생될 수 있다.
ECC 부(130)는 LDPC(low density parity check) code, BCH code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 할 수 있으며 이에 한정되는 것은 아니다. ECC 부(130)는 오류정정을 위한 회로, 시스템 또는 장치를 모두 포함할 수 있다.
본 발명의 일실시예에 따르면, ECC 부(130)는 하드 디시전 데이터 및 소프트 디시전 데이터를 사용하여 에러 비트 정정을 수행할 수 있다.
컨트롤러(100) 및 메모리 장치(200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(100) 및 메모리 장치(200)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 솔리드 스테이트 드라이브는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함할 수 있다. 메모리 시스템(10)이 솔리드 스테이트 드라이브(SSD)로 이용되는 경우, 메모리 시스템(10)에 연결되는 호스트(Host)의 동작 속도는 획기적으로 개선될 수 있다.
컨트롤러(100) 및 메모리 장치(200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(100) 및 메모리 장치(200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
다른 예로서, 반도체 장치(10)는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
도 4a를 참조하면, 컨트롤러(100)는 저장부(110), CPU(120), ECC 부(130), 호스트 인터페이스(140), 메모리 인터페이스(150) 및 시스템 버스(160)를 포함할 수 있다. 저장부(110)는 CPU(120)의 동작 메모리로 이용될 수 있다.
호스트 인터페이스(140)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성될 수 있다.
ECC 부(130)는 앞서 설명한 바와 같이 메모리 장치(200)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(150)는 메모리 장치(200)와 인터페이싱 할 수 있다. 도 4a는 상기 ECC 부(130)가 상기 ECC 인코더(170)와 ECC 디코더(180)를 모두 포함하는 일실시예를 도시하고 있으나, 실질적으로 상기 ECC 인코더(170)와 ECC 디코더(180)는 실질적으로 상호 별개의 구성으로 구현될 수도 있다. CPU(120)은 전반적인 제반 제어 동작을 수행할 수 있다.
본 발명의 일실시예에 따르면, 프로그램 동작에서, 상기 메모리 장치(200)로 프로그램될 데이터에 대하여 상기 ECC 부(130)가 오리지널 메시지(original data)에 대하여 ECC 인코딩을 수행할 수 있다. 이 경우, 리드 동작에서, 상기 메모리 장치(200)에 프로그램된 인코디드 데이터(encoded data)를 리드함으로써 수신된 메시지에 대해서 상기 ECC 부(130)가 ECC 디코딩을 수행하게 된다.
상기 ECC 부(130)는 상기 메모리 장치(200)에 저장되어 있는 메시지를 디코딩함으로써 인코딩되기 이전의 오리지널 메시지(original data)로 복원할 수 있다.
메모리 장치(200)는 셀 어레이(210), 제어 회로(220), 전압 공급부(230), 전압 전달부(240), 읽기/쓰기 회로(250) 및 컬럼 선택부(260)를 포함할 수 있다.
셀 어레이(210)는 다수의 메모리 블록들(211)을 포함할 수 있다. 메모리 블록(211)에는 사용자의 데이터가 저장될 수 있다.
도 4b를 참조하면, 메모리 블록(211)은 비트 라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(221)을 포함할 수 있다. 각 열의 셀 스트링(221)은 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는, 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은 셀 당 복수의 비트의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 스트링들(221)은 대응하는 비트 라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
도 4b는 낸드형 플래시 메모리 셀로 구성된 메모리 블록(211)을 예시적으로 도시하고 있다. 그러나 본 발명의 메모리 장치의 메모리 블록(211)은 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구성될 수 있다. 반도체 장치의 동작 특성은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF)에도 적용될 수 있다.
도 4a로 돌아와, 제어 회로(220)는 메모리 장치(200)의 프로그램, 소거, 및 읽기 동작과 관련된 제반 동작을 제어할 수 있다.
전압 공급 회로(230)는 동작 모드에 따라서 각각의 워드 라인들로 공급될 워드 라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있다. 전압 공급 회로(230)의 전압 발생 동작은 제어 회로(220)의 제어에 의해 수행될 수 있다.
전압 공급 회로(230)는 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있다.
전압 전달부(240)는 제어 회로(220)의 제어에 응답해서 메모리 셀 어레이(210)의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드 라인들 중 하나를 선택할 수 있다. 전압 전달부(240)는 제어 회로(220)의 제어에 응답해서 전압 공급 회로(230)로부터 발생된 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
읽기/쓰기 회로(250)는 제어 회로(220)에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 기입 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 읽기 동작의 경우 읽기/쓰기 회로(250)는 메모리 셀 어레이(210)로부터 데이터를 읽기 위한 감지 증폭기로서 동작할 수 있다. 정상 읽기 동작 시 컬럼 선택부(260)는 열 어드레스 정보에 응답하여 읽기/쓰기 회로(250)로부터 읽혀진 데이터를 외부(예를 들면, 컨트롤러)로 출력할 수 있다. 이와 달리, 검증 읽기 동작시 읽혀진 데이터는 메모리 장치(200) 내부의 패스/페일 검증 회로(미도시)로 제공되어, 메모리 셀들의 프로그램 성공 여부를 판단하는데 이용될 수 있다.
프로그램 동작의 경우 읽기/쓰기 회로(250)는 셀 어레이(210)에 저장될 데이터에 따라 비트 라인들을 구동하는 기입 드라이버로서 동작할 수 있다. 읽기/쓰기 회로(250)는 프로그램 동작 시 셀 어레이(210)에 쓰일 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해 읽기/쓰기 회로(250)는 열들(또는 비트 라인들) 또는 열쌍(또는 비트 라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(251)로 구성될 수 있다. 각각의 페이지 버퍼(251) 내부에는 복수의 래치들이 구비될 수 있다.
도 5는 본 발명의 일실시예에 따른 ECC 인코더(170) 및 ECC 디코더(180)를 나타내는 블록이다.
도 6는 오리지널 메시지, 재구성 메시지, 팬텀 신드롬 메시지, 인코디드 팬텀 신드롬 메시지, 제1인코디드 메시지 및 제2인코디드 메시지를 나타내는 개념도이다.
도 7는 본 발명의 일실시예에 따른 ECC 디코더(180)의 동작 방법을 나타내는 흐름도이다.
도 8는 수신 메시지, 팬텀 신드롬 메시지, 디코디드 팬텀 신드롬 메시지, 제1디코디드 메시지 및 제2디코디드 메시지를 나타내는 개념도이다.
텐서 곱 부호는 두 개의 구성 부호의 패리티 체크 행렬의 텐서 곱을 통해 텐서 곱 부호의 패리티 체크 행렬이 구성되는 오류 정정 부호이며, 텐서 곱 부호의 패리티 체크 행렬(HTP)은 하기 수학식 1과 같이 텐서 곱 부호의 제1구성 부호의 제1패리티 체크 행렬(H1)과 제2구성 부호의 제2패리티 체크 행렬(H2)의 텐서 곱 형태로 나타낼 수 있다.
Figure pat00001
여기서,
Figure pat00002
는 텐서 곱을 나타낸다. 예를 들어, 제1구성 부호의 제1패리티 체크 행렬(H1)의 열의 개수가 n1이고, 행의 개수가 m1이며, 제2구성 부호의 제2패리티 체크 행렬(H2)의 열의 개수가 n2이고, 행의 개수가 m2인 경우, 텐서 곱 부호의 패리티 체크 행렬(HTP)은 열의 개수가 (n1 × n2)이고, 행의 개수가 (m1 × m2)인 행렬이다.
이에 따라, 상기와 같은 텐서 곱 부호를 이용하여 ((n1 × n2) - (m1 × m2)) 크기의 오리지널 메시지를 텐서 곱 인코딩하는 경우 (n1 × n2) 크기의 인코디드 메시지를 생성할 수 있다. 즉, ((n1 × n2) - (m1 × m2)) 크기의 오리지널 메시지에 (m1 × m2) 크기의 패리티 메시지를 부가함으로써 (n1 × n2) 크기의 인코디드 메시지를 생성할 수 있다. 예를 들어, 텐서 곱 부호는 제1구성 부호로서 (3,1) 반복 부호를 이용할 수 있으며, 제2구성 부호로서 임의의 부호(예를 들어, (5,3) 솔로몬 부호(Reed-Solomon code))를 이용할 수 있다.
이하에서, 도 5 및 6를 참조하여, ECC 인코더(170)가 오리지널 메시지를 인코디드 메시지로 인코딩하는 과정을 설명하기로 한다.
도 5에 도시된 바와 같이, 본 발명의 일실시예에 따른 ECC 인코더(170)는 텐서 곱(Tensor Product) 인코더(171) 및 BCH(Block-wise Concatenated Bose-Chadhuri-Hocquenghem) 인코더(175)를 포함한다. 본 발명의 일실시예에 따르면, BCH 인코더(175)는 다른 종류의 인코더 및 디코더, 예를 들어, LDPC 부호(Low Density Parity Check code), 터보 부호(turbo code), 리드-솔로몬 부호(Reed-Solomon code), 컨볼루션 부호(convolution code), RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 이용하는 인코더로 구현될 수 있다.
도 5를 참조하면, 텐서 곱 인코더(171)는 호스트 인터페이스(140)를 통해 입력되는 오리지널 메시지에 대하여 텐서 곱 인코딩을 수행함으로써 제1인코디드 메시지를 생성한다.
먼저, 도 6에 예시된 바와 같이, 텐서 곱 인코더(171)는 ((n1 × n2) - (m1 × m2)) 크기의 오리지널 메시지의 각 심볼들을 사전 결정된 순서에 따라 재구성 메시지(U1)의 각 위치에 배치한다.
도 6에 예시된 바와 같이, 재구성 메시지(U1)를 (n1 × n2) 크기의 행렬로서 나타내는 경우, 텐서 곱 인코더(171)는 재구성 메시지(U1)의 제k1+1 내지 n1행 및 제k2+1 내지 n2열에 포함된 영역(도 6의 재구성 메시지(U1)의 빗금 영역)을 제외한 영역의 각 위치에 오리지널 메시지의 각 심볼들을 배치한다. 여기서, k1은 n1 - m1의 값을 가지며, k2는 n2 - m2의 값을 가진다.
텐서 곱 인코더(171)가 오리지널 메시지의 각 심볼들을 재구성 메시지(U1)의 각 위치에 배치하는 순서는 사전에 결정되며, 사전 결정된 순서는 재구성 메시지(U1)의 열의 순서에 따라 각 심볼들을 재구성 메시지(U1)에 배치하는 순서 또는 재구성 메시지(U1)의 행의 순서에 따라 각 심볼들을 재구성 메시지(U1)에 배치하는 순서일 수 있다.
다음으로, 텐서 곱 인코더(171)는 재구성 메시지(U1)의 제1 내지 k2열의 각 열에 포함된 심볼들을 제1구성 부호의 패리티 체크 행렬과 곱함으로써 팬텀 신드롬 메시지(U2)를 생성할 수 있다. 즉, 텐서 곱 인코더(171)는 하기 수학식 2와 같이 재구성 메시지(U1)의 제1 내지 k2열의 각 열을 제1구성 부호의 패리티 체크 행렬(H1)과 순서대로 곱함으로써 팬텀 신드롬 메시지(U2)를 생성할 수 있다.
Figure pat00003
여기서,
Figure pat00004
는 팬텀 신드롬 메시지(U2)의 i번째 열을 나타내며,
Figure pat00005
은 재구성 메시지(U1)의 i번째 열을 나타내고, H1은 제1구성 부호의 패리티 체크 행렬이며, i는 1 이상 k2 이하의 정수이다. 수학식 2를 참조하면, 제1구성 부호의 패리티 체크 행렬(H1)이 2행 및 3열로 이루어진 행렬이고, 재구성 메시지(U1)가 3행으로 이루어진 행렬인 경우, 팬텀 신드롬 메시지(U2)는 2행으로 이루어진 행렬임을 알 수 있다. 도 6를 참조하면, 팬텀 신드롬 메시지(U2)가 2행 및 k2열로 이루어진 행렬로서 예시되어 있다.
다음으로, 텐서 곱 인코더(171)는 팬텀 신드롬 메시지(U2)를 제2구성 부호를 이용하여 인코딩함으로써 인코디드 팬텀 신드롬 메시지(U3)를 생성할 수 있다. 인코디드 팬텀 신드롬 메시지(U3)는 팬텀 신드롬 메시지(U2)로 이루어진 영역과 제1패리티 메시지 영역을 포함한다. 도 6를 참조하면, 인코디드 팬텀 신드롬 메시지(U3)가 2행 및 n2열로 이루어진 행렬로서 예시되어 있다. 즉, 도 6를 참조하면, 인코디드 팬텀 신드롬 메시지(U3)는 2행 및 m2열의 제1패리티 메시지 영역을 포함한다.
마지막으로, 텐서 곱 인코더(171)는 수학식 2의 재구성 메시지(U1) 및 팬텀 신드롬 메시지(U2) 간의 관계를 이용하여 재구성 메시지(U1)의 제k1+1 내지 n1행 및 제k2+1 내지 n2열에 포함된 영역(도 6의 재구성 메시지(U1)의 빗금 영역)을 계산하고, 계산될 결과를 재구성 메시지(U1)에 반영함으로써 제1인코디드 메시지(U4)를 생성한다. 제1인코디드 메시지(U4)의 제k1+1 내지 n1행 및 제k2+1 내지 n2열에 포함된 영역은 제2패리티 메시지 영역이며, 제2패리티 메시지 영역은 내부 패리티 메시지이다.
다음으로, 도 5를 참조하면, BCH 인코더(175)는 텐서 곱 인코더(171)로부터 입력되는 제1인코디드 메시지(U4)의 적어도 한 레이어, 즉, 한 행에 대해 BCH 인코딩을 수행함으로써 제2인코디드 메시지를 생성하고, 생성된 제2인코디드 메시지를 반도체 메모리 장치(210)에 저장한다.
도 6에 예시된 바와 같이, BCH 인코더(175)는 제1인코디드 메시지(U4)의 한 행, 예를 들어, 제n1행에 대해 BCH 인코딩을 수행하여 외부 패리티 메시지를 생성함으로써 제2인코디드 메시지(U5)를 생성한다.
상술한 바와 같이, ECC 인코더(170)는 오리지널 메시지에 대해 제1인코딩으로서 텐서 곱 인코딩을 수행함으로써 제1인코디드 메시지(U4)를 생성하고, 제1인코디드 메시지(U4)의 적어도 한 행에 대해 제2인코딩으로서 BCH 인코딩을 수행함으로써 제2인코디드 메시지(U5)를 생성한다.
상술한 바와 같이 반도체 메모리 장치(210)에 저장되는 제2인코디드 메시지(U5)는 오리지널 메시지와 내부 패리티 메시지를 포함하는 행렬 형태의 내부 영역과 내부 영역의 적어도 한 행에 대한 외부 패리티 메시지를 포함하는 외부 영역을 포함하는 인코디드 메시지이다.
상술한 바와 같은 ECC 인코더(170)는 텐서 곱 인코딩된 제1인코디드 메시지(U4)의 적어도 한 행에 대해 제2인코딩으로서 BCH 인코딩을 수행함으로써 ECC 디코더(180)가 오류 정정이 불가능한 텐서 곱 부호의 오류 패턴에 대해서도 정확하게 오류 정정할 수 있도록 한다.
이하에서, 도 5, 7 및 8를 참조하여, ECC 디코더(180)가 수신 메시지를 디코디드 메시지로 디코딩하는 과정을 설명하기로 한다.
도 5에 도시된 바와 같이, 본 발명의 일실시예에 따른 ECC 디코더(180)는 텐서 곱 디코더(181) 및 BCH 디코더(185)를 포함한다. 본 발명의 일실시예에 따르면, BCH 디코더(185)는 다른 종류의 인코더 및 디코더, 예를 들어, LDPC 부호, 터보 부호, 리드-솔로몬 부호, 컨볼루션 부호, RSC, TCM, BCM 등의 코디드 모듈레이션을 이용하는 디코더로 구현될 수 있다. 단, BCH 디코더(185)가 다른 종류의 코디드 모듈레이션을 이용하는 디코더로 구현되는 경우, BCH 인코더(175)도 디코더와 동일한 종류의 코디드 모듈레이션을 이용하는 인코더로 구현되어야 한다.
도 7에 도시된 바와 같이, S810 단계에서, 텐서 곱 디코더(181)는 반도체 메모리 장치(210)를 통해 입력되는 수신 메시지(U6)에 대하여 제1디코딩, 즉, 텐서 곱 디코딩을 수행함으로써 제1디코디드 메시지(U9)를 생성한다. 여기서, 수신 메시지(U6)는 제2인코디드 메시지에 대응하지만, 제2인코디드 메시지를 반도체 메모리 장치(210)에 저장된 과정 및 반도체 메모리 장치(210)에 저장된 제2인코디드 메시지를 리드하는 과정 등에서 소정의 에러가 부가된 메시지이다. 즉, 제2인코디드 메시지와 수신 메시지(U6)는 하기 수학식 3과 같은 관계를 가진다.
Figure pat00006
텐서 곱 디코더(181)가 수행하는 텐서 곱 디코딩은 텐서 곱 인코딩의 반대 과정이다. 이하에서, 도 8를 참조하여, 텐서 곱 디코더(181)가 수행하는 텐서 곱 디코딩을 설명하기로 한다.
먼저, 도 8에 예시된 바와 같이, 텐서 곱 디코더(181)는 반도체 메모리 장치(210)를 통해 입력되는 수신 메시지 (U6)의 제1 내지 n2열의 각 열에 포함된 심볼들을 제1구성 부호의 패리티 체크 행렬과 곱함으로써 팬텀 신드롬 메시지(U7)를 생성한다. 즉, 텐서 곱 디코더(181)는 하기 수학식 4와 같이 수신 메시지(U6)의 제1 내지 n2열의 각 열을 제1구성 부호의 패리티 체크 행렬(H1)과 순서대로 곱함으로써 팬텀 신드롬 메시지(U7)를 생성할 수 있다. 여기서, 팬텀 신드롬 메시지(U7)는 수신 메시지(U6)의 제1 내지 n2열의 각 열을 제1구성 부호의 패리티 체크 행렬(H1)과 순서대로 곱하여 생성되므로, 수신 메시지(U6)와 마찬가지로 팬텀 신드롬 메시지(U7)에도 소정의 에러가 부가되어 있다.
Figure pat00007
여기서,
Figure pat00008
는 팬텀 신드롬 메시지(U7)의 i번째 열을 나타내며,
Figure pat00009
은 수신 메시지(U6)의 i번째 열을 나타내고, H1은 제1구성 부호의 패리티 체크 행렬이며, i는 1 이상 n2 이하의 정수이다.
그 다음, 텐서 곱 디코더(181)는 팬텀 신드롬 메시지(U7)를 제2구성 부호를 이용하여 디코딩함으로써 디코디드 팬텀 신드롬 메시지(U8)를 생성한다. 즉, 팬텀 신드롬 메시지(U7)에 부가된 소정의 에러를 제2구성 부호를 이용하여 정정함으로써 디코디드 팬텀 신드롬 메시지(U8)를 생성한다.
마지막으로, 텐서 곱 디코더(181)는 디코디드 팬텀 신드롬 메시지(U8)의 각 열에 포함된 심볼들과 대응하는 팬텀 신드롬 메시지(U7)의 각 열에 포함된 심볼들 간의 차이 값을 계산하고, 각 열의 차이 값에 대응하는 사전 결정된 오류 정정 값을 수신 메시지(U6)의 대응하는 각 열에 포함된 심볼들에 더함으로써 제1디코디드 메시지(U9)를 계산한다.
하기 수학식 5는 (3, 1) 반복 부호의 패리티 체크 행렬(H1)을 나타낸다.
Figure pat00010
하기 표 1은 제1구성 부호의 패리티 체크 행렬(H1)이 수학식 5와 같은 (3, 1) 반복 부호인 경우의 제1오류 값, 차이 값, 오류 정정 값 및 제2오류 값 간의 관계를 나타낸다.
제1오류 값 차이 값 오류 정정 값 제2오류 값
100 10 100 000
011 10 100 111
010 01 010 000
101 01 010 111
001 11 001 000
100 11 001 111
여기서, 제1오류 값은 수신 메시지(U6)의 각 열에 포함된 오류 값이며, 차이 값은 디코디드 팬텀 신드롬 메시지(U8)의 각 열에 포함된 심볼들과 대응하는 팬텀 신드롬 메시지(U7)의 각 열에 포함된 심볼들 간의 차이 값이며, 오류 정정 값은 코드워드(U6)의 각 열에 더해지는 정정 값이며, 제2오류 값은 수신 메시지(U6)의 각 열에 오류 정정 값이 더해진 후 제1디코디드 메시지(U9)에 존재하는 오류 값이다.
표 1에 나타난 바와 같이, 수신 메시지(U6)의 각 열에 포함된 제1오류 값이 서로 반대되는 값을 가지는 경우, 예를 들어, 수신 메시지(U6)의 제1열에 포함된 제1오류 값이 “1”, “0”, “0” 및 “0”, “1”, “1”인 경우, 차이 값이 동일하며, 수신 메시지(U6)의 제1열에 부가되는 오류 정정 값도 동일하다. 즉, 텐서 곱 디코더(181)는 수신 메시지(U6)의 각 열에 한 개 이하의 심볼에 오류가 존재하는 경우에만 수신 메시지(U6)를 올바르게 정정할 수 있다.
예를 들어, 제1구성 부호의 패리티 체크 행렬(H1)이 수학식 5와 같은 (3, 1) 반복 부호이고, 수신 메시지(U6)의 제1열에 포함된 심볼들 중 한 개의 심볼에 오류가 포함된 경우, 예를 들어, 제1오류 값이 “1”, “0”, “0” 인 경우, 디코디드 팬텀 신드롬 메시지(U8)의 제1열에 포함된 심볼들과 팬텀 신드롬 메시지(U7)의 제1열에 포함된 심볼들 간의 차이 값은 "1", "0"이 된다. 이에 따라, 텐서 곱 디코더(181)는 오류 정정 값 "1", "0", "0"(표 1 참조)을 수신 메시지(U6)의 제1열에 포함된 심볼들에 더함으로써 제1디코디드 메시지(U9)를 계산한다. 이에 따라, 제1디코디드 메시지(U9)의 제1열에는 “0”, “0”, “0”의 제2오류 값이 존재하게 된다. 즉, 제1디코디드 메시지(U9)는 오류가 존재하지 않는다.
한편, 제1구성 부호의 패리티 체크 행렬(H1)이 수학식 5와 같은 (3, 1) 반복 부호이고, 수신 메시지(U6)의 제1열에 포함된 심볼들 중 두 개의 심볼에 오류가 포함된 경우, 예를 들어, 제1오류 값이 “0”, “1”, “1” 인 경우에도 디코디드 팬텀 신드롬 메시지(U8)의 제1열에 포함된 심볼들과 팬텀 신드롬 메시지(U7)의 제1열에 포함된 심볼들 간의 차이 값은 "1", "0"이 된다. 이에 따라, 텐서 곱 디코더(181)가 오류 정정 값 "1", "0", “0”(표 1 참조)을 수신 메시지(U6)의 제1열에 포함된 심볼들에 더하는 경우에는 제1디코디드 메시지(U9)의 제1열에는 “1”, “1”, “1”의 제2오류 값이 존재하게 된다. 따라서, 제2오류 값을 정정하기 위해, 제1디코디드 메시지(U9)의 제1열에 “1”, “1”, “1”의 정정 값을 더해주어야 한다.
본 발명의 일실시예에 따르면, 텐서 곱 디코더(181)에 BCH 디코더(185)를 연접함으로써 상기와 같이 제1디코디드 메시지(U9)에 존재하는 제2오류 값을 올바르게 정정할 수 있다.
다음으로, S820 단계에서, BCH 디코더(185)는 외부 패리티를 이용하여 제1디코디드 메시지(U9)의 외부 패리티가 부가된 레이어, 즉, 행에 포함된 심볼들의 에러를 검출한다.
S830 단계에서, BCH 디코더(185)가 심볼들의 에러를 검출하였는지 판정한다.
S830 단계에서의 판정 결과, 심볼들의 에러를 검출되지 않은 경우, BCH 디코더(185)는 제1디코디드 메시지(U9)를 디코디드 메시지로서 출력함으로써 에러 정정 디코딩을 종료하고, 심볼들의 에러를 검출된 경우, BCH 디코더(185)는 S840 단계로 진행한다.
S840 단계에서 BCH 디코더(185)는 에러가 검출된 심볼들이 위치한 열에 포함된 심볼들의 값을 반전함으로써 제2디코디드 메시지(U10)를 생성한다. 예를 들어, 제n1행의 제2열의 심볼이 에러로서 판정된 경우, BCH 디코더(185)는 에러로서 판정된 심볼이 위치하는 제2열에 포함된 심볼들, 즉, 제1 내지 n1행 및 제2열에 위치하는 심볼들의 값을 반전함으로써 제2디코디드 메시지(U10)를 생성한다.
다음으로, 도 7에 도시된 바와 같이, BCH 디코더(185)는 제2디코디드 메시지(U10)를 텐서 곱 디코더(181)에 제공함으로써 제2디코디드 메시지(U10)에 대하여 텐서 곱 부호를 이용한 제1디코딩을 다시 수행하도록 하거나, 또는, BCH 디코더(185)는 제2디코디드 메시지(U10)를 디코디드 메시지로서 출력함으로써 에러 정정 디코딩을 종료할 수도 있다.
상기와 같이, BCH 디코더(185)가 에러가 검출된 심볼들이 위치한 열에 포함된 심볼들의 값을 반전함으로써 제1디코디드 메시지(U9)에 포함된 제2오류값을 정정할 수 있다. 이에 따라, 본 발명의 일실시예에 따른 ECC 디코더(180)는 오류 정정이 불가능한 텐서 곱 부호의 오류 패턴에 대해서도 정확하게 오류 정정할 수 있다.
도 9는 본 발명의 일실시예에 따른 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 일실시예에 따른 컨트롤러(15000) 및 메모리 장치(16000)를 포함하는 전자 장치(10000)의 블록도이다.
도 9를 참조하면, 이동 전화기(cellular phone), 스마트 폰(smart phone), 또는 태블릿(tablet) PC와 같은 전자 장치(10000)는 예를 들어 플래시 메모리 장치로 구현될 수 있는 메모리 장치(16000)와, 메모리 장치(16000)의 동작을 제어할 수 있는 컨트롤러(15000)를 포함할 수 있다.
메모리 장치(16000)는 도3 내지 도4b를 참조하여 설명된 메모리 장치(200)에 대응된다. 메모리 장치(16000)는 랜덤 데이터를 저장 할 수 있다.
컨트롤러(15000)는 도3 내지 도8e를 참조하여 설명된 컨트롤러(100)에 대응된다. 컨트롤러(15000)는 전자 장치의 전반적인 동작을 제어하는 프로세서(11000)에 의하여 제어될 수 있다.
메모리 장치(16000)에 저장된 데이터는 프로세서(11000)의 제어에 따라 동작하는 컨트롤러(15000)의 제어에 따라 디스플레이(13000)를 통하여 디스플레이될 수 있다.
무선 송수신기(12000)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예들 들어, 무선 송수신기(12000)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(11000)가 처리할 수 있는 신호로 변환할 수 있다. 따라서 프로세서(11000)는 무선 송수신기(12000)로부터 출력된 신호를 처리하고, 처리된 신호를 컨트롤러(15000)를 통하여 메모리 장치(16000)에 저장하거나 또는 디스플레이(13000)를 통하여 디스플레이할 수 있다.
무선 송수신기(12000)는 프로세서(11000)로부터 출력된 신호를 무선 신호로 변환하고, 변환된 무선 신호를 안테나(ANT)를 통하여 외부로 출력할 수 있다.
입력 장치(14000)는 프로세서(11000)의 동작을 제어하기 위한 제어 신호 또는 프로세서(11000)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
프로세서(11000)는 메모리 장치(16000)로부터 출력된 데이터, 무선 송수신기(12000)로부터 출력된 무선 신호, 또는 입력 장치(14000)로부터 출력된 데이터가 디스플레이(13000)를 통하여 디스플레이될 수 있도록 디스플레이(13000)를 제어할 수 있다.
도 10은 본 발명의 다른 실시예에 따른 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 일실시예에 따른 컨트롤러(24000) 및 메모리 장치(25000)를 포함하는 전자 장치(20000)의 블록도이다.
컨트롤러(24000) 및 메모리 장치(25000)는 도3 내지 도8e를 참조하여 설명된 컨트롤러(100) 및 메모리 장치(200)에 대응될 수 있다.
도 10을 참조하면, PC(personal computer), 태블릿 컴퓨터(tablet computer), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어와 같은 데이터 처리 장치로 구현될 수 있는 전자 장치(20000)는 플래시 메모리 장치와 같은 메모리 장치(25000)와, 메모리 장치(25000)의 동작을 제어할 수 있는 컨트롤러(24000)를 포함할 수 있다.
전자 장치(20000)는 전자 장치(20000)의 전반적인 동작을 제어하기 위한 프로세서(21000)를 포함할 수 있다. 컨트롤러(24000)는 프로세서(21000)에 의하여 제어될 수 있다.
프로세서(21000)는 입력 장치(22000)에 의하여 발생한 입력 신호에 따라 메모리 장치에 저장된 데이터를 디스플레이를 통하여 디스플레이할 수 있다. 예들 들어, 입력 장치(22000)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
도 11은 본 발명의 또 다른 실시예에 따른 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 또 다른 일실시예에 따른 컨트롤러(32000) 및 메모리 장치(34000)를 포함하는 전자 장치(30000)의 블록도이다.
컨트롤러(32000) 및 메모리 장치(34000)는 도3 내지 도8e를 참조하여 설명된 컨트롤러(100) 및 메모리 장치(200)에 대응될 수 있다.
도 11을 참조하면, 전자 장치(30000)는 카드 인터페이스(31000), 컨트롤러(32000), 및 메모리 장치(34000), 예들 들어 플래시 메모리 장치를 포함할 수 있다.
전자 장치(30000)는 카드 인터페이스(31000)를 통하여 호스트(HOST)와 데이터를 주거나 받을 수 있다. 일실시예에 따라, 카드 인터페이스(31000)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 카드 인터페이스(31000)는 전자 장치(30000)와 통신할 수 있는 호스트(HOST)의 통신 프로토콜에 따라 호스트(HOST)와 컨트롤러(32000) 사이에서 데이터 교환을 인터페이스할 수 있다.
컨트롤러(32000)는 전자 장치(30000)의 전반적인 동작을 제어하며, 카드 인터페이스(31000)와 메모리 장치(34000) 사이에서 데이터의 교환을 제어할 수 있다. 또한 컨트롤러(32000)의 버퍼 메모리(325)는 카드 인터페이스(31000)와 메모리 장치(34000) 사이에서 주고받는 데이터를 버퍼링할 수 있다.
컨트롤러(32000)는 데이터 버스(DATA) 및 어드레스 버스(ADDRESS)를 통하여 카드 인터페이스(31000)와 메모리 장치(34000)와 접속될 수 있다. 일실시예에 따라 컨트롤러(32000)는 카드 인터페이스(31000)로부터 리드 또는 라이트하고자 하는 데이터의 어드레스를 어드레스 버스(ADDRESS)를 통하여 수신하고 이를 메모리 장치(34000)로 전송할 수 있다.
또한, 컨트롤러(32000)는 카드 인터페이스(31000) 또는 메모리 장치(34000) 각각에 접속된 데이터 버스(DATA)를 통하여 리드 또는 라이트하고자 하는 데이터를 수신하거나 전송할 수 있다.
도 11의 전자 장치(30000)가 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(HOST)에 접속될 때, 호스트(HOST)는 카드 인터페이스(31000)와 컨트롤러(32000)를 통하여 메모리 장치(34000)에 저장된 데이터를 주거나 받을 수 있다.
도 12는 본 발명의 또 다른 실시예에 따른 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 또 다른 일실시예에 따른 컨트롤러(44000) 및 메모리 장치(45000)를 포함하는 전자 장치의 블록도를 나타낸다.
컨트롤러(44000) 및 메모리 장치(45000)는 도3 내지 도8e를 참조하여 설명된 컨트롤러(100) 및 메모리 장치(200)에 대응될 수 있다.
도 12를 참조하면, 전자 장치(40000)는 플래시 메모리 장치와 같은 메모리 장치(45000), 메모리 장치(45000)의 데이터 처리 동작을 제어하기 위한 컨트롤러(44000), 및 전자 장치(40000)의 전반적인 동작을 제어할 수 있는 이미지 센서(41000)를 포함할 수 있다.
전자 장치(40000)의 이미지 센서(42000)는 광학 신호를 디지털 신호로 변환하고, 변환된 디지털 신호는 이미지 센서(41000)의 제어하에 메모리 장치(45000)에 저장되거나 또는 디스플레이(43000)를 통하여 디스플레이될 수 있다. 또한, 메모리 장치(45000)에 저장된 디지털 신호는 이미지 센서(41000)의 제어하에 디스플레이(43000)를 통하여 디스플레이될 수 있다.
도 13은 본 발명의 또 다른 실시예에 따른 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 또 다른 일실시예에 따른 컨트롤러(61000) 및 메모리 장치(62000A, 62000B, 62000C)를 포함하는 전자 장치(60000)의 블록도이다.
컨트롤러(61000) 및 메모리 장치(62000A, 62000B, 62000C)는 도3 내지 도8e를 참조하여 설명된 컨트롤러(100) 및 메모리 장치(200)에 대응될 수 있다.
도 13을 참조하면, 전자 장치(60000)는 SSD(solid state drive)와 같은 데이터 저장 장치로 구현될 수 있다.
전자 장치(60000)는 다수개의 메모리 장치들(62000A, 62000B, 62000C)과, 다수개의 메모리 장치들(62000A, 62000B, 62000C) 각각의 데이터 처리 동작을 제어할 수 있는 컨트롤러(61000)를 포함할 수 있다.
전자 장치(60000)는 메모리 시스템 또는 메모리 모듈로 구현될 수 있다.
일실시예에 따라 컨트롤러(61000)는 전자 장치(60000)의 내부 또는 외부에 구현될 수 있다.
도 14는 도 13에 도시된 전자 장치(60000)를 포함하는 데이터 처리 시스템의 블록도이다.
도 13 및 도 14를 참조하면, RAID(Redundant Array of Independent Disks) 시스템으로 구현될 수 있는 데이터 저장 장치(70000)는 RAID 컨트롤러(71000)와, 다수개의 메모리 시스템들(72000A, 72999B to 72000N)을 포함할 수 있다.
다수개의 메모리 시스템들(72000A, 72999B to 72000N) 각각은 도 13에 도시된 전자 장치(60000)일 수 있다. 다수개의 메모리 시스템들(72000A, 72999B to 72000N)은 RAID 어레이를 구성할 수 있다. 데이터 저장 장치(70000)는 SSD로 구현될 수 있다.
프로그램 동작 동안, RAID 컨트롤러(71000)는 호스트로부터 출력된 프로그램 데이터를 다수개의 RAID 레벨들 중에서 호스트로부터 출력된 RAID 레벨 정보에 기초하여 선택된 어느 하나의 RAID 레벨에 따라 다수개의 메모리 시스템들(72000A, 72999B to 72000N) 중에서 어느 하나의 메모리 시스템으로 출력할 수 있다.
또한, 리드 동작 동안, RAID 컨트롤러(71000)는 다수개의 RAID 레벨들 중에서 호스트로부터 출력된 RAID 레벨 정보에 기초하여 선택된 어느 하나의 RAID 레벨에 따라서 다수개의 메모리 시스템중(72000A, 72999B to 72000N)에서 어느 하나의 메모리 시스템으로부터 리드된 데이터를 호스트로 전송할 수 있다.
본 발명의 상세한 설명에서는 구체적인 일실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 수 있다.

Claims (16)

  1. 메시지와 내부 패리티를 포함하는 행렬 형태의 내부 영역과 상기 내부 영역의 적어도 한 행에 대한 외부 패리티를 포함하는 외부 영역을 포함하는 워드에 있어서,
    상기 내부 영역의 상기 메시지에 대하여 상기 내부 패리티를 이용하여 제1디코딩을 수행하는 제1단계; 및
    상기 외부 영역의 상기 외부 패리티를 이용하여 상기 제1디코딩된 내부 영역에 대한 제2디코딩을 수행하는 제2단계;
    를 포함하는 메모리 컨트롤러의 동작 방법.
  2. 제1항에 있어서,
    상기 제2단계는
    상기 외부 영역의 외부 패리티를 이용하여 상기 제1디코딩된 내부 영역의 상기 적어도 한 행에 포함된 심볼들의 에러를 검출하는 제3단계; 및
    상기 에러로 검출된 심볼들이 위치한 열에 포함된 심볼들의 값을 반전하는 제4단계
    를 포함하는 메모리 컨트롤러의 동작 방법.
  3. 제2항에 있어서,
    상기 제4단계에서 심볼들의 값을 반전된 경우, 상기 제2디코딩된 워드의 상기 내부 영역에 대하여 상기 제1디코딩을 수행하는 제5단계
    를 더 포함하는 메모리 컨트롤러의 동작 방법.
  4. 제2항에 있어서,
    상기 제2디코딩은 BCH 코드를 이용한 디코딩인
    메모리 컨트롤러의 동작 방법.
  5. 제1항에 있어서,
    상기 제1디코딩은 텐서 곱 부호를 이용한 디코딩인
    메모리 컨트롤러의 동작 방법.
  6. 제5항에 있어서,
    상기 제1단계는
    상기 내부 영역을 상기 텐서 곱 부호의 제1구성 부호의 패리티 체크 행렬을 이용하여 팬텀 신드롬 메시지를 생성하는 제6단계;
    상기 팬텀 신드롬 메시지를 상기 텐서 곱 부호의 제2구성 부호의 패리티 체크 행렬을 이용하여 오류 정정하는 제7단계; 및
    상기 오류 정정된 팬텀 신드롬 메시지와 상기 팬텀 신드롬 메시지 간의 차이 값을 이용하여 상기 내부 영역을 정정하는 제8단계
    를 포함하는 메모리 컨트롤러의 동작 방법.
  7. 제6항에 있어서,
    상기 제1구성 부호는 반복 부호인
    메모리 컨트롤러의 동작 방법.
  8. 제6항에 있어서,
    상기 제2구성 부호는 리드 솔로몬 부호인
    메모리 컨트롤러의 동작 방법.
  9. 메시지와 내부 패리티를 포함하는 행렬 형태의 내부 영역과 상기 내부 영역의 적어도 한 행에 대한 외부 패리티를 포함하는 외부 영역을 포함하는 워드에 있어서,
    상기 내부 영역의 상기 메시지에 대하여 상기 내부 패리티를 이용하여 제1디코딩을 수행하는 제1디코더; 및
    상기 외부 영역의 상기 외부 패리티를 이용하여 상기 제1디코딩된 내부 영역에 대한 제2디코딩을 수행하는 제2디코더;
    를 포함하는 메모리 컨트롤러.
  10. 제9항에 있어서,
    상기 제2디코더는
    상기 외부 영역의 외부 패리티를 이용하여 상기 제1디코딩된 내부 영역의 상기 적어도 한 행에 포함된 심볼들의 에러를 검출하고,
    상기 에러로 검출된 심볼들이 위치한 열에 포함된 심볼들의 값을 반전하는
    메모리 컨트롤러.
  11. 제10항에 있어서,
    상기 제1디코더는
    상기 제2디코더에 의해 상기 에러로 검출된 심볼들이 위치한 열에 포함된 상기 심볼들의 값이 반전된 경우, 상기 제2디코딩된 워드의 상기 내부 영역에 대하여 상기 제1디코딩을 수행하는
    메모리 컨트롤러.
  12. 제10항에 있어서,
    상기 제2디코딩은 BCH 코드를 이용한 디코딩인
    메모리 컨트롤러.
  13. 제9항에 있어서,
    상기 제1디코딩은 텐서 곱 부호를 이용한 디코딩인
    메모리 컨트롤러.
  14. 제13항에 있어서,
    상기 제1디코더는
    상기 내부 영역을 상기 텐서 곱 부호의 제1구성 부호의 패리티 체크 행렬을 이용하여 팬텀 신드롬 메시지를 생성하고,
    상기 팬텀 신드롬 메시지를 상기 텐서 곱 부호의 제2구성 부호의 패리티 체크 행렬을 이용하여 오류 정정하며,
    상기 오류 정정된 팬텀 신드롬 메시지와 상기 팬텀 신드롬 메시지 간의 차이 값을 이용하여 상기 내부 영역을 정정하는
    메모리 컨트롤러.
  15. 제14항에 있어서,
    상기 제1구성 부호는 반복 부호인
    메모리 컨트롤러.
  16. 제14항에 있어서,
    상기 제2구성 부호는 리드 솔로몬 부호인
    메모리 컨트롤러.
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