KR20200099438A - 메모리 컨트롤러 - Google Patents

메모리 컨트롤러 Download PDF

Info

Publication number
KR20200099438A
KR20200099438A KR1020190017439A KR20190017439A KR20200099438A KR 20200099438 A KR20200099438 A KR 20200099438A KR 1020190017439 A KR1020190017439 A KR 1020190017439A KR 20190017439 A KR20190017439 A KR 20190017439A KR 20200099438 A KR20200099438 A KR 20200099438A
Authority
KR
South Korea
Prior art keywords
error correction
codeword
parity
check matrix
parity check
Prior art date
Application number
KR1020190017439A
Other languages
English (en)
Inventor
김대성
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020190017439A priority Critical patent/KR20200099438A/ko
Priority to US16/596,578 priority patent/US11050438B2/en
Priority to CN201911061429.0A priority patent/CN111563004A/zh
Publication of KR20200099438A publication Critical patent/KR20200099438A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1105—Decoding
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/25—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM]
    • H03M13/255—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM] with Low Density Parity Check [LDPC] codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/3707—Adaptive decoding and hybrid decoding, e.g. decoding methods or techniques providing more than one decoding algorithm for one code
    • H03M13/3715—Adaptation to the number of estimated errors or to the channel state
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
    • H03M13/3905—Maximum a posteriori probability [MAP] decoding or approximations thereof based on trellis or lattice decoding, e.g. forward-backward algorithm, log-MAP decoding, max-log-MAP decoding
    • H03M13/3927—Log-Likelihood Ratio [LLR] computation by combination of forward and backward metrics into LLRs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/61—Aspects and characteristics of methods and arrangements for error correction or error detection, not provided for otherwise
    • H03M13/615—Use of computational or mathematical techniques
    • H03M13/616—Matrix operations, especially for generator matrices or check matrices, e.g. column or row permutations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6508—Flexibility, adaptability, parametrability and configurability of the implementation
    • H03M13/6516—Support of multiple code parameters, e.g. generalized Reed-Solomon decoder for a variety of generator polynomials or Galois fields
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1032—Reliability improvement, data loss prevention, degraded operation etc
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/116—Quasi-cyclic LDPC [QC-LDPC] codes, i.e. the parity-check matrix being composed of permutation or circulant sub-matrices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/118—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Probability & Statistics with Applications (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Quality & Reliability (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Computer Security & Cryptography (AREA)
  • Human Computer Interaction (AREA)
  • Algebra (AREA)
  • Error Detection And Correction (AREA)

Abstract

본 발명은 메모리 컨트롤러에 관한 것으로, 본 발명의 일 실시 예에 따른 메모리 컨트롤러는, 메시지를 제 2 부호율로 오류 정정 인코딩하여 메시지 파트, 제 1 패리티 파트 및 제 2 패리티 파트를 포함하는 코드워드를 생성하는 오류 정정 인코더; 및 상기 메시지 파트 및 상기 제 1 패리티 파트로 구성되는 부분 코드워드에 대응하는 판독 값들과 제 1 패리티 체크 행렬을 이용하는 제 1 오류 정정 디코딩, 및 상기 코드워드 전체에 대응하는 판독 값들과 제 2 패리티 체크 행렬을 이용하는 제 2 오류 정정 디코딩 중 적어도 하나를 수행하는 오류 정정 디코더를 포함하되, 상기 제 1 패리티 체크 행렬은 상기 제 2 부호율보다 큰 제 1 부호율에 대응하고, 상기 제 2 패리티 체크 행렬은 상기 제 2 부호율에 대응한다.

Description

메모리 컨트롤러{Memory controller}
본 발명은, 메모리 컨트롤러에 관한 것으로, 보다 구체적으로는 오류 정정 인코딩 및 오류 정정 디코딩을 수행할 수 있는 메모리 컨트롤러에 관한 것이다.
메모리 시스템은, 외부 장치로부터 제공된 데이터를 저장하고, 저장된 데이터를 외부 장치로 제공할 수 있다. 메모리 시스템은, 데이터의 신뢰성을 보장하기 위하여 오류 정정 회로를 포함할 수 있다. 오류 정정 회로는, 오류 정정 코드를 이용하여 오류 정정 인코딩 및 오류 정정 디코딩을 수행할 수 있다.
저밀도 패리티 체크(Low Density Parity Check; LDPC) 코드는, 강력한 오류 정정 코드이다. 이는, 코드의 길이를 길게 함에 따라 비트당 오류 정정 능력은 향상되는 반면, 비트당 계산 복잡도는 그대로 유지되는 LDPC 반복 복호(iterative decoding) 기법의 특성에 기인한다.
본 발명의 실시 예들은, 오류 정정 디코딩 시 부호율을 가변시킬 수 있는 메모리 컨트롤러를 제공한다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러는, 메시지를 제 2 부호율로 오류 정정 인코딩하여 메시지 파트, 제 1 패리티 파트 및 제 2 패리티 파트를 포함하는 코드워드를 생성하는 오류 정정 인코더; 및 상기 메시지 파트 및 상기 제 1 패리티 파트로 구성되는 부분 코드워드에 대응하는 판독 값들과 제 1 패리티 체크 행렬을 이용하는 제 1 오류 정정 디코딩, 및 상기 코드워드 전체에 대응하는 판독 값들과 제 2 패리티 체크 행렬을 이용하는 제 2 오류 정정 디코딩 중 적어도 하나를 수행하는 오류 정정 디코더를 포함하되, 상기 제 1 패리티 체크 행렬은 상기 제 2 부호율보다 큰 제 1 부호율에 대응하고, 상기 제 2 패리티 체크 행렬은 상기 제 2 부호율에 대응한다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러는, 복수의 메시지들 각각을 제 2 부호율로 제 1 오류 정정 인코딩하여 각각이 메시지 파트, 제 1 패리티 파트 및 제 2 패리티 파트를 포함하는 복수의 코드워드들을 생성하고, 상기 복수의 코드워드들에 포함된 제 2 패리티 파트들을 제 2 오류 정정 인코딩하여 상기 복수의 코드워드들에 대응하는 하나의 패리티 코드워드를 생성하는 오류 정정 인코더; 및 상기 메시지 파트 및 상기 제 1 패리티 파트로 구성되며 상기 복수의 코드워드들 중 상기 대상 코드워드에 포함되는 부분 코드워드에 대응하는 LLR(Log Likelihood Ratio) 값들과 제 1 패리티 체크 행렬을 이용하는 제 1 오류 정정 디코딩, 및 상기 대상 코드워드 전체에 대응하는 LLR 값들과 제 2 패리티 체크 행렬을 이용하는 제 2 오류 정정 디코딩 중 적어도 하나를 수행하는 오류 정정 디코더를 포함하되, 상기 제 1 패리티 체크 행렬은 상기 제 2 부호율보다 큰 제 1 부호율에 대응하고, 상기 제 2 패리티 체크 행렬은 상기 제 2 부호율에 대응한다.
본 기술에 따르면, 오류 정정 디코딩 시 부호율을 가변시킬 수 있다.
본 기술에 따르면, 종래 이용되는 메모리 시스템의 설계 변경을 최소화 하면서도, 오류 정정 디코딩의 성능을 향상시킬 수 있다.
도 1은 제 1 부호율을 이용하여 오류 정정 인코딩 및 오류 정정 디코딩이 수행되는 경우의 예를 설명하기 위한 도면이다.
도 2 내지 도 4는 본 발명의 일 실시 예에 따라 제 1 부호율보다 작은 제 2 부호율을 이용하여 오류 정정 인코딩이 수행될 때, 코드워드가 저장되는 예를 설명하기 위한 도면이다.
도 5 및 도 6은 본 발명의 일 실시 예에 따라 오류 정정 디코딩 시 부호율이 가변되는 경우의 예를 설명하기 위한 도면이다.
도 7은 본 발명의 다른 실시 예에 따라 제 1 부호율보다 작은 제 3 부호율을 이용하여 오류 정정 인코딩이 수행될 때, 코드워드가 저장되는 예를 설명하기 위한 도면이다.
도 8 및 도 9는 본 발명의 다른 실시 예에 따라 오류 정정 디코딩 시 부호율이 가변되는 경우의 예를 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시 예에 따른 오류 정정 회로를 설명하기 위한 도면이다.
도 11은 본 발명의 실시 예들에 따른 패리티 체크 행렬을 설명하기 위한 도면이다.
도 12는 도 11에 도시된 제 1 패리티 체크 행렬을 태너 그래프로 나타낸 도면이다.
도 13은 도 11에 도시된 제 1 패리티 체크 행렬을 이용하여 계산되는 신드롬 벡터를 설명하기 위한 예시도이다.
도 14는 연판정 디코딩 시에 g개의 판독 값을 이용하여 초기 값을 생성하는 과정을 설명하기 위한 예시도이다.
도 15는 룩업 테이블을 설명하기 위한 예시도이다.
도 16은 본 발명의 일 실시 예에 따라 제 1 부호율(k/n) 또는 제 2 부호율(k/(n+α))이 이용되는 경우에 변수 노드들에게 할당되는 초기 값들을 설명하기 위한 예시도이다.
도 17은 본 발명의 일 실시 예에 따라 제 1 부호율(k/n) 또는 제 3 부호율(k/(n+β))이 이용되는 경우에 변수 노드들에게 할당되는 초기 값들을 설명하기 위한 예시도이다.
도 18은 도 10에 도시된 오류 정정 회로가 오류 정정 인코딩을 수행하는 과정을 설명하기 위한 흐름도이다.
도 19는 도 10에 도시된 오류 정정 회로가 오류 정정 디코딩을 수행하는 과정을 설명하기 위한 흐름도이다.
도 20은 도 10에 도시된 오류 정정 회로가 오류 정정 인코딩을 수행하는 과정을 설명하기 위한 흐름도이다.
도 21은 도 10에 도시된 오류 정정 회로가 오류 정정 디코딩을 수행하는 과정을 설명하기 위한 흐름도이다.
도 22는 본 발명의 일 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 23은 본 발명의 일 실시 예에 따른 테이블들을 설명하기 위한 예시도이다.
도 24는 본 발명의 다른 실시 예에 따른 코드워드 테이블을 설명하기 위한 예시도이다.
도 25는 도 22에 도시된 메모리 컨트롤러가 오류 정정 인코딩을 수행하는 과정을 설명하기 위한 흐름도이다.
도 26은 도 22에 도시된 메모리 컨트롤러가 오류 정정 디코딩을 수행하는 과정을 설명하기 위한 흐름도이다.
도 27은 도 22에 도시된 메모리 컨트롤러가 오류 정정 인코딩을 수행하는 과정을 설명하기 위한 흐름도이다.
도 28은 도 22에 도시된 메모리 컨트롤러가 오류 정정 디코딩을 수행하는 과정을 설명하기 위한 흐름도이다.
도 29는 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 30은 메모리 블록을 설명하기 위한 예시도이다.
도 31 및 도 32는 도 22에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부되는 도면을 참조하여 본 발명의 실시 예들을 설명한다.
도 1은 제 1 부호율을 이용하여 오류 정정 인코딩 및 오류 정정 디코딩이 수행되는 경우의 예를 설명하기 위한 도면이다.
도 1에는, 일 예로서, 제 1 부호율(code rate)(k/n)에 대응하는 생성 행렬인 제 1 생성 행렬(generator matrix 1; G1)을 이용하여 오류 정정 인코딩이 수행되는 경우의 예를 도시하였다. 실시 예에 따라, 제 1 생성 행렬(G1) 대신 제 1 생성 행렬(G1)에 대응하는 제 1 패리티 체크 행렬(parity check matrix 1; H1)을 이용하여 오류 정정 인코딩이 수행될 수도 있다.
오류 정정 인코딩 시, k 비트의 메시지(message)와 k×n의 사이즈를 갖는 제 1 생성 행렬(generator matrix 1; G1)을 기반으로 n 비트의 코드워드(codeword)가 생성될 수 있다. n 비트의 코드워드는, k 비트의 메시지 파트(message part) 및 n-k 비트의 패리티 파트(parity part)를 포함할 수 있다. n 및 k는 자연수일 수 있다.
일 실시 예에서, 메모리 시스템이 메모리 블록(memory block)에 포함된 페이지(page) 단위로 데이터를 저장하도록 설계되었고 하나의 페이지가 n 비트의 길이를 갖는다고 가정할 때, n 비트의 코드워드는 하나의 페이지에 저장될 수 있다.
일 실시 예에서, 메모리 시스템이 페이지에 포함된 청크(chunk) 단위로 데이터를 저장하도록 설계되었고 하나의 청크가 n 비트의 길이를 갖는다고 가정할 때, n 비트의 코드워드는 하나의 청크에 저장될 수 있다.
오류 정정 디코딩 시, 하나의 페이지 또는 청크로부터 하나의 코드워드에 대응하는 n 비트의 판독 값들(read values)이 획득될 수 있다. 오류 정정 디코딩 시, 제 1 패리티 체크 행렬(H1)과 n 비트의 판독 값들(read values)을 기반으로 오류 정정 디코딩이 수행될 수 있다.
만약, 메시지의 길이 변경 없이 오류 정정을 위한 부호율을 변경하고자 하는 경우, 메모리 시스템의 설계 변경이 필요할 수 있다. 예를 들어, 메시지의 길이 변경 없이 제 1 부호율보다 작은 제 2 부호율을 이용하고자 하는 경우, 페이지 또는 청크의 사이즈 변경이 필요할 수 있다. 페이지 또는 청크의 사이즈 변경은, 메모리 시스템의 많은 설계 변경을 초래할 수 있다.
본 발명의 실시 예들에서는, 기존에 이용되는 메모리 시스템의 설계 변경을 최소화하면서 오류 정정 디코딩 시 부호율을 가변시킬 수 있는 방안을 제공한다.
도 2 내지 도 4는 본 발명의 일 실시 예에 따라 제 1 부호율보다 작은 제 2 부호율을 이용하여 오류 정정 인코딩이 수행될 때, 코드워드가 저장되는 예를 설명하기 위한 도면이다.
도 2 내지 도 4에는, 일 예로서, 제 2 부호율(k/(n+α))에 대응하는 생성 행렬인 제 2 생성 행렬(generator matrix 2; G2)을 이용하여 오류 정정 인코딩이 수행되는 경우의 예를 도시하였다. 그러나, 본 발명의 실시 예들이 이에 한정되는 것은 아니며, 제 2 부호율(k/(n+α))에 대응하는 패리티 체크 행렬인 제 2 패리티 체크 행렬(parity check matrix 2; H2)을 이용하여 오류 정정 인코딩이 수행될 수도 있다.
오류 정정 인코딩 시, k 비트의 메시지와 k×(n+α)의 사이즈를 갖는 제 2 생성 행렬(G2)을 기반으로 n+α 비트의 코드워드가 생성될 수 있다. n+α 비트의 코드워드는, k 비트의 메시지 파트(message part) 및 n-k+α 비트의 패리티 파트(parity part)를 포함할 수 있다. n-k+α 비트의 패리티 파트는, n-k 비트의 제 1 패리티 파트(1st parity part) 및 α 비트의 제 2 패리티 파트(2nd parity part; Pα)를 포함할 수 있다. α 는 자연수일 수 있다.
이하, k 비트의 메시지 파트, n-k 비트의 제 1 패리티 파트 및 α 비트의 제 2 패리티 파트(Pα)로 구성된 코드워드를 코드워드(C2)라 한다. 또한, 코드워드(C2) 중 α 비트의 제 2 패리티 파트(Pα)를 제외한 나머지 부분을, 부분 코드워드(C1)라 한다. 즉, 부분 코드워드(C1)는, k 비트의 메시지 파트 및 n-k 비트의 제 1 패리티 파트를 포함할 수 있다.
메모리 블록(memory block)에 포함된 페이지가 n 비트의 길이를 갖는다고 가정할 때, n+α 비트의 코드워드(C2)는 복수의 페이지들에 걸쳐 저장될 수 있다. 일 실시 예에서, 하나의 코드워드(C2)를 구성하는 부분 코드워드(C1)와 제 2 패리티 파트(Pα)는, 서로 다른 페이지에 저장될 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 부분 코드워드(C1)는 메모리 블록의 제 1 페이지(page 1)에 저장되고, 제 2 패리티 파트(Pα)는 메모리 블록의 제 2 페이지(page 2)에 저장될 수 있다.
이하에서, 설명의 편의를 위하여, 코드워드(C2)가 복수의 페이지들에 걸쳐 저장되는 것으로 설명할 것이나, 본 발명의 실시 예들이 이에 한정되는 것은 아니며, 코드워드(C2)는 복수의 청크들에 걸쳐 저장될 수도 있다. 예를 들어, 하나의 코드워드(C2)를 구성하는 부분 코드워드(C1)와 제 2 패리티 파트(Pα)는, 동일한 페이지에 포함된 서로 다른 청크에 저장될 수 있다.
일 실시 예에서, 코드워드(C2)가 저장될 때, 부분 프로그램(partial program) 방식이 이용될 수 있다. 부분 프로그램 방식은, 하나의 페이지의 일부에 데이터를 저장할 수 있는 방식이다. 예를 들어, 메모리 시스템은, 미리 설정된 나누어 쓰기 횟수(Number of Partial program; NOP)에 따라 페이지 또는 청크를 복수의 쓰기 유닛(program unit)들로 구분해 둘 수 있다. 예를 들어, 페이지 또는 청크의 길이가 n 비트인 경우, 메모리 시스템은, 나누어 쓰기 횟수(NOP)를 n/α로 설정해둘 수 있다. 즉, 메모리 시스템은, 쓰기 유닛의 사이즈를 α 비트로 설정해둘 수 있다.
부분 프로그램 방식이 이용될 때, 메모리 시스템은, 하나의 코드워드(C2)가 생성될 때마다 코드워드(C2)를 저장할 수 있다. 이 때, 코드워드(C2)의 부분 코드워드(C1)는 하나의 페이지 또는 청크에 저장될 수 있고, 코드워드(C2)의 제 2 패리티 파트(Pα)는 하나의 쓰기 유닛에 저장될 수 있다.
일 실시 예에서, 하나의 페이지 또는 청크에는, 복수의 코드워드(C2)들에 대응하는 제 2 패리티 파트(Pα)들만이 저장될 수 있다. 도 3에는, 일 예로서, 메모리 블록의 제 1 페이지(page 1) 내지 제 5 페이지(page 5)에 부분 코드워드(C1)들이 저장되고, 메모리 블록의 제 6 페이지(page 6)에 부분 코드워드(C1)들에 대응하는 제 2 패리티 파트(Pα)들이 저장된 예를 도시하였다.
일 실시 예에서, 부분 코드워드(C1)들과 제 2 패리티 파트(Pα)들은, 서로 다른 메모리 블록에 저장될 수 있다. 도 4에는, 일 예로서, 제 1 메모리 블록(memory block 1)의 제 1 페이지(page 1) 내지 제 5 페이지(page 5)에 부분 코드워드(C1)들이 저장되고, 제 2 메모리 블록(memory block 2)의 제 1 페이지(page 1)에 부분 코드워드(C1)들에 대응하는 제 2 패리티 파트(Pα)들이 저장된 예를 도시하였다.
본 발명의 실시 예들에서, 오류 정정 회로는, 부호율을 가변하면서 오류 정정 디코딩을 수행할 수 있다. 예를 들어, 부분 코드워드(C1)에 대응하는 판독 값들을 이용하여 오류 정정 디코딩을 수행하느냐 또는 코드워드(C2)에 대응하는 판독 값들을 이용하여 오류 정정 디코딩을 수행하느냐에 따라 오류 정정 디코딩에 이용되는 부호율이 달라질 수 있다.
도 5 및 도 6은 본 발명의 일 실시 예에 따라 오류 정정 디코딩 시 부호율이 가변되는 경우의 예를 설명하기 위한 도면이다.
도 5 및 도 6을 참조하여 설명하는 실시 예에서, k 비트의 메시지가 제 2 부호율(k/(n+α))로 오류 정정 인코딩되어, n+α 비트의 코드워드(C2)가 생성된 경우를 가정한다. n+α 비트의 코드워드(C2)는, n 비트의 부분 코드워드(C1) 및 α 비트의 제 2 패리티 파트(2nd parity part; Pα)를 포함할 수 있다.
또한, 도 5 및 도 6을 참조하여 설명하는 실시 예에서, n 비트의 부분 코드워드(C1)와 α 비트의 제 2 패리티 파트(Pα)가 서로 다른 메모리 블록들(memory block 1, memory block 2)에 저장되어 있는 경우를 가정한다. 그러나, 본 발명의 실시 예들이 이에 한정되는 것은 아니며, 부분 코드워드(C1)와 제 2 패리티 파트(Pα)가 동일한 메모리 블록에 저장되어 있는 경우에도 적용될 수 있다.
오류 정정 회로는, 제 1 부호율(k/n)로 제 1 오류 정정 디코딩(1st error correction decoding)을 수행할 수도 있고, 제 2 부호율(k/(n+α))로 제 2 오류 정정 디코딩(2nd error correction decoding)을 수행할 수도 있다. 제 1 부호율(k/n)로 제 1 오류 정정 디코딩이 수행되는 경우의 예를 도 5에 도시하였고, 제 2 부호율(k/(n+α))로 제 2 오류 정정 디코딩이 수행되는 경우의 예를 도 6에 도시하였다.
도 5에 도시된 바와 같이, 오류 정정 회로는, 제 1 부호율(k/n)에 대응하는 패리티 체크 행렬, 즉 (n-k)×n의 사이즈를 갖는 제 1 패리티 체크 행렬(H1)과 부분 코드워드(C1)에 대응하는 n 비트의 판독 값들(R1)을 이용하여 제 1 오류 정정 디코딩을 수행할 수 있다.
도 6에 도시된 바와 같이, 오류 정정 회로는, 제 2 부호율(k/(n+α))에 대응하는 패리티 체크 행렬, 즉 (n-k+α)×(n+α)의 사이즈를 갖는 제 2 패리티 체크 행렬(H2)과 코드워드(C2)에 대응하는 n+α 비트의 판독 값들(R2)을 이용하여 제 2 오류 정정 디코딩을 수행할 수 있다. 코드워드(C2)에 대응하는 n+α 비트의 판독 값들(R2)은, 부분 코드워드(C1)에 대응하는 n 비트의 판독 값들(R1) 및 제 2 패리티 파트(Pα)에 대응하는 α 비트의 판독 값들(Rα)을 포함할 수 있다. 여기서, 제 1 부호율(k/n)에 대응하는 제 1 패리티 체크 행렬(H1)은, 제 2 부호율(k/(n+α))에 대응하는 제 2 패리티 체크 행렬(H2)과 특수한 관계에 있을 수 있다. 이는 관련되는 도면인 도 11을 참조하여 후술한다.
오류 정정 회로는, 제 1 부호율(k/n)과 제 2 부호율(k/(n+α))을 선택적으로 적용하여 오류 정정 디코딩을 수행할 수 있다. 일 실시 예에서, 오류 정정 회로는, 제 1 부호율(k/n)을 이용하는 제 1 오류 정정 디코딩을 먼저 수행하고, 제 1 오류 정정 디코딩이 페일되는 경우에 제 2 부호율(k/(n+α))을 이용하는 제 2 오류 정정 디코딩을 수행할 수 있다.
도 7은 본 발명의 다른 실시 예에 따라 제 1 부호율보다 작은 제 3 부호율을 이용하여 오류 정정 인코딩이 수행될 때, 코드워드가 저장되는 예를 설명하기 위한 도면이다.
도 7에는, 일 예로서, 제 3 부호율(k/(n+β))이 이용되는 경우를 도시하였다. β는, α 이하의 자연수일 수 있다. 만약, α=β인 경우라면, 제 2 부호율(k/(n+α))과 제 3 부호율(k/(n+β))은 동일할 수 있다.
도 7을 참조하여 설명하는 실시 예에서는, 복수의 제 2 패리티 파트들(Pβs)에 대한 오류 정정 인코딩이 추가적으로 수행되는 경우를 설명한다. 이하에서, 설명의 편의를 위하여, 메시지에 대하여 수행되는 오류 정정 인코딩을 제 1 오류 정정 인코딩(1st error correction encoding)이라 하고, 복수의 제 2 패리티 파트들(Pβs)에 대하여 수행되는 오류 정정 인코딩을 제 2 오류 정정 인코딩(2nd error correction encoding)이라 한다.
도 7에는, 일 예로서, 제 3 부호율(k/(n+β))에 대응하는 생성 행렬인 제 3 생성 행렬(generator matrix 3; G3)을 이용하여 제 1 오류 정정 인코딩이 수행되는 경우의 예를 도시하였다. 그러나, 본 발명의 실시 예들이 이에 한정되는 것은 아니며, 제 3 부호율(k/(n+β))에 대응하는 패리티 체크 행렬인 제 3 패리티 체크 행렬(parity check matrix 3; H3)을 이용하여 제 1 오류 정정 인코딩이 수행될 수도 있다.
또한, 도 7에는, 일 예로서, 제 4 생성 행렬(generator matrix 4; G4)을 이용하여 제 2 오류 정정 인코딩이 수행되는 경우의 예를 도시하였다. 그러나, 본 발명의 실시 예들이 이에 한정되는 것은 아니며, 제 4 생성 행렬(G4)에 대응하는 패리티 체크 행렬인 제 4 패리티 체크 행렬(parity check matrix 4; H4)을 이용하여 제 2 오류 정정 인코딩이 수행될 수도 있다.
제 1 오류 정정 인코딩(1st error correction encoding) 시, k 비트의 메시지와 k×(n+β)의 사이즈를 갖는 제 3 생성 행렬(G3)을 기반으로 n+β 비트의 코드워드가 생성될 수 있다. n+β 비트의 코드워드는, k 비트의 메시지 파트(message part) 및 n-k+β 비트의 패리티 파트(parity part)를 포함할 수 있다. n-k+β 비트의 패리티 파트는, n-k 비트의 제 1 패리티 파트(1st parity part) 및 β 비트의 제 2 패리티 파트(2nd parity part; Pβ)를 포함할 수 있다.
이하, k 비트의 메시지 파트, n-k 비트의 제 1 패리티 파트 및 β 비트의 제 2 패리티 파트(Pβ)로 구성된 코드워드를 코드워드(C4)라 한다. 또한, 코드워드(C4) 중 β 비트의 제 2 패리티 파트(Pβ)를 제외한 나머지 부분을, 부분 코드워드(C3)라 한다. 즉, 부분 코드워드(C3)는, k 비트의 메시지 파트 및 n-k 비트의 제 1 패리티 파트를 포함할 수 있다.
제 2 오류 정정 인코딩(2nd error correction encoding) 시, j 개의 부분 코드워드(C3)들에 대응하는 j 개의 제 2 패리티 파트들(j number 2nd parity parts; Pβs)과 u×n 의 사이즈를 갖는 제 4 생성 행렬(G4)을 기반으로, n 비트의 길이를 갖는 코드워드가 생성될 수 있다. 이하, 제 1 오류 정정 인코딩된 코드워드와 구분하기 위하여 제 2 오류 정정 인코딩된 코드워드를 "패리티 코드워드(parity codeword; C5)"라 한다. 패리티 코드워드(C5)는, u 비트의 제 2 패리티 파트들 영역(2nd parity parts area; Pβsa)과 n-u 비트의 제 3 패리티 파트(3rd parity part; PPoP)를 포함할 수 있다. u=j×β이고, j 및 u는 자연수일 수 있다. 만약, u=k 인 경우라면, 제 4 생성 행렬(G4)은 제 1 생성 행렬(G1)과 동일할 수 있다.
메모리 블록에 포함된 페이지가 n 비트의 길이를 갖는다고 가정할 때, n 비트의 부분 코드워드(C3)는 하나의 페이지에 저장될 수 있다. 그리고, 패리티 코드워드(C5)는, 부분 코드워드(C3)가 저장되는 페이지와는 다른 페이지에 저장될 수 있다.
도 7에는, 일 예로서, 부분 코드워드(C3)들이 제 1 메모리 블록(memory block 1)의 제 1 페이지(page 1) 내지 제 5 페이지(page 5)에 저장되고, 복수의 부분 코드워드(C3)들에 대응하는 패리티 코드워드(C5)가 제 2 메모리 블록(memory block 2)의 제 1 페이지(page 1)에 저장된 예를 도시하였다.
그러나, 본 발명이 이에 한정되는 것은 아니며, 부분 코드워드(C3)들과 부분 코드워드(C3)들에 대응하는 패리티 코드워드(C5)는 동일한 메모리 블록에 저장될 수 있다.
본 발명의 실시 예들에서, 오류 정정 회로는, 부호율을 가변하면서 오류 정정 디코딩을 수행할 수 있다. 예를 들어, 부분 코드워드(C3)에 대응하는 판독 값들을 이용하여 오류 정정 디코딩을 수행하느냐 또는 코드워드(C4)에 대응하는 판독 값들을 이용하여 오류 정정 디코딩을 수행하느냐에 따라 오류 정정 디코딩에 이용되는 부호율이 달라질 수 있다.
도 8 및 도 9는 본 발명의 다른 실시 예에 따라 오류 정정 디코딩 시 부호율이 가변되는 경우의 예를 설명하기 위한 도면이다.
도 8 및 도 9를 참조하여 설명하는 실시 예에서, k 비트의 메시지들이 제 3 부호율(k/(n+β))로 제 1 오류 정정 인코딩되어, n+β 비트의 코드워드(C4)들이 생성된 경우를 가정한다. n+β 비트의 코드워드(C4)들 각각은, n 비트의 부분 코드워드(C3) 및 β 비트의 제 2 패리티 파트(Pβ)를 포함할 수 있다.
또한, 도 8 및 도 9를 참조하여 설명하는 실시 예에서, j 개의 부분 코드워드(C3)들에 대응하는 j 개의 제 2 패리티 파트들(Pβs)이 제 2 오류 정정 인코딩되어 n 비트의 패리티 코드워드(C5)가 생성된 경우를 가정한다. n 비트의 패리티 코드워드(C5)는, u 비트의 제 2 패리티 파트들 영역(Pβsa) 및 n-u 비트의 제 3 패리티 파트(3rd parity part; PPoP)를 포함할 수 있다.
또한, 도 8 및 도 9를 참조하여 설명하는 실시 예에서, n 비트의 부분 코드워드(C3)들과 n 비트의 패리티 코드워드(C5)가 서로 다른 메모리 블록들(memory block 1, memory block 2)에 저장되어 있는 경우를 가정한다. 그러나, 본 발명의 실시 예들이 이에 한정되는 것은 아니며, 부분 코드워드(C3)들과 패리티 코드워드(C5)가 동일한 메모리 블록에 저장되어 있는 경우에도 적용될 수 있다.
오류 정정 회로는, 제 1 부호율(k/n)로 제 1 오류 정정 디코딩(1st error correction decoding)을 수행할 수도 있고, 제 3 부호율(k/(n+β))로 제 3 오류 정정 디코딩(3rd error correction decoding)을 수행할 수도 있다. 제 1 부호율(k/n)로 제 1 오류 정정 디코딩이 수행되는 경우의 예를 도 8에 도시하였고, 제 3 부호율(k/(n+β))로 제 3 오류 정정 디코딩이 수행되는 경우의 예를 도 9에 도시하였다.
이하에서, 설명의 편의를 위하여, 하나의 패리티 코드워드(C5)에 대응하는 복수의 코드워드(C4)들 중 제 1 오류 정정 디코딩 또는 제 3 오류 정정 디코딩의 대상이 되는 코드워드(C4)를 대상 코드워드(C4)라 한다.
도 8에 도시된 바와 같이, 오류 정정 회로는, 제 1 부호율(k/n)에 대응하는 패리티 체크 행렬, 즉 (n-k)×n의 사이즈를 갖는 제 1 패리티 체크 행렬(H1)과 대상 코드워드(C4)의 부분 코드워드(C3)에 대응하는 n 비트의 판독 값들(R3)을 이용하여 제 1 오류 정정 디코딩을 수행할 수 있다. 여기서, 제 1 부호율(k/n)에 대응하는 제 1 패리티 체크 행렬(H1)은, 제 3 부호율(k/(n+β))에 대응하는 제 3 패리티 체크 행렬(H3)과 특수한 관계에 있을 수 있다. 이는 관련되는 도면인 도 11을 참조하여 후술한다.
도 9에 도시된 바와 같이, 제 3 부호율로 수행되는 제 3 오류 정정 디코딩은, 제 1 서브-오류 정정 디코딩(1st sub-error correction decoding) 및 제 2 서브-오류 정정 디코딩(2nd sub-error correction decoding)을 포함할 수 있다.
제 1 서브-오류 정정 디코딩(1st sub-error correction decoding) 수행 시에, 오류 정정 회로는, (n-u)×n의 사이즈를 갖는 제 4 패리티 체크 행렬(H4)과 패리티 코드워드(C5)에 대응하는 n 비트의 판독 값들(R5)을 이용하여 제 1 서브-오류 정정 디코딩을 수행할 수 있다. 패리티 코드워드(C5)에 대응하는 n 비트의 판독 값들(R5)은, 복수의 제 2 패리티 파트(Pβ)들에 대응하는 복수의 판독 값들(Rβs)과 제 3 패리티 파트(PPoP)에 대응하는 판독 값들(RPoP)을 포함할 수 있다. 한편, u=k 라 가정할 때, 제 4 패리티 체크 행렬(H4)은 제 1 패리티 체크 행렬(H1)과 동일할 수 있다.
제 1 서브-오류 정정 디코딩이 패스되는 경우, 디코딩된 패리티 코드워드(C5) 중 대상 코드워드(C4)의 부분 코드워드(C3)에 대응하는 제 2 패리티 파트(Pβ)가 제 2 서브-오류 정정 디코딩에 이용될 수 있다.
제 1 서브-오류 정정 디코딩이 페일되는 경우, 판독 값들(R5) 중 대상 코드워드(C4)의 부분 코드워드(C3)에 대응하는 판독 값들(Rβ)이 제 2 서브-오류 정정 디코딩에 이용될 수 있다.
제 2 서브-오류 정정 디코딩(2nd sub-error correction decoding) 수행 시에, 오류 정정 회로는, 대상 코드워드(C4)의 부분 코드워드(C3)에 대응하는 제 2 패리티 파트(Pβ) 또는 대상 코드워드(C4)의 부분 코드워드(C3)에 대응하는 판독 값들(Rβ)을 이용할 수 있다. 예를 들어, 오류 정정 회로는, 부분 코드워드(C3)에 대응하는 판독 값들(R3)과 제 2 패리티 파트(Pβ)를 이용하여 변수 노드들(variable nodes)에 할당할 초기 값들(initial values; I4)을 결정하거나, 부분 코드워드(C3)에 대응하는 판독 값들(R3)과 제 2 패리티 파트(Pβ)에 대응하는 판독 값들(Rβ)을 이용하여 변수 노드들에 할당할 초기 값들(I4)을 결정할 수 있다.
제 2 서브-오류 정정 디코딩(2nd sub-error correction decoding) 수행 시에, 오류 정정 회로는, 제 3 부호율(k/(n+β))에 대응하는 패리티 체크 행렬, 즉 (n-u+β)×(n+β)의 사이즈를 갖는 제 3 패리티 체크 행렬(H3)과 초기 값들(I4)을 이용하여 제 2 서브-오류 정정 디코딩을 수행할 수 있다.
오류 정정 회로는, 제 1 부호율(k/n)과 제 3 부호율(k/(n+β))을 선택적으로 적용하여 오류 정정 디코딩을 수행할 수 있다. 일 실시 예에서, 오류 정정 회로는, 제 1 부호율(k/n)을 이용하는 제 1 오류 정정 디코딩을 먼저 수행하고, 제 1 오류 정정 디코딩이 페일되는 경우 제 3 부호율(k/(n+β))을 이용하는 제 3 오류 정정 디코딩을 수행할 수 있다.
도 10은 본 발명의 일 실시 예에 따른 오류 정정 회로를 설명하기 위한 도면이다.
도 10을 참조하면, 오류 정정 회로(error correction circuit; 10)는, 오류 정정 인코더(error correction encoder; 100) 및 오류 정정 디코더(error correction decoder; 200)를 포함할 수 있다.
오류 정정 인코더(100)는, 오류 정정 인코딩의 대상이 되는 메시지를 수신하고, 수신된 메시지와 오류 정정 코드(Error Correction Code; ECC)의 생성 행렬(generator matrix)을 이용하여 오류 정정 인코딩(error correction encoding)을 수행할 수 있다. 실시 예에 따라, 오류 정정 인코더(100)는, 오류 정정 코드의 패리티 체크 행렬(parity check matrix)을 이용하여 오류 정정 인코딩을 수행할 수도 있다.
오류 정정 인코더(100)는, 오류 정정 인코딩의 수행 결과로서 생성된 코드워드(codeword)를 채널(channel)로 출력할 수 있다. 채널은, 예를 들어, 정보가 전달되는 유선 또는 무선 매체(wired or wireless medium)를 의미하거나 또는 정보가 저장되는 저장 매체(storage medium)를 의미할 수 있다. 예를 들어, 오류 정정 회로(10)가 메모리 시스템에 적용되는 경우, 채널은, 오류 정정 회로(10)와 메모리 장치 사이에서 데이터를 송수신하는 인터페이스(interface)를 의미하거나, 메모리 장치 그 자체를 의미할 수 있다. 코드워드는, 메모리 장치에 포함된 복수의 메모리 셀들(예를 들어, 하나의 페이지를 구성하는 메모리 셀들)에 저장될 수 있다. 오류 정정 인코더(100)는, 오류 정정 코드로서 LDPC(Low Density Parity Check) 코드를 이용하는 LDPC 인코더일 수 있다.
실시 예에 따라, 오류 정정 인코더(100)는, 제 2 부호율(k/(n+α))을 이용하여 오류 정정 인코딩을 수행할 수 있다. 예를 들어, 오류 정정 인코더(100)는, k 비트의 메시지와 제 2 부호율(k/(n+α))에 대응하는 제 2 생성 행렬(G2) 또는 제 2 패리티 체크 행렬(H2)을 이용하여 오류 정정 인코딩을 수행함으로써, n+α 비트의 코드워드(C2)를 생성할 수 있다. 코드워드(C2)는, n 비트의 부분 코드워드(C1)와 α 비트의 제 2 패리티 파트(Pα)를 포함할 수 있다.
실시 예에 따라, 오류 정정 인코더(100)는, 제 3 부호율(k/(n+β))을 이용하여 오류 정정 인코딩을 수행할 수 있다. 제 3 부호율(k/(n+β))을 이용하는 오류 정정 인코딩은, 제 1 오류 정정 인코딩(1st error correction encoding) 및 제 2 오류 정정 인코딩(2nd error correction encoding)을 포함할 수 있다. 예를 들어, 오류 정정 인코더(100)는, k 비트의 메시지와 제 3 부호율(k/(n+β))에 대응하는 제 3 생성 행렬(G3) 또는 제 3 패리티 체크 행렬(H3)을 이용하여 제 1 오류 정정 인코딩을 수행함으로써, n+β 비트의 코드워드(C4)를 생성할 수 있다. 코드워드(C4)는, n 비트의 부분 코드워드(C3)와 β 비트의 제 2 패리티 파트(Pβ)를 포함할 수 있다. 오류 정정 인코더(100)는, j 개의 부분 코드워드(C3)들에 대응하는 j 개의 제 2 패리티 파트들(Pβs)과 제 4 생성 행렬(G4) 또는 제 4 패리티 체크 행렬(H4)을 이용하여 제 2 오류 정정 인코딩을 수행함으로써, n 비트의 패리티 코드워드(C5)를 생성할 수 있다. 패리티 코드워드(C5)는, u 비트의 제 2 패리티 파트들 영역(2nd parity parts area; Pβsa)과 n-u 비트의 제 3 패리티 파트(3rd parity part; PPoP)를 포함할 수 있다.
오류 정정 디코더(200)는, 반복 복호 기법(iterative decoding scheme)을 채택하는 다양한 알고리즘을 이용하여 오류 정정 디코딩을 수행할 수 있다. 예를 들어, 오류 정정 디코더(200)는, 신뢰 전파 알고리즘(Belief Propagation Algorithm; BPA)으로도 일컬어지는 메시지 전달 알고리즘(Message Passing Algorithm; MPA)을 이용하여 오류 정정 디코딩을 수행할 수 있다.
오류 정정 디코더(200)는, 설정된 최대 반복 횟수(maximum iteration number) 내에서 반복 복호 기법에 따라 오류 정정 디코딩을 수행할 수 있다. 오류 정정 디코더(200)는, 최대 반복 횟수 내에서 오류 정정 코드의 패리티 체크 행렬(parity check matrix)의 제약들(constraints)을 만족하는 유효한 코드워드(valid codeword)가 생성되는 경우, 해당 유효한 코드워드를 디코딩된 코드워드(decoded codeword)로서 출력할 수 있다. 오류 정정 디코더(200)는, 최대 반복 횟수 내에서 오류 정정 코드의 패리티 체크 행렬의 제약들을 만족하는 유효한 코드워드가 생성되지 않는 경우, 오류 정정 디코딩이 페일되었음을 나타내는 페일(Fail) 신호를 출력할 수 있다. 오류 정정 디코더(200)는, 오류 정정 코드로서 LDPC(Low Density Parity Check) 코드를 이용할 수 있다.
일 실시 예에서, 오류 정정 디코더(200)는, 부호율을 가변하면서 오류 정정 디코딩을 수행할 수 있다.
제 2 부호율(k/(n+α))로 오류 정정 인코딩이 수행된 경우, 오류 정정 디코더(200)는, 제 1 부호율(k/n)을 이용하여 제 1 오류 정정 디코딩(1st error correction decoding)을 수행할 수도 있고, 제 2 부호율(k/(n+α))을 이용하여 제 2 오류 정정 디코딩(2nd error correction decoding)을 수행할 수도 있다. 제 1 부호율(k/n)을 이용하여 제 1 오류 정정 디코딩을 수행하는 경우, 오류 정정 디코더(200)는, (n-k)×n의 사이즈를 갖는 제 1 패리티 체크 행렬(H1)과 부분 코드워드(C1)에 대응하는 n 비트의 판독 값들(R1)을 이용할 수 있다.
제 2 부호율(k/(n+α))을 이용하여 제 2 오류 정정 디코딩을 수행하는 경우, 오류 정정 디코더(200)는, (n-k+α)×(n+α)의 사이즈를 갖는 제 2 패리티 체크 행렬(H2)과 코드워드(C2)에 대응하는 n+α 비트의 판독 값들(R2)을 이용할 수 있다.
일 실시 예에서, 오류 정정 디코더(200)는, 제 1 부호율(k/n)을 이용한 제 1 오류 정정 디코딩이 페일되는 경우에 제 2 부호율(k/(n+α))을 이용한 제 2 오류 정정 디코딩을 수행할 수 있다. 일 실시 예에서, 오류 정정 디코더(200)는, 제 1 부호율(k/n)을 이용한 제 1 오류 정정 디코딩이 페일되는 경우 제 2 패리티 파트(Pα)에 대응하는 판독 값들(Rα)을 수신할 수 있다.
제 3 부호율(k/(n+β))로 오류 정정 인코딩이 수행된 경우, 오류 정정 디코더(200)는, 제 1 부호율(k/n)을 이용하여 제 1 오류 정정 디코딩(1st error correction decoding)을 수행할 수도 있고, 제 3 부호율(k/(n+β))을 이용하여 제 3 오류 정정 디코딩(3rd error correction decoding)을 수행할 수도 있다. 제 1 부호율(k/n)을 이용하여 제 1 오류 정정 디코딩을 수행하는 경우, 오류 정정 디코더(200)는, (n-k)×n의 사이즈를 갖는 제 1 패리티 체크 행렬(H1)과 대상 코드워드(C4)의 부분 코드워드(C3)에 대응하는 n 비트의 판독 값들(R3)을 이용할 수 있다.
제 3 부호율(k/(n+β))을 이용하는 제 3 오류 정정 디코딩은, 제 1 서브-오류 정정 디코딩(1st sub-error correction decoding) 및 제 2 서브-오류 정정 디코딩(2nd sub-error correction decoding)을 포함할 수 있다. 제 1 서브-오류 정정 디코딩 수행 시에, 오류 정정 디코더(200)는, (n-u)×n의 사이즈를 갖는 제 4 패리티 체크 행렬(H4)과 패리티 코드워드(C5)에 대응하는 판독 값들(R5)을 이용할 수 있다. u=k 인 경우, 제 4 패리티 체크 행렬(H4)은 제 1 패리티 체크 행렬(H1)과 동일할 수 있다.
제 2 서브-오류 정정 디코딩(2nd sub-error correction decoding) 시, 오류 정정 디코더(200)는, 제 1 서브-오류 정정 디코딩의 패스 여부에 따라 서로 다르게 구성되는 초기 값들(I4)을 이용할 수 있다. 초기 값들(I4)은, (n-u+β)×(n+β)의 사이즈를 갖는 제 3 패리티 체크 행렬(H3)에 대응되게 결정될 수 있다.
예를 들어, 제 1 서브-오류 정정 디코딩이 페일된 경우, 오류 정정 디코더(200)는, 대상 코드워드(C4)의 부분 코드워드(C3)에 대응하는 판독 값들(R3)과 대상 코드워드(C4)의 제 2 패리티 파트(Pβ)에 대응하는 판독 값들(Rβ)을 기반으로 초기 값들(I4)을 결정하고, 결정된 초기 값들(I4)을 이용하여 제 2 서브-오류 정정 디코딩을 수행할 수 있다.
예를 들어, 제 1 서브-오류 정정 디코딩이 패스된 경우, 오류 정정 디코더(200)는, 대상 코드워드(C4)의 부분 코드워드(C3)에 대응하는 판독 값들(R3)과 대상 코드워드(C4)의 제 2 패리티 파트(Pβ)를 기반으로 초기 값들(I4)을 결정하고, 결정된 초기 값들(I4)을 이용하여 제 2 서브-오류 정정 디코딩을 수행할 수 있다.
일 실시 예에서, 오류 정정 디코더(200)는, 제 1 부호율(k/n)을 이용한 제 1 오류 정정 디코딩이 페일되는 경우에 제 3 부호율(k/(n+β))을 이용한 제 3 오류 정정 디코딩을 수행할 수 있다. 일 실시 예에서, 오류 정정 디코더(200)는, 제 1 부호율(k/n)을 이용한 제 1 오류 정정 디코딩이 페일되는 경우 패리티 코드워드(C5)에 대응하는 판독 값들(R5)을 수신할 수 있다.
오류 정정 디코더(200)는, 맵퍼(mapper; 210), 노드(node) 연산부(220), 신드롬(syndrome) 체크부(230) 및 디코딩 제어부(240)를 포함할 수 있다. 실시 예에 따라, 맵퍼(210), 신드롬 체크부(230) 및 디코딩 제어부(240) 중 적어도 하나는 오류 정정 디코더(200)의 외부에 존재할 수도 있다.
맵퍼(210)는, 채널로부터 판독 값들을 수신할 수 있다. 판독 값들을 구성하는 각각의 판독 값은, '0' 또는 '1'일 수 있다. 경판정(hard decision) 디코딩이 이용되는 경우, 하나의 판독 값들의 세트는 하나의 코드워드에 대응할 수 있다. 하나의 판독 값들의 세트는, 하나의 판독 벡터로 언급될 수 있다. 연판정(soft decision) 디코딩이 이용되는 경우, 복수의 판독 값들의 세트가 하나의 코드워드에 대응할 수 있다. 즉, 연판정 디코딩이 이용되는 경우, 복수의 판독 벡터들이 하나의 코드워드에 대응할 수 있다.
맵퍼(210)는, 판독 값들을 이용하여 양자화된 판독 값들을 생성할 수 있다. 예를 들어, 맵퍼(210)는, g개의 판독 벡터를 이용하여 g+1개의 레벨로 양자화된 판독 벡터를 생성할 수 있다. g+1개의 레벨로 양자화된 판독 벡터에 포함된 각각의 판독 값은, g+1개의 레벨로 양자화된 판독 값일 수 있다. g+1개의 레벨로 양자화된 판독 값은, g개의 비트로 이루어진 판독 패턴(예를 들어, 비트열(bit sequence))일 수 있다. 예를 들어, 2개의 레벨로 양자화된 판독 값은, '1' 또는 '0'일 수 있다. 예를 들어, 2개의 레벨로 양자화된 판독 값들 중 하나는 '1'이고, 나머지 하나는 '0'일 수 있다. 예를 들어, 3개의 레벨로 양자화된 판독 값은, '11', '10', '01' 또는 '00'일 수 있다. 예를 들어, 3개의 레벨로 양자화된 판독 값들 중 하나는 '11'이고, 다른 하나는 '00'이고, 나머지 하나는 '10' 또는 '01'일 수 있다.
연판정(soft decision) 디코딩이 이용되는 경우(즉, g가 2 이상인 경우), 맵퍼(210)는, g개의 판독 전압들에 대응하는 g개의 판독 벡터들을 결합하여 g+1개의 레벨로 양자화된 판독 벡터를 생성할 수 있다. 예를 들어, 2개의 판독 전압들(예를 들어, 제 1 판독 전압 및 제 2 판독 전압)이 이용된 경우, 맵퍼(210)는, 제 1 판독 전압에 대응하는 판독 벡터와 제 2 판독 전압에 대응하는 판독 벡터를 결합하여, 3개의 레벨로 양자화된 판독 벡터를 생성할 수 있다. 이를 위하여, 맵퍼(210)는, 제 1 버퍼(212)를 포함할 수 있다. g개의 판독 전압들이 이용되는 경우, 제 1 버퍼(212)는, g개의 판독 전압들 각각에 대응하는 판독 벡터를 수신하고 저장할 수 있다. 따라서, 맵퍼(210)는, g개의 판독 전압들에 대응하여 제 1 버퍼(212)에 저장된 g개의 판독 벡터들을 결합하여 g+1개의 레벨로 양자화된 판독 벡터를 생성할 수 있다.
경판정(hard decision) 디코딩이 이용되는 경우(즉, g가 1인 경우), 맵퍼(210)는, 하나의 판독 벡터 자체가 2개의 레벨로 양자화된 판독 벡터인 것으로 결정할 수 있다.
맵퍼(210)는, g+1개의 레벨로 양자화된 판독 벡터를 반복 복호 기법(iterative decoding scheme)을 따르는 오류 정정 디코딩에 이용되는 초기 벡터로 변환하고, 초기 벡터를 노드 연산부(220)에게 제공할 수 있다. 초기 벡터는, 복수의 초기 값들을 포함할 수 있다. 즉, 맵퍼(210)는, g+1개의 레벨로 양자화된 판독 값들 각각을 초기 값으로 변환할 수 있다. 초기 값은, 예를 들어, LLR(Log Likelihood Ratio) 값일 수 있다.
이하에서, 본 발명의 실시 예들을 설명함에 있어, 판독 값들은, g+1개의 레벨로 양자화된 판독 값들을 의미할 수 있다. 예를 들어, n 비트의 판독 값들(R1), n 비트의 판독 값들(R3), n 비트의 판독 값들(R5), α 비트의 판독 값들(Rα) 또는 β 비트의 판독 값들(Rβ)은, 각각 g+1개의 레벨로 양자화된 판독 값들을 의미할 수 있다.
일 실시 예에서, 제 1 부호율(k/n)로 제 1 오류 정정 디코딩이 수행되는 경우, 맵퍼(210)는, 부분 코드워드(C1 또는 C3)에 대응하는 n 비트의 판독 값들(R1 또는 R3)을 수신할 수 있다. 맵퍼(210)는, n 비트의 판독 값들(R1 또는 R3)을 이용하여 제 1 패리티 체크 행렬(H1)에 대응하는 변수 노드들에게 할당할 초기 값들을 결정하고, 결정된 초기 값들을 노드 연산부(220)에게 제공할 수 있다.
일 실시 예에서, 제 2 부호율(k/(n+α))로 제 2 오류 정정 디코딩이 수행되는 경우, 맵퍼(210)는, 제 2 패리티 파트(Pα)에 대응하는 α 비트의 판독 값들(Rα)을 더 수신할 수 있다. 맵퍼(210)는, n 비트의 판독 값들(R1)과 α 비트의 판독 값들(Rα)을 이용하여 제 2 패리티 체크 행렬(H2)에 대응하는 변수 노드들에게 할당할 초기 값들을 결정하고, 결정된 초기 값들을 노드 연산부(220)에게 제공할 수 있다.
일 실시 예에서, 제 3 부호율(k/(n+β))로 제 3 오류 정정 디코딩이 수행되는 경우, 맵퍼(210)는, 패리티 코드워드(C5)에 대응하는 n 비트의 판독 값들(R5)을 더 수신할 수 있다. n 비트의 판독 값들(R5)은, 복수의 코드워드(C4)들에 대응하는 복수의 β 비트의 판독 값들(Rβ)을 포함할 수 있다.
패리티 코드워드(C5)에 대응하는 n 비트의 판독 값들을 이용한 제 1 서브-오류 정정 디코딩이 페일되는 경우, 맵퍼(210)는, 대상 코드워드(C4)의 부분 코드워드(C3)에 대응하는 n 비트의 판독 값들(R3)과 대상 코드워드(C4)의 제 2 패리티 파트(Pβ)에 대응하는 β 비트의 판독 값들(Rβ)을 이용하여 제 3 패리티 체크 행렬(H3)에 대응하는 변수 노드들에게 할당할 초기 값들을 결정하고, 결정된 초기 값들을 노드 연산부(220)에게 제공할 수 있다.
패리티 코드워드(C5)에 대응하는 n 비트의 판독 값들(R5)을 이용한 제 2 서브-오류 정정 디코딩이 패스되는 경우, 맵퍼(210)는, 대상 코드워드(C4)의 부분 코드워드(C3)에 대응하는 n 비트의 판독 값들(R3)과 대상 코드워드(C4)의 제 2 패리티 파트(Pβ)를 이용하여 제 3 패리티 체크 행렬(H3)에 대응하는 변수 노드들에게 할당할 초기 값들을 결정하고, 결정된 초기 값들을 노드 연산부(220)에게 제공할 수 있다.
실시 예에 따라, 맵퍼(210)는, 제 2 패리티 파트(Pβ)에 대응하는 초기 값들이 서로 같은 크기(magnitude)를 갖도록 결정할 수 있다. 실시 예에 따라, 맵퍼(210)는, 대상 코드워드(C4) 전체에 대응하는 초기 값들 중 제 2 패리티 파트(Pβ)에 대응하는 초기 값들이 가장 큰 크기를 갖도록 결정할 수 있다.
노드 연산부(220)는, 최대 반복 횟수 내에서, 맵퍼(210)로부터 수신된 초기 벡터(초기 값들)를 기반으로 오류 정정 디코딩을 수행할 수 있다. 노드 연산부(220)는, 반복 복호 기법을 채택하는 다양한 알고리즘을 이용하여 오류 정정 디코딩을 수행할 수 있다. 예를 들어, 노드 연산부(220)는, 메시지 전달 알고리즘을 이용하여 오류 정정 디코딩을 수행할 수 있다. 메시지 전달 알고리즘으로서, 합-곱(sum-product) 알고리즘 또는 최소-합(min-sum) 알고리즘 등이 이용될 수 있으며, 그 외에도 다양한 알고리즘이 이용될 수 있다.
메시지 전달 알고리즘에 의할 때, 변수 노드(variable node)들과 체크 노드(check node)들 간에 이루어지는 메시지(message)들의 교환을 통하여 코드워드에 수렴하는 결과가 생성될 수 있다. 메시지는, 변수 노드에서 체크 노드로 전송되는 변수-투-체크(Variable to Check; V2C) 메시지 및 체크 노드에서 변수 노드로 전송되는 체크-투-변수(Check to Variable; C2V) 메시지를 포함할 수 있다. 변수 노드들로부터 체크 노드들로 V2C 메시지들이 전송되는 과정과, 체크 노드들로부터 변수 노드들로 C2V 메시지들이 전송되는 과정과, 그에 따라 각각의 노드들의 값이 업데이트 되는 과정을 모두 포함하여 1 회의 반복(iteration)이라 할 수 있다.
노드 연산부(220)는, 변수 노드 업데이트 모듈(222) 및 체크 노드 업데이트 모듈(224)을 포함할 수 있다.
변수 노드 업데이트 모듈(222)은, 첫 번째 반복이 수행되기 이전에, 맵퍼(210)로부터 수신된 초기 벡터, 예를 들어 LLR 값들을 이용하여 변수 노드들을 초기화할 수 있다. 즉, 변수 노드 업데이트 모듈(222)은, 초기 벡터에 포함된 초기 값들을, 변수 노드들 각각에 하나씩 할당할 수 있다.
변수 노드 업데이트 모듈(222)은, 첫 번째 반복에서, 변수 노드들 각각의 초기 값이 해당 변수 노드에 연결된 체크 노드로 전달될 수 있도록 V2C 메시지들을 생성하여 체크 노드 업데이트 모듈(224)로 전송할 수 있다.
변수 노드 업데이트 모듈(222)은, 각각의 반복에서 체크 노드 업데이트 모듈(224)로부터 수신되는 C2V 메시지들에 따라 변수 노드들의 값을 업데이트할 수 있다. 변수 노드 업데이트 모듈(222)은, 첫 번째 반복을 제외한 각각의 반복에서, 체크 노드 업데이트 모듈(224)로부터 수신된 C2V 메시지들을 기반으로 V2C 메시지들을 생성하고, 생성된 V2C 메시지들을 체크 노드 업데이트 모듈(224)로 전송할 수 있다.
체크 노드 업데이트 모듈(224)은, 각각의 반복에서, 변수 노드 업데이트 모듈(222)로부터 수신되는 V2C 메시지들에 따라 체크 노드들의 값을 업데이트할 수 있다. 체크 노드 업데이트 모듈(224)은, 각각의 반복에서, 변수 노드 업데이트 모듈(222)로부터 수신된 V2C 메시지들을 기반으로 C2V 메시지들을 생성하고, 생성된 C2V 메시지들을 변수 노드 업데이트 모듈(222)로 전송할 수 있다.
초기 값들 및 메시지들은, 소프트 인포메이션(soft information)으로 지칭될 수 있다. 소프트 인포메이션은, 정수 또는 실수로 표현되는 값들을 포함할 수 있다. 일 예로, 소프트 인포메이션은 LLR(Log Likelihood Ratio) 값일 수 있다. 소프트 인포메이션은, 코드워드에 속하는 심볼들 각각이 '0'일지 또는 '1'일지를 나타내는 추정 값(estimation value)과, 해당 추정 값에 대한 신뢰도 값(confidence value)을 포함할 수 있다. 예를 들어, 소프트 인포메이션은, 부호(sign) 비트 및 크기(magnitude) 비트를 포함할 수 있다. 부호 비트는, 해당 심볼에 대한 추정 값을 나타낼 수 있다. 예를 들어, 네거티브(negative)의 값을 나타내는 부호 비트는, 포지티브(positive)의 값을 나타내는 부호 비트에 비하여 해당 심볼이 '1'일 가능성이 더 높음을 나타낼 수 있다. 반대로, 포지티브의 값을 나타내는 부호 비트는, 네거티브의 값을 나타내는 부호 비트에 비하여 해당 심볼이 '0'일 가능성이 더 높음을 나타낼 수 있다. 크기 비트는, 부호 비트에 대한 신뢰도 값을 나타낼 수 있다. 예를 들어, 크기 비트가 더 큰 값을 나타낼수록, 부호 비트에 대한 신뢰도가 더 높다고 할 수 있다.
노드 연산부(220)는, 최대 반복 횟수(I) 내에서 반복을 수행할 수 있으며, i번째 반복의 수행 결과로서 나타나는 변수 노드들의 값(이하, 변수 노드 벡터 Ci 라 함)을 신드롬 체크부(230)에 제공할 수 있다. 여기서, I는 자연수이고, i는 I 이하의 자연수이다. 변수 노드 벡터는, 행 벡터 또는 열 벡터일 수 있다. 이하에서, 본 발명의 실시 예들을 설명함에 있어, 변수 노드 벡터는 행 벡터인 것으로 가정한다.
일 실시 예에서, 노드 연산부(220)는, 부호율에 대응하는 패리티 체크 행렬을 기반으로 오류 정정 디코딩을 수행할 수 있다.
일 실시 예에서, 제 1 부호율(k/n)로 제 1 오류 정정 디코딩이 수행되는 경우, 노드 연산부(220)는, 제 1 부호율(k/n)에 대응하는 패리티 체크 행렬과 맵퍼(210)로부터 수신되는 초기 값들을 이용하여 제 1 오류 정정 디코딩을 수행할 수 있다. 예를 들어, 노드 연산부(220)는, 맵퍼(210)로부터 판독 값들(R1)에 대응하는 초기 값들이 수신되는 경우, 수신된 초기 값들을 제 1 패리티 체크 행렬(H1)에 대응하는 변수 노드들에게 하나씩 할당할 수 있다. 예를 들어, 노드 연산부(220)는, 맵퍼로부터 판독 값들(R3)에 대응하는 초기 값들이 수신되는 경우, 수신된 초기 값들을 제 1 패리티 체크 행렬(H1)에 대응하는 변수 노드들에게 하나씩 할당할 수 있다.
일 실시 예에서, 제 2 부호율(k/(n+α))로 제 2 오류 정정 디코딩이 수행되는 경우, 노드 연산부(220)는, 제 2 부호율(k/(n+α))에 대응하는 제 2 패리티 체크 행렬(H2)과 맵퍼(210)로부터 수신되는 초기 값들을 이용하여 제 2 오류 정정 디코딩을 수행할 수 있다. 예를 들어, 노드 연산부(220)는, 맵퍼(210)로부터 판독 값들(R2)에 대응하는 초기 값들이 수신되는 경우, 수신된 초기 값들을 제 2 패리티 체크 행렬(H2)에 대응하는 변수 노드들에게 하나씩 할당할 수 있다.
일 실시 예에서, 제 3 부호율(k/(n+β))로 제 3 오류 정정 디코딩이 수행되는 경우, 노드 연산부(220)는, 제 1 서브-오류 정정 디코딩 및 제 2 서브-오류 정정 디코딩 중 적어도 하나를 수행할 수 있다.
일 실시 예에서, 제 1 서브-오류 정정 디코딩이 수행되는 경우, 노드 연산부(220)는, 제 4 패리티 체크 행렬(H4)과 맵퍼(210)로부터 수신되는 초기 값들을 이용하여 제 1 서브-오류 정정 디코딩을 수행할 수 있다. 예를 들어, 노드 연산부(220)는, 맵퍼(210)로부터 판독 값들(R5)에 대응하는 초기 값들이 수신되는 경우, 수신된 초기 값들을 제 4 패리티 체크 행렬(H4)에 대응하는 변수 노드들에게 하나씩 할당할 수 있다.
일 실시 예에서, 제 2 서브-오류 정정 디코딩이 수행되는 경우, 노드 연산부(220)는, 제 3 부호율(k/(n+β))에 대응하는 제 3 패리티 체크 행렬(H3)과 맵퍼(210)로부터 수신되는 초기 값들을 이용하여 제 2 서브-오류 정정 디코딩을 수행할 수 있다. 예를 들어, 노드 연산부(220)는, 맵퍼(210)로부터 대상 코드워드(C4)에 대응하는 초기 값들(I4)이 수신되는 경우, 수신된 초기 값들(I4)을 제 3 패리티 체크 행렬(H3)에 대응하는 변수 노드들에게 하나씩 할당할 수 있다.
일 실시 예에서, 제 2 서브-오류 정정 디코딩이 수행되는 경우, 변수 노드 업데이트 모듈(222)은, 모든 반복에서, 제 2 패리티 파트(Pβ)에 대응하는 변수 노드들에게 입력되는 C2V 메시지들과 무관하게 제 2 패리티 파트(Pβ)에 대응하는 변수 노드들로부터 전송될 V2C 메시지들을 결정할 수 있다. 예를 들어, 변수 노드 업데이트 모듈(222)은, 모든 반복에서, 제 2 패리티 파트(Pβ)에 대응하는 변수 노드들로부터 전송될 V2C 메시지들을 제 2 패리티 파트(Pβ)에 대응하는 변수 노드들에 대응하는 초기 값들만을 기초로 하여 결정할 수 있다. 이는, 모든 반복에서, 제 2 패리티 파트(Pβ)에 대응하는 변수 노드들로부터 전송되는 V2C 메시지들이 변화하지 않고 고정되는 것을 의미할 수 있다.
일 실시 예에서, 제 2 서브-오류 정정 디코딩이 수행되는 경우, 변수 노드 업데이트 모듈(222)은, 모든 반복에서, 2 패리티 파트(Pβ)에 대응하는 변수 노드들에게 입력되는 C2V 메시지들과 무관하게 제 2 패리티 파트(Pβ)에 대응하는 변수 노드들의 값들을 업데이트 하지 않을 수 있다.
신드롬 체크부(230)는, 최대 반복 횟수(I) 내에서 오류 정정 코드의 패리티 체크 행렬(parity check matrix)의 제약들을 만족하는 유효한 코드워드가 생성되는 경우, 해당 유효한 코드워드를 디코딩된 코드워드(decoded codeword)로서 출력할 수 있다. 예를 들어, 신드롬 체크부(230)는, i번째 반복에 대응하여 노드 연산부(220)로부터 수신되는 변수 노드 벡터(Ci)를 제 2 버퍼(232)에 저장하고, 수신된 변수 노드 벡터(Ci)에 대한 신드롬 체크를 수행할 수 있다. 일 예로, 신드롬 체크는, <수학식 1>에 의해 계산되는 신드롬 벡터(Si)의 모든 심볼들이 '0'인지 여부를 확인함으로써 이루어질 수 있다.
Figure pat00001
여기서, Si는 i번째 반복에 대응하는 신드롬 벡터, H는 오류 정정 코드의 패리티 체크 행렬, Ci T는 i번째 반복에 대응하는 변수 노드 벡터(Ci)의 전치(transpose)를 나타낸다.
신드롬 벡터(Si)의 모든 심볼들이 '0'인 경우 신드롬 체크가 패스되었음을 의미한다. 이는 i번째 반복에서 오류 정정 디코딩이 성공적으로 이루어졌음을 의미하며, 따라서 신드롬 체크부(230)는 제 2 버퍼(232)에 저장된 변수 노드 벡터(Ci)를 유효한 코드워드 즉, 디코딩된 코드워드로서 출력할 수 있다.
한편, 신드롬 벡터(Si)의 심볼들 중 '0'이 아닌 심볼이 있는 경우 신드롬 체크가 페일되었음을 의미한다. 이는 i번째 반복에서 오류 정정 디코딩이 페일되었음을 의미하며, 따라서 최대 반복 횟수(I) 이내라면 노드 연산부(220)는 i+1번째 반복을 수행할 수 있다. 신드롬 벡터(Si)의 심볼들 중 '0'이 아닌 심볼에 대응하는 체크 노드는, UCN(Unsatisfied Check node)이라 언급될 수 있다.
일 실시 예에서, 신드롬 체크부(230)는, 최대 반복 횟수(I) 내에서 제 1 패리티 체크 행렬(H1), 제 2 패리티 체크 행렬(H2) 또는 제 3 패리티 체크 행렬(H3)의 제약들을 만족하는 유효한 코드워드, 즉 부분 코드워드(C1), 코드워드(C2), 부분 코드워드(C3) 또는 대상 코드워드(C4)가 생성되는 경우, 생성된 유효한 코드워드를 디코딩된 코드워드로서 출력할 수 있다.
일 실시 예에서, 신드롬 체크부(230)는, 최대 반복 횟수(I) 내에서 제 4 패리티 체크 행렬(H4)의 제약들을 만족하는 유효한 코드워드, 즉 패리티 코드워드(C5)가 생성되는 경우, 생성된 유효한 코드워드를 디코딩 제어부(240)에게 제공할 수 있다.
일 실시 예에서, 신드롬 체크부(230)는, 최대 반복 횟수(I) 내에서 제 1 패리티 체크 행렬(H1)의 제약들을 만족하는 유효한 코드워드, 즉 부분 코드워드(C1) 또는 부분 코드워드(C3)가 생성되지 않는 경우, 제 1 오류 정정 디코딩이 페일되었음을 디코딩 제어부(240)에게 통지할 수 있다.
일 실시 예에서, 신드롬 체크부(230)는, 최대 반복 횟수(I) 내에서 제 2 패리티 체크 행렬(H2) 또는 제 3 패리티 체크 행렬(H3)의 제약들을 만족하는 유효한 코드워드, 즉 코드워드(C2) 또는 대상 코드워드(C4)가 생성되지 않는 경우, 제 2 오류 정정 디코딩 또는 제 3 오류 정정 디코딩이 페일되었음을 나타내는 페일 신호를 출력할 수 있다.
일 실시 예에서, 신드롬 체크부(230)는, 최대 반복 횟수(I) 내에서 제 4 패리티 체크 행렬(H4)의 제약들을 만족하는 유효한 코드워드, 즉 패리티 코드워드(C5)가 생성되지 않는 경우, 제 1 서브-오류 정정 디코딩이 페일되었음을 디코딩 제어부(240)에게 통지할 수 있다.
디코딩 제어부(240)는, 오류 정정 디코딩이 수행될 수 있도록 맵퍼(210) 및 노드 연산부(220)를 제어할 수 있다.
일 실시 예에서, 디코딩 제어부(240)는, 신드롬 체크부(230)로부터 부분 코드워드(C1)에 대응하는 제 1 오류 정정 디코딩이 페일되었음을 통지받는 경우, 코드워드(C2)에 대응하는 제 2 오류 정정 디코딩이 수행될 수 있도록, 맵퍼(210) 및 노드 연산부(220)를 제어할 수 있다. 예를 들어, 디코딩 제어부(240)는, 맵퍼(210)로 하여금 코드워드(C2)의 제 2 패리티 파트(Pα)에 대응하는 판독 값들(Rα)을 더 수신하여 코드워드(C2)에 대응하는 초기 값들을 결정하도록, 맵퍼(210)를 제어할 수 있다. 디코딩 제어부(240)는, 노드 연산부(220)로 하여금 제 1 오류 정정 디코딩 시 제 1 패리티 체크 행렬(H1)을 이용하고 제 2 오류 정정 디코딩 시 제 2 패리티 체크 행렬(H2)을 이용하도록, 노드 연산부(220)를 제어할 수 있다.
일 실시 예에서, 디코딩 제어부(240)는, 신드롬 체크부(230)로부터 부분 코드워드(C3)대응하는 제 1 오류 정정 디코딩이 페일되었음을 통지받는 경우, 대상 코드워드(C4)에 대응하는 제 3 오류 정정 디코딩이 수행될 수 있도록, 맵퍼(210) 및 노드 연산부(220)를 제어할 수 있다. 전술한 바와 같이, 제 3 오류 정정 디코딩은, 제 1 서브-오류 정정 디코딩 및 제 2 서브-오류 정정 디코딩을 포함할 수 있다.
예를 들어, 디코딩 제어부(240)는, 신드롬 체크부(230)로부터 부분 코드워드(C3)대응하는 제 1 오류 정정 디코딩이 페일되었음을 통지받는 경우, 맵퍼(210)로 하여금 패리티 코드워드(C5)에 대응하는 판독 값들(R5)을 수신하여 제 1 서브-오류 정정 디코딩에 이용될 초기 값들을 결정하도록, 맵퍼(210)를 제어할 수 있다. 디코딩 제어부(240)는, 노드 연산부(220)로 하여금 제 1 서브-오류 정정 디코딩 시 제 4 패리티 체크 행렬(H4)을 이용하도록, 노드 연산부(220)를 제어할 수 있다.
일 실시 예에서, 디코딩 제어부(240)는, 신드롬 체크부(230)로부터 패리티 코드워드(C5)에 대응하는 제 1 서브-오류 정정 디코딩이 페일되었음을 통지받는 경우, 맵퍼(210)로 하여금 패리티 코드워드(C5)에 대응하는 판독 값들(R5)에 포함된 복수의 판독 값들(Rβ) 중에서 대상 코드워드(C4)의 제 2 패리티 파트(Pβ)에 대응하는 판독 값들(Rβ)을 선택하도록, 맵퍼(210)를 제어할 수 있다. 디코딩 제어부(240)는, 맵퍼(210)로 하여금 부분 코드워드(C3)에 대응하는 판독 값들(R3)과 선택된 판독 값들(Rβ)을 이용하여 제 2 서브-오류 정정 디코딩에 이용될 초기 값들을 결정하도록, 맵퍼(210)를 제어할 수 있다. 디코딩 제어부(240)는, 노드 연산부(220)로 하여금 제 2 서브-오류 정정 디코딩 시 제 3 패리티 체크 행렬(H3)을 이용하도록, 노드 연산부(220)를 제어할 수 있다.
일 실시 예에서, 디코딩 제어부(240)는, 신드롬 체크부(230)로부터 패리티 코드워드(C5)를 수신하는 경우, 수신된 코드워드(C5)에 포함된 복수의 제 2 패리티 파트(Pβ)들 중에서 대상 코드워드(C4)에 대응하는 제 2 패리티 파트(Pβ)를 선택하고, 선택된 제 2 패리티 파트(Pβ)를 맵퍼(210)에게 제공할 수 있다. 디코딩 제어부(240)는, 맵퍼(210)로 하여금 부분 코드워드(C3)에 대응하는 판독 값들(R3)과 선택된 제 2 패리티 파트(Pβ)를 이용하여 제 2 서브-오류 정정 디코딩에 이용될 초기 값들을 결정하도록, 맵퍼(210)를 제어할 수 있다.
한편, 도면에 도시하지는 않았으나, 오류 정정 회로(10)는, 오류 정정 디코더(200)가 유효한 코드워드를 생성할 수 있도록 오류 정정 디코더(200)를 지원(support)하는 포스트 프로세서(post processor)를 더 포함할 수 있다. 예를 들어, 포스트 프로세서는, 오류 정정 디코딩에 이용되는 각종 파라미터를 수정하고, 수정된 파라미터를 이용하여 오류 정정 디코딩이 수행될 수 있도록 오류 정정 디코더(200)를 지원할 수 있다.
도 11은 본 발명의 실시 예들에 따른 패리티 체크 행렬을 설명하기 위한 도면이다.
(n, k) 코드는, (n-k)×n의 크기를 갖는 패리티 체크 행렬로 정의될 수 있다. 여기서, k는 메시지의 길이를 나타내며, n-k는 패리티(parity)의 개수를 나타낸다. 패리티 체크 행렬의 각각의 엔트리(entry)는 '0' 또는 '1'로 표현될 수 있으며, 패리티 체크 행렬에 포함된 '1'의 개수가 '0'의 개수에 비하여 상대적으로 매우 적은 경우 (n, k) 코드는 (n, k) LDPC 코드로 언급될 수 있다. 여기서, n 및 k는 자연수일 수 있다.
도 11에는 일 예로서, (7, 4) 코드를 정의하는 제 1 패리티 체크 행렬(H1) 및 제 4 패리티 체크 행렬(H4)과, (8, 4) 코드를 정의하는 제 3 패리티 체크 행렬(H3)과, (9, 4) 코드를 정의하는 제 2 패리티 체크 행렬을 도시하였다.
각각의 엔트리가 서브 행렬로 이루어지는 행렬은, 기본 행렬(base matrix)로 언급될 수 있다. 기본 행렬의 각각의 엔트리는, m×m크기의 서브 행렬(sub matrix)일 수 있다. 여기서, m은 2이상의 정수일 수 있다. 예를 들어, 기본 행렬에서 '0'은 해당 엔트리가 영 행렬(zero matrix)임을 나타내고, '1'은 해당 엔트리가 영 행렬이 아님을 나타낼 수 있다. 예를 들어, 기본 행렬이 QC(Quasi Cyclic)-LDPC 코드에 이용되는 경우, '1'은 해당 엔트리가 순환 행렬(circulant matrix)임을 나타낼 수 있다. 순환 행렬은 항등 행렬(identity matrix)을 소정의 시프트 값만큼 순환 시프트(cyclic shift) 시킨 행렬일 수 있으며, 어느 하나의 순환 행렬은 다른 하나의 순환 행렬과 다른 시프트 값을 가질 수 있다.
한편, (n, k) 코드의 생성 행렬은, k×n의 크기를 가질 수 있으며, (n, k) 코드의 패리티 체크 행렬에 대응할 수 있다. 생성 행렬과 패리티 체크 행렬의 관계는, <수학식 2>와 같이 표현될 수 있다.
Figure pat00002
여기서, G는 생성 행렬, HT 는 패리티 체크 행렬의 전치 행렬(transposed matrix)을 나타낸다.
일 실시 예에서, 제 1 부호율(k/n)에 대응하는 제 1 패리티 체크 행렬(H1)은, 제 2 부호율(k/(n+α))에 대응하는 제 2 패리티 체크 행렬(H2) 및 제 3 부호율(k/(n+β))에 대응하는 제 3 패리티 체크 행렬(H3) 중 적어도 하나에 포함될 수 있다.
실시 예에 따라, 제 3 패리티 체크 행렬(H3)은, 제 2 패리티 체크 행렬(H2)에 포함되거나 포함되지 않을 수 있다.
실시 예에 따라, 제 4 패리티 체크 행렬(H4)은, 제 2 패리티 체크 행렬(H2) 또는 제 3 패리티 체크 행렬(H3)에 포함되거나 포함되지 않을 수 있다. 전술한 바와 같이, u=k인 경우라면 제 4 패리티 체크 행렬(H4)은 제 1 패리티 체크 행렬(H1)과 동일할 수 있고, 이러한 경우 제 4 패리티 체크 행렬(H4)은 제 2 패리티 체크 행렬(H2) 및 제 3 패리티 체크 행렬(H3) 중 적어도 하나에 포함될 수 있다.
일 실시 예에서, 제 2 패리티 체크 행렬(H2)의 특정 엔트리들은 제로 엔트리들(zero entries)일 수 있다. 예를 들어, 제 2 패리티 체크 행렬(H2)에 포함되지만 제 1 패리티 체크 행렬(H1)에는 포함되지 않는 엔트리들 중, 제 1 패리티 체크 행렬(H1)에 포함된 행들에 위치하는 모든 엔트리들(1102)은 '0'일 수 있다. 다르게 설명할 때, 제 2 패리티 체크 행렬(H2)이 (n-k+α)×(n+α)의 사이즈를 가질 때, (n-k)×n의 사이즈를 갖는 제 1 패리티 체크 행렬(H1)은 제 2 패리티 체크 행렬(H2)의 1행 1열부터 n-k행 n열에 위치할 수 있다. 이 때, 제 2 패리티 체크 행렬(H2)의 엔트리들 중 1행 n+1열부터 n-k행 α열까지에 위치한 엔트리들(1102)은 모두 '0'일 수 있다.
마찬가지로, 제 3 패리티 체크 행렬(H3)의 특정 엔트리들은 제로 엔트리들(zero entries)일 수 있다. 예를 들어, 제 3 패리티 체크 행렬(H3)에 포함되지만 제 1 패리티 체크 행렬(H1)에는 포함되지 않는 엔트리들 중, 제 1 패리티 체크 행렬(H1)에 포함된 행들에 위치하는 모든 엔트리들(1104)은 '0'일 수 있다. 다르게 설명할 때, 제 3 패리티 체크 행렬(H3)이 (n-k+β)×(n+β)의 사이즈를 가질 때, (n-k)×n의 사이즈를 갖는 제 1 패리티 체크 행렬(H1)은 제 3 패리티 체크 행렬(H3)의 1행 1열부터 n-k행 n열에 위치할 수 있다. 이 때, 제 3 패리티 체크 행렬(H3)의 엔트리들 중 1행 n+1열부터 n-k행 β열까지에 위치한 엔트리들(1104)은 모두 '0'일 수 있다.
도 12는 도 11에 도시된 제 1 패리티 체크 행렬을 태너 그래프로 나타낸 도면이다.
(n, k) 코드는, 등가의 이분 그래프(bipartite graph) 표현인 태너(Tanner) 그래프로 표현될 수 있다. 태너 그래프는, n-k 개의 체크 노드(check node)들, n 개의 변수 노드(variable node)들 및 에지(edge)들로 표현될 수 있다. 체크 노드들은 패리티 체크 행렬의 행(row)들에 대응하고, 변수 노드들은 패리티 체크 행렬의 열(column)들에 대응한다. 각각의 에지는, 하나의 체크 노드와 하나의 변수 노드를 연결하며, 패리티 체크 행렬에서 '1'로 표현된 엔트리를 나타낸다.
도 11에 도시된 (7, 4) 코드의 제 1 패리티 체크 행렬은, 도 12에 도시된 바와 같이 3개의 체크 노드들(CN1 ~ CN3) 및 7개의 변수 노드들(VN1 ~ VN7)을 포함하는 태너 그래프로 표현될 수 있다. 체크 노드들(CN1 ~ CN3) 및 변수 노드들(VN1 ~ VN7)을 연결하는 실선은 에지를 나타낸다.
반복 복호는, 도 12에 도시된 바와 같은 태너 그래프 상에서 체크 노드들(CN1 ~ CN3)과 변수 노드들(VN1 ~ VN7) 사이의 반복적인 메시지 전달 알고리즘에 따라 이루어질 수 있다. 즉, 각각의 반복마다 체크 노드들(CN1 ~ CN3)과 변수 노드들(VN1 ~ VN7) 사이에서 메시지가 전달되면서 반복 복호가 수행될 수 있다.
변수 노드들은 자신과 연결된 체크 노드들로부터 수신되는 C2V(Check to Variable) 메시지들을 이용하여 오류 정정을 수행할 수 있다. 변수 노드들은, 자신과 연결된 체크 노드들에게 전송할 V2C 메시지들을 생성하고, 생성된 V2C 메시지들 각각을 대응하는 체크 노드에게 전송할 수 있다.
체크 노드들은, 자신과 연결된 변수 노드들로부터 수신되는 V2C(Variable to Check) 메시지들을 이용하여 패리티 체크를 수행할 수 있다. 패리티 체크에는 V2C 메시지에 포함된 부호 비트가 이용될 수 있다. 체크 노드들은, 자신과 연결된 변수 노드들에게 전송할 C2V 메시지들을 생성하고, 생성된 C2V 메시지들 각각을 대응하는 변수 노드에게 전송할 수 있다.
도 13은 도 11에 도시된 제 1 패리티 체크 행렬을 이용하여 계산되는 신드롬 벡터를 설명하기 위한 예시도이다.
전술한 바와 같이, 패리티 체크 행렬(H)과 i번째 반복에 대응하는 변수 노드 벡터(Ci)의 전치(Ci T)를 기반으로 신드롬 벡터(Si)가 생성될 수 있다. 변수 노드 벡터(Ci)의 심볼들(Ci1, Ci2, Ci3, ..., Ci7)은, i번째 반복에 대응하는 변수 노드들의 값들을 나타낸다. 여기서, i는 자연수이다. 신드롬 벡터(Si)의 각 심볼들(Si1, Si2, Si3)은, 도 12에 도시된 태너 그래프 상의 각 체크 노드들(CN1, CN2, CN3)에 대응한다.
신드롬 벡터(Si)의 모든 심볼들(Si1, Si2, Si3)이 '0'을 나타내는 경우, 이는 신드롬 체크가 패스하였음을 의미한다. 이는 해당 반복에서 오류 정정 디코딩이 성공적으로 이루어졌음을 의미한다. 따라서, 해당 코드워드에 대한 반복 복호는 종료되고, i번째 반복에 대응하는 변수 노드 벡터(Ci)가 디코딩된 코드워드로서 출력될 수 있다.
만약, 신드롬 벡터(Si)의 모든 심볼들(Si1, Si2, Si3) 중 적어도 하나의 심볼이 '0'이 아닌 경우, 이는 신드롬 체크가 페일되었음을 의미한다. 이는 해당 반복에서 오류 정정 디코딩이 성공되지 않았음을 의미하며, 따라서 최대 반복 횟수에 도달하지 않은 경우라면 다음 반복이 수행될 수 있다. 여기서, '0'이 아닌 심볼은, UCN을 나타낸다.
도 14는 연판정 디코딩 시에 g개의 판독 값들을 이용하여 초기 값을 생성하는 과정을 설명하기 위한 예시도이다.
도 14에는 각각이 제 1 상태(S1) 및 제 2 상태(S2) 중 어느 하나의 상태를 갖는 메모리 셀들의 문턱 전압(Vth) 분포를 도시하였다.
양자화 레벨 g+1이 이용되는 경우, 하나의 코드워드에 대응하는 g개의 판독 벡터들을 획득하기 위하여, g개의 판독 전압들 각각이 복수의 메모리 셀들에 순차적으로 인가될 수 있다. 여기서, g는 자연수일 수 있다. 예를 들어, 도 14에 도시된 바와 같이, 양자화 레벨 2가 이용되는 경우 1개의 판독 전압(Vr1)이 인가될 수 있고, 양자화 레벨 3이 이용되는 경우 2개의 판독 전압들(Vr1, Vr2)이 순차적으로 인가될 수 있다. 마찬가지로, 양자화 레벨 8이 이용되는 경우 7개의 판독 전압들(Vr1, Vr2, Vr3, Vr4, Vr5, Vr6, Vr7)이 순차적으로 인가될 수 있다. 이는, 양자화 레벨 g+1이 이용되는 경우, 하나의 메모리 셀마다 g개의 판독 전압이 인가되어, 하나의 메모리 셀당 g개의 판독 값들이 획득될 수 있음을 의미한다.
g개의 판독 전압들 중 어느 하나의 판독 전압이 복수의 메모리 셀들에 인가되었을 때, 인가된 판독 전압보다 낮은 문턱 전압을 갖는 메모리 셀에 대한 판독 값은 '1'로 나타날 수 있고, 인가된 판독 전압보다 높은 문턱 전압을 갖는 메모리 셀에 대한 판독 값은 '0'으로 나타날 수 있다.
오류 정정 회로는, g개의 판독 전압들 각각에 대응하는 판독 값들을 결합하여 g+1개의 레벨로 양자화된 판독 값을 생성할 수 있다. 예를 들어, 도 14 도시된 바와 같이 7개의 판독 전압들(Vr1, Vr2, Vr3, Vr4, Vr5, Vr6, Vr7)이 이용된 경우, 오류 정정 회로는, 7개의 판독 전압들(Vr1, Vr2, Vr3, Vr4, Vr5, Vr6, Vr7)에 대응하는 판독 값들을 결합하여, 8개의 레벨로 양자화된 판독 값을 생성할 수 있다.
오류 정정 회로는, g+1개의 레벨로 양자화된 판독 값을 초기 값(예를 들어, LLR 값)으로 변환할 수 있다. 초기 값으로의 변환은, 설정된 룩업 테이블을 참조하여 이루어질 수 있다.
도 15는 룩업 테이블을 설명하기 위한 예시도이다.
도 15를 참조하면, 룩업 테이블은, 복수의 양자화 레벨 각각에 대응하는 LLR 값들을 정의할 수 있다.
오류 정정 회로는, 룩업 테이블을 참조하여, g+1개의 양자화 레벨로 양자화된 판독 값들 각각을, 양자화 레벨 g+1에 대응하는 g+1개의 LLR 값들 중 어느 하나로 변환할 수 있다.
예를 들어, 양자화 레벨 2가 이용되는 경우, 오류 정정 회로는, 2개의 레벨로 양자화된 판독 값들 중 어느 하나를 LLR1 값으로 변환하고 나머지 하나는 LLR2 값으로 변환할 수 있다. 예를 들어, 2개의 레벨로 양자화된 판독 값들 중 '1'은 LLR1 값인 '-4'로 변환되고, '0'은 LLR2 값인 '+4'로 변환될 수 있다.
본 발명의 실시 예들에서, 판독 값들이라 할 때, 이는 g+1개의 레벨로 양자화된 판독 값들을 의미할 수 있다.
도 16은 본 발명의 일 실시 예에 따라 제 1 부호율(k/n) 또는 제 2 부호율(k/(n+α))이 이용되는 경우에 변수 노드들에게 할당되는 초기 값들을 설명하기 위한 예시도이다.
제 1 부호율(k/n)로 제 1 오류 정정 디코딩이 수행되는 경우, 제 1 패리티 체크 행렬(H1)에 대응하는 변수 노드들(VN1 ~ VN7)에게 초기 값들이 할당될 수 있다. 이 때, 변수 노드들(VN1 ~ VN7)에는 부분 코드워드(C1)에 대응하는 판독 값들(R1)을 기반으로 결정된 초기 값들이 할당될 수 있다.
제 2 부호율(k/(n+α))로 제 2 오류 정정 디코딩이 수행되는 경우, 제 3 패리티 체크 행렬(H3)에 대응하는 변수 노드들(VN1 ~ VN7)에게 초기 값들이 할당될 수 있다. 이 때, 변수 노드들(VN1 ~ VN7)에는 부분 코드워드(C1)에 대응하는 판독 값들(R1)을 기반으로 결정된 초기 값들이 할당되고, 변수 노드들(VN8 ~ VN9)에는 코드워드(C2)의 제 2 패리티 파트(Pα)에 대응하는 판독 값들(Rα)을 기반으로 결정된 초기 값들이 할당될 수 있다.
도 17은 본 발명의 일 실시 예에 따라 제 1 부호율(k/n) 또는 제 3 부호율(k/(n+β))이 이용되는 경우에 변수 노드들에게 할당되는 초기 값들을 설명하기 위한 예시도이다.
제 1 부호율(k/n)로 제 1 오류 정정 디코딩이 수행되는 경우, 제 1 패리티 체크 행렬(H1)에 대응하는 변수 노드들(VN1 ~ VN7)에게 초기 값들이 할당될 수 있다. 이 때, 변수 노드들(VN1 ~ VN7)에는 부분 코드워드(C3)에 대응하는 판독 값들(R3)을 기반으로 결정된 초기 값들이 할당될 수 있다.
제 3 부호율(k/(n+β))로 제 3 오류 정정 디코딩이 수행되는 경우, 제 3 패리티 체크 행렬(H3)에 대응하는 변수 노드들(VN1 ~ VN8)에게 초기 값들이 할당될 수 있다. 이 때, 변수 노드들(VN1 ~ VN7)에는 부분 코드워드(C3)에 대응하는 판독 값들(R3)을 기반으로 결정된 초기 값들이 할당될 수 있다. 이 때, 변수 노드(VN8)에는, 코드워드(C4)의 제 2 패리티 파트(Pβ)에 대응하는 판독 값들(Rβ)을 기반으로 결정된 초기 값이 할당되거나, 코드워드(C4)의 제 2 패리티 파트(Pβ)를 기반으로 결정된 초기 값이 할당될 수 있다.
변수 노드(VN8)에 제 2 패리티 파트(Pβ)를 기반으로 결정된 초기 값이 할당되는 경우, 모든 반복에서 변수 노드(VN8)로부터 전송될 V2C 메시지들은 변수 노드(VN8)에 입력되는 C2V 메시지들과 무관하게 결정될 수 있다. 즉, 모든 반복에서, 변수 노드(VN8)로부터 전송될 V2C 메시지들은, 변수 노드(VN8)에 할당된 초기 값만을 기초로 결정될 수 있다. 또한, 변수 노드(VN8)에게 입력되는 C2V 메시지들과 무관하게 변수 노드(VN8)의 값은 업데이트되지 않을 수 있다.
도 18은 도 10에 도시된 오류 정정 회로가 오류 정정 인코딩을 수행하는 과정을 설명하기 위한 흐름도이다.
도 18을 참조하여 설명하는 실시 예에서는, 제 2 패리티 파트(Pα)들에 대한 추가적인 오류 정정 인코딩을 수행하지 않은 경우를 설명한다.
단계(1601)에서, 오류 정정 회로는, 외부로부터 오류 정정 인코딩의 대상이 되는 메시지를 수신할 수 있다. 수신된 메시지는, k 비트 메시지일 수 있다.
단계(1603)에서, 오류 정정 회로는, k 비트 메시지를 제 2 부호율로 오류 정정 인코딩하여 n+α 비트의 코드워드(C2)를 생성할 수 있다. n+α 비트의 코드워드(C2)는, n 비트의 부분 코드워드(C1) 및 α 비트의 제 2 패리티 파트(Pα)를 포함할 수 있다.
도 19는 도 10에 도시된 오류 정정 회로가 오류 정정 디코딩을 수행하는 과정을 설명하기 위한 흐름도이다.
도 19를 참조하여 설명하는 실시 예에서는, 제 2 패리티 파트(Pα)들에 대한 추가적인 오류 정정 인코딩이 수행되지 않은 경우를 가정한다. 실시 예에 따라, 도 17에 도시된 단계들 중 적어도 하나는 생략될 수 있으며, 각 단계들의 순서는 바뀔 수 있다.
단계(1901)에서, 오류 정정 회로는, 부분 코드워드(C1)에 대응하는 n 비트의 판독 값들(R1)을 수신할 수 있다.
단계(1903)에서, 오류 정정 회로는, 제 1 부호율로 제 1 오류 정정 디코딩을 수행할 수 있다. 예를 들어, 오류 정정 회로는, (n-k)×n의 사이즈를 갖는 제 1 패리티 체크 행렬(H1)과 n 비트의 판독 값들(R1)을 이용하여 제 1 오류 정정 디코딩을 수행할 수 있다.
단계(1905)에서, 오류 정정 회로는, 제 1 오류 정정 디코딩이 패스하였는지 여부를 판단할 수 있다. 예를 들어, 오류 정정 회로는, 최대 반복 횟수 내에서 제 1 패리티 체크 행렬(H1)의 제약들을 만족하는 유효한 코드워드가 생성되었는지 여부를 판단할 수 있다.
단계(1905)의 판단 결과 제 1 오류 정정 디코딩이 패스된 경우(Y), 단계(1915)가 진행되어 디코딩된 코드워드가 출력될 수 있다.
단계(1905)의 판단 결과 제 1 오류 정정 디코딩이 페일된 경우, 단계(1907)가 진행될 수 있다.
단계(1907)에서, 오류 정정 회로는, 제 2 패리티 파트(Pα)에 대응하는 α 비트의 판독 값들(Rα)을 수신할 수 있다.
단계(1909)에서, 오류 정정 회로는, 부분 코드워드(C1)에 대응하는 n 비트의 판독 값들(R1)과 제 2 패리티 파트(Pα)에 대응하는 α 비트의 판독 값들(Rα)을 이용하여, 제 2 오류 정정 디코딩에 이용될 초기 값들을 결정할 수 있다.
단계(1911)에서, 오류 정정 회로는, 제 2 부호율로 제 2 오류 정정 디코딩을 수행할 수 있다. 예를 들어, 오류 정정 회로는, (n-k+α)×(n+α)의 사이즈를 갖는 제 2 패리티 체크 행렬(H2)과 단계(1909)에서 결정된 초기 값들을 이용하여 제 2 오류 정정 디코딩을 수행할 수 있다.
단계(1913)에서, 오류 정정 회로는, 제 2 오류 정정 디코딩이 패스되었는지 여부를 판단할 수 있다. 예를 들어, 오류 정정 회로는, 최대 반복 횟수 내에서 제 2 패리티 체크 행렬(H2)의 제약들을 만족하는 유효한 코드워드가 생성되었는지 여부를 판단할 수 있다.
단계(1913)의 판단 결과 제 2 오류 정정 디코딩이 패스된 경우(Y), 단계(1915)가 진행되어 디코딩된 코드워드가 출력될 수 있다.
단계(1913)의 판단 결과 제 2 오류 정정 디코딩이 페일된 경우, 단계(1917)가 진행되어 오류 정정 디코딩이 페일되었음을 알리는 페일 신호가 출력될 수 있다.
도 20은 도 10에 도시된 오류 정정 회로가 오류 정정 인코딩을 수행하는 과정을 설명하기 위한 흐름도이다.
도 20을 참조하여 설명하는 실시 예에서는, 제 2 패리티 파트(Pβ)들에 대한 추가적인 오류 정정 인코딩을 수행하는 경우를 설명한다.
단계(2001)에서, 오류 정정 회로는, 외부로부터 오류 정정 인코딩의 대상이 되는 메시지를 수신할 수 있다. 수신된 메시지는, k 비트 메시지일 수 있다.
단계(2003)에서, 오류 정정 회로는, k 비트 메시지를 제 3 부호율로 제 1 오류 정정 인코딩하여 n+β 비트의 코드워드(C4)를 생성할 수 있다. n+β 비트의 코드워드(C4)는, n 비트의 부분 코드워드(C3)와 β 비트의 제 2 패리티 파트(Pβ)를 포함할 수 있다.
단계(2005)에서, 오류 정정 회로는, 설정된 개수의 코드워드(C4)가 생성되었는지 여부를 확인할 수 있다. 예를 들어, 오류 정정 회로는, j 개의 코드워드(C4)가 생성되었는지 확인할 수 있다. 단계(2005)의 판단 결과, j 개의 코드워드(C4)가 생성된 경우(Y) 단계(2007)가 진행되고, 그렇지 않은 경우(N) 단계(2001)가 진행될 수 있다.
단계(2007)에서, 오류 정정 회로는, j 개의 코드워드(C4)들에 대응하는 j 개의 제 2 패리티 파트(Pβ)들을 제 2 오류 정정 인코딩하여 n 비트의 패리티 코드워드(C5)를 생성할 수 있다. n 비트의 패리티 코드워드(C5)는, u 비트의 제 2 패리티 파트들 영역(2nd parity parts area; Pβsa)과 n-u 비트의 제 3 패리티 파트(3rd parity part; PPoP)를 포함할 수 있다.
도 21은 도 10에 도시된 오류 정정 회로가 오류 정정 디코딩을 수행하는 과정을 설명하기 위한 흐름도이다.
도 21을 참조하여 설명하는 실시 예에서는, 제 2 패리티 파트(Pβ)들에 대한 추가적인 오류 정정 인코딩이 수행된 경우를 가정한다. 실시 예에 따라, 도 21에 도시된 단계들 중 적어도 하나는 생략될 수 있으며, 각 단계들의 순서는 바뀔 수 있다.
단계(2101)에서, 오류 정정 회로는, 부분 코드워드(C3)에 대응하는 n 비트의 판독 값들(R3)을 수신할 수 있다.
단계(2103)에서, 오류 정정 회로는, 제 1 부호율(k/n)로 제 1 오류 정정 디코딩을 수행할 수 있다. 예를 들어, 오류 정정 회로는, (n-k)×n의 사이즈를 갖는 제 1 패리티 체크 행렬(H1)과 n 비트의 판독 값들(R3)을 이용하여 제 1 오류 정정 디코딩을 수행할 수 있다.
단계(2105)에서, 오류 정정 회로는, 제 1 오류 정정 디코딩이 패스되었는지 여부를 판단할 수 있다. 예를 들어, 오류 정정 회로는, 최대 반복 횟수 내에서 제 1 패리티 체크 행렬(H1)의 제약들을 만족하는 유효한 코드워드가 생성되었는지 여부를 판단할 수 있다.
단계(2105)의 판단 결과 제 1 오류 정정 디코딩이 패스된 경우(Y), 단계(2113)가 진행되어 디코딩된 코드워드가 출력될 수 있다.
단계(2105)의 판단 결과 제 1 오류 정정 디코딩이 페일된 경우, 단계(2107)가 진행될 수 있다.
단계(2107)에서, 오류 정정 회로는, 패리티 코드워드(C5)에 대응하는 판독 값들(R5)을 수신할 수 있다.
단계(2109)에서, 오류 정정 회로는, 제 3 부호율(k/(n+β))로 제 3 오류 정정 디코딩을 수행할 수 있다. 단계(2109)는, 단계(2109a) 내지 단계(2109e)를 포함할 수 있다.
단계(2109a)에서, 오류 정정 회로는, 패리티 코드워드(C5)에 대응하는 판독 값들(R5)을 이용하여 제 1 서브-오류 정정 디코딩을 수행할 수 있다. 예를 들어, 오류 정정 회로는, (n-u)×n의 사이즈를 갖는 제 4 패리티 체크 행렬(H4)과 n 비트의 판독 값들(R5)을 이용하여 제 1 서브-오류 정정 디코딩을 수행할 수 있다.
단계(2109b)에서, 오류 정정 회로는, 제 1 서브-오류 정정 디코딩이 패스되었는지 여부를 판단할 수 있다. 예를 들어, 오류 정정 회로는, 최대 반복 횟수 내에서 제 4 패리티 체크 행렬(H4)의 제약들을 만족하는 유효한 코드워드가 생성되었는지 여부를 판단할 수 있다.
단계(2109b)의 판단 결과, 제 1 서브-오류 정정 디코딩이 패스된 경우(Y) 단계(2109c)가 진행되고, 그렇지 않은 경우(N) 단계(2109d)가 진행될 수 있다.
제 1 서브-오류 정정 디코딩이 패스되어 진행한 단계(2109c)에서, 오류 정정 회로는, 부분 코드워드(C3)에 대응하는 판독 값들(R3)과 부분 코드워드(C3)에 대응하는 제 2 패리티 파트(Pβ)를 이용하여 제 2 서브-오류 정정 디코딩에 이용될 초기 값들을 결정할 수 있다. 이 때, 오류 정정 회로는, 디코딩된 패리티 코드워드(C5)에 포함된 복수의 제 2 패리티 파트(Pβ)들 중 부분 코드워드(C3)에 대응하는 제 2 패리티 파트(Pβ)를 선택할 수 있다.
제 1 서브-오류 정정 디코딩이 페일되어 진행한 단계(2109d)에서, 오류 정정 회로는, 부분 코드워드(C3)에 대응하는 판독 값들(R3)과 제 2 패리티 파트(Pβ)에 대응하는 판독 값들(Rβ)을 이용하여 제 2 서브-오류 정정 디코딩에 이용될 초기 값들을 결정할 수 있다. 이 때, 오류 정정 회로는, 패리티 코드워드(C5)에 대응하는 판독 값들(R5)에 포함된 복수의 판독 값들(Rβ) 중 부분 코드워드(C3)에 대응하는 판독 값들(Rβ)을 선택할 수 있다.
단계(2109e)에서, 오류 정정 회로는, 제 3 부호율로 제 2 서브-오류 정정 디코딩을 수행할 수 있다. 예를 들어, 오류 정정 회로는, (n-k+β)×(n+β)의 사이즈를 갖는 제 3 패리티 체크 행렬(H3)과 단계(2109c) 또는 단계(2109d)에서 결정된 초기 값들을 이용하여 제 2 서브-오류 정정 디코딩을 수행할 수 있다.
단계(2111)에서, 오류 정정 회로는, 제 2 서브-오류 정정 디코딩이 패스되었는지 여부를 판단할 수 있다. 예를 들어, 오류 정정 회로는, 최대 반복 횟수 내에서 제 3 패리티 체크 행렬(H3)의 제약들을 만족하는 유효한 코드워드가 생성되었는지 여부를 판단할 수 있다.
단계(2111)의 판단 결과 제 2 서브-오류 정정 디코딩이 패스된 경우(Y), 단계(2113)가 진행되어 디코딩된 코드워드가 출력될 수 있다.
단계(2111)의 판단 결과 제 2 서브-오류 정정 디코딩이 페일된 경우, 단계(2115)가 진행되어 오류 정정 디코딩이 페일되었음을 알리는 페일 신호가 출력될 수 있다.
도 22는 본 발명의 일 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 22를 참조하면, 메모리 시스템(memory system; 2000)은, 데이터가 저장되는 메모리 장치(memory device; 2200) 및 호스트(host; 1000)의 제어에 따라 메모리 장치(2200)를 제어하는 메모리 컨트롤러(memory controller; 2100)를 포함할 수 있다.
호스트(1000)는, NVMe(Non-Volatile Memory express), PCI-E(Peripheral Component Interconnect-Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface), UFS(Universal Flash Storage), SCSI(Small Computer Small Interface) 및 SAS(serial attached SCSI) 중 적어도 하나의 인터페이스 프로토콜을 이용하여 메모리 시스템(2000)과 통신할 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
메모리 컨트롤러(2100)는, 메모리 시스템(2000)의 동작을 전반적으로 제어할 수 있다. 메모리 컨트롤러(2100)는, 호스트(1000)로부터의 요청(request)에 따라 다양한 동작(operation)을 수행할 수 있다. 예를 들어, 메모리 컨트롤러(2100)는, 메모리 장치(2200)에 대하여 프로그램(program) 동작, 판독(read) 동작 및 소거(erase) 동작 등을 수행할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(2100)는 프로그램 커맨드(program command), 어드레스(address) 및 오류 정정 인코딩된 데이터 등을 메모리 장치(2200)에 전송할 수 있다. 판독 동작 시, 메모리 컨트롤러(2100)는 판독 커맨드(read command) 및 어드레스 등을 메모리 장치(2200)에게 전송하고, 메모리 장치(2200)로부터 오류 정정 인코딩된 데이터에 대응하는 판독 데이터(read data)를 수신할 수 있다. 소거 동작 시, 메모리 컨트롤러(2100)는, 소거 커맨드(erase command) 및 어드레스 등을 메모리 장치(2200)에게 전송할 수 있다.
메모리 컨트롤러(2100)는, 호스트 인터페이스(host interface; 2110), 중앙 처리 장치(Central Processing Unit; 2120), 메모리 인터페이스(memory interface; 2130), 버퍼 메모리(buffer memory; 2140), 오류 정정 회로(error correction circuit; 2150) 및 내부 메모리(2160)를 포함할 수 있다. 호스트 인터페이스(2110), 메모리 인터페이스(2130), 버퍼 메모리(2140), 오류 정정 회로(2150) 및 내부 메모리(2160)는 중앙 처리 장치(2120)에 의해 제어될 수 있다.
호스트 인터페이스(2110)는, 호스트(1000)로부터 수신되는 프로그램 요청, 판독 요청 및 소거 요청 등을 중앙 처리 장치(2120)에게 전달할 수 있다. 프로그램 동작 시, 호스트 인터페이스(2110)는, 프로그램 요청에 대응하는 원본 데이터(original data)를 호스트(1000)로부터 수신하고, 수신된 원본 데이터를 버퍼 메모리(2140)에 저장할 수 있다. 판독 동작 시, 호스트 인터페이스(2110)는, 버퍼 메모리(2140)에 저장된 오류 정정 디코딩된 데이터를 호스트(1000)에게 전송할 수 있다. 호스트 인터페이스(2110)는, 다양한 인터페이스 프로토콜을 이용하여 호스트(1000)와 통신을 수행할 수 있다. 예를 들어, 호스트 인터페이스(2110)는, NVMe(Non-Volatile Memory express), PCI-E(Peripheral Component Interconnect-Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface), UFS(Universal Flash Storage), SCSI(Small Computer Small Interface) 및 SAS(serial attached SCSI) 중 적어도 하나의 인터페이스 프로토콜을 이용하여 호스트(1000)와 통신할 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
중앙 처리 장치(2120)는, 메모리 장치(2200)를 제어하기 위하여, 각종 연산을 수행하거나 커맨드 및 어드레스를 생성할 수 있다. 예를 들어, 중앙 처리 장치(2120)는, 호스트 인터페이스(2110)로부터 전달되는 요청에 따라 프로그램 동작, 판독 동작 및 소거 동작 등에 필요한 다양한 커맨드들 및 어드레스들을 생성할 수 있다.
일 실시 예에서, 중앙 처리 장치(2120)는, 프로그램 요청이 수신되는 경우, 버퍼 메모리(2140)에 저장된 원본 데이터에 대하여 오류 정정 인코딩이 수행될 수 있도록 오류 정정 회로(2150)를 제어할 수 있다. 중앙 처리 장치(2120)는, 오류 정정 회로(2150)로부터 오류 정정 인코딩된 데이터가 생성되었음을 통지받는 경우, 프로그램 커맨드 및 물리 어드레스를 생성하고, 생성된 프로그램 커맨드 및 물리 어드레스와 버퍼 메모리(2140)에 저장된 오류 정정 인코딩된 데이터가 메모리 장치(2200)에게 전송될 수 있도록 메모리 인터페이스(2130)를 제어할 수 있다.
제 2 부호율(k/(n+α))을 이용하여 제 1 오류 정정 인코딩이 수행되는 경우, 중앙 처리 장치(2120)는, 코드워드(C2)의 부분 코드워드(C1)와 제 2 패리티 파트(Pα)가 서로 다른 저장 영역(예를 들어, 서로 다른 페이지, 서로 다른 청크 또는 서로 다른 메모리 블록)에 저장될 수 있도록 프로그램 커맨드 및 물리 어드레스를 생성할 수 있다. 예를 들어, 중앙 처리 장치(2120)는, 부분 코드워드(C1)가 제 1 메모리 블록의 제 1 페이지에 저장될 수 있도록 물리 어드레스를 결정하고, 제 2 패리티 파트(Pα)가 제 1 메모리 블록의 제 2 페이지에 저장될 수 있도록 물리 어드레스를 결정할 수 있다.
부분 프로그램(partial program) 방식이 이용되는 경우, 중앙 처리 장치(2120)는, 하나의 코드워드(C2)가 생성될 때마다 부분 코드워드(C1) 및 제 2 패리티 파트(Pα)를 저장하기 위한 프로그램 커맨드 및 물리 어드레스를 생성할 수 있다.
부분 프로그램 방식이 이용되지 않는 경우, 중앙 처리 장치(2120)는, 복수의 코드워드(C2)들이 생성될 때마다 복수의 부분 코드워드(C1)들 및 복수의 제 2 패리티 파트(Pα)들을 저장하기 위한 프로그램 커맨드 및 물리 어드레스를 생성할 수 있다.
제 3 부호율(k/(n+β))을 이용하여 제 1 오류 정정 인코딩이 수행되는 경우, 중앙 처리 장치(2120)는, 코드워드(C4)의 부분 코드워드(C3)와 코드워드(C4)에 대응하는 패리티 코드워드(C5)가 서로 다른 저장 영역(예를 들어, 서로 다른 페이지, 서로 다른 청크 또는 서로 다른 메모리 블록)에 저장될 수 있도록 커맨드 및 물리 어드레스를 생성할 수 있다. 예를 들어, 중앙 처리 장치(2120)는, 복수의 부분 코드워드(C3)들이 제 1 메모리 블록에 저장될 수 있도록 물리 어드레스를 결정하고, 패리티 코드워드(C5)가 제 2 메모리 블록에 저장될 수 있도록 물리 어드레스를 결정할 수 있다.
일 실시 예에서, 중앙 처리 장치(2120)는, 부분 코드워드(C1) 또는 부분 코드워드(C3)가 저장된 물리 어드레스와 프로그램 요청에 포함된 논리 어드레스가 맵핑된 L2P(Logical to Physical) 테이블을 관리할 수 있다. 중앙 처리 장치(2120)는, 부분 코드워드(C1) 또는 부분 코드워드(C3)가 저장되는 물리 어드레스에 따라 L2P 테이블을 갱신할 수 있다.
일 실시 예에서, 중앙 처리 장치(2120)는, 코드워드 테이블을 관리할 수 있다. 예를 들어, 코드워드 테이블에는, 부분 코드워드(C1)가 저장된 물리 어드레스와 부분 코드워드(C1)에 대응하는 제 2 패리티 파트(Pα)가 저장된 물리 어드레스가 맵핑될 수 있다. 중앙 처리 장치(2120)는, 부분 코드워드(C1)에 대응하는 제 2 패리티 파트(Pα)가 저장되는 물리 어드레스에 따라 코드워드 테이블을 갱신할 수 있다. 예를 들어, 코드워드 테이블에는, 부분 코드워드(C3)가 저장된 물리 어드레스와 부분 코드워드(C3)에 대응하는 패리티 코드워드(C5)가 저장된 물리 어드레스가 맵핑될 수 있다. 중앙 처리 장치(2120)는, 부분 코드워드(C3)에 대응하는 패리티 코드워드(C5)가 저장되는 물리 어드레스에 따라 코드워드 테이블을 갱신할 수 있다.
일 실시 예에서, 중앙 처리 장치(2120)는, 소정의 논리 어드레스에 대응하는 판독 요청이 수신되는 경우, 판독 커맨드 및 물리 어드레스를 생성하고, 생성된 판독 커맨드 및 물리 어드레스가 메모리 장치(2200)에게 전송될 수 있도록 메모리 인터페이스(2130)를 제어할 수 있다. 중앙 처리 장치(2120)는, L2P 테이블을 참조하여 판독 요청된 논리 어드레스에 대응하는 물리 어드레스를 확인할 수 있다.
일 실시 예에서, 중앙 처리 장치(2120)는, 버퍼 메모리(2140)에 판독 데이터가 저장되는 경우, 버퍼 메모리(2140)에 저장된 판독 데이터에 대하여 오류 정정 디코딩을 수행하도록 오류 정정 회로(2150)를 제어할 수 있다.
일 실시 예에서, 중앙 처리 장치(2120)는, 오류 정정 회로(2150)로부터 부분 코드워드(C1)에 대응하는 판독 값들(R1)을 이용한 제 1 오류 정정 디코딩이 페일되었음을 통지받는 경우, 부분 코드워드(C1)에 대응하는 제 2 패리티 파트(Pα)를 판독하기 위한 판독 커맨드 및 물리 어드레스를 생성하고, 생성된 판독 커맨드 및 물리 어드레스가 메모리 장치(2200)에게 전송될 수 있도록 메모리 인터페이스(2130)를 제어할 수 있다. 중앙 처리 장치(2120)는, 코드워드 테이블을 참조하여, 부분 코드워드(C1)에 대응하는 제 2 패리티 파트(Pα)가 저장된 물리 어드레스를 확인할 수 있다.
일 실시 예에서, 중앙 처리 장치(2120)는, 오류 정정 회로(2150)로부터 부분 코드워드(C3)에 대응하는 판독 값들(R3)을 이용한 제 1 오류 정정 디코딩이 페일되었음을 통지받는 경우, 부분 코드워드(C1)에 대응하는 패리티 코드워드(C5)를 판독하기 위한 판독 커맨드 및 물리 어드레스를 생성하고, 생성된 판독 커맨드 및 물리 어드레스가 메모리 장치(2200)에게 전송될 수 있도록 메모리 인터페이스(2130)를 제어할 수 있다. 중앙 처리 장치(2120)는, 코드워드 테이블을 참조하여, 부분 코드워드(C3)에 대응하는 패리티 코드워드(C5)가 저장된 물리 어드레스를 확인할 수 있다.
일 실시 예에서, 중앙 처리 장치(2120)는, 오류 정정 회로(2150)로부터 오류 정정 디코딩이 패스되었음을 통지받는 경우, 버퍼 메모리(2140)에 저장된 오류 정정 디코딩된 데이터가 호스트(1000)에게 전송될 수 있도록 호스트 인터페이스(2110)를 제어할 수 있다.
메모리 인터페이스(2130)는, 다양한 통신 프로토콜을 이용하여 메모리 장치(2200)와 통신을 수행할 수 있다.
프로그램 동작 시, 메모리 인터페이스(2130)는, 중앙 처리 장치(2120)로부터 수신되는 프로그램 커맨드 및 어드레스와 버퍼 메모리(2140)에 저장된 오류 정정 인코딩된 데이터를 메모리 장치(2200)에게 전송할 수 있다.
판독 동작 시, 메모리 인터페이스(2130)는, 중앙 처리 장치(2120)로부터 수신되는 판독 커맨드 및 어드레스를 메모리 장치(2200)에게 전송할 수 있다. 판독 동작 시, 메모리 인터페이스(2130)는, 메모리 장치(2200)로부터 수신되는 판독 데이터를 버퍼 메모리(2140)에 저장하고, 판독 데이터들이 수신되었음을 중앙 처리 장치(2120)에게 통지할 수 있다.
버퍼 메모리(2140)는, 메모리 컨트롤러(2100)가 메모리 장치(2200)를 제어하는 동안 데이터를 임시로 저장할 수 있다. 예를 들어, 프로그램 동작 시 호스트(1000)로부터 수신된 원본 데이터가 버퍼 메모리(2140)에 임시로 저장될 수 있다. 또한, 판독 동작 시 메모리 장치(2200)로부터 수신된 판독 데이터가 버퍼 메모리(2140)에 임시로 저장될 수도 있다.
일 실시 예에서, 버퍼 메모리(2140)는, 오류 정정 회로(2150)로부터 오류 정정 인코딩된 데이터를 수신하고, 메모리 장치(2200)에게 전송될 때까지 오류 정정 인코딩된 데이터를 저장할 수 있다. 버퍼 메모리(2140)는, 오류 정정 회로(2150)로부터 오류 정정 디코딩된 데이터를 수신하고, 호스트(1000)에게 전송될 때까지 오류 정정 디코딩된 데이터를 저장할 수 있다.
오류 정정 회로(2150)는, 프로그램 동작 시 오류 정정 인코딩을 수행하고, 판독 동작 시 오류 정정 디코딩을 수행할 수 있다. 오류 정정 회로(2150)는, LDPC 코드를 이용하는 오류 정정 회로일 수 있다. 오류 정정 회로(2150)는, 오류 정정 인코더(2152) 및 오류 정정 디코더(2154)를 포함할 수 있다.
일 실시 예에서, 오류 정정 인코더(2152)는, 원본 데이터에 대한 오류 정정 인코딩을 수행할 수 있다. 오류 정정 인코더(2152)는, 오류 정정 인코딩된 데이터를 버퍼 메모리(2140)에 저장하고, 오류 정정 인코딩된 데이터가 생성되었음을 중앙 처리 장치(2120)에게 통지할 수 있다. 오류 정정 인코더(2152)의 기본적인 구성 및 동작은 도 10을 참조하여 설명한 오류 정정 인코더(100)와 같다.
오류 정정 디코더(2154)는, 메모리 장치(2200)로부터 수신되는 판독 데이터를 이용하여 오류 정정 디코딩을 수행할 수 있다. 오류 정정 디코더(2154)의 기본적인 구성 및 동작은 도 10을 참조하여 설명한 오류 정정 디코더(200)와 같다.
일 실시 예에서, 오류 정정 디코더(2154)는, 부분 코드워드(C1)에 대응하는 판독 값들(R1)이 수신되는 경우, 제 1 부호율(k/n)로 제 1 오류 정정 디코딩을 수행할 수 있다. 오류 정정 디코더(2154)는, 제 1 오류 정정 디코딩이 패스되는 경우, 디코딩된 코드워드를 버퍼 메모리(2140)에 저장하고, 제 1 오류 정정 디코딩이 패스되었음을 중앙 처리 장치(2120)에게 통지할 수 있다. 오류 정정 디코더(2154)는, 제 1 오류 정정 디코딩이 페일되는 경우, 이를 중앙 처리 장치(2120)에게 통지할 수 있다.
일 실시 예에서, 오류 정정 디코더(2154)는, 제 2 패리티 파트(Pα)에 대응하는 판독 값들(Rα)이 더 수신되는 경우, 제 2 부호율(k/(n+α))로 제 2 오류 정정 디코딩을 수행할 수 있다. 오류 정정 디코더(2154)는, 제 2 오류 정정 디코딩이 패스되는 경우, 디코딩된 코드워드를 버퍼 메모리(2140)에 저장하고, 제 2 오류 정정 디코딩이 패스하였음을 중앙 처리 장치(2120)에게 통지할 수 있다. 오류 정정 디코더(2154)는, 제 2 오류 정정 디코딩이 페일되는 경우, 이를 중앙 처리 장치(2120)에게 통지할 수 있다.
일 실시 예에서, 오류 정정 디코더(2154)는, 부분 코드워드(C3)에 대응하는 판독 값들(R3)이 수신되는 경우, 제 3 부호율(k/(n+β))로 제 1 오류 정정 디코딩을 수행할 수 있다. 오류 정정 디코더(2154)는, 제 1 오류 정정 디코딩이 패스되는 경우, 디코딩된 부분 코드워드(C3)를 버퍼 메모리(2140)에 저장하고, 제 1 오류 정정 디코딩이 패스되었음을 중앙 처리 장치(2120)에게 통지할 수 있다. 오류 정정 디코더(2154)는, 제 1 오류 정정 디코딩이 페일되는 경우, 이를 중앙 처리 장치(2120)에게 통지할 수 있다.
일 실시 예에서, 오류 정정 디코더(2154)는, 패리티 코드워드(C5)에 대응하는 판독 값들(R5)이 더 수신되는 경우, 제 3 부호율로 제 3 오류 정정 디코딩을 수행할 수 있다. 오류 정정 디코더(2154)는, 제 3 오류 정정 디코딩이 패스되는 경우, 디코딩된 코드워드를 버퍼 메모리(2140)에 저장하고, 제 3 오류 정정 디코딩이 패스하였음을 중앙 처리 장치(2120)에게 통지할 수 있다. 오류 정정 디코더(2154)는, 제 3 오류 정정 디코딩이 페일되는 경우, 이를 중앙 처리 장치(2120)에게 통지할 수 있다.
내부 메모리(2160)는, 메모리 컨트롤러(2100)의 동작에 필요한 다양한 정보들을 저장하는 저장부(storage unit)로서 사용될 수 있다. 내부 메모리(2160)는, 다수의 테이블들을 저장할 수 있다. 일 실시 예에서, 내부 메모리(2160)는, 논리 어드레스(logical address)와 물리 어드레스(physical address)가 맵핑된 L2P 테이블을 저장할 수 있다. 일 실시 예에서, 내부 메모리(2160)는, 코드워드 테이블을 저장할 수 있다.
메모리 장치(2200)는, 메모리 컨트롤러(2100)의 제어에 따라 프로그램 동작, 판독 동작 및 소거 동작 등을 수행할 수 있다. 메모리 장치(2200)는, 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치, 또는 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치로 이루어질 수 있다.
일 실시 예에서, 메모리 장치(2200)는, 복수의 메모리 블록들을 포함할 수 있으며, 각각의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 각각의 페이지는, 복수의 청크들을 포함할 수 있다. 하나의 페이지 또는 하나의 청크는, 복수의 쓰기 유닛들로 구성될 수 있다.
일 실시 예에서, 메모리 장치(2200)는, 메모리 컨트롤러(2100)로부터 프로그램 커맨드, 어드레스 및 코드워드(C2)를 수신하고, 프로그램 커맨드 및 어드레스에 따라 코드워드(C2)를 저장할 수 있다. 예를 들어, 메모리 장치(2200)는, 프로그램 커맨드 및 어드레스에 따라 코드워드(C2)의 부분 코드워드(C1)와 코드워드(C2)의 제 2 패리티 파트(Pα)를 서로 다른 저장 영역에 저장할 수 있다. 예를 들어, 메모리 장치(2200)는, 부분 코드워드(C1)를 제 1 저장 영역(예를 들어, 제 1 페이지, 제 1 청크 또는 제 1 메모리 블록)에 저장하고, 제 2 패리티 파트(Pα)를 제 2 저장 영역(예를 들어, 제 2 페이지, 제 2 청크 또는 제 2 메모리 블록)에 저장할 수 있다.
일 실시 예에서, 메모리 장치(2200)는, 제 2 패리티 파트(Pα)를 저장함에 있어, 부분 프로그램 방식을 이용할 수 있다. 예를 들어, 메모리 장치(2200)는, 하나의 제 2 패리티 파트(Pα)를 하나의 쓰기 유닛에 저장할 수 있다. 제 2 패리티 파트(Pα)는, 부분 코드워드(C1)와 함께 수신되거나 별개로 수신될 수 있다.
일 실시 예에서, 메모리 장치(2200)는, 메모리 컨트롤러(2100)로부터 프로그램 커맨드, 어드레스, 복수의 부분 코드워드(C3)들 및 패리티 코드워드(C5)를 수신하고, 프로그램 커맨드 및 어드레스에 따라 복수의 부분 코드워드(C3)들 및 패리티 코드워드(C5)를 저장할 수 있다. 예를 들어, 메모리 장치(2200)는, 프로그램 커맨드 및 어드레스에 따라 복수의 부분 코드워드(C3)들과 패리티 코드워드(C5)를 서로 다른 저장 영역에 저장할 수 있다. 예를 들어, 메모리 장치(2200)는, 복수의 부분 코드워드(C3)들을 제 1 저장 영역(예를 들어, 제 1 메모리 블록)에 저장하고, 패리티 코드워드(C5)를 제 2 저장 영역(예를 들어, 제 2 메모리 블록)에 저장할 수 있다.
메모리 장치(2200)는, 메모리 컨트롤러(2100)로부터 수신되는 판독 커맨드 및 어드레스에 따라 부분 코드워드(C1), 제 2 패리티 파트(Pα), 부분 코드워드(C3) 및 패리티 코드워드(C5) 중 적어도 하나에 대한 판독 동작을 수행하고, 각각에 대응하는 판독 값들을 메모리 컨트롤러(2100)에게 제공할 수 있다.
도 23은 본 발명의 일 실시 예에 따른 테이블들을 설명하기 위한 예시도이다.
부분 코드워드(C1)들이 저장될 물리 어드레스에 따라 L2P 테이블이 갱신될 수 있다.
도 23을 참조하여 설명하는 실시 예에서, 메시지 파트(message part)와 제 1 패리티 파트(1st parity part)로 구성된 부분 코드워드(C1)들이 물리 어드레스 1(physical address 1) 내지 물리 어드레스 q(physical address q)에 저장되는 경우를 가정한다.
L2P 테이블은, 부분 코드워드(C1)들 각각에 대응하여 논리 어드레스와 물리 어드레스 간의 맵핑 관계를 저장할 수 있다. 도 23에는, 물리 어드레스 1(physical address 1)가 논리 어드레스 1(logical address 1)에 맵핑되고, 물리 어드레스 p(physical address q)가 논리 어드레스 q(logical address q)에 맵핑된 예를 도시하였다.
부분 코드워드(C1)들에 대응하는 제 2 패리티 파트(Pα)들이 메모리 장치에 저장될 때, 제 2 패리티 파트(Pα)들이 저장되는 어드레스에 따라 코드워드 테이블이 갱신될 수 있다.
도 23을 참조하여 설명하는 실시 예에서, 부분 코드워드(C1)들에 대응하는 제 2 패리티 파트(Pα)들이 물리 어드레스 11(physical address 11) 내지 물리 어드레스 qq(physical address qq)에 저장되는 경우를 가정한다.
코드워드 테이블은, 부분 코드워드(C1)가 저장된 물리 어드레스(실시 예에 따라 논리 어드레스일 수 있다)와 제 2 패리티 파트(Pα)가 저장된 물리 어드레스 간의 맵핑 관계를 저장할 수 있다. 도 23에는, 부분 코드워드(C1)들이 저장된 물리 어드레스들(physical address 1 ~ physical address q)이, 제 2 패리티 파트(Pα)들이 저장된 물리 어드레스들(physical address 11 ~ physical address qq)에 맵핑된 예를 도시하였다.
제 1 부호율(k/n)로 제 1 오류 정정 디코딩이 수행될 때, L2P 테이블이 참조되어 코드워드(C1)가 판독될 수 있다.
제 2 부호율(k/(n+α))로 제 2 오류 정정 디코딩이 수행될 때, 코드워드 테이블이 더 참조되어 부분 코드워드(C1)에 대응하는 제 2 패리티 파트(Pα)가 판독될 수 있다. 즉, 코드워드 테이블로부터 부분 코드워드(C1)에 대응하는 제 2 패리티 파트(Pα)가 저장된 물리 어드레스가 도출될 수 있고, 도출된 물리 어드레스로부터 제 2 패리티 파트(Pα)가 판독될 수 있다.
한편, 도 23에는, 일 예로서, 부분 코드워드(C1)들과 부분 코드워드(C1)들에 대응하는 제 2 패리티 파트(Pα)들이 서로 다른 메모리 블록들(memory block 1, memory block 2)에 저장된 경우를 도시하였으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다. 예를 들어, 부분 코드워드(C1)들과 제 2 패리티 파트(Pα)들은, 동일한 메모리 블록에 저장될 수 있다.
도 24는 본 발명의 다른 실시 예에 따른 코드워드 테이블을 설명하기 위한 예시도이다.
부분 코드워드(C3)들이 저장될 물리 어드레스에 따라 L2P 테이블이 갱신될 수 있다.
도 24를 참조하여 설명하는 실시 예에서, 메시지 파트(message part)와 제 1 패리티 파트(1st parity part)로 구성된 부분 코드워드(C3)들이 물리 어드레스 1(physical address 1) 내지 물리 어드레스 q(physical address q)에 저장되는 경우를 가정한다.
L2P 테이블은, 부분 코드워드(C3)들 각각에 대응하여 논리 어드레스와 물리 어드레스 간의 맵핑 관계를 저장할 수 있다. 도 24에는, 물리 어드레스 1(physical address 1)은 논리 어드레스 1(logical address 1)에 맵핑되고, 물리 어드레스 q(physical address q)는 논리 어드레스 q(logical address q)에 맵핑된 예를 도시하였다.
복수의 부분 코드워드(C3)들에 대응하는 패리티 코드워드(C5)가 메모리 장치에 저장될 때, 패리티 코드워드(C5)가 저장되는 어드레스에 따라 코드워드 테이블이 갱신될 수 있다.
도 24를 참조하여 설명하는 실시 예에서, 부분 코드워드(C3)들에 대응하는 패리티 코드워드(C5)들이 물리 어드레스 11(physical address 11) 내지 물리 어드레스 22(physical address 22)에 저장되는 경우를 가정한다.
코드워드 테이블은, 부분 코드워드(C3)가 저장된 물리 어드레스(실시 예에 따라 논리 어드레스일 수 있다)와 부분 코드워드(C3)에 대응하는 패리티 코드워드(C5)가 저장된 물리 어드레스 간의 맵핑 관계를 저장할 수 있다. 도 24에는, 부분 코드워드(C3)들이 저장된 물리 어드레스들(physical address 1 ~ physical address w)이, 패리티 코드워드(C)가 저장된 물리 어드레스들(physical address 11)에 맵핑된 예를 도시하였다. 또한, 도 24에는, 부분 코드워드(C3)들이 저장된 물리 어드레스들(physical address w+1 ~ physical address q)이, 패리티 코드워드(C5)가 저장된 물리 어드레스(physical address 22)에 맵핑된 예를 도시하였다.
코드워드 테이블은, 부분 코드워드(C3)들과 부분 코드워드(C3)들에 대응하는 패리티 코드워드(C5)에 포함된 복수의 제 2 패리티 파트(Pβ)들 간의 맵핑 관계를 더 저장할 수 있다. 예를 들어, 코드워드 테이블은, 패리티 코드워드(C5)에 포함된 복수의 제 2 패리티 파트(Pβ)들 중 몇 번째 제 2 패리티 파트(Pβ)가 부분 코드워드(C3)에 대응하는지에 대한 정보를 저장할 수 있다. 도 24에는, 물리 어드레스 w(physical address w)에 저장된 부분 코드워드(C3)에 대응하여, 물리 어드레스 11(physical address 11)에 저장된 패리티 코드워드(C5)에 포함된 복수의 제 2 패리티 파트(Pβ)들 중 j 번째 제 2 패리티 파트(jth Pβ)가 맵핑된 예를 도시하였다. 또한, 도 24에는, 물리 어드레스 w+1(physical address w+1)에 저장된 부분 코드워드(C3)에 대응하여, 물리 어드레스 22(physical address 22)에 저장된 패리티 코드워드(C5)에 포함된 복수의 제 2 패리티 파트(Pβ)들 중 첫 번째 제 2 패리티 파트(1st Pβ)가 맵핑된 예를 도시하였다.
제 1 부호율(k/n)로 제 1 오류 정정 디코딩이 수행될 때, L2P 테이블이 참조되어 코드워드(C3)가 판독될 수 있다.
제 3 부호율(k/(n+β))로 제 3 오류 정정 디코딩이 수행될 때, 코드워드 테이블이 더 참조될 수 있다. 전술한 바와 같이, 제 3 오류 정정 디코딩은, 제 1 서브-오류 정정 디코딩 및 제 2 서브-오류 정정 디코딩을 포함할 수 있다.
제 1 서브-오류 정정 디코딩이 수행될 때, 코드워드 테이블이 참조되어 부분 코드워드(C3)에 대응하는 패리티 코드워드(C5)가 판독될 수 있다. 즉, 코드워드 테이블로부터 부분 코드워드(C3)에 대응하는 패리티 코드워드(C5)가 저장된 물리 어드레스가 도출될 수 있고, 도출된 물리 어드레스로부터 패리티 코드워드(C5)가 판독될 수 있다.
제 2 서브-오류 정정 디코딩이 수행될 때, 코드워드 테이블이 참조되어 부분 코드워드(C3)에 대응하는 제 2 패리티 파트(Pβ) 또는 참조되어 부분 코드워드(C3)에 대응하는 대응하는 판독 값(Rβ)이 선택될 수 있다. 예를 들어, 제 1 서브-오류 정정 디코딩이 패스되는 경우, 코드워드 테이블이 참조되어 패리티 코드워드(C5)로부터 부분 코드워드(C3)에 대응하는 제 2 패리티 파트(Pβ)가 선택될 수 있다. 예를 들어, 제 1 서브-오류 정정 디코딩이 페일되는 경우, 코드워드 테이블이 참조되어 판독 값들(R5)로부터 부분 코드워드(C3)에 대응하는 판독 값(Rβ)이 선택될 수 있다.
한편, 도 22에는, 일 예로서, 부분 코드워드(C3)들과 부분 코드워드(C3)들에 대응하는 패리티 코드워드(C5)가 서로 다른 메모리 블록들(memory block 1, memory block 2)에 저장된 경우를 도시하였으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다. 예를 들어, 부분 코드워드(C3)들과 패리티 코드워드(C5)는, 동일한 메모리 블록에 저장될 수 있다.
도 25는 도 22에 도시된 메모리 컨트롤러가 오류 정정 인코딩을 수행하는 과정을 설명하기 위한 흐름도이다.
도 25를 참조하여 설명하는 실시 예에서는, 제 2 패리티 파트(Pα)들에 대한 추가적인 오류 정정 인코딩을 수행하지 않은 경우를 설명한다. 또한, 도 25를 참조하여 설명하는 실시 예에서, 제 2 패리티 파트(Pα)를 저장하기 위하여 부분 프로그램 방식이 이용되는 경우를 가정한다. 실시 예에 따라, 도 25에 도시된 단계들 중 적어도 하나는 생략될 수 있으며, 각 단계들의 순서는 바뀔 수 있다.
단계(2501)에서, 메모리 컨트롤러는, 호스트로부터 k 비트 메시지와, k 비트 메시지를 프로그램할 것을 요청하는 프로그램 요청을 수신할 수 있다.
단계(2503)에서, 메모리 컨트롤러는, k 비트 메시지를 제 2 부호율로 오류 정정 인코딩하여, n+α 비트의 코드워드(C2)를 생성할 수 있다. 코드워드(C2)는, n 비트의 부분 코드워드(C1) 및 α 비트의 제 2 패리티 파트(Pα)를 포함할 수 있다. n 비트의 부분 코드워드(C1)는, k 비트의 메시지 파트와 n-k 비트의 제 1 패리티 파트를 포함할 수 있다.
단계(2505)에서, 메모리 컨트롤러는, 코드워드(C2)를 저장하기 위한 커맨드 및 어드레스를 생성하고, 생성된 커맨드, 어드레스 및 코드워드(C2)를 메모리 장치에게 전송할 수 있다. 이 때, 메모리 컨트롤러는, 부분 코드워드(C1)와 제 2 패리티 파트(Pα)가 서로 다른 저장 영역(예를 들어, 서로 다른 청크, 서로 다른 페이지 또는 서로 다른 메모리 블록)에 저장될 수 있도록 커맨드 및 어드레스를 생성할 수 있다.
단계(2507)에서, 메모리 컨트롤러는, 단계(2505)에서 생성된 어드레스에 따라 L2P 테이블 및 코드워드 테이블 중 적어도 하나를 갱신할 수 있다.
도 26은 도 22에 도시된 메모리 컨트롤러가 오류 정정 디코딩을 수행하는 과정을 설명하기 위한 흐름도이다.
도 26을 참조하여 설명하는 실시 예에서는, 제 2 패리티 파트(Pα)에 대한 추가적인 오류 정정 인코딩이 수행되지 않은 경우를 가정한다 실시 예에 따라, 도 26에 도시된 단계들 중 적어도 하나는 생략될 수 있으며, 각 단계들의 순서는 바뀔 수 있다.
단계(2601)에서, 메모리 컨트롤러는, 호스트로부터 판독 요청을 수신할 수 있다. 판독 요청은, 논리 어드레스를 포함할 수 있다.
단계(2603)에서, 메모리 컨트롤러는, L2P 테이블을 참조하여, 호스트로부터 판독 요청된 논리 어드레스에 대응하는 물리 어드레스를 확인하고, 확인된 물리 어드레스로부터 부분 코드워드(C1)를 판독할 수 있다.
단계(2605)에서, 메모리 컨트롤러는, 제 1 부호율로 제 1 오류 정정 디코딩을 수행할 수 있다. 예를 들어, 메모리 컨트롤러는, (n-k)×n의 사이즈를 갖는 제 1 패리티 체크 행렬(H1)과 부분 코드워드(C1)에 대응하는 n 비트의 판독 값들(R1)을 이용하여 제 1 오류 정정 디코딩을 수행할 수 있다.
단계(2607)에서, 메모리 컨트롤러는, 제 1 오류 정정 디코딩이 패스되었는지 여부를 판단할 수 있다. 예를 들어, 메모리 컨트롤러는, 최대 반복 횟수 내에서 제 1 패리티 체크 행렬(H1)의 제약들을 만족하는 유효한 코드워드가 생성되었는지 여부를 판단할 수 있다.
단계(2607)의 판단 결과 제 1 오류 정정 디코딩이 패스된 경우(Y), 단계(2617)가 진행되어 디코딩된 코드워드가 출력될 수 있다.
단계(2607)의 판단 결과 제 1 오류 정정 디코딩이 페일된 경우, 단계(2609)가 진행될 수 있다.
단계(2609)에서, 메모리 컨트롤러는, 코드워드 테이블을 참조하여 부분 코드워드(C1)에 대응하는 제 2 패리티 파트(Pα)가 저장된 물리 어드레스를 확인할 수 있다. 메모리 컨트롤러는, 확인된 물리 어드레스로부터 제 2 패리티 파트(Pα)를 판독할 수 있다.
단계(2611)에서, 메모리 컨트롤러는, 부분 코드워드(C1)에 대응하는 판독 값들(R1)과 제 2 패리티 파트(Pα)에 대응하는 판독 값들(Rα)을 이용하여 제 2 오류 정정 디코딩에 이용될 초기 값들을 결정할 수 있다.
단계(2613)에서, 메모리 컨트롤러는, 제 2 부호율로 제 2 오류 정정 디코딩을 수행할 수 있다. 예를 들어, 메모리 컨트롤러는, (n-k+α)×(n+α)의 사이즈를 갖는 제 2 패리티 체크 행렬(H2)과 단계(2611)에서 결정된 초기 값들을 이용하여 제 2 오류 정정 디코딩을 수행할 수 있다.
단계(2615)에서, 메모리 컨트롤러는, 제 2 오류 정정 디코딩이 패스되었는지 여부를 판단할 수 있다. 예를 들어, 메모리 컨트롤러는, 최대 반복 횟수 내에서 제 2 패리티 체크 행렬(H2)의 제약들을 만족하는 유효한 코드워드가 생성되었는지 여부를 판단할 수 있다.
단계(2615)의 판단 결과 제 2 오류 정정 디코딩이 패스된 경우(Y), 단계(2617)가 진행되어 디코딩된 코드워드가 출력될 수 있다.
단계(2615)의 판단 결과 오류 정정 디코딩이 페일된 경우, 단계(2619)가 진행되어 오류 정정 디코딩이 페일되었음을 알리는 페일 신호가 출력될 수 있다.
도 27은 도 22에 도시된 메모리 컨트롤러가 오류 정정 인코딩을 수행하는 과정을 설명하기 위한 흐름도이다.
도 27을 참조하여 설명하는 실시 예에서, 제 2 패리티 파트(Pβ)들에 대한 추가적인 오류 정정 인코딩을 수행하는 경우를 설명한다. 실시 예에 따라, 도 27에 도시된 단계들 중 적어도 하나는 생략될 수 있으며, 각 단계들의 순서는 바뀔 수 있다.
단계(2701)에서, 메모리 컨트롤러는, 호스트로부터 k 비트 메시지와, k 비트 메시지를 프로그램할 것을 요청하는 프로그램 요청을 수신할 수 있다.
단계(2703)에서, 메모리 컨트롤러는, k 비트 메시지를 제 3 부호율(k/(n+β))로 제 1 오류 정정 인코딩하여 n+β 비트의 코드워드(C4)를 생성할 수 있다. 코드워드(C4)는, n 비트의 부분 코드워드(C3)와 β 비트의 제 2 패리티 파트(Pβ)를 포함할 수 있다.
단계(2705)에서, 메모리 컨트롤러는, 설정된 개수의 코드워드(C4)가 생성되었는지 여부를 확인할 수 있다. 예를 들어, 메모리 컨트롤러는, j 개의 코드워드(C4)가 생성되었는지 여부를 확인할 수 있다. 단계(2705)의 판단 결과, j 개의 코드워드(C4)가 생성된 경우(Y) 단계(2707)가 진행되고, 그렇지 않은 경우(N) 단계(2701)가 진행될 수 있다.
단계(2707)에서, 메모리 컨트롤러는, j 개의 부분 코드워드(C3)들에 대응하는 j 개의 제 2 패리티 파트(Pβ)들을 제 2 오류 정정 인코딩하여 n 비트의 패리티 코드워드(C5)를 생성할 수 있다. n 비트의 패리티 코드워드(C5)는, u 비트의 제 2 패리티 파트들 영역(2nd parity parts; Pβsa)과 n-u 비트의 제 3 패리티 파트(3rd parity part; PPoP)를 포함할 수 있다.
단계(2709)에서, 메모리 컨트롤러는, 복수의 부분 코드워드(C3)들 및 패리티 코드워드(C5)를 저장하기 위한 커맨드 및 어드레스를 생성할 수 있다. 이 때, 메모리 컨트롤러는, 복수의 부분 코드워드(C3)들과 패리티 코드워드(C5)가 서로 다른 저장 영역(예를 들어, 서로 다른 청크, 서로 다른 페이지 또는 서로 다른 메모리 블록)에 저장될 수 있도록 커맨드 및 어드레스를 생성할 수 있다.
단계(2711)에서, 메모리 컨트롤러는, 커맨드, 어드레스, 부분 코드워드(C3)들 및 패리티 코드워드(C5)를 메모리 장치에게 전송할 수 있다.
단계(2713)에서, 메모리 컨트롤러는, 단계(2709)에서 생성된 어드레스에 따라 L2P 테이블 및 코드워드 테이블 중 적어도 하나를 갱신할 수 있다.
도 28은 도 22에 도시된 메모리 컨트롤러가 오류 정정 디코딩을 수행하는 과정을 설명하기 위한 흐름도이다.
도 28을 참조하여 설명하는 실시 예에서는, 복수의 제 2 패리티 파트(Pβ)들에 대한 추가적인 오류 정정 인코딩이 수행된 경우를 가정한다. 실시 예에 따라, 도 28에 도시된 단계들 중 적어도 하나는 생략될 수 있으며, 각 단계들의 순서는 바뀔 수 있다.
단계(2801)에서, 메모리 컨트롤러는, 호스트로부터 판독 요청을 수신할 수 있다. 판독 요청은, 논리 어드레스를 포함할 수 있다.
단계(2803)에서, 메모리 컨트롤러는, L2P 테이블을 참조하여, 호스트로부터 판독 요청된 논리 어드레스에 대응하는 물리 어드레스를 확인하고, 확인된 물리 어드레스로부터 부분 코드워드(C3)를 판독할 수 있다.
단계(2805)에서, 메모리 컨트롤러는, 제 1 부호율로 제 1 오류 정정 디코딩을 수행할 수 있다. 예를 들어, 메모리 컨트롤러는, (n-k)×n의 사이즈를 갖는 제 1 패리티 체크 행렬(H1)과 부분 코드워드(C3)에 대응하는 n 비트의 판독 값들(R3)을 이용하여 제 1 오류 정정 디코딩을 수행할 수 있다.
단계(2809)에서, 메모리 컨트롤러는, 제 1 오류 정정 디코딩이 패스되었는지 여부를 판단할 수 있다. 예를 들어, 메모리 컨트롤러는, 최대 반복 횟수 내에서 제 1 패리티 체크 행렬(H1)의 제약들을 만족하는 유효한 코드워드가 생성되었는지 여부를 판단할 수 있다.
단계(2807)의 판단 결과 제 1 오류 정정 디코딩이 패스된 경우(Y), 단계(2815)가 진행되어 디코딩된 코드워드가 출력될 수 있다.
단계(2807)의 판단 결과 제 1 오류 정정 디코딩이 페일된 경우, 단계(2811)가 진행될 수 있다.
단계(2809)에서, 메모리 컨트롤러는, 코드워드 테이블을 참조하여 부분 코드워드(C3)에 대응하는 패리티 코드워드(C5)가 저장된 물리 어드레스를 확인할 수 있다. 메모리 컨트롤러는, 확인된 물리 어드레스로부터 패리티 코드워드(C5)를 판독할 수 있다.
단계(2811)에서, 메모리 컨트롤러는, 제 3 부호율로 제 3 오류 정정 디코딩을 수행할 수 있다. 단계(2811)는, 단계(2811a) 내지 단계(2811e)를 포함할 수 있다.
단계(2811a)에서, 메모리 컨트롤러는, 패리티 코드워드(C5)에 대응하는 판독 값들(R5)을 이용하여 제 1 서브-오류 정정 디코딩을 수행할 수 있다. 예를 들어, 메모리 컨트롤러는, (n-u)×n의 사이즈를 갖는 제 4 패리티 체크 행렬(H4)과 n 비트의 판독 값들(R5)을 이용하여 제 1 서브-오류 정정 디코딩을 수행할 수 있다.
단계(2811b)에서, 메모리 컨트롤러는, 제 1 서브-오류 정정 디코딩이 패스되었는지 여부를 판단할 수 있다. 예를 들어, 메모리 컨트롤러는, 최대 반복 횟수 내에서 제 4 패리티 체크 행렬(H4)의 제약들을 만족하는 유효한 코드워드가 생성되었는지 여부를 판단할 수 있다.
단계(2811b)의 판단 결과, 제 1 서브-오류 정정 디코딩이 패스된 경우(Y) 단계(2811c)가 진행되고, 그렇지 않은 경우(N) 단계(2811d)가 진행될 수 있다.
제 1 서브-오류 정정 디코딩이 패스되어 진행한 단계(2811c)에서, 메모리 컨트롤러는, 부분 코드워드(C3)에 대응하는 판독 값들(R3)과 부분 코드워드(C3)에 대응하는 제 2 패리티 파트(Pβ)를 이용하여 제 2 서브-오류 정정 디코딩에 이용될 초기 값들을 결정할 수 있다. 이 때, 메모리 컨트롤러는, 디코딩된 패리티 코드워드(C5)에 포함된 복수의 제 2 패리티 파트(Pβ)들 중 부분 코드워드(C3)에 대응하는 제 2 패리티 파트(Pβ)를 선택할 수 있다.
제 1 서브-오류 정정 디코딩이 페일되어 진행한 단계(2811d)에서, 메모리 컨트롤러는, 부분 코드워드(C3)에 대응하는 판독 값들(R3)과 제 2 패리티 파트(Pβ)에 대응하는 판독 값들(Rβ)을 이용하여 제 2 서브-오류 정정 디코딩에 이용될 초기 값들을 결정할 수 있다. 이 때, 메모리 컨트롤러는, 패리티 코드워드(C5)에 대응하는 판독 값들(R5)에 포함된 복수의 판독 값들(Rβ) 중 부분 코드워드(C3)에 대응하는 판독 값들(Rβ)을 선택할 수 있다.
단계(2811e)에서, 메모리 컨트롤러는, 제 3 부호율로 제 2 서브-오류 정정 디코딩을 수행할 수 있다. 예를 들어, 메모리 컨트롤러는, (n-k+β)×(n+β)의 사이즈를 갖는 제 3 패리티 체크 행렬(H3)과 단계(2811c) 또는 단계(2811d)에서 결정된 초기 값들을 이용하여 제 2 서브-오류 정정 디코딩을 수행할 수 있다.
단계(2813)에서, 메모리 컨트롤러는, 제 2 서브-오류 정정 디코딩이 패스하였는지 여부를 판단할 수 있다. 예를 들어, 메모리 컨트롤러는, 최대 반복 횟수 내에서 제 3 패리티 체크 행렬(H3)의 제약들을 만족하는 유효한 코드워드가 생성되었는지 여부를 판단할 수 있다.
단계(2813)의 판단 결과 제 2 서브-오류 정정 디코딩이 패스된 경우(Y), 단계(2815)가 진행되어 디코딩된 코드워드가 출력될 수 있다.
단계(2813)의 판단 결과 제 2 서브-오류 정정 디코딩이 페일된 경우, 단계(2817)가 진행되어 오류 정정 디코딩이 페일되었음을 알리는 페일 신호가 출력될 수 있다.
도 29는 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다. 도 29에 도시된 메모리 장치는 도 22에 도시된 메모리 시스템에 적용될 수 있다.
메모리 장치(2200)는, 제어 로직(2210), 주변 회로들(2220) 및 메모리 셀 어레이(2240)를 포함할 수 있다. 주변 회로들(2220)은, 전압 생성 회로(voltage generation circuit; 2222), 로우 디코더(row decoder; 2224), 입출력 회로(input/output circuit; 2226), 칼럼 디코더(column decoder; 2228), 페이지 버퍼 그룹(page buffer group; 2232) 및 전류 센싱 회로(current sensing circuit; 2234)를 포함할 수 있다.
제어 로직(2210)은, 도 22에 도시된 메모리 컨트롤러(2100)의 제어 하에 주변 회로들(2220)을 제어할 수 있다.
제어 로직(2210)은, 입출력 회로(2226)를 통하여 메모리 컨트롤러(2100)로부터 수신되는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변 회로들(2220)을 제어할 수 있다. 예를 들어, 제어 로직(2210)은, 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 컬럼 어드레스(CADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력할 수 있다. 제어 로직(2210)은, 전류 센싱 회로(2234)로부터 수신되는 패스 신호(PASS) 또는 페일 신호(FAIL)에 응답하여 검증 동작이 패스되었는지 또는 페일되었는지 여부를 판단할 수 있다.
주변 회로들(2220)은 메모리 셀 어레이(2240)에 데이터를 저장하기 위한 프로그램 동작(program operation), 메모리 셀 어레이(2240)에 저장된 데이터를 출력하기 위한 판독 동작(read operation), 메모리 셀 어레이(2240)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행할 수 있다.
전압 생성 회로(2222)는, 제어 로직(2210)으로부터 수신되는 동작 신호(OP_CMD)에 응답하여 프로그램 동작, 판독 동작 및 소거 동작에 이용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성 회로(2222)는, 프로그램 전압, 검증 전압, 패스 전압, 판독 전압, 소거 전압 및 턴-온 전압 등을 로우 디코더(2224)로 전달할 수 있다.
로우 디코더(2224)는, 제어 로직(2210)으로부터 수신되는 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(2240)에 포함된 메모리 블록들 중 선택된 메모리 블록에 연결된 로컬 라인들(Local Lines; LL)에 동작 전압들(Vop)을 전달할 수 있다. 로컬 라인들(LL)은, 로컬 워드 라인들(local word lines), 로컬 드레인 셀렉트 라인들(local drain select lines) 및 로컬 소스 셀렉트 라인들(local source select lines)을 포함할 수 있다. 이 외에도, 로컬 라인들(LL)은 소스 라인(source line) 등 메모리 블록에 연결된 다양한 라인들을 포함할 수 있다.
입출력 회로(2226)는, 입출력 라인들(IO)을 통해 메모리 컨트롤러로부터 수신되는 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(2210)에 전달하거나, 칼럼 디코더(2228)와 데이터(DATA)를 주고 받을 수 있다.
칼럼 디코더(2228)는, 제어 로직(2210)으로부터 수신되는 칼럼 어드레스(CADD)에 응답하여 입출력 회로(2226)와 페이지 버퍼 그룹(2232) 사이에서 데이터를 전달할 수 있다. 예를 들어, 칼럼 디코더(2228)는, 데이터 라인들(DL)을 통해 페이지 버퍼들(PB1~PBm)과 데이터를 주고 받거나, 칼럼 라인들(CL)을 통해 입출력 회로(2226)와 데이터를 주고 받을 수 있다.
페이지 버퍼 그룹(2232)은, 메모리 블록들(BLK1~BLKi)에 공통으로 연결된 비트 라인들(BL1~BLm)에 연결될 수 있다. 페이지 버퍼 그룹(2232)은, 비트 라인들(BL1~BLm)에 연결된 복수의 페이지 버퍼들(PB1~PBm)을 포함할 수 있다. 예를 들어, 각각의 비트 라인마다 하나의 페이지 버퍼가 연결될 수 있다. 페이지 버퍼들(PB1~PBm)은, 제어 로직(2210)으로부터 수신되는 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들어, 페이지 버퍼들(PB1~PBm)은, 프로그램 동작 시 메모리 컨트롤러로부터 수신된 프로그램 데이터를 임시로 저장하고, 프로그램 데이터에 따라 비트 라인들(BL1~BLm)에 인가되는 전압을 조절할 수 있다. 또한, 페이지 버퍼들(PB1~PBm)은, 판독 동작 시 비트 라인들(BL1~BLm)을 통하여 수신되는 데이터를 임시로 저장하거나, 비트 라인들(BL1~BLm)의 전압 또는 전류를 센싱할 수 있다.
전류 센싱 회로(2234)는, 판독 동작 또는 검증 동작 시 제어 로직(2210)으로부터 수신되는 허용 비트(VRY_BTI<#>)에 응답하여 기준 전류를 생성하고, 기준 전류에 의하여 생성된 기준 전압과 페이지 버퍼 그룹(2232)으로부터 수신되는 센싱 전압(VPB)을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
메모리 셀 어레이(2240)는, 데이터가 저장되는 복수의 메모리 블록들(BLK1~BLKi)을 포함할 수 있다. 메모리 블록들(BLK1~BLKi)에는 사용자 데이터(user data) 및 메모리 장치(2200)의 동작에 필요한 다양한 정보가 저장될 수 있다. 메모리 블록들(BLK1~BLKi)은, 2차원 구조로 구현되거나 3차원 구조로 구현될 수 있으며, 서로 동일하게 구성될 수 있다.
도 30은 메모리 블록을 설명하기 위한 예시도이다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있으며, 도 30에는 설명의 편의를 위하여 복수의 메모리 블록들 중 어느 하나의 메모리 블록(BLKi)이 도시되었다.
메모리 블록(BLKi)은 제 1 셀렉트 라인과 제 2 셀렉트 라인 사이에 서로 평행하게 배열된 복수의 워드 라인들이 연결될 수 있다. 여기서, 제 1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제 2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 구체적으로, 메모리 블록(BLKi)은, 비트 라인들(BL1~BLm)과 소스 라인(SL) 사이에 연결된 복수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLm)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제 1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제 1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제 1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 복수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(BLKi)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PPG)이 포함될 수 있다.
하나의 메모리 셀은 1비트 데이터를 저장할 수 있다. 이를 싱글 레벨 셀(single level cell; SLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PPG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다. 예를 들면, 하나의 메모리 셀에 2 이상의 비트 데이터가 저장되는 경우, 하나의 물리 페이지(PPG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 예를 들면, MLC 타입으로 구동되는 메모리 장치에서는 하나의 물리 페이지(PPG)에 2개의 논리 페이지 데이터가 저장될 수 있고, TLC 타입으로 구동되는 메모리 장치에서는 하나의 물리 페이지(PPG)에 3개의 논리 페이지 데이터가 저장될 수 있다.
도 31은 도 22에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 31을 참조하면, 메모리 시스템(Memory System; 30000)은, 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet), PC(personal computer), PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은, 메모리 장치(2200)와 상기 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)를 포함할 수 있다.
메모리 컨트롤러(2100)는, 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(2200)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 판독(read) 동작 등을 제어할 수 있다.
메모리 장치(2200)에 프로그램된 데이터는 메모리 컨트롤러(2100)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는, 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는, 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는, 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(2100) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(2100)는, 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(2200)에 전송할 수 있다. 또한, 무선 송수신기(3300)는, 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는, 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는, 메모리 컨트롤러(2100)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)는, 프로세서(3100)의 일부로서 구현될 수도 있고, 프로세서(3100)와는 별도의 칩으로 구현될 수 있다.
도 32는 도 22에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 32를 참조하면, 메모리 시스템(Memory System; 70000)은, 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(2200), 메모리 컨트롤러(2100) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(2100)는, 메모리 장치(2200)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는, SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는, 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(2100) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는, USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는, 호스트(60000)가 이용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(2100)를 통하여 메모리 장치(2200)와 데이터 통신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
10, 2150: 오류 정정 회로
100, 2152: 오류 정정 인코더
200, 2154: 오류 정정 디코더
2000: 메모리 시스템
2100: 메모리 컨트롤러
2200: 메모리 장치

Claims (20)

  1. 메시지를 제 2 부호율로 오류 정정 인코딩하여 메시지 파트, 제 1 패리티 파트 및 제 2 패리티 파트를 포함하는 코드워드를 생성하는 오류 정정 인코더; 및
    상기 메시지 파트 및 상기 제 1 패리티 파트로 구성되는 부분 코드워드에 대응하는 판독 값들과 제 1 패리티 체크 행렬을 이용하는 제 1 오류 정정 디코딩, 및 상기 코드워드 전체에 대응하는 판독 값들과 제 2 패리티 체크 행렬을 이용하는 제 2 오류 정정 디코딩 중 적어도 하나를 수행하는 오류 정정 디코더를 포함하되,
    상기 제 1 패리티 체크 행렬은 상기 제 2 부호율보다 큰 제 1 부호율에 대응하고, 상기 제 2 패리티 체크 행렬은 상기 제 2 부호율에 대응하는
    메모리 컨트롤러.
  2. 제 1 항에 있어서,
    상기 부분 코드워드가 메모리 장치의 제 1 저장 영역에 저장되고 상기 제 2 패리티 파트가 상기 메모리 장치의 제 2 저장 영역에 저장될 수 있도록, 커맨드 및 어드레스를 생성하여 상기 메모리 장치에게 출력하는 중앙 처리 장치
    를 더 포함하는 메모리 컨트롤러.
  3. 제 1 항에 있어서, 상기 오류 정정 디코더는,
    상기 부분 코드워드에 대응하는 판독 값들을 수신하여 상기 제 1 오류 정정 디코딩을 수행하고, 상기 제 1 오류 정정 디코딩이 페일되는 경우 상기 제 2 패리티 파트에 대응하는 판독 값들을 더 수신하여 상기 제 2 오류 정정 디코딩을 수행하는
    메모리 컨트롤러.
  4. 제 1 항에 있어서,
    상기 제 1 패리티 체크 행렬은, 상기 제 2 패리티 체크 행렬에 포함되는
    메모리 컨트롤러.
  5. 제 4 항에 있어서,
    상기 제 2 패리티 체크 행렬에 포함되며 상기 제 1 패리티 체크 행렬에 포함되지 않는 엔트리들 중, 상기 제 1 패리티 체크 행렬에 포함된 행들에 위치하는 모든 엔트리들은 0인
    메모리 컨트롤러.
  6. 제 1 항에 있어서, 상기 오류 정정 디코더는,
    상기 제 1 오류 정정 디코딩 시 상기 부분 코드워드에 대응하는 판독 값들을 기반으로 상기 제 1 패리티 체크 행렬에 대응하는 변수 노드들에게 할당할 LLR(log likelihood ratio) 값들을 결정하고, 상기 제 2 오류 정정 디코딩 시 상기 코드워드 전체에 대응하는 판독 값들을 기반으로 상기 제 2 패리티 체크 행렬에 대응하는 변수 노드들에게 할당할 LLR 값들을 결정하는 맵퍼
    를 포함하는 메모리 컨트롤러.
  7. 제 1 항에 있어서,
    상기 오류 정정 인코더는 LDPC(Low Density Parity Check) 코드를 이용하는 오류 정정 인코더이고,
    상기 오류 정정 디코더는 상기 LDPC 코드를 이용하는 오류 정정 디코더인
    메모리 컨트롤러.
  8. 제 1 항에 있어서, 상기 중앙 처리 장치는,
    하나의 코드워드가 생성될 때마다, 상기 생성된 코드워드의 부분 코드워드와 상기 생성된 코드워드의 제 2 패리티 파트를 저장하기 위한 커맨드 및 어드레스를 생성하여 출력하는
    메모리 컨트롤러.
  9. 복수의 메시지들 각각을 제 2 부호율로 제 1 오류 정정 인코딩하여 각각이 메시지 파트, 제 1 패리티 파트 및 제 2 패리티 파트를 포함하는 복수의 코드워드들을 생성하고, 상기 복수의 코드워드들에 포함된 제 2 패리티 파트들을 제 2 오류 정정 인코딩하여 상기 복수의 코드워드들에 대응하는 하나의 패리티 코드워드를 생성하는 오류 정정 인코더; 및
    상기 메시지 파트 및 상기 제 1 패리티 파트로 구성되며 상기 복수의 코드워드들 중 상기 대상 코드워드에 포함되는 부분 코드워드에 대응하는 LLR(Log Likelihood Ratio) 값들과 제 1 패리티 체크 행렬을 이용하는 제 1 오류 정정 디코딩, 및 상기 대상 코드워드 전체에 대응하는 LLR 값들과 제 2 패리티 체크 행렬을 이용하는 제 2 오류 정정 디코딩 중 적어도 하나를 수행하는 오류 정정 디코더를 포함하되,
    상기 제 1 패리티 체크 행렬은 상기 제 2 부호율보다 큰 제 1 부호율에 대응하고, 상기 제 2 패리티 체크 행렬은 상기 제 2 부호율에 대응하는
    메모리 컨트롤러.
  10. 제 9 항에 있어서,
    각각이 상기 메시지 파트 및 상기 제 1 패리티 파트로 구성되며 상기 복수의 코드워드들에 포함되는 부분 코드워드들이 메모리 장치의 제 1 저장 영역에 저장되고 상기 패리티 코드워드가 상기 메모리 장치의 제 2 저장 영역에 저장될 수 있도록, 커맨드 및 어드레스를 생성하여 상기 메모리 장치에게 출력하는 중앙 처리 장치
    를 더 포함하는 메모리 컨트롤러.
  11. 제 9 항에 있어서, 상기 오류 정정 디코더는,
    상기 대상 코드워드에 포함되는 부분 코드워드에 대응하는 판독 값들을 수신하여 상기 제 1 오류 정정 디코딩을 수행하고, 상기 제 1 오류 정정 디코딩이 페일되는 경우 상기 패리티 코드워드에 대응하는 판독 값들을 더 수신하여 상기 제 2 오류 정정 디코딩을 수행하는
    메모리 컨트롤러.
  12. 제 9 항에 있어서, 상기 제 2 오류 정정 디코딩은,
    상기 패리티 코드워드에 대응하는 판독 값들에 대하여 수행되는 제 1 서브-오류 정정 디코딩, 및 상기 제 1 서브-오류 정정 디코딩의 패스 여부에 따라 서로 다르게 구성되며 상기 대상 코드워드 전체에 대응하는 LLR 값들을 이용하는 제 2 서브-오류 정정 디코딩을 포함하는
    메모리 컨트롤러.
  13. 제 12 항에 있어서, 상기 오류 정정 디코더는,
    상기 제 1 서브-오류 정정 디코딩이 페일되는 경우, 상기 패리티 코드워드에 대응하는 판독 값들 중 상기 대상 코드워드의 제 2 패리티 파트에 대응하는 판독 값들을 선택하는 디코딩 제어부; 및
    상기 선택된 판독 값들과 상기 부분 코드워드에 대응하는 판독 값들을 이용하여 상기 대상 코드워드 전체에 대응하는 LLR 값들을 결정하는 맵퍼
    를 포함하는 메모리 컨트롤러.
  14. 제 12 항에 있어서, 상기 오류 정정 디코더는,
    상기 제 1 서브-오류 정정 디코딩이 패스되는 경우, 상기 제 1 서브-오류 정정 디코딩된 패리티 코드워드에 포함된 복수의 제 2 패리티 파트들 중 상기 대상 코드워드의 제 2 패리티 파트를 선택하는 디코딩 제어부;
    상기 선택된 제 2 패리티 파트와 상기 부분 코드워드에 대응하는 판독 값들을 이용하여 상기 대상 코드워드 전체에 대응하는 LLR 값들을 결정하는 맵퍼; 및
    상기 대상 코드워드 전체에 대응하는 LLR 값들을 기반으로, 반복 복호 기법(iterative decoding scheme)에 따라 최대 반복 횟수 내에서 적어도 하나의 반복(iteration)을 수행하는 노드 연산부
    를 포함하는 메모리 컨트롤러.
  15. 제 14 항에 있어서, 상기 맵퍼는,
    상기 대상 코드워드 전체에 대응하는 LLR 값들 중 상기 선택된 제 2 패리티 파트에 대응하는 LLR 값들이 가장 큰 크기(magnitude)를 갖도록 결정하는
    메모리 컨트롤러.
  16. 제 14 항에 있어서, 상기 노드 연산부는,
    상기 대상 코드워드 전체에 대응하는 LLR 값들과 입력되는 체크-투-변수(check to variable; C2V) 메시지들을 기반으로 변수-투-체크(variable to check; V2C) 메시지들을 생성하고 변수 노드들의 값들을 업데이트하는 변수 노드 업데이트 모듈; 및
    상기 변수 노드 업데이트 모듈로부터 수신되는 상기 V2C 메시지들을 기반으로 상기 C2V 메시지들을 생성하여 상기 변수 노드 업데이트 모듈로 전송하는 체크 노드 업데이트 모듈을 포함하되,
    모든 반복들(iterations)에서 상기 제 2 패리티 파트에 대응하는 변수 노드들로부터 전송될 V2C 메시지들은, 상기 C2V 메시지들과 무관하게, 상기 제 2 패리티 파트에 대응하는 변수 노드들에게 할당된 LLR 값에 기반하여 결정되는
    메모리 컨트롤러.
  17. 제 16 항에 있어서, 상기 변수 노드 업데이트 모듈은,
    상기 모든 반복들(iterations)에서 상기 제 2 패리티 파트에 대응하는 변수 노드들의 값들을 업데이트 하지 않는
    메모리 컨트롤러.
  18. 제 9 항에 있어서,
    상기 제 1 패리티 체크 행렬은, 상기 제 2 패리티 체크 행렬에 포함되는
    메모리 컨트롤러.
  19. 제 18 항에 있어서,
    상기 제 2 패리티 체크 행렬에 포함되며 상기 제 1 패리티 체크 행렬에 포함되지 않는 엔트리들 중, 상기 제 1 패리티 체크 행렬에 포함된 행들에 위치하는 모든 엔트리들은 0인
    메모리 컨트롤러.
  20. 제 9 항에 있어서,
    상기 오류 정정 인코더는 LDPC(Low Density Parity Check) 코드를 이용하는 오류 정정 인코더이고,
    상기 오류 정정 디코더는 상기 LDPC 코드를 이용하는 오류 정정 디코더인
    메모리 컨트롤러.
KR1020190017439A 2019-02-14 2019-02-14 메모리 컨트롤러 KR20200099438A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020190017439A KR20200099438A (ko) 2019-02-14 2019-02-14 메모리 컨트롤러
US16/596,578 US11050438B2 (en) 2019-02-14 2019-10-08 Memory controller
CN201911061429.0A CN111563004A (zh) 2019-02-14 2019-11-01 存储器控制器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190017439A KR20200099438A (ko) 2019-02-14 2019-02-14 메모리 컨트롤러

Publications (1)

Publication Number Publication Date
KR20200099438A true KR20200099438A (ko) 2020-08-24

Family

ID=72040890

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190017439A KR20200099438A (ko) 2019-02-14 2019-02-14 메모리 컨트롤러

Country Status (3)

Country Link
US (1) US11050438B2 (ko)
KR (1) KR20200099438A (ko)
CN (1) CN111563004A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10985780B2 (en) 2018-10-15 2021-04-20 SK Hynix Inc. Error correction circuit, and memory controller having the error correction circuit and memory system having the memory controller
US11082068B2 (en) 2019-07-31 2021-08-03 SK Hynix Inc. Error correction circuit, memory controller having error correction circuit, and memory system having memory controller
KR20220068661A (ko) * 2020-11-19 2022-05-26 홍익대학교 산학협력단 최소 앨리어싱 에러 정정 코드 제공 방법 및 시스템

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210092391A (ko) * 2020-01-16 2021-07-26 삼성전자주식회사 반도체 메모리 장치의 에러 정정 회로 및 반도체 메모리 장치
US11569844B2 (en) * 2020-06-24 2023-01-31 Western Digital Technologies, Inc. Optimizations for variable sector size in storage device namespaces
US11658685B2 (en) * 2021-10-05 2023-05-23 Macronix International Co., Ltd. Memory with multi-mode ECC engine
US11949429B2 (en) * 2022-07-19 2024-04-02 Macronix International Co., Ltd. Memory device, error correction device and error correction method thereof

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101398212B1 (ko) * 2008-03-18 2014-05-26 삼성전자주식회사 메모리 장치 및 인코딩/디코딩 방법
US8484542B2 (en) 2011-02-08 2013-07-09 Sandisk Technologies Inc. Data recovery using additional error correction coding data
US8954822B2 (en) * 2011-11-18 2015-02-10 Sandisk Enterprise Ip Llc Data encoder and decoder using memory-specific parity-check matrix
US8996969B2 (en) 2012-12-08 2015-03-31 Lsi Corporation Low density parity check decoder with miscorrection handling
US9602141B2 (en) * 2014-04-21 2017-03-21 Sandisk Technologies Llc High-speed multi-block-row layered decoder for low density parity check (LDPC) codes
US9748975B2 (en) * 2015-05-19 2017-08-29 Samsung Electronics Co., Ltd. Transmitting apparatus and interleaving method thereof
US9793923B2 (en) * 2015-11-24 2017-10-17 Texas Instruments Incorporated LDPC post-processor architecture and method for low error floor conditions
KR20180027803A (ko) 2016-09-07 2018-03-15 에스케이하이닉스 주식회사 메모리 컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법
KR20180033740A (ko) * 2016-09-26 2018-04-04 에스케이하이닉스 주식회사 메모리 컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10985780B2 (en) 2018-10-15 2021-04-20 SK Hynix Inc. Error correction circuit, and memory controller having the error correction circuit and memory system having the memory controller
US11082068B2 (en) 2019-07-31 2021-08-03 SK Hynix Inc. Error correction circuit, memory controller having error correction circuit, and memory system having memory controller
KR20220068661A (ko) * 2020-11-19 2022-05-26 홍익대학교 산학협력단 최소 앨리어싱 에러 정정 코드 제공 방법 및 시스템

Also Published As

Publication number Publication date
CN111563004A (zh) 2020-08-21
US20200266830A1 (en) 2020-08-20
US11050438B2 (en) 2021-06-29

Similar Documents

Publication Publication Date Title
US11050438B2 (en) Memory controller
US11031952B2 (en) Error correction decoder and memory system having the same
US11128315B2 (en) Error correction decoder
CN110673979B (zh) 存储器控制器及其操作方法
KR102540772B1 (ko) 에러 정정 회로 및 이의 동작 방법
US10985780B2 (en) Error correction circuit, and memory controller having the error correction circuit and memory system having the memory controller
US11115064B2 (en) Error correction decoder and memory system having the same
KR20200122064A (ko) 오류 정정 회로 및 이를 포함하는 메모리 컨트롤러
KR102582326B1 (ko) 에러 정정 회로 및 이의 동작 방법
CN110830046B (zh) 纠错电路及其操作方法
KR102592870B1 (ko) 에러 정정 회로 및 이의 동작 방법
US20210036719A1 (en) Error correction circuit, memory controller having error correction circuit, and memory system having memory controller
US11804857B2 (en) Electronic device
US11055164B2 (en) Error correction decoder and memory controller having the same
KR20210125294A (ko) 에러 정정 회로 및 이의 동작 방법