KR20200122064A - 오류 정정 회로 및 이를 포함하는 메모리 컨트롤러 - Google Patents

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KR20200122064A
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Abstract

본 발명은 오류 정정 디코더 및 이를 포함하는 메모리 컨트롤러에 관한 것으로, 본 발명의 일 실시 예에 따른 메모리 컨트롤러는, 서브 행렬들(sub-matrices)로 구성되는 패리티 체크 행렬(parity check matrix)을 이용하여 오류 정정 인코딩을 수행함으로써 코드워드(codeword)를 생성하는 오류 정정 인코더; 및 상기 코드워드에 대응하는 판독 벡터에 대한 오류 정정 디코딩 시, 상기 오류 정정 인코딩에 이용된 패리티 체크 행렬의 컬럼 레이어(column layer)들을 순차적으로(sequentially) 선택하면서 컬럼 레이어 단위로 상기 오류 정정 디코딩을 수행하는 오류 정정 디코더를 포함하되, 상기 패리티 체크 행렬에 포함된 로우(row)들은 복수의 로우 그룹들로 그룹핑되고, 상기 로우 그룹들 각각에는 하나의 컬럼 레이어마다 최대 한 개의 순환 순열 행렬이 포함될 수 있다.

Description

오류 정정 회로 및 이를 포함하는 메모리 컨트롤러{Error correction circuit and memory controller having the same}
본 발명은, 오류 정정 회로 및 이를 포함하는 메모리 컨트롤러에 관한 것으로, 보다 구체적으로는 저-복잡도 오류 정정 인코딩 및 오류 정정 디코딩이 가능한 오류 정정 회로 및 이를 포함하는 메모리 컨트롤러에 관한 것이다.
메모리 시스템은, 외부 장치로부터 제공된 데이터를 저장하고, 저장된 데이터를 외부 장치로 제공할 수 있다. 메모리 시스템은, 데이터의 신뢰성을 보장하기 위하여 오류 정정 회로를 포함할 수 있다. 오류 정정 회로는, 오류 정정 코드를 이용하여 오류 정정 인코딩 및 오류 정정 디코딩을 수행할 수 있다.
저밀도 패리티 체크(Low Density Parity Check; LDPC) 코드는, 강력한 오류 정정 코드이다. 이는, 코드의 길이를 길게 함에 따라 비트당 오류 정정 능력은 향상되는 반면, 비트당 계산 복잡도는 그대로 유지되는 LDPC 반복 복호(iterative decoding) 기법의 특성에 기인한다.
본 발명의 실시 예들은, 저-복잡도 오류 정정 인코딩 및 오류 정정 디코딩이 가능한 오류 정정 회로 및 이를 포함하는 메모리 컨트롤러를 제공한다.
본 발명의 일 실시 예에 따른 오류 정정 회로는, 서브 행렬들(sub-matrices)로 구성되는 패리티 체크 행렬(parity check matrix)의 컬럼 레이어(column layer)들을 순차적으로(sequentially) 선택하면서 컬럼 레이어 단위로 판독 벡터에 대한 오류 정정 디코딩을 수행하는 오류 정정 디코더를 포함하고, 상기 오류 정정 디코더는, 상기 패리티 체크 행렬에 대응하는 복수의 체크 노드(check node)들의 값들이 저장되는 복수의 메모리 영역들; 및 상기 복수의 메모리 영역들 중 현재 선택된 컬럼 레이어에 포함된 순환 순열 행렬(cyclic permutation matrix; CPM)들에 대응하는 메모리 영역들에 액세스(access)하고, 상기 액세스된 메모리 영역들에 저장된 체크 노드들의 값들을 업데이트하는 체크 노드 프로세서를 포함하되, 상기 패리티 체크 행렬에 포함된 로우(row)들은 복수의 로우 그룹들로 그룹핑되고, 상기 로우 그룹들 각각에는 하나의 컬럼 레이어마다 최대 한 개의 순환 순열 행렬이 포함될 수 있다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러는, 서브 행렬들(sub-matrices)로 구성되는 패리티 체크 행렬(parity check matrix)을 이용하여 오류 정정 인코딩을 수행함으로써 코드워드(codeword)를 생성하는 오류 정정 인코더; 및 상기 코드워드에 대응하는 판독 벡터에 대한 오류 정정 디코딩 시, 상기 오류 정정 인코딩에 이용된 패리티 체크 행렬의 컬럼 레이어(column layer)들을 순차적으로(sequentially) 선택하면서 컬럼 레이어 단위로 상기 오류 정정 디코딩을 수행하는 오류 정정 디코더를 포함하되, 상기 패리티 체크 행렬에 포함된 로우(row)들은 복수의 로우 그룹들로 그룹핑되고, 상기 로우 그룹들 각각에는 하나의 컬럼 레이어마다 최대 한 개의 순환 순열 행렬이 포함될 수 있다.
본 기술에 따르면, 저-복잡도 오류 정정 인코딩 및 오류 정정 디코딩이 수행될 수 있다.
본 기술에 따르면, 저-복잡도 오류 정정 인코딩 및 오류 정정 디코딩을 모두 가능하게 하는 패리티 체크 행렬이 제공될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 오류 정정 회로를 설명하기 위한 도면이다.
도 2는 패리티 체크 행렬을 설명하기 위한 예시도이다.
도 3은 도 2에 도시된 패리티 체크 행렬을 태너 그래프로 나타낸 도면이다.
도 4는 도 2에 도시된 패리티 체크 행렬을 이용하여 계산되는 신드롬 벡터를 설명하기 위한 예시도이다.
도 5는 경판정 디코딩 시에 1개의 판독 값을 이용하여 초기 값을 생성하는 과정을 설명하기 위한 예시도이다.
도 6은 연판정 디코딩 시에 g개의 판독 값들을 이용하여 초기 값을 생성하는 과정을 설명하기 위한 예시도이다.
도 7은 룩업 테이블을 설명하기 위한 예시도이다.
도 8a 내지 도 8d는 컬럼-레이어드(column-layered) 기법을 설명하기 위한 예시도이다.
도 9는 패리티 체크 행렬을 이용하여 저-복잡도 오류 정정 인코딩을 수행하는 과정을 설명하기 위한 예시도이다.
도 10은 본 발명의 일 실시 예에 따라 컬럼-레이어드 기법을 이용하여 오류 정정 디코딩을 수행하는 과정을 설명하기 위한 예시도이다.
도 11은 본 발명의 일 실시 예에 따라 컬럼-레이어드 기법을 이용하여 오류 정정 디코딩을 수행하는 과정을 설명하기 위한 예시도이다.
도 12는 본 발명의 일 실시 예에 따른 패리티 체크 행렬을 설명하기 위한 예시도이다.
도 13은 본 발명의 일 실시 예에 따른 기본 행렬의 패리티 영역을 설명하기 위한 예시도이다.
도 14는 본 발명의 일 실시 예에 따라 컬럼-레이어드 기법을 이용하여 오류 정정 디코딩을 수행하는 과정을 설명하기 위한 예시도이다.
도 15는 본 발명의 일 실시 예에 따른 패리티 체크 행렬이 저장되는 예를 설명하기 위한 예시도이다.
도 16은 본 발명의 일 실시 예에 따른 오류 정정 디코더를 설명하기 위한 예시도이다.
도 17은 본 발명의 일 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 18은 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 19는 메모리 블록을 설명하기 위한 예시도이다.
도 20 및 도 21은 도 17에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부되는 도면을 참조하여 본 발명의 실시 예들을 설명한다.
도 1은 본 발명의 일 실시 예에 따른 오류 정정 회로를 설명하기 위한 도면이다.
도 1을 참조하면, 오류 정정 회로(error correction circuit; 10)는, 오류 정정 인코더(error correction encoder; 100) 및 오류 정정 디코더(error correction decoder; 200)를 포함할 수 있다.
오류 정정 인코더(100)는, 오류 정정 인코딩의 대상이 되는 원본 메시지(original message)를 수신하고, 수신된 원본 메시지와 오류 정정 코드(Error Correction Code; ECC)의 생성 행렬(generator matrix)을 이용하여 오류 정정 인코딩(error correction encoding)을 수행하거나, 수신된 원본 메시지와 오류 정정 코드의 패리티 체크 행렬(parity check matrix)을 이용하여 오류 정정 인코딩을 수행할 수 있다.
오류 정정 인코더(100)는, 오류 정정 인코딩의 수행 결과로서 생성된 코드워드(codeword)를 채널(channel)로 출력할 수 있다.
채널은, 예를 들어, 정보가 전달되는 유선 또는 무선 매체(wired or wireless medium)를 의미하거나 또는 정보가 저장되는 저장 매체(storage medium)를 의미할 수 있다. 예를 들어, 오류 정정 회로(10)가 메모리 시스템에 적용되는 경우, 채널은, 오류 정정 회로(10)와 메모리 장치 사이에서 데이터를 송수신하는 인터페이스(interface)를 의미하거나, 메모리 장치 그 자체를 의미할 수 있다. 코드워드는, 메모리 장치에 포함된 복수의 메모리 셀들(예를 들어, 하나의 페이지를 구성하는 메모리 셀들)에 저장될 수 있다.
오류 정정 인코더(100)는, 오류 정정 코드로서 저밀도 패리티 체크(Low Density Parity Check; LDPC) 코드를 이용할 수 있고, 특히 준순환 저밀도 패리티 체크(Quasi-Cyclic Low Density Parity Check; QC-LDPC) 코드를 이용할 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
오류 정정 디코더(200)는, 채널로부터 코드워드에 대응하는 판독 벡터(read vector)를 수신하고, 수신된 판독 벡터와 오류 정정 코드의 패리티 체크 행렬을 이용하여 오류 정정 디코딩을 수행할 수 있다. 오류 정정 디코딩에 이용되는 패리티 체크 행렬은, 오류 정정 인코딩에 이용되는 패리티 체크 행렬과 동일할 수 있다.
오류 정정 디코더(200)는, 반복 복호 기법(iterative decoding scheme)을 채택하는 다양한 알고리즘을 이용하여 오류 정정 디코딩(error correction decoding)을 수행할 수 있다. 예를 들어, 오류 정정 디코더(200)는, 신뢰 전파 알고리즘(Belief Propagation Algorithm; BPA)으로도 일컬어지는 메시지 전달 알고리즘(Message Passing Algorithm; MPA)을 이용하여 오류 정정 디코딩을 수행할 수 있다. 예를 들어, 오류 정정 디코더(200)는, 합-곱 알고리즘(sum-product algorithm) 또는 최소-합 알고리즘(min-sum algorithm)을 이용하여 오류 정정 디코딩을 수행할 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
오류 정정 디코더(200)는, 설정된 최대 반복 횟수(maximum iteration number; I) 내에서 적어도 한번의 반복(iteration)을 수행하여 오류 정정 디코딩을 수행할 수 있다. 오류 정정 디코더(200)는, 최대 반복 횟수(I) 내에서 오류 정정 코드의 패리티 체크 행렬의 제약들(constraints)을 만족하는 유효한 코드워드(valid codeword)가 생성되는 경우, 생성된 유효한 코드워드를 디코딩된 코드워드(decoded codeword)로서 출력할 수 있다. 오류 정정 디코더(200)는, 최대 반복 횟수(I) 내에서 오류 정정 코드의 패리티 체크 행렬의 제약들을 만족하는 유효한 코드워드가 생성되지 않는 경우, 오류 정정 디코딩이 페일(fail)되었음을 나타내는 페일 신호(fail signal)를 출력할 수 있다. 오류 정정 디코더(200)는, 오류 정정 코드로서 LDPC 코드를 이용할 수 있고, 특히 QC-LDPC 코드를 이용할 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
오류 정정 디코더(200)는, 경판정(hard decision) 디코딩 또는 연판정(soft decision) 디코딩을 수행할 수 있다.
오류 정정 디코더(200)는, 컬럼-레이어드(column-layered) 기법을 이용하여 오류 정정 디코딩을 수행할 수 있다. 예를 들어, 오류 정정 디코더(200)는, 서브 행렬들(sub-matrices)로 구성되는 패리티 체크 행렬(parity check matrix)의 컬럼 레이어(column layer)들을 순차적으로(sequentially) 선택하면서 컬럼 레이어 단위로 판독 벡터에 대한 오류 정정 디코딩을 수행할 수 있다. 컬럼-레이어드 기법에 대하여는 관련되는 도면을 참조하여 후술한다.
한편, 도면에 도시하지는 않았으나, 오류 정정 회로(10)는, 오류 정정 디코더(200)가 유효한 코드워드를 생성할 수 있도록 오류 정정 디코더(200)를 지원(support)하는 포스트 프로세서(post processor)를 더 포함할 수 있다. 포스트 프로세서는, 오류 정정 디코딩에 이용되는 각종 파라미터(parameter)를 수정하고, 수정된 파라미터를 이용하여 오류 정정 디코딩이 수행될 수 있도록 오류 정정 디코더(200)를 지원할 수 있다.
도 2는 패리티 체크 행렬을 설명하기 위한 예시도이다.
(n, k) 코드는, (n-k)Хn의 사이즈를 갖는 패리티 체크 행렬로 정의될 수 있다. 여기서, k는 원본 메시지의 길이를 나타내며, n-k는 패리티(parity)의 개수를 나타낸다. 패리티 체크 행렬의 각각의 엔트리(entry)는 '0' 또는 '1'일 수 있으며, '1'의 개수가 '0'의 개수에 비하여 상대적으로 매우 적은 경우 (n, k) 코드는 (n, k) LDPC 코드로 언급될 수 있다. 여기서, n 및 k는 자연수일 수 있다. 도 2에는 일 예로서, (24, 12) 코드를 정의하는 패리티 체크 행렬을 도시하였다.
'1'이 랜덤(random)하게 배치된 패리티 체크 행렬이 이용되는 경우, 패리티 체크 행렬을 저장하기 위하여 많은 메모리가 요구된다. 이러한 문제를 해결하기 위하여 QC-LDPC 코드가 제안되었다. QC-LDPC 코드의 패리티 체크 행렬은 복수의 서브 행렬들(sub-matrices)로 이루어지며, 각각의 서브 행렬(sub-matrix)은 영 행렬(zero matrix) 또는 순환 순열 행렬(Cyclic Permutation Matrix; CPM)일 수 있다.
QC-LDPC 코드의 패리티 체크 행렬은, 기본 행렬(base matrix)로부터 확장(lifting)될 수 있다. 즉, 기본 행렬에 포함된 각각의 엔트리들이 서브 행렬들로 치환되어 패리티 체크 행렬이 생성될 수 있다. 예를 들어, 기본 행렬에서 '-1'로 표현된 엔트리는 영 행렬로 치환될 수 있고, 기본 행렬에서 '0'으로 표현된 엔트리는 항등 행렬(identity matrix)로 치환될 수 있으며, 기본 행렬에서 '1'로 표현된 엔트리는 항등 행렬을 우측으로 한 번 순환 이동(cyclic shift)시킨 서브 행렬로 치환될 수 있으며, 기본 행렬에서 '2'로 표현된 엔트리는 항등 행렬을 우측으로 두 번 순환 이동 시킨 서브 행렬로 치환될 수 있다.
이하, 순환 순열 행렬이라 할 때, 이는 항등 행렬을 의미할 수도 있고, 항등 행렬이 소정의 횟수만큼 순환 이동된 서브 행렬을 의미할 수도 있다.
한편, 오류 정정 인코딩 시 저-복잡도(low complexity) 오류 정정 인코딩을 가능하게 하는 이중 대각(dual diagonal) 구조가 이용될 수 있다. 예를 들어, 패리티 체크 행렬은 메시지 영역(22)과 패리티 영역(24)으로 구분될 수 있는데, 오류 정정 인코딩 시 패리티 영역(24)에 '1'이 이중 대각 구조로 배치된 패리티 체크 행렬이 이용되는 경우, 저-복잡도 오류 정정 인코딩이 수행될 수 있다.
도 3은 도 2에 도시된 패리티 체크 행렬을 태너 그래프로 나타낸 도면이다.
(n, k) 코드는, 등가의 이분 그래프(bipartite graph) 표현인 태너(Tanner) 그래프로 표현될 수 있다. 태너 그래프는, n-k 개의 체크 노드(check node)들, n 개의 변수 노드(variable node)들 및 에지(edge)들로 표현될 수 있다. 체크 노드들은 패리티 체크 행렬의 로우(row)들에 대응하고, 변수 노드들은 패리티 체크 행렬의 컬럼(column)들에 대응한다. 각각의 에지는, 하나의 체크 노드와 하나의 변수 노드를 연결하며, 패리티 체크 행렬에서 '1'로 표현된 엔트리를 나타낸다.
도 2에 도시된 (24, 12) 코드의 패리티 체크 행렬은, 도 3에 도시된 바와 같이 12개의 체크 노드들(CN1 ~ CN12) 및 24개의 변수 노드들(VN1 ~ VN24)을 포함하는 태너 그래프로 표현될 수 있다. 체크 노드들(CN1 ~ CN12) 및 변수 노드들(VN1 ~ VN24)을 연결하는 실선은 에지를 나타낸다.
반복 복호는, 도 3에 도시된 바와 같은 태너 그래프 상에서 메시지 전달 알고리즘에 따라 체크 노드들(CN1 ~ CN12)과 변수 노드들(VN1 ~ VN24) 사이에서 이루어지는 메시지들의 교환을 통하여 이루어질 수 있다. 즉, 각각의 반복마다 체크 노드들(CN1 ~ CN12)과 변수 노드들(VN1 ~ VN24) 사이에서 메시지들이 전달되면서 반복 복호가 수행될 수 있다.
도 4는 도 2에 도시된 패리티 체크 행렬을 이용하여 계산되는 신드롬 벡터를 설명하기 위한 예시도이다.
패리티 체크 행렬(H)과 i 번째 반복에 대응하는 경판정 벡터(hard decision vector; Ci)의 전치(transpose; Ci T)를 기반으로 신드롬 벡터(syndrome vector; Si)가 생성될 수 있다. 여기서, 경판정 벡터(Ci)는, 행 벡터(row vector)인 것으로 가정한다.
신드롬 벡터(Si)의 모든 심볼들(Si1 ~ S12)이 '0'을 나타내는 경우, 이는 i 번째 반복에서 신드롬 체크가 패스하였음을 의미한다. 이는 i 번째 반복에서 판독 벡터에 대한 오류 정정 디코딩이 성공적으로 이루어졌음을 의미한다. 따라서, 해당 판독 벡터에 대한 반복 복호는 종료되고, i 번째 반복에 대응하는 경판정 벡터(Ci)가 디코딩된 코드워드로서 출력될 수 있다.
만약, 신드롬 벡터(Si)의 모든 심볼들(Si1, Si2, Si3) 중 적어도 하나의 심볼이 '0'이 아닌 경우, 이는 i 번째 반복에서 신드롬 체크가 페일되었음을 의미한다. 이는 i 번째 반복에서 오류 정정 디코딩이 성공되지 않았음을 의미하며, 따라서 최대 반복 횟수(I)에 도달하지 않은 경우라면 다음 반복이 수행될 수 있다. 만약, 최대 반복 횟수(I)에 도달한 경우라면 해당 판독 벡터에 대한 반복 복호는 종료될 수 있다.
도 5는 경판정 디코딩 시에 1개의 판독 값을 이용하여 초기 값을 생성하는 과정을 설명하기 위한 예시도이다.
도 5에는, 각각이 제 1 상태(S1) 및 제 2 상태(S2) 중 어느 하나의 상태를 갖는 메모리 셀들의 문턱 전압 분포(Vth)를 도시하였다.
하나의 코드워드에 대응하는 하나의 판독 벡터를 획득하기 위하여, 하나의 판독 전압(Vr1)이 하나의 코드워드를 저장하는 복수의 메모리 셀들(예를 들어, 하나의 페이지를 구성하는 메모리 셀들)에 인가될 수 있다. 이에 따라, 하나의 메모리 셀당 하나의 판독 값이 획득될 수 있다. 하나의 판독 벡터는, 복수의 메모리 셀들에 대응하는 판독 값들로 구성될 수 있다.
예를 들어, 제 1 판독 전압(Vr1)이 복수의 메모리 셀들에 인가되었을 때, 제 1 판독 전압(Vr1)보다 낮은 문턱 전압을 갖는 메모리 셀에 대한 판독 값은 '1'로 나타날 수 있고, 제 1 판독 전압(Vr1)보다 높은 문턱 전압을 갖는 메모리 셀에 대한 판독 값은 '0'으로 나타날 수 있다. 제 1 판독 전압(Vr1)에 대응하는 판독 값은, 2개의 레벨로 양자화된 판독 값일 수 있다.
오류 정정 회로(10)는, 2개의 레벨로 양자화된 판독 값을 초기 값(예를 들어, 초기 LLR 값)으로 변환할 수 있다. 초기 값으로의 변환은, 설정된 룩업 테이블을 참조하여 이루어질 수 있다.
도 6은 연판정 디코딩 시에 g개의 판독 값들을 이용하여 초기 값을 생성하는 과정을 설명하기 위한 예시도이다.
도 6에는 각각이 제 1 상태(S1) 및 제 2 상태(S2) 중 어느 하나의 상태를 갖는 메모리 셀들의 문턱 전압(Vth) 분포를 도시하였다.
양자화 레벨 g+1이 이용되는 경우, 하나의 코드워드에 대응하는 g개의 판독 벡터들을 획득하기 위하여, g개의 판독 전압들 각각이 복수의 메모리 셀들에 순차적으로 인가될 수 있다. 여기서, g는 자연수일 수 있다. 예를 들어, 도 6에 도시된 바와 같이, 양자화 레벨 2가 이용되는 경우 1개의 판독 전압(Vr1)이 인가될 수 있고, 양자화 레벨 3이 이용되는 경우 2개의 판독 전압들(Vr1, Vr2)이 순차적으로 인가될 수 있다. 마찬가지로, 양자화 레벨 8이 이용되는 경우 7개의 판독 전압들(Vr1 ~ Vr7)이 순차적으로 인가될 수 있다. 양자화 레벨 g+1이 이용되는 경우, 하나의 메모리 셀당 g개의 판독 값들이 획득될 수 있다.
g개의 판독 전압들 중 어느 하나의 판독 전압이 복수의 메모리 셀들에 인가되었을 때, 인가된 판독 전압보다 낮은 문턱 전압을 갖는 메모리 셀에 대한 판독 값은 '1'로 나타날 수 있고, 인가된 판독 전압보다 높은 문턱 전압을 갖는 메모리 셀에 대한 판독 값은 '0'으로 나타날 수 있다.
오류 정정 회로는, g개의 판독 전압들 각각에 대응하는 판독 값들을 결합하여 g+1개의 레벨로 양자화된 판독 값을 생성할 수 있다. 예를 들어, 도 6에 도시된 바와 같이 7개의 판독 전압들(Vr1 ~ Vr7)이 이용된 경우, 오류 정정 회로는, 7개의 판독 전압들(Vr1 ~ Vr7)에 대응하는 판독 값들을 결합하여, 8개의 레벨로 양자화된 판독 값을 생성할 수 있다.
오류 정정 회로는, g+1개의 레벨로 양자화된 판독 값을 초기 값(예를 들어, 초기 LLR 값)으로 변환할 수 있다. 초기 값으로의 변환은, 설정된 룩업 테이블을 참조하여 이루어질 수 있다.
이하의 설명에서, 판독 값들이라 할 때, 이는 g+1개의 레벨로 양자화된 판독 값들을 의미할 수 있다.
도 7은 룩업 테이블을 설명하기 위한 예시도이다.
도 7을 참조하면, 룩업 테이블은, 복수의 양자화 레벨 각각에 대응하는 LLR 값들을 정의할 수 있다.
오류 정정 회로는, 룩업 테이블을 참조하여, g+1개의 양자화 레벨로 양자화된 판독 값들 각각을, 양자화 레벨 g+1에 대응하는 g+1개의 LLR 값들 중 어느 하나로 변환할 수 있다.
예를 들어, 양자화 레벨 2가 이용되는 경우, 오류 정정 회로는, 2개의 레벨로 양자화된 판독 값들 중 어느 하나를 LLR1 값으로 변환하고 나머지 하나는 LLR2 값으로 변환할 수 있다. 예를 들어, 2개의 레벨로 양자화된 판독 값들 중 '1'은 LLR1 값인 '-4'로 변환되고, '0'은 LLR2 값인 '+4'로 변환될 수 있다.
본 발명의 실시 예들에서, 판독 값들이라 할 때, 이는 g+1개의 레벨로 양자화된 판독 값들을 의미할 수 있다.
도 8a 내지 도 8d는 컬럼-레이어드(column-layered) 기법을 설명하기 위한 예시도이다.
메시지 전달 알고리즘은, 스케쥴링(scheduling) 기법에 따라 플러딩(flooding) 기법, 로우-레이어드(row-layered) 기법 및 컬럼-레이어드(column-layered) 기법으로 구분될 수 있다.
플러딩 기법에서는, 각각의 반복 내에서 모든 체크 노드들의 업데이트가 서로 동시에 수행되고, 모든 변수 노드들의 업데이트가 서로 동시에 수행된다. 즉, 플러딩 기법에서는, 각각의 반복마다 모든 체크 노드들의 값들이 업데이트되기 이전에 모든 변수 노드들이 업데이트될 필요가 있고, 마찬가지로 각각의 반복마다 모든 변수 노드들의 값들이 업데이트되기 이전에 모든 체크 노드들의 값들이 업데이트될 필요가 있다. 모든 변수 노드들의 값들이 업데이트되기 이전에 모든 체크 노드들의 값들이 업데이트되는 것을 기다리거나, 모든 체크 노드들의 값들이 업데이트되기 이전에 모든 변수 노드들의 값들이 업데이트되는 것을 기다리는 것은 비효율적일 수 있다.
로우-레이어드 기법에서는, 패리티 체크 행렬의 로우들(rows)이 로우-레이어들(row layers)로 그룹핑(grouping)된다. 로우-레이어드 기법에서, 이전 로우 레이어들(previous row layers)에 속하는 체크 노드들의 값들을 기반으로 현재 로우 레이어(current low layer)와 관련된(associated) 변수 노드들의 값들이 업데이트될 수 있고, 업데이트된 변수 노드들의 값들을 기반으로 현재 로우-레이어에 속하는 체크 노드들의 값들이 업데이트될 수 있다. 로우-레이어드 기법은, 일반적으로 높은 성능(예를 들어, 빠른 수렴(convergence))을 나타내지만, 로우-레이어들 간의 정보 교환을 위하여 높은 메모리 대역폭(memory bandwidth)이 요구된다.
컬럼-레이어드 기법에서는, 패리티 체크 행렬의 컬럼들(columns)이 컬럼-레이어들(column layers)로 그룹핑된다. 컬럼-레이어드 기법에서, 이전 컬럼-레이어들(previous column layers)과 관련된(associated) 체크 노드들의 값들을 기반으로 현재 컬럼 레이어(current column layer or currently activated column layer)에 속하는 변수 노드들의 값들이 업데이트될 수 있고, 업데이트된 변수 노드들의 값들을 기반으로 현재 컬럼 레이어와 관련된 체크 노드들의 값들이 업데이트될 수 있다. 즉, 컬럼-레이어드 기법에서, 먼저 연산된 변수 노드의 연산 결과는 이후에 연산되는 변수 노드의 연산 결과에 영향을 준다. 따라서, 컬럼-레이어드 기법에 의하면, 플러딩 기법에 비하여 코드워드에 수렴되는 속도가 더 빠르다. 또한, 컬럼-레이어드 기법에서 각 체크 노드들은 서로 독립적으로 프로세싱되기 때문에, 로우-레이어드 기법에 비하여 더 적은 메모리 대역폭을 필요로 한다.
컬럼-레이어드 기법에서 각각의 반복은, 복수의 컬럼 레이어들 각각에 대응하는 서브-반복(sub-iteration)을 포함할 수 있다. 이하에서, 설명의 편의를 위하여, "컬럼 레이어"를 "레이어"라 한다. 컬럼-레이어드 기법을 도 8a 내지 도 8d를 참조하여 좀 더 상세히 살펴본다. 도 8a 내지 도 8d에는, 각각이 3개의 변수 노드들을 포함하는 8개의 레이어들(layer 1 ~ layer 8)을 도시하였다.
도 8a에 도시된 바와 같이, 첫 번째 반복(1st iteration)의 첫 번째 서브-반복(1st sub-iteration)에서 레이어 1(layer 1)에 속하는 변수 노드들(VN1, VN2, VN3)에서 생성된 V2C 메시지들이 체크 노드들(CN1, CN2, CN3, CN10, CN11, CN12)에게 전송될 수 있다. 이후, 순차적으로 수행되는 첫 번째 반복의 두 번째 서브-반복 내지 일곱 번째 서브-반복들에서, 레이어 2 내지 레이어 7에 속하는 변수 노드들에서 생성된 V2C 메시지들이 해당 변수 노드들에 연결된 체크 노드들에게 전송될 수 있다. 그리고, 도 8b에 도시된 바와 같이, 첫 번째 반복의 여덟 번째 서브-반복(8th sub-iteration)에서 레이어 8(layer 8)에 속하는 변수 노드들(VN22, VN23, VN24)에서 생성된 V2C 메시지들이 체크 노드들(CN10, CN11, CN12)에게 전송될 수 있다.
도 8a 및 8b를 참조하여 설명한 첫 번째 반복에서는, 변수 노드들로부터 체크 노드들에게 V2C 메시지들이 전송되지만, 체크 노드들로부터 변수 노드들에게 C2V 메시지들이 전송되지 않는다. 따라서, 첫 번째 반복에서는, 체크 노드들의 값들은 업데이트 되지만, 변수 노드들의 값들은 업데이트 되지 않는다.
이후, 도 8c에 도시된 바와 같이, 두 번째 반복(2nd iteration)의 첫 번째 서브-반복(1st sub-iteration)에서 체크 노드들(CN1, CN2, CN3, CN10, CN11, CN12)에서 생성된 C2V 메시지들이 레이어 1(layers 1)에 속하는 변수 노드들(VN1, VN2, VN3)에게 전송될 수 있다. 체크 노드들(CN1, CN2, CN3, CN10, CN11, CN12)로부터 수신된 C2V 메시지들을 기반으로, 변수 노드들(VN1, VN2, VN3)의 경판정 값들(hard decision values)이 업데이트되고 V2C 메시지들이 생성되어 체크 노드들(CN1, CN2, CN3, CN10, CN11, CN12)에게 전송될 수 있다. 그리고, 변수 노드들(VN1, VN2, VN3)로부터 수신된 V2C 메시지들을 기반으로, 체크 노드들(CN1, CN2, CN3, CN10, CN11, CN12)의 값들이 업데이트될 수 있다.
이후, 순차적으로 수행되는 두 번째 반복의 두 번째 서브-반복 내지 일곱 번째 서브-반복들에서, 레이어 2 내지 레이어 7과 관련된 체크 노드들에서 생성된 C2V 메시지들이 레이어 2 내지 레이어 7에 속하는 변수 노드들에게 전송될 수 있다. 이에 따라, 레이어 2 내지 레이어 7에 속하는 변수 노드들의 경판정 값들이 업데이트되고 V2C 메시지들이 생성되어 레이어 2 내지 레이어 7과 관련된 체크 노드들에게 전송될 수 있다. 이에 따라, 레이어 2 내지 레이어 7과 관련된 체크 노드들의 값들이 업데이트될 수 있다.
그리고, 도 8d에 도시된 바와 같이, 두 번째 반복의 여덟 번째 서브-반복(8th sub-iteration)에서 체크 노드들(CN10, CN11, CN12)에서 생성된 C2V 메시지들이 레이어 8(layer 8)에 속하는 변수 노드들(VN22, VN23, VN24)에게 전송될 수 있다. 체크 노드들(CN10, CN11, CN12)로부터 수신된 C2V 메시지들을 기반으로, 변수 노드들(VN22, VN23, VN24)의 경판정 값들이 업데이트 되고 V2C 메시지들이 생성되어 체크 노드들(CN10, CN11, CN12)에게 전송될 수 있다. 그리고, 변수 노드들(VN22, VN23, VN24)로부터 수신된 V2C 메시지들을 기반으로, 체크 노드들(CN10, CN11, CN12)의 값들이 업데이트될 수 있다.
두 번째 이후의 반복들은, 두 번째 반복과 동일한 원리로 수행될 수 있다.
도 9는 패리티 체크 행렬을 이용하여 저-복잡도 오류 정정 인코딩을 수행하는 과정을 설명하기 위한 예시도이다.
도 9에는 패리티 영역이 이중 대각 구조로 이루어진 (6, 3) 코드의 패리티 체크 행렬(H)을 이용하여 오류 정정 인코딩이 수행되는 예를 도시하였다.
오류 정정 인코딩 하고자 하는 원본 메시지가 [1 1 1] 이고, 패리티 체크 행렬(H)과 원본 메시지 [1 1 1] 를 이용하여 생성될 코드워드가 [1 1 1 p1 p2 p3] 라 가정한다.
첫 번째 패리티 비트(p1)는, <수학식 1>에 따라 결정될 수 있다.
Figure pat00001
Figure pat00002
Figure pat00003
<수학식 1>에서 [1 0 1 1]은 패리티 체크 행렬(H)의 첫 번째 로우에 포함된 엔트리들 중 첫 번째 내지 네 번째 컬럼에 해당하는 엔트리들을 나타내고, [1 1 1 p1]T는 원본 메시지에 첫 번째 패리티 비트(P1)를 결합하여 전치(transpose)시킨 것을 나타낸다. 여기서 덧셈(+)은 모듈로(modulo)-2 덧셈을 나타낸다. <수학식 1>에 따라 첫 번째 패리티 비트(p1)는 '0'으로 결정될 수 있다.
첫 번째 패리티 비트(p1=0)가 결정되면, <수학식 2>에 따라 두 번째 패리티 비트(p2)가 결정될 수 있다.
Figure pat00004
Figure pat00005
Figure pat00006
<수학식 2>에서 [0 1 0 1 1]은 패리티 체크 행렬(H)의 두 번째 로우에 포함된 엔트리들 중 첫 번째 내지 다섯 번째 컬럼에 해당하는 엔트리들을 나타내고, [1 1 1 0 p2]T는 원본 메시지에 첫 번째 패리티 비트(p1=0) 및 두 번째 패리티 비트(p2)를 결합하여 전치(transpose)시킨 것을 나타낸다. <수학식 2>에 따라 두 번째 패리티 비트(p2)는 '1'로 결정될 수 있다.
첫 번째 패리티 비트(p1=0) 및 두 번째 패리티 비트(p2=1)가 결정되면, <수학식 3>에 따라 세 번째 패리티 비트(P3)가 결정될 수 있다.
Figure pat00007
Figure pat00008
Figure pat00009
<수학식 3>에서 [0 0 1 0 1 1 ]은 패리티 체크 행렬(H)의 세 번째 로우에 포함된 엔트리들 중 첫 번째 내지 여섯 번째 컬럼에 해당하는 엔트리들을 나타내고, [1 1 1 0 1 p3]T는 원본 메시지에 첫 번째 패리티 비트(p1=0), 두 번째 패리티 비트(p2=1) 및 세 번째 패리티 비트(p3)를 결합하여 전치(transpose)시킨 것을 나타낸다. <수학식 3>에 따라 세 번째 패리티 비트(p3)는 '0'으로 결정될 수 있다.
결과적으로, 도 9에 도시된 패리티 체크 행렬(H)과 원본 메시지 [1 1 1]을 이용한 저-복잡도 오류 정정 인코딩이 수행되면, 코드워드 [1 1 1 0 1 0]가 생성될 수 있다.
도 10은 본 발명의 일 실시 예에 따라 컬럼-레이어드 기법을 이용하여 오류 정정 디코딩을 수행하는 과정을 설명하기 위한 예시도이다.
도 10에는 4Х8의 사이즈를 갖는 기본 행렬(base matrix)을 도시하였다. 기본 행렬의 각각의 엔트리들이 3Х3의 사이즈를 갖는 서브 행렬들로 이루어진 경우, 기본 행렬에 대응하는 패리티 체크 행렬은 12Х24의 사이즈를 가질 수 있다. 기본 행렬과 패리티 체크 행렬 간의 관계는, 도 2를 참조하여 설명한 바와 같다.
한편, 도 10에는 설명의 편의를 위하여 오류 정정 디코더의 일부 구성 요소를 도시하였다.
VN 메모리(VN memory)는, 변수 노드들의 경판정 값들을 저장할 수 있다.
변수 노드 유닛들(VNU1 ~ VNU3)은, 체크 노드 유닛들(CNU1~CNU12)로부터 수신되는 C2V 메시지들에 따라, VN 메모리에 저장된 변수 노드들의 경판정 값들을 업데이트하고 V2C 메시지들을 생성하여 체크 노드 유닛들(CNU1~CNU12)에게 전송할 수 있다.
CN 메모리(CN memory)는, 체크 노드들의 값들을 저장할 수 있다.
체크 노드 유닛들(CNU1 ~ CNU12)은, CN 메모리에 저장된 체크 노드들의 값들에 따라 C2V 메시지들을 생성하여 변수 노드 유닛들(VNU1 ~ VNU3)에게 전송하고, 변수 노드 유닛들(VNU1 ~ VNU3)로부터 수신되는 V2C 메시지들에 따라 CN 메모리에 저장된 체크 노드들의 값들을 업데이트할 수 있다.
라우터(router)는, 패리티 체크 행렬에 따라 변수 노드 유닛들(VNU1 ~ VNU3)과 체크 노드 유닛들(CNU1 ~ CNU12)을 연결할 수 있다. 예를 들어, 라우터는, 현재 활성화된 레이어에 속하는 순환 순열 행렬들에 대한 정보를 기반으로 변수 노드 유닛들(VNU1 ~ VNU3)과 체크 노드 유닛들(CNU1 ~ CNU12)을 연결할 수 있다.
예를 들어, 라우터는, 현재 활성화된 레이어에 속하는 로우들 중 첫 번째 로우에 순환 시프트 값이 0인 순환 순열 행렬이 포함되어 있는 경우, 변수 노드 유닛들(VNU1 ~ VNU3)과 첫 번째 로우에 대응하는 체크 노드 유닛들(CNU1 ~ CNU3)들을 연결할 수 있다. 이 때, 라우터는, 변수 노드 유닛(VNU1)이 체크 노드 유닛(CNU1)에 연결되도록 제어하고, 변수 노드 유닛(VNU2)이 체크 노드 유닛(CNU2)에 연결되도록 제어하고, 변수 노드 유닛(VNU3)이 체크 노드 유닛(CNU3)에 연결되도록 제어할 수 있다.
만약, 현재 활성화된 레이어에 속하는 로우들 중 첫 번째 로우에 순환 시프트 값이 1인 순환 순열 행렬이 포함되어 있는 경우, 라우터는, 변수 노드 유닛(VNU1)이 체크 노드 유닛(CNU3)에 연결되도록 제어하고, 변수 노드 유닛(VNU2)이 체크 노드 유닛(CNU1)에 연결되도록 제어하고, 변수 노드 유닛(VNU3)이 체크 노드 유닛(CNU2)에 연결되도록 제어할 수 있다.
컬럼-레이어드 기법에서는, 서브-반복마다 해당 서브-반복에 대응하는 레이어들이 활성화될 수 있다. 레이어들이 활성화된다는 것은, 해당 레이어에 속하는 변수 노드들의 값들과 해당 레이어와 관련된(associated) 체크 노드들의 값들이 업데이트되기 위하여 오류 정정 디코더에 포함된 여러 유닛들 간에 정보 교환이 이루어진다는 것을 의미할 수 있다.
예를 들어, 레이어들(layer 1~ layer 8) 중 레이어 6(layer 6)이 활성화되는 경우, 레이어 6과 관련된 체크 노드들의 값들이 저장된 메모리 영역들(m1 ~ m6)이 체크 노드 유닛들(CNU1 ~ CNU6)에 의하여 액세스될 수 있다. 또한, 레이어 6에 속하는 변수 노드들의 경판정 값들이 저장된 메모리 영역들(v16, v17, v18)이 변수 노드 유닛들(VNU1 ~ VNU3)에 의하여 액세스될 수 있다.
컬럼-레이어드 기법에서는, 각각의 서브-반복에서 활성화된 레이어와 관련된 모든 체크 노드들의 값들은 병렬적(parallel)으로 업데이트될 수 있다.
도 10에 도시된 예에서는, 메모리 영역들(m1 ~ m12) 각각에 대응하는 체크 노드 유닛들(CNU1 ~ CNU12)이 존재한다. 체크 노드 유닛들(CNU1 ~ CNU12) 각각은, 항상 메모리 영역들(m1 ~ m12) 중 자신에 대응하는 메모리 영역들에 액세스하여, C2V 메시지를 생성하거나 체크 노드의 값을 업데이트할 수 있다.
도 11은 본 발명의 일 실시 예에 따라 컬럼-레이어드 기법을 이용하여 오류 정정 디코딩을 수행하는 과정을 설명하기 위한 예시도이다.
도 11에는 그룹핑 기법(grouping scheme)이 더 이용되는 경우를 도시하였다. 도 11을 참조하여 설명하는 실시 예에서, 도 10을 참조하여 설명한 내용과 중복되는 내용은 생략한다.
도 11에 도시된 예에서, 기본 행렬의 로우들은 복수의 로우 그룹들로 그룹핑될 수 있다. 예를 들어, 기본 행렬의 로우 1(row 1) 및 로우 2(row 2)는 로우 그룹 1(row group 1)로 그룹핑될 수 있고, 기본 행렬의 로우 3(row 3) 및 로우 4(row 4)는 로우 그룹 2(row group 2)로 그룹핑될 수 있다.
기본 행렬의 로우들을 그룹핑하여 오류 정정 디코딩을 수행하는 경우 하드웨어 자원이 절약될 수 있다. 예를 들어, 도 11에 도시된 예에서, 오류 정정 디코더는, 로우 그룹들(row group 1, row group 2)의 개수만큼의 체크 노드 유닛 그룹들(CNUG1, CNUG2)을 포함할 수 있다. 체크 노드 유닛 그룹 1(CNUG1)은 로우 그룹 1(row group 1)에 대응하고, 체크 노드 유닛 그룹 2(CNUG2)는 로우 그룹 1(row group 1)에 대응한다. 체크 노드 유닛 그룹들(CNUG1, CNUG2) 각각은 서브 행렬의 사이즈에 대응하는 개수의 체크 노드 유닛들을 포함할 수 있다. 예를 들어, 서브 행렬의 사이즈가 3인 경우, 체크 노드 유닛 그룹들(CNUG1)은 3개의 체크 노드 유닛들(CNU1~CNU3)을 포함할 수 있고, 체크 노드 유닛 그룹들(CNUG2)은 3개의 체크 노드 유닛들(CNU4~CNU6)을 포함할 수 있다.
도 11에 도시된 예에서, 오류 정정 디코더는, 6개의 체크 노드 유닛들(CNU1~CNU6)을 포함함을 알 수 있다. 즉, 도 11에 도시된 바와 같이 그룹핑 기법이 더 이용되는 경우, 도 10을 참조하여 설명한 그룹핑 기법이 이용되지 않는 경우에 비하여, 체크 노드 유닛들의 개수가 각 그룹에 포함된 로우들의 수에 비례하여 감소될 수 있다. 예를 들어, 각 로우 그룹들이 2개씩의 로우들을 포함하는 경우 그룹핑 기법이 이용되지 않는 경우에 비하여 체크 노드 유닛들의 개수가 2배 감소될 수 있고, 각 로우 그룹들이 5개씩의 로우들을 포함하는 경우 그룹핑 기법이 이용되지 않는 경우에 비하여 체크 노드 유닛들의 개수가 5배 감소될 수 있다.
그룹핑 기법이 이용되는 경우 체크 노드 유닛들의 개수가 감소되기 때문에, 체크 노드 유닛들 각각은 복수의 메모리 영역에 액세스할 수 있어야 한다. 예를 들어, 로우 그룹 1(row group 1)에 대응하는 체크 노드 유닛 그룹(CNUG1)에 속하는 체크 노드 유닛(CNU1)은, 로우 1(row 1)에 대응하는 메모리 영역들(m1 ~ m3) 중 어느 하나의 메모리 영역(m1)과 로우 2(row 2)에 대응하는 메모리 영역들(m4 ~ m6) 중 어느 하나의 메모리 영역(m4)에 액세스할 수 있어야 한다.
만약, 로우 그룹 1(row group 1)에 두 개의 순환 순열 행렬이 포함된 레이어 6이 활성화되는 경우, 체크 노드 유닛 그룹 1(CNUG1)에 속하는 체크 노드 유닛들(CNU1 ~ CNU3) 각각은 동시에 두 개의 메모리 영역들에 액세스하여야 할 것이다. 예를 들어, 체크 노드 유닛(CNU1)은 메모리 영역들(m1, m4)에 액세스 하여야 하고, 체크 노드 유닛(CNU2)은 메모리 영역들(m2, m5)에 액세스 하여야 하며, 체크 노드 유닛(CNU3)은 메모리 영역들(m3, m6)에 액세스 하여야 할 것이다. 즉, 체크 노드 유닛들(CNU1 ~ CNU3) 각각이 동시에 두 개의 메모리 영역들에 액세스하여야 하기 때문에 프로세스 상의 충돌이 발생한다. 이러한 프로세스 상의 충돌을 회피하기 위하여는 체크 노드 유닛들(CNU1 ~ CNU3)이 메모리 영역들(m1~m6)에 액세스할 순서를 스케쥴링하거나 별도의 하드웨어를 추가하는 방안이 필요할 것이다. 이는, 하드웨어의 추가 및 프로세스 상의 부담이 될 수 있다.
도 12는 본 발명의 일 실시 예에 따른 패리티 체크 행렬을 설명하기 위한 예시도이다.
도 12에 도시된 예에서, 도 2를 참조하여 설명한 바와 같이, 기본 행렬에서 '-1'로 표현된 엔트리는 해당 엔트리가 영 행렬임을 나타내고, 기본 행렬에서 '0'으로 표현된 엔트리는 해당 엔트리가 항등 행렬임을 나타내며, 기본 행렬에서 '1'로 표현된 엔트리는 해당 엔트리가 항등 행렬을 우측으로 한 번 순환 이동시킨 행렬임을 나타내고, 기본 행렬에서 '2'로 표현된 엔트리는 해당 엔트리가 항등 행렬을 우측으로 두 번 순환 이동시킨 행렬임을 나타낸다.
본 발명의 일 실시 예에 따른 패리티 체크 행렬은, 로우 그룹들 각각에 대하여 하나의 레이어마다 최대 하나의 순환 순열 행렬을 포함할 수 있다.
예를 들어, 로우 그룹 1(row group 1)의 레이어 1, 레이어 2, 레이어 4, 레이어 5, 레이어 6, 레이어 7 및 레이어 8에는 순환 순열 행렬이 하나씩 포함되고, 로우 그룹 1(row group 1)의 레이어 3에는 순환 순열 행렬이 포함되지 않음을 알 수 있다.
예를 들어, 로우 그룹 2(row group 2)의 레이어 1, 레이어 3, 레이어 4, 레이어 5, 레이어 6, 레이어 7 및 레이어 8에는 순환 순열 행렬이 하나씩 포함되고, 로우 그룹 2(row group 2)의 레이어 2에는 순환 순열 행렬이 포함되지 않음을 알 수 있다.
도 12에 도시된 패리티 체크 행렬은 도 2에 도시된 패리티 체크 행렬의 로우들 중 일부를 교환(permutation)하여 생성될 수 있다. 예를 들어, 도 2에 도시된 기본 행렬의 로우 2(row 2)와 로우 3(row)를 서로 교환(permutation)하면 도 12에 도시된 기본 행렬이 생성될 수 있다.
도 13은 본 발명의 일 실시 예에 따른 기본 행렬의 패리티 영역을 설명하기 위한 예시도이다.
도 13에서는, 설명의 편의를 위하여, 순환 순열 행렬에 해당하는 엔트리들에 음영 표시를 하였다. 음영 표시가 되지 않은 엔트리들은 항등 행렬을 나타낸다. 모든 순환 순열 행렬들의 시프트 값은 서로 동일하거나, 적어도 하나의 순환 순열 행렬의 시프트 값은 나머지 순환 순열 행렬들의 시프트 값과 상이할 수 있다.
도 13에 도시된 구조는, 이중 대각 구조를 갖는 패리티 영역의 로우들 중 일부를 교환(permutation)함으로써 생성될 수 있다. 따라서, 도 13에 도시된 구조는, 저-복잡도 오류 정정 인코딩을 가능하게 한다.
도 13에 도시된 구조가 저-복잡도 오류 정정 인코딩에 이용될 때, 인코딩 순서(encoding order)는 이중 대각 구조가 이용될 때와는 상이할 수 있다. 예를 들어, 도 9를 참조하여 설명한 바와 같이, 이중 대각 구조가 저-복잡도 오류 정정 인코딩에 이용되는 경우에는, 첫 번째 로우부터 마지막 로우까지 순차적으로 선택되면서 저-복잡도 오류 정정 인코딩이 수행될 수 있다. 반면, 도 13에 도시된 구조가 저-복잡도 오류 정정 인코딩에 이용되는 경우에는, 교환된 로우들의 원래 위치(즉, 교환이 수행되기 이전의 이중 대각 구조 상에서의 위치)에 따라 인코딩 순서가 결정될 수 있다.
예를 들어, 도 13에 도시된 구조에서 1 행은, 이중 대각 구조 상에서 교환이 이루어지지 않은 행이다. 따라서, 저-복잡도 오류 정정 인코딩 시 1 행이 첫 번째로 선택될 것이다. 한편, 도 13에 도시된 구조에서 4 행은, 이중 대각 구조 상에서 2 행에 위치하던 행이다. 따라서, 저-복잡도 오류 정정 인코딩 시 4 행이 두 번째로 선택될 것이다. 마찬가지로, 도 13에 도시된 구조에서 7 행은, 이중 대각 구조 상에서 3 행에 위치하던 행이다. 따라서, 저-복잡도 오류 정정 인코딩 시 7 행이 세 번째로 선택될 것이다. 동일한 원리로 나머지 행들에 대한 인코딩 순서가 결정될 수 있다. 전체 인코딩 순서가 도 13에 도시되었다.
한편, 패리티 영역이 설계된 이후에 메시지 영역을 적절히 설계함으로써 전체 기본 행렬이 완성될 수 있다. 예를 들어, 기본 행렬은, 차수 분포(degree distribution)를 최적화함으로써 거스(girth)가 최대가 되도록 설계될 수 있다.
한편, 도 13에 도시된 구조에서, 로우 그룹들(row group 1~row group5) 각각에는 하나의 레이어마다 최대 하나의 순환 순열 행렬이 포함되어 있음을 알 수 있다. 이러한 구조는, 그룹핑 기법이 이용될 때 저-복잡도 디코딩을 가능하게 한다. 자세한 내용은 도 14를 참조하여 설명한다.
도 14는 본 발명의 일 실시 예에 따라 컬럼-레이어드 기법을 이용하여 오류 정정 디코딩을 수행하는 과정을 설명하기 위한 예시도이다.
도 14를 참조하여 설명하는 실시 예에서, 오류 정정 디코딩을 위하여 도 12를 참조하여 설명한 기본 행렬이 이용되는 경우를 설명한다. 도 14를 참조하여 설명하는 실시 예에서, 도 10 및 도 11을 참조하여 설명한 내용과 중복되는 내용은 생략한다.
도 14에 도시된 기본 행렬에는, 로우 그룹들 각각에 대하여 하나의 레이어마다 최대 하나의 순환 순열 행렬이 포함된다. 이는, 레이어들(layer 1 ~ layer 8) 중 어떠한 레이어가 활성화되더라도 체크 노드 유닛 그룹들(CNUG1, CNUG2)에 속하는 체크 노드 유닛들(CNU1~CNU6) 각각이 둘 이상의 메모리 영역들에 액세스하지 않을 수 있음을 의미한다.
예를 들어, 레이어 6이 활성화되는 경우, 체크 노드 유닛 그룹들(CNUG1, CNUG2)에 속하는 체크 노드 유닛들(CNU1~CNU6) 각각은 하나의 메모리 영역에만 액세스할 수 있다. 예를 들어, 체크 노드 유닛(CNU1)은 메모리 영역(m1)에 액세스하고, 체크 노드 유닛(CNU2)은 메모리 영역(m2)에 액세스하며, 체크 노드 유닛(CNU3)은 메모리 영역(m3)에 액세스하고, 체크 노드 유닛(CNU4)은 메모리 영역(m7)에 액세스하며, 체크 노드 유닛(CNU5)은 메모리 영역(m8)에 액세스하고, 체크 노드 유닛(CNU6)은 메모리 영역(m9)에 액세스할 것이다. 따라서, 도 11을 참조하여 설명한 실시 예와 비교할 때, 프로세스 상의 충돌이 발생하지 않을 수 있다. 즉, 별도의 스케쥴링 또는 하드웨어의 추가 등이 없이 오류 정정 디코딩에 이용되는 행렬만을 변형함으로써, 프로세스 상의 충돌을 방지할 수 있다.
한편, CN 메모리에 포함된 복수의 메모리 영역들(m1~m12)은, 로우 그룹들에 대응되게 그룹핑될 수 있다. 예를 들어, 메모리 영역들(m1~m12)은, 로우 그룹 1(row group 1)에 대응되는 메모리 영역 그룹(MAG1)과 로우 그룹 2(row group 2)에 대응되는 메모리 영역 그룹(MAG2)으로 그룹핑될 수 있다.
체크 노드 유닛 그룹(CNUG1)은 메모리 영역 그룹(MAG1)에 액세스하여 체크 노드들의 값들을 업데이트할 수 있고, 체크 노드 유닛 그룹(CNUG2)은 메모리 영역 그룹(MAG2)에 액세스하여 체크 노드들의 값들을 업데이트할 수 있다.
한편, 메모리 영역 그룹들(MAG1, MAG2) 각각은, 둘 이상의 메모리 영역 서브-그룹들로 구분될 수 있다. 메모리 영역 서브-그룹들 각각은, 서브 행렬의 사이즈에 대응하는 개수의 메모리 영역을 포함할 수 있다. 예를 들어, 메모리 영역 그룹(MAG1)은 3개의 메모리 영역들(m1 ~ m3)을 포함하는 메모리 영역 서브-그룹(MASG1)과 3개의 메모리 영역들(m4 ~ m6)을 포함하는 메모리 영역 서브-그룹(MASG2)으로 구분될 수 있다. 마찬가지로, 메모리 영역 그룹(MAG2)은 3개의 메모리 영역들(m7 ~ m9)을 포함하는 메모리 영역 서브-그룹(MASG3)과 3개의 메모리 영역들(m10 ~ m12)을 포함하는 메모리 영역 서브-그룹(MASG4)으로 구분될 수 있다.
체크 노드 유닛 그룹들(CNUG1, CNUG2) 각각은, 대응하는 메모리 영역 그룹에 포함된 모든 메모리 영역 서브-그룹들에 액세스 가능할 수 있다. 예를 들어, 체크 노드 유닛 그룹(CNUG1)은 메모리 영역 서브-그룹들(MASG1, MASG2)에 액세스 가능할 수 있고, 체크 노드 유닛 그룹(CNUG2)은 메모리 영역 서브-그룹들(MASG3, MASG4)에 액세스 가능할 수 있다. 체크 노드 유닛 그룹들(CNUG1, CNUG2) 각각은, 액세스 가능한 메모리 영역 서브-그룹들 중, 현재 활성화된 레이어에 포함된 순환 순열 행렬에 대응하는 메모리 영역 서브-그룹에 액세스할 수 있다. 그리고, 체크 노드 유닛 그룹들(CNUG1, CNUG2) 각각은, 액세스된 메모리 영역 서브-그룹에 포함된 메모리 영역들에 저장된 체크 노드들의 값들을 병렬적(parallel)으로 업데이트할 수 있다.
예를 들어, 레이어 6이 활성화되는 경우, 체크 노드 유닛 그룹(CNUG1)은 로우 1(row 1)에 대응하는 메모리 영역 서브 그룹(MASG1)에 액세스하고, 체크 노드 유닛 그룹(CNUG2)은 로우 3(row 3)에 대응하는 메모리 영역 서브 그룹(MASG3)에 액세스할 수 있다. 이에 따라, 메모리 영역들(m1, m2, m3, m7, m8, m9)에 저장된 체크 노드들의 값들이 병렬적으로 업데이트될 수 있다.
도 15는 본 발명의 일 실시 예에 따른 패리티 체크 행렬이 저장되는 예를 설명하기 위한 예시도이다.
로우 그룹들 각각에 대하여 하나의 레이어마다 최대 하나의 순환 순열 행렬이 포함되게 패리티 체크 행렬을 구성하는 경우, 패리티 체크 행렬을 저장하는 데 필요한 메모리 용량이 감소될 수 있다.
도 15에는, 로우 그룹들(row group 1, row group 2) 각각에 대하여, 각 레이어들의 정보가 4bits를 이용하여 저장되는 예를 도시하였다. 각각의 4bits의 정보들 중 첫 번째 2bits은 순환 순열 행렬이 포함된 로우의 위치를 나타내고, 두 번째 2bits은 순환 시프트 값(cyclic shift amount)를 나타낸다.
예를 들어, '0100'은 로우 그룹에 속하는 컬럼 레이어의 첫 번째 로우에 항등 행렬(즉, 시프트 값이 0인 순환 순열 행렬)이 존재함을 나타낸다. 예를 들어, '0110'은 로우 그룹에 속하는 컬럼 레이어의 첫 번째 로우에 항등 행렬이 2만큼 순환 이동된 순환 순열 행렬이 존재함을 나타낸다. 예를 들어, '1000'은 로우 그룹에 속하는 컬럼 레이어의 두 번째 로우에 항등 행렬이 존재함을 나타낸다. 예를 들어, '1001'은 로우 그룹에 속하는 컬럼 레이어의 두 번째 로우에 항등 행렬이 1만큼 순환 이동된 순환 순열 행렬이 존재함을 나타낸다. 예를 들어, '00xx'는 로우 그룹에 속하는 컬럼 레이어에 순환 순열 행렬이 존재하지 않음을 나타낸다. 여기서 'xx'는 어떠한 값을 갖더라도 무방하다.
도 15를 참조하면, 로우 그룹들 각각에 속하는 컬럼 레이어마다 최대 하나의 순환 순열 행렬만이 존재하기 때문에 순환 순열 행렬이 포함된 로우의 위치 및 시프트 값만을 저장할 수 있고, 따라서 패리티 체크 행렬을 저장하는 데 필요한 메모리 용량이 감소될 수 있다.
만약, 로우 그룹들 각각에 속하는 컬럼 레이어들 중 둘 이상의 순환 순열 행렬이 존재하는 경우 이를 표현하기 위하여 8bits이 필요할 수 있기 때문에, 각각의 bits들이 어떠한 레이어에 대응되는지를 가리키는 정보를 저장하기 위하여 메모리가 추가적으로 필요하게 될 것이다.
도 16은 본 발명의 일 실시 예에 따른 오류 정정 디코더를 설명하기 위한 예시도이다.
도 16에는 도 14에 도시된 오류 정정 디코더를 좀 더 상세히 도시하였다. 도 16을 참조하면, 오류 정정 디코더(error correction decoder; 200)는, 맵퍼(mapper; 210), 제 1 메모리(first memory; 220), 노드 프로세서(node processor; 230), 디코딩 제어부(decoding controller; 240), 제 2 메모리(second memory; 250), 제 3 메모리(third memory; 260) 및 신드롬 체크부(syndrome checker; 270)를 포함할 수 있다. 실시 예에 따라, 도 16에 도시된 구성 요소들 중 적어도 하나는 생략될 수 있다.
맵퍼(210)는, 코드워드에 대응하는 판독 벡터를 수신하고, 수신된 판독 벡터를 기반으로 초기 벡터를 생성할 수 있다. 초기 벡터는, 판독 벡터에 포함된 판독 값들 각각에 대응하는 초기 값들을 포함할 수 있다. 초기 값들은, 부호 비트들 및 크기 비트들을 포함하는 LLR 값들일 수 있다. 예를 들어, 맵퍼(210)는, 룩업 테이블(LUT; 212)을 참조하여 판독 값들을 초기 값들로 변환할 수 있다. 맵퍼(210)는 생성된 초기 벡터를 제 1 메모리(220)에 저장할 수 있다. 예를 들어, 제 1 메모리(220)는, SRAM(Static Random Access Memory) 또는 DRAM(Dynamic Random Access Memory) 등으로 이루어질 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
노드 프로세서(230)는, 제 1 메모리(220)에 저장된 초기 벡터를 기반으로 오류 정정 디코딩을 수행할 수 있다. 노드 프로세서(230)는, 변수 노드 프로세서(variable node processor; 232), 체크 노드 프로세서(check node processor; 234) 및 라우터(router; 236)를 포함할 수 있다.
라우터(236)는, 변수 노드 프로세서(232)와 체크 노드 프로세서(234) 간에 송수신되는 메시지들을 라우팅할 수 있다. 예를 들어, 라우터(236)는, 디코딩 제어부(240)로부터 현재 활성화된 레이어에 대한 정보를 수신하고, 수신된 정보를 기반으로 V2C 메시지들 및 C2V 메시지들의 전송을 제어할 수 있다. 현재 활성화된 레이어에 대한 정보는, 예를 들어, 현재 활성화된 레이어에 포함된 순환 순열 행렬들의 위치 및 순환 시프트 값에 대한 정보를 포함할 수 있다. 예를 들어, 라우터(236)는, 현재 활성화된 레이어에 대한 정보를 기반으로, 변수 노드 유닛(VNU)들과 체크 노드 유닛 그룹(CNUG)들을 연결할 수 있다.
첫 번째 반복(first iteration)에서, 변수 노드 프로세서(232)는, 제 1 메모리(220)로부터 초기 벡터를 수신하고, 수신된 초기 벡터에 대응하는 경판정 값들을 제 2 메모리(250)에 저장할 수 있다. 예를 들어, 변수 노드 프로세서(232)는, 초기 벡터에 포함된 부호 비트들 및 크기 비트들 중 크기 비트들의 시퀀스(sequence)를 제 2 메모리(250)에 저장할 수 있다. 변수 노드 프로세서(232)는, 제 1 메모리(220)로부터 수신되는 초기 벡터를 기반으로, 첫 번째 반복에서 순차적으로 활성화되는 레이어들에 대응하는 V2C 메시지들을 생성하고, 생성된 V2C 메시지들을 체크 노드 프로세서(234)에게 전송할 수 있다.
첫 번째 반복에서, 체크 노드 프로세서(234)는, 변수 노드 프로세서(232)로부터 수신되는 V2C 메시지들을 이용하여 제 3 메모리(260)에 저장된 체크 노드들의 값들을 업데이트할 수 있다. 체크 노드 프로세서(234)는 로우 그룹의 개수에 대응하는 개수의 체크 노드 유닛 그룹(CNUG)들을 포함할 수 있다. 체크 노드 유닛 그룹(CNUG)들은, 디코딩 제어부(240)로부터 수신되는 현재 활성화된 레이어에 대한 정보를 기반으로, 제 3 메모리(260)에 포함된 복수의 메모리 영역들 중 현재 활성화된 레이어에 포함된 순환 순열 행렬에 대응하는 메모리 영역들에 액세스하고, 액세스된 메모리 영역들에 저장된 체크 노드들의 값들을 업데이트할 수 있다. 예를 들어, 최소-합 알고리즘이 이용되는 경우, 체크 노드들의 값들은, V2C 메시지들 중 최소 값, V2C 메시지들 중 두 번째 최소 값, 최소 값에 대응하는 변수 노드의 인덱스 및 두 번째 최소 값에 대응하는 변수 노드의 인덱스를 포함할 수 있다.
첫 번째 이후의 반복에서, 체크 노드 프로세서(234)는, 현재 활성화된 레이어에 대한 정보를 기반으로 제 3 메모리(260)에 포함된 복수의 메모리 영역들 중 현재 활성화된 레이어에 대응하는 메모리 영역들에 액세스하고, 액세스된 메모리 영역들에 저장된 체크 노드들의 값들을 기반으로 C2V 메시지들을 생성하여 변수 노드 프로세서(232)에게 전송할 수 있다.
첫 번째 이후의 반복에서, 변수 노드 프로세서(232)는, 체크 노드 프로세서(234)로부터 수신되는 C2V 메시지들과 제 1 메모리(220)에 저장된 초기 값들을 기반으로 현재 활성화된 레이어에 속하는 변수 노드들의 경판정 값들을 연산하고, 제 2 메모리(250)에 저장된 변수 노드들의 경판정 값들을 업데이트할 수 있다. 또한, 변수 노드 프로세서(232)는, 체크 노드 프로세서(234)로부터 수신되는 C2V 메시지들과 제 1 메모리(220)에 저장된 초기 값들을 기반으로 V2C 메시지들을 생성하고, 생성된 V2C 메시지들을 체크 노드 프로세서(234)에게 전송할 수 있다.
디코딩 제어부(240)는, 맵퍼(210)로 하여금 코드워드에 대응하는 판독 값들을 수신하고 수신된 판독 값들을 기반으로 초기 값들을 생성하도록, 맵퍼(210)를 제어할 수 있다.
디코딩 제어부(240)는, 제 1 메모리(220)에 저장된 초기 값들을 이용하여 오류 정정 디코딩이 수행될 수 있도록, 노드 프로세서(230)를 제어할 수 있다.
디코딩 제어부(240)는, 각각의 서브-반복마다 현재 활성화된 레이어에 대한 정보를 노드 프로세서(230)에게 제공할 수 있다. 현재 활성화된 레이어에 대한 정보는, 해당 레이어에 포함된 순환 순열 행렬의 위치 및 순환 시프트 값을 포함할 수 있다.
디코딩 제어부(240)는, 최대 반복 횟수 내에서 신드롬 체크가 패스되었음을 통지받는 경우, 제 2 메모리(250)에 저장된 변수 노드들의 경판정 값들이 디코딩된 코드워드로서 출력될 수 있도록 제 2 메모리(250)를 제어할 수 있다. 디코딩 제어부(240)는, 최대 반복 횟수 내에서 신드롬 체크가 페일되었음을 통지받는 경우 다음 반복이 수행될 수 있도록 노드 프로세서(230)를 제어할 수 있다. 디코딩 제어부(240)는, 최대 반복 횟수에 도달할 때까지 신드롬 체크가 패스되었음을 통지받지 못하는 경우, 현재 판독 벡터에 대응하는 오류 정정 디코딩이 페일되었음을 나타내는 페일 신호를 출력할 수 있다.
신드롬 체크부(270)는, 각각의 반복마다 패리티 체크 행렬과 제 2 메모리(250)에 저장된 변수 노드들의 경판정 값들을 이용하여 신드롬 체크를 수행할 수 있다. 신드롬 체크부(270)는, 신드롬 체크의 패스/페일 여부를 디코딩 제어부(240)에게 통지할 수 있다.
도 17은 본 발명의 일 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 17을 참조하면, 메모리 시스템(memory system; 2000)은, 데이터가 저장되는 메모리 장치(memory device; 2200) 및 호스트(host; 1000)의 요청(request)에 따라 메모리 장치(2200)를 제어하는 메모리 컨트롤러(memory controller; 2100)를 포함할 수 있다.
호스트(1000)는, 메모리 시스템(2000)에 데이터를 저장하거나 메모리 시스템(2000)으로부터 데이터를 회수(retrieve)하는 장치 또는 시스템일 수 있다. 예를 들어, 호스트(1000)는, 컴퓨터(computer), 휴대용 디지털 장치(portable digital device), 태블릿(tablet), 디지털 카메라(digital camera), 디지털 오디오 플레이어(digital audio player), 텔레비전(television), 무선 통신 장치(wireless communication device) 및 이동 전화기(cellular phone) 중 적어도 하나를 포함할 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
메모리 컨트롤러(2100)는, 메모리 시스템(2000)의 동작을 전반적으로 제어할 수 있다. 메모리 컨트롤러(2100)는, 호스트(1000)로부터의 요청에 따라 다양한 동작(operation)을 수행할 수 있다. 예를 들어, 메모리 컨트롤러(2100)는, 메모리 장치(2200)에 대하여 프로그램(program) 동작, 판독(read) 동작 및 소거(erase) 동작 등을 수행할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(2100)는 프로그램 커맨드(program command), 어드레스(address) 및 코드워드 등을 메모리 장치(2200)에 전송할 수 있다. 판독 동작 시, 메모리 컨트롤러(2100)는 판독 커맨드(read command) 및 어드레스 등을 메모리 장치(2200)에게 전송하고, 메모리 장치(2200)로부터 코드워드에 대응하는 판독 데이터(read data)를 수신할 수 있다. 소거 동작 시, 메모리 컨트롤러(2100)는, 소거 커맨드(erase command) 및 어드레스 등을 메모리 장치(2200)에게 전송할 수 있다.
메모리 컨트롤러(2100)는, 호스트 인터페이스(host interface; 2110), 중앙 처리 장치(central processing unit; CPU; 2120), 메모리 인터페이스(memory interface; 2130), 버퍼 메모리(buffer memory; 2140), 오류 정정 회로(error correction circuit; 2150) 및 내부 메모리(2160)를 포함할 수 있다. 호스트 인터페이스(2110), 메모리 인터페이스(2130), 버퍼 메모리(2140), 오류 정정 회로(2150) 및 내부 메모리(2160)는 중앙 처리 장치(2120)에 의해 제어될 수 있다.
호스트 인터페이스(2110)는, 호스트(1000)로부터 수신되는 프로그램 요청, 판독 요청 및 소거 요청 등을 중앙 처리 장치(2120)에게 전달할 수 있다. 프로그램 동작 시, 호스트 인터페이스(2110)는, 프로그램 요청에 대응하는 원본 데이터(original data)를 호스트(1000)로부터 수신하고, 수신된 원본 데이터를 버퍼 메모리(2140)에 저장할 수 있다. 판독 동작 시, 호스트 인터페이스(2110)는, 버퍼 메모리(2140)에 저장된 디코딩된 코드워드를 호스트(1000)에게 전송할 수 있다. 호스트 인터페이스(2110)는, 다양한 인터페이스 프로토콜을 이용하여 호스트(1000)와 통신을 수행할 수 있다. 예를 들어, 호스트 인터페이스(2110)는, NVMe(Non-Volatile Memory express), PCI-E(Peripheral Component Interconnect-Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface), UFS(Universal Flash Storage), SCSI(Small Computer Small Interface) 및 SAS(serial attached SCSI) 중 적어도 하나의 인터페이스 프로토콜을 이용하여 호스트(1000)와 통신할 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
중앙 처리 장치(2120)는, 메모리 장치(2200)를 제어하기 위하여, 각종 연산을 수행하거나 커맨드 및 어드레스를 생성할 수 있다. 예를 들어, 중앙 처리 장치(2120)는, 호스트 인터페이스(2110)로부터 전달되는 요청에 따라, 프로그램 동작, 판독 동작 및 소거 동작 등에 필요한 다양한 커맨드들 및 어드레스들을 생성할 수 있다.
중앙 처리 장치(2120)는, 호스트 인터페이스(2110)로부터 프로그램 요청이 수신되는 경우, 버퍼 메모리(2140)에 저장된 원본 데이터에 대하여 오류 정정 인코딩을 수행하도록 오류 정정 회로(2150)를 제어할 수 있다. 중앙 처리 장치(2120)는, 오류 정정 회로(2150)로부터 코드워드가 생성되었음을 통지받는 경우, 프로그램 커맨드 및 어드레스를 생성하고, 생성된 프로그램 커맨드 및 어드레스와 버퍼 메모리(2140)에 저장된 코드워드가 메모리 장치(2200)에게 전송될 수 있도록 메모리 인터페이스(2130)를 제어할 수 있다.
중앙 처리 장치(2120)는, 호스트 인터페이스(2110)로부터 판독 요청이 수신되는 경우, 판독 커맨드 및 어드레스를 생성하고, 생성된 판독 커맨드 및 어드레스가 메모리 장치(2200)에게 전송될 수 있도록 메모리 인터페이스(2130)를 제어할 수 있다. 중앙 처리 장치(2120)는, 메모리 인터페이스(2130)로부터 판독 데이터가 수신되었음을 통지받는 경우, 버퍼 메모리(2140)에 저장된 판독 데이터에 대하여 오류 정정 디코딩을 수행하도록 오류 정정 회로(2150)를 제어할 수 있다. 중앙 처리 장치(2120)는, 오류 정정 회로(2150)로부터 디코딩된 코드워드가 생성되었음을 통지받는 경우, 버퍼 메모리(2140)에 저장된 디코딩된 코드워드가 호스트(1000)에게 전송될 수 있도록 호스트 인터페이스(2110)를 제어할 수 있다.
메모리 인터페이스(2130)는, 다양한 인터페이스 프로토콜을 이용하여 메모리 장치(2200)와 통신을 수행할 수 있다.
프로그램 동작 시, 메모리 인터페이스(2130)는, 중앙 처리 장치(2120)로부터 수신되는 프로그램 커맨드 및 어드레스와 버퍼 메모리(2140)에 저장된 코드워드를 메모리 장치(2200)에게 전송할 수 있다.
판독 동작 시, 메모리 인터페이스(2130)는, 중앙 처리 장치(2120)로부터 수신되는 판독 커맨드 및 어드레스를 메모리 장치(2200)에게 전송할 수 있다. 판독 동작 시, 메모리 인터페이스(2130)는, 메모리 장치(2200)로부터 수신되는 판독 데이터를 버퍼 메모리(2140)에 저장하고, 판독 데이터가 수신되었음을 중앙 처리 장치(2120)에게 통지할 수 있다.
버퍼 메모리(2140)는, 메모리 컨트롤러(2100)가 메모리 장치(2200)를 제어하는 동안 데이터를 임시로 저장할 수 있다.
프로그램 동작 시, 버퍼 메모리(2140)는, 호스트 인터페이스(2110)로부터 수신되는 원본 데이터를 저장하고, 저장된 원본 데이터를 오류 정정 회로(2150)에게 전송할 수 있다. 프로그램 동작 시, 버퍼 메모리(2140)는, 오류 정정 회로(2150)로부터 수신되는 코드워드를 저장하고, 저장된 코드워드를 메모리 인터페이스(2130)에게 전송할 수 있다.
판독 동작 시, 버퍼 메모리(2140)는, 메모리 장치(2200)로부터 수신되는 판독 데이터를 저장하고, 저장된 판독 데이터를 오류 정정 회로(2150)에게 전송할 수 있다. 판독 동작 시, 버퍼 메모리(2140)는, 오류 정정 회로(2150)로부터 수신되는 디코딩된 코드워드를 저장하고, 저장된 디코딩된 코드워드를 호스트 인터페이스(2110)에게 전송할 수 있다.
오류 정정 회로(2150)는, 원본 데이터에 대하여 오류 정정 인코딩을 수행하고, 판독 데이터에 대하여 오류 정정 디코딩을 수행할 수 있다. 오류 정정 회로(2150)는 일정 수준의 오류 정정 능력을 가질 수 있다. 예를 들어, 오류 정정 회로(2150)는, 판독 데이터에 오류 정정 능력을 초과하지 않는 수의 오류 비트가 존재하는 경우, 판독 데이터에 포함된 오류를 검출하고 정정할 수 있다. 오류 정정 회로(2150)의 오류 정정 능력을 초과하지 않는 최대의 오류 비트의 수를, 최대 허용 오류 비트의 수라 할 수 있다. 오류 정정 회로(2150)는, LDPC 코드, 특히 QC-LDPC 코드를 이용하는 오류 정정 회로일 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
오류 정정 회로(2150)는, 오류 정정 인코더(2152) 및 오류 정정 디코더(2154)를 포함할 수 있다.
오류 정정 인코더(2152)는, 버퍼 메모리(2140)로부터 수신되는 원본 데이터에 대한 오류 정정 인코딩을 수행하여 코드워드를 생성할 수 있다. 오류 정정 인코더(2152)는, 생성된 코드워드를 버퍼 메모리(2140)에게 전송하고, 코드워드가 생성되었음을 중앙 처리 장치(2120)에게 통지할 수 있다. 오류 정정 인코더(2152)의 기본적인 구성 및 동작은 도 1을 참조하여 설명한 오류 정정 인코더(100)와 같다.
오류 정정 디코더(2154)는, 버퍼 메모리(2140)로부터 수신되는 판독 데이터에 대한 오류 정정 디코딩을 수행하여 디코딩된 코드워드를 생성할 수 있다. 오류 정정 디코더(2154)는, 디코딩된 코드워드를 버퍼 메모리(2140)에게 전송하고, 디코딩된 코드워드가 생성되었음을 중앙 처리 장치(2120)에게 통지할 수 있다. 판독 데이터에 포함된 오류를 정정할 수 없는 경우, 오류 정정 디코더(2154)는, 오류 정정 디코딩이 페일되었음을 중앙 처리 장치(2120)에게 통지할 수 있다. 오류 정정 디코더(2154)의 기본적인 구성 및 동작은 도 1 및 도 16을 참조하여 설명한 오류 정정 디코더(200)와 같다.
오류 정정 인코더(2152) 및 오류 정정 디코더(2154)는, 동일한 패리티 체크 행렬을 이용하여 오류 정정 인코딩 및 오류 정정 디코딩을 수행할 수 있다. 예를 들어, 오류 정정 인코더(2152) 및 오류 정정 디코더(2154)는, 도 12 내지 도 14를 참조하여 설명한 패리티 체크 행렬(또는 기본 행렬)을 이용하여 저-복잡도 오류 정정 인코딩 및 저-복잡도 오류 정정 디코딩을 수행할 수 있다.
내부 메모리(2160)는, 메모리 컨트롤러(2100)의 동작에 필요한 다양한 정보들을 저장하는 저장부(storage)로서 사용될 수 있다. 내부 메모리(2160)는, 다수의 테이블들을 저장할 수 있다. 일 실시 예에서, 내부 메모리(2160)는, 논리 어드레스(logical address)와 물리 어드레스(physical address)가 맵핑된 어드레스 맵핑 테이블을 저장할 수 있다.
메모리 장치(2200)는, 메모리 컨트롤러(2100)의 제어에 따라 프로그램 동작, 판독 동작 및 소거 동작 등을 수행할 수 있다. 메모리 장치(2200)는, 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치, 또는 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치로 이루어질 수 있다.
메모리 장치(2200)는, 메모리 컨트롤러(2100)로부터 프로그램 커맨드, 어드레스 및 코드워드를 수신하고, 수신된 프로그램 커맨드 및 어드레스에 따라 코드워드를 저장할 수 있다.
메모리 장치(2200)는, 메모리 컨트롤러(2100)로부터 수신되는 판독 커맨드 및 어드레스에 따라 코드워드에 대한 판독 동작을 수행하고, 판독 데이터를 메모리 컨트롤러(2100)에게 제공할 수 있다.
도 18은 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다. 도 18에 도시된 메모리 장치는 도 17에 도시된 메모리 시스템에 적용될 수 있다.
메모리 장치(2200)는, 제어 로직(control logic; 2210), 주변 회로들(2220) 및 메모리 셀 어레이(memory cell array; 2240)를 포함할 수 있다. 주변 회로들(2220)은, 전압 생성 회로(voltage generator; 2222), 로우 디코더(row decoder; 2224), 입출력 회로(input/output circuit; 2226), 컬럼 디코더(column decoder; 2228), 페이지 버퍼 그룹(page buffer group; 2232) 및 전류 센싱 회로(current sensing circuit; 2234)를 포함할 수 있다.
제어 로직(2210)은, 도 17에 도시된 메모리 컨트롤러(2100)의 제어 하에 주변 회로들(2220)을 제어할 수 있다.
제어 로직(2210)은, 입출력 회로(2226)를 통하여 메모리 컨트롤러(2100)로부터 수신되는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변 회로들(2220)을 제어할 수 있다. 예를 들어, 제어 로직(2210)은, 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 컬럼 어드레스(CADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력할 수 있다. 제어 로직(2210)은, 전류 센싱 회로(2234)로부터 수신되는 패스 신호(PASS) 또는 페일 신호(FAIL)에 응답하여 검증 동작이 패스되었는지 또는 페일되었는지 여부를 판단할 수 있다.
주변 회로들(2220)은 메모리 셀 어레이(2240)에 데이터를 저장하기 위한 프로그램 동작(program operation), 메모리 셀 어레이(2240)에 저장된 데이터를 출력하기 위한 판독 동작(read operation), 메모리 셀 어레이(2240)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행할 수 있다.
전압 생성 회로(2222)는, 제어 로직(2210)으로부터 수신되는 동작 신호(OP_CMD)에 응답하여 프로그램 동작, 판독 동작 및 소거 동작에 이용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성 회로(2222)는, 프로그램 전압, 검증 전압, 패스 전압, 판독 전압, 소거 전압 및 턴-온 전압 등을 로우 디코더(2224)로 전달할 수 있다.
로우 디코더(2224)는, 제어 로직(2210)으로부터 수신되는 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(2240)에 포함된 메모리 블록들 중 선택된 메모리 블록에 연결된 로컬 라인들(Local Lines; LL)에 동작 전압들(Vop)을 전달할 수 있다. 로컬 라인들(LL)은, 로컬 워드 라인들(local word lines), 로컬 드레인 셀렉트 라인들(local drain select lines) 및 로컬 소스 셀렉트 라인들(local source select lines)을 포함할 수 있다. 이 외에도, 로컬 라인들(LL)은 소스 라인(source line) 등 메모리 블록에 연결된 다양한 라인들을 포함할 수 있다.
입출력 회로(2226)는, 입출력 라인들(IO)을 통해 메모리 컨트롤러로부터 수신되는 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(2210)에 전달하거나, 컬럼 디코더(2228)와 데이터(DATA)를 주고 받을 수 있다.
컬럼 디코더(2228)는, 제어 로직(2210)으로부터 수신되는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(2226)와 페이지 버퍼 그룹(2232) 사이에서 데이터를 전달할 수 있다. 예를 들어, 컬럼 디코더(2228)는, 데이터 라인들(DL)을 통해 페이지 버퍼들(PB1~PBm)과 데이터를 주고 받거나, 컬럼 라인들(CL)을 통해 입출력 회로(2226)와 데이터를 주고 받을 수 있다.
페이지 버퍼 그룹(2232)은, 메모리 블록들(BLK1~BLKi)에 공통으로 연결된 비트 라인들(BL1~BLm)에 연결될 수 있다. 페이지 버퍼 그룹(2232)은, 비트 라인들(BL1~BLm)에 연결된 복수의 페이지 버퍼들(PB1~PBm)을 포함할 수 있다. 예를 들어, 각각의 비트 라인마다 하나의 페이지 버퍼가 연결될 수 있다. 페이지 버퍼들(PB1~PBm)은, 제어 로직(2210)으로부터 수신되는 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들어, 페이지 버퍼들(PB1~PBm)은, 프로그램 동작 시 메모리 컨트롤러로부터 수신된 프로그램 데이터를 임시로 저장하고, 프로그램 데이터에 따라 비트 라인들(BL1~BLm)에 인가되는 전압을 조절할 수 있다. 또한, 페이지 버퍼들(PB1~PBm)은, 판독 동작 시 비트 라인들(BL1~BLm)을 통하여 수신되는 데이터를 임시로 저장하거나, 비트 라인들(BL1~BLm)의 전압 또는 전류를 센싱할 수 있다.
전류 센싱 회로(2234)는, 판독 동작 또는 검증 동작 시 제어 로직(2210)으로부터 수신되는 허용 비트(VRY_BTI<#>)에 응답하여 기준 전류를 생성하고, 기준 전류에 의하여 생성된 기준 전압과 페이지 버퍼 그룹(2232)으로부터 수신되는 센싱 전압(VPB)을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
메모리 셀 어레이(2240)는, 데이터가 저장되는 복수의 메모리 블록들(BLK1~BLKi)을 포함할 수 있다. 메모리 블록들(BLK1~BLKi)에는 사용자 데이터(user data) 및 메모리 장치(2200)의 동작에 필요한 다양한 정보가 저장될 수 있다. 메모리 블록들(BLK1~BLKi)은, 2차원 구조로 구현되거나 3차원 구조로 구현될 수 있으며, 서로 동일하게 구성될 수 있다.
도 19는 메모리 블록을 설명하기 위한 예시도이다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있으며, 도 19에는 설명의 편의를 위하여 복수의 메모리 블록들 중 어느 하나의 메모리 블록(BLKi)이 도시되었다.
메모리 블록(BLKi)은 제 1 셀렉트 라인과 제 2 셀렉트 라인 사이에 서로 평행하게 배열된 복수의 워드 라인들이 연결될 수 있다. 여기서, 제 1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제 2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 구체적으로, 메모리 블록(BLKi)은, 비트 라인들(BL1~BLm)과 소스 라인(SL) 사이에 연결된 복수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLm)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제 1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제 1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제 1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 복수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(BLKi)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PPG)이 포함될 수 있다.
하나의 메모리 셀은 1비트 데이터를 저장할 수 있다. 이를 싱글 레벨 셀(single level cell; SLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PPG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다. 예를 들면, 하나의 메모리 셀에 2 이상의 비트 데이터가 저장되는 경우, 하나의 물리 페이지(PPG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 예를 들면, MLC 타입으로 구동되는 메모리 장치에서는 하나의 물리 페이지(PPG)에 2개의 논리 페이지 데이터가 저장될 수 있고, TLC 타입으로 구동되는 메모리 장치에서는 하나의 물리 페이지(PPG)에 3개의 논리 페이지 데이터가 저장될 수 있다.
도 20은 도 17에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 20을 참조하면, 메모리 시스템(Memory System; 30000)은, 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet), PC(personal computer), PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은, 메모리 장치(2200)와 상기 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)를 포함할 수 있다.
메모리 컨트롤러(2100)는, 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(2200)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 판독(read) 동작 등을 제어할 수 있다.
메모리 장치(2200)에 프로그램된 데이터는 메모리 컨트롤러(2100)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는, 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는, 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는, 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(2100) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(2100)는, 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(2200)에 전송할 수 있다. 또한, 무선 송수신기(3300)는, 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는, 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는, 메모리 컨트롤러(2100)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)는, 프로세서(3100)의 일부로서 구현될 수도 있고, 프로세서(3100)와는 별도의 칩으로 구현될 수 있다.
도 21은 도 17에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 21을 참조하면, 메모리 시스템(Memory System; 70000)은, 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(2200), 메모리 컨트롤러(2100) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(2100)는, 메모리 장치(2200)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는, SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는, 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(2100) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는, USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는, 호스트(60000)가 이용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(2100)를 통하여 메모리 장치(2200)와 데이터 통신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
10: 오류 정정 회로
100: 오류 정정 인코더
200: 오류 정정 디코더
210: 맵퍼
220: 제 1 메모리
230: 노드 프로세서
240: 디코딩 제어부
250: 제 2 메모리
260: 제 3 메모리
270: 신드롬 체크부

Claims (16)

  1. 오류 정정 회로로서,
    서브 행렬들(sub-matrices)로 구성되는 패리티 체크 행렬(parity check matrix)의 컬럼 레이어(column layer)들을 순차적으로(sequentially) 선택하면서 컬럼 레이어 단위로 판독 벡터에 대한 오류 정정 디코딩을 수행하는 오류 정정 디코더를 포함하고,
    상기 오류 정정 디코더는,
    상기 패리티 체크 행렬에 대응하는 복수의 체크 노드(check node)들의 값들이 저장되는 복수의 메모리 영역들; 및
    상기 복수의 메모리 영역들 중 현재 선택된 컬럼 레이어에 포함된 순환 순열 행렬(cyclic permutation matrix; CPM)들에 대응하는 메모리 영역들에 액세스(access)하고, 상기 액세스된 메모리 영역들에 저장된 체크 노드들의 값들을 업데이트하는 체크 노드 프로세서를 포함하되,
    상기 패리티 체크 행렬에 포함된 로우(row)들은 복수의 로우 그룹들로 그룹핑되고, 상기 로우 그룹들 각각에는 하나의 컬럼 레이어마다 최대 한 개의 순환 순열 행렬이 포함되는
    오류 정정 회로.
  2. 제 1 항에 있어서,
    상기 복수의 메모리 영역들은, 상기 로우 그룹들 각각에 대응하는 복수의 메모리 영역 그룹들로 그룹핑되고,
    상기 체크 노드 프로세서는, 각각이 상기 복수의 메모리 영역 그룹들 중 대응하는 메모리 영역 그룹에 액세스하고 액세스된 메모리 영역 그룹에 저장된 체크 노드들의 값들을 업데이트하는 복수의 체크 노드 유닛 그룹들을 포함하는
    오류 정정 회로.
  3. 제 2 항에 있어서,
    상기 복수의 메모리 영역 그룹들 각각은, 각각이 상기 서브 행렬들의 사이즈에 대응하는 개수의 메모리 영역들을 포함하는 둘 이상의 메모리 영역 서브-그룹들로 구분되고,
    상기 체크 노드 유닛 그룹들 각각은, 상기 메모리 영역 그룹들 중 대응하는 메모리 영역 그룹에 포함되는 상기 둘 이상의 메모리 영역 서브-그룹들에 액세스 가능한
    오류 정정 회로.
  4. 제 3 항에 있어서, 상기 체크 노드 유닛 그룹들 각각은,
    상기 액세스 가능한 둘 이상의 메모리 영역 서브-그룹들 중 상기 현재 선택된 컬럼 레이어에 포함된 순환 순열 행렬에 대응하는 메모리 영역 서브-그룹에 액세스하는
    오류 정정 회로.
  5. 제 4 항에 있어서,
    상기 체크 노드 유닛 그룹들 각각은, 상기 서브 행렬의 사이즈에 대응하는 개수의 체크 노드 유닛들을 포함하고,
    상기 체크 노드 유닛들 각각은, 상기 둘 이상의 메모리 영역 서브-그룹들 각각에 대하여 해당 메모리 영역 서브-그룹에 포함된 메모리 영역들 중 어느 하나의 메모리 영역에 액세스 가능한
    오류 정정 회로.
  6. 제 2 항에 있어서,
    상기 체크 노드 유닛 그룹들의 개수는, 상기 로우 그룹들의 개수와 동일한
    오류 정정 회로.
  7. 제 2 항에 있어서,
    상기 체크 노드 유닛 그룹들은, 상기 현재 선택된 컬럼 레이어에 포함된 순환 순열 행렬에 대응하는 체크 노드들의 값들을 병렬적(parallel)으로 업데이트하는
    오류 정정 회로.
  8. 제 1 항에 있어서,
    상기 오류 정정 디코딩에 이용되는 상기 패리티 체크 행렬을 이용하여 오류 정정 인코딩을 수행하는 오류 정정 인코더
    를 더 포함하는 오류 정정 회로.
  9. 메모리 컨트롤러로서,
    서브 행렬들(sub-matrices)로 구성되는 패리티 체크 행렬(parity check matrix)을 이용하여 오류 정정 인코딩을 수행함으로써 코드워드(codeword)를 생성하는 오류 정정 인코더; 및
    상기 코드워드에 대응하는 판독 벡터에 대한 오류 정정 디코딩 시, 상기 오류 정정 인코딩에 이용된 패리티 체크 행렬의 컬럼 레이어(column layer)들을 순차적으로(sequentially) 선택하면서 컬럼 레이어 단위로 상기 오류 정정 디코딩을 수행하는 오류 정정 디코더를 포함하되,
    상기 패리티 체크 행렬에 포함된 로우(row)들은 복수의 로우 그룹들로 그룹핑되고, 상기 로우 그룹들 각각에는 하나의 컬럼 레이어마다 최대 한 개의 순환 순열 행렬이 포함되는
    메모리 컨트롤러.
  10. 제 9 항에 있어서, 상기 오류 정정 디코더는,
    상기 패리티 체크 행렬에 대응하는 복수의 체크 노드(check node)들의 값들이 저장되는 복수의 메모리 영역들; 및
    상기 복수의 메모리 영역들 중 현재 선택된 컬럼 레이어에 포함된 순환 순열 행렬(cyclic permutation matrix; CPM)들에 대응하는 메모리 영역들에 액세스(access)하고, 상기 액세스된 메모리 영역들에 저장된 체크 노드들의 값들을 업데이트하는 체크 노드 프로세서
    를 포함하는 메모리 컨트롤러.
  11. 제 10 항에 있어서,
    상기 복수의 메모리 영역들은, 상기 로우 그룹들 각각에 대응하는 복수의 메모리 영역 그룹들로 그룹핑되고,
    상기 체크 노드 프로세서는, 각각이 상기 복수의 메모리 영역 그룹들 중 대응하는 메모리 영역 그룹에 액세스하고 액세스된 메모리 영역 그룹에 저장된 체크 노드들의 값들을 업데이트하는 복수의 체크 노드 유닛 그룹들을 포함하는
    메모리 컨트롤러.
  12. 제 11 항에 있어서,
    상기 복수의 메모리 영역 그룹들 각각은, 각각이 상기 서브 행렬들의 사이즈에 대응하는 개수의 메모리 영역들을 포함하는 둘 이상의 메모리 영역 서브-그룹들로 구분되고,
    상기 체크 노드 유닛 그룹들 각각은, 상기 메모리 영역 그룹들 중 대응하는 메모리 영역 그룹에 포함되는 상기 둘 이상의 메모리 영역 서브-그룹들에 액세스 가능한
    메모리 컨트롤러.
  13. 제 12 항에 있어서, 상기 체크 노드 유닛 그룹들 각각은,
    상기 액세스 가능한 둘 이상의 메모리 영역 서브-그룹들 중 상기 현재 선택된 컬럼 레이어에 포함된 순환 순열 행렬에 대응하는 메모리 영역 서브-그룹에 액세스하는
    메모리 컨트롤러.
  14. 제 13 항에 있어서,
    상기 체크 노드 유닛 그룹들 각각은, 상기 서브 행렬의 사이즈에 대응하는 개수의 체크 노드 유닛들을 포함하고,
    상기 체크 노드 유닛들 각각은, 상기 둘 이상의 메모리 영역 서브-그룹들 각각에 대하여 해당 메모리 영역 서브-그룹에 포함된 메모리 영역들 중 어느 하나의 메모리 영역에 액세스 가능한
    메모리 컨트롤러.
  15. 제 11 항에 있어서,
    상기 체크 노드 유닛 그룹들의 개수는, 상기 로우 그룹들의 개수와 동일한
    메모리 컨트롤러.
  16. 제 11 항에 있어서,
    상기 체크 노드 유닛 그룹들은, 상기 현재 선택된 컬럼 레이어에 포함된 순환 순열 행렬에 대응하는 체크 노드들의 값들을 병렬적(parallel)으로 업데이트하는
    메모리 컨트롤러.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10944429B1 (en) * 2020-01-02 2021-03-09 Silicon Motion, Inc. Data accessing method using data protection with aid of parity check matrix having partial sequential information, and associated apparatus
KR20210092391A (ko) * 2020-01-16 2021-07-26 삼성전자주식회사 반도체 메모리 장치의 에러 정정 회로 및 반도체 메모리 장치
KR102525414B1 (ko) * 2020-07-29 2023-04-25 한국전자통신연구원 LDPC(low-density parity-check) 부호의 복호화 방법 및 장치
CN113014269A (zh) * 2021-02-08 2021-06-22 中山大学 具有纠错能力的NAND Flash控制器及控制方法
US11804859B2 (en) * 2022-01-20 2023-10-31 Hewlett Packard Enterprise Development Lp Analog error detection and correction in analog in-memory crossbars
US20240120947A1 (en) * 2022-10-07 2024-04-11 Micron Technology, Inc. Error detection and classification at a host device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100881889B1 (ko) * 2004-07-19 2009-02-06 텍사스 인스트루먼츠 인코포레이티드 저밀도 패리티 검사(ｌｄｐｃ) 코드들에 대한 계층화된디코딩 방식의 개선
US20190044537A1 (en) * 2017-07-31 2019-02-07 Codelucida, Inc. Vertical Layered Finite Alphabet Iterative Decoding

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7178080B2 (en) * 2002-08-15 2007-02-13 Texas Instruments Incorporated Hardware-efficient low density parity check code for digital communications
US8910014B2 (en) * 2010-04-27 2014-12-09 Nec Corporation Coding device, error-correction code configuration method, and program thereof
WO2014141484A1 (ja) * 2013-03-15 2014-09-18 株式会社 東芝 パリティ検査行列作成方法、符号化装置及び記録再生装置
US9490845B2 (en) * 2014-04-25 2016-11-08 Infinera Corporation Code design and high-throughput decoder architecture for layered decoding of a low-density parity-check code
KR102178262B1 (ko) * 2014-07-08 2020-11-12 삼성전자주식회사 패리티 검사 행렬 생성 방법, 그를 이용한 부호화 장치, 부호화 방법, 복호화 장치 및 복호화 방법
US9973212B2 (en) 2015-09-08 2018-05-15 Storart Technology Co. Ltd. Decoding algorithm with enhanced parity check matrix and re-encoding scheme for LDPC code
US10523364B2 (en) * 2015-11-06 2019-12-31 Samsung Electronics Co., Ltd. Channel coding framework for 802.11AY and larger block-length LDPC codes for 11AY with 2-step lifting matrices and in-place property

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100881889B1 (ko) * 2004-07-19 2009-02-06 텍사스 인스트루먼츠 인코포레이티드 저밀도 패리티 검사(ｌｄｐｃ) 코드들에 대한 계층화된디코딩 방식의 개선
US20190044537A1 (en) * 2017-07-31 2019-02-07 Codelucida, Inc. Vertical Layered Finite Alphabet Iterative Decoding

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