KR102582326B1 - 에러 정정 회로 및 이의 동작 방법 - Google Patents

에러 정정 회로 및 이의 동작 방법 Download PDF

Info

Publication number
KR102582326B1
KR102582326B1 KR1020180113292A KR20180113292A KR102582326B1 KR 102582326 B1 KR102582326 B1 KR 102582326B1 KR 1020180113292 A KR1020180113292 A KR 1020180113292A KR 20180113292 A KR20180113292 A KR 20180113292A KR 102582326 B1 KR102582326 B1 KR 102582326B1
Authority
KR
South Korea
Prior art keywords
variable nodes
error correction
correction circuit
variable
value
Prior art date
Application number
KR1020180113292A
Other languages
English (en)
Other versions
KR20200033688A (ko
Inventor
김장섭
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020180113292A priority Critical patent/KR102582326B1/ko
Priority to US16/366,944 priority patent/US10790859B2/en
Priority to CN201910398461.1A priority patent/CN110931073A/zh
Publication of KR20200033688A publication Critical patent/KR20200033688A/ko
Priority to US17/006,525 priority patent/US11239865B2/en
Application granted granted Critical
Publication of KR102582326B1 publication Critical patent/KR102582326B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/3746—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35 with iterative decoding
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1105—Decoding
    • H03M13/1111—Soft-decision decoding, e.g. by means of message passing or belief propagation algorithms
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1105—Decoding
    • H03M13/1142—Decoding using trapping sets
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1105—Decoding
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1105—Decoding
    • H03M13/1108—Hard decision decoding, e.g. bit flipping, modified or weighted bit flipping
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/25—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM]
    • H03M13/255—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM] with Low Density Parity Check [LDPC] codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2948—Iterative decoding

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Quality & Reliability (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Error Detection And Correction (AREA)

Abstract

본 발명은, 반복 복호(iterative decoding) 기법에 따른 에러 정정 디코딩(error correction decoding)을 수행하는 에러 정정 회로 및 이의 동작 방법을 포함한다. 본 발명에 따른 에러 정정 회로는, 복수의 변수 노드들 각각에 하나씩 할당된 초기 값들을 이용하여 복수의 반복(iteration)들을 수행하는 노드 연산부; 설정된 트랩핑 셋 판단 정책을 적용하여, 상기 복수의 반복들 중 적어도 하나의 반복에서 트랩핑 셋(trapping set)을 검출하는 트랩핑 셋 검출부; 및 상기 복수의 반복들 중 i번째 반복에서 상기 트랩핑 셋이 검출된 경우, 상기 초기 값들 중 적어도 하나를 감소시키거나 상기 i번째 반복에 대응하는 상기 변수 노드들의 값들 중 적어도 하나를 반전시키는 포스트 프로세서를 포함한다.

Description

에러 정정 회로 및 이의 동작 방법{Error correction circuit and operating method thereof}
본 발명은, 에러 정정 회로 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는, 트랩핑 셋(trapping set)을 해결(solve)할 수 있는 에러 정정 회로 및 이의 동작 방법에 관한 것이다.
메모리 시스템은, 외부 장치로부터 제공된 데이터를 저장하고, 저장된 데이터를 외부 장치로 제공할 수 있다. 메모리 시스템은, 데이터의 신뢰성을 보장하기 위하여 에러 정정 회로를 포함할 수 있다. 에러 정정 회로는, 에러 정정 코드 이용하여 인코딩 및 디코딩을 수행할 수 있다.
저밀도 패리티 체크(Low Density Parity Check; LDPC) 코드는, 강력한 에러 정정 코드이다. 이는, 코드의 길이를 길게 함에 따라 비트당 에러 정정 능력은 향상되는 반면, 비트당 계산 복잡도는 그대로 유지되는 LDPC 반복 복호(iterative decoding) 기법의 특성에 기인한다.
본 발명의 실시 예들은, 반복 복호 수행 중에 트랩핑 셋이 검출된 경우, 해당 트랩핑 셋을 해결할 수 있는 에러 정정 회로 및 이의 동작 방법을 제공한다.
본 발명의 일 실시 예에 따라 반복 복호(iterative decoding) 기법에 따른 에러 정정 디코딩(error correction decoding)을 수행하는 에러 정정 회로는, 복수의 변수 노드들 각각에 하나씩 할당된 초기 값들을 이용하여 복수의 반복(iteration)들을 수행하는 노드 연산부; 설정된 트랩핑 셋 판단 정책을 적용하여, 상기 복수의 반복들 중 적어도 하나의 반복에서 트랩핑 셋(trapping set)을 검출하는 트랩핑 셋 검출부; 및 상기 복수의 반복들 중 i번째 반복에서 상기 트랩핑 셋이 검출된 경우, 상기 초기 값들 중 적어도 하나를 감소시키거나 상기 i번째 반복에 대응하는 상기 변수 노드들의 값들 중 적어도 하나를 반전시키는 포스트 프로세서를 포함한다.
본 발명의 일 실시 예에 따른 에러 정정 회로가 반복 복호(iterative decoding) 기법에 따른 에러 정정 디코딩(error correction decoding)을 수행하는 방법은, 복수의 변수 노드들 각각에 하나씩 할당된 초기 값들을 이용하여 복수의 반복(iteration)들을 수행하는 단계; 설정된 트랩핑 셋 판단 정책을 적용하여, 상기 복수의 반복들 중 적어도 하나의 반복에서 트랩핑 셋(trapping set)을 검출하는 단계; 및 상기 복수의 반복들 중 i번째 반복에서 상기 트랩핑 셋이 검출된 경우, 상기 초기 값들 중 적어도 하나를 감소시키거나 상기 i번째 반복에 대응하는 상기 변수 노드들의 값들 중 적어도 하나를 반전시키는 단계를 포함한다.
본 기술에 따르면, 반복 복호 수행 중에 검출된 트랩핑 셋을 해결함으로써, 에러 정정 디코딩이 성공적으로 이루어질 수 있도록 할 수 있다.
도 1은 본 발명의 실시 예들에 따른 에러 정정 디코딩 방법의 개념을 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시 예에 따른 에러 정정 회로를 설명하기 위한 도면이다.
도 3은 패리티 체크 행렬을 설명하기 위한 예시도이다.
도 4는 도 3에 도시된 패리티 체크 행렬을 태너 그래프로 나타낸 도면이다.
도 5는 도 3에 도시된 패리티 체크 행렬을 이용하여 계산되는 신드롬 벡터를 설명하기 위한 예시도이다.
도 6은 연판정 디코딩 시에 g개의 판독 값을 이용하여 초기 값을 생성하는 과정을 설명하기 위한 예시도이다.
도 7은 룩업 테이블을 설명하기 위한 예시도이다.
도 8은 도 2에 도시된 에러 정정 회로의 동작 방법을 설명하기 위한 흐름도이다.
도 9는 본 발명의 일 실시 예에 따른 초기 값 수정 과정을 설명하기 위한 흐름도이다.
도 10은 본 발명의 일 실시 예에 따른 초기 값 수정 방법을 설명하기 위한 도면이다.
도 11은 본 발명의 다른 실시 예에 따른 초기 값 수정 방법을 설명하기 위한 도면이다.
도 12는 본 발명의 일 실시 예에 따른 변수 노드 값 수정 과정을 설명하기 위한 흐름도이다.
도 13은 본 발명의 일 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 14는 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 15는 메모리 블록을 설명하기 위한 예시도이다.
도 16 및 도 17은 도 13에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부되는 도면을 참조하여 본 발명의 실시 예들을 설명한다.
도 1은 본 발명의 실시 예들에 따른 에러 정정 디코딩 방법의 개념을 설명하기 위한 도면이다.
반복 복호 기법(iterative decoding scheme)을 이용하는 에러 정정 디코딩(error correction decoding) 과정에서, 에러 정정 디코더(error correction decoder)가 유효한 코드워드(codeword)에 수렴(converge)하는 것을 방해하는 트랩핑 셋(trapping set)이 존재할 수 있다. 예를 들어, 반복 복호 과정에서 메시지(message)의 변화가 없거나, 또는 메시지의 변화가 있더라도 신드롬(syndrome) 벡터가 잘 못된 방향으로 수렴하는 경우에 트랩핑 셋이 존재한다고 할 수 있다. 일반적으로, 트랩핑 셋이 존재하는 경우에는, 별도의 프로세싱 없이 추가적인 수 많은 반복(iteration)을 수행한다 하더라도 에러 정정이 불가능한 것으로 알려져 있다. 즉, 에러 정정 디코더가 트랩핑 셋에 수렴하는 경우, 별도의 프로세싱 없이 추가적인 반복을 수행하는 것은 자원의 낭비를 초래할 수 있다.
이에, 본 발명의 실시 예들은, 반복 복호 기법(iterative decoding scheme)을 이용한 에러 정정 디코딩(error correction decoding) 수행 중에 트랩핑 셋(trapping set)이 검출되는 경우, 수정된 파라미터를 이용하여 에러 정정 디코딩을 수행함으로써 에러 정정 능력을 향상시킬 수 있도록 한다.
본 발명의 실시 예들에서, 반복 복호(iterative decoding)는 최대 반복 횟수(maximum iteration number; I) 내에서 이루어질 수 있으며, 만약 i 번째 반복(iteration)에서 트랩핑 셋이 검출되는 경우 반복 복호에 이용되는 파라미터가 수정된 이후 i+1 번째 반복이 수행될 수 있다. 실시 예에 따라, i 번째 반복에서 트랩핑 셋이 검출되는 경우 반복 복호에 이용되는 파라미터가 수정된 이후 첫 번째 반복부터 다시 수행될 수도 있다. 여기서, I는 자연수이고, i는 I 미만의 자연수이다.
본 발명의 실시 예들에서, 파라미터의 수정은, 트랩핑 셋이 검출될 때마다 이루어질 수 있다. 예를 들어, i 번째 반복에서 트랩핑 셋이 검출되는 경우 i+1번째 반복은 수정된 파라미터를 이용하여 수행될 수 있으며, i+j번째 반복에서 또 다른 트랩핑 셋이 검출되는 경우 i+j+1번째 반복은 또 다시 수정된 파라미터를 이용하여 수행될 수 있다. 여기서, j는 I 미만의 자연수이며, i+j+1≤I 이다.
본 발명의 실시 예들에서, 파라미터는, 코드워드에 대응하는 초기 값들 및 i번째 반복에 대응하는 변수 노드들의 값들 중 적어도 하나를 포함할 수 있다.
도 2는 본 발명의 일 실시 예에 따른 에러 정정 회로를 설명하기 위한 도면이다.
도 2를 참조하면 본 발명의 일 실시 예에 따른 에러 정정 회로(error correction circuit; 10)는, 에러 정정 디코더(error correction decoder; 100) 및 포스트 프로세서(post processor; 200)을 포함할 수 있다.
에러 정정 디코더(100)는, 반복 복호 기법(iterative decoding scheme)을 채택하는 다양한 알고리즘을 이용하여 에러 정정 디코딩을 수행할 수 있다. 예를 들어, 에러 정정 디코더(100)는, 신뢰 전파 알고리즘(Belief Propagation Algorithm; BPA)으로도 일컬어지는 메시지 전달 알고리즘(Message Passing Algorithm; MPA)을 이용하여 에러 정정 디코딩을 수행할 수 있다.
에러 정정 디코더(100)는, 설정된 최대 반복 횟수(maximum iteration number) 내에서 반복 복호 기법에 따라 에러 정정 디코딩을 수행할 수 있다. 에러 정정 디코더(100)는, 최대 반복 횟수 내에서 에러 정정 코드(Error Correction Code; ECC)의 패리티 체크 행렬(parity check matrix)의 제한 조건(constraints)을 만족하는 유효한 코드워드가 생성되는 경우, 해당 유효한 코드워드를 디코딩된 코드워드(decoded codeword)로서 출력할 수 있다. 에러 정정 디코더(100)는, 최대 반복 횟수 내에서 에러 정정 코드의 패리티 체크 행렬의 제한 조건을 만족하는 유효한 코드워드가 생성되지 않는 경우, 에러 정정 디코딩이 실패하였음을 나타내는 페일(Fail) 신호를 출력할 수 있다. 에러 정정 디코더(100)는, 에러 정정 코드로서 LDPC(Low Density Parity Check) 코드를 이용할 수 있다.
에러 정정 디코더(100)는, 맵퍼(mapper; 110), 노드(node) 연산부(120), 신드롬(syndrome) 체크부(130) 및 트랩핑 셋 검출부(140)를 포함할 수 있다. 실시 예에 따라, 맵퍼(110), 신드롬 체크부(130) 및 트랩핑 셋 검출부(140) 중 적어도 하나는 에러 정정 디코더(100)의 외부에 존재할 수도 있다.
맵퍼(110)는, 채널로부터 판독 값들을 수신할 수 있다. 예를 들어, 맵퍼(110)는, 메모리 장치로부터 에러 정정 인코딩된 하나의 코드워드에 대응하는 판독 값들을 수신할 수 있다. 판독 값들을 구성하는 각각의 판독 값은, '0' 또는 '1'일 수 있다. 경판정(hard decision) 디코딩이 이용되는 경우, 하나의 판독 값들의 세트는 하나의 코드워드에 대응할 수 있다. 하나의 판독 값들의 세트는, 하나의 판독 벡터로 지칭될 수 있다. 연판정(soft decision) 디코딩이 이용되는 경우, 복수의 판독 값들의 세트가 하나의 코드워드에 대응할 수 있다. 즉, 연판정 디코딩이 이용되는 경우, 복수의 판독 벡터들이 하나의 코드워드에 대응할 수 있다.
맵퍼(110)는, 판독 값들을 이용하여 양자화된 판독 값들을 생성할 수 있다. 예를 들어, 맵퍼(110)는, g개의 판독 벡터를 이용하여 g+1개의 레벨로 양자화된 판독 벡터를 생성할 수 있다. g+1개의 레벨로 양자화된 판독 벡터에 포함된 각각의 판독 값은, g+1개의 레벨로 양자화된 판독 값일 수 있다. g+1개의 레벨로 양자화된 판독 값은, g개의 비트로 이루어진 판독 패턴(예를 들어, 비트열(bit sequence))일 수 있다. 예를 들어, 2개의 레벨로 양자화된 판독 값은, '1' 또는 '0'일 수 있다. 예를 들어, 2개의 레벨로 양자화된 판독 값들 중 하나는 '1'이고, 나머지 하나는 '0'일 수 있다. 예를 들어, 3개의 레벨로 양자화된 판독 값은, '11', '10', '01' 또는 '00'일 수 있다. 예를 들어, 3개의 레벨로 양자화된 판독 값을 중 하나는 '11'이고, 다른 하나는 '00'이고, 나머지 하나는 '10' 또는 '01'일 수 있다.
연판정(soft decision) 디코딩이 이용되는 경우(즉, g가 2 이상인 경우), 맵퍼(110)는, g개의 판독 전압들에 대응하는 판독 벡터들을 결합하여 g+1개의 레벨로 양자화된 판독 벡터를 생성할 수 있다. 예를 들어, 2개의 판독 전압들(예를 들어, 제 1 판독 전압 및 제 2 판독 전압)이 이용된 경우, 맵퍼(110)는, 제 1 판독 전압에 대응하는 판독 벡터와 제 2 판독 전압에 대응하는 판독 벡터를 결합하여, 3개의 레벨로 양자화된 판독 벡터를 생성할 수 있다. 이를 위하여, 맵퍼(110)는, 제 1 버퍼(112)를 포함할 수 있다. g개의 판독 전압들이 이용되는 경우, 제 1 버퍼(112)는, g개의 판독 전압들 각각에 대응하는 판독 벡터를 수신하고 저장할 수 있다. 따라서, 맵퍼(110)는, g개의 판독 전압들에 대응하여 제 1 버퍼(112)에 저장된 g개의 판독 벡터들을 결합하여 g+1개의 레벨로 양자화된 판독 벡터를 생성할 수 있다.
경판정(hard decision) 디코딩이 이용되는 경우(즉, g가 1인 경우), 맵퍼(110)는, 하나의 판독 벡터 자체가 2개의 레벨로 양자화된 판독 벡터인 것으로 결정할 수 있다.
맵퍼(110)는, g+1개의 레벨로 양자화된 판독 벡터를 반복 복호 기법(iterative decoding scheme)을 따르는 에러 정정 디코딩에 이용되는 초기 벡터로 변환하고, 초기 벡터를 노드 연산부(120) 및 포스트 프로세서(200) 중 적어도 하나에게 제공할 수 있다. 초기 벡터는, 복수의 초기 값들을 포함할 수 있다. 즉, 맵퍼(110)는, g+1개의 레벨로 양자화된 판독 값들 각각을 초기 값으로 변환할 수 있다. 초기 값은, 예를 들어, LLR(Log Likelihood Ratio) 값일 수 있다.
노드 연산부(120)는, 최대 반복 횟수 내에서, 맵퍼(110)로부터 수신된 초기 벡터를 기반으로 에러 정정 디코딩을 수행할 수 있다. 노드 연산부(120)는, 반복 복호 기법을 채택하는 다양한 알고리즘을 이용하여 에러 정정 디코딩을 수행할 수 있다. 예를 들어, 노드 연산부(120)는, 메시지 전달 알고리즘을 이용하여 에러 정정 디코딩을 수행할 수 있다. 메시지 전달 알고리즘으로서, 합-곱(sum-product) 알고리즘 또는 최소-합(min-sum) 알고리즘 등이 이용될 수 있으며, 그 외에도 다양한 알고리즘이 이용될 수 있다.
메시지 전달 알고리즘은, 변수 노드(variable node)들과 체크 노드(check node)들 간에 이루어지는 메시지(message)의 교환을 통하여 원하는 결과에 수렴하는 출력을 생성할 수 있다. 메시지는, 변수 노드에서 체크 노드로 전송되는 변수-투-체크(Variable to Check; V2C) 메시지 및 체크 노드에서 변수 노드로 전송되는 체크-투-변수(Check to Variable; C2V) 메시지를 포함할 수 있다. 변수 노드들로부터 체크 노드들로 V2C 메시지들이 전송되는 과정과, 체크 노드들로부터 변수 노드들로 C2V 메시지들이 전송되는 과정과, 그에 따라 각각의 노드들의 값이 업데이트 되는 과정을 모두 포함하여 1 회의 반복(iteration)이라 할 수 있다.
노드 연산부(120)는, 변수 노드 업데이트 모듈(122) 및 체크 노드 업데이트 모듈(124)을 포함할 수 있다.
변수 노드 업데이트 모듈(122)은, 첫 번째 반복이 수행되기 이전에, 맵퍼(110)로부터 수신된 초기 벡터, 예를 들어 LLR 값들을 이용하여 변수 노드들을 초기화할 수 있다. 즉, 변수 노드 업데이트 모듈(122)은, 초기 벡터에 포함된 초기 값들을, 변수 노드들 각각에 하나씩 할당할 수 있다. 변수 노드 업데이트 모듈(122)은, 첫 번째 반복에서, 변수 노드들 각각의 초기 값이 해당 변수 노드에 연결된 체크 노드로 전달될 수 있도록 V2C 메시지들을 생성하여 체크 노드 업데이트 모듈(124)로 전송할 수 있다. 변수 노드 업데이트 모듈(122)은, 각각의 반복에서 체크 노드 업데이트 모듈(124)로부터 수신되는 C2V 메시지들에 따라 변수 노드들의 값을 업데이트할 수 있다. 변수 노드 업데이트 모듈(122)은, 첫 번째 반복을 제외한 각각의 반복에서, 체크 노드 업데이트 모듈(124)로부터 수신된 C2V 메시지들을 기반으로 V2C 메시지들을 생성하고, 생성된 V2C 메시지들을 체크 노드 업데이트 모듈(124)로 전송할 수 있다.
체크 노드 업데이트 모듈(124)은, 각각의 반복에서, 변수 노드 업데이트 모듈(122)로부터 수신되는 V2C 메시지들에 따라 체크 노드들의 값을 업데이트할 수 있다. 체크 노드 업데이트 모듈(124)은, 각각의 반복에서, 변수 노드 업데이트 모듈(122)로부터 수신된 V2C 메시지들을 기반으로 C2V 메시지들을 생성하고, 생성된 C2V 메시지들을 변수 노드 업데이트 모듈(122)로 전송할 수 있다.
초기 값들 및 메시지들은, 소프트 인포메이션(soft information)으로 지칭될 수 있다. 소프트 인포메이션은, 정수 또는 실수로 표현되는 값들을 포함할 수 있다. 일 예로, 소프트 인포메이션은 LLR(Log Likelihood Ratio) 값일 수 있다. 소프트 인포메이션은, 코드워드에 속하는 심볼들 각각이 '0'일지 또는 1일지를 나타내는 추정 값(estimation value)과, 해당 추정 값에 대한 신뢰도 값(confidence value)을 포함할 수 있다. 예를 들어, 소프트 인포메이션은, 부호(sign) 비트 및 크기(magnitude) 비트를 포함할 수 있다. 부호 비트는, 해당 심볼에 대한 추정 값을 나타낼 수 있다. 예를 들어, 네거티브(negative)의 값을 나타내는 부호 비트는, 포지티브(positive)의 값을 나타내는 부호 비트에 비하여 해당 심볼이 '1'일 가능성이 더 높음을 나타낼 수 있다. 반대로, 포지티브의 값을 나타내는 부호 비트는, 네거티브의 값을 나타내는 부호 비트에 비하여 해당 심볼이 '0'일 가능성이 더 높음을 나타낼 수 있다. 크기 비트는, 부호 비트에 대한 신뢰도 값을 나타낼 수 있다. 예를 들어, 크기 비트가 더 큰 값을 나타낼수록, 부호 비트에 대한 신뢰도가 더 높다고 할 수 있다.
노드 연산부(120)는, 최대 반복 횟수(I) 내에서 반복을 수행할 수 있으며, i번째 반복의 수행 결과로서 나타나는 변수 노드들의 값(이하, 변수 노드 벡터 Ci 라 함)을 신드롬 체크부(130)에 제공할 수 있다. 여기서, I는 자연수이고, i는 I 이하의 자연수이다. 변수 노드 벡터는, 행 벡터 또는 열 벡터일 수 있다. 이하에서, 본 발명의 실시 예들을 설명함에 있어, 변수 노드 벡터는 행 벡터인 것으로 가정한다.
신드롬 체크부(130)는, 최대 반복 횟수(I) 내에서 에러 정정 코드의 패리티 체크 행렬(parity check matrix)의 제한 조건을 만족하는 유효한 코드워드가 생성되는 경우, 해당 유효한 코드워드를 디코딩된 코드워드(decoded codeword)로서 출력할 수 있다. 예를 들어, 신드롬 체크부(130)는, i번째 반복에 대응하여 노드 연산부(120)로부터 수신되는 변수 노드 벡터(Ci)를 제 2 버퍼(132)에 저장하고, 수신된 변수 노드 벡터(Ci)에 대한 신드롬 체크를 수행할 수 있다. 일 예로, 신드롬 체크는, <수학식 1>에 의해 계산되는 신드롬 벡터(Si)의 모든 심볼들이 '0'인지 여부를 확인함으로써 이루어질 수 있다.
Figure 112018094312721-pat00001
여기서, Si는 i번째 반복에 대응하는 신드롬 벡터, H는 에러 정정 코드의 패리티 체크 행렬, Ci T는 i번째 반복에 대응하는 변수 노드 벡터(Ci)의 전치(transpose)를 나타낸다.
신드롬 벡터(Si)의 모든 심볼들이 '0'인 경우 신드롬 체크가 패스되었음을 의미한다. 이는 i번째 반복에서 에러 정정 디코딩이 성공적으로 이루어졌음을 의미하며, 따라서 신드롬 체크부(130)는 제 2 버퍼(132)에 저장된 변수 노드 벡터(Ci)를 유효한 코드워드 즉, 디코딩된 코드워드로서 출력할 수 있다.
한편, 신드롬 벡터(Si)의 심볼들 중 '0'이 아닌 심볼이 있는 경우 신드롬 체크가 실패하였음을 의미한다. 이는 i번째 반복에서 에러 정정 디코딩이 실패하였음을 의미하며, 따라서 최대 반복 횟수(I) 이내라면 노드 연산부(120)는 i+1번째 반복을 수행할 수 있다. 신드롬 벡터(Si)의 심볼들 중 '0'이 아닌 심볼에 대응하는 체크 노드는, UCN(Unsatisfied Check node)이라 언급될 수 있다. 한편, 신드롬 체크부(130)는, i번째 반복에 대응하는 신드롬 체크가 페일되는 경우, 이를 트랩핑 셋 검출부(140)에 통지할 수 있다. 이 때, 신드롬 체크부(130)는, i번째 반복에 대응하는 UCN(Unsatisfied Check Node)의 개수 정보 및 신드롬 벡터 중 적어도 하나를 트랩핑 셋 검출부(140)에게 제공할 수 있다.
트랩핑 셋 검출부(140)는, 설정된 트랩핑 셋 판단 정책에 따라 현재 반복에서 트랩핑 셋이 존재하는지 확인할 수 있다. 예를 들어, 트랩핑 셋 검출부(140)는 신드롬 체크부(130)로부터 수신된 신드롬 벡터 또는 UCN의 개수 정보 등이 설정된 트랩핑 셋 판단 정책을 만족하는지 여부를 확인함으로써 트랩핑 셋을 검출할 수 있다. 예를 들어, 트랩핑 셋 검출부(140)는, 현재 반복에서의 UCN의 개수가 설정된 개수 이상인 경우 트랩핑 셋이 존재한다고 판단할 수 있다. 예를 들어, 트랩핑 셋 검출부(140)는, 현재 반복에서의 UCN의 개수가 이전 반복에서의 UCN의 개수보다 많은 경우에 트랩핑 셋이 존재한다고 판단할 수 있다. 이를 위하여, 트랩핑 셋 검출부(140)는, 신드롬 체크 이력을 저장할 수 있다. 신드롬 체크 이력에는, 설정된 횟수의 반복에 대응하는 UCN의 개수 정보 또는 신드롬 벡터가 포함될 수 있다. 그 밖에도, 트랩핑 셋 검출부(140)는, 다양한 트랩핑 셋 판단 정책을 이용하여 트랩핑 셋을 검출할 수 있다. 종래 이용되는 다양한 트랩핑 셋 판단 정책이, 트랩핑 셋을 검출하는 데 이용될 수 있다. 트랩핑 셋 검출부(140)는, 최대 반복 횟수 내에서 트랩핑 셋이 검출되는 경우, 추가적인 반복을 수행하지 않도록, 즉 현재 코드워드에 대한 반복 복호를 정지하도록 노드 연산부(120)를 제어할 수 있다. 또한, 트랩핑 셋 검출부(140)는, 현재 반복에서 트랩핑 셋이 검출되었음을 포스트 프로세서(200)에 통지할 수 있다.
포스트 프로세서(200)는, 트랩핑 셋이 존재하는 상황에서, 에러 정정 디코더(100)가 유효한 코드워드를 생성할 수 있도록 에러 정정 디코더(100)를 지원(support)할 수 있다. 즉, 포스트 프로세서(200)는, 에러 정정 디코더(100)가 이전과 동일한 트랩핑 셋으로 수렴하는 것을 방지할 수 있다. 예를 들어, 포스트 프로세서(200)는, 트랩핑 셋 검출부(140)로부터 트랩핑 셋이 검출되었음을 통지받은 경우, 초기 값을 수정하거나, 현재 반복에서의 변수 노드 값을 수정할 수 있다. 포스트 프로세서(200)는, 수정된 파라미터(초기 값 또는 변수 노드 값)를 이용하여 에러 정정 디코딩을 수행하도록 에러 정정 디코더(100)를 제어할 수 있고, 그에 따라 에러 정정 디코더(100)는 정지되었던 반복 복호를 재개할 수 있다. 즉, 에러 정정 디코더(100)는 수정된 파라미터를 이용하여 다음 반복을 수행할 수 있다.
포스트 프로세서(200)는, 트랩핑 셋 검출 횟수 관리부(212), UCN 개수 정보 관리부(214) 및 파라미터 수정부(220)를 포함할 수 있다.
트랩핑 셋 검출 횟수 관리부(212)는, 현재 코드워드에 대한 반복 복호 중에 트랩핑 셋이 검출된 횟수를 관리할 수 있다. 트랩핑 셋 검출 횟수 관리부(212)는, 트랩핑 셋이 검출된 횟수에 대한 정보를 초기 값 수정부(222) 및 변수 노드 값 수정부(224)중 적어도 하나에게 제공할 수 있다.
UCN 개수 정보 관리부(214)는, 현재 반복에서 변수 노드들 각각에 연결된 UCN의 개수 정보를 관리할 수 있다. 예를 들어, UCN 개수 정보 관리부(214)는, 에러 정정 디코더(100)에서 이용하는 패리티 체크 행렬과 신드롬 체크부(130) 또는 트랩핑 셋 검출부(140)로부터 수신되는 신드롬 벡터를 기반으로, 현재 반복에서 변수 노드들 각각에 연결된 UCN의 개수 정보를 확인할 수 있다. UCN 개수 정보 관리부(214)는, UCN의 개수 정보를 초기 값 수정부(222) 및 변수 노드 값 수정부(224)중 적어도 하나에게 제공할 수 있다.
일 실시 예에서, UCN 개수 정보 관리부(214)는, 변수 노드들 중 초기 값과 트랩핑 셋이 발생한 반복에서의 변수 노드 값의 부호가 일치하지 않는 변수 노드에 대응하는 UCN의 개수를 1만큼 증가시켜 관리할 수 있다.
파라미터 수정부(220)는, 반복 복호에 이용되는 파라미터를 수정하고, 수정된 파라미터를 이용하여 에러 정정 디코딩을 재개하도록 에러 정정 디코더(100)를 제어할 수 있다. 파라미터 수정부(220)는, 초기 값 수정부(222), 변수 노드 값 수정부(224) 및 반전 규칙 저장부(226) 중 적어도 하나를 포함할 수 있다. 일 실시 예에서, 초기 값 수정부(222) 및 변수 노드 값 수정부(224)는, 선택적으로 동작할 수 있다
초기 값 수정부(222)는, 초기 값들, 예를 들어, LLR 값들의 크기(magnitude)를 수정할 수 있다.
일 실시 예에서, 초기 값 수정부(222)는, 트랩핑 셋이 검출된 경우 초기 값들 모두의 크기를 서로 동일한 크기만큼 감소시킬 수 있다. 예를 들어, 초기 값 수정부(222)는, 모든 초기 값들의 크기를 제 1 값만큼 감소시킬 수 있다. 예를 들어, 제 1 값은 1일 수 있다. 이 때, 각 초기 값들의 부호는 원래의 부호를 그대로 유지할 수 있으며, 크기가 0인 초기 값에 대하여는 수정이 이루어지지 않을 수 있다.
일 실시 예에서, 초기 값 수정부(222)는 초기 값들 중 적어도 하나를 수정 대상 초기 값으로 결정하고, 수정 대상 초기 값들만을 수정할 수 있다. 예를 들어, 초기 값 수정부(222)는 설정 값 미만의 크기를 갖는 초기 값들을 수정 대상 초기 값으로 결정할 수 있다. 즉, 초기 값 수정부(222)는, 초기 값들 중 설정 값 이상의 크기를 갖는 초기 값들은 수정하지 않고, 설정 값 미만의 크기를 갖는 초기 값들만의 크기를 감소시킬 수 있다. 예를 들어, 초기 값들이 8개의 레벨로 양자화되었고 초기 값들 각각이 0, 1, 2, 3 및 4 중 어느 하나의 크기를 가질 수 있다고 가정할 때, 설정 값이 3이라면 3의 크기를 갖는 초기 값과 4의 크기를 갖는 초기 값은 수정되지 않을 수 있고, 설정 값이 4라면 4의 크기를 갖는 초기 값은 수정되지 않을 수 있다. 실시 예에 따라, 초기 값 수정부(222)는, 초기 값들 모두를 수정 대상 초기 값으로 결정할 수도 있다. 이하에서, 초기 값을 수정한다고 할 때, 이는 수정 대상 초기 값을 수정하는 것을 의미할 수 있다.
일 실시 예에서, 초기 값 수정부(222)는, 트랩핑 셋이 검출된 횟수를 고려하여 초기 값들의 크기를 감소시킬 수 있다. 이를 위하여, 초기 값 수정부(222)는, 트랩핑 셋 검출 횟수 관리부(212)로부터 트랩핑 셋이 검출된 횟수를 수신할 수 있다. 예를 들어, 초기 값 수정부(222)는, 트랩핑 셋이 검출된 횟수가 많을수록 초기 값들의 크기를 더 많이 감소시킬 수 있다. 예를 들어, 초기 값 수정부(222)는, 트랩핑 셋이 처음 검출되는 경우 초기 값들의 크기를 제 1 값만큼 감소시키고, 트랩핑 셋이 두 번째 검출되는 경우 초기 값들의 크기를 제 2 값만큼 감소시킬 수 있다. 여기서, 제 2 값은, 제 1 값보다 큰 값일 수 있다. 예를 들어, 제 1 값은 1이고, 제 2 값은 2일 수 있다. 이 때, 각 초기 값들의 부호는 원래의 부호를 그대로 유지할 수 있으며, 크기가 0인 초기 값에 대하여는 수정이 이루어지지 않을 수 있다.
일 실시 예에서, 초기 값 수정부(222)는, 초기 값들의 크기를 서로 상이한 크기만큼 감소시킬 수 있다. 예를 들어, 초기 값 수정부(222)는, 변수 노드들 각각에 대응하는 UCN의 개수를 고려하여 초기 값들의 크기를 서로 상이한 크기만큼 감소시킬 수 있다. 이를 위하여, 초기 값 수정부(222)는, UCN 개수 정보 관리부(214)로부터 현재 반복에 대응하여 변수 노드들 각각에 연결된 UCN의 개수 정보를 수신할 수 있다. 예를 들어, 초기 값 수정부(222)는, UCN이 더 많이 연결된 변수 노드일수록 해당 변수 노드에 대응하는 초기 값의 크기를 더 많이 감소시킬 수 있다. 예를 들어, 초기 값 수정부(222)는, 2개의 UCN에 연결된 변수 노드에 대응하는 초기 값의 크기를 제 1 값만큼 감소시키고, 3개의 UCN에 연결된 변수 노드에 대응하는 초기 값의 크기를 제 2 값만큼 감소시킬 수 있다. 여기서, 제 2 값은, 제 1 값보다 큰 값일 수 있다. 예를 들어, 제 1 값은 1이고, 제 2 값은 2일 수 있다.
변수 노드 값 수정부(224)는, 변수 노드 값들 중 적어도 하나의 값을 반전시킬 수 있다. 변수 노드의 값을 반전시킨다는 것은, 그 크기는 그대로 유지한 채 부호만 반대로 바꾸는 것을 의미할 수 있다. 예를 들어, i번째 반복에서 트랩핑 셋이 검출된 경우, 변수 노드 값 수정부(224)는, i번째 반복에 대응하는 변수 노드 값들 중 적어도 하나를 반전시킬 수 있다. 반전은, 반전 규칙 저장부(226)에 저장된 적어도 하나의 반전 규칙에 따라 이루어질 수 있다. 변수 노드 값 수정부(224)는, 반전 규칙에 규정된 조건을 만족하는 변수 노드의 변수 노드 값을 반전시킬 수 있다.
제 1 반전 규칙은, 변수 노드에 연결된 UCN의 개수에 따라 변수 노드의 값을 반전시킬 것을 규정할 수 있다. 예를 들어, 제 1 반전 규칙은, 변수 노드에 연결된 UCN의 개수가 제 1 임계 값 이상인 경우 변수 노드의 값을 반전시킬 것을 규정할 수 있다. 예를 들어, 제 1 임계 값이 4인 경우, 4개 이상의 UCN이 연결된 변수 노드의 변수 노드 값이 반전될 수 있다.
일 실시 예에서, 제 1 임계 값은, 변수 노드의 차수(degree)에 대응되게 설정될 수 있다. 예를 들어, 제 1 임계 값은, 변수 노드의 차수가 더 클수록 더 크게 설정될 수 있다. 예를 들어, 차수가 5인 변수 노드에 대응하는 제 1 임계 값은 4로 설정될 수 있고, 차수가 4인 변수 노드에 대응하는 제 1 임계 값은 3으로 설정될 수 있다.
일 실시 예에서, 제 1 임계 값은, 트랩핑 셋이 발생한 반복의 회차에 대응되게 설정될 수 있다. 예를 들어, 제 1 임계 값은, 트랩핑 셋이 발생한 반복의 회차가 더 클수록 더 작게 설정될 수 있다. 예를 들어, 첫 번째 반복에 대응하는 제 1 임계 값은 4로 설정될 수 있고, 첫 번째 이후의 반복에 대응하는 제 1 임계 값은 3으로 설정될 수 있다.
제 2 반전 규칙은, 변수 노드에 연결된 UCN의 개수와 변수 노드의 차수에 따라 변수 노드의 값을 반전시킬 것을 규정할 수 있다. 예를 들어, 제 2 반전 규칙은, 변수 노드들 중 차수가 설정 값 이상이고 연결된 UCN의 개수가 제 2 임계 값 이상인 변수 노드의 값을 반전시킬 것을 규정할 수 있다. 예를 들어, 설정 값이 4이고 제 2 임계 값이 3인 경우, 차수가 4이상이면서 3개 이상의 UCN이 연결된 변수 노드의 변수 노드 값이 반전될 수 있다.
일 실시 예에서, 제 2 반전 규칙은, 변수 노드의 인덱스에 따라 제 2 임계 값을 달리 규정할 수 있다. 예를 들어, 제 2 반전 규칙은, 변수 노드의 인덱스가 낮을수록 제 2 임계 값을 크게 규정할 수 있고, 변수 노드의 인덱스가 높을수록 제 2 임계 값을 작게 규정할 수 있다. 이러한 실시 예는, 패리티 체크 행렬에서 차수가 높은 칼럼들 수록 더 낮은 인덱스들에 위치하고 차수가 낮은 칼럼들일수록 더 높은 인덱스들에 위치할 때 유용하게 적용될 수 있다.
제 3 반전 규칙은, 변수 노드들 중 연결된 UCN이 가장 많은 변수 노드의 값을 반전시킬 것을 규정할 수 있다. 제 3 반전 규칙은, 변수 노드의 차수에 무관하게 적용될 수 있다.
변수 노드 값 수정부(224)는, 트랩핑 셋이 검출될 때마다, 제 1 내지 제 3 반전 규칙 중 적어도 하나의 반전 규칙을 적용하여 변수 노드 값을 수정할 수 있다. 즉, 변수 노드 값 수정부(224)는, 한 번의 트랩핑 셋이 검출될 때마다, 제 1 내지 제 3 반전 규칙 중 어느 하나의 반전 규칙을 적용하거나, 제 1 내지 제 3 반전 규칙 중 두 개 이상의 반전 규칙을 적용할 수 있다. 예를 들어, 변수 노드 값 수정부(224)는, 한 번의 트랩핑 셋이 검출될 때마다, 제 1 반전 규칙, 제 2 반전 규칙 및 제 3 반전 규칙을 순차적으로 적용할 수 있다. 예를 들어, 변수 노드 값 수정부(224)는, 한 번의 트랩핑 셋이 검출될 때마다, 동일한 반전 규칙을 복수 회 적용할 수도 있다. 예를 들어, 변수 노드 값 수정부(224)는, 한 번의 트랩핑 셋이 검출될 때마다, 제 1 반전 규칙, 제 2 반전 규칙, 제 3 반전 규칙, 제 2 반전 규칙 및 제 1 반전 규칙으로 순으로 반전 규칙들을 적용할 수 있다.
변수 노드 값 수정부(224)는, 변수 노드들 중 적어도 하나를 반전 규칙을 적용할 탐색 대상 변수 노드들로 결정할 수 있다. 일 실시 예에서, 변수 노드 값 수정부(224)는, 변수 노드들 중 차수가 설정 값 이상인 변수 노드들을 탐색 대상 변수 노드들로 결정할 수 있다. 변수 노드들의 차수는 패리티 체크 행렬을 이용하여 확인될 수 있다. 일 실시 예에서, 변수 노드 값 수정부(224)는, 변수 노드들 중 연결된 UCN의 개수가 가장 많은 변수 노드들을 탐색 대상 변수 노드들로 결정할 수 있다. 일 실시 예에서, 변수 노드 값 수정부(224)는, 변수 노드들 중 가장 작은 인덱스를 갖는 변수 노드로부터 설정된 개수의 변수 노드들을 탐색 대상 변수 노드들로 결정하거나, 변수 노드들 중 가장 큰 인덱스를 갖는 변수 노드로부터 설정된 개수의 변수 노드들을 탐색 대상 변수 노드들로 결정할 수 있다.
일 실시 예에서, 변수 노드 값 수정부(224)는, 제 1 내지 제 3 반전 규칙 중 적어도 하나의 반전 규칙을 적용하여 변수 노드의 값을 수정할 때, 변수 노드의 인덱스가 증가하는 방향, 인덱스가 감소하는 방향 및 인덱스가 증가하다가 감소하는 방향 중 어느 하나의 방향으로 탐색 대상 변수 노드들을 대상으로 탐색을 수행하면서 반전 규칙에 규정된 조건을 만족하는 변수 노드를 검색하고, 검색된 변수 노드들의 값을 수정할 수 있다.
일 실시 예에서, 변수 노드 값 수정부(224)는, 트랩핑 셋이 발생한 반복의 회차 또는 트랩핑 셋의 회차에 따라 반전 규칙에 규정된 조건을 만족하는 변수 노드들을 탐색하는 방향 및 탐색 횟수 중 적어도 하나를 달리 할 수 있다. 예를 들어, 변수 노드 값 수정부(224)는, 홀수번째 반복에서 트랩핑 셋이 발생하거나 홀수번째 트랩핑 셋이 발생한 경우 인덱스가 증가하는 방향으로 탐색 대상 변수 노드들을 대상으로 탐색을 수행할 수 있고, 찍수번째 반복에서 트랩핑 셋이 발생하거나 짝수번째 트랩핑 셋이 발생한 경우 인덱스가 감소하는 방향으로 탐색 대상 변수 노드들을 대상으로 탐색을 수행할 수 있다. 예를 들어, 변수 노드 값 수정부(224)는, 홀수번째 반복에서 트랩핑 셋이 발생하거나 홀수번째 트랩핑 셋이 발생한 경우 인덱스가 증가하는 방향으로 탐색 대상 변수 노드들을 대상으로 탐색을 수행할 수 있고, 짝수번째 반복에서 트랩핑 셋이 발생하거나 짝수번째 트랩핑 셋이 발생한 경우 인덱스가 감소하는 방향으로 탐색 대상 변수 노드들을 대상으로 탐색을 수행한 후 다시 인덱스가 증가하는 방향으로 탐색 대상 변수 노드들을 대상으로 탐색을 수행할 수 있다.
도 3은 패리티 체크 행렬을 설명하기 위한 예시도이다.
도 3에는, (n, k) 코드를 정의하는 패리티 체크 행렬(H)의 일 예를 도시하였다. (n, k) 코드는, (n-k)×n의 크기를 갖는 패리티 체크 행렬로 정의될 수 있다. 패리티 체크 행렬의 각각의 엔트리는 '0' 또는 '1'로 표현될 수 있으며, 패리티 체크 행렬에 포함된 '1'의 개수가 '0'의 개수에 비하여 상대적으로 매우 적은 경우 (n, k) 코드는 (n, k) LDPC 코드로 언급될 수 있다. 여기서, n 및 k는 자연수일 수 있다. 도 3에는 일 예로서, (7, 4) 코드를 정의하는 패리티 체크 행렬을 도시하였다.
각각의 엔트리가 서브 행렬로 이루어지는 행렬은, 기본 행렬(base matrix)로 언급될 수 있다. 기본 행렬의 각각의 엔트리는, m×m크기의 서브 행렬일 수 있다. 여기서, m은 2이상의 정수일 수 있다. 예를 들어, 기본 행렬에서 '0'은 해당 엔트리가 영 행렬임을 나타내고, '1'은 해당 엔트리가 영 행렬이 아님을 나타낼 수 있다. 예를 들어, 기본 행렬이 QC(Quasi Cyclic)-LDPC 코드에 이용되는 경우, '1'은 해당 엔트리가 순환 행렬(circulant matrix)임을 나타낼 수 있다. 순환 행렬은 항등 행렬(identity matrix)을 소정의 시프트 값만큼 순환 시프트(cyclic shift) 시킨 행렬일 수 있으며, 어느 하나의 순환 행렬은 다른 하나의 순환 행렬과 다른 시프트 값을 가질 수 있다.
도 4는 도 3에 도시된 패리티 체크 행렬을 태너 그래프로 나타낸 도면이다.
(n, k) 코드는, 등가의 이분 그래프(bipartite graph) 표현인 태너(Tanner) 그래프로 표현될 수 있다. 태너 그래프는, n-k 개의 체크 노드(check node)들, n 개의 변수 노드(variable node)들 및 에지(edge)들로 표현될 수 있다. 체크 노드들은 패리티 체크 행렬의 행(row)들에 대응하고, 변수 노드들은 패리티 체크 행렬의 열(column)들에 대응한다. 각각의 에지는, 하나의 체크 노드와 하나의 변수 노드를 연결하며, 패리티 체크 행렬에서 '1'로 표현된 엔트리를 나타낸다.
도 3에 도시된 (7, 4) 코드의 패리티 체크 행렬은, 도 4에 도시된 바와 같이 3개의 체크 노드들(CN1 ~ CN3) 및 7개의 변수 노드들(VN1 ~ VN7)을 포함하는 태너 그래프로 표현될 수 있다. 체크 노드들(CN1 ~ CN3) 및 변수 노드들(VN1 ~ VN7)을 연결하는 실선은 에지를 나타낸다.
반복 복호는, 도 4에 도시된 바와 같은 태너 그래프 상에서 체크 노드들(CN1 ~ CN3)과 변수 노드들(VN1 ~ VN7) 사이의 반복적인 메시지 전달 알고리즘에 따라 이루어질 수 있다. 즉, 각각의 반복마다 체크 노드들(CN1 ~ CN3)과 변수 노드들(VN1 ~ VN7) 사이에서 메시지가 전달되면서 반복 복호가 수행될 수 있다.
변수 노드들은, 자신과 연결된 체크 노드들로부터 수신되는 C2V 메시지들을 이용하여 에러 정정을 수행할 수 있다. 변수 노드들은, 자신과 연결된 체크 노드들에게 전송할 V2C 메시지들을 생성하고, 생성된 V2C 메시지들 각각을 대응하는 체크 노드에게 전송할 수 있다.
체크 노드들은, 자신과 연결된 변수 노드들로부터 수신되는 V2C 메시지들을 이용하여 패리티 체크를 수행할 수 있다. 패리티 체크에는 V2C 메시지에 포함된 부호 비트가 이용될 수 있다. 체크 노드들은, 자신과 연결된 변수 노드들에게 전송할 C2V 메시지들을 생성하고, 생성된 C2V 메시지들 각각을 대응하는 변수 노드에게 전송할 수 있다.
도 5는 도 3에 도시된 패리티 체크 행렬을 이용하여 계산되는 신드롬 벡터를 설명하기 위한 예시도이다.
전술한 바와 같이, i번째 반복에 대응하는 변수 노드 벡터(Ci)의 전치 행렬(Ci T)과 패리티 체크 행렬(H)을 기반으로 신드롬 벡터(Si)가 생성될 수 있다. 신드롬 벡터(Si)의 각 심볼들(Si1, Si2, Si3)은, 도 4에 도시된 태너 그래프 상의 각 체크 노드들(CN1 ~ CN3)에 대응한다.
신드롬 벡터(Si)의 모든 심볼들(Si1, Si2, Si3)이 0을 나타내는 경우, 이는 신드롬 체크가 패스하였음을 의미한다. 이는 해당 반복에서 에러 정정 디코딩이 성공적으로 이루어졌음을 의미한다. 따라서, 해당 코드워드에 대한 반복 복호는 종료되고, i번째 반복에 대응하는 변수 노드 벡터(Ci)가 디코딩된 코드워드로서 출력될 수 있다.
만약, 신드롬 벡터(Si)의 모든 심볼들(Si1, Si2, Si3) 중 적어도 하나의 심볼이 0이 아닌 경우, 이는 신드롬 체크가 페일되었음을 의미한다. 이는 해당 반복에서 에러 정정 디코딩이 성공되지 않았음을 의미하며, 따라서 최대 반복 횟수에 도달하지 않은 경우라면 다음 반복이 수행될 수 있다. 여기서, 0이 아닌 심볼은, UCN를 나타낸다.
도 6은 연판정 디코딩 시에 g개의 판독 값을 이용하여 초기 값을 생성하는 과정을 설명하기 위한 예시도이다.
도 6에는 각각이 제 1 상태(S1) 및 제 2 상태(S2) 중 어느 하나의 상태를 갖는 메모리 셀들의 문턱 전압(Vth) 분포를 도시하였다.
양자화 레벨 g+1이 이용되는 경우, 하나의 코드워드에 대응하는 g개의 판독 벡터들을 획득하기 위하여, g개의 판독 전압들 각각이 복수의 메모리 셀들에 순차적으로 인가될 수 있다. 예를 들어, 도 6에 도시된 바와 같이, 양자화 레벨 2가 이용되는 경우 1개의 판독 전압(Vr1)이 인가될 수 있고, 양자화 레벨 3이 이용되는 경우 2개의 판독 전압들(Vr1, Vr2)이 순차적으로 인가될 수 있다. 마찬가지로, 양자화 레벨 8이 이용되는 경우 7개의 판독 전압들(Vr1, Vr2, Vr3, Vr4, Vr5, Vr6, Vr7)이 순차적으로 인가될 수 있다. 이는, 양자화 레벨 g+1이 이용되는 경우, 하나의 메모리 셀마다 g개의 판독 전압이 인가되어, 하나의 메모리 셀당 g개의 판독 값이 획득될 수 있음을 의미한다.
g개의 판독 전압들 중 어느 하나의 판독 전압이 복수의 메모리 셀들에 인가되었을 때, 인가된 판독 전압보다 낮은 문턱 전압을 갖는 메모리 셀에 대한 판독 값은 '1'로 나타날 수 있고, 인가된 판독 전압보다 높은 문턱 전압을 갖는 메모리 셀에 대한 판독 값은 '0'으로 나타날 수 있다.
예를 들어, 도 6에 도시된 바와 같이 7개의 판독 전압들(Vr1, Vr2, Vr3, Vr4, Vr5, Vr6, Vr7)이 이용된 경우, 하나의 메모리 셀당 7개의 판독 값이 획득될 수 있다.
에러 정정 회로는, g개의 판독 전압들 각각에 대응하는 판독 값을 결합하여 g+1개의 레벨로 양자화된 판독 값을 생성할 수 있다. 예를 들어, 도 6에 도시된 바와 같이 7개의 판독 전압들이 이용된 경우, 에러 정정 회로는, 7개의 판독 전압들 각각에 대응하는 판독 값을 결합하여, 8개의 레벨로 양자화된 판독 값을 생성할 수 있다.
에러 정정 회로는, g+1개의 레벨로 양자화된 판독 값을 초기 값(예를 들어, LLR 값)으로 변환할 수 있다. 초기 값으로의 변환은, 설정된 룩업 테이블을 참조하여 이루어질 수 있다.
도 7은 룩업 테이블을 설명하기 위한 예시도이다.
도 7을 참조하면, 룩업 테이블은, 복수의 양자화 레벨 각각에 대응하는 LLR 값들을 정의할 수 있다.
에러 정정 회로는, 룩업 테이블을 참조하여, g+1개의 양자화 레벨로 양자화된 판독 값들 각각을, 양자화 레벨 g+1에 대응하는 g+1개의 LLR 값들 중 어느 하나로 변환할 수 있다.
예를 들어, 양자화 레벨 2가 이용되는 경우, 에러 정정 회로는, 2개의 레벨로 양자화된 판독 값들 중 어느 하나를 LLR1 값으로 변환하고 나머지 하나는 LLR2 값으로 변환할 수 있다. 예를 들어, 2개의 레벨로 양자화된 판독 값들 중 '1'은 LLR1 값인 '-4'로 변환되고, '0'은 LLR2 값인 '+4'로 변환될 수 있다.
도 8은 도 2에 도시된 에러 정정 회로의 동작 방법을 설명하기 위한 흐름도이다.
단계(801)에서, 에러 정정 회로는, 코드워드에 대응하는 판독 벡터를 수신할 수 있다. 예를 들어, 판독 벡터는, 복수의 메모리 셀들 각각에 하나씩 대응되는 판독 값들로 이루어질 수 있다.
단계(803)에서, 에러 정정 회로는, 변수 노드들에 초기 값을 할당할 수 있다. 에러 정정 회로는, 하나의 코드워드에 대응하는 판독 벡터가 g개 수신된 경우, g+1개의 레벨로 양자화된 판독 벡터를 생성할 수 있다. 에러 정정 회로는, g+1개의 레벨로 양자화된 판독 벡터를 초기 벡터로 변환할 수 있다. 예를 들어, 초기 벡터는, 복수의 변수 노드들 각각에 하나씩 대응되는 초기 값들로 이루어질 수 있다. 각각의 초기 값은, LLR 값일 수 있다.
단계(805)에서, 에러 정정 회로는, 반복 복호 기법에 따라 최대 반복 횟수(I) 내에서 i번째 반복을 수행할 수 있다. i번째 반복에서 V2C 메시지들 및 C2V 메시지들이 교환되고, 이에 따라 변수 노드들 및 체크 노드들이 업데이트될 수 있다.
단계(807)에서, 에러 정정 회로는, i번째 반복에 대응하는 신드롬 체크를 수행할 수 있다. 신드롬 체크가 패스된 경우, 단계(809)에서, 에러 정정 회로는, i번째 반복에 대응하는 변수 노드 벡터를 디코딩된 코드워드로서 출력할 수 있다. 신드롬 체크가 페일된 경우, 단계(811)가 진행될 수 있다.
단계(811)에서, 에러 정정 회로는, 최대 반복 횟수(I)만큼 반복이 수행되었는지 여부를 판단할 수 있다. 단계(811)의 판단 결과 최대 반복 횟수(I)만큼 반복이 수행된 경우 단계(813)가 진행되고, 그렇지 않은 경우에는 단계(821)가 진행될 수 있다.
단계(813)에서, 에러 정정 회로는, 최대 반복 횟수(I)만큼 반복을 수행하여 유효한 코드워드를 생성하지 못하였기 때문에, 에러 정정 디코딩이 실패하였음을 나타내는 페일 신호를 출력할 수 있다.
한편, 단계(821)에서, 에러 정정 회로는, 트랩핑 셋이 존재하는지 확인할 수 있다. 즉, 에러 정정 회로는, 반복 복호 과정에서 트랩핑 셋이 발생하는 경우 이를 검출할 수 있다. 트랩핑 셋은, 설정된 트랩핑 셋 판단 정책에 따라 검출될 수 있다. 예를 들어, 트랩핑 셋은, i번째 반복에서의 UCN의 개수 및 신드롬 벡터 중 적어도 하나를 기반으로 검출될 수 있다.
단계(821)의 판단 결과 트랩핑 셋이 검출되는 경우, 단계(823)에서, 에러 정정 회로는, 반복 복호를 정지할 수 있다. 즉, 에러 정정 회로는, 최대 반복 횟수(I)에 도달하기 전이라도 트랩핑 셋이 검출되는 경우 에러 정정 디코딩을 정지시킬 수 있다. 또한, 단계(823)에서, 에러 정정 회로는 반복 복호에 이용되는 파라미터를 수정할 수 있다. 파라미터가 수정되면, 단계(831)를 거쳐 단계(805)에서 다음 반복이 수행될 수 있다. 이하에서, 도 9를 참조하여, 단계(823)의 파라미터 수정 과정을 좀 더 상세히 살펴본다.
도 9는 본 발명의 일 실시 예에 따른 초기 값 수정 과정을 설명하기 위한 흐름도이다.
실시 예에 따라, 도 9에 도시된 단계들 중 적어도 하나는 생략될 수 있으며, 단계들의 순서는 서로 바뀔 수 있다.
단계(901)에서, 에러 정정 회로는, 초기 값들 중 적어도 하나를 수정 대상 초기 값으로 결정할 수 있다. 예를 들어, 에러 정정 회로는, 초기 값들 중 크기가 설정 값 미만인 초기 값들을 수정 대상 초기 값들로 결정할 수 있다. 예를 들어, 설정 값이 3이라 가정할 때, 에러 정정 회로는 초기 값들 중 3미만인 초기 값들을 수정 대상 초기 값들로 결정할 수 있다.
단계(903)에서, 에러 정정 회로는, 트랩핑 셋 발생 횟수를 관리할 수 있다. 예를 들어, 에러 정정 회로는, 코드워드에 대한 반복 복호를 수행하는 중에 트랩핑 셋이 몇 회 발생하였는지에 대한 정보를 관리할 수 있다.
이후, 단계(905) 또는 단계(915)가 선택적으로 수행될 수 있다.
먼저, 단계(905)로 진행하는 경우를 설명한다.
단계(905)에서, 에러 정정 회로는, 코드워드에 대한 트랩핑 셋 발생 횟수를 기반으로 수정 대상 초기 값의 크기 감소량을 결정할 수 있다. 즉, 에러 정정 회로는, 코드워드에 대한 트랩핑 셋 발생 횟수에 따라 수정 대상 초기 값의 크기 감소량을 달리 할 수 있다. 예를 들어, 에러 정정 회로는, 트랩핑 셋 발생 횟수가 많을수록 크기 감소량이 큰 값을 갖도록 결정할 수 있다.
다음, 단계(915)로 진행하는 경우를 설명한다.
단계(915a)에서, 에러 정정 회로는, 각 변수 노드에 연결된 UCN의 개수를 확인할 수 있다. 이 때, 에러 정정 회로는, 수정 대상 초기 값에 대응하는 변수 노드에 연결된 UCN의 개수만을 확인할 수도 있다.
단계(915b)에서, 에러 정정 회로는, 현재 코드워드에 대한 트랩핑 셋 발생 횟수 및 UCN 개수를 기반으로 수정 대상 초기 값의 크기 감소량을 결정할 수 있다. 예를 들어, 에러 정정 회로는, 트랩핑 셋 발생 횟수가 많을수록 크기 감소량이 큰 값을 갖도록 결정할 수 있다. 또한, 에러 정정 회로는, 수정 대상 초기 값에 대응하는 변수 노드에 연결된 UCN의 개수가 많을수록 크기 감소량이 큰 값을 갖도록 결정할 수 있다.
단계(925)에서, 에러 정정 회로는, 결정된 크기 감소량에 따라 초기 값을 수정할 수 있다. 초기 값이 수정되면, 도 8의 단계(831)가 진행될 수 있다.
도 10은 본 발명의 일 실시 예에 따른 초기 값 수정 방법을 설명하기 위한 도면이다.
도 10에는 설명의 편의를 위하여, 초기 벡터가 4개의 변수 노드들(VN1, VN2, VN3, VN4)에 대응하는 초기 값들을 포함하는 경우를 도시하였다. 도 10을 참조하면, 첫 번째 변수 노드(VN1)에 초기 값 3, 두 번째 변수 노드(VN2)에 초기 값 2, 세 번째 변수 노드(VN3)에 초기 값 1, 네 번째 변수 노드(VN4)에 초기 값 -2가 할당되어 있음을 알 수 있다.
에러 정정 회로는, 변수 노드들(VN1, VN2, VN3, VN4)에 대응하는 초기 값들 중 크기가 설정 값 미만인 초기 값들을 수정 대상 초기 값으로 결정할 수 있다. 설정 값이 3이라 가정할 때, 3미만의 크기를 갖는 초기 값들, 즉 두 번째 변수 노드(VN2), 세 번째 변수 노드(VN3) 및 네 번째 변수 노드(VN4)들 각각에 대응하는 초기 값들이 수정 대상 초기 값으로 결정될 것이다.
에러 정정 회로는 트랩핑 셋이 발생할 때마다, 수정 대상 초기 값들의 크기를 감소시킬 수 있다. 이 때, 각 수정 대상 초기 값들의 부호는 그대로 유지될 수 있다. 수정 대상 초기 값들의 크기 감소량은 트랩핑 셋의 회차에 따라 다르게 결정될 수 있다. 예를 들어, 첫 번째 트랩핑 셋이 발생한 경우 크기 감소량은 제 1 값으로 결정될 수 있고, 두 번째 트랩핑 셋이 발생한 경우 크기 감소량은 제 1 값보다 큰 제 2 값으로 결정될 수 있다.
도 10에는 제 1 값이 1 이고, 제 2 값이 2인 경우의 예를 도시하였다. 도 10을 참조하면, 첫 번째 트랩핑 셋이 발생한 경우 변수 노드들(VN2, VN3, VN4)에 대응하는 초기 값들의 크기가 각각 1씩 감소하였음을 알 수 있다. 또한, 두 번째 트랩핑 셋이 발생한 경우 변수 노드들(VN2, VN4)에 대응하는 초기 값들의 크기가 각각 2씩 감소하였음을 알 수 있다. 한편, 크기 감소량보다 작은 크기를 갖는 초기 값은 0으로 수정될 수 있다. 도 10을 참조하면, 두 번째 트랩핑 셋이 발생한 경우 변수 노드(VN3)에 대응하는 초기 값이 0으로 수정되었음을 알 수 있다.
도 11은 본 발명의 다른 실시 예에 따른 초기 값 수정 방법을 설명하기 위한 도면이다.
도 11에는 설명의 편의를 위하여, 초기 벡터가 4개의 변수 노드들(VN1, VN2, VN3, VN4)에 대응하는 초기 값들을 포함하는 경우를 도시하였다. 도 11을 참조하면, 첫 번째 변수 노드(VN1)에 초기 값 3, 두 번째 변수 노드(VN2)에 초기 값 2, 세 번째 변수 노드(VN3)에 초기 값 2, 네 번째 변수 노드(VN4)에 초기 값 -2가 할당되어 있음을 알 수 있다.
에러 정정 회로는, 변수 노드들(VN1, VN2, VN3, VN4)에 대응하는 초기 값들 중 크기가 설정 값 미만인 초기 값들을 수정 대상 초기 값으로 결정할 수 있다. 설정 값이 3이라 가정할 때, 3미만의 크기를 갖는 초기 값들, 즉 두 번째 변수 노드(VN2), 세 번째 변수 노드(VN3) 및 네 번째 변수 노드(VN4)들 각각에 대응하는 초기 값들이 수정 대상 초기 값으로 결정될 것이다.
에러 정정 회로는, 트랩핑 셋이 발생할 때마다, 수정 대상 초기 값들에 대응하는 변수 노드들에 연결된 UCN의 개수를 더 고려하여, 수정 대상 초기 값들의 크기를 감소시킬 수 있다. 예를 들어, 에러 정정 회로는, 연결된 UCN이 많은 변수 노드일수록 수정 대상 초기 값의 크기를 더 크게 감소시킬 수 있다.
도 11을 참조하면, 변수 노드들(VN2, VN3, VN4)에 대응하는 초기 값들의 크기는 2로서 모두 동일하지만, 변수 노드(VN3)에 연결된 UCN의 개수는 1이고 변수 노드들(VN2, VN4)에 연결된 UCN의 개수는 2임을 알 수 있다. 따라서, 에러 정정 회로는, 변수 노드들(VN2, VN4)에 대응하는 초기 값의 크기를 변수 노드(VN3)에 대응하는 초기 값의 크기에 비하여 더 크게 감소시킬 수 있다. 도 11을 참조하면, 첫 번째 트랩핑 셋이 발생한 경우 2개의 UCN에 연결된 변수 노드들(VN2, VN4)의 초기 값은 2씩 감소되고, 1개의 UCN에 연결된 변수 노드(VN3)의 초기 값은 1만큼 감소되었음을 알 수 있다.
도 12는 본 발명의 일 실시 예에 따른 변수 노드 값 수정 과정을 설명하기 위한 흐름도이다.
실시 예에 따라, 도 12에 도시된 단계들 중 적어도 하나는 생략될 수 있으며, 단계들의 순서는 서로 바뀔 수 있다.
단계(1201)에서, 에러 정정 회로는, 변수 노드들 중 적어도 하나를 탐색 대상 변수 노드들로 결정할 수 있다.
일 실시 예에서, 에러 정정 회로는, 모든 변수 노드들을 탐색 대상 변수 노드들로 결정할 수 있다. 일 실시 예에서, 에러 정정 회로는, 변수 노드들 중 차수가 설정 값 이상인 변수 노드들을 탐색 대상 변수 노드들로 결정할 수 있다. 일 실시 예에서, 에러 정정 회로는, 변수 노드들 중 연결된 UCN의 개수가 가장 많은 변수 노드들을 탐색 대상 변수 노드들로 결정할 수 있다. 일 실시 예에서, 에러 정정 회로는, 변수 노드들 중 가장 작은 인덱스를 갖는 변수 노드로부터 설정된 개수의 변수 노드들을 탐색 대상 변수 노드들로 결정하거나, 변수 노드들 중 가장 큰 인덱스를 갖는 변수 노드로부터 설정된 개수의 변수 노드들을 탐색 대상 변수 노드들로 결정할 수 있다. 예를 들어, 1번부터 1000번까지의 인덱스를 갖는 1000개의 변수 노드들이 존재한다고 가정할 때, 에러 정정 회로는, 1번부터 100번까지의 인덱스를 갖는 변수 노드들을 탐색 대상 변수 노드들로 결정하거나, 901번부터 1000번까지의 인덱스를 갖는 변수 노드들을 탐색 대상 변수 노드들로 결정할 수 있다.
단계(1203)에서, 에러 정정 회로는, 탐색 대상 변수 노드들 각각에 대응하는 UCN의 개수를 확인할 수 있다.
일 실시 예에서, 에러 정정 회로는, 초기 값과 i번째 반복에 대응하는 변수 노드 값의 부호가 일치하지 않는 탐색 대상 변수 노드가 있는 경우, 해당 탐색 대상 변수 노드에 대응하는 UCN의 개수를 1만큼 증가시킬 수 있다.
단계(1205)에서, 에러 정정 회로는, UCN의 개수를 기반으로 탐색 대상 변수 노드들 중 적어도 하나의 값을 반전시킬 수 있다.
일 실시 예에서, 에러 정정 회로는, 탐색 대상 변수 노드들 중 연결된 UCN의 개수가 임계 값 이상인 변수 노드의 값을 반전시킬 수 있다. 일 실시 예에서, 임계 값은, 변수 노드의 차수에 따라 달리 설정될 수 있다. 예를 들어, 차수가 더 큰 변수 노드일수록 임계 값이 더 크게 설정될 수 있다. 일 실시 예에서, 임계 값은, 트랩핑 셋이 발생한 반복의 회차에 따라 달리 설정될 수 있다. 예를 들어, 트랩핑 셋이 발생한 반복의 회차가 더 클수록 임계 값이 더 작게 설정될 수 있다. 일 실시 예에서, 에러 정정 회로는, 탐색 대상 변수 노드들 중 연결된 UCN의 개수가 가장 많은 변수 노드들의 값을 반전시킬 수 있다.
적어도 하나의 변수 노드의 값이 반전되면, 도 8의 단계(831)가 진행될 수 있다.
도 13은 본 발명의 일 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 13을 참조하면, 메모리 시스템(memory system; 2000)은, 데이터가 저장되는 메모리 장치(memory device; 2200) 및 호스트(host; 1000)의 제어에 따라 메모리 장치(2200)를 제어하는 메모리 컨트롤러(memory controller; 2100)를 포함할 수 있다.
호스트(1000)는, PCI-E(Peripheral Component Interconnect-Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA) 또는 SAS(serial attached SCSI) 등의 인터페이스 프로토콜을 이용하여 메모리 시스템(2000)과 통신할 수 있다. 호스트(1000)와 메모리 시스템(2000) 간에 이용되는 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface) 또는 IDE(Integrated Drive Electronics) 등의 인터페이스 프로토콜이 이용될 수도 있다.
메모리 컨트롤러(2100)는, 메모리 시스템(2000)의 동작을 전반적으로 제어하며, 호스트(1000)와 메모리 장치(2200) 사이의 데이터 교환을 제어할 수 있다. 예를 들어, 메모리 컨트롤러(2100)는 호스트(1000)와 메모리 장치(2200) 사이에서 커맨드(command), 어드레스(address) 및 데이터(data)가 통신될 수 있도록 수신된 정보를 변환하고 및 변환된 정보를 저장 및 출력할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(2100)는 커맨드(command), 어드레스(address) 및 데이터(data) 등을 메모리 장치(2200)에 전송할 수 있다.
메모리 컨트롤러(2100)는, 호스트 인터페이스(host interface; 2110), CPU(Central Processing Unit; 2120), 메모리 인터페이스(memory interface; 2130), 버퍼 메모리(buffer memory; 2140), ECC 회로(Error Correcting Code circuit; 2150) 및 내부 메모리(2160)을 포함할 수 있다. 호스트 인터페이스(2110), 메모리 인터페이스(2130), 버퍼 메모리(2140), ECC 회로(2150) 및 내부 메모리(2160)은 CPU(2120)에 의해 제어될 수 있다.
호스트 인터페이스(2110)는, 통신 프로토콜을 이용하여 호스트(1000)와 데이터 교환을 수행할 수 있다.
CPU(2120)는, 메모리 장치(2200)를 제어하기 위하여, 각종 연산을 수행하거나 커맨드 및 어드레스를 생성할 수 있다. 예를 들어, CPU(2120)는, 프로그램 동작, 리드 동작, 소거 동작, 데이터 압축 동작 및 카피백 동작들에 필요한 다양한 커맨드들(commands)을 생성할 수 있다.
메모리 인터페이스(2130)는, 통신 프로토콜을 이용하여 메모리 장치(2200)와 통신을 수행할 수 있다.
버퍼 메모리(2140)는, 메모리 컨트롤러(2100)가 메모리 장치(2200)를 제어하는 동안 데이터를 임시로 저장할 수 있다. 예를 들면, 프로그램 동작이 완료될 때까지 호스트로부터 수신된 데이터는 버퍼 메모리(2140)에 임시로 저장될 수 있다. 또한, 리드 동작 시 메모리 장치(2200)로부터 리드된 데이터가 버퍼 메모리(2140)에 임시로 저장될 수도 있다.
에러 정정 회로(2150)는, 프로그램 동작 또는 리드 동작 시 에러 정정을 위한 인코딩 및 디코딩을 수행할 수 있다. 에러 정정 회로(2150)는, 에러 정정 디코더(2152) 및 포스트 프로세서(2154)를 포함할 수 있다.
에러 정정 디코더(2152)는, 메모리 장치(2200)로부터 리드된 데이터, 즉 판독 값들을 이용하여 에러 정정 디코딩을 수행할 수 있다. 에러 정정 디코더(2152)는, 에러 정정을 위한 반복 복호 과정에서 에러가 검출된 경우, 패리티 체크 행렬을 이용하여 에러를 정정할 수 있다. 예를 들어, 에러 정정 디코더(2152)는, 패리티 체크 행렬을 기반으로 판독 값들에 대응하는 신드롬을 산출하고, 산출된 신드롬에 근거하여 판독 값들에 에러가 포함되어 있는지 여부를 판단할 수 있다. 에러 정정 디코더(2152)는, 판독 값들에 포함된 에러를 정정할 수 있는 경우, 에러를 정정하고, 에러 정정된 데이터를 출력할 수 있다. 에러 정정 디코더(2152)는, 판독 값들에 포함된 에러를 정정할 수 없는 경우, 디코딩이 페일(fail)되었음을 CPU(2120)에 보고할 수 있다. 에러 정정 디코더(2152)는 도 2에 도시된 에러 정정 디코더(100)에 대응하는 동작을 수행할 수 있다.
포스트 프로세서(2154)는, 트랩핑 셋 검출 횟수 관리부(2154a), UCN 개수 정보 관리부(2154b) 및 파라미터 수정부(2154c)를 포함할 수 있다. 포스트 프로세서(2154)는, 도 2에 도시된 포스트 프로세서(200)에 대응하는 동작을 수행할 수 있다. 즉, 트랩핑 셋 검출 횟수 관리부(2154a)는 도 2에 도시된 트랩핑 셋 검출 횟수 관리부(212)에 대응하는 동작을 수행할 수 있고, UCN 개수 정보 관리부(2154b)는 도 2에 도시된 UCN 개수 정보 관리부(214)에 대응하는 동작을 수행할 수 있으며, 파라미터 수정부(2154c)는 도 2에 도시된 파라미터 수정부(220)에 대응하는 동작을 수행할 수 있다.
내부 메모리(2160)는, 메모리 컨트롤러(2100)의 동작에 필요한 다양한 정보들을 저장하는 저장부(storage unit)로서 이용될 수 있다.
메모리 장치(2200)는, 메모리 컨트롤러(2100)의 제어에 따라 프로그램 동작, 리드 동작, 소거 동작, 데이터 압축 동작 및 카피백 동작 등을 수행할 수 있다. 메모리 장치(2200)는, 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치, 또는 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치로 이루어질 수 있다. 이하에서 설명되는 실시 예에서는 비휘발성 메모리 장치에 포함되는 플래시 메모리(flash memory)를 예를 들어 설명하도록 한다. 프로그램 동작 시, 메모리 장치(2200)는 커맨드 및 어드레스에 따라 데이터를 프로그램하거나 저장된 데이터를 출력할 수 있다.
도 14는 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다. 도 14에 도시된 메모리 장치는 도 13에 도시된 메모리 시스템에 적용될 수 있다.
메모리 장치(2200)는, 제어 로직(2210), 주변 회로들(2220) 및 메모리 셀 어레이(2240)를 포함할 수 있다. 주변 회로들(2220)은, 전압 생성 회로(voltage generation circuit; 2222), 로우 디코더(row decoder; 2224), 입출력 회로(input/output circuit; 2226), 칼럼 디코더(column decoder; 2228), 페이지 버퍼 그룹(page buffer group; 2232) 및 전류 센싱 회로(current sensing circuit; 2234)를 포함할 수 있다.
제어 로직(2210)은, 도 13에 도시된 메모리 컨트롤러(2100)의 제어 하에 주변 회로들(2220)을 제어할 수 있다. 제어 로직(2210)은, 입출력 회로(2226)를 통하여 메모리 컨트롤러(2100)로부터 수신되는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변 회로들(2220)을 제어할 수 있다. 예를 들어, 제어 로직(2210)은, 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력할 수 있다. 제어 로직(2210)은, 전류 센싱 회로(2234)로부터 수신되는 패스 신호(PASS) 또는 페일 신호(FAIL)에 응답하여 검증 동작이 패스되었는지 또는 페일되었는지 여부를 판단할 수 있다.
주변 회로들(2220)은, 제어 로직(2210)의 제어 하에, 선택된 메모리 블록에 포함된 메모리 셀들 중 선택된 메모리 셀들을 소거하기 위한 선택적 소거 동작을 수행할 수 있다. 또한, 주변 회로들(2220)은 메모리 셀 어레이(2240)에 데이터를 저장하기 위한 프로그램 동작(program operation), 메모리 셀 어레이(2240)에 저장된 데이터를 출력하기 위한 리드 동작(read operation), 메모리 셀 어레이(2240)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행할 수 있다.
전압 생성 회로(2222)는, 제어 로직(2210)으로부터 수신되는 동작 신호(OP_CMD)에 응답하여 프로그램 동작, 리드 동작 및 소거 동작에 이용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성 회로(2222)는, 프로그램 전압, 검증 전압, 패스 전압, 리드 전압, 소거 전압 및 턴-온 전압 등을 글로벌 라인들을 통해 로우 디코더(2224)로 전달할 수 있다. 또한, 전압 생성 회로(2222)는 동작 신호(OP_CMD)에 응답하여 일부 글로벌 라인들을 플로팅시킬 수 있다.
로우 디코더(2224)는, 제어 로직(2210)으로부터 수신되는 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(2240)에 포함된 메모리 블록들 중 선택된 메모리 블록에 연결된 로컬 라인들(Local Lines; LL)에 동작 전압들(Vop)을 전달할 수 있다. 로컬 라인들(LL)은, 로컬 워드 라인들(local word lines), 로컬 드레인 셀렉트 라인들(local drain select lines) 및 로컬 소스 셀렉트 라인들(local source select lines)을 포함할 수 있다. 이 외에도, 로컬 라인들(LL)은 소스 라인(source line) 등 메모리 블록에 연결된 다양한 라인들을 포함할 수 있다.
입출력 회로(2226)는, 입출력 라인들(IO)을 통해 메모리 컨트롤러로부터 수신되는 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(2210)에 전달하거나, 칼럼 디코더(2228)와 데이터(DATA)를 주고 받을 수 있다.
칼럼 디코더(2228)는, 제어 로직(2210)으로부터 수신되는 칼럼 어드레스(CADD)에 응답하여 입출력 회로(2226)와 페이지 버퍼 그룹(2232) 사이에서 데이터를 전달할 수 있다. 예를 들어, 칼럼 디코더(2228)는, 데이터 라인들(DL)을 통해 페이지 버퍼들(PB1~PBm)과 데이터를 주고 받거나, 칼럼 라인들(CL)을 통해 입출력 회로(2226)와 데이터를 주고 받을 수 있다.
페이지 버퍼 그룹(2232)은, 메모리 블록들(BLK1~BLKi)에 공통으로 연결된 비트 라인들(BL1~BLm)에 연결될 수 있다. 페이지 버퍼 그룹(2232)은, 비트 라인들(BL1~BLm)에 연결된 복수의 페이지 버퍼들(PB1~PBm)을 포함할 수 있다. 예를 들어, 각각의 비트 라인마다 하나의 페이지 버퍼가 연결될 수 있다. 페이지 버퍼들(PB1~PBm)은, 제어 로직(2210)으로부터 수신되는 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들어, 페이지 버퍼들(PB1~PBm)은, 프로그램 동작 시 메모리 컨트롤러로부터 수신된 프로그램 데이터를 임시로 저장하고, 프로그램 데이터에 따라 비트 라인들(BL1~BLm)에 인가되는 전압을 조절할 수 있다. 또한, 페이지 버퍼들(PB1~PBm)은, 리드 동작 시 비트 라인들(BL1~BLm)을 통하여 수신되는 데이터를 임시로 저장하거나, 비트 라인들(BL1~BLm)의 전압 또는 전류를 센싱할 수 있다.
전류 센싱 회로(2234)는, 리드 동작 또는 검증 동작 시 제어 로직(2210)으로부터 수신되는 허용 비트(VRY_BTI<#>)에 응답하여 기준 전류를 생성하고, 기준 전류에 의하여 생성된 기준 전압과 페이지 버퍼 그룹(2232)으로부터 수신되는 센싱 전압(VPB)을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
메모리 셀 어레이(2240)는, 데이터가 저장되는 복수의 메모리 블록들(BLK1~BLKi)을 포함할 수 있다. 메모리 블록들(BLK1~BLKi)에는 사용자 데이터(user data) 및 메모리 장치(2200)의 동작에 필요한 다양한 정보가 저장될 수 있다. 메모리 블록들(BLK1~BLKi)은, 2차원 구조로 구현되거나 3차원 구조로 구현될 수 있으며, 서로 동일하게 구성될 수 있다.
도 15는 메모리 블록을 설명하기 위한 예시도이다.
도 15를 참조하면, 메모리 블록(BLKi)은 제 1 셀렉트 라인과 제 2 셀렉트 라인 사이에 서로 평행하게 배열된 복수의 워드 라인들이 연결될 수 있다. 여기서, 제 1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제 2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 구체적으로, 메모리 블록(BLKi)은, 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 복수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제 1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제 1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제 1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 복수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(BLKi)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PPG)이 포함될 수 있다.
하나의 메모리 셀은 1비트 데이터를 저장할 수 있다. 이를 싱글 레벨 셀(single level cell; SLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PPG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다. 또는, 하나의 메모리 셀은 2 이상의 비트 데이터를 저장할 수 있다. 이를 멀티 레벨 셀(multi-level cell; MLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
하나의 물리 페이지(PPG)에 포함된 복수의 메모리 셀들은 동시에 프로그램 될 수 있다. 다시 말해 메모리 장치는 물리 페이지(PPG)의 단위로 프로그램 동작을 수행할 수 있다. 하나의 메모리 블록에 포함된 복수의 메모리 셀들은 동시에 소거될 수 있다. 다시 말해 메모리 장치(1100)는 메모리 블록(BLKi)의 단위로 소거 동작을 수행할 수 있다. 이때 메모리 블록(BLKi)을 소거 단위 블록(erase unit block)이라고 부를 수 있다. 예를 들면, 하나의 메모리 블록(BLKi)에 저장된 데이터의 일부를 업데이트 하기 위해서는 해당 메모리 블록(BLKi)에 저장된 데이터 전체를 리드 하여 그 중 업데이트가 필요한 데이터를 변경한 후 다시 전체 데이터를 다른 메모리 블록(BLKi)에 프로그램 할 수 있다.
도 16은 도 13에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 16을 참조하면, 메모리 시스템(Memory System; 30000)은, 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet), PC(personal computer), PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은, 메모리 장치(2200)와 상기 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)를 포함할 수 있다.
메모리 컨트롤러(2100)는, 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(2200)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작 등을 제어할 수 있다.
메모리 장치(2200)에 프로그램된 데이터는 메모리 컨트롤러(2100)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는, 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는, 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는, 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(2100) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(2100)는, 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(2200)에 전송할 수 있다. 또한, 무선 송수신기(3300)는, 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는, 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는, 메모리 컨트롤러(2100)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)는, 프로세서(3100)의 일부로서 구현될 수도 있고, 프로세서(3100)와는 별도의 칩으로 구현될 수 있다.
도 17은 도 13에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 17을 참조하면, 메모리 시스템(Memory System; 70000)은, 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(2200), 메모리 컨트롤러(2100) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(2100)는, 메모리 장치(2200)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는, SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는, 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(2100) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는, USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는, 호스트(60000)가 이용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; μP; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(2100)를 통하여 메모리 장치(2200)와 데이터 통신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
212: 트랩핑 셋 검출 횟수 관리부
214: UCN 개수 정보 관리부
220: 파라미터 수정부
222: 초기 값 수정부
224: 변수 노드 값 수정부
226: 반전 규칙 저장부

Claims (27)

  1. 반복 복호(iterative decoding) 기법에 따른 에러 정정 디코딩(error correction decoding)을 수행하는 에러 정정 회로로서,
    복수의 변수 노드들 각각에 하나씩 할당된 초기 값들을 이용하여 복수의 반복(iteration)들을 수행하는 노드 연산부;
    설정된 트랩핑 셋 판단 정책을 적용하여, 상기 복수의 반복들 중 적어도 하나의 반복에서 상기 에러 정정 회로가 유효한 코드워드에 수렴하는 것을 방해하는 트랩핑 셋(trapping set)을 검출하는 트랩핑 셋 검출부; 및
    상기 복수의 반복들 중 i번째 반복에서 상기 트랩핑 셋이 검출된 경우, 상기 초기 값들 중 적어도 하나를 감소시키거나 상기 i번째 반복에 대응하는 상기 변수 노드들의 값들 중 적어도 하나를 반전시키는 포스트 프로세서
    를 포함하는 에러 정정 회로.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 포스트 프로세서는,
    상기 초기 값들 모두의 크기(magnitude)를 서로 동일한 크기(magnitude)만큼 감소시키는 초기 값 수정부
    를 포함하는 에러 정정 회로.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 포스트 프로세서는,
    상기 초기 값들 중 설정 값 미만의 크기를 갖는 초기 값들의 크기를 서로 동일한 크기만큼 감소시키는 초기 값 수정부
    를 포함하는 에러 정정 회로.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 포스트 프로세서는,
    상기 트랩핑 셋이 검출된 횟수를 관리하는 트랩핑 셋 검출 횟수 관리부; 및
    상기 트랩핑 셋이 검출된 횟수를 고려하여 상기 초기 값들의 크기를 감소시키는 초기 값 수정부
    를 포함하는 에러 정정 회로.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서, 상기 초기 값 수정부는,
    상기 트랩핑 셋이 검출된 횟수가 더 많을수록 상기 초기 값들의 크기를 더 많이 감소시키는
    에러 정정 회로.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 포스트 프로세서는,
    상기 i번째 반복에 대응하여 상기 변수 노드들 각각에 연결된 UCN(Unsatisfied Check Node)들의 개수를 산출하는 UCN 개수 정보 관리부; 및
    상기 변수 노드들 각각에 연결된 UCN들의 개수를 고려하여 상기 초기 값들의 크기를 감소시키는 초기 값 수정부
    를 포함하는 에러 정정 회로.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서, 상기 초기 값 수정부는,
    상기 변수 노드들 중 연결된 UCN들이 더 많은 변수 노드일수록, 해당 변수 노드의 초기 값을 더 많이 감소시키는
    에러 정정 회로.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 포스트 프로세서는,
    상기 i번째 반복에 대응하여 상기 변수 노드들 각각에 연결된 UCN(Unsatisfied Check Node)들의 개수를 산출하는 UCN 개수 정보 관리부; 및
    상기 변수 노드들 중 탐색 대상 변수 노드들을 결정하고, 상기 탐색 대상 변수 노드들 각각에 연결된 UCN들의 개수를 고려하여 상기 탐색 대상 변수 노드들 중 적어도 하나의 값을 반전시키는 변수 노드 값 수정부
    를 포함하는 에러 정정 회로.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서, 상기 변수 노드 값 수정부는,
    상기 탐색 대상 변수 노드들 중 연결된 UCN의 개수가 임계 값 이상인 변수 노드의 값을 반전시키는 변수 노드 값 수정부
    를 포함하는 에러 정정 회로.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서, 상기 임계 값은,
    차수(degree)가 더 큰 변수 노드일수록 더 크게 설정되는
    에러 정정 회로.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서, 상기 임계 값은,
    상기 반복의 회차가 더 클수록 더 작게 설정되는
    에러 정정 회로.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서, 상기 변수 노드 값 수정부는,
    상기 변수 노드들 중 차수가 설정 값 이상인 변수 노드들을 상기 탐색 대상 변수 노드들로 결정하는
    에러 정정 회로.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서, 상기 변수 노드 값 수정부는,
    상기 변수 노드들 중 가장 작은 인덱스를 갖는 변수 노드로부터 인덱스가 증가하는 방향으로 설정된 개수의 변수 노드들을 상기 탐색 대상 변수 노드들로 결정하거나, 상기 변수 노드들 중 가장 큰 인덱스를 갖는 변수 노드로부터 인덱스가 감소하는 방향으로 설정된 개수의 변수 노드들을 상기 탐색 대상 변수 노드들로 결정하는
    에러 정정 회로.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서, 상기 변수 노드 값 수정부는,
    상기 탐색 대상 변수 노드들 중 연결된 UCN의 개수가 가장 많은 변수 노드들의 값을 반전시키는
    에러 정정 회로.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서, 상기 UCN 개수 정보 관리부는,
    상기 탐색 대상 변수 노드들 중 상기 초기 값과 상기 i번째 반복에서의 변수 노드 값의 부호가 일치하지 않는 변수 노드에 대응하는 UCN의 개수를 1만큼 증가시키는
    에러 정정 회로.
  16. 에러 정정 회로가 반복 복호(iterative decoding) 기법에 따른 에러 정정 디코딩(error correction decoding)을 수행하는 방법으로서,
    복수의 변수 노드들 각각에 하나씩 할당된 초기 값들을 이용하여 복수의 반복(iteration)들을 수행하는 단계;
    설정된 트랩핑 셋 판단 정책을 적용하여, 상기 복수의 반복들 중 적어도 하나의 반복에서 상기 에러 정정 회로가 유효한 코드워드에 수렴하는 것을 방해하는 트랩핑 셋(trapping set)을 검출하는 단계; 및
    상기 복수의 반복들 중 i번째 반복에서 상기 트랩핑 셋이 검출된 경우, 상기 초기 값들 중 적어도 하나를 감소시키거나 상기 i번째 반복에 대응하는 상기 변수 노드들의 값들 중 적어도 하나를 반전시키는 단계
    를 포함하는 에러 정정 회로의 동작 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서, 상기 초기 값들 중 적어도 하나를 감소시키는 단계는,
    상기 초기 값들 모두의 크기(magnitude)를 서로 동일한 크기(magnitude)만큼 감소시키거나, 상기 초기 값들 중 설정 값 미만의 크기를 갖는 초기 값들의 크기를 서로 동일한 크기만큼 감소시키는 단계
    를 포함하는 에러 정정 회로의 동작 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서, 상기 초기 값들 중 적어도 하나를 감소시키는 단계는,
    상기 트랩핑 셋이 검출된 횟수가 더 많을수록 상기 초기 값들의 크기를 더 많이 감소시키는 단계
    를 포함하는 에러 정정 회로의 동작 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서, 상기 초기 값들 중 적어도 하나를 감소시키는 단계는,
    상기 i번째 반복에 대응하여 상기 변수 노드들 각각에 연결된 UCN(Unsatisfied Check Node)들의 개수를 산출하는 단계; 및
    상기 변수 노드들 각각에 연결된 UCN들의 개수를 고려하여 상기 초기 값들의 크기를 감소시키는 단계
    를 포함하는 에러 정정 회로의 동작 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서, 상기 변수 노드들의 값들 중 적어도 하나를 반전시키는 단계는,
    상기 변수 노드들 중 연결된 UCN들이 더 많은 변수 노드일수록, 해당 변수 노드의 초기 값을 더 많이 감소시키는 단계
    를 포함하는 에러 정정 회로의 동작 방법.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서, 상기 변수 노드들의 값들 중 적어도 하나를 반전시키는 단계는,
    상기 i번째 반복에 대응하여 상기 변수 노드들 각각에 연결된 UCN(Unsatisfied Check Node)들의 개수를 산출하는 단계;
    상기 변수 노드들 중 탐색 대상 변수 노드들을 결정하는 단계; 및
    상기 탐색 대상 변수 노드들 각각에 연결된 UCN들의 개수를 고려하여 상기 탐색 대상 변수 노드들 중 적어도 하나의 값을 반전시키는 단계
    를 포함하는 에러 정정 회로의 동작 방법.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제 21 항에 있어서, 상기 변수 노드들의 값들 중 적어도 하나를 반전시키는 단계는,
    상기 탐색 대상 변수 노드들 중 연결된 UCN의 개수가 임계 값 이상인 탐색 대상 변수 노드의 값을 반전시키는 단계
    를 포함하는 에러 정정 회로의 동작 방법.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제 22 항에 있어서, 상기 임계 값은,
    차수(degree)가 더 큰 변수 노드일수록 더 크게 설정되거나, 상기 반복의 회차가 더 클수록 더 작게 설정되는
    에러 정정 회로의 동작 방법.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제 21 항에 있어서, 상기 변수 노드들 중 탐색 대상 변수 노드들을 결정하는 단계는,
    상기 변수 노드들 중 차수가 설정 값 이상인 변수 노드들을 상기 탐색 대상 변수 노드들로 결정하는 단계
    를 포함하는 에러 정정 회로의 동작 방법.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제 21 항에 있어서, 상기 변수 노드들 중 탐색 대상 변수 노드들을 결정하는 단계는,
    상기 변수 노드들 중 가장 작은 인덱스를 갖는 변수 노드로부터 인덱스가 증가하는 방향으로 설정된 개수의 변수 노드들을 상기 탐색 대상 변수 노드들로 결정하거나, 상기 변수 노드들 중 가장 큰 인덱스를 갖는 변수 노드로부터 인덱스가 감소하는 방향으로 설정된 개수의 변수 노드들을 상기 탐색 대상 변수 노드들로 결정하는 단계
    를 포함하는 에러 정정 회로의 동작 방법.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제 21 항에 있어서, 상기 변수 노드들의 값들 중 적어도 하나를 반전시키는 단계는,
    상기 탐색 대상 변수 노드들 중 연결된 UCN의 개수가 가장 많은 변수 노드들의 값을 반전시키는 단계
    를 포함하는 에러 정정 회로의 동작 방법.
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제 21 항에 있어서, 상기 UCN(Unsatisfied Check Node)들의 개수를 산출하는 단계는,
    상기 탐색 대상 변수 노드들 중 초기 값과 상기 i번째 반복에서의 변수 노드 값의 부호가 일치하지 않는 변수 노드에 대응하는 UCN의 개수를 1만큼 증가시키는 단계
    를 포함하는 에러 정정 회로의 동작 방법.
KR1020180113292A 2018-09-20 2018-09-20 에러 정정 회로 및 이의 동작 방법 KR102582326B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020180113292A KR102582326B1 (ko) 2018-09-20 2018-09-20 에러 정정 회로 및 이의 동작 방법
US16/366,944 US10790859B2 (en) 2018-09-20 2019-03-27 Error correction circuit and operating method thereof
CN201910398461.1A CN110931073A (zh) 2018-09-20 2019-05-14 错误校正电路及其操作方法
US17/006,525 US11239865B2 (en) 2018-09-20 2020-08-28 Error correction circuit and operating method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180113292A KR102582326B1 (ko) 2018-09-20 2018-09-20 에러 정정 회로 및 이의 동작 방법

Publications (2)

Publication Number Publication Date
KR20200033688A KR20200033688A (ko) 2020-03-30
KR102582326B1 true KR102582326B1 (ko) 2023-09-26

Family

ID=69855640

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180113292A KR102582326B1 (ko) 2018-09-20 2018-09-20 에러 정정 회로 및 이의 동작 방법

Country Status (3)

Country Link
US (2) US10790859B2 (ko)
KR (1) KR102582326B1 (ko)
CN (1) CN110931073A (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102582326B1 (ko) * 2018-09-20 2023-09-26 에스케이하이닉스 주식회사 에러 정정 회로 및 이의 동작 방법
KR102643457B1 (ko) * 2018-11-19 2024-03-06 에스케이하이닉스 주식회사 Ldpc 디코더, 반도체 메모리 시스템 및 그것의 동작 방법
KR20200124054A (ko) 2019-04-23 2020-11-02 에스케이하이닉스 주식회사 오류 정정 디코더 및 이를 포함하는 메모리 시스템

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160294416A1 (en) 2015-04-02 2016-10-06 National Tsing Hua University Decoding method of low density parity check code and information storing method in the decoding method

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100930240B1 (ko) 2003-03-13 2009-12-09 삼성전자주식회사 효율적인 에러 정정을 위한 복호 방법 및 그 장치
KR100842583B1 (ko) 2005-11-21 2008-07-01 삼성전자주식회사 통신 시스템에서 데이터 수신 방법 및 장치
US8196016B1 (en) * 2007-12-05 2012-06-05 Aquantia Corporation Trapping set decoding for transmission frames
KR20080026559A (ko) 2007-12-26 2008-03-25 톰슨 라이센싱 반복 복호기에서의 중단 기준
WO2010019169A1 (en) * 2008-08-15 2010-02-18 Lsi Corporation Rom list-decoding of near codewords
US8898537B2 (en) * 2010-03-17 2014-11-25 The Royal Institution For The Advancement Of Learning/Mcgill University Method and system for decoding
US8464142B2 (en) * 2010-04-23 2013-06-11 Lsi Corporation Error-correction decoder employing extrinsic message averaging
US8499226B2 (en) * 2010-06-29 2013-07-30 Lsi Corporation Multi-mode layered decoding
US8458555B2 (en) * 2010-06-30 2013-06-04 Lsi Corporation Breaking trapping sets using targeted bit adjustment
US8677227B2 (en) * 2010-08-25 2014-03-18 Royal Institution for the Advancement of Learning / McGill University Method and system for decoding
JP5132758B2 (ja) * 2010-12-13 2013-01-30 株式会社東芝 誤り訂正復号器及び記憶装置
US8806309B2 (en) * 2011-06-13 2014-08-12 Silicon Motion Inc. Method for controlling message-passing algorithm based decoding operation by referring to statistics data of syndromes of executed iterations and related control apparatus thereof
US8689074B1 (en) * 2011-06-27 2014-04-01 Cadence Design Systems, Inc. Method and apparatus for detecting trapping sets in decoding of information
US8689084B1 (en) * 2011-06-27 2014-04-01 Cadence Design Systems, Inc. Method and apparatus for breaking trapping sets in decoding of information
US8832532B2 (en) * 2012-06-20 2014-09-09 Lsi Corporation Dynamically controlling the number of local iterations in an iterative decoder
US8781033B2 (en) * 2012-06-26 2014-07-15 Lsi Corporation Apparatus and method for breaking trapping sets
US8930788B2 (en) * 2012-09-04 2015-01-06 Lsi Corporation LDPC decoder with fractional unsatisfied check quality metric
US8996971B2 (en) * 2012-09-04 2015-03-31 Lsi Corporation LDPC decoder trapping set identification
US9459956B2 (en) * 2013-07-19 2016-10-04 Seagate Technology Llc Data decoder with trapping set flip bit mapper
US10176041B2 (en) 2014-06-16 2019-01-08 Tidal Systems, Inc. Deterministic read retry method for soft LDPC decoding in flash memories
US10135464B2 (en) 2015-01-05 2018-11-20 SK Hynix Inc. Reliability-assisted bit-flipping decoding algorithm
US9793923B2 (en) * 2015-11-24 2017-10-17 Texas Instruments Incorporated LDPC post-processor architecture and method for low error floor conditions
US10680652B2 (en) * 2017-05-04 2020-06-09 Samsung Electronics Co., Ltd. Method and apparatus for channel encoding and decoding in communication or broadcasting system
WO2018236173A1 (en) * 2017-06-23 2018-12-27 Samsung Electronics Co., Ltd. METHOD AND APPARATUS FOR CHANNEL ENCODING AND DECODING IN A COMMUNICATION OR BROADCASTING SYSTEM
CN107689802A (zh) * 2017-09-12 2018-02-13 重庆邮电大学 一种基于消除基本陷阱集的ldpc码构造方法
KR102540772B1 (ko) * 2018-04-30 2023-06-08 에스케이하이닉스 주식회사 에러 정정 회로 및 이의 동작 방법
KR20200004195A (ko) * 2018-07-03 2020-01-13 에스케이하이닉스 주식회사 메모리 컨트롤러 및 이의 동작 방법
KR102582326B1 (ko) * 2018-09-20 2023-09-26 에스케이하이닉스 주식회사 에러 정정 회로 및 이의 동작 방법
KR102592870B1 (ko) * 2018-10-12 2023-10-24 에스케이하이닉스 주식회사 에러 정정 회로 및 이의 동작 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160294416A1 (en) 2015-04-02 2016-10-06 National Tsing Hua University Decoding method of low density parity check code and information storing method in the decoding method

Also Published As

Publication number Publication date
US10790859B2 (en) 2020-09-29
US20200099403A1 (en) 2020-03-26
CN110931073A (zh) 2020-03-27
US11239865B2 (en) 2022-02-01
KR20200033688A (ko) 2020-03-30
US20210058099A1 (en) 2021-02-25

Similar Documents

Publication Publication Date Title
US11050438B2 (en) Memory controller
CN110673979B (zh) 存储器控制器及其操作方法
KR102540772B1 (ko) 에러 정정 회로 및 이의 동작 방법
US11031952B2 (en) Error correction decoder and memory system having the same
US11128315B2 (en) Error correction decoder
US11115064B2 (en) Error correction decoder and memory system having the same
US11239865B2 (en) Error correction circuit and operating method thereof
KR102592870B1 (ko) 에러 정정 회로 및 이의 동작 방법
CN110830046B (zh) 纠错电路及其操作方法
US11804857B2 (en) Electronic device
US11055164B2 (en) Error correction decoder and memory controller having the same

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant