KR20200124054A - 오류 정정 디코더 및 이를 포함하는 메모리 시스템 - Google Patents

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KR20200124054A
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error correction
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memory
read
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강순영
김대성
성완제
조명진
한재영
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Abstract

본 발명은, 오류 정정 디코더 및 이를 포함하는 메모리 시스템에 관한 것이다. 본 발명의 일 실시 예에 따라 반복 복호 기법(iterative decoding scheme)을 이용하여 오류 정정 디코딩(error correction decoding)을 수행하는 오류 정정 디코더는, 상기 반복 복호 기법에서 이용되는 적어도 하나의 파라미터(parameter)를 기반으로 적어도 한 번의 반복(iteration)을 수행하는 노드 프로세서; 상기 적어도 한 번의 반복 중 현재 반복에서 오류 정정 디코딩이 페일(fail)되는 경우, 상기 현재 반복에 대응하는 신뢰성 정보(reliability information)를 생성하는 신뢰성 정보 생성부; 및 상기 신뢰성 정보가 기 설정된 조건을 만족하는 경우 상기 적어도 하나의 파라미터를 수정하고, 상기 수정된 적어도 하나의 파라미터를 기반으로 다음 반복이 수행될 수 있도록 상기 노드 프로세서를 제어하는 파라미터 수정부를 포함할 수 있다.

Description

오류 정정 디코더 및 이를 포함하는 메모리 시스템{Error correction decoder and memory system having the error correction decoder}
본 발명은, 오류 정정 디코더 및 이를 포함하는 메모리 시스템에 관한 것으로, 보다 구체적으로는, 오류 마루 현상(error floor problem)을 완화(mitigate)시킬 수 있는 오류 정정 디코더 및 이를 포함하는 메모리 시스템에 관한 것이다.
메모리 시스템은, 일시적으로 또는 영구적으로 데이터를 저장하는 저장 매체를 포함할 수 있다. 쓰기(write), 읽기(read), 전송(transmission) 또는 프로세싱(processing)과 같은 다양한 동작들 동안, 데이터 오류(error) 또는 데이터 손상(corruption)이 발생할 수 있다.
데이터의 신뢰성(reliability)을 보장하기 위하여, 메모리 시스템은, 오류 정정 인코딩 및 오류 정정 디코딩과 같은 오류 정정 기술들(error correction techniques)을 이용할 수 있다.
본 발명의 실시 예들은, 오류 마루 현상을 완화시킬 수 있는 오류 정정 디코더 및 이를 포함하는 메모리 시스템을 제공한다.
본 발명의 일 실시 예에 따라 반복 복호 기법(iterative decoding scheme)을 이용하여 오류 정정 디코딩(error correction decoding)을 수행하는 오류 정정 디코더는, 상기 반복 복호 기법에서 이용되는 적어도 하나의 파라미터(parameter)를 기반으로 적어도 한 번의 반복(iteration)을 수행하는 노드 프로세서; 상기 적어도 한 번의 반복 중 현재 반복에서 오류 정정 디코딩이 페일(fail)되는 경우, 상기 현재 반복에 대응하는 신뢰성 정보(reliability information)를 생성하는 신뢰성 정보 생성부; 및 상기 신뢰성 정보가 기 설정된 조건을 만족하는 경우 상기 적어도 하나의 파라미터를 수정하고, 상기 수정된 적어도 하나의 파라미터를 기반으로 다음 반복이 수행될 수 있도록 상기 노드 프로세서를 제어하는 파라미터 수정부를 포함할 수 있다.
본 발명의 일 실시 예에 따른 메모리 시스템은, 메모리 장치; 및 상기 메모리 장치의 제 1 저장 영역으로부터 적어도 하나의 판독 벡터(read vector)를 수신하고, 상기 수신된 적어도 하나의 판독 벡터를 기반으로 오류 정정 디코딩을 수행하는 메모리 컨트롤러를 포함할 수 있다. 상기 메모리 컨트롤러는, 반복 복호 기법(iterative decoding scheme)에서 이용되는 적어도 하나의 파라미터(parameter)를 기반으로 적어도 한 번의 반복을 수행하는 노드 프로세서; 상기 적어도 한 번의 반복 중 현재 반복에서 오류 정정 디코딩이 페일(fail)되는 경우, 상기 현재 반복에 대응하는 신뢰성 정보(reliability information)를 생성하는 신뢰성 정보 생성부; 및 상기 신뢰성 정보가 기 설정된 조건을 만족하는 경우 상기 적어도 하나의 파라미터를 수정하고, 상기 수정된 적어도 하나의 파라미터를 기반으로 다음 반복이 수행될 수 있도록 상기 노드 프로세서를 제어하는 파라미터 수정부를 포함할 수 있다.
본 기술에 따르면, 오류 마루 현상이 완화될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 오류 정정 회로를 설명하기 위한 도면이다.
도 2는 도 1에 도시된 오류 정정 디코더를 설명하기 위한 예시도이다.
도 3은 패리티 체크 행렬을 설명하기 위한 예시도이다.
도 4는 도 3에 도시된 패리티 체크 행렬을 태너 그래프로 나타낸 도면이다.
도 5는 도 3에 도시된 패리티 체크 행렬을 이용하여 계산되는 신드롬 벡터를 설명하기 위한 예시도이다.
도 6은 경판정 디코딩 시에 1개의 판독 값을 이용하여 초기 LLR 값을 생성하는 과정을 설명하기 위한 예시도이다.
도 7은 연판정 디코딩 시에 g개의 판독 값들을 이용하여 초기 LLR 값을 생성하는 과정을 설명하기 위한 예시도이다.
도 8은 룩업 테이블을 설명하기 위한 예시도이다.
도 9는 본 발명의 일 실시 예에 따른 신뢰성 판단 정책을 설명하기 위한 예시도이다.
도 10은 본 발명의 일 실시 예에 따라 파라미터를 수정하는 과정을 설명하기 위한 예시도이다.
도 11은 본 발명의 일 실시 예에 따라 파라미터를 수정하는 과정을 설명하기 위한 예시도이다.
도 12는 본 발명의 일 실시 예에 따라 파라미터를 수정하는 과정을 설명하기 위한 예시도이다.
도 13은 본 발명의 일 실시 예에 따른 오류 정정 디코더의 동작 방법을 설명하기 위한 흐름도이다.
도 14는 본 발명의 일 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 15는 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 흐름도이다.
도 16은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 흐름도이다.
도 17은 본 발명의 일 실시 예에 따른 신뢰성 판단 정책을 설명하기 위한 예시도이다.
도 18은 본 발명의 일 실시 예에 따라 파라미터를 수정하는 과정을 설명하기 위한 예시도이다.
도 19는 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 20은 메모리 블록을 설명하기 위한 예시도이다.
도 21은 도 14에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 22는 도 14 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 일 실시 예에 따른 오류 정정 회로를 설명하기 위한 도면이다.
도 1을 참조하면, 오류 정정 회로(error correction circuit; 10)는, 오류 정정 인코더(error correction encoder; 100) 및 오류 정정 디코더(error correction decoder; 200)를 포함할 수 있다.
오류 정정 인코더(100)는, 원본 데이터(original data)를 수신하고, 수신된 원본 데이터와 오류 정정 코드(Error Correction Code; ECC)의 생성 행렬(generator matrix)을 이용하여 오류 정정 인코딩(error correction encoding)을 수행할 수 있다. 실시 예에 따라, 오류 정정 인코더(100)는, 원본 데이터와 오류 정정 코드의 패리티 체크 행렬(parity check matrix)을 이용하여 오류 정정 인코딩을 수행할 수도 있다.
오류 정정 인코더(100)는, 오류 정정 인코딩의 수행 결과로서 생성된 코드워드(codeword)를 채널(channel)로 출력할 수 있다. 예를 들어, 오류 정정 회로(10)가 메모리 시스템에 적용되는 경우, 코드워드는, 메모리 장치에 포함된 복수의 메모리 셀들(예를 들어, 하나의 페이지를 구성하는 메모리 셀들)에 저장될 수 있다. 오류 정정 인코더(100)는, 오류 정정 코드로서 LDPC(Low Density Parity Check) 코드를 이용할 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
오류 정정 디코더(200)는, 채널로부터 판독 벡터(read vector)를 수신하고, 수신된 판독 벡터와 오류 정정 코드의 패리티 체크 행렬을 이용하여 오류 정정 디코딩을 수행할 수 있다.
오류 정정 디코더(200)는, 반복 복호 기법(iterative decoding scheme)을 채택하는 다양한 알고리즘을 이용하여 오류 정정 디코딩(error correction decoding)을 수행할 수 있다. 예를 들어, 오류 정정 디코더(200)는, 신뢰 전파 알고리즘(Belief Propagation Algorithm; BPA)으로도 일컬어지는 메시지 전달 알고리즘(Message Passing Algorithm; MPA)을 이용하여 오류 정정 디코딩을 수행할 수 있다. 예를 들어, 오류 정정 디코더(200)는, 합-곱 알고리즘(sum-product algorithm), 최소-합 알고리즘(min-sum algorithm) 및 스케일드 최소-합 알고리즘(scaled min-sum algorithm)을 이용하여 오류 정정 디코딩을 수행할 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
오류 정정 디코더(200)는, 설정된 최대 반복 횟수(maximum iteration number; I) 내에서 적어도 한 번의 반복(iteration)을 수행할 수 있다. 여기서, I는 자연수일 수 있다. 오류 정정 디코더(200)는, 최대 반복 횟수(I) 내에서 오류 정정 코드의 패리티 체크 행렬의 제약들(constraints)을 만족하는 유효한 코드워드(valid codeword)가 생성되는 경우, 생성된 유효한 코드워드를 디코딩된 코드워드(decoded codeword)로서 출력할 수 있다. 오류 정정 디코더(200)는, 최대 반복 횟수(I) 내에서 오류 정정 코드의 패리티 체크 행렬의 제약들을 만족하는 유효한 코드워드가 생성되지 않는 경우, 오류 정정 디코딩이 페일(fail)되었음을 나타내는 페일 신호(fail signal)를 출력할 수 있다. 오류 정정 디코더(200)는, 오류 정정 코드로서 LDPC 코드를 이용할 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
도 2는 도 1에 도시된 오류 정정 디코더를 설명하기 위한 예시도이다.
도 2를 참조하면, 오류 정정 디코더(200)는, 맵퍼(mapper; 210), 노드 프로세서(node processor; 220), 신드롬 체크부(syndrome checker; 230) 및 디코딩 제어부(decoding controller; 240)를 포함할 수 있다.
맵퍼(210)는, 채널로부터 판독 벡터를 수신할 수 있다. 판독 벡터에 포함된 판독 값들 각각은, '0' 또는 '1'일 수 있다. 경판정(hard decision) 디코딩이 이용되는 경우, 하나의 판독 벡터가 하나의 코드워드에 대응할 수 있다. 연판정(soft decision) 디코딩이 이용되는 경우, 복수의 판독 벡터들이 하나의 코드워드에 대응할 수 있다.
맵퍼(210)는, 하나의 코드워드에 대응하는 g개의 판독 벡터를 이용하여 g+1개의 레벨로 양자화된 판독 벡터를 생성할 수 있다. 여기서, g는 자연수일 수 있다. g+1개의 레벨로 양자화된 판독 벡터에 포함된 판독 값들 각각은, g+1개의 레벨로 양자화된 판독 값일 수 있다. g+1개의 레벨로 양자화된 판독 값은, g개의 비트로 이루어진 판독 패턴(예를 들어, 비트열(bit sequence))일 수 있다. 예를 들어, 2개의 레벨로 양자화된 판독 값은, '1' 또는 '0'일 수 있다. 예를 들어, 2개의 레벨로 양자화된 판독 값들 중 하나는 '1'이고, 나머지 하나는 '0'일 수 있다. 예를 들어, 3개의 레벨로 양자화된 판독 값은, '11', '10', '01' 또는 '00'일 수 있다. 예를 들어, 3개의 레벨로 양자화된 판독 값들 중 하나는 '11'이고, 다른 하나는 '00'이고, 나머지 하나는 '10' 또는 '01'일 수 있다.
경판정(hard decision) 디코딩이 이용되는 경우(즉, g가 1인 경우), 맵퍼(210)는, 하나의 판독 벡터 자체가 2개의 레벨로 양자화된 판독 벡터인 것으로 결정할 수 있다.
연판정(soft decision) 디코딩이 이용되는 경우(즉, g가 2 이상인 경우), 맵퍼(210)는, g개의 판독 벡터들을 결합하여 g+1개의 레벨로 양자화된 판독 벡터를 생성할 수 있다. 맵퍼(210)는, 제 1 버퍼(212)를 포함할 수 있다. 양자화 레벨 g+1이 이용되는 경우, 제 1 버퍼(212)는, g개의 판독 벡터들을 수신하고 저장할 수 있다. 맵퍼(210)는, 제 1 버퍼(212)에 저장된 g개의 판독 벡터들을 결합하여 g+1개의 레벨로 양자화된 판독 벡터를 생성할 수 있다.
맵퍼(210)는, g+1개의 레벨로 양자화된 판독 벡터를 초기 LLR(Log Likelihood Ratio) 벡터로 변환할 수 있다. 초기 LLR 벡터는, 복수의 초기 LLR 값들을 포함할 수 있다. 즉, 맵퍼(210)는, g+1개의 레벨로 양자화된 판독 값들 각각을 초기 LLR 값으로 변환할 수 있다.
맵퍼(210)는, 초기 LLR 벡터를 노드 프로세서(220)에게 제공할 수 있다. 초기 LLR 벡터의 제공은, 초기화 단계(initialization step) 및 매 반복마다 이루어질 수 있다.
노드 프로세서(220)는, 맵퍼(210)로부터 수신되는 초기 LLR 벡터를 기반으로 메시지 전달 알고리즘을 이용하여 오류 정정 디코딩을 수행할 수 있다. 메시지 전달 알고리즘에 의할 때, 변수 노드(variable node)들과 체크 노드(check node)들 간에 이루어지는 메시지(message)들의 교환을 통하여 코드워드에 수렴(converge)하는 결과가 생성될 수 있다. 메시지는, 변수 노드로부터 체크 노드에게 전송되는 변수-투-체크(Variable to Check; V2C) 메시지 및 체크 노드로부터 변수 노드에게 전송되는 체크-투-변수(Check to Variable; C2V) 메시지를 포함할 수 있다.
노드 프로세서(220)는, 최대 반복 횟수(I) 내에서 적어도 한 번의 반복(iteration)을 수행할 수 있다. 노드 프로세서(220)는, 다양한 스케쥴링(scheduling) 기법을 이용하여 반복을 수행할 수 있다.
플러딩(flooding) 기법이 이용될 때, 각각의 반복은, 변수 노드들로부터 체크 노드들에게 V2C 메시지들이 전송되는 과정과, 체크 노드들의 값들이 업데이트되는 과정과, 체크 노드들로부터 변수 노드들에게 C2V 메시지들이 전송되는 과정과, 변수 노드들의 값들이 업데이트되는 과정을 포함할 수 있다.
컬럼-레이어드(column-layered) 기법이 이용될 때, 첫 번째 반복은, 변수 노드들로부터 체크 노드들에게 V2C 메시지들이 전송되는 과정과, 체크 노드들의 값들이 업데이트되는 과정을 포함할 수 있다. 컬럼-레이어드 기법이 이용될 때, 첫 번째 반복을 제외한 각각의 반복은, 체크 노드들로부터 변수 노드들에게 C2V 메시지들이 전송되는 과정과, 변수 노드들의 값들이 업데이트되는 과정과, 변수 노드들로부터 체크 노드들에게 V2C 메시지들이 전송되는 과정과, 체크 노드들의 값들이 업데이트되는 과정을 포함할 수 있다.
이하, 설명의 편의를 위하여 플러딩 기법에 따라 오류 정정 디코딩이 수행되는 예를 설명할 것이나, 본 발명의 실시 예들이 이에 한정되는 것은 아니며, 본 발명의 실시 예들은 컬럼-레이어드 기법 및 로우-레이어드(row-layered) 기법에도 적용될 수 있다.
노드 프로세서(220)는, 변수 노드 업데이트 모듈(222) 및 체크 노드 업데이트 모듈(224)을 포함할 수 있다.
변수 노드 업데이트 모듈(222)은, 초기화 단계에서, 맵퍼(210)로부터 수신되는 초기 LLR 벡터를 이용하여 변수 노드들을 초기화할 수 있다. 즉, 변수 노드 업데이트 모듈(222)은, 초기 LLR 벡터에 포함된 초기 LLR 값들을, 변수 노드들 각각에 하나씩 할당할 수 있다.
변수 노드 업데이트 모듈(222)은, 첫 번째 반복에서, 변수 노드들 각각의 초기 LLR 값이 해당 변수 노드에 연결된 체크 노드에게 전달될 수 있도록 V2C 메시지들을 생성하여 체크 노드 업데이트 모듈(224)에게 전송할 수 있다.
변수 노드 업데이트 모듈(222)은, 첫 번째 반복을 제외한 각각의 반복에서, 체크 노드 업데이트 모듈(224)로부터 수신되는 C2V 메시지들을 기반으로 V2C 메시지들을 생성하고, 생성된 V2C 메시지들을 체크 노드 업데이트 모듈(224)에게 전송할 수 있다. 실시 예에 따라, 변수 노드 업데이트 모듈(222)은, 맵퍼(210)로부터 수신되는 초기 LLR 벡터를 더 고려하여 V2C 메시지들을 생성할 수도 있다. 예를 들어, 스케일드 최소-합 알고리즘이 이용되는 경우, 변수 노드 업데이트 모듈(222)은, <수학식 1>에 따라 i번째 반복에 대응하는 V2C 메시지들을 생성할 수 있다.
Figure pat00001
여기서, 패리티 체크 행렬의 사이즈가 M×N일 때, n∈{1, ..., N}이고, m∈{1, ..., M}이다. M 및 N은, 자연수일 수 있다. 그리고,
Figure pat00002
은 변수 노드 n으로부터 체크 노드 m에게 전송되는 V2C 메시지를 나타내고,
Figure pat00003
는 변수 노드 n에 대응하는 초기 LLR 값을 나타내고,
Figure pat00004
은 변수 노드 n에 연결된 체크 노드들 중 체크 노드 m을 제외한 나머지 체크 노드들의 세트(set)를 나타내고,
Figure pat00005
는 체크 노드 m′로부터 변수 노드 n에게 전송되는 C2V 메시지를 나타낸다.
변수 노드 업데이트 모듈(222)은, 각각의 반복에서, 체크 노드 업데이트 모듈(224)로부터 수신되는 C2V 메시지들을 기반으로 변수 노드들의 값들을 업데이트할 수 있다. 실시 예에 따라, 변수 노드 업데이트 모듈(222)은, 맵퍼(210)로부터 수신되는 초기 LLR 벡터를 더 고려하여 변수 노드들의 값들을 업데이트할 수도 있다. 변수 노드들의 값들을 업데이트한다는 것은, 변수 노드들의 사후 확률들(A Posteriori Probabilities; APPs)을 계산하고, 계산된 사후 확률들에 따라 변수 노드들의 경판정 값들을 결정하는 것을 의미할 수 있다. 예를 들어, 스케일드 최소-합 알고리즘이 이용되는 경우, 변수 노드 업데이트 모듈(222)은, <수학식 2>에 따라 i번째 반복에 대응하는 변수 노드들의 사후 확률들을 계산할 수 있다.
Figure pat00006
여기서,
Figure pat00007
은 변수 노드 n의 사후 확률(A Posteriori Probability; APP)을 나타내고,
Figure pat00008
는 변수 노드 n에 연결된 체크 노드들의 세트를 나타내고,
Figure pat00009
은 체크 노드 m으로부터 변수 노드 n에게 전송되는 C2V 메시지를 나타낸다.
사후 확률(
Figure pat00010
)이 음수인 경우 변수 노드 n의 경판정 값은 '1'로 결정될 수 있고, 사후 확률(
Figure pat00011
)이 음수가 아닌 경우 변수 노드 n의 경판정 값은 '0'으로 결정될 수 있다.
체크 노드 업데이트 모듈(224)은, 각각의 반복에서, 변수 노드 업데이트 모듈(222)로부터 수신되는 V2C 메시지들을 기반으로 체크 노드들의 값들을 업데이트할 수 있다. 최소-합 알고리즘 또는 스케일드 최소-합 알고리즘이 이용되는 경우, 체크 노드들의 값들은, min1 및 min1_idx를 포함할 수 있다. 여기서, min1은 체크 노드에 연결된 변수 노드들로부터 수신되는 V2C 메시지들이 나타내는 크기(magnitude)들 중 가장 작은 크기를 의미하고, min1_idx는 가장 작은 크기를 나타내는 V2C 메시지를 전송한 변수 노드의 인덱스를 의미한다. 실시 예에 따라, 체크 노드들의 값들은, min2 및 min2_idx를 더 포함할 수 있다. 여기서, min2는 체크 노드에 연결된 변수 노드들로부터 수신되는 V2C 메시지들이 나타내는 크기(magnitude)들 중 두 번째로 작은 크기를 의미하고, min2_idx는 두 번째로 작은 크기를 나타내는 V2C 메시지를 전송한 변수 노드의 인덱스를 의미한다.
이하, 최소 값 또는 min 값이라 할 때, 이는 min1을 의미할 수 있다.
체크 노드 업데이트 모듈(224)은, 각각의 반복에서, 변수 노드 업데이트 모듈(222)로부터 수신되는 V2C 메시지들을 기반으로 C2V 메시지들을 생성하고, 생성된 C2V 메시지들을 변수 노드 업데이트 모듈(222)에게 전송할 수 있다. 예를 들어, 스케일드 최소-합 알고리즘이 이용되는 경우, 체크 노드 업데이트 모듈(224)은, <수학식 3>에 따라 i번째 반복에 대응하는 C2V 메시지들을 생성할 수 있다.
Figure pat00012
여기서,
Figure pat00013
는 스케일링 팩터를 나타내고,
Figure pat00014
은 체크 노드 m으로부터 변수 노드 n에게 전송되는 C2V 메시지를 나타내고,
Figure pat00015
은 체크 노드 m에 연결된 변수 노드들 중 변수 노드 n을 제외한 나머지 변수 노드들의 세트를 나타내고,
Figure pat00016
는 변수 노드 n′로부터 체크 노드 m에게 전송되는 V2C 메시지를 나타내고, β는 스케일링 오프셋을 나타낸다.
노드 프로세서(220)는, i번째 반복의 수행 결과로서 나타나는 변수 노드들의 경판정 값들(이하, 경판정 벡터 Ci 라 함)을 신드롬 체크부(230)에 제공할 수 있다. 여기서, i는 I 이하의 자연수이다. 경판정 벡터(Ci)는, 행 벡터 또는 열 벡터일 수 있다. 이하에서, 본 발명의 실시 예들을 설명함에 있어, 경판정 벡터(Ci)는 행 벡터인 것으로 가정한다.
일 실시 예에서, 노드 프로세서(220)는, i번째 반복에 대응하는 사후 확률이 제 1 설정 값 이상인 변수 노드들의 개수를 산출하고, 산출된 개수에 대한 정보를 디코딩 제어부(240)에게 제공할 수 있다.
일 실시 예에서, 노드 프로세서(220)는, i번째 반복에 대응하는 최소 값이 제 2 설정 값 이상인 체크 노드들의 개수를 산출하고, 산출된 개수에 대한 정보를 디코딩 제어부(240)에게 제공할 수 있다.
신드롬 체크부(230)는, 최대 반복 횟수(I) 내에서 오류 정정 코드의 패리티 체크 행렬(parity check matrix)의 제약들을 만족하는 유효한 코드워드가 생성되는 경우, 생성된 유효한 코드워드를 디코딩된 코드워드(decoded codeword)로서 출력할 수 있다. 예를 들어, 신드롬 체크부(230)는, i번째 반복에 대응하여 노드 프로세서(220)로부터 수신되는 경판정 벡터(Ci)를 제 2 버퍼(232)에 저장하고, 수신된 경판정 벡터(Ci)에 대한 신드롬 체크를 수행할 수 있다. 일 예로, 신드롬 체크는, <수학식 4>에 의해 계산되는 신드롬 벡터(Si)의 모든 엔트리들이 '0'인지 여부를 확인함으로써 이루어질 수 있다.
Figure pat00017
여기서, Si는 i번째 반복에 대응하는 신드롬 벡터, H는 오류 정정 코드의 패리티 체크 행렬, Ci T는 i번째 반복에 대응하는 경판정 벡터(Ci)의 전치(transpose)를 나타낸다.
신드롬 벡터(Si)의 모든 엔트리들이 '0'인 경우 신드롬 체크가 패스되었음을 의미한다. 이는 i번째 반복에서 오류 정정 디코딩이 성공적으로 이루어졌음을 의미하며, 따라서 신드롬 체크부(230)는 제 2 버퍼(232)에 저장된 경판정 벡터(Ci)를 디코딩된 코드워드로서 출력할 수 있다.
한편, 신드롬 벡터(Si)의 엔트리들 중 '0'이 아닌 엔트리가 있는 경우 신드롬 체크가 페일되었음을 의미한다. 이는 i번째 반복에서 오류 정정 디코딩이 페일되었음을 의미하며, 따라서 최대 반복 횟수(I) 이내라면 노드 프로세서(220)는 i+1번째 반복을 수행할 수 있다. 신드롬 벡터(Si)의 엔트리들 중 '0'이 아닌 엔트리에 대응하는 체크 노드는 UCN(Unsatisfied Check node)이라 언급될 수 있으며, 신드롬 신드롬 벡터(Si)의 엔트리들 중 '0'인 엔트리에 대응하는 체크 노드는 SCN(Satisfied Check node)이라 언급될 수 있다.
일 실시 예에서, 신드롬 체크부(230)는, i번째 반복에서 신드롬 체크가 페일되는 경우, i번째 반복에 대응하는 SCN들의 개수에 대한 정보를 디코딩 제어부(240)에게 제공할 수 있다.
디코딩 제어부(240)는, 최대 반복 횟수(I) 내에서 유효한 코드워드가 생성될 수 있도록, 맵퍼(210) 및 노드 프로세서(220) 중 적어도 하나를 제어할 수 있다. 디코딩 제어부(240)는, 신뢰성 정보 생성부(reliability information generator; 242), 파라미터 수정부(parameter adjuster; 244) 및 정책 관리부(policy manager; 246)를 포함할 수 있다.
신뢰성 정보 생성부(242)는, i번째 반복에 대응하는 신드롬 체크가 페일되는 경우 i번째 반복에 대응하는 신뢰성 정보를 생성할 수 있다. 신뢰성 정보는, 예를 들어, SCN들의 개수, 변수 노드들의 사후 확률들 및 체크 노드들의 최소 값들 중 적어도 하나와 관련된 정보를 포함할 수 있다.
일 실시 예에서, 신뢰성 정보는, 전체 체크 노드들의 개수 대비 i번째 반복에 대응하는 SCN들의 개수의 비율에 대한 정보를 포함할 수 있다. 예를 들어, 신뢰성 정보 생성부(242)는, 신드롬 체크부(230)로부터 i번째 반복에 대응하는 SCN들의 개수에 대한 정보를 수신하고, 수신된 정보를 기반으로 전체 체크 노드들의 개수 대비 i번째 반복에 대응하는 SCN들의 개수의 비율을 산출할 수 있다.
일 실시 예에서, 신뢰성 정보는, 전체 변수 노드들의 개수 대비 i번째 반복에 대응하는 사후 확률이 제 1 설정 값 이상인 변수 노드들의 개수의 비율에 대한 정보를 포함할 수 있다. 예를 들어, 신뢰성 정보 생성부(242)는, 노드 프로세서(220)로부터 i번째 반복에 대응하는 사후 확률이 제 1 설정 값 이상인 변수 노드들의 개수에 대한 정보를 수신하고, 수신된 정보를 기반으로 전체 변수 노드들의 개수 대비 사후 확률이 제 1 설정 값 이상인 변수 노드들의 개수의 비율을 산출할 수 있다. 제 1 설정 값은, 실험적으로 결정될 수도 있고, 양자화 레벨에 따라 결정될 수도 있다. 예를 들어, 제 1 설정 값은, 양자화 레벨이 더 높을수록 더 크게 설정될 수 있다.
일 실시 예에서, 신뢰성 정보는, 전체 체크 노드들의 개수 대비 i번째 반복에 대응하는 최소 값이 제 2 설정 값 이상인 체크 노드들의 개수의 비율에 대한 정보를 포함할 수 있다. 예를 들어, 신뢰성 정보 생성부(242)는, 노드 프로세서(220)로부터 i번째 반복에 대응하는 최소 값이 제 2 설정 값 이상인 체크 노드들의 개수에 대한 정보를 수신하고, 수신된 정보를 기반으로 전체 체크 노드들의 개수 대비 최소 값이 제 2 설정 값 이상인 체크 노드들의 개수의 비율을 산출할 수 있다. 제 2 설정 값은, 실험적으로 결정될 수도 있고, 양자화 레벨에 따라 결정될 수도 있다. 예를 들어, 제 2 설정 값은, 양자화 레벨이 더 높을수록 더 크게 설정될 수 있다.
신뢰성 정보 생성부(242)는, i번째 반복에 대응하는 신뢰성 정보를 파라미터 수정부(244)에게 제공할 수 있다.
파라미터 수정부(244)는, 신뢰성 정보 생성부(242)로부터 수신되는 i번째 반복에 대응하는 신뢰성 정보가 기 설정된 조건을 만족하는지 여부에 따라 반복 복호 기법에 이용되는 파라미터들 중 적어도 하나를 수정하고, 수정된 파라미터를 이용하여 i+1번째 반복이 수행될 수 있도록 노드 프로세서(220)를 제어할 수 있다.
파라미터 수정부(244)는, 신뢰성 정보가 기 설정된 조건들 중 어느 하나를 만족하거나 복수의 조건들을 만족하는 경우, 복수의 파라미터들 중 적어도 하나를 수정할 수 있다. 예를 들어, 신뢰성 정보가 SCN들의 개수에 관련된 정보 및 변수 노드들의 사후 확률들에 관련된 정보를 포함하는 경우, 파라미터 수정부(244)는, 해당 정보들 중 어느 하나만이 만족되더라도 파라미터를 수정할 수도 있고, 해당 정보들 모두가 만족되는 경우에 파라미터를 수정할 수도 있다.
파라미터는, 예를 들어, 초기 LLR 벡터, 스케일링 팩터 및 스케일링 오프셋 중 적어도 하나를 포함할 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
일 실시 예에서, 파라미터 수정부(244)는, 제 1 버퍼(212)에 저장된 초기 LLR 벡터를 수정할 수 있다. 예를 들어, 파라미터 수정부(244)는, 제 1 버퍼(212)에 저장된 초기 LLR 벡터에 포함된 초기 LLR 값들 각각의 크기(magnitude)를 설정 값만큼씩 감소시키거나 증가시킬 수 있다. 이에 따라, i+1번째 반복에서 변수 노드 업데이트 모듈(222)은, 수정된 초기 LLR 값들을 이용하여 V2C 메시지들을 생성하고 변수 노드들의 값들을 업데이트할 수 있다.
일 실시 예에서, 파라미터 수정부(244)는, 스케일드 최소-합 알고리즘에 이용되는 스케일링 팩터를 수정하고, 수정된 스케일링 팩터를 이용하여 i+1번째 반복이 수행될 수 있도록 노드 프로세서(220)를 제어할 수 있다.
일 실시 예에서, 파라미터 수정부(244)는, 스케일드 최소-합 알고리즘에 이용되는 스케일링 오프셋을 수정하고, 수정된 스케일링 오프셋을 이용하여 i+1번째 반복이 수행될 수 있도록 노드 프로세서(220)를 제어할 수 있다.
정책 관리부(246)는, 파라미터를 수정할지 여부를 판단하는 데 이용되는 신뢰성 판단 정책을 저장할 수 있다. 신뢰성 판단 정책은, 적어도 하나의 조건을 규정할 수 있다. 예를 들어, 신뢰성 판단 정책은, SCN들의 개수, 변수 노드들의 사후 확률들 및 체크 노드들의 최소 값들 중 적어도 하나와 관련된 조건을 규정할 수 있다.
도 3은 패리티 체크 행렬을 설명하기 위한 예시도이다.
(N, K) 코드는, M×N 의 크기를 갖는 패리티 체크 행렬로 정의될 수 있다. 여기서, K 는 원본 데이터의 길이를 나타내고, M 은 패리티(parity)의 개수를 나타내며, M = N - K이다. 패리티 체크 행렬의 각각의 엔트리(entry)는, '0' 또는 '1'일 수 있다. 패리티 체크 행렬에 포함된 '1'의 개수가 '0'의 개수에 비하여 상대적으로 매우 적은 경우, (N, K) 코드는 (N, K) LDPC 코드로 언급될 수 있다. 여기서, N 및 K 는 자연수일 수 있다. 도 3에는, 일 예로서, (7, 4) 코드를 정의하는 패리티 체크 행렬(H)이 도시되었다.
각각의 엔트리가 서브 행렬(sub-matrix)로 이루어지는 행렬은, 기본 행렬(base matrix)로 언급될 수 있다. 기본 행렬의 각각의 엔트리는, z×z 크기의 서브 행렬(sub matrix)일 수 있다. 여기서, z 는 2 이상의 정수일 수 있다. 예를 들어, 이진(binary) LDPC 코드의 기본 행렬에서 '0'은 해당 엔트리가 영 행렬(zero matrix)임을 나타내고, '1'은 해당 엔트리가 영 행렬이 아님을 나타낼 수 있다. 예를 들어, QC(Quasi Cyclic)-LDPC 코드의 기본 행렬에서, '1'은 해당 엔트리가 순환 순열 행렬(cyclic permutation matrix)임을 나타낼 수 있다. 순환 순열 행렬은 항등 행렬(identity matrix)을 소정의 시프트 값만큼 순환 시프트(cyclic shift) 시킨 행렬일 수 있으며, 어느 하나의 순환 순열 행렬은 다른 하나의 순환 순열 행렬과 다른 시프트 값을 가질 수 있다.
도 4는 도 3에 도시된 패리티 체크 행렬을 태너 그래프로 나타낸 도면이다.
(N, K) 코드는, 등가의 이분 그래프(bipartite graph) 표현인 태너(Tanner) 그래프로 표현될 수 있다. 태너 그래프는, N-K 개의 체크 노드(check node)들, N 개의 변수 노드(variable node)들 및 에지(edge)들로 표현될 수 있다. 체크 노드들은 패리티 체크 행렬의 로우(row)들에 대응하고, 변수 노드들은 패리티 체크 행렬의 컬럼(column)들에 대응한다. 각각의 에지는, 하나의 체크 노드와 하나의 변수 노드를 연결하며, 패리티 체크 행렬에서 '1'로 표현된 엔트리를 나타낸다.
도 3에 도시된 (7, 4) 코드의 패리티 체크 행렬은, 도 4에 도시된 바와 같이 3개의 체크 노드들(CN1 ~ CN3) 및 7개의 변수 노드들(VN1 ~ VN7)을 포함하는 태너 그래프로 표현될 수 있다. 체크 노드들(CN1 ~ CN3) 및 변수 노드들(VN1 ~ VN7)을 연결하는 실선은 에지를 나타낸다.
반복 복호는, 체크 노드들(CN1 ~ CN3)과 변수 노드들(VN1 ~ VN7) 사이에서 반복적으로 이루어지는 메시지들의 교환을 통하여 이루어질 수 있다.
도 5는 도 3에 도시된 패리티 체크 행렬을 이용하여 계산되는 신드롬 벡터를 설명하기 위한 예시도이다.
전술한 바와 같이, 패리티 체크 행렬(H)과 i번째 반복에 대응하는 경판정 벡터(Ci)의 전치(Ci T)를 기반으로 신드롬 벡터(Si)가 생성될 수 있다. 경판정 벡터(Ci)의 엔트리들(Ci1, Ci2, Ci3, ..., Ci7)은, i번째 반복에 대응하는 변수 노드들의 경판정 값들을 나타낸다. 신드롬 벡터(Si)의 각 엔트리들(Si1, Si2, Si3)은, 도 4에 도시된 태너 그래프 상의 각 체크 노드들(CN1, CN2, CN3)에 대응한다.
신드롬 벡터(Si)의 모든 엔트리들(Si1, Si2, Si3)이 '0'인 경우, 이는 신드롬 체크가 패스하였음을 의미한다. 이는 해당 반복에서 오류 정정 디코딩이 성공적으로 이루어졌음을 의미한다. 따라서, 반복 복호는 종료되고, i번째 반복에 대응하는 경판정 벡터(Ci)가 디코딩된 코드워드로서 출력될 수 있다.
만약, 신드롬 벡터(Si)의 모든 엔트리들(Si1, Si2, Si3) 중 적어도 하나의 엔트리가 '0'이 아닌 경우, 이는 신드롬 체크가 페일되었음을 의미한다. 이는 해당 반복에서 오류 정정 디코딩이 성공되지 않았음을 의미하며, 따라서 최대 반복 횟수(I)에 도달하지 않은 경우라면 다음 반복이 수행될 수 있다.
도 6은 경판정 디코딩 시에 1개의 판독 값을 이용하여 초기 LLR 값을 생성하는 과정을 설명하기 위한 예시도이다.
도 6에는, 각각이 제 1 상태(S1) 및 제 2 상태(S2) 중 어느 하나의 상태를 갖는 메모리 셀들의 문턱 전압 분포(Vth)가 도시되었다.
하나의 코드워드에 대응하는 1개의 판독 벡터를 획득하기 위하여, 1개의 판독 전압이 복수의 메모리 셀들에 인가될 수 있다.
예를 들어, 제 1 판독 전압(Vr1)이 복수의 메모리 셀들에 인가되었을 때, 제 1 판독 전압(Vr1)보다 낮은 문턱 전압을 갖는 메모리 셀에 대한 판독 값은 '1'로 나타날 수 있고, 제 1 판독 전압(Vr1)보다 높은 문턱 전압을 갖는 메모리 셀에 대한 판독 값은 '0'으로 나타날 수 있다. 예를 들어, 도 6에 도시된 바와 같이 하나의 판독 전압, 즉 제 1 판독 전압(Vr1)이 이용된 경우, 하나의 메모리 셀당 1개의 판독 값이 획득될 수 있다.
오류 정정 디코더는, 제 1 판독 전압(Vr1)에 대응하는 제 1 판독 값 자체를 2개의 레벨로 양자화된 판독 값으로 결정할 수 있다.
오류 정정 디코더는, 2개의 레벨로 양자화된 판독 값을 초기 LLR 값으로 변환할 수 있다. 초기 LLR 값으로의 변환은, 설정된 룩업 테이블을 참조하여 이루어질 수 있다.
도 7은 연판정 디코딩 시에 g개의 판독 값들을 이용하여 초기 LLR 값을 생성하는 과정을 설명하기 위한 예시도이다.
도 7에는 각각이 제 1 상태(S1) 및 제 2 상태(S2) 중 어느 하나의 상태를 갖는 메모리 셀들의 문턱 전압(Vth) 분포가 도시되었다.
양자화 레벨 g+1이 이용되는 경우, 하나의 코드워드에 대응하는 g개의 판독 벡터들을 획득하기 위하여, g개의 판독 전압들 각각이 복수의 메모리 셀들에 순차적으로 인가될 수 있다.
예를 들어, 양자화 레벨 2가 이용되는 경우 1개의 판독 전압(Vr1)이 복수의 메모리 셀들에 인가될 수 있고, 양자화 레벨 3이 이용되는 경우 2개의 판독 전압들(Vr1, Vr2)이 복수의 메모리 셀들에 순차적으로 인가될 수 있다. 마찬가지로, 양자화 레벨 8이 이용되는 경우 7개의 판독 전압들(Vr1, Vr2, Vr3, Vr4, Vr5, Vr6, Vr7)이 복수의 메모리 셀들에 순차적으로 인가될 수 있다. 이는, 양자화 레벨 g+1이 이용되는 경우, 하나의 메모리 셀당 g개의 판독 값이 획득될 수 있음을 의미한다.
g개의 판독 전압들 중 어느 하나의 판독 전압이 복수의 메모리 셀들에 인가되었을 때, 인가된 판독 전압보다 낮은 문턱 전압을 갖는 메모리 셀에 대한 판독 값은 '1'로 나타날 수 있고, 인가된 판독 전압보다 높은 문턱 전압을 갖는 메모리 셀에 대한 판독 값은 '0'으로 나타날 수 있다.
오류 정정 디코더는, g개의 판독 전압들에 대응하는 g개의 판독 값들을 결합하여 g+1개의 레벨로 양자화된 판독 값을 생성할 수 있다. 예를 들어, 도 14 도시된 바와 같이 7개의 판독 전압들(Vr1, Vr2, Vr3, Vr4, Vr5, Vr6, Vr7)이 이용된 경우, 오류 정정 디코더는, 7개의 판독 전압들에 대응하는 판독 값들을 결합하여, 8개의 레벨로 양자화된 판독 값을 생성할 수 있다.
오류 정정 디코더는, g+1개의 레벨로 양자화된 판독 값을 초기 LLR 값으로 변환할 수 있다. 초기 LLR 값으로의 변환은, 설정된 룩업 테이블을 참조하여 이루어질 수 있다.
도 8은 룩업 테이블을 설명하기 위한 예시도이다.
도 8을 참조하면, 룩업 테이블은, 복수의 양자화 레벨 각각에 대응하는 LLR 값들을 정의할 수 있다.
오류 정정 디코더는, 룩업 테이블을 참조하여, g+1개의 레벨로 양자화된 판독 값들 각각을, 양자화 레벨 g+1에 대응하는 g+1개의 LLR 값들 중 어느 하나로 변환할 수 있다.
예를 들어, 양자화 레벨 2가 이용되는 경우, 오류 정정 디코더는, 2개의 레벨로 양자화된 판독 값들 중 어느 하나를 LLR1 값으로 변환하고 나머지 하나는 LLR2 값으로 변환할 수 있다. 예를 들어, 2개의 레벨로 양자화된 판독 값들 중 '1'은 LLR1 값인 '-4'로 변환되고, '0'은 LLR2 값인 '+4'로 변환될 수 있다.
판독 값, 판독 값들 또는 판독 벡터라 할 때, 이는 g+1개의 레벨로 양자화된 판독 값, 판독 값들 또는 판독 벡터를 의미할 수 있다.
도 9는 본 발명의 일 실시 예에 따른 신뢰성 판단 정책을 설명하기 위한 예시도이다.
일반적으로, 많은 오류 정정 코드가 오류 마루 현상을 나타낸다. 오류 마루는, 신호 대 잡음비(signal to noise ratio; SNR)와 비트 에러율(bit error rate; BER)을 나타내는 그래프 상에 존재하는 커브(curve)가 갑작스럽게 평탄화(flattening)되는 부분을 의미한다. 오류 마루는, 특정 오류 수준에서 오류 정정 디코딩이 성공하지 못하는 현상에 기인한다.
따라서, 오류 정정 디코딩 시, 오류 수준을 판단하고 오류 정정 디코딩에 이용되는 파라미터를 적절히 수정하는 경우 오류 마루 현상이 완화될 수 있다.
본 발명의 일 실시 예에 따른 신뢰성 판단 정책은, 오류 마루 현상이 완화될 수 있도록 파라미터들을 수정하는 데 이용되는 조건들을 규정할 수 있다.
예를 들어, 신뢰성 판단 정책은, SCN들(SCNs)의 개수, 변수 노드들의 사후 확률들 및 체크 노드들의 최소 값들 중 적어도 하나와 관련된 조건을 규정할 수 있다. 도 9에는, 일 예로서, 3개의 조건이 도시되었으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
제 1 조건은, 전체 체크 노드들의 개수 대비 i번째 반복에 대응하는 SCN들의 개수의 비율이 제 1 임계 값 미만인 경우를 나타낸다.
제 2 조건은, 전체 변수 노드들의 개수 대비 i번째 반복에 대응하는 사후 확률이 제 1 설정 값 이상인 변수 노드들의 개수의 비율이 제 2 임계 값 미만인 경우를 나타낸다.
제 3 조건은, 전체 체크 노드들의 개수 대비 i번째 반복에 대응하는 최소 값이 제 2 설정 값 이상인 체크 노드들의 개수의 비율이 제 3 임계 값 미만인 경우를 나타낸다.
제 1 설정 값 및 제 2 설정 값 중 적어도 하나는, 실험적으로 결정되거나 양자화 레벨에 따라 결정될 수 있다. 예를 들어, 제 1 설정 값 및 제 2 설정 값 중 적어도 하나는, 양자화 레벨이 더 높을수록 더 크게 설정되고, 양자화 레벨이 더 낮을수록 더 작게 설정될 수 있다.
제 1 임계 값 내지 제 3 임계 값들은, 실험적으로 결정될 수 있다.
도 10은 본 발명의 일 실시 예에 따라 파라미터를 수정하는 과정을 설명하기 위한 예시도이다.
도 10을 참조하여 설명하는 실시 예에서, 전체 체크 노드들의 개수는 100개이고, i번째 반복에 대응하는 SCN들(SCNs)의 개수는 50개이고, 제 1 임계 값은 60%로 설정되어 있다고 가정한다.
이러한 경우, 전체 체크 노드들의 개수 대비 SCN들(SCNs)의 개수의 비율은 50%로서 제 1 임계 값 미만이다. 따라서, 이러한 경우, 도 9에 도시된 신뢰성 판단 정책에 규정된 조건들 중 제 1 조건이 만족된다.
제 1 조건이 만족되는 경우, 변수 노드들의 초기 LLR 값들이 수정될 수 있다. 예를 들어, 초기 LLR 값 '+3'은 '+2'로 수정되고, 초기 LLR 값 '-4'는 '-3'으로 수정되고, 초기 LLR 값 '-2'는 '-1'로 수정되고, 초기 LLR 값 '+4'는 '+3'으로 수정될 수 있다.
도 11은 본 발명의 일 실시 예에 따라 파라미터를 수정하는 과정을 설명하기 위한 예시도이다.
도 11을 참조하여 설명하는 실시 예에서, 전체 변수 노드들의 개수는 200개이고, 제 1 설정 값은 3이고, 사후 확률이 제 1 설정 값 이상인 변수 노드들의 개수는 100개이고, 제 2 임계 값은 60%로 설정되어 있다고 가정한다.
이러한 경우, 전체 변수 노드들의 개수 대비 사후 확률이 3 이상인 변수 노드들의 개수의 비율은 50%로서 제 2 임계 값 미만이다. 따라서, 이러한 경우, 도 9에 도시된 신뢰성 판단 정책에 규정된 조건들 중 제 2 조건이 만족된다.
제 2 조건이 만족되는 경우, 변수 노드들의 초기 LLR 값들이 수정될 수 있다. 도 11에는 도 10과 동일하게 초기 LLR 값들이 수정된 예가 도시되었다.
도 12는 본 발명의 일 실시 예에 따라 파라미터를 수정하는 과정을 설명하기 위한 예시도이다.
도 12를 참조하여 설명하는 실시 예에서, 전체 체크 노드들의 개수는 100개이고, 제 2 설정 값은 3이고, 최소 값이 제 2 설정 값 이상인 체크 노드들의 개수는 30개이고, 제 3 임계 값은 40%로 설정되어 있다고 가정한다.
이러한 경우, 전체 체크 노드들의 개수 대비 최소 값이 제 2 설정 값 이상인 체크 노드들의 개수의 비율은 30%로서 제 3 임계 값 미만이다. 따라서, 이러한 경우, 도 9에 도시된 신뢰성 판단 정책에 규정된 조건들 중 제 3 조건이 만족된다.
제 3 조건이 만족되는 경우, 변수 노드들의 초기 LLR 값들이 수정될 수 있다. 도 12에는, 도 10과 동일하게 초기 LLR 값들이 수정된 예가 도시되었다.
도 10 내지 도 12를 참조하여 설명한 실시 예에서, 초기 LLR 값들의 크기가 감소되는 예를 설명하였으나, 실시 예에 따라 변수 노드들의 각각의 초기 LLR 값들의 크기가 증가될 수도 있다.
또한, 도 10 내지 도 12를 참조하여 설명한 실시 예에서, 초기 LLR 값만이 수정되는 예를 설명하였으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니며, 초기 LLR 값, 스케일링 팩터 및 스케일링 오프셋 중 적어도 하나가 수정될 수 있다.
도 13은 본 발명의 일 실시 예에 따른 오류 정정 디코더의 동작 방법을 설명하기 위한 흐름도이다.
실시 예에 따라, 도 13에 도시된 단계들 중 적어도 하나는 생략될 수 있으며, 각 단계들의 순서는 바뀔 수 있다.
단계(1301)에서, 오류 정정 디코더는, 코드워드에 대응하는 적어도 하나의 판독 벡터를 수신할 수 있다.
단계(1303)에서, 오류 정정 디코더는, 수신된 적어도 하나의 판독 벡터를 기반으로 초기 LLR 벡터를 생성할 수 있다.
단계(1305)에서, 오류 정정 디코더는, 반복 복호 기법에 따라 i번째 반복을 수행할 수 있다.
단계(1307)에서, 오류 정정 디코더는, i번째 반복에서 오류 정정 디코딩이 패스되었는지 여부를 판단할 수 있다. 오류 정정 디코딩이 패스된 경우(Y) 단계(1309)가 수행되고, 그렇지 않은 경우(N) 단계(1311)가 수행될 수 있다.
단계(1309)에서, 오류 정정 디코더는, i번째 반복에 대응하는 경판정 벡터를 디코딩된 코드워드로서 출력할 수 있다.
단계(1311)에서, 오류 정정 디코더는, 최대 반복 횟수(I)만큼 반복이 수행되었는지 여부를 판단할 수 있다. 단계(1311)의 판단 결과 최대 반복 횟수(I)만큼 반복이 수행된 경우(Y) 단계(1313)가 수행되고, 그렇지 않은 경우(N) 단계(1321)가 수행될 수 있다.
단계(1313)에서, 오류 정정 디코더는, 최대 반복 횟수(I)만큼 반복을 수행하여 유효한 코드워드를 생성하지 못하였기 때문에, 오류 정정 디코딩이 실패하였음을 나타내는 페일 신호를 출력할 수 있다.
단계(1321)에서, 오류 정정 디코더는, 신뢰성 정보를 생성할 수 있다. 신뢰성 정보는 i번째 반복에 대응하여 생성될 수 있다. 신뢰성 정보는, 예를 들어, SCN들의 개수, 변수 노드들의 사후 확률들 및 체크 노드들의 최소 값들 중 적어도 하나와 관련된 정보를 포함할 수 있다.
일 실시 예에서, 신뢰성 정보는, 전체 체크 노드들의 개수 대비 i번째 반복에 대응하는 SCN들의 개수의 비율에 대한 정보, 전체 변수 노드들의 개수 대비 i번째 반복에 대응하는 사후 확률이 제 1 설정 값 이상인 변수 노드들의 개수의 비율에 대한 정보, 및 전체 체크 노드들의 개수 대비 i번째 반복에 대응하는 최소 값이 제 2 설정 값 이상인 체크 노드들의 개수의 비율에 대한 정보 중 적어도 하나를 포함할 수 있다.
단계(1323)에서, 오류 정정 디코더는, 신뢰성 정보가 기 설정된 조건을 만족하는지 여부를 판단할 수 있다. 예를 들어, 오류 정정 디코더는, 신뢰성 정보가 신뢰성 판단 정책에 규정된 조건들 중 적어도 하나의 조건을 만족하는지 여부를 판단할 수 있다. 신뢰성 정보가 신뢰성 판단 정책에 규정된 조건들 중 적어도 하나의 조건을 만족하는 경우(Y) 단계(1325)가 수행되고, 그렇지 않은 경우(N) 단계(1331)를 거쳐 단계(1305)에서 i+1번째 반복이 수행될 수 있다. 실시 예에 따라, 신뢰성 정보가 신뢰성 판단 정책에 규정된 조건들 중 둘 이상의 조건을 동시에 만족하는 경우에 단계(1325)가 수행될 수도 있다.
단계(1325)에서, 오류 정정 디코더는, 반복 복호 기법에 이용되는 파라미터들 중 적어도 하나의 파라미터를 수정할 수 있다.
일 실시 예에서, 오류 정정 디코더는, 변수 노드들의 초기 LLR 값들을 수정할 수 있다. 예를 들어, 오류 정정 디코더는, 모든 변수 노드들의 초기 LLR 값들을 동일한 크기만큼 감소시키거나, 동일한 크기만큼 증가시킬 수 있다. 이 때, 각 초기 LLR 값들의 부호는 그대로 유지될 수 있다.
일 실시 예에서, 스케일드 최소-합 알고리즘이 이용되는 경우, 오류 정정 디코더는, 스케일링 팩터를 설정 값만큼 감소시키거나, 설정 값만큼 증가시킬 수 있다.
일 실시 예에서, 스케일드 최소-합 알고리즘이 이용되는 경우, 오류 정정 디코더는, 스케일링 오프셋을 설정 값만큼 감소시키거나, 설정 값만큼 증가시킬 수 있다.
적어도 하나의 파라미터가 수정되면, 단계(1331)를 거쳐 단계(1305)에서, i+1번째 반복이 수행될 수 있다.
도 14는 본 발명의 일 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 시스템(memory system; 2000)은, 데이터가 저장되는 메모리 장치(memory device; 2200) 및 호스트(host; 1000)의 요청(request)에 따라 메모리 장치(2200)를 제어하는 메모리 컨트롤러(memory controller; 2100)를 포함할 수 있다.
호스트(1000)는, 메모리 시스템(2000)에 데이터를 저장하거나 메모리 시스템(2000)으로부터 데이터를 회수(retrieve)하는 장치 또는 시스템일 수 있다. 예를 들어, 호스트(1000)는, 컴퓨터(computer), 휴대용 디지털 장치(portable digital device), 태블릿(tablet), 디지털 카메라(digital camera), 디지털 오디오 플레이어(digital audio player), 텔레비전(television), 무선 통신 장치(wireless communication device) 및 이동 전화기(cellular phone) 중 적어도 하나를 포함할 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
메모리 컨트롤러(2100)는, 메모리 시스템(2000)의 동작을 전반적으로 제어할 수 있다. 메모리 컨트롤러(2100)는, 호스트(1000)로부터의 요청에 따라 다양한 동작(operation)을 수행할 수 있다. 예를 들어, 메모리 컨트롤러(2100)는, 메모리 장치(2200)에 대하여 프로그램(program) 동작, 판독(read) 동작 및 소거(erase) 동작 등을 수행할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(2100)는 프로그램 커맨드(program command), 어드레스(address) 및 코드워드 등을 메모리 장치(2200)에 전송할 수 있다. 판독 동작 시, 메모리 컨트롤러(2100)는 판독 커맨드(read command) 및 어드레스 등을 메모리 장치(2200)에게 전송하고, 메모리 장치(2200)로부터 코드워드에 대응하는 판독 데이터(read data)를 수신할 수 있다. 소거 동작 시, 메모리 컨트롤러(2100)는, 소거 커맨드(erase command) 및 어드레스 등을 메모리 장치(2200)에게 전송할 수 있다.
메모리 컨트롤러(2100)는, 호스트 인터페이스(host interface; 2110), 중앙 처리 장치(central processing unit; CPU; 2120), 랜더마이저(randomizer; 2130), 판독 횟수 관리부(read number manager; 2140), 메모리 인터페이스(memory interface; 2150), 버퍼 메모리(buffer memory; 2160), 오류 정정 회로(error correction circuit; 2170) 및 내부 메모리(2180)를 포함할 수 있다.
실시 예에 따라, 전술한 구성 요소 중 적어도 하나는 생략될 수 있다. 예를 들어, 코드워드에 대한 랜덤화가 이루어지지 않는 실시 예에서 랜더마이저(2130)는 생략될 수 있고, 판독 횟수와 무관하게 파라미터를 수정하는 실시 예에서 판독 횟수 관리부(2140)는 생략될 수 있다.
호스트 인터페이스(2110), 랜더마이저(2130), 판독 횟수 관리부(2140), 메모리 인터페이스(2150), 버퍼 메모리(2160), 오류 정정 회로(2170) 및 내부 메모리(2180)는 중앙 처리 장치(2120)에 의해 제어될 수 있다.
호스트 인터페이스(2110)는, 호스트(1000)로부터 수신되는 프로그램 요청, 판독 요청 및 소거 요청 등을 중앙 처리 장치(2120)에게 전달할 수 있다. 프로그램 동작 시, 호스트 인터페이스(2110)는, 프로그램 요청에 대응하는 원본 데이터를 호스트(1000)로부터 수신하고, 수신된 원본 데이터를 버퍼 메모리(2160)에 저장할 수 있다. 판독 동작 시, 호스트 인터페이스(2110)는, 버퍼 메모리(2160)에 저장된 디코딩된 코드워드를 호스트(1000)에게 전송할 수 있다. 호스트 인터페이스(2110)는, 다양한 인터페이스 프로토콜을 이용하여 호스트(1000)와 통신을 수행할 수 있다. 예를 들어, 호스트 인터페이스(2110)는, NVMe(Non-Volatile Memory express), PCI-E(Peripheral Component Interconnect-Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface), UFS(Universal Flash Storage), SCSI(Small Computer Small Interface) 및 SAS(serial attached SCSI) 중 적어도 하나의 인터페이스 프로토콜을 이용하여 호스트(1000)와 통신할 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
중앙 처리 장치(2120)는, 메모리 장치(2200)를 제어하기 위하여, 각종 연산을 수행하거나 커맨드 및 어드레스를 생성할 수 있다. 예를 들어, 중앙 처리 장치(2120)는, 호스트 인터페이스(2110)로부터 전달되는 요청에 따라, 프로그램 동작, 판독 동작 및 소거 동작 등에 필요한 다양한 커맨드들 및 어드레스들을 생성할 수 있다.
중앙 처리 장치(2120)는, 호스트 인터페이스(2110)로부터 프로그램 요청이 수신되는 경우, 버퍼 메모리(2160)에 저장된 원본 데이터에 대하여 오류 정정 인코딩을 수행하도록 오류 정정 회로(2170)를 제어할 수 있다.
코드워드에 대한 랜덤화가 이루어지지 않는 실시 예에서, 중앙 처리 장치(2120)는, 오류 정정 회로(2170)로부터 코드워드가 생성되었음을 통지받는 경우, 프로그램 커맨드, 어드레스 및 버퍼 메모리(2160)에 저장된 코드워드가 메모리 장치(2200)에게 전송될 수 있도록 메모리 인터페이스(2150)를 제어할 수 있다.
코드워드에 대한 랜덤화가 이루어지는 실시 예에서, 중앙 처리 장치(2120)는, 오류 정정 회로(2170)로부터 코드워드가 생성되었음을 통지받는 경우, 버퍼 메모리(2160)에 저장된 코드워드에 대한 랜덤화를 수행하도록 랜더마이저(2130)를 제어할 수 있다. 중앙 처리 장치(2120)는, 랜더마이저(2130)로부터 랜덤화된 코드워드가 생성되었음을 통지받는 경우, 프로그램 커맨드, 어드레스 및 버퍼 메모리(2160)에 저장된 랜덤화된 코드워드가 메모리 장치(2200)에게 전송될 수 있도록 메모리 인터페이스(2150)를 제어할 수 있다.
중앙 처리 장치(2120)는, 호스트 인터페이스(2110)로부터 판독 요청이 수신되는 경우, 판독 커맨드 및 어드레스가 메모리 장치(2200)에게 전송될 수 있도록 메모리 인터페이스(2150)를 제어할 수 있다.
일 실시 예에서, 중앙 처리 장치(2120)는, 판독 요청된 어드레스에 대한 정보를 판독 횟수 관리부(2140)에게 제공할 수 있다.
코드워드에 대한 랜덤화가 이루어지지 않는 실시 예에서, 중앙 처리 장치(2120)는, 메모리 인터페이스(2150)로부터 판독 데이터가 수신되었음을 통지받는 경우, 버퍼 메모리(2160)에 저장된 판독 데이터에 대하여 오류 정정 디코딩을 수행하도록 오류 정정 회로(2170)를 제어할 수 있다.
코드워드에 대한 랜덤화가 이루어지는 실시 예에서, 중앙 처리 장치(2120)는, 메모리 인터페이스(2150)로부터 랜덤화된 판독 데이터가 수신되었음을 통지받는 경우, 버퍼 메모리(2160)에 저장된 랜덤화된 판독 데이터에 대하여 디랜덤화를 수행하도록 랜더마이저(2130)를 제어할 수 있다. 중앙 처리 장치(2120)는, 랜더마이저(2130)로부터 디랜덤화된 판독 데이터가 생성되었음을 통지받는 경우, 버퍼 메모리(2160)에 저장된 디랜덤화된 판독 데이터에 대하여 오류 정정 디코딩을 수행하도록 오류 정정 회로(2170)를 제어할 수 있다.
중앙 처리 장치(2120)는, 오류 정정 회로(2170)로부터 디코딩된 코드워드가 생성되었음을 통지받는 경우, 버퍼 메모리(2160)에 저장된 디코딩된 코드워드가 호스트(1000)에게 전송될 수 있도록 호스트 인터페이스(2110)를 제어할 수 있다.
랜더마이저(2130)는, 버퍼 메모리(2160)에 저장된 코드워드에 대한 랜덤화를 수행할 수 있다. 랜덤화란, 코드워드에 포함된 '0' 심볼의 개수와 '1' 심볼의 개수가 서로 유사해지도록 심볼 값을 변환하는 것을 의미할 수 있다. 예를 들어, 7비트의 코드워드에 '0' 심볼이 2개 포함되고 '1' 심볼이 5개 포함된 경우, '1' 심볼 중 일부를 '0' 심볼로 변환함으로써 코드워드 내에서 '0' 심볼과 '1' 심볼의 개수가 유사하게 나타나도록 할 수 있다. 예를 들어, 랜더마이저(2130)는, 시드(seed) 데이터와 코드워드를 연산하여 랜덤화된 코드워드를 생성할 수 있다. 랜더마이저(2130)는, 랜덤화 과정에서 변환된 심볼의 인덱스 정보를 관리할 수 있다. 랜더마이저(2130)는, 랜덤화된 코드워드를 버퍼 메모리(2160)에 저장하고, 랜덤화된 코드워드가 생성되었음을 중앙 처리 장치(2120)에게 통지할 수 있다.
랜더마이저(2130)는, 버퍼 메모리(2160)에 저장된 랜덤화된 판독 데이터에 대한 디랜덤화를 수행할 수 있다. 예를 들어, 랜더마이저(2130)는, 관리하고 있는 인덱스 정보를 참조하여, 랜덤화된 판독 데이터에 포함된 심볼들 중 일부 심볼을 변환할 수 있다. 랜더마이저(2130)는 디랜덤화된 판독 데이터를 버퍼 메모리(2160)에 저장하고, 디랜덤화된 판독 데이터가 생성되었음을 중앙 처리 장치(2120)에게 통지할 수 있다.
판독 횟수 관리부(2140)는, 메모리 장치(2200)에 포함된 저장 영역들에 대한 판독 횟수를 관리할 수 있다. 예를 들어, 판독 횟수 관리부(2140)는, 중앙 처리 장치(2120)로부터 수신되는 판독 요청된 어드레스에 대한 정보를 기반으로 메모리 장치(2200)에 포함된 저장 영역들 각각에 대한 판독 횟수를 관리할 수 있다. 판독 횟수 관리부(2140)는, 관리하고 있는 판독 횟수에 대한 정보를 오류 정정 회로(2170)에게 제공할 수 있다. 저장 영역들 각각은, 하나의 코드워드가 저장되는 하나의 페이지에 대응하거나, 복수의 페이지를 포함하는 하나의 메모리 블록에 대응할 수 있다.
메모리 인터페이스(2150)는, 다양한 인터페이스 프로토콜을 이용하여 메모리 장치(2200)와 통신을 수행할 수 있다.
프로그램 동작 시, 메모리 인터페이스(2150)는, 중앙 처리 장치(2120)로부터 수신되는 프로그램 커맨드 및 어드레스와 버퍼 메모리(2160)에 저장된 코드워드(또는 랜덤화된 코드워드)를 메모리 장치(2200)에게 전송할 수 있다.
판독 동작 시, 메모리 인터페이스(2150)는, 중앙 처리 장치(2120)로부터 수신되는 판독 커맨드 및 어드레스를 메모리 장치(2200)에게 전송할 수 있다. 판독 동작 시, 메모리 인터페이스(2150)는, 메모리 장치(2200)로부터 수신되는 판독 데이터(또는 랜덤화된 판독 데이터)를 버퍼 메모리(2160)에 저장하고, 판독 데이터(또는 랜덤화된 판독 데이터)가 수신되었음을 중앙 처리 장치(2120)에게 통지할 수 있다.
버퍼 메모리(2160)는, 메모리 컨트롤러(2100)가 메모리 장치(2200)를 제어하는 동안 데이터를 임시로 저장할 수 있다.
프로그램 동작 시, 버퍼 메모리(2160)는, 호스트 인터페이스(2110)를 통하여 호스트(1000)로부터 수신되는 원본 데이터를 저장할 수 있다. 프로그램 동작 시, 버퍼 메모리(2160)는, 오류 정정 회로(2170)로부터 수신되는 코드워드 및 랜더마이저(2130)로부터 수신되는 랜덤화된 코드워드 중 적어도 하나를 저장할 수 있다.
판독 동작 시, 버퍼 메모리(2160)는, 메모리 인터페이스(2150)를 통하여 메모리 장치(2200)로부터 수신되는 판독 데이터(또는 랜덤화된 판독 데이터)를 저장할 수 있다. 판독 동작 시, 버퍼 메모리(2160)는, 오류 정정 회로(2170)로부터 수신되는 디코딩된 코드워드를 저장할 수 있다.
오류 정정 회로(2170)는, 원본 데이터에 대하여 오류 정정 인코딩을 수행하고, 판독 데이터(또는 디랜덤화된 판독 데이터)에 대하여 오류 정정 디코딩을 수행할 수 있다. 오류 정정 회로(2170)는 일정 수준의 오류 정정 능력을 가질 수 있다. 예를 들어, 오류 정정 회로(2170)는, 판독 데이터(또는 디랜덤화된 판독 데이터)에 오류 정정 능력을 초과하지 않는 수의 오류 비트가 존재하는 경우, 판독 데이터(또는 디랜덤화된 판독 데이터)에 포함된 오류를 검출하고 정정할 수 있다. 오류 정정 회로(2170)의 오류 정정 능력을 초과하지 않는 최대의 오류 비트의 수를, 최대 허용 오류 비트의 수라 할 수 있다. 오류 정정 회로(2170)는, LDPC 코드를 이용하는 오류 정정 회로일 수 있다.
오류 정정 회로(2170)는, 오류 정정 인코더(2170a) 및 오류 정정 디코더(2170b)를 포함할 수 있다.
오류 정정 인코더(2170a)는, 버퍼 메모리(2160)에 저장된 원본 데이터에 대하여 오류 정정 인코딩을 수행하여 코드워드를 생성할 수 있다. 오류 정정 인코더(2170a)는, 생성된 코드워드를 버퍼 메모리(2160)에게 저장하고, 코드워드가 생성되었음을 중앙 처리 장치(2120)에게 통지할 수 있다. 오류 정정 인코더(2170a)의 기본적인 구성 및 동작은 도 1을 참조하여 설명한 오류 정정 인코더(100)와 같다.
오류 정정 디코더(2170b)는, 버퍼 메모리(2160)에 저장된 판독 데이터(또는 디랜덤화된 판독 데이터)에 대하여 오류 정정 디코딩을 수행하여 디코딩된 코드워드를 생성할 수 있다. 오류 정정 디코더(2170b)는, 디코딩된 코드워드를 버퍼 메모리(2160)에 저장하고, 디코딩된 코드워드가 생성되었음을 중앙 처리 장치(2120)에게 통지할 수 있다. 판독 데이터(또는 디랜덤화된 판독 데이터)에 포함된 오류를 정정할 수 없는 경우, 오류 정정 디코더(2170b)는, 오류 정정 디코딩이 페일되었음을 중앙 처리 장치(2120)에게 통지할 수 있다.
오류 정정 디코더(2170b)는, 맵퍼(2172b), 노드 프로세서(2174b), 신드롬 체크부(2176b) 및 디코딩 제어부(2178b)를 포함할 수 있다. 맵퍼(2172b), 노드 프로세서(2174b), 신드롬 체크부(2176b)의 기본적인 구성 및 동작은 도 2를 참조하여 설명한 맵퍼(210), 노드 프로세서(220) 및 신드롬 체크부(230)와 같다.
디코딩 제어부(2178b)는, 신뢰성 정보 생성부(2178ba), 파라미터 수정부(2178bb) 및 정책 관리부(2178bc)를 포함할 수 있다. 신뢰성 정보 생성부(2178ba), 파라미터 수정부(2178bb) 및 정책 관리부(2178bc)의 기본적인 구성 및 동작은 도 2를 참조하여 설명한 신뢰성 정보 생성부(242), 파라미터 수정부(244) 및 정책 관리부(246)와 같다.
부가적으로, 신뢰성 정보 생성부(2178ba)는, 신뢰성 정보의 생성을 시작할 반복의 회차를 결정할 수 있다. 예를 들어, 신뢰성 정보 생성부(2178ba)는, 판독 횟수 관리부(2140)로부터 수신되는 판독 횟수에 대한 정보를 기반으로, 신뢰성 정보의 생성을 시작할 반복의 회차를 결정할 수 있다. 예를 들어, 신뢰성 정보 생성부(2178ba)는, 판독 데이터(또는 디랜덤화된 판독 데이터)가 저장된 저장 영역의 판독 횟수가 더 많을수록 더 빠른 회차에서 신뢰성 정보의 생성을 시작할 것으로 결정할 수 있다.
부가적으로, 파라미터 수정부(2178bb)는, 판독 횟수를 고려하여 파라미터를 수정할 수 있다. 예를 들어, 파라미터 수정부(2178bb)는, 판독 횟수 관리부(2140)로부터 수신되는 판독 횟수에 대한 정보를 기반으로, 파라미터를 수정할 양을 결정할 수 있다. 예를 들어, 파라미터 수정부(2178bb)는, 판독 횟수가 더 많을수록 파라미터를 더 많이 수정할 수 있다.
내부 메모리(2180)는, 메모리 컨트롤러(2100)의 동작에 필요한 다양한 정보들을 저장하는 저장부(storage)로서 사용될 수 있다. 내부 메모리(2180)는, 다수의 테이블들을 저장할 수 있다. 일 실시 예에서, 내부 메모리(2180)는, 논리 어드레스(logical address)와 물리 어드레스(physical address)가 맵핑된 어드레스 맵핑 테이블을 저장할 수 있다. 일 실시 예에서, 내부 메모리(2180)는, 랜덤화 과정에서 변환된 심볼들의 인덱스 정보를 저장할 수 있다.
메모리 장치(2200)는, 메모리 컨트롤러(2100)의 제어에 따라 프로그램 동작, 판독 동작 및 소거 동작 등을 수행할 수 있다. 메모리 장치(2200)는, 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치, 또는 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치로 이루어질 수 있다.
메모리 장치(2200)는, 메모리 컨트롤러(2100)로부터 커맨드, 어드레스 및 코드워드를 수신하고, 커맨드 및 어드레스에 따라 코드워드를 저장할 수 있다.
메모리 장치(2200)는, 메모리 컨트롤러(2100)로부터 수신되는 커맨드 및 어드레스에 따라 코드워드에 대한 판독 동작을 수행하고, 판독 데이터를 메모리 컨트롤러(2100)에게 제공할 수 있다.
도 15는 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 흐름도이다.
단계(1501)에서, 메모리 컨트롤러는, 코드워드를 생성할 수 있다. 예를 들어, 메모리 컨트롤러는, 호스트로부터 수신되는 원본 데이터를 오류 정정 인코딩하여 코드워드를 생성할 수 있다.
단계(1503)에서, 메모리 컨트롤러는, 코드워드를 랜덤화할 수 있다.
단계(1505)에서, 메모리 컨트롤러는, 랜덤화된 코드워드가 메모리 장치에 저장될 수 있도록, 프로그램 커맨드, 어드레스 및 랜덤화된 코드워드를 메모리 장치에게 전송할 수 있다.
실시 예에 따라, 단계(1503)는 생략될 수 있으며, 이러한 경우 단계(1505)에서 프로그램 커맨드, 어드레스 및 코드워드가 메모리 장치에게 전송될 수 있다.
도 16은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 흐름도이다.
실시 예에 따라, 도 16에 도시된 단계들 중 적어도 하나는 생략될 수 있으며, 각 단계들의 순서는 바뀔 수 있다.
단계(1601)에서, 메모리 컨트롤러는, 판독 커맨드 및 어드레스를 생성하여 메모리 장치에게 전송할 수 있다. 예를 들어, 메모리 컨트롤러는, 호스트로부터 수신되는 판독 요청에 따라 판독 커맨드 및 어드레스를 생성할 수 있다.
단계(1603)에서, 메모리 컨트롤러는, 메모리 장치에 포함된 저장 영역들의 판독 횟수를 관리할 수 있다. 예를 들어, 메모리 컨트롤러는, 단계(1601)에서 생성된 어드레스에 대응하는 저장 영역의 판독 카운트를 1만큼 증가시킬 수 있다.
단계(1605)에서, 메모리 컨트롤러는, 신뢰성 판단을 시작할 반복의 회차를 결정할 수 있다. 예를 들어, 메모리 컨트롤러는, 단계(1601)에서 생성된 어드레스에 대응하는 저장 영역의 판독 카운트를 기반으로 신뢰성 판단을 시작할 반복의 회차를 결정할 수 있다. 예를 들어, 메모리 컨트롤러는, 저장 영역의 판독 카운트가 더 높을수록 더 빠른 회차의 반복에서 신뢰성 판단을 시작할 것으로 결정할 수 있다.
단계(1607)에서, 메모리 컨트롤러는, 메모리 장치로부터 코드워드에 대응하는 적어도 하나의 판독 데이터를 수신할 수 있다. 메모리 장치로부터 수신된 판독 데이터가 랜덤화된 판독 데이터인 경우, 메모리 컨트롤러는, 랜덤화된 판독 데이터를 디랜덤화하여 디랜덤화된 판독 데이터를 생성할 수 있다.
단계(1609)에서, 메모리 컨트롤러는, 하나의 코드워드에 대응하는 적어도 하나의 판독 데이터(또는 디랜덤화된 판독 데이터)를 기반으로 초기 LLR 값들을 생성할 수 있다.
단계(1611)에서, 메모리 컨트롤러는, 반복 복호 기법에 따라 i번째 반복을 수행할 수 있다.
단계(1613)에서, 메모리 컨트롤러는, i번째 반복에서 오류 정정 디코딩이 패스되었는지 여부를 판단할 수 있다. 오류 정정 디코딩이 패스된 경우(Y) 단계(1615)가 수행되고, 그렇지 않은 경우(N) 단계(1623)가 수행될 수 있다.
단계(1615)에서, 메모리 컨트롤러는, i번째 반복에 대응하는 경판정 벡터를 디코딩된 코드워드로서 출력할 수 있다.
단계(1623)에서, 메모리 컨트롤러는, 최대 반복 횟수(I)만큼 반복이 수행되었는지 여부를 판단할 수 있다. 단계(1623)의 판단 결과 최대 반복 횟수(I)만큼 반복이 수행된 경우(Y) 단계(1625)가 수행되고, 그렇지 않은 경우(N) 단계(1633)가 수행될 수 있다.
단계(1625)에서, 메모리 컨트롤러는, 최대 반복 횟수(I)만큼 반복을 수행하여 유효한 코드워드를 생성하지 못하였기 때문에, 오류 정정 디코딩이 실패하였음을 나타내는 페일 신호를 출력할 수 있다.
단계(1633)에서, 메모리 컨트롤러는, 신뢰성 판단을 시작할 반복 회차에 도달하였는지 여부를 확인할 수 있다. 신뢰성 판단을 시작할 반복 회차에 도달한 경우(Y) 단계(1635)가 수행되고, 그렇지 않은 경우(N) 단계(1641)를 거쳐 단계(1611)에서 i+1번째 반복이 수행될 수 있다.
단계(1635)에서, 메모리 컨트롤러는, 신뢰성 정보를 생성할 수 있다. 신뢰성 정보는 i번째 반복에 대응하여 생성될 수 있다. 신뢰성 정보는, 예를 들어, i번째 반복에 대응하는 SCN들의 개수, 변수 노드들의 사후 확률들 및 체크 노드들의 최소 값들 중 적어도 하나와 관련된 정보를 포함할 수 있다.
일 실시 예에서, 신뢰성 정보는, 전체 체크 노드들의 개수 대비 i번째 반복에 대응하는 SCN들의 개수의 비율에 대한 정보, 전체 변수 노드들의 개수 대비 i번째 반복에 대응하는 사후 확률이 제 1 설정 값 이상인 변수 노드들의 개수의 비율에 대한 정보, 및 전체 체크 노드들의 개수 대비 i번째 반복에 대응하는 최소 값이 제 2 설정 값 이상인 체크 노드들의 개수의 비율에 대한 정보 중 적어도 하나를 포함할 수 있다.
단계(1637)에서, 메모리 컨트롤러는, 신뢰성 정보가 기 설정된 조건을 만족하는지 여부를 판단할 수 있다. 예를 들어, 메모리 컨트롤러는, 신뢰성 정보가 신뢰성 판단 정책에 규정된 조건들 중 적어도 하나의 조건이 만족되는지 여부를 판단할 수 있다. 신뢰성 정보가 신뢰성 판단 정책에 규정된 조건들 중 적어도 하나의 조건을 만족하는 경우(Y) 단계(1639)가 수행되고, 그렇지 않은 경우 단계(1641)를 거쳐 단계(1611)에서 i+1번째 반복이 수행될 수 있다. 실시 예에 따라, 신뢰성 정보가 신뢰성 판단 정책에 규정된 조건들 중 둘 이상의 조건을 동시에 만족하는 경우에 단계(1639)가 수행될 수도 있다.
단계(1639)에서, 메모리 컨트롤러는, 반복 복호 기법에 이용되는 파라미터들 중 적어도 하나의 파라미터를 수정할 수 있다.
일 실시 예에서, 메모리 컨트롤러는, 변수 노드들의 초기 LLR 값들을 수정할 수 있다. 예를 들어, 메모리 컨트롤러는, 모든 변수 노드들의 초기 LLR 값들을 동일한 크기만큼 감소시키거나, 동일한 크기만큼 증가시킬 수 있다. 이 때, 각 초기 LLR 값들의 부호는 그대로 유지될 수 있다.
일 실시 예에서, 스케일드 최소-합 알고리즘이 이용되는 경우, 메모리 컨트롤러는, 스케일링 팩터를 설정 값만큼 감소시키거나, 설정 값만큼 증가시킬 수 있다.
일 실시 예에서, 스케일드 최소-합 알고리즘이 이용되는 경우, 메모리 컨트롤러는, 스케일링 오프셋을 설정 값만큼 감소시키거나, 설정 값만큼 증가시킬 수 있다.
적어도 하나의 파라미터가 수정되면, 단계(1641)를 거쳐 단계(1611)에서, i+1번째 반복이 수행될 수 있다.
도 17은 본 발명의 일 실시 예에 따른 신뢰성 판단 정책을 설명하기 위한 예시도이다.
신뢰성 판단 정책은, SCN들(SCNs)의 개수, 변수 노드들의 사후 확률들, 체크 노드들의 최소 값들 및 변수 노드들의 경판정 값들 중 적어도 하나와 관련된 조건을 규정할 수 있다. 도 17에는, 도 9를 참조하여 설명한 신뢰성 판단 정책에 비하여 변수 노드들의 경판정 값들과 관련된 조건인 제 4 조건이 더 규정된 예가 도시되었다. 그러나, 본 발명의 실시 예들이 도 17에 도시된 예에 한정되는 것은 아니다.
제 1 조건 내지 제 3 조건은 도 9를 참조하여 설명한 바와 같으므로, 상세한 설명은 생략한다.
제 4 조건은, 전체 변수 노드들의 개수 대비 i번째 반복에 대응하는 경판정 값이 '1'인 변수 노드들의 개수의 비율이 제 4 임계 값 미만인 경우를 나타낸다.
제 4 조건은, 코드워드에 대한 랜덤화가 수행된 실시 예에서 적용될 수 있다. 코드워드에 대한 랜덤화가 수행된 실시 예에서, 경판정 값이 '1'인 변수 노드들의 개수의 비율이 낮은 경우, 이는 코드워드가 잘못된 방향으로 수렴되고 있다는 것을 의미할 수 있다. 따라서, 이러한 경우, 코드워드가 올바른 방향으로 수렴될 수 있도록 반복 복호 기법에 이용되는 파라미터가 수정될 필요가 있다. 따라서, 이를 위하여 제 4 조건이 규정될 수 있다. 제 4 임계 값은, 실험적으로 결정될 수 있다.
도 18은 본 발명의 일 실시 예에 따라 파라미터를 수정하는 과정을 설명하기 위한 예시도이다.
도 18을 참조하여 설명하는 실시 예에서, 전체 변수 노드들의 개수는 200개이고, 경판정(HD) 값이 '1'인 변수 노드들의 개수는 60개이고, 제 4 임계 값은 40%로 설정되어 있다고 가정한다.
이러한 경우, 전체 변수 노드들의 개수 대비 경판정 값이 '1'인 변수 노드들의 개수의 비율은 30%로서 제 4 임계 값 미만이다. 따라서, 이러한 경우, 도 17에 도시된 신뢰성 판단 정책에 규정된 조건들 중 제 4 조건이 만족된다.
제 4 조건이 만족되는 경우, 변수 노드들의 초기 LLR 값들이 수정될 수 있다. 도 18에는 도 10과 동일하게 초기 LLR 값들이 수정된 예가 도시되었다.
도 18을 참조하여 설명한 실시 예에서, 초기 LLR 값들의 크기가 감소되는 예를 설명하였으나, 실시 예에 따라 변수 노드들의 각각의 초기 LLR 값들의 크기가 증가될 수도 있다.
또한, 도 18을 참조하여 설명한 실시 예에서, 초기 LLR 값만이 수정되는 예를 설명하였으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니며, 초기 LLR 값, 스케일링 팩터 및 스케일링 오프셋 중 적어도 하나가 수정될 수 있다.
도 19는 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다. 도 19에 도시된 메모리 장치는 도 14에 도시된 메모리 시스템에 적용될 수 있다.
메모리 장치(2200)는, 제어 로직(control logic; 2210), 주변 회로들(peripheral circuits;; 2220) 및 메모리 셀 어레이(memory cell array; 2240)를 포함할 수 있다. 주변 회로들(2220)은, 전압 생성 회로(voltage generatort; 2222), 로우 디코더(row decoder; 2224), 입출력 회로(input/output circuit; 2226), 컬럼 디코더(column decoder; 2228), 페이지 버퍼 그룹(page buffer group; 2232) 및 전류 센싱 회로(current sensing circuit; 2234)를 포함할 수 있다.
제어 로직(2210)은, 도 14에 도시된 메모리 컨트롤러(2100)의 제어 하에 주변 회로들(2220)을 제어할 수 있다. 제어 로직(2210)은, 입출력 회로(2226)를 통하여 메모리 컨트롤러(2100)로부터 수신되는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변 회로들(2220)을 제어할 수 있다. 예를 들어, 제어 로직(2210)은, 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 컬럼 어드레스(CADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력할 수 있다. 제어 로직(2210)은, 전류 센싱 회로(2234)로부터 수신되는 패스 신호(PASS) 또는 페일 신호(FAIL)에 응답하여 검증 동작이 패스되었는지 또는 페일되었는지 여부를 판단할 수 있다.
주변 회로들(2220)은, 제어 로직(2210)의 제어 하에, 선택된 메모리 블록에 포함된 메모리 셀들 중 선택된 메모리 셀들을 소거하기 위한 선택적 소거 동작을 수행할 수 있다. 또한, 주변 회로들(2220)은 메모리 셀 어레이(2240)에 데이터를 저장하기 위한 프로그램 동작(program operation), 메모리 셀 어레이(2240)에 저장된 데이터를 출력하기 위한 판독 동작(read operation), 메모리 셀 어레이(2240)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행할 수 있다.
전압 생성 회로(2222)는, 제어 로직(2210)으로부터 수신되는 동작 신호(OP_CMD)에 응답하여 프로그램 동작, 판독 동작 및 소거 동작에 이용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성 회로(2222)는, 프로그램 전압, 검증 전압, 패스 전압, 판독 전압, 소거 전압 및 턴-온 전압 등을 로우 디코더(2224)로 전달할 수 있다.
로우 디코더(2224)는, 제어 로직(2210)으로부터 수신되는 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(2240)에 포함된 메모리 블록들 중 선택된 메모리 블록에 연결된 로컬 라인들(Local Lines; LL)에 동작 전압들(Vop)을 전달할 수 있다. 로컬 라인들(LL)은, 로컬 워드 라인들(local word lines), 로컬 드레인 셀렉트 라인들(local drain select lines) 및 로컬 소스 셀렉트 라인들(local source select lines)을 포함할 수 있다. 이 외에도, 로컬 라인들(LL)은 소스 라인(source line) 등 메모리 블록에 연결된 다양한 라인들을 포함할 수 있다.
입출력 회로(2226)는, 입출력 라인들(IO)을 통해 메모리 컨트롤러로부터 수신되는 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(2210)에 전달하거나, 컬럼 디코더(2228)와 데이터(DATA)를 주고 받을 수 있다.
컬럼 디코더(2228)는, 제어 로직(2210)으로부터 수신되는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(2226)와 페이지 버퍼 그룹(2232) 사이에서 데이터를 전달할 수 있다. 예를 들어, 컬럼 디코더(2228)는, 데이터 라인들(DL)을 통해 페이지 버퍼들(PB1~PBm)과 데이터를 주고 받거나, 컬럼 라인들(CL)을 통해 입출력 회로(2226)와 데이터를 주고 받을 수 있다.
페이지 버퍼 그룹(2232)은, 메모리 블록들(BLK1~BLKi)에 공통으로 연결된 비트 라인들(BL1~BLm)에 연결될 수 있다. 페이지 버퍼 그룹(2232)은, 비트 라인들(BL1~BLm)에 연결된 복수의 페이지 버퍼들(PB1~PBm)을 포함할 수 있다. 예를 들어, 각각의 비트 라인마다 하나의 페이지 버퍼가 연결될 수 있다. 페이지 버퍼들(PB1~PBm)은, 제어 로직(2210)으로부터 수신되는 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들어, 페이지 버퍼들(PB1~PBm)은, 프로그램 동작 시 메모리 컨트롤러로부터 수신된 프로그램 데이터를 임시로 저장하고, 프로그램 데이터에 따라 비트 라인들(BL1~BLm)에 인가되는 전압을 조절할 수 있다. 또한, 페이지 버퍼들(PB1~PBm)은, 판독 동작 시 비트 라인들(BL1~BLm)을 통하여 수신되는 데이터를 임시로 저장하거나, 비트 라인들(BL1~BLm)의 전압 또는 전류를 센싱할 수 있다.
전류 센싱 회로(2234)는, 판독 동작 또는 검증 동작 시 제어 로직(2210)으로부터 수신되는 허용 비트(VRY_BTI<#>)에 응답하여 기준 전류를 생성하고, 기준 전류에 의하여 생성된 기준 전압과 페이지 버퍼 그룹(2232)으로부터 수신되는 센싱 전압(VPB)을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
메모리 셀 어레이(2240)는, 데이터가 저장되는 복수의 메모리 블록들(BLK1~BLKi)을 포함할 수 있다. 메모리 블록들(BLK1~BLKi)에는 사용자 데이터(user data) 및 메모리 장치(2200)의 동작에 필요한 다양한 정보가 저장될 수 있다. 메모리 블록들(BLK1~BLKi)은, 2차원 구조로 구현되거나 3차원 구조로 구현될 수 있으며, 서로 동일하게 구성될 수 있다.
도 20은 메모리 블록을 설명하기 위한 예시도이다.
도 20을 참조하면, 메모리 블록(BLKi)은 제 1 셀렉트 라인과 제 2 셀렉트 라인 사이에 서로 평행하게 배열된 복수의 워드 라인들이 연결될 수 있다. 여기서, 제 1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제 2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 구체적으로, 메모리 블록(BLKi)은, 비트 라인들(BL1~BLm)과 소스 라인(SL) 사이에 연결된 복수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLm)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제 1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제 1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제 1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 복수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(BLKi)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PPG)이 포함될 수 있다.
하나의 메모리 셀은 1비트 데이터를 저장할 수 있다. 이를 싱글 레벨 셀(single level cell; SLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PPG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다. 하나의 메모리 셀에 2 이상의 비트 데이터가 저장되는 경우, 하나의 물리 페이지(PPG)는 2 이상의 논리 페이지(LPG) 데이터를 저장할 수 있다. 예를 들어, MLC(multi level cell) 타입으로 구동되는 메모리 장치에서는 하나의 물리 페이지(PPG)에 2개의 논리 페이지(LPG) 데이터가 저장될 수 있고, TLC(triple level cell) 타입으로 구동되는 메모리 장치에서는 하나의 물리 페이지(PPG)에 3개의 논리 페이지(LPG) 데이터가 저장될 수 있다.
도 21은 도 14에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 21을 참조하면, 메모리 시스템(memory System; 30000)은, 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet), PC(personal computer), PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은, 메모리 장치(memory device; 2200)와 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(memory controller; 2100)를 포함할 수 있다.
메모리 컨트롤러(2100)는, 프로세서(processor; 3100)의 제어에 따라 메모리 장치(2200)에 대한 액세스 동작, 예를 들어 프로그램 동작, 판독 동작 및 소거 동작 등을 제어할 수 있다.
메모리 장치(2200)에 프로그램된 데이터는 메모리 컨트롤러(2100)의 제어에 따라 디스플레이(display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(radio transceiver; 3300)는, 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는, 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는, 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(2100) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(2100)는, 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(2200)에 전송할 수 있다. 또한, 무선 송수신기(3300)는, 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(input device; 3400)는, 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는, 메모리 컨트롤러(2100)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)는, 프로세서(3100)의 일부로서 구현될 수도 있고, 프로세서(3100)와는 별도의 칩으로 구현될 수 있다.
도 22는 도 14 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 22를 참조하면, 메모리 시스템(memory System; 70000)은, 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(memory device; 2200), 메모리 컨트롤러(memory controller; 2100) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(2100)는, 메모리 장치(2200)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는, SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는, 호스트(host; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(2100) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는, USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는, 호스트(60000)가 이용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(2100)를 통하여 메모리 장치(2200)와 데이터 통신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
200: 오류 정정 디코더
210: 맵퍼
220: 노드 프로세서
230: 신드롬 체크부
240: 디코딩 제어부

Claims (20)

  1. 반복 복호 기법(iterative decoding scheme)을 이용하여 오류 정정 디코딩(error correction decoding)을 수행하는 오류 정정 디코더로서,
    상기 반복 복호 기법에서 이용되는 적어도 하나의 파라미터(parameter)를 기반으로 적어도 한 번의 반복(iteration)을 수행하는 노드 프로세서;
    상기 적어도 한 번의 반복 중 현재 반복에서 오류 정정 디코딩이 페일(fail)되는 경우, 상기 현재 반복에 대응하는 신뢰성 정보(reliability information)를 생성하는 신뢰성 정보 생성부; 및
    상기 신뢰성 정보가 기 설정된 조건을 만족하는 경우 상기 적어도 하나의 파라미터를 수정하고, 상기 수정된 적어도 하나의 파라미터를 기반으로 다음 반복이 수행될 수 있도록 상기 노드 프로세서를 제어하는 파라미터 수정부
    를 포함하는 오류 정정 디코더.
  2. 제 1 항에 있어서, 상기 적어도 하나의 파라미터는,
    초기 LLR(log Likelihood Ratio) 값들, 스케일링 팩터(scaling factor) 및 스케일링 오프셋(scaling offset) 중 적어도 하나를 포함하는
    오류 정정 디코더.
  3. 제 1 항에 있어서, 상기 신뢰성 정보는,
    상기 현재 반복에 대응하는 SCN(Satisfied Check Node)들의 개수, 변수 노드들(variable nodes)의 사후 확률들(A Posteriori Probabilities) 및 체크 노드들(check nodes)의 최소 값들(minimum values) 중 적어도 하나와 관련된 정보인
    오류 정정 디코더.
  4. 제 1 항에 있어서, 상기 파라미터 수정부는,
    전체 체크 노드들의 개수 대비 상기 현재 반복에 대응하는 SCN들의 개수의 비율이 제 1 임계 값 미만인 경우, 상기 적어도 하나의 파라미터를 수정하는
    오류 정정 디코더.
  5. 제 1 항에 있어서, 상기 파라미터 수정부는,
    전체 변수 노드들의 개수 대비 사후 확률이 제 1 설정 값 이상인 변수 노드들의 개수의 비율이 제 2 임계 값 미만인 경우, 상기 적어도 하나의 파라미터를 수정하는
    오류 정정 디코더.
  6. 제 5 항에 있어서, 상기 제 1 설정 값은,
    초기 LLR 값들의 양자화 레벨이 더 높을수록 더 크게 설정되는
    오류 정정 디코더.
  7. 제 1 항에 있어서, 상기 파라미터 수정부는,
    전체 체크 노드들의 개수 대비 최소 값이 제 2 설정 값 이상인 체크 노드들의 개수의 비율이 제 3 임계 값 미만인 경우, 상기 적어도 하나의 파라미터를 수정하는
    오류 정정 디코더.
  8. 제 7 항에 있어서, 상기 제 2 설정 값은,
    초기 LLR 값들의 양자화 레벨이 더 높을수록 더 크게 설정되는
    오류 정정 디코더.
  9. 메모리 시스템으로서,
    메모리 장치; 및
    상기 메모리 장치의 제 1 저장 영역으로부터 적어도 하나의 판독 벡터(read vector)를 수신하고, 상기 수신된 적어도 하나의 판독 벡터를 기반으로 오류 정정 디코딩을 수행하는 메모리 컨트롤러를 포함하되,
    상기 메모리 컨트롤러는,
    반복 복호 기법(iterative decoding scheme)에서 이용되는 적어도 하나의 파라미터(parameter)를 기반으로 적어도 한 번의 반복을 수행하는 노드 프로세서;
    상기 적어도 한 번의 반복 중 현재 반복에서 오류 정정 디코딩이 페일(fail)되는 경우, 상기 현재 반복에 대응하는 신뢰성 정보(reliability information)를 생성하는 신뢰성 정보 생성부; 및
    상기 신뢰성 정보가 기 설정된 조건을 만족하는 경우 상기 적어도 하나의 파라미터를 수정하고, 상기 수정된 적어도 하나의 파라미터를 기반으로 다음 반복이 수행될 수 있도록 상기 노드 프로세서를 제어하는 파라미터 수정부
    를 포함하는 메모리 시스템.
  10. 제 9 항에 있어서,
    상기 메모리 컨트롤러는, 상기 제 1 저장 영역에 대응하는 판독 횟수를 관리하는 판독 횟수 관리부를 더 포함하고,
    상기 신뢰성 정보 생성부는, 상기 제 1 저장 영역에 대응하는 판독 횟수를 기반으로 상기 신뢰성 정보의 생성을 시작할 반복의 회차를 결정하는
    메모리 시스템.
  11. 제 9 항에 있어서, 상기 적어도 하나의 파라미터는,
    초기 LLR(log Likelihood Ratio) 값들, 스케일링 팩터(scaling factor) 및 스케일링 오프셋(scaling offset) 중 적어도 하나를 포함하는
    메모리 시스템.
  12. 제 9 항에 있어서, 상기 신뢰성 정보는,
    상기 현재 반복에 대응하는 SCN(Satisfied Check Node)들의 개수, 변수 노드들(variable nodes)의 사후 확률들(A Posteriori Probabilities) 및 체크 노드들(check nodes)의 최소 값들(minimum values) 중 적어도 하나와 관련된 정보인
    메모리 시스템.
  13. 제 9 항에 있어서, 상기 파라미터 수정부는,
    전체 체크 노드들의 개수 대비 상기 현재 반복에 대응하는 SCN들의 개수의 비율이 제 1 임계 값 미만인 경우, 상기 적어도 하나의 파라미터를 수정하는
    메모리 시스템.
  14. 제 9 항에 있어서, 상기 파라미터 수정부는,
    전체 변수 노드들의 개수 대비 사후 확률이 제 1 설정 값 이상인 변수 노드들의 개수의 비율이 제 2 임계 값 미만인 경우, 상기 적어도 하나의 파라미터를 수정하는
    메모리 시스템.
  15. 제 14 항에 있어서,
    상기 메모리 컨트롤러는, 상기 적어도 하나의 판독 벡터를 이용하여 g+1개의 양자화 레벨로 양자화된 초기 LLR 값들을 생성하는 맵퍼를 더 포함하고,
    상기 제 1 설정 값은, 상기 양자화 레벨이 더 높을수록 더 크게 설정되는
    메모리 시스템.
  16. 제 9 항에 있어서, 상기 파라미터 수정부는,
    전체 체크 노드들의 개수 대비 최소 값이 제 2 설정 값 이상인 체크 노드들의 개수의 비율이 제 3 임계 값 미만인 경우, 상기 적어도 하나의 파라미터를 수정하는
    메모리 시스템.
  17. 제 16 항에 있어서,
    상기 메모리 컨트롤러는, 상기 적어도 하나의 판독 벡터를 이용하여 g+1개의 양자화 레벨로 양자화된 초기 LLR 값들을 생성하는 맵퍼를 더 포함하고,
    상기 제 2 설정 값은, 상기 양자화 레벨이 더 높을수록 더 크게 설정되는
    메모리 시스템.
  18. 제 9 항에 있어서, 상기 메모리 컨트롤러는,
    원본 데이터를 오류 정정 인코딩하여 코드워드를 생성하는 오류 정정 인코더;
    상기 생성된 코드워드를 랜덤화하여 랜덤화된 코드워드를 생성하는 랜더마이저; 및
    상기 생성된 랜덤화된 코드워드가 상기 제 1 저장 영역에 저장될 수 있도록 커맨드 및 어드레스를 생성하는 중앙 처리 장치
    를 더 포함하는 메모리 시스템.
  19. 제 18 항에 있어서, 상기 신뢰성 정보는,
    상기 현재 반복에 대응하는 SCN(Satisfied Check Node)들의 개수, 변수 노드들(variable nodes)의 사후 확률들(A Posteriori Probabilities), 체크 노드들(check nodes)의 최소 값들(minimum values) 및 상기 변수 노드들의 경판정 값들(hard decision values) 중 적어도 하나의 관련된 정보인
    메모리 시스템.
  20. 제 19 항에 있어서, 상기 파라미터 수정부는,
    전체 변수 노드들의 개수 대비 경판정 값이 1 인 변수 노드들의 개수의 비율이 제 4 임계 값 미만인 경우, 상기 적어도 하나의 파라미터를 수정하는
    메모리 시스템.
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US7237181B2 (en) * 2003-12-22 2007-06-26 Qualcomm Incorporated Methods and apparatus for reducing error floors in message passing decoders
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US8510639B2 (en) * 2010-07-01 2013-08-13 Densbits Technologies Ltd. System and method for multi-dimensional encoding and decoding
US10511326B2 (en) * 2017-11-14 2019-12-17 Nyquist Semiconductor Limited Systems and methods for decoding error correcting codes
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