KR102226174B1 - 반복 복호기, 반복 복호 방법 및 반도체 메모리 시스템 - Google Patents

반복 복호기, 반복 복호 방법 및 반도체 메모리 시스템 Download PDF

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Abstract

구성 부호의 채널 출력에 대한 로그 우도비(Log Likelihood Ratio: LLR)를 산출하는 LLR 산출기; 상기 LLR에 대하여 ECC 복호를 수행하여 제1 ECC 복호 데이터를 출력하는 제1 구성 복호기; 상기 제1 ECC 복호 데이터에 대하여 ECC 복호를 수행하여 제2 ECC 복호 데이터를 출력하는 제2 구성 복호기; 및 소정의 반복 종료 조건을 만족할 때까지, 상기 제2 ECC 복호 데이터를 상기 제1 구성 복호기로 피드백시키고, 상기 반복 종료 조건을 만족하는 경우에는 상기 제2 ECC 복호 데이터를 최종 ECC 복호 데이터로서 출력하는 반복 제어기를 포함하고, 상기 제1 구성 복호기는 상기 피드백되는 상기 제2 ECC 복호 데이터에 대하여 ECC 복호를 수행하여 상기 제1 ECC 복호 데이터를 출력하고, 상기 제1 및 2 구성 복호기 각각은, 수신된 데이터에 기초하여, 에러 비트 정정을 통해 상기 수신된 데이터에 대응하는 후보 코드워드들을 생성하는 생성부; 상기 후보 코드워드들 중에서 상기 수신된 데이터와의 거리가 최소가 되는 최적 코드워드를 검출하는 검출부; 상기 최적 코드워드와 상기 수신된 데이터 간의 거리를 소정의 임계치(threshold value)와 비교하여, 상기 최적 코드워드 및 상기 수신된 데이터 중 어느 하나를 ECC 복호 데이터로서 출력하는 출력부를 포함하는 반복 복호기가 개시된다.

Description

반복 복호기, 반복 복호 방법 및 반도체 메모리 시스템{ITERATIVE DECODER, DECODING METHOD AND SEMICONDUCTOR MEMORY SYSTEM}
본 발명은 반도체 메모리 시스템에 관한 것으로서, 특히 신뢰성 판별기능을 갖는 반복 복호기, 반복 복호 방법 및 반도체 메모리 시스템에 관한 것이다.
반도체 메모리 시스템, 특히 낸드 플래시 메모리(NAND Flash Memory)의 경우, 시간 경과에 따라 플로팅 게이트에 트랩(trap)된 전자가 물리적으로 빠져나가는 보존(Retention) 오류, 쓰기/지우기 횟수(P/E Cycle)가 많아져서 이산화 규소 막의 긴장도가 증가하여 균열이 일어나 전자가 빠져나가는 SILC(Stress Induced Leakage Current) 오류, 셀간 간섭(Cell-to-Cell Interference)에 의한 오류, 읽기 간섭(Read-Disturbance) 오류 등이 발생할 수 있다.
따라서 이러한 오류를 검출/정정하여 데이터의 신뢰성을 확보하기 위한 방법으로 오류 정정 부호(error correction code)를 사용할 수 있다. 대표적인 오류 정정 부호로서 해밍 부호(Hamming code) 및 리드 솔로몬 부호(Reed-Solomon code)가 있다.
나아가 복호 성능을 높이기 위해 터보 곱 부호(turbo product code; TPC), LDPC 부호(low density parity check code), 연접 BCH 부호(concatenated Bose-Chaudhuri-Hocquenghem code) 등은 반복 복호(iterative decoding) 방식을 이용할 수 있다.
도 1은 일반적인 터보 곱 부호 복호기를 개략적으로 나타내는 블록도이다.
터보 곱 부호는 메시지 블록(message block)의 각 행과 열을 선형 블록 부호(linear block codes)를 이용하여 독립적으로 부호화 및 복호화하는 곱 부호(product codes)이다. 높은 부호율(code rate)과 낮은 BER(bit error rate)이 요구되는 애플리케이션에서 경쟁력 있는 채널 부호가 될 수 있다.
도 1에 도시된 바와 같이, 터보 곱 부호의 반복 복호기는 직렬적으로 상호 접속된 행 복호기(110)와 열 복호기(120)로 구성된다. 미리 정해진 최대 반복 횟수 이내에서, 상기 행/열 복호기(110, 120)가 외부 정보(extrinsic information)를 상호 교환하여 복호를 수행함으로써, 상기 반복 복호기의 에러 정정 효율이 향상된다.
이와 같은 반복 복호 방식은 일반적으로 반복 복호 횟수가 증가할수록 성능 척도인 BER(bit error rate)이 개선될 수 있다. 그러나 개별 구성 부호(constituent code)의 오류 정정 능력이 낮으므로 개별 복호 결과가 복호 오류(mis-decoding)일 확률이 높다.
복호 오류는 오류가 아닌 비트까지 오류로 인식하여 비트 플립 등의 오류 정정이 오히려 오류를 생성하는 현상으로서, 다음 구성 복호기에 입력될 데이터의 품질(quality) 저하, 전체적인 오류 정정 능력의 감소, 복호 지연 등의 문제들을 유발할 수 있다.
따라서 반복 복호 방식에 있어, 상기 복호 오류로부터 개별 복호 결과의 신뢰성(reliability)을 확보하기 위한 개선이 요구된다.
본 발명의 일실시예는 개별 복호 결과의 신뢰성을 확보하여 복호 오류를 방지하는 반복 복호기, 반복 복호 방법 및 반도체 메모리 시스템을 제공하는 것을 목적으로 한다.
본 발명의 일실시예에 따르면 구성 부호의 채널 출력에 대한 로그 우도비(Log Likelihood Ratio: LLR)를 산출하는 LLR 산출기; 상기 LLR에 대하여 ECC 복호를 수행하여 제1 ECC 복호 데이터를 출력하는 제1 구성 복호기; 상기 제1 ECC 복호 데이터에 대하여 ECC 복호를 수행하여 제2 ECC 복호 데이터를 출력하는 제2 구성 복호기; 및 소정의 반복 종료 조건을 만족할 때까지, 상기 제2 ECC 복호 데이터를 상기 제1 구성 복호기로 피드백시키고, 상기 반복 종료 조건을 만족하는 경우에는 상기 제2 ECC 복호 데이터를 최종 ECC 복호 데이터로서 출력하는 반복 제어기를 포함하고, 상기 제1 구성 복호기는 상기 피드백되는 상기 제2 ECC 복호 데이터에 대하여 ECC 복호를 수행하여 상기 제1 ECC 복호 데이터를 출력하고, 상기 제1 및 2 구성 복호기 각각은, 수신된 데이터에 기초하여, 에러 비트 정정을 통해 상기 수신된 데이터에 대응하는 후보 코드워드들을 생성하는 생성부; 상기 후보 코드워드들 중에서 상기 수신된 데이터와의 거리가 최소가 되는 최적 코드워드를 검출하는 검출부; 상기 최적 코드워드와 상기 수신된 데이터 간의 거리를 소정의 임계치(threshold value)와 비교하여, 상기 최적 코드워드 및 상기 수신된 데이터 중 어느 하나를 ECC 복호 데이터로서 출력하는 출력부를 포함하는 반복 복호기를 제공할 수 있다.
바람직하게는, 상기 후보 코드워드와 상기 수신된 데이터 간의 거리는 하기 수학식으로 표현될 수 있다.
[수학식]
Figure 112017045957170-pat00001
바람직하게는, 상기 출력부는 상기 최적 코드워드와 상기 수신된 데이터 간의 거리가 상기 임계치 이하인 경우 상기 최적 코드워드를 ECC 복호 데이터로서 출력하고, 상기 최적 코드워드와 상기 수신된 데이터 간의 거리가 상기 임계치를 초과하는 경우 상기 수신된 데이터를 ECC 복호 데이터로서 출력할 수 있다.
바람직하게는, 상기 소정의 임계치는 하기 수학식으로 표현될 수 있다.
[수학식]
Figure 112017045957170-pat00002
바람직하게는, 상기 반복 종료 조건은 현재 반복 복호 횟수가 소정의 최대 반복 복호 횟수와 동일하거나 또는 상기 구성 부호 전부에 대응하는 상기 최적 코드워드들 각각과 상기 수신된 데이터 간의 거리가 상기 소정의 임계치 이하일 것일 수 있다.
본 발명의 일실시예에 따르면, 구성 부호의 채널 출력에 대한 로그 우도비(Log Likelihood Ratio: LLR)를 산출하는 LLR 산출기; 상기 LLR에 대하여 ECC 복호를 수행하여 제1 ECC 복호 데이터를 출력하는 제1 구성 복호기; 상기 제1 ECC 복호 데이터에 대하여 ECC 복호를 수행하여 제2 ECC 복호 데이터를 출력하는 제2 구성 복호기; 및 소정의 반복 종료 조건을 만족할 때까지, 상기 제2 ECC 복호 데이터를 상기 제1 구성 복호기로 피드백시키고, 상기 반복 종료 조건을 만족하는 경우에는 상기 제2 ECC 복호 데이터를 최종 ECC 복호 데이터로서 출력하는 반복 제어기를 포함하고, 상기 제1 구성 복호기는 상기 피드백되는 상기 제2 ECC 복호 데이터에 대하여 ECC 복호를 수행하여 상기 제1 ECC 복호 데이터를 출력하고, 상기 제1 및 2 구성 복호기 각각은, 수신된 데이터에 기초하여, 에러 비트 정정을 통해 상기 수신된 데이터에 대응하는 후보 코드워드들을 순차적으로 생성하는 생성부; 상기 순차적으로 생성되는 후보 코드워드들 중 제1 후보 코드워드와 상기 수신된 데이터 간의 거리가 소정의 임계치 이하인 경우에 상기 제1 후보 코드워드를 ECC 복호 데이터로서 출력하는 출력부를 포함할 수 있다.
바람직하게는, 상기 생성부는 상기 제1 후보 코드워드와 상기 수신된 데이터 간의 거리가 소정의 임계치 이하인 경우에 상기 순차적으로 생성되는 후보 코드워드들 중 상기 제1 후보 코드워드에 후속하는 후보 코드워드들의 생성을 중단할 수 있다.
바람직하게는, 상기 생성부는 상기 제1 후보 코드워드와 상기 수신된 데이터 간의 거리가 상기 임계치를 초과하는 경우에 상기 순차적으로 생성되는 후보 코드워드들 중 상기 제1 후보 코드워드에 후속하는 제2 후보 코드워드를 생성하고, 상기 출력부는 상기 제2 후보 코드워드와 상기 수신된 데이터 간의 거리가 소정의 임계치 이하인 경우에 상기 제2 후보 코드워드를 ECC 복호 데이터로서 출력할 수 있다.
바람직하게는, 상기 출력부는 상기 순차적으로 생성되는 후보 코드워드와 상기 수신된 데이터 간의 거리 전부가 상기 임계치를 초과하는 경우에 상기 수신된 데이터를 상기 ECC 복호 데이터로서 출력할 수 있다.
바람직하게는, 상기 소정의 임계치는 하기 수학식의 계산에 의해 구해질 수 있다.
[수학식]
Figure 112017045957170-pat00003
본 발명의 일실시예에 따르면, LLR 산출기, 제1 구성 복호기, 제2 구성 복호기 및 반복제어기를 포함하는 반복 복호기의 반복 복호 방법에 있어서, 구성 부호의 채널 출력에 대한 로그 우도비(Log Likelihood Ratio: LLR)를 산출하는 단계; 상기 LLR에 대하여 ECC 복호를 수행하여 제1 ECC 복호 데이터를 출력하는 단계; 상기 제1 ECC 복호 데이터에 대하여 ECC 복호를 수행하여 제2 ECC 복호 데이터를 출력하는 단계; 및 소정의 반복 종료 조건을 만족할 때까지, 상기 제2 ECC 복호 데이터를 상기 제1 구성 복호기로 피드백시키고, 상기 반복 종료 조건을 만족하는 경우에는 상기 제2 ECC 복호 데이터를 최종 ECC 복호 데이터로서 출력하는 단계를 포함하고, 상기 제1 ECC 복호 데이터를 출력하는 단계는 상기 제1 구성 복호기가 상기 피드백되는 상기 제2 ECC 복호 데이터에 대하여 ECC 복호를 수행하여 상기 제1 ECC 복호 데이터를 출력하고, 상기 제1 및 2 ECC 복호 데이터를 출력하는 단계 각각은, 수신된 데이터에 기초하여, 에러 비트 정정을 통해 상기 수신된 데이터에 대응하는 후보 코드워드들을 생성하는 단계; 상기 후보 코드워드들 중에서 상기 수신된 데이터와의 거리가 최소가 되는 최적 코드워드를 검출하는 단계; 상기 최적 코드워드와 상기 수신된 데이터 간의 거리를 소정의 임계치(threshold value)와 비교하여, 상기 최적 코드워드 및 상기 수신된 데이터 중 어느 하나를 ECC 복호 데이터로서 출력하는 단계를 포함하는 반복 복호 방법을 제공할 수 있다.
바람직하게는, 상기 후보 코드워드와 상기 수신된 데이터 간의 거리는 하기 수학식으로 표현될 수 있다.
[수학식]
Figure 112017045957170-pat00004
바람직하게는, 상기 ECC 복호 데이터로서 출력하는 단계는 상기 최적 코드워드와 상기 수신된 데이터 간의 거리가 상기 임계치 이하인 경우 상기 최적 코드워드를 ECC 복호 데이터로서 출력하고, 상기 최적 코드워드와 상기 수신된 데이터 간의 거리가 상기 임계치를 초과하는 경우 상기 수신된 데이터를 ECC 복호 데이터로서 출력할 수 있다.
바람직하게는, 상기 소정의 임계치는 하기 수학식으로 표현될 수 있다.
[수학식]
Figure 112017045957170-pat00005
바람직하게는, 상기 반복 종료 조건은 현재 반복 복호 횟수가 소정의 최대 반복 복호 횟수와 동일하거나 또는 상기 구성 부호 전부에 대응하는 상기 최적 코드워드들 각각과 상기 수신된 데이터 간의 거리가 상기 소정의 임계치 이하일 수 있다.
본 발명의 일실시예에 따르면, LLR 산출기, 제1 구성 복호기, 제2 구성 복호기 및 반복제어기를 포함하는 반복 복호기에 있어서, 구성 부호의 채널 출력에 대한 로그 우도비(Log Likelihood Ratio: LLR)를 산출하는 단계; 상기 LLR에 대하여 ECC 복호를 수행하여 제1 ECC 복호 데이터를 출력하는 단계; 상기 제1 ECC 복호 데이터에 대하여 ECC 복호를 수행하여 제2 ECC 복호 데이터를 출력하는 단계; 및 소정의 반복 종료 조건을 만족할 때까지, 상기 제2 ECC 복호 데이터를 상기 제1 구성 복호기로 피드백시키고, 상기 반복 종료 조건을 만족하는 경우에는 상기 제2 ECC 복호 데이터를 최종 ECC 복호 데이터로서 출력하는 단계를 포함하고, 상기 제1 ECC 복호 데이터를 출력하는 단계는 상기 제1 구성 복호기가 상기 피드백되는 상기 제2 ECC 복호 데이터에 대하여 ECC 복호를 수행하여 상기 제1 ECC 복호 데이터를 출력하고, 상기 제1 및 2 ECC 복호 데이터를 출력하는 단계 각각은, 수신된 데이터에 기초하여, 에러 비트 정정을 통해 상기 수신된 데이터에 대응하는 후보 코드워드들을 순차적으로 생성하는 생성부; 상기 순차적으로 생성되는 후보 코드워드들 중 제1 후보 코드워드와 상기 수신된 데이터 간의 거리가 소정의 임계치 이하인 경우에 상기 제1 후보 코드워드를 ECC 복호 데이터로서 출력하는 단계를 포함하는 반복 복호 방법을 제공할 수 있다.
바람직하게는, 상기 생성하는 단계는 상기 제1 후보 코드워드와 상기 수신된 데이터 간의 거리가 소정의 임계치 이하인 경우에 상기 순차적으로 생성되는 후보 코드워드들 중 상기 제1 후보 코드워드에 후속하는 후보 코드워드들의 생성을 중단할 수 있다.
바람직하게는, 상기 생성하는 단계는 상기 제1 후보 코드워드와 상기 수신된 데이터 간의 거리가 상기 임계치를 초과하는 경우에 상기 순차적으로 생성되는 후보 코드워드들 중 상기 제1 후보 코드워드에 후속하는 제2 후보 코드워드를 생성하고, 상기 ECC 복호 데이터로서 출력하는 단계는 상기 제2 후보 코드워드와 상기 수신된 데이터 간의 거리가 소정의 임계치 이하인 경우에 상기 제2 후보 코드워드를 ECC 복호 데이터로서 출력할 수 있다.
바람직하게는, 상기 ECC 복호 데이터로서 출력하는 단계는 상기 순차적으로 생성되는 후보 코드워드와 상기 수신된 데이터 간의 거리 전부가 상기 임계치를 초과하는 경우에 상기 수신된 데이터를 상기 ECC 복호 데이터로서 출력할 수 있다.
바람직하게는, 상기 소정의 임계치는 하기 수학식의 계산에 의해 구해질 수 있다.
[수학식]
Figure 112017045957170-pat00006
본 발명의 일실시예에 따르면, 선택적인 개별 복호 결과 출력을 통해 복호 오류를 방지함으로써, 반복 복호기의 전체적인 오류 정정 능력을 향상시킬 수 있다.
도 1은 일반적인 반복 복호기를 개략적으로 나타내는 블록도이다.
도 2은 본 발명의 일실시예에 따른 반도체 메모리 시스템을 나타내는 블록도이다.
도 3a는 도 2에 도시된 반도체 메모리 시스템을 나타내는 상세 블록도이다.
도 3b는 도 3a에 도시된 메모리 블록을 나타내는 블록도이다.
도 3c는 도 3a에 도시된 ECC부를 나타내는 블록도이다.
도 4는 도 2에 도시된 메모리 컨트롤러의 동작을 나타내는 흐름도이다.
도 5a는 도 4에 도시된 소프트 디시전 리드 동작으로서, 2비트 소프트 디시전 리드 동작을 나타내는 개념도이다.
도 5b는 도 4에 도시된 소프트 디시전 리드 동작으로서, 3비트 소프트 디시전 리드 동작을 나타내는 개념도이다.
도 6a는 본 발명의 일실시예에 따른 반복 복호기를 나타내는 블록도이다.
도 6b는 도 6a에 도시된 제1 및 2 구성 복호기를 나타내는 상세 블록도이다.
도 6c는 도 6b에 도시된 제1 및 2 구성 복호기의 복호 방법을 나타내는 흐름도이다.
도 7a는 본 발명의 일실시예에 따른 반복 복호기를 나타내는 블록도이다.
도 7b는 도 7a에 도시된 제1 및 2 구성 복호기의 복호 방법을 나타내는 흐름도이다.
도 8는 본 발명의 일실시예에 따른 반복 복호 방법과 종래 터보 곱 복호 방법의 복호 성능을 비교한 시뮬레이션 결과를 나타내는 그래프이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 14는 도 13에 도시된 전자 장치를 포함하는 데이터 처리 시스템을 나타내는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 할 수 있다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것으로, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 할 수 있다.
도 2은 본 발명의 일실시예에 따른 반도체 메모리 시스템(10)을 나타내는 블록도이다.
도 3a는 도 2에 도시된 반도체 메모리 시스템(10)을 나타내는 상세 블록도이다.
도 3b는 도 3a에 도시된 메모리 블록(211)을 나타내는 블록도이다.
도 3c는 도 3a에 도시된 ECC부(130)를 나타내는 블록도이다.
도 4는 도 3a에 도시된 메모리 컨트롤러의 동작을 나타내는 흐름도이다.
도 2 내지 도 4를 참조하면, 반도체 메모리 시스템(10)은 반도체 메모리 장치(200) 및 상기 메모리 컨트롤러(100)를 포함할 수 있다.
반도체 메모리 장치(200)는 메모리 컨트롤러(100)의 제어에 따라 소거, 쓰기 및 읽기 동작 등을 수행할 수 있다. 반도체 메모리 장치(200)는 입출력 라인을 통해 메모리 컨트롤러(100)로부터 커맨드(CMD), 어드레스(ADDR), 그리고 데이터(DATA)를 수신할 수 있다. 또한, 반도체 메모리 장치(200)는 전원 라인을 통해 메모리 컨트롤러(100)로부터 전원(PWR)을 수신하고, 제어 라인을 통해 메모리 컨트롤러(100)로부터 제어 신호(CTRL)를 수신할 수 있다. 제어 신호(CTRL)에는 커맨드 래치 인에이블(CLE), 어드레스 래치 인에이블(ALE), 칩 인에이블(nCE), 쓰기 인에이블(nWE), 읽기 인에이블(nRE) 등이 포함될 수 있다.
메모리 컨트롤러(100)는 전반적으로 반도체 메모리 장치(200) 동작을 제어할 수 있다. 메모리 컨트롤러(100)는 에러 비트를 정정하는 ECC부(130)를 포함할 수 있다. ECC부(130)는 ECC 인코더(131) 및 ECC 디코더(133)를 포함할 수 있다.
ECC 인코더(131)는 반도체 메모리 장치(200)에 프로그램될 데이터를 오류정정 인코딩을 하여, 패리티(parity) 비트가 부가된 데이터를 형성할 수 있다. 패리티 비트는 반도체 메모리 장치(200)에 저장될 수 있다.
ECC 디코더(133)는 반도체 메모리 장치(200)로부터 리드한 데이터에 대하여 에러 정정 복호를 수행할 수 있다. ECC 디코더(133)는 에러 정정 복호의 성공 여부를 판단하고 판단 결과에 따라 지시 신호를 출력할 수 있다. ECC 디코더(133)는 ECC 인코딩 과정에서 생성된 페리티(parity) 비트를 사용하여 데이터의 에러 비트를 정정할 수 있다.
한편, ECC부(130)는 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없다. 이 경우 에러 정정 페일(fail) 신호가 발생될 수 있다.
ECC부(130)는 LDPC(low density parity check) code, Bose-Chaudhuri-Hocquenghem (BCH) code, turbo product code (TPC), 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 할 수 있으며 이에 한정되는 것은 아니다. ECC부(130)는 에러정정을 위한 회로, 시스템 또는 장치를 모두 포함할 수 있다.
본 발명의 일실시예에 따르면, ECC부(130)는 경판정 데이터 및 연판정 데이터를 사용하여 에러 비트 정정을 수행할 수 있다.
메모리 컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 솔리드 스테이트 드라이브는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함할 수 있다. 반도체 메모리 시스템(10)이 솔리드 스테이트 드라이브(SSD)로 이용되는 경우, 반도체 메모리 시스템(10)에 연결되는 호스트(Host)의 동작 속도는 획기적으로 개선될 수 있다.
메모리 컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
다른 예로서, 반도체 장치(10)는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
도 3a를 참조하면, 메모리 컨트롤러(100)는 저장부(110), CPU(120), ECC부(130), 호스트 인터페이스(140), 메모리 인터페이스(150) 및 시스템 버스(160)를 포함할 수 있다. 저장부(110)는 CPU(120)의 동작 메모리로 이용될 수 있다.
호스트 인터페이스(140)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성될 수 있다.
ECC부(130)는 앞서 설명한 바와 같이 반도체 메모리 장치(200)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(150)는 반도체 메모리 장치(200)와 인터페이싱 할 수 있다. 도 3a는 상기 ECC부(130)가 상기 ECC 인코더(131)와 상기 ECC 디코더(133)를 모두 포함하는 일실시예를 도시하고 있으나, 실질적으로 상기 ECC 인코더(131)와 상기 ECC 디코더(133)는 실질적으로 상호 별개의 구성으로 구현될 수도 있다. CPU(120)는 전반적인 제반 제어 동작을 수행할 수 있다.
본 발명의 일실시예에 따르면, 프로그램 동작에서, 상기 반도체 메모리 장치(200)로 프로그램될 데이터에 대하여 상기 ECC부(130)가 오리지널 데이터(original data)에 대하여 인코딩을 수행할 수 있다. 이 경우, 리드 동작에서, 상기 반도체 메모리 장치(200)에 프로그램된 인코디드 데이터(encoded data), 즉, 코드워드(codeword)에 대해서 상기 ECC부(130)가 ECC 복호를 수행하게 된다. 상기 ECC부(130)는 상기 반도체 메모리 장치(200)에 저장되어 있는 인코디드 데이터, 즉 코드워드를 ECC 복호함으로써 인코딩되기 이전의 오리지널 데이터(original data)로 복원할 수 있다.
도 4를 참조하여 후술되는 바와 같이, 상기 반도체 메모리 장치(200)에 저장되어 있는 데이터에 대한 리드 동작은 단계 S511의 경판정 리드 동작과 단계 S531의 연판정 리드 동작을 포함할 수 있다. 상기 경판정 리드 동작은 경판정 리드 전압(VHD)으로 상기 반도체 메모리 장치(200)로부터 데이터를 리드하는 동작이다. 상기 연판정 리드 동작은 상기 경판정 리드 전압(VHD)과 다른 레벨을 가지는 연판정 리드 전압들(VSD)로 상기 반도체 메모리 장치(200)로부터 데이터를 리드하는 동작이다. 예를 들어, 상기 경판정 리드 전압들(VHD)을 이용하여 읽어진 메모리 셀들에서, 상기 연판정 리드 전압들(VSD)을 이용하여 추가적으로 상기 연판정 리드 동작이 수행될 수 있다.
상기 하드 디시전 리드 동작에 의해 상기 반도체 메모리 장치(200)로부터 리드된 인코디드 데이터, 즉 코드워드는 상기 ECC부(130)에 의해 오리지널 데이터로 복호될 수 있다.
상기 연판정 리드 동작은 상기 반도체 메모리 장치(200)에 저장된 데이터를 단순히 리드하는 동작이라기 보다는, 상기 경판정 리드 동작에 의하여 리드된 데이터에 신뢰도를 부가할 수 있는 정보인 로그 우도비(log likelihood ratio; LLR)를 상기 연판정 리드 전압들(VSD)에 의해 생성하는 동작을 의미한다.
상기 LLR은 상기 ECC부(130)에 의해 복호될 수 있다. 상기 ECC부(130)는 상기 LLR을 이용하여 상기 반도체 메모리 장치(200)로부터 리드된 인코디드 데이터, 즉 코드워드의 에러를 검출하고 정정할 수 있다.
반도체 메모리 장치(200)는 셀 어레이(210), 제어 회로(220), 전압 공급부(230), 전압 전달부(240), 읽기/쓰기 회로(250) 및 컬럼 선택부(260)를 포함할 수 있다.
셀 어레이(210)는 다수의 메모리 블록들(211)을 포함할 수 있다. 메모리 블록(211)에는 사용자의 데이터가 저장될 수 있다.
도 3b를 참조하면, 메모리 블록(211)은 비트 라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(221)을 포함할 수 있다. 각 열의 셀 스트링(221)은 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는, 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은 셀 당 복수의 비트의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 스트링들(221)은 대응하는 비트 라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
도 3b는 낸드형 플래시 메모리 셀로 구성된 메모리 블록(211)을 예시적으로 도시하고 있다. 그러나 본 발명의 메모리 장치의 메모리 블록(211)은 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구성될 수 있다. 반도체 장치의 동작 특성은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF)에도 적용될 수 있다.
도 3c를 참조하면, 상기 ECC부(130)의 ECC 인코더(131)는 기입 데이터(DATAIN)를 메모리 셀 어레이(210)에 저장될 기입 코드워드(CWIN)로 변환할 수 있다. 예를 들어, 상기 기입 코드워드(CWIN)는 상기 입력 데이터(DATAIN) 및 에러 정정 코드(예를 들어, 패리티 비트)를 포함할 수 있다. 예를 들어, 상기 ECC 인코더(131)는 TPC를 구성하는 BCH 코드를 사용하여 상기 기입 코드워드(CWIN)를 생성할 수 있다.
상기 ECC부(130)의 ECC 디코더(133)는 셀 어레이(210)로부터 독출되는 판독 코드워드(CWOUT)를 상기 판독 데이터(DATAOUT)로 변환할 수 있다. 상기 판독 코드워드(CWOUT)는 상기 셀 어레이(210)로부터 판독된 판독 데이터(DATAOUT) 및 에러 정정 코드를 포함할 수 있다. 상기 ECC 디코더(133)는 상기 판독 코드워드(CWOUT)에 포함된 에러 정정 코드에 기초하여 상기 판독 데이터(DATAOUT)의 에러를 정정하여 상기 메모리 컨트롤러(100)로 제공할 수 있다.
상기 ECC 디코더(133)는 경판정부(401) 및 연판정부(403)를 포함할 수 있다. 경판정부(401)는 아래 설명될 도 5의 단계 S510의 동작을 수행하고, 연판정부(403)는 아래 설명될 도 5의 단계 S530의 동작을 수행할 수 있다.
예를 들어, 상기 경판정부(401)는 상기 TPC 코드 메시지에 대한 경판정 ECC 디코딩을 수행할 수 있다. 즉 상기 경판정부(401)는 상기 셀 어레이(210)로부터 경판정 리드 전압(VHD)에 따라 판독된 판독 코드워드(CWOUT)의 디코딩을 할 수 있다. 예를 들어, TPC 코드 메시지 또는 BCH 코드 메시지로서 에러 정정을 수행하고 에러 위치 정보(LOCER)를 출력한다.
상기 경판정부(401)는 복수의 BCH 코드 메시지로 구성된 상기 TPC 코드 메시지에 대하여 상기 BCH 코드 메시지 단위로 ECC 디코딩을 수행하여 에러 정정을 수행하며, 블록 단위로 에러 존재 여부를 판단할 수 있다. 상기 TPC 코드는 블록 단위로 에러 정정 가능한 코드이다. 상기 TPC 코드의 블록은 메시지 블록(message block) 및 패리티 블록(parity block)을 포함할 수 있다. 상기 TPC 코드는 행 및 열 방향의 BCH 코드로 구성될 수 있다. 하나의 행 BCH 코드와 하나의 열 BCH 코드는 하나의 블록을 서로 공유한다. 예를 들어, BCH 코드는 총 "n" 비트, 보호하는 메시지 "k" 비트, 패리티 "m" 비트로써 부호 전체 내에서 "t"개의 비트 에러를 정정할 수 있다.
상기 경판정부(401)는 상기 TPC 코드 메시지로서 상기 셀 어레이(210)로부터 독출된 판독 코드워드(CWOUT)에 대하여 에러 존재를 판단하고, 에러가 발생된 행 부호와 열 부호를 식별한다. 식별된 에러 위치는 상기 에러 위치 정보(LOCER)로서 연판정부(403)로 제공된다.
상기 연판정부(403)는, 상기 경판정부(401)에 의한 상기 TPC 코드 메시지에 대한 경판정 ECC 디코딩이 실패한 경우에, 최종적으로 에러 정정되지 아니한 메시지 블록에 포함된 N개 에러 비트들에 대한 에러 신뢰도에 기초하여 연판정 리드 전압(VSD)으로 상기 연판정 ECC 디코딩을 수행한다.
도 3a로 돌아와, 제어 회로(220)는 반도체 메모리 장치(200)의 프로그램, 소거, 및 읽기 동작과 관련된 제반 동작을 제어할 수 있다.
전압 공급 회로(230)는 동작 모드에 따라서 각각의 워드 라인들로 공급될 워드 라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있다. 전압 공급 회로(230)의 전압 발생 동작은 제어 회로(220)의 제어에 의해 수행될 수 있다.
전압 공급 회로(230)는 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있다.
전압 전달부(240)는 제어 회로(220)의 제어에 응답해서 메모리 셀 어레이(210)의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드 라인들 중 하나를 선택할 수 있다. 전압 전달부(240)는 제어 회로(220)의 제어에 응답해서 전압 공급 회로(230)로부터 발생된 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
읽기/쓰기 회로(250)는 제어 회로(220)에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 기입 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 읽기 동작의 경우 읽기/쓰기 회로(250)는 메모리 셀 어레이(210)로부터 데이터를 읽기 위한 감지 증폭기로서 동작할 수 있다. 정상 읽기 동작 시 컬럼 선택부(260)는 열 어드레스 정보에 응답하여 읽기/쓰기 회로(250)로부터 읽혀진 데이터를 외부(예를 들면, 컨트롤러)로 출력할 수 있다. 이와 달리, 검증 읽기 동작시 읽혀진 데이터는 반도체 메모리 장치(200) 내부의 패스/페일 검증 회로(미도시)로 제공되어, 메모리 셀들의 프로그램 성공 여부를 판단하는데 이용될 수 있다.
프로그램 동작의 경우 읽기/쓰기 회로(250)는 셀 어레이(210)에 저장될 데이터에 따라 비트 라인들을 구동하는 기입 드라이버로서 동작할 수 있다. 읽기/쓰기 회로(250)는 프로그램 동작 시 셀 어레이(210)에 쓰일 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해 읽기/쓰기 회로(250)는 열들(또는 비트 라인들) 또는 열쌍(또는 비트 라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(251)로 구성될 수 있다. 각각의 페이지 버퍼(251) 내부에는 복수의 래치들이 구비될 수 있다.
도 3a 및 도 4를 참조하면, 상기 메모리 컨트롤러(100)의 동작 방법은 경판정 복호 단계(S510)로 구성되며, 연판정 복호 단계(S530)가 추가적으로 구성될 수 있다. 상기 하드 및 연판정 복호 단계(S510 및 S530)의 대상 데이터, 즉 상기 반도체 메모리 장치(200)에 저장되어 있는 데이터는 상기 ECC부(130)에 의해 인코딩된 데이터(encoded data), 즉 코드워드(codeword)이다.
예를 들어, 상기 경판정 복호 단계(S510)는 경판정 리드 전압(VHD)으로 상기 메모리 블록(211)의 메모리 셀로부터 리드된 소정 길이의 경판정 리드 데이터에 대한 경판정 복호 단계일 수 있다. 상기 경판정 복호 단계(S510)는 단계 S511 내지 단계 S515로 구성될 수 있다.
예를 들어, 상기 연판정 복호 단계(S530)는, 상기 경판정 복호 단계(S510)에서 상기 경판정 복호가 최종적으로 실패한 경우에, 특정 경판정 리드 전압(VHD)에 대하여 연판정 리드 데이터를 형성하여 ECC 복호를 수행하는 연판정 복호 단계일 수 있다. 상기 연판정 복호 단계(S530)는 단계 S531 내지 단계 S535로 구성될 수 있다.
앞서 설명된 바와 같이, 경판정 리드 단계인 상기 단계 S511에서, 경판정 리드 전압들(VHD)로 상기 반도체 메모리 장치(200)로부터 경판정 리드 데이터가 리드될 수 있다. 상기 메모리 컨트롤러(100)는 읽기 커맨드 및 주소를 상기 반도체 메모리 장치(200)로 전송할 수 있다. 상기 반도체 메모리 장치(200)는 상기 읽기 커맨드 및 주소에 응답하여, 상기 경판정 리드 전압들(VHD)로 상기 반도체 메모리 장치(200)로부터 경판정 리드 데이터를 리드할 수 있다. 상기 리드된 경판정 리드 데이터는 상기 메모리 컨트롤러(100)로 전송될 수 있다.
단계 S513에서, 상기 제1 복호로서 상기 경판정 복호가 수행될 수 있다. 상기 ECC부(130)는 상기 반도체 메모리 장치(200)로부터 상기 경판정 리드 전압들(VHD)을 이용하여 리드된 경판정 리드 데이터를 에러 정정 코드를 이용하여 경판정 복호를 수행할 수 있다.
단계 S515에서, 상기 경판정 복호가 성공되었는지 판별된다. 즉, 상기 단계 S515에서는 상기 단계 S513에서 경판정 복호된 경판정 데이터의 에러가 정정됐는지 판별된다. 예를 들어, 상기 메모리 컨트롤러(100)는 상기 경판정 복호된 경판정 데이터 및 패리티 체크 행렬(Parity Check Matrix)을 이용하여, 상기 경판정 복호된 경판정 데이터의 에러가 정정되었는지 판별한다. 예를 들어, 상기 경판정 복호된 경판정 데이터와 패리티 체크 행렬의 연산 결과가 영행렬('0')일 때, 상기 경판정 복호된 경판정 데이터는 올바른 데이터인 것으로 판별될 수 있다. 반면, 상기 경판정 복호된 경판정 데이터와 상기 패리티 체크 행렬의 연산 결과가 영행렬('0')이 아닐 때, 상기 경판정 복호된 경판정 데이터는 올바른 데이터가 아닌 것으로 판별될 수 있다.
상기 단계 S515의 판단 결과, 상기 단계 S513의 경판정 복호가 성공적인 것으로 판별된 경우, 단계 S520에서는 상기 단계 S511의 경판정 리드 전압(VHD)에 의한 리드 동작이 성공적인 것으로 평가되며 에러 정정 복호는 종료될 수 있다. 상기 단계 S513의 경판정 SISO 복호된 경판정 데이터는 에러 정정된 데이터로서 상기 메모리 컨트롤러(100) 외부로 출력되거나 상기 메모리 컨트롤러(100)의 내부에서 사용될 수 있다.
상기 단계 S515의 판단 결과, 상기 단계 S513의 경판정 복호가 실패인 것으로 판별된 경우, 상기 연판정 복호 단계(S530)가 수행될 수 있다.
앞서 설명된 바와 같이 상기 연판정 리드 단계인 상기 단계 S531에서, 연판정 리드 전압들(VSD)로 상기 반도체 메모리 장치(200)로부터 연판정 리드 데이터가 리드될 수 있다. 예를 들어, 상기 경판정 리드 전압들(VHD)을 이용하여 읽어진 메모리 셀들에서, 상기 연판정 리드 전압들(VSD)을 이용하여 추가적인 리드가 수행될 수 있다. 상기 연판정 리드 전압들(VSD)은 상기 경판정 리드 전압들(VHD)과 다른 레벨들을 가질 수 있다.
단계 S533에서, 상기 제2 복호로서 상기 연판정 복호가 수행될 수 있다. 상기 연판정 복호는 상기 경판정 리드 데이터와 상기 연판정 리드 전압들(VSD)을 이용하여 리드된 데이터를 포함하는 연판정 리드 데이터에 기초하여 수행될 수 있다. 상기 경판정 리드 전압들(VHD)과 연판정 리드 전압들(VSD)은 서로 다른 레벨들을 가질 수 있다.
예를 들어, 상기 반도체 메모리 장치(200)의 메모리 셀들(MC0 to MCn-1) 각각은 도 2에서 예시된 7개의 프로그램 상태(state)의 문턱 전압 산포(P1 to P7)와 하나의 소거 상태(state) 문턱 전압 산포(E) 중 어느 하나의 상태에 속할 수 있다.
상기 경판정 리드 전압들(VHD)들 각각은 상기 복수의 상태들 중에서 인접한 두 개의 논리 상태들간의 전압 레벨을 가질 수 있다. 상기 연판정 리드 전압들(VSD) 각각은 상기 복수의 상태들 중에서 인접한 두 개의 논리 상태들간 레벨을 갖되, 상기 경판정 리드 전압들(VHD)과 다른 레벨을 가질 수 있다.
상기 메모리 셀들(MC0 to MCn-1)에서 경판정 리드 전압(VHD)으로 리드된 경판정 리드 데이터 값과 연판정 리드 전압(VSD)으로 리드된 연판정 리드 데이터 값은 서로 다를 수 있다. 예를 들어, 메모리 셀들 중 정상적인 논리 상태의 전압 분포보다 낮거나 높은 문턱 전압을 갖는 테일(tail) 셀들이 존재할 수 있다. 테일 셀들에서 경판정 리드 전압(VHD)으로 리드된 데이터 값과 연판정 리드 전압(VSD)으로 리드된 데이터 값은 서로 다를 수 있다. 상기 경판정 리드 전압(VHD)에 따른 리드에 더하여, 상기 연판정 리드 전압들(VSD)에 따른 추가적인 리드가 수행되면, 상기 메모리 셀들(MC0 to MCn-1)의 문턱 전압들에 대한 추가적인 정보, 즉 상기 경판정 리드 동작에 의하여 리드된 데이터에 신뢰도를 부가할 수 있는 정보인 LLR(예를 들어, 테일 셀들에 대한 정보)이 획득될 수 있다.
상기 추가적인 정보가 획득되면, 상기 메모리 셀들(MC0 to MCn-1)이 저장하는 데이터가 제1 상태(예를 들어, '1') 또는 제2 상태(예를 들어, '0')일 확률 또는 우도(likelihood ratio)의 정확성이 증가할 수 있다. 즉, 복호의 신뢰성이 증가할 수 있다. 상기 메모리 컨트롤러(100)는 상기 경판정 리드 전압(VHD) 및 상기 연판정 리드 전압(VSD)으로 리드된 연판정 리드 데이터를 이용하여 상기 연판정 복호를 수행할 수 있다. 상기 경판정 리드 전압(VHD)과 연판정 리드 전압(VSD)간 관계는 도 6a 및 도 6b를 참조하여 후술된다.
단계 S535에서, 상기 연판정 복호가 성공되었는지 판별된다. 즉, 상기 단계 S535에서는 상기 단계 S533에서 연판정 복호된 연판정 데이터의 에러가 정정됐는지 판별된다. 예를 들어, 상기 메모리 컨트롤러(100)는 상기 연판정 복호된 연판정 데이터 및 패리티 체크 행렬(Parity Check Matrix)을 이용하여, 상기 연판정 복호된 연판정 데이터의 에러가 정정되었는지 판별한다. 예를 들어, 상기 연판정 SISO 복호된 연판정 데이터와 패리티 체크 행렬의 연산 결과가 영행렬('0')일 때, 상기 연판정 복호된 연판정 데이터는 올바른 데이터인 것으로 판별될 수 있다. 반면, 상기 연판정 복호된 연판정 데이터와 상기 패리티 체크 행렬의 연산 결과가 영행렬('0')이 아닐 때, 상기 연판정 복호된 연판정 데이터는 올바른 데이터가 아닌 것으로 판별될 수 있다.
상기 연판정 복호된 연판정 데이터와 패리티 체크 행렬의 연산, 그리고 상기 경판정 복호된 경판정 데이터와 패리티 체크 행렬의 연산은 동일하게 수행될 수 있다.
상기 단계 S535의 판단 결과, 상기 단계 S533의 연판정 복호가 성공적인 것으로 판별된 경우, 상기 단계 S520에서는 상기 단계 S531의 연판정 리드 전압(VSD)에 의한 리드 동작이 성공적인 것으로 평가되며 에러 정정 복호는 종료될 수 있다. 상기 단계 S533의 연판정 복호된 연판정 데이터는 에러 정정된 데이터로서 상기 메모리 컨트롤러(100) 외부로 출력되거나 상기 메모리 컨트롤러(100)의 내부에서 사용될 수 있다.
상기 단계 S535의 판단 결과, 상기 단계 S533의 연판정 복호가 실패인 것으로 판별된 경우, 단계 S540에서는 상기 단계 S531의 연판정 리드 전압(VSD)에 의한 리드 동작이 실패인 것으로 평가되며 에러 정정 복호는 종료될 수 있다.
도 5a는 도 4에 도시된 연판정 리드 동작으로서, 2비트 연판정 리드 동작을 나타내는 개념도이고, 도 5b는 도 4에 도시된 연판정 리드 동작으로서, 3비트 연판정 리드 동작을 나타내는 개념도이다.
도 5a를 참조하면, 도 4를 참조하여 설명된 상기 경판정 복호 단계(S510)에서, 상기 경판정 리드 전압(VHD)이 반도체 메모리 장치(200)의 메모리 셀로 인가될 때, 상기 메모리 셀의 온-오프 상태에 따라 상기 경판정 데이터(2-1)는 1 및 0 중 어느 하나의 값을 가질 수 있다.
상기 연판정 복호 단계(S530)에서, 연판정 리드 동작은 상기 경판정 리드 전압(VHD)을 기준으로 일정한 전압 차를 갖는 복수의 연판정 리드 전압들(VSD1, VSD2)을 메모리 셀에 인가하여 경판정 리드 데이터에 신뢰도를 부가하는 정보, 즉 LLR을 형성할 수 있다.
도 5a에 도시된 바와 같이, 2-비트 연판정 리드 동작의 경우, 상기 복수의 연판정 리드 전압들(VSD1, VSD2) 중 제1 연판정 리드 전압(VSD1)이 메모리 셀에 인가되면, 상기 메모리 셀의 온 또는 오프에 따라 제1 연판정 리드 데이터 값 (2-2)은 "1000"이 될 수 있다. 유사하게, 상기 복수의 연판정 리드 전압들(VSD1, VSD2) 중 제2 연판정 리드 전압(VSD2)에 따라 제2 연판정 리드 데이터 값(2-3)은 "1110"이 될 수 있다.
예를 들어, 상기 ECC부(130)는 상기 제1, 2 연판정 리드 데이터 값(2-2, 2-3)에 대하여 XNOR(exclusive NOR) 연산을 수행하여, 연판정 데이터(2-4), 즉 LLR을 생성할 수 있다. 상기 LLR(2-4)은 상기 경판정 데이터(2-1)에 신뢰도를 부가할 수 있다.
예를 들어, 연판정 데이터(2-4) "1"은 상기 경판정 데이터(2-1)의 제1 상태(예를 들어, '1') 또는 제2 상태(예를 들어, '0')일 확률이 강하다(strong)는 것을 나타내며, "0"은 상기 경판정 데이터(2-1)의 제1 상태(예를 들어, '1') 또는 제2 상태(예를 들어, '0')일 확률이 약하다(weak)는 것을 나타낼 수 있다.
도 5b를 참조하면, 도 4를 참조하여 설명된 상기 경판정 복호 단계(S510)에서, 상기 경판정 리드 전압(VHD)이 반도체 메모리 장치(200)의 메모리 셀로 인가될 때, 상기 메모리 셀의 온-오프 상태에 따라 상기 경판정 데이터(3-1)는 1 및 0 중 어느 하나의 값을 가질 수 있다.
상기 연판정 복호 단계(S530)에서, 연판정 리드 동작은 상기 경판정 리드 전압(VHD)을 기준으로 일정한 전압 차를 갖는 복수의 연판정 리드 전압들(VSD1 to VSD6)을 메모리 셀에 인가하여 경판정 리드 데이터에 신뢰도를 부가하는 정보, 즉 LLR을 형성할 수 있다.
도 5b에 도시된 바와 같이, 3-비트 연판정 리드 동작의 경우, 상기 복수의 연판정 리드 전압들(VSD1 to VSD6) 중 제1, 2 연판정 리드 전압(VSD1, VSD2)이 메모리 셀에 인가되면, 상기 도 5a를 참조하여 설명된 바와 같이 제1, 2 연판정 리드 데이터 값이 생성되며, 이러한 제1, 2 연판정 리드 데이터 값에 대하여 XNOR(exclusive NOR) 연산이 수행됨으로써 제1 연판정 데이터(3-2) "1001"이 생성될 수 있다.
또한, 상기 제1, 2 연판정 리드 전압(VSD1, VSD2)를 중심으로 일정한 전압 차를 가지는 제3 내지 6 연판정 리드 전압(VSD3 to VSD6)이 메모리 셀에 인가되면, 상기 도 5a를 참조하여 설명된 바와 유사하게 제3 내지 6 연판정 리드 데이터 값이 생성되며, 이러한 제3 내지 6 연판정 리드 데이터 값에 대하여 XNOR(exclusive NOR) 연산이 수행됨으로써 제2 연판정 데이터(3-3), 즉 LLR "10101"이 생성될 수 있다. 상기 LLR(3-3)은 상기 제1 연판정 데이터(3-2)에 가중치를 부여할 수 있다.
예를 들어, 제2 연판정 데이터(3-3) "1"은 상기 제1 연판정 데이터(3-2)의 제1 상태(예를 들어, '1')일 확률이 매우 강하다(very strong)는 것을 나타내며, "0"은 상기 제1 연판정 데이터(3-2)의 제1 상태(예를 들어, '1')일 확률이 강하다(strong)는 것을 나타낼 수 있다.
유사하게, 제 2 연판정 데이터(3-3) "1"은 상기 제1 연판정 데이터(3-2)의 제2 상태(예를 들어, '0')일 확률이 매우 약하다(very weak)는 것을 나타내며, "0"은 상기 제1 연판정 데이터(3-2)의 제2 상태(예를 들어, '0')일 확률이 약하다(weak)는 것을 나타낼 수 있다. 즉, 도 5a에서 설명된 바와 유사하게, 상기 LLR(3-3)은 상기 경판정 데이터(3-1)에 보다 많은 신뢰도를 부가할 수 있다.
도 6a 내지 도 7b는 본 발명의 일실시예에 따른 ECC 디코더(133)의 구조 및 ECC 디코더(133)의 ECC 복호 방법을 나타내는 도면이다. 이하에서, 구성 부호는 도 3c에서 설명된 기입 코드워드(CWIN)를 의미할 수 있으며, BCH 부호를 예시한다. 다만, 이는 설명의 편의를 위한 가정일 뿐 이에 제한되지는 아니한다.
도 6a는 본 발명의 일실시예에 따른 ECC 디코더(133)인 반복 복호기를 나타내는 블록도이다. 본 발명에 따른 반복 복호기는 터보 곱 부호 복호기일 수 있다.
도 6b는 도 6a에 도시된 제1 및 2 구성 복호기(620, 630)를 나타내는 상세 블록도이며, 도 6c는 도 6b에 도시된 제1 및 2 구성 복호기(620, 630)의 복호 방법을 나타내는 흐름도이다.
도 6a에서 도시된 바와 같이, 반복 복호기(133)는 LLR 산출기(610), 제1 구성 복호기(620), 제2 구성 복호기(630) 및 반복 제어기(640)로 구성될 수 있다.
반복 복호기(133)는 채널을 통해 수신된 구성 부호의 채널 출력(r)에 대하여, 도 6c에 도시된 복호 방법에 따라 복호 동작을 수행한다. 상기 구성 부호의 채널 출력(r)은 도 3c를 참조하여 설명된, 상기 셀 어레이(210)로부터 경판정 리드 전압(VHD)에 따라 판독된 판독 코드워드(CWOUT)일 수 있다. 채널 출력(r)은 도 4를 참조하여 설명된 상기 반복 복호기(133)의 연판정 복호 단계(S530)에 의해 ECC 복호되어 최종 ECC 복호 데이터(Λ)로서 출력될 수 있다.
LLR 산출기(610)는 상기 반복 복호기(133)로 입력되는 채널 출력(r)에 대한 로그 우도비(Log Likelihood Ratio: LLR)를 산출하여 상기 제1 구성 복호기(620)로 출력할 수 있다. 본 발명에서 상기 채널 출력(r)과 상기 LLR은 벡터 형태이다.
이진입력(binary input) 및 비-양자화된 출력(non-quantized output)을 갖는 BI-AWGN(Binary Input Additive White Gaussian Noise) 채널 환경에서, 상기 LLR은 상기 채널 출력(r)으로부터 얻을 수 있다. 그러나 비-이진입력(non-binary input) 및 양자화된 출력(quantized output)을 갖는 상기 반도체 메모리 장치(200), 예를 들어 플래시 메모리 장치의 경우에, 상기 LLR은 상기 채널 출력(r)을 연판정(soft decision) 입력으로 변환하여 얻을 수 있다. 상기 변환은 상기 채널 출력(r)의 각 구성 비트값을 대응하는 LLR 값(
Figure 112017045957170-pat00007
) 혹은 LLR 값의 상수배(
Figure 112017045957170-pat00008
)에 해당하는 값(
Figure 112017045957170-pat00009
)으로 매핑(mapping)함으로써 수행될 수 있다. 이 때, 상기
Figure 112017045957170-pat00010
와
Figure 112017045957170-pat00011
는 사전 설정될 수 있다.
예를 들어, LLR 산출기(610)에 의해 산출되는 LLR은 하기 수학식 1로 표현될 수 있다.
Figure 112017045957170-pat00012
상기 수학식 1에서 n은 상기 채널 출력(r)의 구성 비트 개수를 나타낸다.
도 6b에 따르면, 상기 제1 및 2 구성 복호기(620, 630)는 각각 생성부(621), 검출부(623) 및 출력부(625)로 구성될 수 있다. 상기 제1 및 2 구성 복호기(620, 630)는 동일하게 구성될 수 있다.
예를 들어, 상기 제1 구성 복호기(620)는 터보 곱 부호의 행 부호(또는 열 부호)를 복호하며, 상기 제2 구성 복호기(630)는 상기 터보 곱 부호의 열 부호(또는 행 부호)를 복호할 수 있다. 이하에서는 도 6b와 도 6c를 참조하여 상기 제1 및 2 구성 복호기(620, 630)의 복호 방법에 대하여 자세히 설명하기로 한다.
단계 S610에서, 생성부(621)는 ECC 복호 데이터를 출력하기 위하여, 체이스 복호(Chase-decoding)등을 통하여, 상기 LLR 산출기(610)에 의해 산출되는 LLR(
Figure 112017045957170-pat00013
) 또는 상기 제1 및 2 구성 복호기(620, 630)의 출력 신호에 대응하는 후보 코드워드들(candidate codewords)을 생성할 수 있다.
예를 들어, 제1 구성 복호기(620)의 생성부(621)는 상기 LLR 산출기(610)에 의해 산출되는 LLR(
Figure 112017045957170-pat00014
) 또는 제2 구성 복호기(630)로부터 피드백되는 신호에 대응하는 후보 코드워드들(candidate codewords)을 생성할 수 있다. 제2 구성 복호기(630)의 생성부(621)는 제1 구성 복호기(620)로부터 출력되는 신호에 대응하는 후보 코드워드들(candidate codewords)을 생성할 수 있다.
생성부(621)는 LLR 산출기(610) 또는 제1 또는 2 구성 복호기(620, 630)로부터 수신된 데이터
Figure 112017045957170-pat00015
에 기초하여 상기 채널 출력(r)에 대한 신뢰도 배열
Figure 112017045957170-pat00016
과 부호배열
Figure 112017045957170-pat00017
을 생성할 수 있다. 상기 수신된 데이터
Figure 112017045957170-pat00018
는 LLR 또는 LLR의 상수배(이하, LLR로 통칭함) 일 수 있다. 상기 신뢰도 배열
Figure 112017045957170-pat00019
은 신뢰도 척도로 사용되는 상기 LLR(
Figure 112017045957170-pat00020
)의 각 구성요소들의 크기(
Figure 112017045957170-pat00021
)를 배열한 비트열이다. 상기 부호배열(
Figure 112017045957170-pat00022
)은 상기 LLR(
Figure 112017045957170-pat00023
)의 각 구성요소들의 부호를 배열한 비트열로서, 상기 신뢰도 배열
Figure 112017045957170-pat00024
의 각각의 비트값에 대응한다. 상기 신뢰도 배열
Figure 112017045957170-pat00025
의 비트값이 0보다 큰 경우 상기 부호배열(
Figure 112017045957170-pat00026
)의 대응하는 비트값은 1일 수 있고, 그렇지 않은 경우 상기 부호배열(Y)의 대응하는 비트값은 0일 수 있다.
생성부(621)는 상기 신뢰도 배열
Figure 112017045957170-pat00027
에서 가장 작은 비트값을 갖는
Figure 112017045957170-pat00028
개의 비트들의 위치, 즉 최소 신뢰도 비트 위치를 찾을 수 있다. 이 때,
Figure 112017045957170-pat00029
의 크기는 제한되지 아니한다.
생성부(621)는 상기 신뢰도 배열
Figure 112017045957170-pat00030
의 상기
Figure 112017045957170-pat00031
개의 최소 신뢰도 비트 위치에서 가능한 모든 이진 조합을 구성하여
Figure 112017045957170-pat00032
개의 검사 패턴을 갖는 검사 패턴 군
Figure 112017045957170-pat00033
을 생성할 수 있다. 상기 이진 조합 과정에서, 상기
Figure 112017045957170-pat00034
개의 최소 신뢰도 위치 이외의 나머지 위치에는 모두 0의 값이 할당될 수 있다. 그 결과,
Figure 112017045957170-pat00035
이다.
생성부(621)는 상기 부호 배열
Figure 112017045957170-pat00036
과 검사 패턴 군
Figure 112017045957170-pat00037
을 구성하는 검사 패턴 각각을 합한 값에 대한 모듈로 2(Modulo 2) 연산을 통하여
Figure 112017045957170-pat00038
개의 검사 배열로 구성되는 검사 배열 군
Figure 112017045957170-pat00039
을 생성할 수 있다. 도 6c는 상기 검사 배열 군
Figure 112017045957170-pat00040
을
Figure 112017045957170-pat00041
로 표시한다.
생성부(621)는 상기 검사 배열 군
Figure 112017045957170-pat00042
을 구성하는 검사 배열
Figure 112017045957170-pat00043
각각에 대해 구성 부호의 검사 행렬
Figure 112017045957170-pat00044
과 내적하여 신드롬 배열
Figure 112017045957170-pat00045
를 생성할 수 있다. 상기 신드롬 배열
Figure 112017045957170-pat00046
이 0 이 아니면 당해 검사 배열
Figure 112017045957170-pat00047
은 에러를 포함할 가능성이 있다. 이 경우, 당해 검사 배열
Figure 112017045957170-pat00048
은 비트 에러(bit-error)를 포함하는 것으로 간주될 수 있다. 상기 검사 배열 군
Figure 112017045957170-pat00049
을 구성하는 검사 배열
Figure 112017045957170-pat00050
중에서 상기 비트 에러를 포함하는 것으로 간주되고 당해 에러비트가 정정된 검사 배열
Figure 112017045957170-pat00051
들이 상기 후보 코드워드들(
Figure 112017045957170-pat00052
)일 수 있다.
단계 S620에서, 검출부(623)는 상기 단계 S610에서 생성부(621)에 의해 생성된 상기 후보 코드워드들(
Figure 112017045957170-pat00053
)로부터 최적 코드워드(
Figure 112017045957170-pat00054
)를 검출할 수 있다. 즉, 검출부(623)는 상기 후보 코드워드들 중에서 상기 LLR(
Figure 112017045957170-pat00055
)로부터 거리가 최소가 되는 후보 코드워드를 상기 최적 코드워드(
Figure 112017045957170-pat00056
)로 검출할 수 있다.
상기 LLR(
Figure 112017045957170-pat00057
)로부터 상기 후보 코드워드들 중 하나(
Figure 112017045957170-pat00058
)와의 거리(
Figure 112017045957170-pat00059
)는 상기 단계 S610에서 상기 후보 코드워드들(
Figure 112017045957170-pat00060
)의 에러 정정된 비트들 각각에 대응되는 상기 LLR(
Figure 112017045957170-pat00061
)의 각 구성요소들(
Figure 112017045957170-pat00062
)의 합으로 계산될 수 있다. 이 때, 상기 거리(
Figure 112017045957170-pat00063
)는 하기 수학식 2과 같이 나타낼 수 있다.
Figure 112017045957170-pat00064
여기서,
Figure 112017045957170-pat00065
는 상기 단계 S610에서 상기 후보 코드워드들(
Figure 112017045957170-pat00066
)의 에러 정정된 비트들의 인덱스 집합을 의미한다.
단계 S630에서, 출력부(625)는 상기 단계 S620에서 검출부(623)에 의해 검출된 상기 최적 코드워드(
Figure 112017045957170-pat00067
)의 신뢰성을 판단하여, 상기 최적 코드워드(
Figure 112017045957170-pat00068
) 및 상기 수신된 데이터
Figure 112017045957170-pat00069
중 어느 하나를 선택적으로 ECC 복호 데이터
Figure 112017045957170-pat00070
로서 출력할 수 있다. 상기 단계 S630는 단계 S631 내지 단계 S633으로 구성될 수 있다.
단계 S631에서, 출력부(625)는 상기 LLR(
Figure 112017045957170-pat00071
)로부터 상기 최적 코드워드(
Figure 112017045957170-pat00072
)의 거리(
Figure 112017045957170-pat00073
)를 소정의 임계치(
Figure 112017045957170-pat00074
)와 비교하여, 상기 최적 코드워드(
Figure 112017045957170-pat00075
)의 신뢰성을 판단할 수 있다. 즉, 상기 최적 코드워드(
Figure 112017045957170-pat00076
)의 거리(
Figure 112017045957170-pat00077
)가 상기 소정의 임계치(
Figure 112017045957170-pat00078
) 이하인 경우 상기 최적 코드워드(
Figure 112017045957170-pat00079
)는 신뢰성 있고, 상기 최적 코드워드(
Figure 112017045957170-pat00080
)의 거리(
Figure 112017045957170-pat00081
)가 상기 소정의 임계치(
Figure 112017045957170-pat00082
)를 초과하는 경우 상기 최적 코드워드(
Figure 112017045957170-pat00083
)는 신뢰성 없는 것으로 평가될 수 있다. 이 때, 상기 소정의 임계치(
Figure 112017045957170-pat00084
)는 하기 수학식 3과 같이 나타낼 수 있다.
Figure 112017045957170-pat00085
여기서,
Figure 112017045957170-pat00086
는 x의 하한값(lower bound),
Figure 112017045957170-pat00087
는 평균값(mean value),
Figure 112017045957170-pat00088
는 상기 후보 코드워드들(
Figure 112017045957170-pat00089
)의 집합,
Figure 112017045957170-pat00090
은 상기 최적 코드워드를 제외한 나머지 후보 코드워드들과 상기 LLR(
Figure 112017045957170-pat00091
) 간의 거리의 최소값을 의미한다.
상기 수학식 3에서의 평균값(
Figure 112017045957170-pat00092
)은 아래의 2개 가정하에 하기 수학식 4과 같이 나타낼 수 있다.
(1)
Figure 112017045957170-pat00093
의 비트 인덱스는 확률적으로 균일하게 분포한다.
(2) 랜덤 변수
Figure 112017045957170-pat00094
는
Figure 112017045957170-pat00095
의 원소 개수로서,
Figure 112017045957170-pat00096
의 확률 분포를 갖는다.
Figure 112017045957170-pat00097
Figure 112017045957170-pat00098
Figure 112017045957170-pat00099
상기 수학식 4에서,
Figure 112017045957170-pat00100
는 상기 신뢰도 배열
Figure 112017045957170-pat00101
에서 가장 작은 값을 갖는 p개의 비트들의 인덱스 집합,
Figure 112017045957170-pat00102
는
Figure 112017045957170-pat00103
의 여집합을 의미한다.
상기 수학식 4에서
Figure 112017045957170-pat00104
는 “
Figure 112017045957170-pat00105
”와 “
Figure 112017045957170-pat00106
”로 분할될 수 있고,
Figure 112017045957170-pat00107
는 인덱스
Figure 112017045957170-pat00108
와 각각의
Figure 112017045957170-pat00109
가 독립 항등 분포(independent and identically distributed: i.i.d) 관계에 있으므로
Figure 112017045957170-pat00110
과 같다.
상기 수학식 3에서의 평균값의 하한값은
Figure 112017045957170-pat00111
가 하기 수학식 5를 만족한다는 가정하에서 하기 수학식 6과 같이 나타낼수 있다.
Figure 112017045957170-pat00112
Figure 112017045957170-pat00113
여기서, 상기
Figure 112017045957170-pat00114
는 상기 구성 부호(예를 들어, BCH 코드)의 최소 거리인
Figure 112017045957170-pat00115
, t는 상기 구성부호의 에러정정능력,
Figure 112017045957170-pat00116
는
Figure 112017045957170-pat00117
의 원소 개수,
Figure 112017045957170-pat00118
는 상기 최적 코드워드(
Figure 112017045957170-pat00119
)의 에러 정정된 비트들의 인덱스 집합인
Figure 112017045957170-pat00120
의 원소 개수이고, 상기 수학식 6은 삼각 부등식
Figure 112017045957170-pat00121
으로부터 도출된다.
상기 단계 S631에서 판단 결과, 상기 최적 코드워드(
Figure 112017045957170-pat00122
)의 거리(
Figure 112017045957170-pat00123
)가 상기 소정의 임계치(
Figure 112017045957170-pat00124
) 이하인 경우(상기 단계 S631에서 “YES”), 단계 S632에서 출력부(625)는 외부정보가 되는 상기 최적 코드워드(
Figure 112017045957170-pat00125
)를 ECC 복호 데이터
Figure 112017045957170-pat00126
로서 출력한다.
상기 단계 S631에서 판단 결과, 상기 최적 코드워드(
Figure 112017045957170-pat00127
)의 거리(
Figure 112017045957170-pat00128
)가 상기 소정의 임계치(
Figure 112017045957170-pat00129
)를 초과하는 경우(상기 단계 S631에서 “NO”), 단계 S633에서 출력부(625)는 외부정보 없이 상기 수신된 데이터
Figure 112017045957170-pat00130
를 ECC 복호 데이터
Figure 112017045957170-pat00131
로서 출력할 수 있다.
도 6a로 돌아와, 반복 제어기(640)는 소정의 반복 종료 조건의 만족 여부에 따라 추가적인 반복 복호의 수행 여부를 판단할 수 있다. 여기서 반복 복호는 제1 및 2 구성 복호기(620, 630) 각각의 모든 복호 결과가 신뢰성 있는 조건을 만족할 때까지 생성부(621) 내지 출력부(625)의 동작들을 다시 수행하는 것을 의미한다.
반복 복호기(133)는 일반적으로 반복 복호 횟수가 커질수록 오류 정정률이 높아지게 된다. 그러나 상기 반복 복호 횟수가 지나치게 큰 경우에는 복호 지연시간과 전력 소모가 증가하게 된다. 따라서 상기 반복 복호기(133)는 상기 반복 종료 조건에 따라 반복 복호를 중단할 필요가 있다.
반복 제어기(640)는 상기 제2 구성 복호기(630)의 ECC 복호 데이터
Figure 112017045957170-pat00132
를 수신하면 반복 복호 횟수를 카운트 한 후, 상기 제2 구성 복호기(630)의 ECC 복호 데이터
Figure 112017045957170-pat00133
가 상기 반복 종료 조건을 만족하는지 여부를 판단한다.
상기 제2 구성 복호기(630)의 ECC 복호 데이터
Figure 112017045957170-pat00134
가 상기 반복 종료 조건을 만족하는 경우에는, 상기 제2 구성 복호기(630)의 ECC 복호 데이터
Figure 112017045957170-pat00135
를 상기 반복 복호기(133)의 최종 ECC 복호 데이터(Λ)로서 출력하고 상기 반복 복호기(133) 동작을 종료한다.
상기 제2 구성 복호기(630)의 ECC 복호 데이터
Figure 112017045957170-pat00136
가 상기 반복 종료 조건을 만족하지 않는 경우에는, 상기 제2 구성 복호기(630)의 ECC 복호 데이터
Figure 112017045957170-pat00137
를 상기 제1 구성 복호기(620)의 입력으로 피드백(feedback)하여 추가적인 반복 복호를 계속 수행할 수 있다.
상기 반복 종료 조건은 다음의 2개 중 어느 하나일 수 있다.
(1) 현재 반복 복호 횟수가 상기 최대 반복 복호 횟수일 것
(2) ECC 단위 메시지의 모든 구성 부호에 대한 상기 제1 및 2 구성 복호기 (620, 630) 각각의 모든 복호 결과가 상기 단계 S631의 조건을 만족할 것
상기 첫번째 반복 종료 조건과 관련하여, 반복 제어기(640)는 최초 “0”으로 설정된 현재 반복 복호 횟수(
Figure 112017045957170-pat00138
)를 상기 제2 구성 복호기(630)의 제2 ECC 복호 데이터
Figure 112017045957170-pat00139
를 수신할 때마다 “1”씩 증가시킬 수 있다. 상기 반복 복호기(133)의 최대 반복 복호 횟수(
Figure 112017045957170-pat00140
)는 상기 최초 반복 복호 이전에 미리 설정된 값으로 “1”이상의 자연수일 수 있다. 반복 제어기(640)는, 현재 반복 복호 횟수(
Figure 112017045957170-pat00141
)가 상기 최대 반복 복호 횟수(
Figure 112017045957170-pat00142
)와 같은 경우, 상기 제2 구성 복호기(630)의 제2 ECC 복호 데이터
Figure 112017045957170-pat00143
를 상기 반복 복호기(133)의 최종 ECC 복호 데이터(Λ)로서 출력하고 반복 복호를 종료할 수 있다.
상기 두번째 반복 종료 조건과 관련하여, 상기 제1 및 2 구성 복호기(620. 630) 각각이 ECC 단위 메시지(예를 들어, TPC 코드 메시지)의 모든 구성부호(예를 들어, TPC 코드 메시지를 구성하는 BCH 코드)에 대해 상기 단계 S631의 조건을 만족하는 것으로 판단한 경우에는 제1 값, 그 이외의 경우에는 제2 값을 갖는 신뢰성 정보(reliability information)를 상기 반복 제어기(640)로 각각 출력할 수 있다. 상기 반복 제어기(640)는, 제1 구성 복호기(620) 및 제2 구성 복호기(630) 각각으로부터 수신한 신뢰성 정보가 모두 제1 값을 나타내는 경우에, 상기 제2 구성 복호기(630)의 제2 ECC 복호 데이터
Figure 112017045957170-pat00144
를 상기 반복 복호기(133)의 최종 ECC 복호 데이터(Λ)로서 출력하고 반복 복호를 종료할 수 있다. 즉, 상기 두번째 반복 종료 조건은 상기 제1 및 2 구성 복호기(620, 630) 각각의 모든 복호 결과가 신뢰성 있는 조건을 의미한다.
도 7a는 도 6a에 도시된 제1 및 2 구성 복호기(620, 630)를 나타내는 상세 블록도이며, 도 7b는 도 7a에 도시된 제1 및 2 구성 복호기(620, 630)의 복호 방법을 나타내는 흐름도이다.
도 6a에서 도시된 바와 같이, 반복 복호기(133)는 LLR 산출기(610), 제1 구성 복호기(620), 제2 구성 복호기(630) 및 반복 제어기(640)로 구성될 수 있다.
반복 복호기(133)는 채널을 통해 수신된 구성 부호의 채널 출력(r)에 대하여, 도 7b에 도시된 복호 방법에 따라 복호 동작을 수행한다. 상기 구성 부호의 채널 출력(r)은 도 3c를 참조하여 설명된, 상기 셀 어레이(210)로부터 경판정 리드 전압(VHD)에 따라 판독된 판독 코드워드(CWOUT)일 수 있다. 채널 출력(r)은 도 5를 참조하여 설명된 상기 반복 복호기(133)의 연판정 복호 단계(S530)에 의해 ECC 복호되어 최종 ECC 복호 데이터(Λ)로서 출력될 수 있다.
상기 LLR 산출기(610) 및 반복 제어기(640)는 도 6a 내지 6c를 참조하여 전술한 바와 같다.
도 7a에 따르면, 상기 제1 및 2 구성 복호기(620, 630)는 각각 생성부(710) 및 출력부(720)로 구성될 수 있다. 상기 제1 및 2 구성 복호기(620, 630)는 동일하게 구성될 수 있다.
예를 들어, 상기 제1 구성 복호기(620)는 터보 곱 부호의 행 부호(또는 열 부호)를 복호하며, 상기 제2 구성 복호기(630)는 상기 터보 곱 부호의 열 부호(또는 행 부호)를 복호할 수 있다. 이하에서는 도 7a 및 도 7b를 참조하여 상기 제1 및 2 구성 복호기(620, 630)의 복호 방법에 대하여 자세히 설명하기로 한다.
단계 S710에서, 생성부(710)는 ECC 복호 데이터를 출력하기 위하여, 체이스 복호(Chase-decoding)등을 통하여, 상기 LLR 산출기(610)에 의해 산출되는 LLR(
Figure 112017045957170-pat00145
) 또는 상기 제1 및 2 구성 복호기(620, 630)의 출력 신호에 대응하는 후보 코드워드들(candidate codewords)을 생성할 수 있다.
예를 들어, 제1 구성 복호기(620)의 생성부(710)는 상기 LLR 산출기(610)에 의해 산출되는 LLR(
Figure 112017045957170-pat00146
) 또는 제2 구성 복호기(630)로부터 피드백되는 신호에 대응하는 후보 코드워드들(candidate codewords)을 생성할 수 있다. 제2 구성 복호기(630)의 생성부(710)는 제1 구성 복호기(620)로부터 출력되는 신호에 대응하는 후보 코드워드들(candidate codewords)을 생성할 수 있다.
생성부(710)는, LLR 산출기(610) 또는 제1 또는 2 구성 복호기(620, 630)로부터 수신된 데이터(
Figure 112017045957170-pat00147
)에 기초하여 상기 채널 출력(r)에 대한 신뢰도 배열
Figure 112017045957170-pat00148
과 부호배열
Figure 112017045957170-pat00149
을 생성할 수 있다. 상기 수신된 데이터
Figure 112017045957170-pat00150
는 LLR 또는 LLR의 상수배(이하, LLR로 통칭함) 일 수 있다. 상기 신뢰도 배열
Figure 112017045957170-pat00151
은 신뢰도 척도로 사용되는 상기 LLR(
Figure 112017045957170-pat00152
)의 각 구성요소들의 크기(
Figure 112017045957170-pat00153
)를 배열한 비트열이다. 상기 부호배열(
Figure 112017045957170-pat00154
)은 상기 LLR(
Figure 112017045957170-pat00155
)의 각 구성요소들의 부호를 배열한 비트열로서, 상기 신뢰도 배열
Figure 112017045957170-pat00156
의 각각의 비트값에 대응한다. 상기 신뢰도 배열
Figure 112017045957170-pat00157
의 비트값이 0보다 큰 경우 상기 부호배열(
Figure 112017045957170-pat00158
)의 대응하는 비트값은 1일 수 있고, 그렇지 않은 경우 상기 부호배열(Y)의 대응하는 비트값은 0일 수 있다.
생성부(710)는 상기 신뢰도 배열
Figure 112017045957170-pat00159
에서 가장 작은 비트값을 갖는
Figure 112017045957170-pat00160
개의 비트들의 위치, 즉 최소 신뢰도 비트 위치를 찾을 수 있다. 이 때,
Figure 112017045957170-pat00161
의 크기는 제한되지 아니한다.
생성부(710)는 상기 신뢰도 배열
Figure 112017045957170-pat00162
의 상기
Figure 112017045957170-pat00163
개의 최소 신뢰도 비트 위치에서 가능한 모든 이진 조합을 구성하여
Figure 112017045957170-pat00164
개의 검사 패턴을 갖는 검사 패턴 군
Figure 112017045957170-pat00165
을 생성할 수 있다. 상기 이진 조합 과정에서, 상기
Figure 112017045957170-pat00166
개의 최소 신뢰도 위치 이외의 나머지 위치에는 모두 0의 값이 할당될 수 있다. 그 결과,
Figure 112017045957170-pat00167
이다.
생성부(710)는 상기 부호 배열
Figure 112017045957170-pat00168
과 검사 패턴 군
Figure 112017045957170-pat00169
을 구성하는 검사 패턴 각각을 합한 값에 대한 모듈로 2(Modulo 2) 연산을 통하여
Figure 112017045957170-pat00170
개의 검사 배열로 구성되는 검사 배열 군
Figure 112017045957170-pat00171
을 생성할 수 있다. 도 7b는 상기 검사 배열 군
Figure 112017045957170-pat00172
을
Figure 112017045957170-pat00173
로 표시한다.
생성부(710)는 상기 검사 배열 군
Figure 112017045957170-pat00174
중 임의의 1개 검사 배열을 ECC 복호하여, 구성 부호의 채널 출력에 대응하는 1개의 후보 코드워드(
Figure 112017045957170-pat00175
)를 생성할 수 있다.
생성부(710)는 상기 검사 배열 군
Figure 112017045957170-pat00176
을 구성하는 임의의 검사 배열
Figure 112017045957170-pat00177
에 대해 구성 부호의 검사 행렬
Figure 112017045957170-pat00178
과 내적하여 신드롬 배열
Figure 112017045957170-pat00179
를 생성할 수 있다. 상기 신드롬 배열
Figure 112017045957170-pat00180
이 0 이 아니면 당해 검사 배열
Figure 112017045957170-pat00181
은 에러를 포함할 가능성이 있다. 이 경우, 당해 검사 배열
Figure 112017045957170-pat00182
은 비트 에러(bit-error)를 포함하는 것으로 간주될 수 있다. 상기 비트 에러를 포함하는 것으로 간주되고 당해 에러비트가 정정된 상기 임의의 검사 배열
Figure 112017045957170-pat00183
이 상기 후보 코드워드(
Figure 112017045957170-pat00184
)로서 선택될 수 있다.
단계 S720에서, 출력부(720)는 상기 후보 코드워드(
Figure 112017045957170-pat00185
)의 신뢰성을 판단하여 상기 후보 코드워드(
Figure 112017045957170-pat00186
) 및 상기 수신된 데이터
Figure 112017045957170-pat00187
중 어느 하나를 선택적으로 ECC 복호 데이터
Figure 112017045957170-pat00188
로서 출력할 수 있다. 나아가, 단계 S720에서, 출력부(720)는 상기 후보 코드워드(
Figure 112017045957170-pat00189
)의 신뢰성을 판단하여 상기 검사 배열 군
Figure 112017045957170-pat00190
을 구성하는 나머지 검사 배열
Figure 112017045957170-pat00191
의 ECC 복호 여부, 즉 나머지 후보 코드워드들의 생성 여부를 결정할 수 있다. 상기 단계 S720은 단계 S721 내지 단계 S724로 구성될 수 있다.
단계 S721에서, 출력부(720)는 상기 LLR(
Figure 112017045957170-pat00192
)로부터 상기 후보 코드워드(
Figure 112017045957170-pat00193
)의 거리를 소정의 임계치(
Figure 112017045957170-pat00194
)와 비교하여, 상기 후보 코드워드(
Figure 112017045957170-pat00195
)의 신뢰성을 판단할 수 있다. 즉, 상기 후보 코드워드(
Figure 112017045957170-pat00196
)의 거리(
Figure 112017045957170-pat00197
)가 상기 소정의 임계치(
Figure 112017045957170-pat00198
) 이하인 경우 상기 후보 코드워드(
Figure 112017045957170-pat00199
)는 신뢰성 있고, 상기 후보 코드워드(
Figure 112017045957170-pat00200
)의 거리(
Figure 112017045957170-pat00201
)가 상기 소정의 임계치(
Figure 112017045957170-pat00202
)를 초과하는 경우 상기 후보 코드워드(
Figure 112017045957170-pat00203
)는 신뢰성 없는 것으로 평가될 수 있다. 이 때, 상기 소정의 임계치(
Figure 112017045957170-pat00204
)는 하기 수학식 7과 같이 나타낼 수 있다.
Figure 112017045957170-pat00205
상기 수학식 7의 구체적인 내용은 상기 수학식 3 내지 6에서 전술한 바와 같다.
상기 단계 S721에서 판단 결과, 상기 후보 코드워드(
Figure 112017045957170-pat00206
)의 거리(
Figure 112017045957170-pat00207
)가 상기 소정의 임계치(
Figure 112017045957170-pat00208
) 이하인 경우(상기 단계 S721에서 “YES”), 단계 S722에서 출력부(720)는 외부정보가 되는 상기 후보 코드워드(
Figure 112017045957170-pat00209
)를 ECC 복호 데이터(
Figure 112017045957170-pat00210
)로서 출력하고 복호를 중단한다.
상기 단계 S721에서 판단 결과, 상기 후보 코드워드(
Figure 112017045957170-pat00211
)의 거리(
Figure 112017045957170-pat00212
)가 상기 소정의 임계치(
Figure 112017045957170-pat00213
)를 초과하는 경우(상기 단계 S721에서 “NO”), 단계 S723에서 출력부(723)는 상기 검사 배열 군
Figure 112017045957170-pat00214
을 구성하는 모든 검사 배열
Figure 112017045957170-pat00215
에 대한 후보 코드워드(
Figure 112017045957170-pat00216
)의 신뢰성이 판단되었는지 여부, 즉 상기 검사 배열 군
Figure 112017045957170-pat00217
을 구성하는 모든 검사 배열
Figure 112017045957170-pat00218
에 대하여 단계 S710 및 S721이 수행되었는지 여부를 판단할 수 있다.
상기 단계 S723에서 판단 결과, 상기 검사 배열 군
Figure 112017045957170-pat00219
을 구성하는 모든 검사 배열
Figure 112017045957170-pat00220
에 대한 후보 코드워드들의 신뢰성이 판단된 경우(상기 단계 S723에서 “YES”), 단계 S724에서 출력부(723)는 외부정보 없이 상기 수신된 데이터(
Figure 112017045957170-pat00221
)를 ECC 복호 데이터(
Figure 112017045957170-pat00222
)로서 출력할 수 있다.
상기 단계 S723에서 판단 결과, 상기 검사 배열 군
Figure 112017045957170-pat00223
을 구성하는 모든 검사 배열
Figure 112017045957170-pat00224
에 대한 후보 코드워드들의 신뢰성이 판단되지 아니한 경우(상기 단계 S723에서 “NO”), 생성부(710) 및 출력부(720)는 후보 코드워드의 신뢰성이 판단되지 아니한 나머지 검사 배열
Figure 112017045957170-pat00225
들에 대해 상기 단계 S710 내지 723을 반복하여 수행할 수 있다.
정리하면, 제1 및 2 구성 복호기(620, 630) 각각은 상기 LLR 산출기(610)에 의해 산출되는 LLR(
Figure 112017045957170-pat00226
) 또는 상기 제1 및 2 구성 복호기(620, 630)의 출력 신호에 대응하는 후보 코드워드들(candidate codewords) 각각에 대하여 순차적으로 신뢰성을 판단하고, 어느 하나의 후보 코드워드의 신뢰성이 있다고 판단되는 경우에는 나머지 후보 코드워드들의 생성없이 당해 신뢰성 있다고 판단된 후보 코드워드를 ECC 복호 데이터(
Figure 112017045957170-pat00227
)로서 출력하는 반면, 모든 후보 코드워드의 신뢰성이 없다고 판단되는 경우에는 상기 수신된 데이터(
Figure 112017045957170-pat00228
)를 ECC 복호 데이터(
Figure 112017045957170-pat00229
)로서 출력할 수 있다.
도 8는 본 발명의 일실시예에 따른 반복 복호 방법과 종래 터보 곱 복호 방법의 복호 성능을 비교한 시뮬레이션 결과를 나타내는 그래프이다.
상기 시뮬레이션은 (1) (255,239,2) 터보 곱 부호를 사용, (2) 비트 flip 개수는 3, (3) BI-AWGN(Binary Input Additive White Gaussian Noise) 채널 환경 가정 하에서 수행된다. 여기서 255는 코드워드 길이, 239는 정보 비트 길이, 2는 정정가능 오류비트 개수이다.
상기 그래프에서, 가로축은 원 비트 오류율(Raw Bit Error Rate: RBER) 값을 나타내고, 세로축은 복호 성능 척도가 되는 비트 오류율(Bit Error Rate: BER)/워드 오류율(Word Error Rate: WER) 값을 나타낸다. 동일한 가로축 상에서 세로축의 값이 작을수록 우수한 복호 성능을 나타낸다.
상기 그래프에서, 점선은 WER 값, 실선은 BER 값의 비교결과를 나타내고, a1 및 a2는 양자화 되지 않은 채널 출력(unquantized channel output)이 있는 종래 복호기(Existing-full soft)의 복호 성능, b1 및 b2는 2 비트 정밀도를 갖는 복호기(Proposed-3 read)의 복호 성능, c1 및 c2는 양자화 되지 않은 채널 출력을 갖는 복호기(Proposed-full soft)의 복호 성능을 나타낸다.
도 8을 참조하면,
본 발명이 2 비트 정밀도를 갖는 경우(Proposed-3 read) 종래 복호기와 비슷한 BER/WER 값을 나타내고, 본 발명이 양자화 되지 않은 채널 출력을 갖는 경우(Proposed-full soft) 종래 복호기보다 개선된 BER/WER 값을 나타낸다.
이상에서 설명된 바와 같이, 본 발명의 일실시예에 따르면, 상기 반복 복호기(133)는 상기 소정의 임계치와의 비교를 통한 선택적인 ECC 복호 데이터의 출력으로 복호기 출력의 신뢰성을 확보하여, 복호 오류를 방지하고 상기 반복 복호기(133)의 전체적인 오류 정정 능력을 향상시킬 수 있다.
상기와 같은 본 발명의 일실시예에 따른 반복 복호 방법은 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 반도체 메모리 시스템(10)을 이용하여 구체적으로 설명되었으나, 본 발명의 일실시예에 따른 반복 복호 방법은 반도체 메모리 시스템(10)에만 국한되는 것은 아니며, 통신 시스템과 같은 다른 시스템에도 이용될 수 있다.
도 9는 본 발명의 일실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 일실시예에 따른 메모리 컨트롤러(15000) 및 반도체 메모리 장치(16000)를 포함하는 전자 장치(10000)의 블록도이다.
도 9를 참조하면, 이동 전화기(cellular phone), 스마트 폰(smart phone), 또는 태블릿(tablet) PC와 같은 전자 장치(10000)는 예를 들어 플래시 메모리 장치로 구현될 수 있는 반도체 메모리 장치(16000)와, 반도체 메모리 장치(16000)의 동작을 제어할 수 있는 메모리 컨트롤러(15000)를 포함할 수 있다.
반도체 메모리 장치(16000)는 도 2 내지 도 8를 참조하여 설명된 반도체 메모리 장치(200)에 대응된다. 반도체 메모리 장치(16000)는 랜덤 데이터를 저장 할 수 있다.
메모리 컨트롤러(15000)는 도 2 내지 도 8를 참조하여 설명된 메모리 컨트롤러(100)에 대응된다. 메모리 컨트롤러(15000)는 전자 장치의 전반적인 동작을 제어하는 프로세서(11000)에 의하여 제어될 수 있다.
반도체 메모리 장치(16000)에 저장된 데이터는 프로세서(11000)의 제어에 따라 동작하는 메모리 컨트롤러(15000)의 제어에 따라 디스플레이(13000)를 통하여 디스플레이될 수 있다.
무선 송수신기(12000)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예들 들어, 무선 송수신기(12000)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(11000)가 처리할 수 있는 신호로 변환할 수 있다. 따라서 프로세서(11000)는 무선 송수신기(12000)로부터 출력된 신호를 처리하고, 처리된 신호를 메모리 컨트롤러(15000)를 통하여 반도체 메모리 장치(16000)에 저장하거나 또는 디스플레이(13000)를 통하여 디스플레이할 수 있다.
무선 송수신기(12000)는 프로세서(11000)로부터 출력된 신호를 무선 신호로 변환하고, 변환된 무선 신호를 안테나(ANT)를 통하여 외부로 출력할 수 있다.
입력 장치(14000)는 프로세서(11000)의 동작을 제어하기 위한 제어 신호 또는 프로세서(11000)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
프로세서(11000)는 반도체 메모리 장치(16000)로부터 출력된 데이터, 무선 송수신기(12000)로부터 출력된 무선 신호, 또는 입력 장치(14000)로부터 출력된 데이터가 디스플레이(13000)를 통하여 디스플레이될 수 있도록 디스플레이(13000)를 제어할 수 있다.
도 10은 본 발명의 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 일실시예에 따른 메모리 컨트롤러(24000) 및 반도체 메모리 장치(25000)를 포함하는 전자 장치(20000)의 블록도이다.
메모리 컨트롤러(24000) 및 반도체 메모리 장치(25000)는 도 2 내지 도 8를 참조하여 설명된 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)에 대응될 수 있다.
도 10을 참조하면, PC(personal computer), 태블릿 컴퓨터(tablet computer), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어와 같은 데이터 처리 장치로 구현될 수 있는 전자 장치(20000)는 플래시 메모리 장치와 같은 반도체 메모리 장치(25000)와, 반도체 메모리 장치(25000)의 동작을 제어할 수 있는 메모리 컨트롤러(24000)를 포함할 수 있다.
전자 장치(20000)는 전자 장치(20000)의 전반적인 동작을 제어하기 위한 프로세서(21000)를 포함할 수 있다. 메모리 컨트롤러(24000)는 프로세서(21000)에 의하여 제어될 수 있다.
프로세서(21000)는 입력 장치(22000)에 의하여 발생한 입력 신호에 따라 반도체 메모리 장치에 저장된 데이터를 디스플레이를 통하여 디스플레이할 수 있다. 예들 들어, 입력 장치(22000)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 또 다른 일실시예에 따른 메모리 컨트롤러(32000) 및 반도체 메모리 장치(34000)를 포함하는 전자 장치(30000)의 블록도이다.
메모리 컨트롤러(32000) 및 반도체 메모리 장치(34000)는 도 2 내지 도 8를 참조하여 설명된 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)에 대응될 수 있다.
도 11을 참조하면, 전자 장치(30000)는 카드 인터페이스(31000), 메모리 컨트롤러(32000), 및 반도체 메모리 장치(34000), 예들 들어 플래시 메모리 장치를 포함할 수 있다.
전자 장치(30000)는 카드 인터페이스(31000)를 통하여 호스트(HOST)와 데이터를 주거나 받을 수 있다. 일실시예에 따라, 카드 인터페이스(31000)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 카드 인터페이스(31000)는 전자 장치(30000)와 통신할 수 있는 호스트(HOST)의 통신 프로토콜에 따라 호스트(HOST)와 메모리 컨트롤러(32000) 사이에서 데이터 교환을 인터페이스할 수 있다.
메모리 컨트롤러(32000)는 전자 장치(30000)의 전반적인 동작을 제어하며, 카드 인터페이스(31000)와 반도체 메모리 장치(34000) 사이에서 데이터의 교환을 제어할 수 있다. 또한 메모리 컨트롤러(32000)의 버퍼 메모리(325)는 카드 인터페이스(31000)와 반도체 메모리 장치(34000) 사이에서 주고받는 데이터를 버퍼링할 수 있다.
메모리 컨트롤러(32000)는 데이터 버스(DATA) 및 어드레스 버스(ADDRESS)를 통하여 카드 인터페이스(31000)와 반도체 메모리 장치(34000)와 접속될 수 있다. 일실시예에 따라 메모리 컨트롤러(32000)는 카드 인터페이스(31000)로부터 리드 또는 라이트하고자 하는 데이터의 어드레스를 어드레스 버스(ADDRESS)를 통하여 수신하고 이를 반도체 메모리 장치(34000)로 전송할 수 있다.
또한, 메모리 컨트롤러(32000)는 카드 인터페이스(31000) 또는 반도체 메모리 장치(34000) 각각에 접속된 데이터 버스(DATA)를 통하여 리드 또는 라이트하고자 하는 데이터를 수신하거나 전송할 수 있다.
도 11의 전자 장치(30000)가 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(HOST)에 접속될 때, 호스트(HOST)는 카드 인터페이스(31000)와 메모리 컨트롤러(32000)를 통하여 반도체 메모리 장치(34000)에 저장된 데이터를 주거나 받을 수 있다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 또 다른 일실시예에 따른 메모리 컨트롤러(44000) 및 반도체 메모리 장치(45000)를 포함하는 전자 장치의 블록도를 나타낸다.
메모리 컨트롤러(44000) 및 반도체 메모리 장치(45000)는 도2 내지 도9를 참조하여 설명된 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)에 대응될 수 있다.
도 12를 참조하면, 전자 장치(40000)는 플래시 메모리 장치와 같은 반도체 메모리 장치(45000), 반도체 메모리 장치(45000)의 데이터 처리 동작을 제어하기 위한 메모리 컨트롤러(44000), 및 전자 장치(40000)의 전반적인 동작을 제어할 수 있는 이미지 센서(41000)를 포함할 수 있다.
전자 장치(40000)의 이미지 센서(42000)는 광학 신호를 디지털 신호로 변환하고, 변환된 디지털 신호는 이미지 센서(41000)의 제어하에 반도체 메모리 장치(45000)에 저장되거나 또는 디스플레이(43000)를 통하여 디스플레이될 수 있다. 또한, 반도체 메모리 장치(45000)에 저장된 디지털 신호는 이미지 센서(41000)의 제어하에 디스플레이(43000)를 통하여 디스플레이될 수 있다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 또 다른 일실시예에 따른 메모리 컨트롤러(61000) 및 반도체 메모리 장치(62000A, 62000B, 62000C)를 포함하는 전자 장치(60000)의 블록도이다.
메모리 컨트롤러(61000) 및 반도체 메모리 장치(62000A, 62000B, 62000C)는 도2 내지 도9를 참조하여 설명된 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)에 대응될 수 있다.
도 13을 참조하면, 전자 장치(60000)는 SSD(solid state drive)와 같은 데이터 저장 장치로 구현될 수 있다.
전자 장치(60000)는 다수개의 반도체 메모리 장치들(62000A, 62000B, 62000C)과, 다수개의 반도체 메모리 장치들(62000A, 62000B, 62000C) 각각의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(61000)를 포함할 수 있다.
전자 장치(60000)는 메모리 시스템 또는 메모리 모듈로 구현될 수 있다.
일실시예에 따라 메모리 컨트롤러(61000)는 전자 장치(60000)의 내부 또는 외부에 구현될 수 있다.
도 14는 도 13에 도시된 전자 장치(60000)를 포함하는 데이터 처리 시스템의 블록도이다.
도 13 및 도 14를 참조하면, RAID(Redundant Array of Independent Disks) 시스템으로 구현될 수 있는 데이터 저장 장치(70000)는 RAID 컨트롤러(71000)와, 다수개의 메모리 시스템들(72000A, 72999B to 72000N)을 포함할 수 있다.
다수개의 메모리 시스템들(72000A, 72999B to 72000N) 각각은 도 13에 도시된 전자 장치(60000)일 수 있다. 다수개의 메모리 시스템들(72000A, 72999B to 72000N)은 RAID 어레이를 구성할 수 있다. 데이터 저장 장치(70000)는 SSD로 구현될 수 있다.
프로그램 동작 동안, RAID 컨트롤러(71000)는 호스트로부터 출력된 프로그램 데이터를 다수개의 RAID 레벨들 중에서 호스트로부터 출력된 RAID 레벨 정보에 기초하여 선택된 어느 하나의 RAID 레벨에 따라 다수개의 메모리 시스템들(72000A, 72999B to 72000N) 중에서 어느 하나의 메모리 시스템으로 출력할 수 있다.
또한, 리드 동작 동안, RAID 컨트롤러(71000)는 다수개의 RAID 레벨들 중에서 호스트로부터 출력된 RAID 레벨 정보에 기초하여 선택된 어느 하나의 RAID 레벨에 따라서 다수개의 메모리 시스템 중(72000A, 72999B to 72000N)에서 어느 하나의 메모리 시스템으로부터 리드된 데이터를 호스트로 전송할 수 있다.
본 발명의 상세한 설명에서는 구체적인 일실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 수 있다.

Claims (20)

  1. 반복 복호기에 있어서,
    구성 부호의 채널 출력에 대한 로그 우도비(Log Likelihood Ratio: LLR)를 산출하는 LLR 산출기;
    상기 LLR에 대하여 ECC 복호를 수행하여 제1 ECC 복호 데이터를 출력하는 제1 구성 복호기;
    상기 제1 ECC 복호 데이터에 대하여 ECC 복호를 수행하여 제2 ECC 복호 데이터를 출력하는 제2 구성 복호기; 및
    소정의 반복 종료 조건을 만족할 때까지, 상기 제2 ECC 복호 데이터를 상기 제1 구성 복호기로 피드백시키고, 상기 반복 종료 조건을 만족하는 경우에는 상기 제2 ECC 복호 데이터를 최종 ECC 복호 데이터로서 출력하는 반복 제어기
    를 포함하고,
    상기 제1 구성 복호기는 상기 피드백되는 상기 제2 ECC 복호 데이터에 대하여 ECC 복호를 수행하여 상기 제1 ECC 복호 데이터를 출력하고,
    상기 제1 및 2 구성 복호기 각각은,
    수신된 데이터에 기초하여, 에러 비트 정정을 통해 상기 수신된 데이터에 대응하는 후보 코드워드들을 생성하는 생성부;
    상기 후보 코드워드들 중에서 상기 수신된 데이터와의 거리가 최소가 되는 최적 코드워드를 검출하는 검출부;
    상기 최적 코드워드와 상기 수신된 데이터 간의 거리를 소정의 임계치(threshold value)와 비교하여, 상기 최적 코드워드 및 상기 수신된 데이터 중 어느 하나를 ECC 복호 데이터로서 출력하는 출력부를 포함하는
    반복 복호기.
  2. 제1항에 있어서,
    상기 후보 코드워드와 상기 수신된 데이터 간의 거리는
    하기 수학식으로 표현되는
    반복 복호기.
    [수학식]
    Figure 112017045957170-pat00230

    단,
    Figure 112017045957170-pat00231
    는 상기 후보 코드워드들 중 하나,
    Figure 112017045957170-pat00232
    은 상기 수신된 데이터,
    Figure 112017045957170-pat00233
    는 상기 후보 코드워드들의 에러 정정된 비트들의 인덱스 집합,
    Figure 112017045957170-pat00234
    는 상기 수신된 데이터의 각 구성요소들의 크기임.
  3. 제1항에 있어서,
    상기 출력부는
    상기 최적 코드워드와 상기 수신된 데이터 간의 거리가 상기 임계치 이하인 경우 상기 최적 코드워드를 ECC 복호 데이터로서 출력하고,
    상기 최적 코드워드와 상기 수신된 데이터 간의 거리가 상기 임계치를 초과하는 경우 상기 수신된 데이터를 ECC 복호 데이터로서 출력하는
    반복 복호기.
  4. 제1항에 있어서,
    상기 소정의 임계치는
    하기 수학식으로 표현되는
    반복 복호기.
    [수학식]
    Figure 112017045957170-pat00235

    단,
    Figure 112017045957170-pat00236
    은 상기 소정의 임계치,
    Figure 112017045957170-pat00237
    는 하한값(lower bound),
    Figure 112017045957170-pat00238
    는 평균값(mean value),
    Figure 112017045957170-pat00239
    은 최소값,
    Figure 112017045957170-pat00240
    은 상기 수신된 데이터,
    Figure 112017045957170-pat00241
    는 상기 후보 코드워드들 중 하나,
    Figure 112017045957170-pat00242
    는 상기 최적 코드워드,
    Figure 112017045957170-pat00243
    은 상기 후보 코드워드와 상기 수신된 데이터 간의 거리.
  5. 제1항에 있어서,
    상기 반복 종료 조건은 현재 반복 복호 횟수가 소정의 최대 반복 복호 횟수와 동일하거나 또는 상기 구성 부호 전부에 대응하는 상기 최적 코드워드들 각각과 상기 수신된 데이터 간의 거리가 상기 소정의 임계치 이하일 것인
    반복 복호기.
  6. 반복 복호기에 있어서,
    구성 부호의 채널 출력에 대한 로그 우도비(Log Likelihood Ratio: LLR)를 산출하는 LLR 산출기;
    상기 LLR에 대하여 ECC 복호를 수행하여 제1 ECC 복호 데이터를 출력하는 제1 구성 복호기;
    상기 제1 ECC 복호 데이터에 대하여 ECC 복호를 수행하여 제2 ECC 복호 데이터를 출력하는 제2 구성 복호기; 및
    소정의 반복 종료 조건을 만족할 때까지, 상기 제2 ECC 복호 데이터를 상기 제1 구성 복호기로 피드백시키고, 상기 반복 종료 조건을 만족하는 경우에는 상기 제2 ECC 복호 데이터를 최종 ECC 복호 데이터로서 출력하는 반복 제어기
    를 포함하고,
    상기 제1 구성 복호기는 상기 피드백되는 상기 제2 ECC 복호 데이터에 대하여 ECC 복호를 수행하여 상기 제1 ECC 복호 데이터를 출력하고,
    상기 제1 및 2 구성 복호기 각각은,
    수신된 데이터에 기초하여, 에러 비트 정정을 통해 상기 수신된 데이터에 대응하는 후보 코드워드들을 순차적으로 생성하는 생성부;
    상기 순차적으로 생성되는 후보 코드워드들 중 제1 후보 코드워드와 상기 수신된 데이터 간의 거리가 소정의 임계치 이하인 경우에 상기 제1 후보 코드워드를 ECC 복호 데이터로서 출력하는 출력부
    를 포함하는
    반복 복호기.
  7. 제6항에 있어서,
    상기 생성부는
    상기 제1 후보 코드워드와 상기 수신된 데이터 간의 거리가 소정의 임계치 이하인 경우에 상기 순차적으로 생성되는 후보 코드워드들 중 상기 제1 후보 코드워드에 후속하는 후보 코드워드들의 생성을 중단하는
    반복 복호기.
  8. 제6항에 있어서
    상기 생성부는
    상기 제1 후보 코드워드와 상기 수신된 데이터 간의 거리가 상기 임계치를 초과하는 경우에 상기 순차적으로 생성되는 후보 코드워드들 중 상기 제1 후보 코드워드에 후속하는 제2 후보 코드워드를 생성하고,
    상기 출력부는
    상기 제2 후보 코드워드와 상기 수신된 데이터 간의 거리가 소정의 임계치 이하인 경우에 상기 제2 후보 코드워드를 ECC 복호 데이터로서 출력하는
    반복 복호기.
  9. 제8항에 있어서
    상기 출력부는
    상기 순차적으로 생성되는 후보 코드워드와 상기 수신된 데이터 간의 거리 전부가 상기 임계치를 초과하는 경우에 상기 수신된 데이터를 상기 ECC 복호 데이터로서 출력하는
    반복 복호기.
  10. 제6항에 있어서,
    상기 소정의 임계치는
    하기 수학식의 계산에 의해 구해지는
    반복 복호기.
    [수학식]
    Figure 112017045957170-pat00244

    단,
    Figure 112017045957170-pat00245
    은 상기 소정의 임계치,
    Figure 112017045957170-pat00246
    는 하한값(lower bound),
    Figure 112017045957170-pat00247
    는 평균값(mean value),
    Figure 112017045957170-pat00248
    은 최소값,
    Figure 112017045957170-pat00249
    은 상기 수신된 데이터,
    Figure 112017045957170-pat00250
    는 상기 후보 코드워드들 중 하나,
    Figure 112017045957170-pat00251
    는 상기 제1 후보 코드워드,
    Figure 112017045957170-pat00252
    은 상기 후보 코드워드와 상기 수신된 데이터 간의 거리.
  11. LLR 산출기, 제1 구성 복호기, 제2 구성 복호기 및 반복제어기를 포함하는 반복 복호기의 반복 복호 방법에 있어서,
    구성 부호의 채널 출력에 대한 로그 우도비(Log Likelihood Ratio: LLR)를 산출하는 단계;
    상기 LLR에 대하여 ECC 복호를 수행하여 제1 ECC 복호 데이터를 출력하는 단계;
    상기 제1 ECC 복호 데이터에 대하여 ECC 복호를 수행하여 제2 ECC 복호 데이터를 출력하는 단계; 및
    소정의 반복 종료 조건을 만족할 때까지, 상기 제2 ECC 복호 데이터를 상기 제1 구성 복호기로 피드백시키고, 상기 반복 종료 조건을 만족하는 경우에는 상기 제2 ECC 복호 데이터를 최종 ECC 복호 데이터로서 출력하는 단계
    를 포함하고,
    상기 제1 ECC 복호 데이터를 출력하는 단계는 상기 제1 구성 복호기가 상기 피드백되는 상기 제2 ECC 복호 데이터에 대하여 ECC 복호를 수행하여 상기 제1 ECC 복호 데이터를 출력하고,
    상기 제1 및 2 ECC 복호 데이터를 출력하는 단계 각각은,
    수신된 데이터에 기초하여, 에러 비트 정정을 통해 상기 수신된 데이터에 대응하는 후보 코드워드들을 생성하는 단계;
    상기 후보 코드워드들 중에서 상기 수신된 데이터와의 거리가 최소가 되는 최적 코드워드를 검출하는 단계;
    상기 최적 코드워드와 상기 수신된 데이터 간의 거리를 소정의 임계치(threshold value)와 비교하여, 상기 최적 코드워드 및 상기 수신된 데이터 중 어느 하나를 ECC 복호 데이터로서 출력하는 단계를 포함하는
    반복 복호 방법.
  12. 제11항에 있어서,
    상기 후보 코드워드와 상기 수신된 데이터 간의 거리는
    하기 수학식으로 표현되는
    반복 복호 방법.
    [수학식]
    Figure 112017045957170-pat00253

    단,
    Figure 112017045957170-pat00254
    는 상기 후보 코드워드들 중 하나,
    Figure 112017045957170-pat00255
    은 상기 수신된 데이터,
    Figure 112017045957170-pat00256
    는 상기 후보 코드워드들의 에러 정정된 비트들의 인덱스 집합,
    Figure 112017045957170-pat00257
    는 상기 수신된 데이터의 각 구성요소들의 크기임.
  13. 제11항에 있어서,
    상기 ECC 복호 데이터로서 출력하는 단계는
    상기 최적 코드워드와 상기 수신된 데이터 간의 거리가 상기 임계치 이하인 경우 상기 최적 코드워드를 ECC 복호 데이터로서 출력하고,
    상기 최적 코드워드와 상기 수신된 데이터 간의 거리가 상기 임계치를 초과하는 경우 상기 수신된 데이터를 ECC 복호 데이터로서 출력하는
    반복 복호 방법.
  14. 제11항에 있어서,
    상기 소정의 임계치는
    하기 수학식으로 표현되는
    반복 복호 방법.
    [수학식]
    Figure 112017045957170-pat00258

    단,
    Figure 112017045957170-pat00259
    은 상기 소정의 임계치,
    Figure 112017045957170-pat00260
    는 하한값(lower bound),
    Figure 112017045957170-pat00261
    는 평균값(mean value),
    Figure 112017045957170-pat00262
    은 최소값,
    Figure 112017045957170-pat00263
    은 상기 수신된 데이터,
    Figure 112017045957170-pat00264
    는 상기 후보 코드워드들 중 하나,
    Figure 112017045957170-pat00265
    는 상기 최적 코드워드,
    Figure 112017045957170-pat00266
    은 상기 후보 코드워드와 상기 수신된 데이터 간의 거리.
  15. 제11항에 있어서,
    상기 반복 종료 조건은 현재 반복 복호 횟수가 소정의 최대 반복 복호 횟수와 동일하거나 또는 상기 구성 부호 전부에 대응하는 상기 최적 코드워드들 각각과 상기 수신된 데이터 간의 거리가 상기 소정의 임계치 이하일 것인
    반복 복호 방법.
  16. LLR 산출기, 제1 구성 복호기, 제2 구성 복호기 및 반복제어기를 포함하는 반복 복호기의 반복 복호 방법에 있어서,
    구성 부호의 채널 출력에 대한 로그 우도비(Log Likelihood Ratio: LLR)를 산출하는 단계;
    상기 LLR에 대하여 ECC 복호를 수행하여 제1 ECC 복호 데이터를 출력하는 단계;
    상기 제1 ECC 복호 데이터에 대하여 ECC 복호를 수행하여 제2 ECC 복호 데이터를 출력하는 단계; 및
    소정의 반복 종료 조건을 만족할 때까지, 상기 제2 ECC 복호 데이터를 상기 제1 구성 복호기로 피드백시키고, 상기 반복 종료 조건을 만족하는 경우에는 상기 제2 ECC 복호 데이터를 최종 ECC 복호 데이터로서 출력하는 단계
    를 포함하고,
    상기 제1 ECC 복호 데이터를 출력하는 단계는 상기 제1 구성 복호기가 상기 피드백되는 상기 제2 ECC 복호 데이터에 대하여 ECC 복호를 수행하여 상기 제1 ECC 복호 데이터를 출력하고,
    상기 제1 및 2 ECC 복호 데이터를 출력하는 단계 각각은,
    수신된 데이터에 기초하여, 에러 비트 정정을 통해 상기 수신된 데이터에 대응하는 후보 코드워드들을 순차적으로 생성하는 생성부;
    상기 순차적으로 생성되는 후보 코드워드들 중 제1 후보 코드워드와 상기 수신된 데이터 간의 거리가 소정의 임계치 이하인 경우에 상기 제1 후보 코드워드를 ECC 복호 데이터로서 출력하는 단계를 포함하는
    반복 복호 방법.
  17. 제16항에 있어서,
    상기 생성하는 단계는
    상기 제1 후보 코드워드와 상기 수신된 데이터 간의 거리가 소정의 임계치 이하인 경우에 상기 순차적으로 생성되는 후보 코드워드들 중 상기 제1 후보 코드워드에 후속하는 후보 코드워드들의 생성을 중단하는
    반복 복호 방법.
  18. 제16항에 있어서
    상기 생성하는 단계는
    상기 제1 후보 코드워드와 상기 수신된 데이터 간의 거리가 상기 임계치를 초과하는 경우에 상기 순차적으로 생성되는 후보 코드워드들 중 상기 제1 후보 코드워드에 후속하는 제2 후보 코드워드를 생성하고,
    상기 ECC 복호 데이터로서 출력하는 단계는
    상기 제2 후보 코드워드와 상기 수신된 데이터 간의 거리가 소정의 임계치 이하인 경우에 상기 제2 후보 코드워드를 ECC 복호 데이터로서 출력하는
    반복 복호 방법.
  19. 제18항에 있어서
    상기 ECC 복호 데이터로서 출력하는 단계는
    상기 순차적으로 생성되는 후보 코드워드와 상기 수신된 데이터 간의 거리 전부가 상기 임계치를 초과하는 경우에 상기 수신된 데이터를 상기 ECC 복호 데이터로서 출력하는
    반복 복호 방법.
  20. 제16항에 있어서,
    상기 소정의 임계치는
    하기 수학식의 계산에 의해 구해지는
    반복 복호 방법.
    [수학식]
    Figure 112017045957170-pat00267

    단,
    Figure 112017045957170-pat00268
    은 상기 소정의 임계치,
    Figure 112017045957170-pat00269
    는 하한값(lower bound),
    Figure 112017045957170-pat00270
    는 평균값(mean value),
    Figure 112017045957170-pat00271
    은 최소값,
    Figure 112017045957170-pat00272
    은 상기 수신된 데이터,
    Figure 112017045957170-pat00273
    는 상기 후보 코드워드들 중 하나,
    Figure 112017045957170-pat00274
    는 상기 제1 후보 코드워드,
    Figure 112017045957170-pat00275
    은 상기 후보 코드워드와 상기 수신된 데이터 간의 거리.
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