KR102532611B1 - 컨트롤러 및 그것의 동작 방법 - Google Patents

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Abstract

본 발명의 일 실시 예에 따른 컨트롤러의 동작방법에 있어서, 오리지널 데이터를 제공받는 단계; 상기 오리지널 데이터를 k조각으로 분할한 후, 제 1 부호화 방식을 활용하여 n 조각으로 제 1 부호화하는 단계; 상기 제 1 부호화된 데이터를 제 2 부호화 방식을 활용하여 제 2 부호화하는 단계; 및 상기 제 2 부호화된 데이터를 메모리 장치에 저장하는 단계를 포함하며, 상기 n과 k는 자연수이며, n은 k보다 크기거나 같다.

Description

컨트롤러 및 그것의 동작 방법{CONTROLLER AND OPERATING METHOD THEREOF}
본 발명은 컨트롤러 및 그것의 동작 방법에 관한 것이다.
메모리 장치는 DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구분된다.
휘발성 메모리 장치는 전원이 차단되면 저장된 데이터를 잃지만, 비휘발성 메모리는 전원이 차단되더라도 저장된 데이터를 보존할 수 있다. 특히, 플래시 메모리는 높은 프로그래밍 속도, 낮은 전력 소비, 대용량 데이터 저장 등의 장점을 가지기 때문에, 컴퓨터 시스템 등에서 저장 매체로 광범위하게 사용되고 있다.
비휘발성 메모리, 예를 들어 플래시 메모리는, 각각의 메모리 셀에 저장되는 비트 수에 따라서 각각의 메모리 셀에 저장 가능한 데이터 상태들이 결정될 수 있다. 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀은 단일 비트 셀(single-bit cell) 또는 단일 레벨 셀(single-level cell; SLC)이다. 하나의 메모리 셀에 2 비트 데이터를 저장하는 메모리 셀은 멀티 비트 셀(multi-bit cell), 멀티 레벨 셀(multi-level cell; MLC), 또는 멀티 스테이트 셀(multi-state cell)이다. 그리고 하나의 메모리 셀에 3 비트 데이터를 저장하는 메모리 셀은 트리플 레벨 셀(triple-level cell; TLC)이다. MLC 및 TLC는 메모리의 고집적화에 유리한 장점을 갖는다. 그러나 하나의 메모리 셀에 프로그램되는 비트의 수가 증가할수록 신뢰성은 떨어지고, 판독 실패율(read failure rate)은 증가하게 된다.
예를 들어, 하나의 메모리 셀에 k개의 비트를 프로그램하려면, 2k 개의 문턱 전압들 중 어느 하나가 메모리 셀에 형성된다. 메모리 셀들 간의 미세한 전기적 특성의 차이로 인해, 동일한 데이터가 프로그램된 메모리 셀들의 문턱 전압들은 일정한 범위의 문턱 전압 산포(threshold voltage distribution)를 형성한다. 각각의 문턱 전압 산포는 k개의 비트에 의해 생성될 수 있는 2k 개의 데이터 값 각각에 대응된다.
그러나 문턱 전압 산포들이 배치될 수 있는 전압 윈도우(voltage window)는 제한되어 있기 때문에, k가 증가할수록 인접한 문턱 전압 산포들 간의 거리는 줄어들게 되고, 인접한 문턱 전압 산포들이 서로 중첩될 수 있게 된다. 인접한 문턱 전압 산포들이 중첩됨에 따라, 읽혀진 데이터에는 많은 에러 비트들(예를 들면, 수개의 에러 비트들 또는 수십 개의 에러 비트들)이 포함될 수 있다.
도 1은 3 비트 트리플 레벨 셀(TLC) 비휘발성 메모리 장치의 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도 2는 3 비트 트리플 레벨 셀 비휘발성 메모리 장치의 특성 열화로 인하여 변형될 수 있는 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
TLC 비휘발성 메모리 장치, 예를 들어 TLC 플래시 메모리의 싱글 메모리 셀에 3개의 비트(즉, k=3)를 프로그램하면, 23, 즉, 8 개의 문턱 전압 산포들 중 어느 하나가 메모리 셀에 형성된다.
다수의 메모리 셀들 간의 미세한 전기적 특성의 차이로 인해, 동일한 데이터가 프로그램된 메모리 셀들 각각의 문턱 전압들 각각은 일정한 범위의 문턱 전압 산포를 형성한다. 3 비트 TLC의 경우, 도면에 도시된 바와 같이 7개의 프로그램 상태(state)의 문턱 전압의 산포(P1 to P7)와 하나의 소거 상태(state)의 문턱 전압 산포(E)가 형성된다. 도 1은 이상적인 산포도로 상태 산포가 하나도 겹치지 아니하고, 각 문턱 전압의 산포 별로 일정 범위의 리드 전압 마진을 가지게 된다.
도 2에 도시된 바와 같이, 플래시 메모리의 경우, 시간이 지남에 따라, 플로팅 게이트(floating gate) 또는 터널 산화물(tunnel oxide)에 포획(trap)된 전자들이 방출되는 차지 로스(charge loss)가 발생할 수 있다. 또한, 프로그램 및 소거를 반복하면서 터널 산화물이 열화 되어 차지 로스(charge loss)를 더욱 증가할 수 있다. 차지 로스(charge loss)는 문턱 전압을 감소시킬 수 있다. 예들 들어 문턱 전압의 산포는 왼쪽으로 이동될 수 있다.
또한, 프로그램 디스터번스, 소거 디스터번스, 및/또는 백 패턴 디펜던시(back pattern dependency) 현상은 서로 문턱 전압의 산포를 증가시킬 수 있다. 따라서, 상술한 이유로 인한 메모리 셀의 특성 열화로 기인하여, 도 1B에 도시된 바와 같이 인접한 각 상태(E and P1 to P7)의 문턱 전압 산포가 서로 중첩될 수 있다.
문턱 전압 산포가 중첩되면, 리드되는 데이터에는 많은 오류가 포함될 수 있다. 예를 들면, 제3 리드 전압(Vread3)이 인가되었을 때, 당해 메모리 셀이 온(on)상태이면 당해 메모리 셀은 제2 프로그램 상태(P2)를 가지는 것으로 판단되며, 당해 메모리 셀이 오프(off) 상태이면 당해 메모리 셀은 제3 프로그램 상태(P3)를 가지는 것으로 판단된다. 그러나 제2 프로그램 상태(P2)와 제3 프로그램 상태(P3)가 중첩되어 있는 구간에서 제3 리드 전압(Vread3)가 인가되면, 당해 메모리 셀이 오프(off) 상태임에도 불구하고, 온(on) 상태로 리드될 수 있다. 따라서, 문턱 전압 산포가 중첩됨에 따라, 리드된 데이터에는 많은 에러 비트들이 포함될 수 있다.
이러한 문제를 해결하기 위해, 일반적으로 에러정정부호를 사용하고 있다. 에러정정코드로서 극부호(Polar Code), BCH 부호(Bose-Chaudhuri-Hocquenghem code), LDPC 부호(Low-Density Parity-Check Code) 등이 사용될 수 있다.
특히, 충분히 좋은 채널 정보가 지원될 때, LDPC 부호는 더욱 강력한 오류정정 성능을 가질 수 있다. 다만, 채널 정보의 품질(양자화 레벨)을 향상시키는 과정에서 반복적인 데이터 리드 시도로 인한 리드 접근시간이 크게 지연될 수 있다.
본 발명의 실시 예에 따른 컨트롤러는 메모리 인터페이스 내 복수의 채널들 각각의 속도 차이가 존재하는 상황에서 계층 부호화기를 통하여 데이터 리드 접근 속도를 향상시킬 수 있는 방법을 제안한다.
본 발명의 일 실시 예에 따른 컨트롤러의 동작방법에 있어서, 오리지널 데이터를 제공받는 단계; 상기 오리지널 데이터를 k조각으로 분할한 후, 제 1 부호화 방식을 활용하여 n 조각으로 제 1 부호화하는 단계; 상기 제 1 부호화된 데이터를 제 2 부호화 방식을 활용하여 제 2 부호화하는 단계; 및 상기 제 2 부호화된 데이터를 메모리 장치에 저장하는 단계를 포함하며, 상기 n과 k는 자연수이며, n은 k보다 크기거나 같다.
본 발명의 일 실시 예에 따른 컨트롤러의 동작방법에 있어서, 메모리 장치로부터 제 2 부호화된 데이터를 제공받는 단계; 제 2 부호화 방식을 활용하여 상기 제 2 부호화된 데이터를 제 2 복호화 동작을 수행하는 단계; 상기 제 2 복호화 동작을 실패한 상기 제 2 부호화된 데이터의 개수가 'n-k'와 비교하여 작거나 같은 경우, 상기 제 2 복호화 동작으로 인하여 생성된 여 제 1 부호화된 데이터를 제 1 부호화 방식을 활용하여 제 1 복호화 동작을 수행하는 단계; 및 상기 제 1 복호화 동작에 의하여 생성된 오리지널 데이터를 출력하는 단계를 포함하며, 상기 n과 k는 자연수이며, n은 k보다 크기거나 같다.
본 발명의 일 실시 예에 따른 컨트롤러는 계층 부호화, 특히 외부 부호로 MDS 부호를 사용하여 데이터 리드 동작에 소요되는 지연시간을 줄일 수 있다.
도 1은 각각 3 비트 멀티 레벨 셀(MLC) 비휘발성 메모리 장치의 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도 2는 3비트 멀티 레벨 셀 비휘발성 메모리 장치의 특성 열화로 인하여 변형될 수 있는 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도 3a는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 3b은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이다.
도 4은 본 발명의 실시 예에 따른 ECC 부의 구조를 개략적으로 나타내는 도면이다.
도 5는 도 4에 도시된 컨트롤러의 동작을 나타내는 흐름도이다.
도 6a은 테너 그래프로 표현되는 LDPC 복호화를 나타내는 개념도이다.
도 6b는 LDPC 코드 구조를 나타내는 개념도이다.
도 6c는 LDPC 복호화에 따른 신드롬 체크 과정을 나타내는 개념도이다.
도 7a 내지 도 7d는 MDS 부호에 대한 복호화 동작을 나타낸 개념도이다.
도 8a은 도 5에 도시된 소프트 디시전 리드 동작으로서, 2비트 소프트 디시전 리드 동작을 나타내는 개념도이다.
도 8b은 도 5에 도시된 소프트 디시전 리드 동작으로서, 3비트 소프트 디시전 리드 동작을 나타내는 개념도이다.
도 9는 본 발명의 실시 예에 따른 ECC 부호화기 및 ECC 복호화기의 구조를 나타내는 도면이다.
도 10는 본 발명의 실시 예에 따른 내부 ECC 부호와 외부 ECC 부호를 나타낸 개념도이다.
도 11는 본 발명의 실시 예에 따른 메모리 시스템의 동작을 나타낸 흐름도이다.
도 12a는 본 발명의 일 실시 예에 따른 컨트롤러의 동작을 나타낸 개념도이다.
도 12b는 본 발명의 다른 일 실시 예에 따른 컨트롤러의 동작을 나타낸 개념도이다.
도 13a 내지 도 13c는 본 발명의 실시 예에 따른 ECC 부의 오류 정정성능을 나타내는 그래프이다.
도 14는 본 발명의 일실시예에 따른 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 15은 본 발명의 다른 실시예에 따른 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 16은 본 발명의 또 다른 실시예에 따른 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 17는 본 발명의 또 다른 실시예에 따른 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 18은 본 발명의 또 다른 실시예에 따른 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 19는 도 18에 도시된 전자 장치를 포함하는 데이터 처리 시스템을 나타내는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 할 수 있다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 할 수 있다.
도 3a은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 3a을 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다.
그리고, 호스트(102)는, 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함, 즉 유무선 전자 장치들을 포함한다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system) 혹은 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자의 요청에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다. 여기서, 호스트(102)는, 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 그에 따라 메모리 시스템(110)에서는 커맨드들에 해당하는 동작들, 즉 사용자 요청에 상응하는 동작들을 수행한다. 운영 시스템은 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치(솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC))들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
메모리 시스템(110)은 메모리 장치(150), 및 컨트롤러(130)를 포함한다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD, PC 카드(PCMCIA: Personal Computer Memory Card International Association), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등으로 구성할 수 있다. 또한, 다른 일 예로, 메모리 시스템(110)은, 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나(컴퓨터, 스마트폰, 휴대용 게임기) 등을 구성할 수 있다.
한편, 메모리 시스템(110)에서의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 여기서, 메모리 장치(150)는, 복수의 메모리 블록(memory block)들(152,154,156)을 포함하며, 각각의 메모리 블록들(152,154,156)은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 복수의 메모리 블록들(152,154,156)이 각각 포함된 복수의 플래인들(plane)을 포함하며, 특히 복수의 플래인들이 각각 포함된 복수의 메모리 다이(memory die)들을 포함할 수 있다. 아울러, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다.
그리고, 메모리 시스템(110)에서의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 에러 정정 코드(ECC: Error Correction Code) 유닛(138), 파워 관리 유닛(PMU: Power Management Unit)(140), 메모리 인터페이스(Memory I/F) 유닛(142), 및 메모리(Memory)(144)를 포함한다.
또한, 호스트 인터페이스 유닛(132)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다. 여기서, 호스트 인터페이스 유닛(132)은, 호스트(102)와 데이터를 주고 받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
아울러, ECC 부(138)은, 메모리 장치(150)에서 처리되는 데이터의 에러 비트를 정정하며, ECC 부호화기와 ECC 복호화기를 포함할 수 있다. 여기서, ECC 부호화기(ECC encoder)는 메모리 장치(150)에 프로그램될 데이터를 에러 정정 부호화(error correction encoding)하여, 패리티(parity) 비트가 부가된 데이터를 생성하며, 패리티 비트가 부가된 데이터는, 메모리 장치(150)에 저장될 수 있다. 그리고, ECC 복호화기(ECC decoder)는, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. 여기서, ECC 부(138)은, LDPC(low density parity check) 코드(code), BCH(Bose, Chaudhri, Hocquenghem) 코드, 터보 코드(turbo code), 리드-솔로몬 코드(Reed-Solomon code), 컨벌루션 코드(convolution code), RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며, 이에 한정되는 것은 아니다. 또한, ECC 부(138)는 오류 정정을 위한 회로, 모듈, 시스템, 또는 장치를 모두 포함할 수 있다.
그리고, PMU(140)는, 컨트롤러(130)의 파워, 즉 컨트롤러(130)에 포함된 구성 요소들의 파워를 제공 및 관리한다.
또한, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 수행하는 메모리/스토리지(storage) 인터페이스가 된다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력되는 외부 휘발성 메모리로 구현될 수도 있다.
또한, 메모리(144)는, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.
그리고, 프로세서(134)는, 메모리 시스템(110)의 전체적인 동작을 제어하며, 특히 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 프로그램 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 호스트(102)로부터 요청된 동작을 메모리 장치(150)에서 수행, 다시 말해 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작을, 메모리 장치(150)와 수행한다. 또한 메모리 장치(150)에 대한 백그라운드(background) 동작을 수행할 수도 있다. 여기서, 메모리 장치(150)에 대한 백그라운드 동작은, 가비지 컬렉션(GC: Garbage Collection) 동작, 웨어 레벨링(WL: Wear Leveling) 동작, 맵 플러시(map flush) 동작, 배드 블록 관리(bad block management) 동작 등을 포함한다.
도 3b를 참조하면, 메모리 시스템(110)의 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 각 메모리 블록(330), 메모리 셀 어레이로 구현되어 비트라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(340)을 포함할 수 있다. 각 열(column)의 셀 스트링(340)은, 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은, 셀 당 복수의 비트들의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 셀 스트링들(340)은 대응하는 비트라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
여기서, 도 3b는, 낸드 플래시 메모리 셀로 구성된 각 메모리 블록(330)을 일 예로 도시하고 있으나, 본 발명의 실시 예에 따른 메모리 장치(150)에 포함된 복수의 메모리 블록(152,154,156)은, 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구현될 수 있다.
그리고, 메모리 장치(150)의 전원 공급 회로(310)는, 동작 모드에 따라서 각각의 워드라인들로 공급될 워드라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있으며, 이때 전원 공급 회로(310)의 전압 발생 동작은 제어 회로(도시하지 않음)의 제어에 의해 수행될 수 있다. 또한, 전원 공급 회로(310)는, 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있으며, 제어 회로의 제어에 응답하여 메모리 셀 어레이의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드라인들 중 하나를 선택할 수 있으며, 워드라인 전압을 선택된 워드라인 및 비선택된 워드라인들로 각각 제공할 수 있다.
아울러, 메모리 장치(150)의 리드/라이트(read/write) 회로(320)는, 제어 회로에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 라이트 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 리드 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이로부터 데이터를 리드하기 위한 감지 증폭기로서 동작할 수 있다. 또한, 프로그램 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이에 저장될 데이터에 따라 비트라인들을 구동하는 라이트 드라이버로서 동작할 수 있다. 리드/라이트 회로(320)는, 프로그램 동작 시 셀 어레이에 라이트될 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해, 리드/라이트 회로(320)는, 열(column)들(또는 비트라인들) 또는 열쌍(column pair)(또는 비트라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(322,324,326)을 포함할 수 있으며, 각각의 페이지 버퍼(page buffer)(322,324,326)에는 복수의 래치들(도시하지 않음)이 포함될 수 있다.
도 4는 본 발명의 실시 예에 따른 컨트롤러(130) 내 ECC 부(138)의 구조를 개략적으로 나타낸 도면이다.
컨트롤러(130)는 전반적으로 메모리 장치(150) 동작을 제어할 수 있다. 컨트롤러(130)는 에러 비트를 정정하는 ECC(Error Correcting Code) 부(138)를 포함할 수 있다. ECC 부(138)는 ECC 부호화기(170) 및 ECC 복호화기(180)를 포함할 수 있다.
ECC 부호화기(170)는 메모리 장치(150)에 프로그램될 데이터를 오류정정 부호화를 하여, 패리티(parity) 비트가 부가된 데이터를 형성할 수 있다. 패리티 비트는 메모리 장치(150)에 저장될 수 있다.
ECC 복호화기(180)는 메모리 장치(150)로부터 리드한 데이터에 대하여 에러 정정 복호화를 수행할 수 있다. ECC 복호화기(180)는 에러 정정 복호화의 성공 여부를 판단하고 판단 결과에 따라 지시 신호를 출력할 수 있다. ECC 복호화기(180)는 ECC 부호화 과정에서 생성된 페리티(parity) 비트를 사용하여 데이터의 에러 비트를 정정할 수 있다.
한편, ECC 부(138)는 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없다. 이때에는 에러 정정 페일(fail) 신호가 발생될 수 있다.
본 발명의 일실시예에 따르면, ECC 부(138)는 하드 디시전 데이터 및 소프트 디시전 데이터를 사용하여 에러 비트 정정을 수행할 수 있다.
ECC 부(138)는 앞서 설명한 바와 같이 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정할 수 있다. 메모리 인터페이스 유닛(142)는 메모리 장치(150)와 인터페이싱할 수 있다. 도 4는 ECC 부(138)가 ECC 부호화기(170)와 ECC 복호화기(180)를 모두 포함하는 일실시예를 도시하고 있으나, 실질적으로 ECC 부호화기(170)와 ECC 복호화기(180)는 실질적으로 상호 별개의 구성으로 구현될 수도 있다. 프로세서(134)은 전반적인 제반 제어 동작을 수행할 수 있다.
본 발명의 일실시예에 따르면, 프로그램 동작에서, 메모리 장치(150)로 프로그램될 데이터에 대하여 ECC 부(138)가 오리지널 데이터(original data)에 대하여 ECC 부호화를 수행할 수 있다. 이 경우, 리드 동작에서, 메모리 장치(150)에 프로그램된 인코디드 데이터(encoded data), 즉, 코드워드(codeword)에 대해서 ECC 부(138)가 ECC 복호화를 수행하게 된다.
상기 ECC 부(138)는 메모리 장치(150)에 저장되어 있는 인코디드 데이터, 즉 코드워드를 ECC 복호화함으로써 ECC 부호화되기 이전의 오리지널 데이터(original data)로 복원할 수 있다.
도 5를 참조하여 후술되는 바와 같이, 메모리 장치(150)에 저장되어 있는 데이터에 대한 리드 동작은 단계 S511의 하드 디시전 리드 동작과 단계 S531의 소프트 디시전 리드 동작을 포함할 수 있다. 하드 디시전 리드 동작은 하드 디시전 리드 전압(VHD)으로 메모리 장치(150)로부터 데이터를 리드하는 동작이다. 소프트 디시전 리드 동작은 하드 디시전 리드 전압(VHD)과 다른 레벨을 가지는 소프트 디시전 리드 전압들(VSD)로 메모리 장치(150)로부터 데이터를 리드하는 동작이다. 예를 들어, 하드 디시전 리드 전압들(VHD)을 이용하여 읽어진 메모리 셀들에서, 소프트 디시전 리드 전압들(VSD)을 이용하여 추가적으로 소프트 디시전 리드 동작이 수행될 수 있다.
상기 하드 디시전 리드 동작에 의해 메모리 장치(150)로부터 리드된 인코디드 데이터, 즉 코드워드는 ECC 부(138)에 의해 오리지널 데이터로 복호화될 수 있다.
상기 소프트 디시전 리드 동작은 메모리 장치(150)에 저장된 데이터를 단순히 리드하는 동작이라기 보다는, 하드 디시전 리드 동작에 의하여 리드된 데이터에 신뢰도를 부가할 수 있는 정보인 로그 우도비(log likelihood ratio; LLR)를 소프트 디시전 리드 전압들(VSD)에 의해 생성하는 동작을 의미한다.
상기 LLR은 ECC 부(138)에 의해 ECC 복호화될 수 있다. ECC 부(138)는 LLR을 이용하여 메모리 장치(150)로부터 리드된 인코디드 데이터, 즉 코드워드의 에러를 검출하고 정정할 수 있다.
도 5를 참조하면, 컨트롤러(130)의 동작 방법은 하드 디시전 복호화 단계(S510)로 구성되며, 소프트 디시전 복호화 단계(S530)가 추가적으로 구성될 수 있다. 하드 및 소프트 디시전 복호화 단계(S510 및 S530)의 대상 데이터, 즉 메모리 장치(150)에 저장되어 있는 데이터는 ECC 부(138)에 의해 ECC 부호화된 인코디드 데이터(encoded data), 즉 코드워드(codeword)이다.
예를 들어, 하드 디시전 복호화 단계(S510)는 하드 디시전 리드 전압(VHD)으로 메모리 블록(150 내지 156)의 메모리 셀로부터 리드된 소정 길이의 하드 디시전 리드 데이터에 대한 하드 디시전 ECC 복호화 단계일 수 있다. 하드 디시전 복호화 단계(S510)는 단계 S511 내지 단계 S515로 구성될 수 있다.
예를 들어, 소프트 디시전 복호화 단계(S530)는, 하드 디시전 복호화 단계(S510)에서 하드 디시전 ECC 복호화가 최종적으로 실패한 경우에, 특정 하드 디시전 리드 전압(VHD)에 대하여 소프트 디시전 리드 데이터를 형성하여 ECC 복호화를 수행하는 소프트 디시전 ECC 복호화 단계일 수 있다. 소프트 디시전 복호화 단계(S530)는 단계 S531 내지 단계 S535로 구성될 수 있다.
앞서 설명된 바와 같이, 하드 디시전 리드 단계인 단계 S511에서, 하드 디시전 리드 전압들(VHD)로 메모리 장치(150)로부터 하드 디시전 리드 데이터가 리드될 수 있다. 컨트롤러(130)는 읽기 커맨드 및 주소를 메모리 장치(150)로 전송할 수 있다. 메모리 장치(150)는 읽기 커맨드 및 주소에 응답하여, 하드 디시전 리드 전압들(VHD)로 메모리 장치(150)로부터 하드 디시전 리드 데이터를 리드할 수 있다. 리드된 하드 디시전 리드 데이터는 컨트롤러(130)로 전송될 수 있다.
단계 S513에서, 제1 ECC 복호화로서 하드 디시전 ECC 복호화가 수행될 수 있다. ECC 부(138)는 메모리 장치(150)로부터 하드 디시전 리드 전압들(VHD)을 이용하여 리드된 하드 디시전 리드 데이터를 에러 정정 코드를 이용하여 하드 디시전 ECC 복호화를 수행할 수 있다.
단계 S515에서, 하드 디시전 ECC 복호화가 성공되었는지 판별된다. 즉, 단계 S515에서는 단계 S513에서 하드 디시전 ECC 복호화된 하드 디시전 데이터의 에러가 정정되었는지 판별된다. 예를 들어, 컨트롤러(130)는 하드 디시전 ECC 복호화된 하드 디시전 데이터 및 패리티 체크 행렬(Parity Check Matrix)을 이용하여, 하드 디시전 ECC 복호화된 하드 디시전 데이터의 에러가 정정되었는지 판별한다. 예를 들어, 하드 디시전 ECC 복호화된 하드 디시전 데이터와 패리티 체크 행렬의 연산 결과가 영행렬('0')일 때, 하드 디시전 ECC 복호화된 하드 디시전 데이터는 올바른 데이터인 것으로 판별될 수 있다. 반면, 하드 디시전 ECC 복호화된 하드 디시전 데이터와 패리티 체크 행렬의 연산 결과가 영행렬('0')이 아닐 때, 하드 디시전 ECC 복호화된 하드 디시전 데이터는 올바른 데이터가 아닌 것으로 판별될 수 있다.
상기 단계 S515의 판단 결과, 단계 S513의 하드 디시전 ECC 복호화가 성공적인 것으로 판별된 경우, 단계 S520에서는 단계 S511의 하드 디시전 리드 전압(VHD)에 의한 리드 동작이 성공적인 것으로 평가되며 에러 정정 복호화는 종료될 수 있다. 단계 S513의 하드 디시전 ECC 복호화된 하드 디시전 데이터는 에러 정정된 데이터로서 컨트롤러(130) 외부로 출력되거나 컨트롤러(130)의 내부에서 사용될 수 있다.
상기 단계 S515의 판단 결과, 단계 S513의 하드 디시전 ECC 복호화가 실패인 것으로 판별된 경우, 소프트 디시전 복호화 단계(S530)가 수행될 수 있다.
앞서 설명된 바와 같이 소프트 디시전 리드 단계인 단계 S531에서, 소프트 디시전 리드 전압들(VSD)로 메모리 장치(150)로부터 소프트 디시전 리드 데이터가 리드될 수 있다. 예를 들어, 하드 디시전 리드 전압들(VHD)을 이용하여 읽어진 메모리 셀들에서, 소프트 디시전 리드 전압들(VSD)을 이용하여 추가적인 리드가 수행될 수 있다. 소프트 디시전 리드 전압들(VSD)은 하드 디시전 리드 전압들(VHD)과 다른 레벨들을 가질 수 있다.
단계 S533에서, 제2 ECC 복호화로서 소프트 디시전 ECC 복호화가 수행될 수 있다. 소프트 디시전 ECC 복호화는 하드 디시전 리드 데이터와 소프트 디시전 리드 전압들(VSD)을 이용하여 리드된 데이터를 포함하는 소프트 디시전 리드 데이터에 기반하여 수행될 수 있다. 하드 디시전 리드 전압들(VHD)과 소프트 디시전 리드 전압들(VSD)은 서로 다른 레벨들을 가질 수 있다.
예를 들어, 메모리 장치(150)의 메모리 셀들(MC0 to MCn-1) 각각은 도 2에서 예시된 7개의 프로그램 상태(state)의 문턱 전압 산포(P1 to P7)와 하나의 소거 상태(state) 문턱 전압 산포(E) 중 어느 하나의 상태에 속할 수 있다.
상기 하드 디시전 리드 전압들(VHD)들 각각은 복수의 상태들 중에서 인접한 두 개의 논리 상태들간의 전압 레벨을 가질 수 있다. 소프트 디시전 리드 전압들(VSD) 각각은 복수의 상태들 중에서 인접한 두 개의 논리 상태들간 레벨을 갖되, 하드 디시전 리드 전압들(VHD)과 다른 레벨을 가질 수 있다.
상기 메모리 셀들(MC0 to MCn-1)에서 하드 디시전 리드 전압(VHD)으로 리드된 하드 디시전 리드 데이터 값과 소프트 디시전 리드 전압(VSD)으로 리드된 소프트 디시전 리드 데이터 값은 서로 다를 수 있다. 예를 들어, 메모리 셀들 중 정상적인 논리 상태의 전압 분포보다 낮거나 높은 문턱 전압을 갖는 테일(tail) 셀들이 존재할 수 있다. 테일 셀들에서 하드 디시전 리드 전압(VHD)으로 리드된 데이터 값과 소프트 디시전 리드 전압(VSD)으로 리드된 데이터 값은 서로 다를 수 있다. 하드 디시전 리드 전압(VHD)에 따른 리드에 더하여, 소프트 디시전 리드 전압들(VSD)에 따른 추가적인 리드가 수행되면, 메모리 셀들(MC0 to MCn-1)의 문턱 전압들에 대한 추가적인 정보, 즉 하드 디시전 리드 동작에 의하여 리드된 데이터에 신뢰도를 부가할 수 있는 정보인 LLR(예를 들어, 테일 셀들에 대한 정보)이 획득될 수 있다.
상기 추가적인 정보가 획득되면, 메모리 셀들(MC0 to MCn-1)이 저장하는 데이터가 제1 상태(예를 들어, '1') 또는 제2 상태(예를 들어, '0')일 확률 또는 우도(likelihood ratio)의 정확성이 증가할 수 있다. 즉, ECC 복호화의 신뢰성이 증가할 수 있다. 컨트롤러(130)는 하드 디시전 리드 전압(VHD) 및 소프트 디시전 리드 전압(VSD)으로 리드된 소프트 디시전 리드 데이터를 이용하여 소프트 디시전 ECC 복호화를 수행할 수 있다. 하드 디시전 리드 전압(VHD)과 소프트 디시전 리드 전압(VSD)간 관계는 도 8a 및 도 8b을 참조하여 후술된다.
단계 S535에서, 소프트 디시전 ECC 복호화가 성공되었는지 판별된다. 즉, 단계 S535에서는 단계 S533에서 소프트 디시전 ECC 복호화된 소프트 디시전 데이터의 에러가 정정되었는지 판별된다. 예를 들어, 컨트롤러(130)는 소프트 디시전 ECC 복호화된 소프트 디시전 데이터 및 패리티 체크 행렬(Parity Check Matrix)을 이용하여, 소프트 디시전 ECC 복호화된 소프트 디시전 데이터의 에러가 정정되었는지 판별한다. 예를 들어, 소프트 디시전 ECC 복호화된 소프트 디시전 데이터와 패리티 체크 행렬의 연산 결과가 영행렬('0')일 때, 소프트 디시전 ECC 복호화된 소프트 디시전 데이터는 올바른 데이터인 것으로 판별될 수 있다. 반면, 소프트 디시전 ECC 복호화된 소프트 디시전 데이터와 패리티 체크 행렬의 연산 결과가 영행렬('0')이 아닐 때, 소프트 디시전 ECC 복호화된 소프트 디시전 데이터는 올바른 데이터가 아닌 것으로 판별될 수 있다.
상기 소프트 디시전 ECC 복호화된 소프트 디시전 데이터와 패리티 체크 행렬의 연산, 그리고 하드 디시전 ECC 복호화된 하드 디시전 데이터와 패리티 체크 행렬의 연산은 동일하게 수행될 수 있다.
상기 단계 S535의 판단 결과, 단계 S533의 소프트 디시전 ECC 복호화가 성공적인 것으로 판별된 경우, 단계 S520에서는 단계 S531의 소프트 디시전 리드 전압(VSD)에 의한 리드 동작이 성공적인 것으로 평가되며 에러 정정 복호화는 종료될 수 있다. 단계 S533의 소프트 디시전 ECC 복호화된 소프트 디시전 데이터는 에러 정정된 데이터로서 컨트롤러(130) 외부로 출력되거나 컨트롤러(130)의 내부에서 사용될 수 있다.
상기 단계 S535의 판단 결과, 단계 S533의 소프트 디시전 ECC 복호화가 실패인 것으로 판별된 경우, 단계 S540에서는 단계 S531의 소프트 디시전 리드 전압(VSD)에 의한 리드 동작이 실패인 것으로 평가되며 ECC 복호화는 종료될 수 있다.
도 6a은 태너 그래프로 표현되는 LDPC 복호화를 나타내는 개념도이다.
도 6b는 LDPC 코드 구조를 나타내는 개념도이다.
도 6c는 LDPC 복호화에 따른 신드롬 체크 과정을 나타내는 개념도이다.
ECC는 저장 시스템에서 통상적으로 사용될 수 있다. 저장 디바이스에서 발생하는 다양한 물리적 현상은 저장되는 정보를 손상시키는 잡음 효과를 야기한다. 에러 보정 코딩 스킴은 저장된 정보를 최종적인 에러로부터 보호하기 위해 사용될 수 있다. 이것은 메모리 디바이스 내의 저장 이전에 정보를 부호화함으로써 수행될 수 있다. 부호화 프로세스는 정보에 리던던시를 추가함으로써 그 정보 비트 시퀀스를 코드워드로 변환한다. 이러한 리던던시는 복호화 프로세스를 통해 어떻게든 손상된 코드워드로부터 정보를 복구하기 위해 사용될 수 있다.
반복 코딩 스킴에서, 코드는 몇가지 단순한 구성 코드의 연속으로 구성되고, 그 단순 코드의 구성 복호화기 사이에서 정보를 교환함으로써 반복 복호화 알고리즘을 사용하여 복호화될 수 있다. 통상적으로, 이러한 코드는 구성 코드 간의 상호연결을 나타내는 태너 그래프(Tanner graph) 또는 이분 그래프(bipartite graph)를 사용하여 정의될 수 있다. 이러한 경우에, 복호화는 그래프 에지를 통해 패싱하는 반복적인 메시지로 보여질 수 있다.
대중적인 종류의 반복적 코드는 저밀도 패리티 체크(Low Density Parity Check; LDPC) 코드이다. LDPC 코드는 저밀도의(sparse) 패리티 체크 행렬(H)에 의해 형성되는 선형 이진 블록 코드이다.
도 6a를 참조하면, 상기 LDPC 코드는 코드를 정의하는 패리티 검사행렬(Parity check matrix)의 각 행과 열에 1의 수가 매우 적은 부호로서, 체크 노드(check node)들(610)과 변수 노드(variable node)들(620)과, 상기 체크노드들(610)과 변수노드들(620)을 연결하는 에지(Edge)들(615)로 구성된 태너 그래프에 의해 그 구조가 정의될 수 있다. 상기 체크 노드(610)로부터 체크노드 프로세싱 후에 변수노드(620)로 전달되는 값은 체크 노드 메시지(615A)이고, 상기 변수 노드(620)에서 변수노드 프로세싱 후 상기 체크 노드(610)로 전달되는 값은 변수 노드 메시지(615B)이다.
상기 LDPC 코드의 복호화는 일반적으로 sum-product 알고리즘에 의한 반복 복호화(iterative decoding)이다. 상기 sum-product 알고리즘을 단순화한 Min-sum 알고리즘과 같은 준최적 방법의 message-passing 알고리즘을 이용한 복호화도 가능하다.
예를 들어, 도 6b를 참조하면, LDPC 코드의 태너 그래프는 정해진 LDPC 코드의 패리티 검사식을 나타내는 5개의 체크 노드(610)와, 각 심볼을 나타내는 10개의 변수 노드(620) 및 이들의 연관성을 나타내는 에지들(615)들로 이루어진다. 상기 에지들(615)은 각 체크 노드(610)에서 상기 체크 노드(610)가 나타내는 패리티 검사식에 포함되는 코드 심볼에 해당하는 변수 노드(620)에 연결 될 수 있다. 도 6b는, 모든 체크 노드(610) 각각에 연결된 변수 노드의 수가 4개로 일정하고, 모든 변수 노드(620) 각각에 연결된 검사노드의 수가 2개로 일정한, 정규 LDPC코드를 예시하고 있다. 상기 변수 노드(620)의 최초 값은 하드 디시전 데이터 또는 소프트 디시전 데이터일 수 있다.
도 6c를 참조하면, 상기 태너 그래프에 대응되는 패리티 체크 행렬(H)이 도시된다. 이것은 패리티 검사식들의 그래픽 표현과 유사하여, 상기 패리티 검사행렬(H)의 각 열 및 각 행에는 동일한 개수의 1이 있다. 즉, 패리티 검사행렬(H)의 각 열은 각 변수 노드들(620)에 더한 상기 체크 노드들(610)의 연결을 나타내는 2개의 1을 가지며, 각 행은 상기 각 체크 노드들(610)에 대한 상기 변수 노드들(620)의 연결을 나타내는 4개의 1을 갖는다.
상기 LCPC 복호화에서, 태너 그래프 상의 변수 노드(620)와 체크 노드(610)들이 각 노드별로 생성 및 업데이트 한 메시지들을 서로 교환하는 과정을 반복한다. 이때, 각 노드는 sum-product 알고리즘 혹은 그와 유사한 준 최적의 방법을 이용하여 메시지를 업데이트할 수 있다.
제1 하드 디시전 리드 전압(VHD)으로 상기 메모리 블록(211)의 메모리 셀로부터 리드된 소정 길이의 하드 디시전 리드 데이터에 대한 LDPC 복호화는, 변수 노드(620)의 초기 업데이트 이후, 체크 노드 업데이트와, 변수 노드 업데이트와, 신드롬 체크로 구성되는 1 반복(iteration)이 복수 회로 구성될 수 있다. 상기 1 반복 후에, 상기 신드롬 체크의 결과가 소정 조건을 만족하면 상기 LDPC 복호화를 종료하고, 상기 신드롬 체크의 결과가 소정 조건을 만족하지 못하면, 체크 노드 업데이트와, 변수 노드 업데이트와, 신드롬 체크로 구성되는 1 반복을 추가로 수행한다. 상기 복수 회의 1 반복은 최대 반복 회수로 제한되며, 상기 최대 반복 회수에 도달할 때까지 상기 소정 조건을 만족하지 못하면, 상기 코드워드에 대한 LDPC 복호화, 즉 LDPC 복호화는 실패한 것으로 평가될 수 있다.
도 6c를 참조하면, 상기 신드롬 체크는 상기 변수 노드 업데이트의 결과로 획득되는 벡터(v)와 상기 패리티 검사행렬(H)의 곱(product; Hvt) 연산 결과가 상기 소정 조건을 만족하는지 여부를 확인하는 과정이며, 상기 곱(product) 연산 결과로서 영 벡터(0)가 획득되면 상기 소정 조건을 만족하게 된다.
도 6c는 상기 신드롬 체크 과정을 나타내고 있다. 도 6c는 예시적으로 상기 곱(product) 연산 결과로서 영이 아닌 벡터 "01000"을 도시하고 있으며, 따라서 도 6c가 나타내는 신드롬 체크는 상기 소정 조건을 만족하지 못한 것이어서 상기 1 반복을 다시 수행해야 한다는 것을 보여주고 있다.
LPDC 부호는 충분히 좋은 채널 정보를 입력받을 때, 좀더 강력한 오류정정 성능을 가질 수 있다. 이 때, 입력 채널 정보의 품질(양자화 레벨)을 향상시키는 과정에서 반복적인 데이터 읽기 시도로 인하여 읽기 접근 시간이 크게 지연되는 문제점이 나타날 수 있다. 또한, 메모리 장치의 구성요소의 페일(예를 들면, 배드 블록의 발생)이 발생한 경우, 데이터 리드 시간이 크게 증가될 수 있다. 이를 해결하기 위하여, 본 발명의 실시 예에 따른 컨트롤러(130)는 LDPC 부호와 함께 최대거리분리(Maximum-Distance Sparable, MDS) 부호를 연접하여 ECC 부호화 및 ECC 복호화 동작을 수행할 수 있다. 설명의 편의를 위하여, 본 발명의 실시 예에 따른 컨트롤러(130)는 (n,k) MDS 부호를 사용한다고 가정한다.
컨트롤러(130)가 (n,k) MDS 부호를 활용하여 ECC 복호화 동작을 수행하는 경우, 컨트롤러(130)는 전체 ECC 참여 구성요소(예를 들면, 메모리 블록)의 개수 n개보다 작은 k개의 구성요소에서 리드 요청이 처리 완료되는 것으로 n개의 구성요소에 저장된 데이터를 모두 읽은 효과를 가질 수 있다. 예를 들어, n이 3, k가 2라고 가정할 때, 컨트롤러(130)는 전체 ECC 참여 메모리 블록의 개수 3보다 작은 2개의 메모리 볼록에서 리드 요청에 대한 처리를 성공적으로 완료하는 것으로써, 3개의 메모리 블록에 저장된 데이터를 모두 읽은 효과를 가질 수 있다.
따라서, MDS 부호의 특성을 활용하여, 본 발명의 실시 예에 따른 컨트롤러(130)는 저장하고자 하는 데이터를 k조각으로 나눈 후, MDS 부호를 사용하여 n 조각으로 부호화할 수 있다. 나아가, 컨트롤러(130)는 부호화된 데이터를 총 n개의 메모리 장치의 구성요소(예를 들면, 메모리 블록)에 나누어 저장할 수 있다. 그 후, 컨트롤러(130)가 상기 저장된 데이터를 리드할 때, 컨트롤러(130)에 의하여 총 n개의 메모리 장치의 구성요소에 동시에 접근하여 먼저 k개의 리드 요청이 성공되면, 나머지 n-k개의 리드 요청은 무시될 수 있다.
이하에서는 도 7a 내지 도 7d를 참조하여, MDS 부호를 활용한 복호 동작이 좀 더 자세히 설명된다. 설명의 편의를 위하여 n은 3, k는 2라고 가정하고, 메모리 장치의 구성요소는 메모리 블록으로 가정한다. 다만, 이는 하나의 실시 예일뿐이며, 이에 제한되는 것은 아니다.
도 7a 내지 도 7d는 (3,2) MDS 부호에 대한 복호화 동작을 나타낸 개념도이다. 앞서 언급된 바와 같이, 리드 데이터(이하, 타겟 데이터)는 MDS 부호를 사용하여 n조각, 즉 3조각으로 부호화 되어 메모리 블록들(701, 703, 705)에 각각 개별적으로 저장되었다. 예를 들면, 타겟 데이터에 대응하는 제 1 부호(a1)는 제 1 메모리 블록(701)에 저장되어 있고, 타겟 데이터에 대응하는 제 2 부호(a2)는 제 2 메모리 블록(703)에 저장되어 있으며, 타겟 데이터에 대응하는 제 3 부호(a1+a2)는 제 3 메모리 블록(705)에 저장되어 있다. 컨트롤러(130)는 타겟 데이터를 리드하기 위하여 제 1 부호(a1) 내지 제 3 부호(a1+a2)에 대하여 리드 요청를 제 1 메모리 블록 내지 제 3 메모리 블록(701 내지 705) 각각 전달할 수 있다. 컨트롤러(130)는 리드 요청을 제 1 메모리 블록 내지 제 3 메모리 블록(701 내지 705) 각각에 대응하는 큐들(701a 내지 705a) 각각에 큐잉할 수 있다. 큐들(701a 내지 705a)은 메모리 장치(150) 내 컨트롤러(130)와 인터페이싱할 수 있는 인터페이스부(미도시)에 포함될 수 있다. 이때, 큐들(701a 내지 705a)은 FIFO 구조를 가지고 있다고 가정한다. 따라서, 큐들(701a 내지 705a)은 먼저 요청된 요청을 먼저 처리할 수 있다.
도 7a를 참조하면, 컨트롤러(130)는 제 1 메모리 블록(701)에 저장된 제 1 부호(a1)를 리드하기 위한 제 1 요청(701b)를 제 1 큐(701a)에 큐잉할 수 있다. 동일한 원리로, 제 2 메모리 블록(703)에 저장된 제 2 부호(a2)를 리드하기 위한 제 2 요청(703b)를 제 2 큐(703a)에 큐잉할 수 있으며, 제 3 메모리 블록(705)에 저장된 제 3 부호(a1+a2)를 리드하기 위한 제 3 요청(705b)를 제 3 큐(705a)에 큐잉할 수 있다. 다만, 큐들(701a 내지 705a)은 처리해야 할 요청의 개수가 상이할 수 있다. 예를 들면, 제 1 큐(701a)는 제 1 요청(701b)를 처리하기 전에 2개의 요청을 처리해야 하는 상태이며, 제 2 큐(703a)는 제 2 요청(703b)를 처리하기 전에 1개의 요청을 처리해야 하는 상태이다. 따라서, 제 1 큐(701a) 및 제 2 큐(703a)는 제 1 요청(701b) 및 제 2 요청(703b)보다 먼저 처리해야 할 요청을 처리한 후에, 제 1 요청(701b) 및 제 2 요청(703b)를 각각 처리할 수 있다. 반면에, 제 3 큐(705a)는 제 3 요청(705b)보다 처리해야 할 요청이 존재하지 아니하므로, 제 3 요청(705b)는 바로 처리될 수 있다.
따라서, 도 7b를 참조하면, 컨트롤러(130)는 제 3 메모리 블록(705)에 저장된 제 3 부호(a1+a2)를 리드할 수 있다. 이때, 컨트롤러(130)는 제 2 큐(703a)에서 제 2 요청(703b)보다 앞서 전달받은 요청이 처리되어 제 2 요청(703b)를 처리할 수 있다.
도 7c를 참조하면, 컨트롤러(130)는 제 2 메모리 블록(703)에 저장된 제 2 부호(a2)를 리드할 수 있다. 컨트롤러(130)는 타겟 데이터에 대하여 (3,2) MDS 부호를 활용하였기 때문에 3개의 메모리 블록들(701 내지 705) 중 2개의 메모리 블록(703 및 705)에서 타겟 데이터에 대응하는 제 2 부호(a2) 및 제 3 부호(a1+a2)를 리드하는 것으로 제 1 부호 내지 제 3 부호(a1 내지 a1+a2)를 모두 리드한 효과를 가질 수 있다. 그 결과, 제 1 요청(701b)을 처리할 필요성이 없다.
도 7d를 참조하면, 컨트롤러(130)는 제 2 부호(a1) 및 제 3 부호(a1+a2)를 리드하였으므로, 제 1 부호(a1)를 리드할 필요성이 없다. 따라서, 제 1 요청(701b)를 처리할 필요성이 없기 때문에, 컨트롤러(130)는 제 1 큐(701a)에 큐잉된 제 1 요청(701b)에 대하여 제거 커맨드를 제공할 수 있으며, 제거 커맨드에 기초하여 제 1 요청(701b)를 제거(abandon)할 수 있다.
도 8a은 도 5에 도시된 소프트 디시전 리드 동작으로서, 2비트 소프트 디시전 리드 동작을 나타내는 개념도이고, 도 8b은 도 5에 도시된 소프트 디시전 리드 동작으로서, 3비트 소프트 디시전 리드 동작을 나타내는 개념도이다.
도 8a을 참조하면, 도 5를 참조하여 설명된 하드 디시전 복호화 단계(S510)에서, 하드 디시전 리드 전압(VHD)이 메모리 장치(150)의 메모리 셀로 인가될 때, 메모리 셀의 온-오프 상태에 따라 하드 디시전 데이터(2-1)는 1 및 0 중 어느 하나의 값을 가질 수 있다.
상기 소프트 디시전 복호화 단계(S530)에서, 소프트 디시전 리드 동작은 하드 디시전 리드 전압(VHD)을 기준으로 일정한 전압 차를 갖는 복수의 소프트 디시전 리드 전압들(VSD1 , VSD2)을 메모리 셀에 인가하여 하드 디시전 리드 데이터에 신뢰도를 부가하는 정보, 즉 LLR을 형성할 수 있다.
도 8a에 도시된 바와 같이, 2-비트 소프트 디시전 리드 동작의 경우, 복수의 소프트 디시전 리드 전압들(VSD1 , VSD2) 중 제1 소프트 디시전 리드 전압(VSD1)이 메모리 셀에 인가되면, 메모리 셀의 온 또는 오프에 따라 제1 소프트 디시전 리드 데이터 값 (2-2)은 "1000"이 될 수 있다. 유사하게, 복수의 소프트 디시전 리드 전압들(VSD1, VSD2) 중 제2 소프트 디시전 리드 전압(VSD2)에 따라 제2 소프트 디시전 리드 데이터 값(2-3)은 "1110"이 될 수 있다.
예를 들어, ECC 부(138)는 제1, 2 소프트 디시전 리드 데이터 값(2-2, 2-3)에 대하여 XNOR(exclusive NOR) 연산을 수행하여, 소프트 디시전 데이터(2-4), 즉 LLR을 생성할 수 있다. LLR(2-4)은 하드 디시전 데이터(2-1)에 신뢰도를 부가할 수 있다.
예를 들어, 소프트 디시전 데이터(2-4) "1"은 하드 디시전 데이터(2-1)의 제1 상태(예를 들어, '1') 또는 제2 상태(예를 들어, '0')일 확률이 강하다(strong)는 것을 나타내며, "0"은 하드 디시전 데이터(2-1)의 제1 상태(예를 들어, '1') 또는 제2 상태(예를 들어, '0')일 확률이 약하다(weak)는 것을 나타낼 수 있다.
도 8b을 참조하면, 도 5를 참조하여 설명된 하드 디시전 복호화 단계(S510)에서, 하드 디시전 리드 전압(VHD)이 메모리 장치(150)의 메모리 셀로 인가될 때, 메모리 셀의 온-오프 상태에 따라 하드 디시전 데이터(3-1)는 1 및 0 중 어느 하나의 값을 가질 수 있다.
상기 소프트 디시전 복호화 단계(S530)에서, 소프트 디시전 리드 동작은 하드 디시전 리드 전압(VHD)을 기준으로 일정한 전압 차를 갖는 복수의 소프트 디시전 리드 전압들(VSD1 to VSD6)을 메모리 셀에 인가하여 하드 디시전 리드 데이터에 신뢰도를 부가하는 정보, 즉 LLR을 형성할 수 있다.
도 8b에 도시된 바와 같이, 3-비트 소프트 디시전 리드 동작의 경우, 복수의 소프트 디시전 리드 전압들(VSD1 to VSD6) 중 제1, 2 소프트 디시전 리드 전압(VSD1 , VSD2)이 메모리 셀에 인가되면, 도 8a을 참조하여 설명된 바와 같이 제1, 2 소프트 디시전 리드 데이터 값이 생성되며, 이러한 제1, 2 소프트 디시전 리드 데이터 값에 대하여 XNOR(exclusive NOR) 연산이 수행됨으로써 제1 소프트 디시전 데이터(3-2) "1001"이 생성될 수 있다.
또한, 제1, 2 소프트 디시전 리드 전압(VSD1, VSD2)를 중심으로 일정한 전압 차를 가지는 제3 내지 6 소프트 디시전 리드 전압(VSD3 to VSD6)이 메모리 셀에 인가되면, 도 8a을를 참조하여 설명된 바와 유사하게 제3 내지 6 소프트 디시전 리드 데이터 값이 생성되며, 이러한 제3 내지 6 소프트 디시전 리드 데이터 값에 대하여 XNOR(exclusive NOR) 연산이 수행됨으로써 제2 소프트 디시전 데이터(3-3), 즉 LLR "10101"이 생성될 수 있다. LLR(3-3)은 제1 소프트 디시전 데이터(3-2)에 가중치를 부여할 수 있다.
예를 들어, 제2 소프트 디시전 데이터(3-3) "1"은 제1 소프트 디시전 데이터(3-2)의 제1 상태(예를 들어, '1')일 확률이 매우 강하다(very strong)는 것을 나타내며, "0"은 제1 소프트 디시전 데이터(3-2)의 제1 상태(예를 들어, '1')일 확률이 강하다(strong)는 것을 나타낼 수 있다.
유사하게, 제2 소프트 디시전 데이터(3-3) "1"은 제1 소프트 디시전 데이터(3-2)의 제2 상태(예를 들어, '0')일 확률이 매우 약하다(very weak)는 것을 나타내며, "0"은 제1 소프트 디시전 데이터(3-2)의 제2 상태(예를 들어, '0')일 확률이 약하다(weak)는 것을 나타낼 수 있다. 즉, 도 8a에서 설명된 바와 유사하게, LLR(3-3)은 하드 디시전 데이터(3-1)에 보다 많은 신뢰도를 부가할 수 있다.
도 9는 본 발명의 실시 예에 따른 ECC 부호화기(170) 및 ECC 복호화기(180)의 구조 및 메모리 장치(150)와의 데이터 흐름 나타낸 도면이다. 특히, 도 9는 본 발명의 실시 예에 따른 연접 복호화기를 포함하는 메모리 시스템을 예시적으로 보여주는 블록도이다. 컨트롤러(130)에 포함된 ECC부(138)는 연접 부호 방식으로 데이터를 부호화하도록 구성된 ECC 부호화기(170)와 연접 부호 방식으로 데이터를 복호화하도록 구성된 연접 복호화기(180)를 포함할 수 있다. ECC 부호화기(170)와 ECC 복호화기(180)는 ECC부(138)에 포함될 수 있지만, 도 9는 본 발명의 특징을 부각시키기 위하여 ECC 부호화기(170), ECC 복호화기(180) 및 메모리 장치(150)만이 도시된다.
연접 부호 방식은 에러 정정 부호의 성능을 향상시키고 단일 부호가 갖는 특성적인 단점을 보완하기 위하여, 내부 부호(inner code)와 외부 부호(outer code)로 구성된 연접 부호가 부가되어 부호어(cordword)를 생성할 수 있다. 부호어는 하나의 내부 부호와 하나의 외부 부호가 부가된다는 가정하에 본 발명의 실시 예들이 설명된다. 그러나, ECC 부호화기(170)에 포함된 내부 부호화기(171) 및 외부 부호화기(175)의 수에 따라, 그리고 ECC 복호화기(180)에 포함되는 내부 복호화기(181) 및 외부 복호화기(185)의 수에 따라, 연접 부호는 2 혹은 그보다 많은 부호들로 구성될 수 있다.
먼저, ECC 부호화기(170)는 호스트(102)로부터 제공되는 데이터를 입력받을 수 있다. 이때, ECC 부호화기(170)는 연접 부호 방식에 따라 입력된 데이터를 부호화할 수 있다. ECC 부호화기(170)는 입력받은 데이터를 외부 부호화기(171), 내부 부호화기(175)에 차례로 입력하여 데이터를 부호화할 수 있다.
외부 부호화기(171)는 제 1 부호화 방법에 따라 입력된 데이터를 부호화하여 외부 부호어를 생성할 수 있다. 예를 들면, 외부 부호화기(171)는 도 7a 내지 도 7d에서 설명된 (n,k) MDS 부호화 방법에 따라 입력된 데이터를 부호화하여 외부 부호어를 생성할 수 있다. 구체적으로, 외부 부호화기(171)는 입력된 데이터를 k조각으로 나눈 후, MDS 부호를 사용하여 n조각으로 부호화할 수 있다. 따라서, n개의 외부 부호어가 생성될 수 있다.
내부 부호화기(175)는 외부 부호화기(171)에서 출력된 n개의 외부 부호어들 각각을 제공받아 제 2 부호화 방법에 따라 개별적으로 부호화하여 n개의 내부 부호어들을 생성할 수 있다. 예를 들면, 내부 부호화기(175)는 LDPC 부호화 방법에 따라 외부 부호어를 부호화할 수 있다. 그리고, 생성된 내부 부호어들은 컨트롤러(130)에 의하여 메모리 장치(150)의 n개의 구성요소(예를 들면, 메모리 블록)에 각각 저장될 수 있다.
도 10은 ECC 부호화기(170)의 부호 배치방식을 나타낸다. 제 2 부호화 방법에 따라 부호화된 내부 부호어(inner ECC)가 각각의 페이지를 보호할 수 있으며, 이보다 높은 레벨로 제 1 부호화 방법에 따라 부호화된 외부 부호어(outer ECC)가 복수의 페이지들을 다시 보호할 수 있다. 다만, 이는 하나의 실시 예로써 페이지 단위로 설명된 것이고, 이에 제한되는 것은 아니다.
다시 도 9로 돌아와, 추후, 저장된 내부 부호어에 대한 리드 요청이 메모리 장치(150)에 제공된 경우, ECC 복호화기(180)는 메모리 장치(150)로부터 n개의 부호화된 데이터(이하, 내부 부호어)를 제공받을 수 있다. 그리고, ECC 복호화기(180)는 n개의 내부 부호어에 대하여 복호화 동작을 수행할 수 있다.
먼저, 내부 복호화기(185)가 n개의 내부 부호어를 전달받을 수 있다. 내부 복호화기(185)는 내부 부호화기(175)에 의하여 사용된 제 2 부호화 방법에 따라 입력된 내부 부호어들을 복호화하여 오리지널 데이터 혹은 외부 부호어를 생성할 수 있다. 예를 들면, 내부 복호화기(185)는 LDPC 부호를 사용하여 내부 복호화 동작을 수행할 수 있다.
만약, 내부 복호화기(185)가 n개의 내부 부호어를 전달받아 제 2 부호화 방법을 활용하여 내부 복호화 동작을 성공적으로 수행한 경우, ECC부(138)는 복호화된 데이터 즉, 오리지널 데이터를 출력할 수 있다.
반면에, 내부 복호화기(185)가 n개의 내부 부호어를 전달받아 제 2 부호화 방법을 활용하여 일부의 내부 부호어만 내부 복호화 동작을 성공한 경우, 내부 복호화기(185)는 n개의 내부 부호어를 복호화한 결과로 생성된 n개의 외부 부호어들을 외부 복호화기(181)로 제공할 수 있다.
만약, 내부 복호화 동작을 실패한 내부 부호어의 개수가 'n-k'와 비교하여 작거나 같은 경우, 외부 복호화기(181)는 외부 부호화기(171)에 의하여 사용된 제 1 부호화 방법에 따라 외부 부호어를 복호화하여 오리지널 데이터를 생성할 수 있다. 예를 들면, 외부 복호화기(181)는 (n,k) MDS 부호를 활용하여 외부 부호어를 복호화할 수 있다. 구체적으로, 외부 복호화기(181)는 n개의 외부 부호어 중 k개의 외부 부호어에 대한 복호화 동작을 성공적으로 수행하면 전체 외부 부호어에 대한 복호화 동작을 성공적으로 수행할 수 있으며, 그 결과 생성된 오리지널 데이터를 출력할 수 있다.
반면에, 내부 복호화 동작을 실패한 내부 부호어의 개수가 'n-k'보다 큰 경우, 프로세서(134)는 메모리 장치(150)와 연결된 채널 정보 품질을 높이기 위하여 메모리 셀 센싱을 재시도할 수 있다.
만약, 채널 정보 품질이 향상된다면, ECC부(138)는 다시 내부 복호화기(185) 및 외부 복호화기(181) 각각에 대응하는 부호화 방법을 사용하여 오리지널 데이터를 생성하도록 ECC 복호화 동작을 반복할 수 있다. 예를 들면, ECC부(138)는 MDS 부호의 복호 동작이 실패할 때에만, LDPC 부호의 입력 정보 품질을 향상시켜 반복적으로 복호동작을 시동할 수 있다.
반면에, 채널 정보 품질이 향상되지 않는다면, ECC부(138)는 더 이상 ECC 복호화 동작을 반복하지 아니하고, 리드 페일로 판단할 수 있다.
상기와 같은 방법을 활용하여 채널 정보 품질을 높이기 위한 메모리 셀 센싱 재시도 동작의 횟수를 줄일 수 있으며, 그 결과 리드 동작에 소요되는 시간을 감소시킬 수 있다.
도 11은 본 발명의 메모리 시스템(110)의 동작을 나타낸 흐름도이다. 특히, 도 11은 ECC부(138)가 (n,k) MDS 부호 및 LDPC 부호에 의하여 부호화된 데이터를 복호화하는 동작을 나타낸다.
단계 S1101에서, 컨트롤러(130)는 메모리 장치(150)에 저장된 데이터(즉, 내부 부호어)를 경판정 전압을 활용하여 센싱할 수 있다. 그리고, 도 9에서 설명된 바와 같이, n개의 내부 부호어가 센싱될 수 있다.
그리고, 단계 S1103에서, 컨트롤러(130)는 센싱된 n개의 내부 부호어를 메모리 장치(150)로부터 제공받을 수 있다.
단계 S1105에서, 제공받은 n개의 내부 부호어는 ECC부(138) 내 내부 복호화기(185)에 제공될 수 있다. 그리고, 내부 복호화기(185)는 LDPC 부호를 사용하여 제공된 n개의 내부 부호어를 내부 복호화할 수 있다.
만약, 내부 복호화기(185)가 n개의 내부 부호어를 모두 성공적으로 내부 복호화 동작을 수행한다면(단계 S1107에서 'Yes'), 단계 S1109에서, ECC부(138)는 전체 복호화 동작을 성공적으로 판단하여 내부 복호화된 데이터 즉, 오리지널 데이터를 출력할 수 있다.
반면에, 내부 복호화기(185)가 n개의 내부 부호어를 모두 성공적으로 내부 복호화 동작을 수행하지 못하였으나(단계 S1107에서, 'No), 내부 복호화 동작에 실패한 내부 부호어의 개수가 'n-k'와 비교하여 작거나 같다면(단계 S1111에서, 'Yes'), 단계 S1113에서, 외부 복호화기(181)가 n개의 내부 부호어를 전달받아 (n,k) MDS 부호를 사용하여 외부 복호화 동작을 수행할 수 있다. 그리고, 단계 S1109에서, ECC부(138)는 전체 복호화 동작을 성공적으로 판단하여, 외부 복호화된 데이터 즉, 오리지널 데이터를 출력할 수 있다.
반면에, 내부 복호화기(185)가 n개의 내부 부호어를 모두 성공적으로 내부 복호화 동작을 수행하지 못하였으나(단계 S1107에서, 'No), 내부 복호화 동작에 실패한 내부 부호어의 개수가 'n-k'보다 크며(단계 S1111에서, 'No'), 채널 정보 품질이 최상이 아닌 경우(단계 S1115에서, 'No'), 프로세서(134)는 메모리 장치(150)와 연결된 채널 정보 품질을 높이기 위하여 메모리 셀 센싱을 재시도할 수 있다. 그리고, ECC부(138)는 단계 S1107 내지 단계 S1113에 대응하는 동작을 수행할 수 있다.
다만, 채널 정보 품질이 이미 최상라면(단계 S1115에서, 'Yes'), 단계 S1119에서 ECC부(138)는 본 리드 동작을 실패로 판단할 수 있다.
도 12a 내지 도 12b는 본 발명의 실시 예에 따른 컨트롤러(130)의 동작을 나타낸 개념도이다. 이하에서는, 설명의 편의를 위하여 메모리 장치(150)의 구성요소를 메모리 블록이라 가정한다. 다만, 이는 하나의 실시 예일뿐이며, 이에 제한되는 것은 아니다.
만약, 메모리 블록에 결함이 발생된 경우, 프로세서(134)는 결함이 발생된 메모리 블록을 복구할 수 있다. 구체적으로, n개의 메모리 블록 중에 어느 하나의 메모리 블록에 결함이 발생된 경우, 프로세서(134)는 남아있는 'n-1'개의 메모리 블록을 통하여 결함으로 인해 손실된 메모리 블록의 데이터를 복구할 수 있다.
도 12a 및 도 12b에서, 결함이 발생된 메모리 블록은 제 1 메모리 블록(1201)이며, 남아있는 메모리 블록은 제 2 메모리 블록(1203) 내지 제 4 메모리 블록(1207)이고, 제 1 메모리 블록(1201)의 데이터가 복구될 메모리 블록은 제 5 메모리 블록(1205)이다.
먼저, 프로세서(134)는 즉시 복구 정책에 따라 결함 메모리 블록 발생 시, 수행 중이던 리드 동작을 잠시 멈추고 복구 동작을 우선적으로 수행할 수 있다.
도 12a를 참조하면, 제 1 메모리 블록(1201) 및 제 4 메모리 블록(1207) 각각에서 요청이 처리되고 있는 와중에 제 1 메모리 블록(1201)에 결함이 발생한 경우, 프로세서(134)는 제 2 메모리 블록(1203) 내지 제 4 메모리 블록(1207) 각각에 복구 요청(R)을 제공할 수 있다. 그 결과, 프로세서(134)는 제 2 메모리 블록(1203) 내지 제 4 메모리 블록(1207) 각각에 대응하는 큐들(1203a 내지 1207a)에 복구 요청(R)을 큐잉할 수 있다. 그리고, 프로세서(134)는 복구 요청(R)을 제일 먼저 처리될 수 있도록 큐잉할 수 있다. 그 후, 프로세서(134)는 제 1 메모리 블록(1201)에 저장된 데이터를 제 5 메모리 블록(1209)로 이동시킬 수 있다.
반면에, 프로세서(134)는 연기 복구 정책에 따라 결함 메모리 블록 발생 시, 대기열에 쌓여있는 요청들을 먼저 처리한 후에 대기열이 비는 시점을 활용하여 복구 동작을 수행할 수 있다.
도 12b를 참조하면, 상기와 동일하게, 프로세서(134)는 제 2 메모리 블록(1203) 내지 제 4 메모리 블록(1207) 각각에 대응하는 큐들(1203b 내지 1207b)에 복구 요청(R)을 큐잉할 수 있다. 도 12a와는 상이하게, 프로세서(134)는 복구 요청(R)을 이미 큐잉된 요청이 완료된 후에 처리될 수 있도록 큐잉할 수 있다. 즉, 제 2 메모리 블록(1203) 내지 제 4 메모리 블록(1207) 각각에 대응하는 큐들(1203b 내지 1207b)에 이미 큐잉된 모든 요청이 완료될 때, 프로세서(134)는 제 1 메모리 블록(1201)에 저장된 데이터를 제 5 메모리 블록(1209)로 이동시킬 수 있다.
결함 메모리 블록에 저장된 데이터가 중요한 경우, 프로세서(134)는 즉시 복구 정책을 활용하여 복구 동작을 수행할 수 있다. 반면에, 현재 처리해야 될 요청이 중요한 경우, 프로세서(134)는 연기 복구 정책을 활용하여 복구 동작을 수행할 수 있다.
도 9a 내지 도 11에서 설명된 ECC부(138)를 포함하는 컨트롤러(130)는 메모리 장치(150)의 구성요소에 결함이 발생될 때, 즉시 복구 정책 혹은 연기 복구 정책을 활용하여 복구 동작을 수행할 수 있다.
예를 들면, 복호화 동작이 수행되는 도중에 메모리 장치(150)의 구성요소에서 결함이 발생된다면, 프로세서(134)는 즉시 복구 정책을 활용하여 구성요소에 대한 모든 요청의 처리를 잠시 멈추고 결함 구성요소의 데이터를 복구한 후에 복호화 동작을 계속 수행할 수 있다. 동일한 원리로, 연기 복구 정책도 활용될 수 있다.
도 13a 및 도 13c는 본 발명의 실시 예에 따른 ECC 부의 오류정정성능을 나타내는 그래프이다.
도 13a는 본 발명의 실시 예에 따른 ECC부(138)를 사용하여 리드 접근 시간이 단축됨을 나타낸다. 본 발명의 실시 예에 따른 ECC부(138)는 LDPC 부호만을 사용한 ECC부에 비하여 동일한 RBER(Raw Bit Error Rate)에서 짧은 데이터 리드 접근 시간을 가질 수 있다. 나아가, 외부 부호의 부호율이 낮아질수록 데이터 리드 접근 시간이 짧아질 수 있다.
도 13b는 메모리 장치(150)의 구성요소에 결함이 발생될 때 본 발명의 ECC부(138)의 데이터 리드 접근 시간을 나타낸다. 즉시 복구 정책이 사용된 경우, 도 13b의 (a)는 리드 요청에 비하여 메모리 장치(150)의 구성요소의 결함이 1%의 빈도로 발생되는 것을 나타내며, 13b의 (b)는 10%의 빈도로 발생되는 것을 나타낸다. 두 경우 모두 외부 부호의 부효율이 낮아지면, 같은 BER에 대하여 짧은 리드 접근 시간을 가질 수 있다.
도 13c는 본 발명의 ECC 부(138)를 사용하여 메모리 장치(150)의 구성요소에 결함이 발생된 경우에 데이터 리드 접근 시간을 나타낸다. 도 13c는 즉시 복구 정책(IR) 및 연기 복구 정책(PR)을 사용하는 경우를 각각 나타낸다. 두 경우 모두 외부 부호 부호율이 낮아질수록 같은 RBER에 대하여 짧은 리드 접근 시간이 표현된다.
도 14는 본 발명의 일실시예에 따른 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 일실시예에 따른 컨트롤러(15000) 및 메모리 장치(16000)를 포함하는 전자 장치(10000)의 블록도이다.
도 14를 참조하면, 이동 전화기(cellular phone), 스마트 폰(smart phone), 또는 태블릿(tablet) PC와 같은 전자 장치(10000)는 예를 들어 플래시 메모리 장치로 구현될 수 있는 메모리 장치(16000)와, 메모리 장치(16000)의 동작을 제어할 수 있는 컨트롤러(15000)를 포함할 수 있다.
메모리 장치(16000)는 도 3a 내지 도 4를 참조하여 설명된 메모리 장치(150)에 대응된다. 메모리 장치(16000)는 랜덤 데이터를 저장 할 수 있다.
컨트롤러(15000)는 도 3a 내지 도 10를 참조하여 설명된 컨트롤러(130)에 대응된다. 컨트롤러(15000)는 전자 장치의 전반적인 동작을 제어하는 프로세서(11000)에 의하여 제어될 수 있다.
메모리 장치(16000)에 저장된 데이터는 프로세서(11000)의 제어에 따라 동작하는 컨트롤러(15000)의 제어에 따라 디스플레이(13000)를 통하여 디스플레이될 수 있다.
무선 송수신기(12000)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예들 들어, 무선 송수신기(12000)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(11000)가 처리할 수 있는 신호로 변환할 수 있다. 따라서 프로세서(11000)는 무선 송수신기(12000)로부터 출력된 신호를 처리하고, 처리된 신호를 컨트롤러(15000)를 통하여 메모리 장치(16000)에 저장하거나 또는 디스플레이(13000)를 통하여 디스플레이할 수 있다.
무선 송수신기(12000)는 프로세서(11000)로부터 출력된 신호를 무선 신호로 변환하고, 변환된 무선 신호를 안테나(ANT)를 통하여 외부로 출력할 수 있다.
입력 장치(14000)는 프로세서(11000)의 동작을 제어하기 위한 제어 신호 또는 프로세서(11000)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
프로세서(11000)는 메모리 장치(16000)로부터 출력된 데이터, 무선 송수신기(12000)로부터 출력된 무선 신호, 또는 입력 장치(14000)로부터 출력된 데이터가 디스플레이(13000)를 통하여 디스플레이될 수 있도록 디스플레이(13000)를 제어할 수 있다.
도 15은 본 발명의 다른 실시예에 따른 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 일실시예에 따른 컨트롤러(24000) 및 메모리 장치(25000)를 포함하는 전자 장치(20000)의 블록도이다.
컨트롤러(24000) 및 메모리 장치(25000)는 도 3a 내지 도 10를 참조하여 설명된 컨트롤러(130) 및 메모리 장치(150)에 대응될 수 있다.
도 15을 참조하면, PC(personal computer), 태블릿 컴퓨터(tablet computer), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어와 같은 데이터 처리 장치로 구현될 수 있는 전자 장치(20000)는 플래시 메모리 장치와 같은 메모리 장치(25000)와, 메모리 장치(25000)의 동작을 제어할 수 있는 컨트롤러(24000)를 포함할 수 있다.
전자 장치(20000)는 전자 장치(20000)의 전반적인 동작을 제어하기 위한 프로세서(21000)를 포함할 수 있다. 컨트롤러(24000)는 프로세서(21000)에 의하여 제어될 수 있다.
프로세서(21000)는 입력 장치(22000)에 의하여 발생한 입력 신호에 따라 메모리 장치에 저장된 데이터를 디스플레이를 통하여 디스플레이할 수 있다. 예들 들어, 입력 장치(22000)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
도 16은 본 발명의 또 다른 실시예에 따른 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 또 다른 일실시예에 따른 컨트롤러(32000) 및 메모리 장치(34000)를 포함하는 전자 장치(30000)의 블록도이다.
컨트롤러(32000) 및 메모리 장치(34000)는 도 3a 내지 도 10를 참조하여 설명된 컨트롤러(130) 및 메모리 장치(150)에 대응될 수 있다.
도 16을 참조하면, 전자 장치(30000)는 카드 인터페이스(31000), 컨트롤러(32000), 및 메모리 장치(34000), 예들 들어 플래시 메모리 장치를 포함할 수 있다.
전자 장치(30000)는 카드 인터페이스(31000)를 통하여 호스트(HOST)와 데이터를 주거나 받을 수 있다. 일실시예에 따라, 카드 인터페이스(31000)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 카드 인터페이스(31000)는 전자 장치(30000)와 통신할 수 있는 호스트(HOST)의 통신 프로토콜에 따라 호스트(HOST)와 컨트롤러(32000) 사이에서 데이터 교환을 인터페이스할 수 있다.
컨트롤러(32000)는 전자 장치(30000)의 전반적인 동작을 제어하며, 카드 인터페이스(31000)와 메모리 장치(34000) 사이에서 데이터의 교환을 제어할 수 있다. 또한 컨트롤러(32000)의 버퍼 메모리(325)는 카드 인터페이스(31000)와 메모리 장치(34000) 사이에서 주고받는 데이터를 버퍼링할 수 있다.
컨트롤러(32000)는 데이터 버스(DATA) 및 어드레스 버스(ADDRESS)를 통하여 카드 인터페이스(31000)와 메모리 장치(34000)와 접속될 수 있다. 일실시예에 따라 컨트롤러(32000)는 카드 인터페이스(31000)로부터 리드 또는 라이트하고자 하는 데이터의 어드레스를 어드레스 버스(ADDRESS)를 통하여 수신하고 이를 메모리 장치(34000)로 전송할 수 있다.
또한, 컨트롤러(32000)는 카드 인터페이스(31000) 또는 메모리 장치(34000) 각각에 접속된 데이터 버스(DATA)를 통하여 리드 또는 라이트하고자 하는 데이터를 수신하거나 전송할 수 있다.
도 16의 전자 장치(30000)가 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(HOST)에 접속될 때, 호스트(HOST)는 카드 인터페이스(31000)와 컨트롤러(32000)를 통하여 메모리 장치(34000)에 저장된 데이터를 주거나 받을 수 있다.
도 17는 본 발명의 또 다른 실시예에 따른 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 또 다른 일실시예에 따른 컨트롤러(44000) 및 메모리 장치(45000)를 포함하는 전자 장치의 블록도를 나타낸다.
컨트롤러(44000) 및 메모리 장치(45000)는 도 3a 내지 도 10를 참조하여 설명된 컨트롤러(130) 및 메모리 장치(150)에 대응될 수 있다.
도 17를 참조하면, 전자 장치(40000)는 플래시 메모리 장치와 같은 메모리 장치(45000), 메모리 장치(45000)의 데이터 처리 동작을 제어하기 위한 컨트롤러(44000), 및 전자 장치(40000)의 전반적인 동작을 제어할 수 있는 이미지 센서(41000)를 포함할 수 있다.
전자 장치(40000)의 이미지 센서(42000)는 광학 신호를 디지털 신호로 변환하고, 변환된 디지털 신호는 이미지 센서(41000)의 제어하에 메모리 장치(45000)에 저장되거나 또는 디스플레이(43000)를 통하여 디스플레이될 수 있다. 또한, 메모리 장치(45000)에 저장된 디지털 신호는 이미지 센서(41000)의 제어하에 디스플레이(43000)를 통하여 디스플레이될 수 있다.
도 18은 본 발명의 또 다른 실시예에 따른 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 또 다른 일실시예에 따른 컨트롤러(61000) 및 메모리 장치(62000A, 62000B, 62000C)를 포함하는 전자 장치(60000)의 블록도이다.
컨트롤러(61000) 및 메모리 장치(62000A, 62000B, 62000C)는 도 3a 내지 도 10를 참조하여 설명된 컨트롤러(130) 및 메모리 장치(150)에 대응될 수 있다.
도 18을 참조하면, 전자 장치(60000)는 SSD(solid state drive)와 같은 데이터 저장 장치로 구현될 수 있다.
전자 장치(60000)는 다수개의 메모리 장치들(62000A, 62000B, 62000C)과, 다수개의 메모리 장치들(62000A, 62000B, 62000C) 각각의 데이터 처리 동작을 제어할 수 있는 컨트롤러(61000)를 포함할 수 있다.
전자 장치(60000)는 메모리 시스템 또는 메모리 모듈로 구현될 수 있다.
일실시예에 따라 컨트롤러(61000)는 전자 장치(60000)의 내부 또는 외부에 구현될 수 있다.
도 19는 도 18에 도시된 전자 장치(60000)를 포함하는 데이터 처리 시스템의 블록도이다.
도 18 및 도 19를 참조하면, RAID(Redundant Array of Independent Disks) 시스템으로 구현될 수 있는 데이터 저장 장치(70000)는 RAID 컨트롤러(71000)와, 다수개의 메모리 시스템들(72000A, 72999B to 72000N)을 포함할 수 있다.
다수개의 메모리 시스템들(72000A, 72999B to 72000N) 각각은 도 18에 도시된 전자 장치(60000)일 수 있다. 다수개의 메모리 시스템들(72000A, 72999B to 72000N)은 RAID 어레이를 구성할 수 있다. 데이터 저장 장치(70000)는 SSD로 구현될 수 있다.
프로그램 동작 동안, RAID 컨트롤러(71000)는 호스트로부터 출력된 프로그램 데이터를 다수개의 RAID 레벨들 중에서 호스트로부터 출력된 RAID 레벨 정보에 기초하여 선택된 어느 하나의 RAID 레벨에 따라 다수개의 메모리 시스템들(72000A, 72999B to 72000N) 중에서 어느 하나의 메모리 시스템으로 출력할 수 있다.
또한, 리드 동작 동안, RAID 컨트롤러(71000)는 다수개의 RAID 레벨들 중에서 호스트로부터 출력된 RAID 레벨 정보에 기초하여 선택된 어느 하나의 RAID 레벨에 따라서 다수개의 메모리 시스템중(72000A, 72999B to 72000N)에서 어느 하나의 메모리 시스템으로부터 리드된 데이터를 호스트로 전송할 수 있다.
본 발명의 상세한 설명에서는 구체적인 일실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 수 있다.
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Claims (22)

  1. 오리지널 데이터를 'k'개의 조각들로 분할한 이후에, 상기 'k'개의 조각들에 대해 제1 인코딩을 수행하여 'n'개의 외부 부호어들을 생성하는 단계;
    상기 외부 부호어들 각각에 대해 제2 인코딩을 수행하여 생성된 'n'개의 내부 부호어들을 메모리 블록들에 저장하는 단계;
    리드 요청에 따라 상기 메모리 블록들로부터 리드된 상기 내부 부호어들 각각에 대하여 제1 디코딩을 수행하여 외부 부호어들을 생성하는 단계;
    상기 'n'개의 내부 부호어들 중 상기 제1 디코딩이 실패된 내부 부호어들의 개수가 'n-k'보다 작거나 같은 경우에, 상기 제1 디코딩에 따라 획득한 'n'개의 외부 부호어들 각각에 대해 제2 디코딩을 수행하여 오리지널 데이터를 생성하는 단계; 및
    상기 제2 디코딩에 따라 획득한 상기 오리지널 데이터를 호스트로 출력하는 단계
    를 포함하되,
    상기 'k'와 상기'n'은 서로 다른 정수값이며, 상기'k'는 상기'n'보다 작은 값인
    메모리 시스템의 동작방법.
  2. 제1 항에 있어서,
    상기 제1 인코딩 및 상기 제2 디코딩은
    최대거리분리(Maximum-Distance Separable: MDS) 부호를 사용하는
    메모리 시스템의 동작방법.
  3. 제1 항에 있어서,
    상기 제2 인코딩 및 상기 제1 디코딩은
    LDPC(Low-Density Parity-Check Code) 부호를 사용하는
    메모리 시스템의 동작방법.
  4. 제1 항에 있어서,
    상기 내부 부호어들을 메모리 블록들에 저장하는 단계는
    상기 내부 부호어들 각각을 서로 다른 메모리 블록에 저장하는
    메모리 시스템의 동작방법.
  5. 제1 항에 있어서,
    상기 오리지널 데이터에 대한 리드 요청에 응답하여 상기 메모리 블록들로부터 상기 내부 부호어들을 리드하는 단계
    를 더 포함하는 메모리 시스템의 동작방법.
  6. 제1 항에 있어서,
    상기 내부 부호어들 모두에 대하여 상기 제1 디코딩을 성공한 경우에, 상기 제1 디코딩에 따라 획득한 데이터를 상기 호스트로 출력하는 단계
    를 더 포함하는 메모리 시스템의 동작방법.
  7. 제1 항에 있어서,
    상기 오리지널 데이터를 상기 호스트로부터 수신하는 단계
    를 더 포함하는 메모리 시스템의 동작방법.
  8. 제1 항에 있어서,
    상기 'n'개의 내부 부호어들 중 상기 제1 디코딩이 실패된 내부 부호어들의 개수가 상기 'n-k'보다 큰 경우에, 상기 오리지널 데이터가 저장된 메모리 셀에 대한 센싱 동작을 다시 수행하는 단계
    를 더 포함하는 메모리 시스템의 동작방법.
  9. 제8 항에 있어서,
    상기 센싱 동작을 수행한 이후, 상기 오리지널 데이터에 대해 상기 제1 및 제2 디코딩을 다시 수행하는 단계
    를 더 포함하는 메모리 시스템의 동작방법.
  10. 제8 항에 있어서,
    상기 센싱 동작을 수행한 누적 횟수가 사전 설정된 횟수보다 크거나 같은 경우에, 리드 페일 신호를 출력하는 단계
    를 더 포함하는 메모리 시스템의 동작방법.
  11. 메모리 장치;
    오리지널 데이터를 'k'개의 조각들로 분할한 이후에, 상기 'k'개의 조각들에 대해 제1 인코딩을 수행하여 'n'개의 외부 부호어들을 생성하는 외부 인코더;
    상기 외부 부호어들 각각에 대해 제2 인코딩을 수행하여 'n'개의 내부 부호어들을 생성하고, 상기 생성된 내부 부호어들을 메모리 블록들에 저장하도록 상기 메모리 장치를 제어하는 내부 인코더;
    리드 요청에 따라 상기 메모리 블록들로부터 리드된 상기 내부 부호어들 각각에 대하여 제1 디코딩을 수행하여 외부 부호어들을 생성하는 내부 디코더; 및
    상기 'n'개의 내부 부호어들 중 상기 제1 디코딩이 실패된 내부 부호어들의 개수가 'n-k'보다 작거나 같은 경우에, 상기 제1 디코딩에 따라 획득한 'n'개의 외부 부호어들 각각에 대해 제2 디코딩을 수행하여 상기 오리지널 데이터를 생성하고, 상기 제2 디코딩에 따라 획득한 상기 오리지널 데이터를 호스트로 출력하는 외부 디코더
    를 포함하되,
    상기 'k'와 상기'n'은 서로 다른 정수값이며, 상기'k'는 상기'n'보다 작은 값인
    메모리 시스템.
  12. 제11 항에 있어서,
    상기 제1 인코딩 및 상기 제2 디코딩은
    최대거리분리(Maximum-Distance Separable: MDS) 부호를 사용하는
    메모리 시스템.
  13. 제11 항에 있어서,
    상기 제2 인코딩 및 상기 제1 디코딩은
    LDPC(Low-Density Parity-Check Code) 부호를 사용하는
    메모리 시스템.
  14. 제11 항에 있어서,
    상기 메모리 장치는
    상기 내부 부호어들 각각을 서로 다른 메모리 블록에 저장하는
    메모리 시스템.
  15. 제11 항에 있어서,
    상기 메모리 장치는
    상기 오리지널 데이터에 대한 리드 요청에 응답하여 상기 메모리 블록들로부터 상기 내부 부호어들을 리드하는
    메모리 시스템.
  16. 제11 항에 있어서,
    상기 내부 디코더는
    상기 내부 부호어들 모두에 대하여 상기 제1 디코딩을 성공한 경우에, 상기 제1 디코딩에 따라 획득한 데이터를 상기 호스트로 출력하는
    메모리 시스템.
  17. 제11 항에 있어서,
    상기 외부 인코더는
    상기 오리지널 데이터를 상기 호스트로부터 수신하는
    메모리 시스템.
  18. 제11 항에 있어서,
    상기 'n'개의 내부 부호어들 중 상기 제 1 디코딩을 실패한 내부 부호어가 'n-k'보다 큰 경우, 상기 오리지널 데이터가 저장된 메모리 셀에 대한 센싱 동작을 다시 수행하는 프로세서
    를 더 포함하는 메모리 시스템.
  19. 제18 항에 있어서,
    상기 내부 디코더 및 상기 외부 디코더는
    상기 센싱 동작을 수행한 이후, 상기 오리지널 데이터에 대해 각각 상기 제1 및 제2 디코딩을 다시 수행하는
    메모리 시스템.
  20. 제18 항에 있어서,
    상기 외부 디코더는
    상기 센싱 동작을 수행한 누적 횟수가 사전 설정된 횟수보다 크거나 같은 경우, 상기 리드 요청에 응답하여 리드 페일을 상기 호스트에 제공하는
    메모리 시스템.
  21. 제1항에 있어서,
    상기 제2 인코딩에 따른 상기 내부 부호어들은 상기 메모리 블록들에 각각 구비된 페이지를 보호하고, 상기 제2 인코딩보다 높은 레벨로 인코딩된 상기 제1 인코딩에 따른 상기 외부 부호어들은 상기 메모리 블록들에 구비된 복수의 페이지들을 다시 보호하는
    메모리 시스템의 동작방법.
  22. 제11항에 있어서,
    상기 제2 인코딩에 따른 상기 내부 부호어들은 상기 메모리 블록들에 각각 구비된 페이지를 보호하고, 상기 제2 인코딩보다 높은 레벨로 인코딩된 상기 제1 인코딩에 따른 상기 외부 부호어들은 상기 메모리 블록들에 구비된 복수의 페이지들을 다시 보호하는
    메모리 시스템.
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