KR20180022175A - 컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법 - Google Patents

컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법 Download PDF

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Abstract

오리지널 메시지를 사전 결정된 개수로 분할하여 분할 메시지들을 생성하고, 상기 분할 메시지들의 각각에 사전 결정된 길이의 CRC(Cyclic Redundancy Check) 패리티 메시지를 부가하여 제1패리티 부가 메시지를 생성하는 CRC 인코더; 상기 제1패리티 부가 메시지를 폴라 인코딩하여 인코디드 메시지를 생성하는 폴라 인코더; 상기 인코디드 메시지를 폴라 디코딩하는 폴라 디코더; 및 상기 폴라 디코딩된 인코디드 메시지를 CRC 디코딩함으로써 디코디드 메시지를 생성하는 CRC 디코더를 포함하는 컨트롤러가 개시된다.

Description

컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법{CONTROLLER, SEMICONDUCTOR MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구분된다.
휘발성 메모리 장치는 전원이 차단되면 저장된 데이터를 잃지만, 비휘발성 메모리는 전원이 차단되더라도 저장된 데이터를 보존할 수 있다. 특히, 플래시 메모리는 높은 프로그래밍 속도, 낮은 전력 소비, 대용량 데이터 저장 등의 장점을 가지기 때문에, 컴퓨터 시스템 등에서 저장 매체로 광범위하게 사용되고 있다.
비휘발성 메모리, 예를 들어 플래시 메모리는, 각각의 메모리 셀에 저장되는 비트 수에 따라서 각각의 메모리 셀에 저장 가능한 데이터 상태들이 결정될 수 있다. 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀은 단일 비트 셀(single-bit cell) 또는 단일 레벨 셀(single-level cell; SLC)이다. 하나의 메모리 셀에 2 비트 데이터를 저장하는 메모리 셀은 멀티 비트 셀(multi-bit cell), 멀티 레벨 셀(multi-level cell; MLC), 또는 멀티 스테이트 셀(multi-state cell)이다. 그리고 하나의 메모리 셀에 3 비트 데이터를 저장하는 메모리 셀은 트리플 레벨 셀(triple-level cell; TLC)이다. MLC 및 TLC는 메모리의 고집적화에 유리한 장점을 갖는다. 그러나 하나의 메모리 셀에 프로그램되는 비트의 수가 증가할수록 신뢰성은 떨어지고, 판독 실패율(read failure rate)은 증가하게 된다.
예를 들어, 하나의 메모리 셀에 k개의 비트를 프로그램하려면, 2k 개의 문턱 전압들 중 어느 하나가 메모리 셀에 형성된다. 메모리 셀들 간의 미세한 전기적 특성의 차이로 인해, 동일한 데이터가 프로그램된 메모리 셀들의 문턱 전압들은 일정한 범위의 문턱 전압 산포(threshold voltage distribution)를 형성한다. 각각의 문턱 전압 산포는 k개의 비트에 의해 생성될 수 있는 2k 개의 데이터 값 각각에 대응된다.
그러나 문턱 전압 산포들이 배치될 수 있는 전압 윈도우(voltage window)는 제한되어 있기 때문에, k가 증가할수록 인접한 문턱 전압 산포들 간의 거리는 줄어들게 되고, 인접한 문턱 전압 산포들이 서로 중첩될 수 있게 된다. 인접한 문턱 전압 산포들이 중첩됨에 따라, 읽혀진 데이터에는 많은 에러 비트들(예를 들면, 수개의 에러 비트들 또는 수십 개의 에러 비트들)이 포함될 수 있다.
도 1은 3 비트 트리플 레벨 셀(TLC) 비휘발성 메모리 장치의 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도 2는 3 비트 트리플 레벨 셀 비휘발성 메모리 장치의 특성 열화로 인하여 변형될 수 있는 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
TLC 비휘발성 메모리 장치, 예를 들어 TLC 플래시 메모리의 싱글 메모리 셀에 3개의 비트(즉, k=3)를 프로그램하면, 23, 즉, 8 개의 문턱 전압 산포들 중 어느 하나가 메모리 셀에 형성된다.
다수의 메모리 셀들 간의 미세한 전기적 특성의 차이로 인해, 동일한 데이터가 프로그램된 메모리 셀들 각각의 문턱 전압들 각각은 일정한 범위의 문턱 전압 산포를 형성한다. 3 비트 TLC의 경우, 도면에 도시된 바와 같이 7개의 프로그램 상태(state)의 문턱 전압의 산포(P1 to P7)와 하나의 소거 상태(state)의 문턱 전압 산포(E)가 형성된다. 도 1은 이상적인 산포도로 상태 산포가 하나도 겹치지 아니하고, 각 문턱 전압의 산포 별로 일정 범위의 리드 전압 마진을 가지게 된다.
도 2에 도시된 바와 같이, 플래시 메모리의 경우, 시간이 지남에 따라, 플로팅 게이트(floating gate) 또는 터널 산화물(tunnel oxide)에 포획(trap)된 전자들이 방출되는 차지 로스(charge loss)가 발생할 수 있다. 또한, 프로그램 및 소거를 반복하면서 터널 산화물이 열화 되어 차지 로스(charge loss)를 더욱 증가할 수 있다. 차지 로스(charge loss)는 문턱 전압을 감소시킬 수 있다. 예들 들어 문턱 전압의 산포는 왼쪽으로 이동될 수 있다.
또한, 프로그램 디스터번스, 소거 디스터번스, 및/또는 백 패턴 디펜던시(back pattern dependency) 현상은 서로 문턱 전압의 산포를 증가시킬 수 있다. 따라서, 상술한 이유로 인한 메모리 셀의 특성 열화로 기인하여, 도 1B에 도시된 바와 같이 인접한 각 상태(E and P1 to P7)의 문턱 전압 산포가 서로 중첩될 수 있다.
문턱 전압 산포가 중첩되면, 리드되는 데이터에는 많은 오류가 포함될 수 있다. 예를 들면, 제3 리드 전압(Vread3)이 인가되었을 때, 당해 메모리 셀이 온(on)상태이면 당해 메모리 셀은 제2 프로그램 상태(P2)를 가지는 것으로 판단되며, 당해 메모리 셀이 오프(off) 상태이면 당해 메모리 셀은 제3 프로그램 상태(P3)를 가지는 것으로 판단된다. 그러나 제2 프로그램 상태(P2)와 제3 프로그램 상태(P3)가 중첩되어 있는 구간에서 제3 리드 전압(Vread3)가 인가되면, 당해 메모리 셀이 오프(off) 상태임에도 불구하고, 온(on) 상태로 리드될 수 있다. 따라서, 문턱 전압 산포가 중첩됨에 따라, 리드된 데이터에는 많은 에러 비트들이 포함될 수 있다.
이러한 문제를 해결하기 위해, 일반적으로 에러정정코드를 사용하고 있다. 에러정정코드로서 폴라 코드(Polar Code)와 CRC(Cyclic Redundancy Check) 코드를 연접한 연접 코드가 사용되고 있다. 이러한 연접 코드는 섀넌 한계에 근접하는 채널 용량(channel capacity)을 가진다. 그러나, 상기 연접 코드로 이루어진 코드워드를 디코딩할 때에는 많은 메모리가 필요하다는 단점이 있다.
따라서, 코드워드를 디코딩할 때 메모리 소비가 적은 폴라 코드와 CRC 코드의 연접 방법이 요구된다.
본 발명의 코드워드를 디코딩할 때 메모리 소비가 적은 폴라 코드와 CRC 코드의 연접 방법을 이용하는 컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법을 제공하는 것을 목적으로 한다.
본 발명의 일실시예에 따르면, 오리지널 메시지를 사전 결정된 개수로 분할하여 분할 메시지들을 생성하는 단계; 상기 분할 메시지들의 각각에 사전 결정된 길이의 CRC(Cyclic Redundancy Check) 패리티 메시지를 부가하여 제1패리티 부가 메시지를 생성하는 단계; 및 상기 제1패리티 부가 메시지를 폴라 인코딩하여 인코디드 메시지를 생성하는 단계를 포함하는 컨트롤러의 동작 방법을 제공할 수 있다.
바람직하게는, 상기 분할 메시지들 중 마지막 분할 메시지에 부가되는 CRC 패리티 메시지의 길이는 다른 CRC 패리티 메시지들의 길이보다 길도록 사전 결정될 수 있다.
바람직하게는, 상기 CRC 패리티 메시지는 당해 CRC 패리티 메시지 이전에 위치하는 상기 분할 메시지들 및 상기 CRC 패리티 메시지를 보호할 수 있다.
바람직하게는, 상기 CRC 패리티 메시지는 당해 CRC 패리티 메시지 직전에 위치하는 분할 메시지를 보호할 수 있다.
본 발명의 일실시예에 따르면, 오리지널 메시지의 사전 결정된 개수의 분할 메시지들의 각각에 사전 결정된 길이의 CRC(Cyclic Redundancy Check) 패리티 메시지를 부가하고, 폴라 인코딩함으로써 생성된 인코디드 메시지를 리드하는 제1단계; 및 상기 리드된 인코디드 메시지를 폴라 디코딩하고, 상기 폴라 디코딩된 인코디드 메시지를 CRC 디코딩함으로써 디코디드 메시지를 생성하는 제2단계를 포함하는 컨트롤러의 동작 방법을 제공할 수 있다.
바람직하게는, 상기 제2단계는, 상기 인코디드 메시지의 각 사전 설정된 구간들에 대해 연속 소거 리스트 디코딩을 수행함으로써 제1후보 메시지들을 생성하는 제3단계; 상기 각 사전 설정된 구간들에 대한 제1후보 메시지들의 폴라 패리티 메시지를 제거함으로써 제2후보 메시지들을 생성하는 제4단계; 및 상기 제2후보 메시지들 중 CRC 패리티 체크를 만족하는 제2후보 메시지의 CRC 패리티 메시지를 제거함으로써 상기 디코디드 메시지를 생성하는 제5단계를 포함할 수 있다.
바람직하게는, 상기 각 사전 설정된 구간들은 상기 CRC 패리티 메시지의 마지막 번째 심볼에 대응하는 상기 인코디드 메시지의 심볼을 기준으로 나뉜 구간들일 수 있다.
바람직하게는, 상기 각 사전 설정된 구간들에 대한 제1후보 메시지들은 사전 설정된 리스트 개수만큼 생성될 수 있다.
바람직하게는, 상기 제2후보 메시지들 중 CRC 패리티 체크를 불만족하는 제2후보 메시지에 대응하는 제1후보 메시지들을 제거하는 제6단계를 더 포함할 수 있다.
바람직하게는, 상기 제5단계는 상기 제2후보 메시지들 중 CRC 패리티 체크를 만족하는 제2후보 메시지들이 복수이면, 그들 중 로그 우도 비가 가장 높은 하나의 제2후보 메시지를 선택하고, 선택된 제2후보 메시지에서 CRC 패리티 메시지를 제거함으로써 디코디드 메시지를 생성할 수 있다.
본 발명의 일실시예에 따르면, 오리지널 메시지를 사전 결정된 개수로 분할하여 분할 메시지들을 생성하고, 상기 분할 메시지들의 각각에 사전 결정된 길이의 CRC(Cyclic Redundancy Check) 패리티 메시지를 부가하여 제1패리티 부가 메시지를 생성하는 CRC 인코더; 상기 제1패리티 부가 메시지를 폴라 인코딩하여 인코디드 메시지를 생성하는 폴라 인코더; 상기 인코디드 메시지를 폴라 디코딩하는 폴라 디코더; 및 상기 폴라 디코딩된 인코디드 메시지를 CRC 디코딩함으로써 디코디드 메시지를 생성하는 CRC 디코더를 포함하는 컨트롤러를 제공할 수 있다.
바람직하게는, 상기 분할 메시지들 중 마지막 분할 메시지에 부가되는 CRC 패리티 메시지의 길이는 다른 CRC 패리티 메시지들의 길이보다 길도록 사전 결정될 수 있다.
바람직하게는, 상기 CRC 패리티 메시지는 당해 CRC 패리티 메시지 이전에 위치하는 상기 분할 메시지들 및 상기 CRC 패리티 메시지를 보호할 수 있다.
바람직하게는, 상기 CRC 패리티 메시지는 당해 CRC 패리티 메시지 직전에 위치하는 분할 메시지를 보호할 수 있다.
바람직하게는, 상기 폴라 디코더는, 상기 인코디드 메시지의 각 사전 설정된 구간들에 대해 연속 소거 리스트 디코딩을 수행함으로써 제1후보 메시지들을 생성하고, 상기 각 사전 설정된 구간들에 대한 제1후보 메시지들의 폴라 패리티 메시지를 제거함으로써 제2후보 메시지들을 생성할 수 있다.
바람직하게는, 상기 CRC 디코더는, 상기 제2후보 메시지들 중 CRC 패리티 체크를 만족하는 제2후보 메시지의 CRC 패리티 메시지를 제거함으로써 상기 디코디드 메시지를 생성할 수 있다.바람직하게는, 상기 각 사전 설정된 구간들은 상기 CRC 패리티 메시지의 마지막 번째 심볼에 대응하는 상기 인코디드 메시지의 심볼을 기준으로 나뉜 구간들일 수 있다.
바람직하게는, 상기 각 사전 설정된 구간들에 대한 제1후보 메시지들은 사전 설정된 리스트 개수만큼 생성할 수 있다.
바람직하게는, 상기 CRC 디코더는, 상기 제2후보 메시지들 중 CRC 패리티 체크를 불만족하는 제2후보 메시지에 대응하는 제1후보 메시지들을 제거할 수 있다.
바람직하게는, 상기 CRC 디코더는, 상기 제2후보 메시지들 중 CRC 패리티 체크를 만족하는 제2후보 메시지들이 복수이면, 그들 중 로그 우도 비가 가장 높은 하나의 제2후보 메시지를 선택하고, 선택된 제2후보 메시지에서 CRC 패리티 메시지를 제거함으로써 상기 디코디드 메시지를 생성할 수 있다.
본 발명의 일실시예에 따르면, 반도체 메모리 장치의 메모리 셀에 저장된 데이터를 디코딩할 때 경로 메모리 소비가 적다.
도 1은 각각 3 비트 멀티 레벨 셀(MLC) 비휘발성 메모리 장치의 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도 2는 3비트 멀티 레벨 셀 비도 1은 각각 3 비트 멀티 레벨 셀(MLC) 비휘발성 메모리 장치의 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도 2는 3비트 멀티 레벨 셀 비휘발성 메모리 장치의 특성 열화로 인하여 변형될 수 있는 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 시스템을 나타내는 블록도이다.
도 4a는 도 3에 도시된 반도체 메모리 시스템을 나타내는 상세 블록도이다.
도 4b는 도 4a에 도시된 메모리 블록을 나타내는 블록도이다.
도 5는 도 4a에 도시된 메모리 컨트롤러의 동작을 나타내는 흐름도이다.
도 6은 도 5에 도시된 소프트 디시전 리드 동작으로서, 2비트 소프트 디시전 리드 동작을 나타내는 개념도이다.
도 7은 도 5에 도시된 소프트 디시전 리드 동작으로서, 3비트 소프트 디시전 리드 동작을 나타내는 개념도이다.
도 8a는 본 발명의 일실시예에 따른 ECC 인코더(170) 및 ECC 디코더(180)의 동작을 나타내는 개념도이다.
도 8b는 오리지널 메시지의 인코딩 동작 및 인코디드 메시지의 디코딩 동작을 나타내는 개념도이다.
도 8c는 리스트 개수(Lmax)가 32인 경우에 필요한 경로 메모리를 계산한 그래프이다.
도 9는 본 발명의 일실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 10은 본 발명의 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 14는 도 13에 도시된 전자 장치를 포함하는 데이터 처리 시스템을 나타내는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 할 수 있다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 할 수 있다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 시스템(10)을 나타내는 블록도이다.
도 4a는 도 3에 도시된 반도체 메모리 시스템(10)을 나타내는 상세 블록도이며, 도 4b는 도 4a에 도시된 메모리 블록(211)을 나타내는 블록도이다.
도 5는 반도체 메모리 시스템(10)에 포함된 메모리 컨트롤러(100)의 동작을 나타내는 흐름도이다.
도 3 내지 도 5를 참조하면, 반도체 메모리 시스템(10)은 반도체 메모리 장치(200) 및 메모리 컨트롤러(100)를 포함할 수 있다.
반도체 메모리 장치(200)는 메모리 컨트롤러(100)의 제어에 따라 소거, 쓰기 및 읽기 동작 등을 수행할 수 있다. 반도체 메모리 장치(200)는 입출력 라인을 통해 메모리 컨트롤러(100)로부터 커맨드(CMD), 어드레스(ADDR), 그리고 데이터(DATA)를 수신할 수 있다. 또한, 반도체 메모리 장치(200)는 전원 라인을 통해 메모리 컨트롤러(100)로부터 전원(PWR)을 수신하고, 제어 라인을 통해 메모리 컨트롤러(100)로부터 제어 신호(CTRL)를 수신할 수 있다. 제어 신호(CTRL)에는 커맨드 래치 인에이블(CLE), 어드레스 래치 인에이블(ALE), 칩 인에이블(nCE), 쓰기 인에이블(nWE), 읽기 인에이블(nRE) 등이 포함될 수 있다.
메모리 컨트롤러(100)는 전반적으로 반도체 메모리 장치(200) 동작을 제어할 수 있다. 메모리 컨트롤러(200)는 에러 비트를 정정하는 ECC(Error Correcting Code) 부(130)를 포함할 수 있다. ECC 부(130)는 ECC 인코더(131) 및 ECC 디코더(180)를 포함할 수 있다.
ECC 인코더(170)는 반도체 메모리 장치(1200)에 프로그램될 데이터를 오류정정 인코딩을 하여, 패리티(parity) 비트가 부가된 데이터를 형성할 수 있다. 패리티 비트는 반도체 메모리 장치(200)에 저장될 수 있다.
ECC 디코더(180)는 반도체 메모리 장치(200)로부터 리드한 데이터에 대하여 에러 정정 디코딩을 수행할 수 있다. ECC 디코더(180)는 에러 정정 디코딩의 성공 여부를 판단하고 판단 결과에 따라 지시 신호를 출력할 수 있다. ECC 디코더(180)는 ECC 인코딩 과정에서 생성된 페리티(parity) 비트를 사용하여 데이터의 에러 비트를 정정할 수 있다.
한편, ECC 부(130)는 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없다. 이때에는 에러 정정 페일(fail) 신호가 발생될 수 있다.
본 발명의 일실시예에 따르면, ECC 부(130)는 하드 디시전 데이터 및 소프트 디시전 데이터를 사용하여 에러 비트 정정을 수행할 수 있다.
메모리 컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 솔리드 스테이트 드라이브는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함할 수 있다. 반도체 메모리 시스템(10)이 솔리드 스테이트 드라이브(SSD)로 이용되는 경우, 반도체 메모리 시스템(10)에 연결되는 호스트(Host)의 동작 속도는 획기적으로 개선될 수 있다.
메모리 컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
다른 예로서, 반도체 장치(10)는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
도 4a를 참조하면, 메모리 컨트롤러(100)는 저장부(110), CPU(120), ECC 부(130), 호스트 인터페이스(140), 메모리 인터페이스(150) 및 시스템 버스(160)를 포함할 수 있다. 저장부(110)는 CPU(120)의 동작 메모리로 이용될 수 있다.
호스트 인터페이스(140)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성될 수 있다.
ECC 부(130)는 앞서 설명한 바와 같이 반도체 메모리 장치(200)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(150)는 반도체 메모리 장치(200)와 인터페이싱할 수 있다. 도 4a는 ECC 부(130)가 ECC 인코더(170)와 ECC 디코더(180)를 모두 포함하는 일실시예를 도시하고 있으나, 실질적으로 ECC 인코더(170)와 ECC 디코더(180)는 실질적으로 상호 별개의 구성으로 구현될 수도 있다. CPU(120)은 전반적인 제반 제어 동작을 수행할 수 있다.
본 발명의 일실시예에 따르면, 프로그램 동작에서, 반도체 메모리 장치(200)로 프로그램될 데이터에 대하여 ECC 부(130)가 오리지널 데이터(original data)에 대하여 ECC 인코딩을 수행할 수 있다. 이 경우, 리드 동작에서, 반도체 메모리 장치(200)에 프로그램된 인코디드 데이터(encoded data), 즉, 코드워드(codeword)에 대해서 ECC 부(130)가 ECC 디코딩을 수행하게 된다.
상기 ECC 부(130)는 반도체 메모리 장치(200)에 저장되어 있는 인코디드 데이터, 즉 코드워드를 디코딩함으로써 인코딩되기 이전의 오리지널 데이터(original data)로 복원할 수 있다.
도 5를 참조하여 후술되는 바와 같이, 반도체 메모리 장치(200)에 저장되어 있는 데이터에 대한 리드 동작은 단계 S511의 하드 디시전 리드 동작과 단계 S531의 소프트 디시전 리드 동작을 포함할 수 있다. 하드 디시전 리드 동작은 하드 디시전 리드 전압(VHD)으로 반도체 메모리 장치(200)로부터 데이터를 리드하는 동작이다. 소프트 디시전 리드 동작은 하드 디시전 리드 전압(VHD)과 다른 레벨을 가지는 소프트 디시전 리드 전압들(VSD)로 반도체 메모리 장치(200)로부터 데이터를 리드하는 동작이다. 예를 들어, 하드 디시전 리드 전압들(VHD)을 이용하여 읽어진 메모리 셀들에서, 소프트 디시전 리드 전압들(VSD)을 이용하여 추가적으로 소프트 디시전 리드 동작이 수행될 수 있다.
상기 하드 디시전 리드 동작에 의해 반도체 메모리 장치(200)로부터 리드된 인코디드 데이터, 즉 코드워드는 ECC 부(130)에 의해 오리지널 데이터로 디코딩될 수 있다.
상기 소프트 디시전 리드 동작은 반도체 메모리 장치(200)에 저장된 데이터를 단순히 리드하는 동작이라기 보다는, 하드 디시전 리드 동작에 의하여 리드된 데이터에 신뢰도를 부가할 수 있는 정보인 로그 우도비(log likelihood ratio; LLR)를 소프트 디시전 리드 전압들(VSD)에 의해 생성하는 동작을 의미한다.
상기 LLR은 ECC 부(130)에 의해 ECC 디코딩될 수 있다. ECC 부(130)는 LLR을 이용하여 반도체 메모리 장치(200)로부터 리드된 인코디드 데이터, 즉 코드워드의 에러를 검출하고 정정할 수 있다.
반도체 메모리 장치(200)는 셀 어레이(210), 제어 회로(220), 전압 공급부(230), 전압 전달부(240), 읽기/쓰기 회로(250) 및 컬럼 선택부(260)를 포함할 수 있다.
셀 어레이(210)는 다수의 메모리 블록들(211)을 포함할 수 있다. 메모리 블록(211)에는 사용자의 데이터가 저장될 수 있다.
도 4b를 참조하면, 메모리 블록(211)은 비트 라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(221)을 포함할 수 있다. 각 열의 셀 스트링(221)은 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는, 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은 셀 당 복수의 비트의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 스트링들(221)은 대응하는 비트 라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
도 4b는 낸드형 플래시 메모리 셀로 구성된 메모리 블록(211)을 예시적으로 도시하고 있다. 그러나 본 발명의 메모리 장치의 메모리 블록(211)은 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구성될 수 있다. 반도체 장치의 동작 특성은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF)에도 적용될 수 있다.
도 4a로 돌아와, 제어 회로(220)는 반도체 메모리 장치(200)의 프로그램, 소거, 및 읽기 동작과 관련된 제반 동작을 제어할 수 있다.
전압 공급 회로(230)는 동작 모드에 따라서 각각의 워드 라인들로 공급될 워드 라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있다. 전압 공급 회로(230)의 전압 발생 동작은 제어 회로(220)의 제어에 의해 수행될 수 있다.
전압 공급 회로(230)는 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있다.
전압 전달부(240)는 제어 회로(220)의 제어에 응답해서 메모리 셀 어레이(210)의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드 라인들 중 하나를 선택할 수 있다. 전압 전달부(240)는 제어 회로(220)의 제어에 응답해서 전압 공급 회로(230)로부터 발생된 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
읽기/쓰기 회로(250)는 제어 회로(220)에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 기입 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 읽기 동작의 경우 읽기/쓰기 회로(250)는 메모리 셀 어레이(210)로부터 데이터를 읽기 위한 감지 증폭기로서 동작할 수 있다. 정상 읽기 동작 시 컬럼 선택부(260)는 열 어드레스 정보에 응답하여 읽기/쓰기 회로(250)로부터 읽혀진 데이터를 외부(예를 들면, 컨트롤러)로 출력할 수 있다. 이와 달리, 검증 읽기 동작시 읽혀진 데이터는 반도체 메모리 장치(200) 내부의 패스/페일 검증 회로(미도시)로 제공되어, 메모리 셀들의 프로그램 성공 여부를 판단하는데 이용될 수 있다.
프로그램 동작의 경우 읽기/쓰기 회로(250)는 셀 어레이(210)에 저장될 데이터에 따라 비트 라인들을 구동하는 기입 드라이버로서 동작할 수 있다. 읽기/쓰기 회로(250)는 프로그램 동작 시 셀 어레이(210)에 쓰일 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해 읽기/쓰기 회로(250)는 열들(또는 비트 라인들) 또는 열쌍(또는 비트 라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(251)로 구성될 수 있다. 각각의 페이지 버퍼(251) 내부에는 복수의 래치들이 구비될 수 있다.
도 4a 및 도 5를 참조하면, 메모리 컨트롤러(100)의 동작 방법은 하드 디시전 디코딩 단계(S510)로 구성되며, 소프트 디시전 디코딩 단계(S530)가 추가적으로 구성될 수 있다. 하드 및 소프트 디시전 디코딩 단계(S510 및 S530)의 대상 데이터, 즉 반도체 메모리 장치(200)에 저장되어 있는 데이터는 ECC 부(130)에 의해 ECC 인코딩된 인코디드 데이터(encoded data), 즉 코드워드(codeword)이다.
예를 들어, 하드 디시전 디코딩 단계(S510)는 하드 디시전 리드 전압(VHD)으로 메모리 블록(211)의 메모리 셀로부터 리드된 소정 길이의 하드 디시전 리드 데이터에 대한 하드 디시전 ECC 디코딩 단계일 수 있다. 하드 디시전 디코딩 단계(S510)는 단계 S511 내지 단계 S515로 구성될 수 있다.
예를 들어, 소프트 디시전 디코딩 단계(S530)는, 하드 디시전 디코딩 단계(S510)에서 하드 디시전 ECC 디코딩이 최종적으로 실패한 경우에, 특정 하드 디시전 리드 전압(VHD)에 대하여 소프트 디시전 리드 데이터를 형성하여 ECC 디코딩을 수행하는 소프트 디시전 ECC 디코딩 단계일 수 있다. 소프트 디시전 디코딩 단계(S530)는 단계 S531 내지 단계 S535로 구성될 수 있다.
앞서 설명된 바와 같이, 하드 디시전 리드 단계인 단계 S511에서, 하드 디시전 리드 전압들(VHD)로 반도체 메모리 장치(200)로부터 하드 디시전 리드 데이터가 리드될 수 있다. 메모리 컨트롤러(100)는 읽기 커맨드 및 주소를 반도체 메모리 장치(200)로 전송할 수 있다. 반도체 메모리 장치(200)는 읽기 커맨드 및 주소에 응답하여, 하드 디시전 리드 전압들(VHD)로 반도체 메모리 장치(200)로부터 하드 디시전 리드 데이터를 리드할 수 있다. 리드된 하드 디시전 리드 데이터는 메모리 컨트롤러(100)로 전송될 수 있다.
단계 S513에서, 제1 ECC 디코딩으로서 하드 디시전 ECC 디코딩이 수행될 수 있다. ECC 부(130)는 반도체 메모리 장치(200)로부터 하드 디시전 리드 전압들(VHD)을 이용하여 리드된 하드 디시전 리드 데이터를 에러 정정 코드를 이용하여 하드 디시전 ECC 디코딩을 수행할 수 있다.
단계 S515에서, 하드 디시전 ECC 디코딩이 성공되었는지 판별된다. 즉, 단계 S515에서는 단계 S513에서 하드 디시전 ECC 디코딩된 하드 디시전 데이터의 에러가 정정되었는지 판별된다. 예를 들어, 메모리 컨트롤러(100)는 하드 디시전 ECC 디코딩된 하드 디시전 데이터 및 패리티 체크 행렬(Parity Check Matrix)을 이용하여, 하드 디시전 ECC 디코딩된 하드 디시전 데이터의 에러가 정정되었는지 판별한다. 예를 들어, 하드 디시전 ECC 디코딩된 하드 디시전 데이터와 패리티 체크 행렬의 연산 결과가 영행렬('0')일 때, 하드 디시전 ECC 디코딩된 하드 디시전 데이터는 올바른 데이터인 것으로 판별될 수 있다. 반면, 하드 디시전 ECC 디코딩된 하드 디시전 데이터와 패리티 체크 행렬의 연산 결과가 영행렬('0')이 아닐 때, 하드 디시전 ECC 디코딩된 하드 디시전 데이터는 올바른 데이터가 아닌 것으로 판별될 수 있다.
상기 단계 S515의 판단 결과, 단계 S513의 하드 디시전 ECC 디코딩이 성공적인 것으로 판별된 경우, 단계 S520에서는 단계 S511의 하드 디시전 리드 전압(VHD)에 의한 리드 동작이 성공적인 것으로 평가되며 에러 정정 디코딩은 종료될 수 있다. 단계 S513의 하드 디시전 ECC 디코딩된 하드 디시전 데이터는 에러 정정된 데이터로서 메모리 컨트롤러(100) 외부로 출력되거나 메모리 컨트롤러(100)의 내부에서 사용될 수 있다.
상기 단계 S515의 판단 결과, 단계 S513의 하드 디시전 ECC 디코딩이 실패인 것으로 판별된 경우, 소프트 디시전 디코딩 단계(S530)가 수행될 수 있다.
앞서 설명된 바와 같이 소프트 디시전 리드 단계인 단계 S531에서, 소프트 디시전 리드 전압들(VSD)로 반도체 메모리 장치(200)로부터 소프트 디시전 리드 데이터가 리드될 수 있다. 예를 들어, 하드 디시전 리드 전압들(VHD)을 이용하여 읽어진 메모리 셀들에서, 소프트 디시전 리드 전압들(VSD)을 이용하여 추가적인 리드가 수행될 수 있다. 소프트 디시전 리드 전압들(VSD)은 하드 디시전 리드 전압들(VHD)과 다른 레벨들을 가질 수 있다.
단계 S533에서, 제2 ECC 디코딩으로서 소프트 디시전 ECC 디코딩이 수행될 수 있다. 소프트 디시전 ECC 디코딩은 하드 디시전 리드 데이터와 소프트 디시전 리드 전압들(VSD)을 이용하여 리드된 데이터를 포함하는 소프트 디시전 리드 데이터에 기반하여 수행될 수 있다. 하드 디시전 리드 전압들(VHD)과 소프트 디시전 리드 전압들(VSD)은 서로 다른 레벨들을 가질 수 있다.
예를 들어, 반도체 메모리 장치(200)의 메모리 셀들(MC0 to MCn-1) 각각은 도 2에서 예시된 7개의 프로그램 상태(state)의 문턱 전압 산포(P1 to P7)와 하나의 소거 상태(state) 문턱 전압 산포(E) 중 어느 하나의 상태에 속할 수 있다.
상기 하드 디시전 리드 전압들(VHD)들 각각은 복수의 상태들 중에서 인접한 두 개의 논리 상태들간의 전압 레벨을 가질 수 있다. 소프트 디시전 리드 전압들(VSD) 각각은 복수의 상태들 중에서 인접한 두 개의 논리 상태들간 레벨을 갖되, 하드 디시전 리드 전압들(VHD)과 다른 레벨을 가질 수 있다.
상기 메모리 셀들(MC0 to MCn-1)에서 하드 디시전 리드 전압(VHD)으로 리드된 하드 디시전 리드 데이터 값과 소프트 디시전 리드 전압(VSD)으로 리드된 소프트 디시전 리드 데이터 값은 서로 다를 수 있다. 예를 들어, 메모리 셀들 중 정상적인 논리 상태의 전압 분포보다 낮거나 높은 문턱 전압을 갖는 테일(tail) 셀들이 존재할 수 있다. 테일 셀들에서 하드 디시전 리드 전압(VHD)으로 리드된 데이터 값과 소프트 디시전 리드 전압(VSD)으로 리드된 데이터 값은 서로 다를 수 있다. 하드 디시전 리드 전압(VHD)에 따른 리드에 더하여, 소프트 디시전 리드 전압들(VSD)에 따른 추가적인 리드가 수행되면, 메모리 셀들(MC0 to MCn-1)의 문턱 전압들에 대한 추가적인 정보, 즉 하드 디시전 리드 동작에 의하여 리드된 데이터에 신뢰도를 부가할 수 있는 정보인 LLR(예를 들어, 테일 셀들에 대한 정보)이 획득될 수 있다.
상기 추가적인 정보가 획득되면, 메모리 셀들(MC0 to MCn-1)이 저장하는 데이터가 제1 상태(예를 들어, '1') 또는 제2 상태(예를 들어, '0')일 확률 또는 우도(likelihood ratio)의 정확성이 증가할 수 있다. 즉, ECC 디코딩의 신뢰성이 증가할 수 있다. 메모리 컨트롤러(100)는 하드 디시전 리드 전압(VHD) 및 소프트 디시전 리드 전압(VSD)으로 리드된 소프트 디시전 리드 데이터를 이용하여 소프트 디시전 ECC 디코딩을 수행할 수 있다. 하드 디시전 리드 전압(VHD)과 소프트 디시전 리드 전압(VSD)간 관계는 도 6 및 도 7을 참조하여 후술된다.
단계 S535에서, 소프트 디시전 ECC 디코딩이 성공되었는지 판별된다. 즉, 단계 S535에서는 단계 S533에서 소프트 디시전 ECC 디코딩된 소프트 디시전 데이터의 에러가 정정되었는지 판별된다. 예를 들어, 메모리 컨트롤러(100)는 소프트 디시전 ECC 디코딩된 소프트 디시전 데이터 및 패리티 체크 행렬(Parity Check Matrix)을 이용하여, 소프트 디시전 ECC 디코딩된 소프트 디시전 데이터의 에러가 정정되었는지 판별한다. 예를 들어, 소프트 디시전 ECC 디코딩된 소프트 디시전 데이터와 패리티 체크 행렬의 연산 결과가 영행렬('0')일 때, 소프트 디시전 ECC 디코딩된 소프트 디시전 데이터는 올바른 데이터인 것으로 판별될 수 있다. 반면, 소프트 디시전 ECC 디코딩된 소프트 디시전 데이터와 패리티 체크 행렬의 연산 결과가 영행렬('0')이 아닐 때, 소프트 디시전 ECC 디코딩된 소프트 디시전 데이터는 올바른 데이터가 아닌 것으로 판별될 수 있다.
상기 소프트 디시전 ECC 디코딩된 소프트 디시전 데이터와 패리티 체크 행렬의 연산, 그리고 하드 디시전 ECC 디코딩된 하드 디시전 데이터와 패리티 체크 행렬의 연산은 동일하게 수행될 수 있다.
상기 단계 S535의 판단 결과, 단계 S533의 소프트 디시전 ECC 디코딩이 성공적인 것으로 판별된 경우, 단계 S520에서는 단계 S531의 소프트 디시전 리드 전압(VSD)에 의한 리드 동작이 성공적인 것으로 평가되며 에러 정정 디코딩은 종료될 수 있다. 단계 S533의 소프트 디시전 ECC 디코딩된 소프트 디시전 데이터는 에러 정정된 데이터로서 메모리 컨트롤러(100) 외부로 출력되거나 메모리 컨트롤러(100)의 내부에서 사용될 수 있다.
상기 단계 S535의 판단 결과, 단계 S533의 소프트 디시전 ECC 디코딩이 실패인 것으로 판별된 경우, 단계 S540에서는 단계 S531의 소프트 디시전 리드 전압(VSD)에 의한 리드 동작이 실패인 것으로 평가되며 에러 정정 디코딩은 종료될 수 있다.
도 6은 도 5에 도시된 소프트 디시전 리드 동작으로서, 2비트 소프트 디시전 리드 동작을 나타내는 개념도이고, 도 7은 도 5에 도시된 소프트 디시전 리드 동작으로서, 3비트 소프트 디시전 리드 동작을 나타내는 개념도이다.
도 6을 참조하면, 도 5를 참조하여 설명된 하드 디시전 디코딩 단계(S510)에서, 하드 디시전 리드 전압(VHD)이 반도체 메모리 장치(200)의 메모리 셀로 인가될 때, 메모리 셀의 온-오프 상태에 따라 하드 디시전 데이터(2-1)는 1 및 0 중 어느 하나의 값을 가질 수 있다.
상기 소프트 디시전 디코딩 단계(S530)에서, 소프트 디시전 리드 동작은 하드 디시전 리드 전압(VHD)을 기준으로 일정한 전압 차를 갖는 복수의 소프트 디시전 리드 전압들(VSD1 , VSD2)을 메모리 셀에 인가하여 하드 디시전 리드 데이터에 신뢰도를 부가하는 정보, 즉 LLR을 형성할 수 있다.
도 6에 도시된 바와 같이, 2-비트 소프트 디시전 리드 동작의 경우, 복수의 소프트 디시전 리드 전압들(VSD1 , VSD2) 중 제1 소프트 디시전 리드 전압(VSD1)이 메모리 셀에 인가되면, 메모리 셀의 온 또는 오프에 따라 제1 소프트 디시전 리드 데이터 값 (2-2)은 "1000"이 될 수 있다. 유사하게, 복수의 소프트 디시전 리드 전압들(VSD1 , VSD2) 중 제2 소프트 디시전 리드 전압(VSD2)에 따라 제2 소프트 디시전 리드 데이터 값(2-3)은 "1110"이 될 수 있다.
예를 들어, ECC 부(130)는 제1, 2 소프트 디시전 리드 데이터 값(2-2, 2-3)에 대하여 XNOR(exclusive NOR) 연산을 수행하여, 소프트 디시전 데이터(2-4), 즉 LLR을 생성할 수 있다. LLR(2-4)은 하드 디시전 데이터(2-1)에 신뢰도를 부가할 수 있다.
예를 들어, 소프트 디시전 데이터(2-4) "1"은 하드 디시전 데이터(2-1)의 제1 상태(예를 들어, '1') 또는 제2 상태(예를 들어, '0')일 확률이 강하다(strong)는 것을 나타내며, "0"은 하드 디시전 데이터(2-1)의 제1 상태(예를 들어, '1') 또는 제2 상태(예를 들어, '0')일 확률이 약하다(weak)는 것을 나타낼 수 있다.
도 6을 참조하면, 도 5를 참조하여 설명된 하드 디시전 디코딩 단계(S510)에서, 하드 디시전 리드 전압(VHD)이 반도체 메모리 장치(200)의 메모리 셀로 인가될 때, 메모리 셀의 온-오프 상태에 따라 하드 디시전 데이터(3-1)는 1 및 0 중 어느 하나의 값을 가질 수 있다.
상기 소프트 디시전 디코딩 단계(S530)에서, 소프트 디시전 리드 동작은 하드 디시전 리드 전압(VHD)을 기준으로 일정한 전압 차를 갖는 복수의 소프트 디시전 리드 전압들(VSD1 to VSD6)을 메모리 셀에 인가하여 하드 디시전 리드 데이터에 신뢰도를 부가하는 정보, 즉 LLR을 형성할 수 있다.
도 6에 도시된 바와 같이, 3-비트 소프트 디시전 리드 동작의 경우, 복수의 소프트 디시전 리드 전압들(VSD1 to VSD6) 중 제1, 2 소프트 디시전 리드 전압(VSD1, VSD2)이 메모리 셀에 인가되면, 도 6을 참조하여 설명된 바와 같이 제1, 2 소프트 디시전 리드 데이터 값이 생성되며, 이러한 제1, 2 소프트 디시전 리드 데이터 값에 대하여 XNOR(exclusive NOR) 연산이 수행됨으로써 제1 소프트 디시전 데이터(3-2) "1001"이 생성될 수 있다.
또한, 제1, 2 소프트 디시전 리드 전압(VSD1, VSD2)를 중심으로 일정한 전압 차를 가지는 제3 내지 6 소프트 디시전 리드 전압(VSD3 to VSD6)이 메모리 셀에 인가되면, 도 6을를 참조하여 설명된 바와 유사하게 제3 내지 6 소프트 디시전 리드 데이터 값이 생성되며, 이러한 제3 내지 6 소프트 디시전 리드 데이터 값에 대하여 XNOR(exclusive NOR) 연산이 수행됨으로써 제2 소프트 디시전 데이터(3-3), 즉 LLR "10101"이 생성될 수 있다. LLR(3-3)은 제1 소프트 디시전 데이터(3-2)에 가중치를 부여할 수 있다.
예를 들어, 제2 소프트 디시전 데이터(3-3) "1"은 제1 소프트 디시전 데이터(3-2)의 제1 상태(예를 들어, '1')일 확률이 매우 강하다(very strong)는 것을 나타내며, "0"은 제1 소프트 디시전 데이터(3-2)의 제1 상태(예를 들어, '1')일 확률이 강하다(strong)는 것을 나타낼 수 있다.
유사하게, 제2 소프트 디시전 데이터(3-3) "1"은 제1 소프트 디시전 데이터(3-2)의 제2 상태(예를 들어, '0')일 확률이 매우 약하다(very weak)는 것을 나타내며, "0"은 제1 소프트 디시전 데이터(3-2)의 제2 상태(예를 들어, '0')일 확률이 약하다(weak)는 것을 나타낼 수 있다. 즉, 도 6에서 설명된 바와 유사하게, LLR(3-3)은 하드 디시전 데이터(3-1)에 보다 많은 신뢰도를 부가할 수 있다.
도 8a는 본 발명의 일실시예에 따른 ECC 인코더(170) 및 ECC 디코더(180)의 동작을 나타내는 개념도이다.
도 8b는 오리지널 메시지의 인코딩 동작 및 인코디드 메시지의 디코딩 동작을 나타내는 개념도이다.
도 8a에 도시된 바와 같이, 본 발명의 일실시예에 따른 ECC 인코더(170)는 CRC(Cyclic Redundancy Check) 인코더(171) 및 폴라(Polar) 인코더(175)를 포함하고, ECC 디코더(180)는 폴라 디코더(171) 및 CRC 디코더(175)를 포함한다.
본 발명의 일실시예에 따른 ECC 인코더(170)는 호스트 인터페이스(140)로부터 입력된 오리지널 메시지를 인코디드 메시지로 인코딩하며, ECC 디코더(180)는 반도체 메모리 장치(210)로부터 입력된 인코디드 메시지를 디코디드 메시지로 디코딩한다. 여기서, 디코디드 메시지는 오리지널 메시지에 대응한다.
이하에서, 도 8a 및 8b를 참조하여, 오리지널 메시지를 인코디드 메시지로 인코딩하는 과정을 설명하도록 한다.
먼저, 도 8a를 참조하면, CRC 인코더(171)는 호스트 인터페이스(140)를 통해 입력되는 오리지널 메시지를 사전 결정된 개수의 분할 메시지들로 분할하고, 각각의 분할 메시지들에 대해 사전 결정된 길이의 CRC 패리티 메시지를 부가함으로써 CRC 인코딩을 수행하며, 이에 의해, 제1패리티 부가 메시지(u1)를 생성할 수 있다. 여기서, 사전 결정된 개수의 분할 메시지는 2개 이상이다. 각 CRC 패리티 메시지들의 보호 범위는 해당 CRC 패리티 메시지 이전에 위치하는 모든 메시지 또는 해당 CRC 패리티 메시지 직전에 위치하는 분할 메시지이다.
오리지널 메시지의 길이는 하기 수학식 1과 같이 각각의 분할 메시지들의 길이의 합으로 나타낼 수 있다.
Figure pat00001
여기서, k는 오리지널 메시지의 길이이며, k1은 첫 번째 분할 메시지의 길이이고, k2는 두 번째 분할 메시지의 길이이고, km은 마지막 번째 분할 메시지의 길이이다.
첫 번째 분할 메시지는 오리지널 메시지의 첫 구간에 위치하고, 마지막 번째 분할 메시지는 오리지널 메시지의 마지막 구간에 위치한다. 즉, i 번째 분할 메시지는 오리지널 메시지의 i 번째 구간에 위치한다. 여기서, i는 1 이상 m 이하의 정수이며, m은 분할 메시지의 개수이다.
오리지널 메시지에 부가되는 전체 CRC 패리티 메시지의 길이는 하기 수학식 2와 같이 각각의 CRC 패리티 메시지들의 길이의 합으로 나타낼 수 있다.
Figure pat00002
여기서, pcrc는 전체 CRC 패리티 메시지의 길이이며, pcrc1은 첫 번째 분할 메시지 다음에 위치하는 첫 번째 CRC 패리티 메시지의 길이이고, pcrc2는 두 번째 분할 메시지 다음에 위치하는 두 번째 CRC 패리티 메시지의 길이이고, pcrcm은 마지막 번째 분할 메시지 다음에 위치하는 마지막 번째 CRC 패리티 메시지의 길이이다.
오리지널 메시지에 부가되는 전체 CRC 패리티 메시지의 길이(pcrc)는 사전에 결정되며, 마지막 번째 CRC 패리티 메시지의 길이(pcrcm)가 그 외의 CRC 패리티 메시지의 길이(pcrc1, pcrc2, …, pcrcm - 1)보다 길도록 사전 결정된다. 예를 들어, 분할 메시지의 개수가 3개이고, 전체 CRC 패리티 메시지의 길이(pcrc)가 24비트로 사전에 결정된 경우, 첫 번째 CRC 패리티 메시지의 길이(pcrc1)는 6비트로 사전 결정되고, 두 번째 CRC 패리티 메시지의 길이(pcrc2)는 6비트로 사전 결정되며, 마지막 번째 CRC 패리티 메시지의 길이(pcrc3)는 12비트로 사전 결정될 수 있다.
제1패리티 부가 메시지(u1)의 길이는 하기 수학식 3과 같이 오리지널 메시지의 길이(k) 및 CRC 패리티 메시지의 길이(pcrc)의 합으로 나타낼 수 있다.
Figure pat00003
도 8b에 예시된 바와 같이, 분할 메시지의 사전 결정된 개수가 m개인 경우, CRC 인코더(171)는, 오리지널 메시지를 m개로 분할하여 분할 메시지들로 분할하고, 각각의 분할 메시지들에 대해 사전 결정된 길이의 CRC 패리티 메시지들을 부가함으로써 제1패리티 부가 메시지(u1)를 생성한다. 도 8b를 참조하면, CRC 패리티 메시지들을 제외한 제1패리티 부가 메시지(u1)는 오리지널 메시지와 동일하다. 즉, 제1패리티 부가 메시지(u1)는 오리지널 메시지에 CRC 패리티 메시지들이 부가된 형태로서, 오리지널 메시지가 제1패리티 부가 메시지(u1)의 오리지널 메시지 부분에 일대일 매칭된다. 즉, CRC 코드는 조직 부호(Systematic Code)이다.
도 8a에 도시된 바와 같이, 폴라 인코더(175)는 제1패리티 부가 메시지(u1)에 폴라 인코딩을 수행함으로써 인코디드 메시지를 생성할 수 있다. 즉, 도 8b에 예시된 바와 같이, 폴라 인코더(175)는 제1패리티 부가 메시지(u1)에 사전 결정된 용량(capacity)이 낮은 위치에 폴라 패리티 메시지를 부가함으로써 제2패리티 부가 메시지(u2)를 생성하고 생성된 제2패리티 부가 메시지(u2)에 대해 생성 행렬을 곱함으로써 인코디드 메시지를 생성한다. 여기서, 폴라 패리티 메시지는 프로즌 비트라고도 지칭되며, 사전에 결정된 더미 비트(예를 들어, '0')이다. 사전 결정된 용량은 제2패리티 부가 메시지(u2)의 각 심볼들의 채널 용량(channel capacity)이다. 일반적으로 제2패리티 부가 메시지(u2)에 대해 생성 행렬을 곱함으로써 인코디드 메시지를 생성할 경우, 제2패리티 부가 메시지(u2)의 앞쪽에 위치한 심볼들의 채널 용량은 대체로 낮으며, 뒤쪽에 위치한 심볼들의 채널 용량은 대체로 높다. 이에 따라, 제2패리티 부가 메시지(u2)에서 폴라 패리티 메시지는 주로 앞쪽에 위치한다.
도 8b를 참조하면, 폴라 패리티 메시지들을 제외한 제2패리티 부가 메시지(u2)는 제1패리티 부가 메시지(u1)와 동일하다. 즉, 제2패리티 부가 메시지(u2)는 제1패리티 부가 메시지(u1)에 폴라 패리티 메시지들이 부가된 형태로서, 제1패리티 부가 메시지(u1)가 제2패리티 부가 메시지(u2)의 제1패리티 부가 메시지(u1) 부분에 일대일 매칭된다.
제2패리티 부가 메시지(u2)의 길이는 하기 수학식 4와 같이 나타낼 수 있다.
Figure pat00004
여기서, n은 제2패리티 부가 메시지(u2)의 길이이다.
인코디드 메시지는 수학식 5와 같이, 제2패리티 부가 메시지(u2)와 n×n 크기의 생성 행렬(G)의 곱으로 나타낼 수 있다.
Figure pat00005
생성 행렬은 수학식 6과 같이 나타낼 수 있다.
Figure pat00006
여기서,
Figure pat00007
는 크로네커 곱(Kronecker product)이며, N은 생성 행렬의 크기가 n×n 이도록 하는 임의의 정수이다. 즉, 생성 행렬(G)은
Figure pat00008
행렬의 N번 크로네커 곱 연산으로 나타낼 수 있다.
수학식 5 및 6을 참조하면, 인코디드 메시지의 길이는 제2패리티 부가 메시지(u2)와 동일하다. 즉, 인코디드 메시지의 길이는 n이다.
이하에서, 도 8a 및 8b를 참조하여, 인코디드 메시지를 오리지널 메시지로 디코딩하는 과정을 설명하도록 한다.
먼저, 도 8a를 참조하면, 폴라 디코더(181)는 반도체 메모리 장치(210)를 통해 입력되는 인코디드 메시지에 폴라 디코딩을 수행함으로써 제2후보 메시지(u4)들을 생성할 수 있다. 즉, 도 8b에 예시된 바와 같이, 폴라 디코더(181)는 연속 소거 리스트 디코딩(successive cancellation list decoding) 방식으로 사전 설정된 리스트 개수(Lmax) 이하의 제1후보 메시지(u3)들을 생성하며, 생성된 제1후보 메시지(u3)들에서 폴라 패리티 메시지를 제거함으로써 제2후보 메시지(u4)들을 생성할 수 있다. 연속 소거 리스트 디코딩은 채널 용량을 바탕으로 제2패리티 부가 메시지의 i 번째 심볼의 로그 우도 비(log likelihood ratio)를 계산하고, 계산된 로그 우도 비와 프로즌 비트의 위치에 기초하여 사전 설정된 리스트 개수(Lmax) 이하의 제1후보 메시지(u3)를 생성하는 디코딩 방법이다. 여기서, i는 1 이상 n 이하이며, n은 인코디드 메시지의 길이이다.
예를 들어, 인코디드 메시지에 대해 사전 설정된 리스트 개수(Lmax)가 2인 연속 소거 리스트 디코딩을 수행하면, 제1후보 메시지(u3)의 각 심볼들은 순차적으로'0' 및 '1'로 추정되며, 이에 따라, 첫 번째 심볼의 값이 각각 '0' 및 '1'인 두 개의 제1후보 메시지(u3)가 생성되며, 그 후, 제1후보 메시지(u3)의 첫 번째 내지 두 번째 심볼의 값이 각각 '00', '01', '10' 및 '11'인 4개의 제1후보 메시지(u3)가 생성된다. 이 경우, 사전 설정된 리스트 개수(Lmax)가 2이므로, '00', '01', '10' 및 '11' 중 로그 우도 비에 기초하여 2개의 제1후보 메시지(u3)만이 선택된다. 그 다음, 예를 들어, '00', '01', '10' 및 '11' 중 '01', '10'이 선택된 경우에, 제1후보 메시지(u3)의 첫 번째 내지 세 번째 심볼의 값이 각각 '010', '011', '100' 및 '101'인 4개의 제1후보 메시지(u3)가 생성되며, 마찬가지로, 로그 우도 비에 기초하여 2개의 제1후보 메시지(u3)만이 선택된다. 이러한 방식으로, 인코디드 메시지에 대해 연속 소거 리스트 디코딩을 수행하면 2개의 제1후보 메시지(u3)가 생성된다.
폴라 디코더(181)는, 인코디드 메시지의 i 번째 심볼에 대해 연속 소거 리스트 디코딩을 수행하여 생성되는 제1후보 메시지들(u3)의 i 번째 심볼이 폴라 패리티 메시지에 해당하는 경우, 제1후보 메시지들(u3)의 i 번째 심볼은 사전에 결정된 더미 값, 예컨대, '0'의 값으로 할당한다. 즉, 폴라 디코더(181)는 제1후보 메시지들(u3)의 i 번째 심볼이 제2패리티 부가 메시지(u2)의 폴라 패리티 메시지에 해당하는 경우, 제1후보 메시지들(u3)의 i 번째 심볼은 사전에 결정된 더미 값으로 할당한다.
폴라 디코더(181)는, 인코디드 메시지의 각 사전 설정된 구간들에 대해 연속 소거 리스트 디코딩을 수행하여 추정된 제1후보 메시지들(u3)의 폴라 패리티 메시지를 제거함으로써 제2후보 메시지(u4)들을 생성하고 생성된 제2후보 메시지(u4)들을 CRC 디코더(185)에 전달한다. 여기서 인코디드 메시지의 사전 설정된 구간은 제2패리티 부가 메시지의 CRC 패리티 메시지의 마지막 번째 심볼에 대응하는 심볼을 기준으로 나뉜 구간이다. 구체적으로, 인코디드 메시지의 각 사전 설정된 구간들의 첫 번째 심볼은 제2패리티 부가 메시지의 이전 CRC 패리티 메시지 다음의 심볼에 대응하는 심볼이며, 인코디드 메시지의 각 사전 설정된 구간들의 첫 마지막 번째 심볼은 제2패리티 부가 메시지의 현재 CRC 패리티 메시지의 마지막 번째 심볼에 대응하는 심볼이다. 이전 CRC 패리티 메시지가 없을 경우, 즉, 인코디드 메시지의 각 사전 설정된 첫 번째 구간은, 제2패리티 부가 메시지의 첫 번째 심볼에 대응하는 심볼을 시작구간으로 한다. 예를 들어, 사전 설정된 구간들 중 첫 번째 구간은 제2패리티 부가 메시지의 첫 번째 심볼부터 첫 번째 CRC 패리티 메시지의 마지막 번째 심볼에 대응하는 심볼까지의 구간이다.
폴라 디코더(181)는 하기 CRC 디코더(185)에 의해 수행되는 CRC 패리티 체크를 만족하는 이전 구간들의 제2후보 메시지(u4)들 및 그에 대응하는 제1후보 메시지들(u3)에 기초하여 현재 구간에 대해 연속 소거 리스트 디코딩을 수행한다. 예를 들어, 폴라 디코더(181)는 인코디드 메시지의 첫 번째 구간에 대한 제2후보 메시지(u4)들 중 CRC 패리티 체크를 만족하는 첫 번째 구간에 대한 제2후보 메시지(u4) 및 그에 대응하는 첫 번째 구간에 대한 제1후보 메시지들(u3)에 기초하여 인코디드 메시지의 두 번째 구간에 대하여 연속 소거 리스트 디코딩을 수행한다. 마찬가지로, 인코디드 메시지의 첫 번째 및 두 번째 구간에 대한 제2후보 메시지(u4)들 중 CRC 패리티 체크를 만족하는 첫 번째 및 두 번째 구간에 대한 제2후보 메시지(u4) 및 그에 대응하는 제1후보 메시지들(u3)에 기초하여 인코디드 메시지의 세 번째 구간에 대하여 연속 소거 리스트 디코딩을 수행한다.
CRC 디코더(185)는 폴라 디코더(181)로부터 입력된 각 사전 설정된 구간에 대한 사전 설정된 리스트 개수(Lmax) 이하의 제2후보 메시지(u4)들이 CRC 패리티 체크를 만족하는지를 판정하고, CRC 패리티 체크를 불만족하는 각 사전 설정된 구간에 대한 제2후보 메시지(u4) 및 그에 대응하는 제1후보 메시지들(u3)을 삭제하며, 폴라 디코더(181)에 CRC 패리티 체크를 만족하는 각 사전 설정된 구간에 대한 제2후보 메시지(u4) 및 그에 대응하는 제1후보 메시지들(u3)에 대한 정보(Info)를 제공한다.
CRC 디코더(185)는 폴라 디코더(181)로부터 마지막 번째 구간에 대한 제2후보 메시지(u4)들이 입력되는 경우, CRC 패리티 체크를 만족하는 각 사전 설정된 구간에 대한 제2후보 메시지(u4)의 CRC 패리티 메시지를 제거함으로써 디코디드 메시지를 생성한다.
CRC 디코더(185)는 CRC 패리티 체크를 만족하는 각 사전 설정된 구간에 대한 제2후보 메시지(u4)가 복수인 경우, 각 사전 설정된 구간에 대한 제2후보 메시지(u4)들 중 로그 우도 비가 가장 높은 하나의 제2후보 메시지(u4)를 선택함으로써, 하나의 디코디드 메시지를 생성한다.
상기와 같이, 본 발명의 일실시예에 따라 생성된 인코디드 메시지를 디코딩할 때 필요한 경로 메모리의 용량이 줄어드는 이점이 있다. 구체적으로, 오리지널 메시지의 마지막 부분에 사전 결정된 길이의 CRC 패리티 메시지를 부가함으로써 생성된 인코디드 메시지를 디코딩할 때에는 인코디드 메시지 전체에 대한 리스트 개수(Lmax)만큼의 후보 메시지들과 그에 비례한 경로 메모리가 필요하지만, 본 발명의 일실시예에 따라 생성된 인코디드 메시지의 경우에는, 리스트 디코딩을 수행할 때 중간 CRC(CRC가 여러 개로 나뉘어졌을 때, 제일 마지막 CRC를 제외한 나머지 CRC들을 중간 CRC라고 표기함)를 만족하지 않는 경로를 걸러내면 그 후의 리스트 디코딩 과정에서 상당부분의 경로 메모리가 중복되므로, 중복되는 경로 메모리를 하나의 경로 메모리로 표기함으로써 디코딩 과정에서 필요한 경로 메모리를 줄일 수 있다.
도 8c는 리스트 개수(Lmax)가 32인 경우에 필요한 경로 메모리를 계산한 그래프이다.
도 8c에 도시된 바와 같이, 인코디드 메시지가 488 비트이며, 그 중 CRC 패리티 메시지가 24비트인 경우, 종래 방식에 따른 인코디드 메시지를 디코딩할 때 필요한 경로 메모리는 16384 비트이며, 본 발명의 일실시예에 따른 인코디드 메시지를 디코딩할 때 필요한 경로 메모리는 6714 비트이다. 이에 따라, 본 발명의 일실시예에 따른 ECC 인코더의 경우, 종래 기술에 비해 40%의 메모리가 필요함을 알 수 있다.
도 9는 본 발명의 일실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 일실시예에 따른 메모리 컨트롤러(15000) 및 반도체 메모리 장치(16000)를 포함하는 전자 장치(10000)의 블록도이다.
도 9를 참조하면, 이동 전화기(cellular phone), 스마트 폰(smart phone), 또는 태블릿(tablet) PC와 같은 전자 장치(10000)는 예를 들어 플래시 메모리 장치로 구현될 수 있는 반도체 메모리 장치(16000)와, 반도체 메모리 장치(16000)의 동작을 제어할 수 있는 메모리 컨트롤러(15000)를 포함할 수 있다.
반도체 메모리 장치(16000)는 도 3 내지 도 4b를 참조하여 설명된 반도체 메모리 장치(200)에 대응된다. 반도체 메모리 장치(16000)는 랜덤 데이터를 저장 할 수 있다.
메모리 컨트롤러(15000)는 도 3 내지 도 8e를 참조하여 설명된 메모리 컨트롤러(100)에 대응된다. 메모리 컨트롤러(15000)는 전자 장치의 전반적인 동작을 제어하는 프로세서(11000)에 의하여 제어될 수 있다.
반도체 메모리 장치(16000)에 저장된 데이터는 프로세서(11000)의 제어에 따라 동작하는 메모리 컨트롤러(15000)의 제어에 따라 디스플레이(13000)를 통하여 디스플레이될 수 있다.
무선 송수신기(12000)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예들 들어, 무선 송수신기(12000)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(11000)가 처리할 수 있는 신호로 변환할 수 있다. 따라서 프로세서(11000)는 무선 송수신기(12000)로부터 출력된 신호를 처리하고, 처리된 신호를 메모리 컨트롤러(15000)를 통하여 반도체 메모리 장치(16000)에 저장하거나 또는 디스플레이(13000)를 통하여 디스플레이할 수 있다.
무선 송수신기(12000)는 프로세서(11000)로부터 출력된 신호를 무선 신호로 변환하고, 변환된 무선 신호를 안테나(ANT)를 통하여 외부로 출력할 수 있다.
입력 장치(14000)는 프로세서(11000)의 동작을 제어하기 위한 제어 신호 또는 프로세서(11000)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
프로세서(11000)는 반도체 메모리 장치(16000)로부터 출력된 데이터, 무선 송수신기(12000)로부터 출력된 무선 신호, 또는 입력 장치(14000)로부터 출력된 데이터가 디스플레이(13000)를 통하여 디스플레이될 수 있도록 디스플레이(13000)를 제어할 수 있다.
도 10은 본 발명의 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 일실시예에 따른 메모리 컨트롤러(24000) 및 반도체 메모리 장치(25000)를 포함하는 전자 장치(20000)의 블록도이다.
메모리 컨트롤러(24000) 및 반도체 메모리 장치(25000)는 도 3 내지 도 8e를 참조하여 설명된 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)에 대응될 수 있다.
도 10을 참조하면, PC(personal computer), 태블릿 컴퓨터(tablet computer), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어와 같은 데이터 처리 장치로 구현될 수 있는 전자 장치(20000)는 플래시 메모리 장치와 같은 반도체 메모리 장치(25000)와, 반도체 메모리 장치(25000)의 동작을 제어할 수 있는 메모리 컨트롤러(24000)를 포함할 수 있다.
전자 장치(20000)는 전자 장치(20000)의 전반적인 동작을 제어하기 위한 프로세서(21000)를 포함할 수 있다. 메모리 컨트롤러(24000)는 프로세서(21000)에 의하여 제어될 수 있다.
프로세서(21000)는 입력 장치(22000)에 의하여 발생한 입력 신호에 따라 반도체 메모리 장치에 저장된 데이터를 디스플레이를 통하여 디스플레이할 수 있다. 예들 들어, 입력 장치(22000)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 또 다른 일실시예에 따른 메모리 컨트롤러(32000) 및 반도체 메모리 장치(34000)를 포함하는 전자 장치(30000)의 블록도이다.
메모리 컨트롤러(32000) 및 반도체 메모리 장치(34000)는 도 3 내지 도 8e를 참조하여 설명된 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)에 대응될 수 있다.
도 11을 참조하면, 전자 장치(30000)는 카드 인터페이스(31000), 메모리 컨트롤러(32000), 및 반도체 메모리 장치(34000), 예들 들어 플래시 메모리 장치를 포함할 수 있다.
전자 장치(30000)는 카드 인터페이스(31000)를 통하여 호스트(HOST)와 데이터를 주거나 받을 수 있다. 일실시예에 따라, 카드 인터페이스(31000)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 카드 인터페이스(31000)는 전자 장치(30000)와 통신할 수 있는 호스트(HOST)의 통신 프로토콜에 따라 호스트(HOST)와 메모리 컨트롤러(32000) 사이에서 데이터 교환을 인터페이스할 수 있다.
메모리 컨트롤러(32000)는 전자 장치(30000)의 전반적인 동작을 제어하며, 카드 인터페이스(31000)와 반도체 메모리 장치(34000) 사이에서 데이터의 교환을 제어할 수 있다. 또한 메모리 컨트롤러(32000)의 버퍼 메모리(325)는 카드 인터페이스(31000)와 반도체 메모리 장치(34000) 사이에서 주고받는 데이터를 버퍼링할 수 있다.
메모리 컨트롤러(32000)는 데이터 버스(DATA) 및 어드레스 버스(ADDRESS)를 통하여 카드 인터페이스(31000)와 반도체 메모리 장치(34000)와 접속될 수 있다. 일실시예에 따라 메모리 컨트롤러(32000)는 카드 인터페이스(31000)로부터 리드 또는 라이트하고자 하는 데이터의 어드레스를 어드레스 버스(ADDRESS)를 통하여 수신하고 이를 반도체 메모리 장치(34000)로 전송할 수 있다.
또한, 메모리 컨트롤러(32000)는 카드 인터페이스(31000) 또는 반도체 메모리 장치(34000) 각각에 접속된 데이터 버스(DATA)를 통하여 리드 또는 라이트하고자 하는 데이터를 수신하거나 전송할 수 있다.
도 11의 전자 장치(30000)가 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(HOST)에 접속될 때, 호스트(HOST)는 카드 인터페이스(31000)와 메모리 컨트롤러(32000)를 통하여 반도체 메모리 장치(34000)에 저장된 데이터를 주거나 받을 수 있다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 또 다른 일실시예에 따른 메모리 컨트롤러(44000) 및 반도체 메모리 장치(45000)를 포함하는 전자 장치의 블록도를 나타낸다.
메모리 컨트롤러(44000) 및 반도체 메모리 장치(45000)는 도 3 내지 도 8e를 참조하여 설명된 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)에 대응될 수 있다.
도 12를 참조하면, 전자 장치(40000)는 플래시 메모리 장치와 같은 반도체 메모리 장치(45000), 반도체 메모리 장치(45000)의 데이터 처리 동작을 제어하기 위한 메모리 컨트롤러(44000), 및 전자 장치(40000)의 전반적인 동작을 제어할 수 있는 이미지 센서(41000)를 포함할 수 있다.
전자 장치(40000)의 이미지 센서(42000)는 광학 신호를 디지털 신호로 변환하고, 변환된 디지털 신호는 이미지 센서(41000)의 제어하에 반도체 메모리 장치(45000)에 저장되거나 또는 디스플레이(43000)를 통하여 디스플레이될 수 있다. 또한, 반도체 메모리 장치(45000)에 저장된 디지털 신호는 이미지 센서(41000)의 제어하에 디스플레이(43000)를 통하여 디스플레이될 수 있다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 또 다른 일실시예에 따른 메모리 컨트롤러(61000) 및 반도체 메모리 장치(62000A, 62000B, 62000C)를 포함하는 전자 장치(60000)의 블록도이다.
메모리 컨트롤러(61000) 및 반도체 메모리 장치(62000A, 62000B, 62000C)는 도 3 내지 도 8e를 참조하여 설명된 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)에 대응될 수 있다.
도 13을 참조하면, 전자 장치(60000)는 SSD(solid state drive)와 같은 데이터 저장 장치로 구현될 수 있다.
전자 장치(60000)는 다수개의 반도체 메모리 장치들(62000A, 62000B, 62000C)과, 다수개의 반도체 메모리 장치들(62000A, 62000B, 62000C) 각각의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(61000)를 포함할 수 있다.
전자 장치(60000)는 메모리 시스템 또는 메모리 모듈로 구현될 수 있다.
일실시예에 따라 메모리 컨트롤러(61000)는 전자 장치(60000)의 내부 또는 외부에 구현될 수 있다.
도 14는 도 13에 도시된 전자 장치(60000)를 포함하는 데이터 처리 시스템의 블록도이다.
도 13 및 도 14를 참조하면, RAID(Redundant Array of Independent Disks) 시스템으로 구현될 수 있는 데이터 저장 장치(70000)는 RAID 컨트롤러(71000)와, 다수개의 메모리 시스템들(72000A, 72999B to 72000N)을 포함할 수 있다.
다수개의 메모리 시스템들(72000A, 72999B to 72000N) 각각은 도 13에 도시된 전자 장치(60000)일 수 있다. 다수개의 메모리 시스템들(72000A, 72999B to 72000N)은 RAID 어레이를 구성할 수 있다. 데이터 저장 장치(70000)는 SSD로 구현될 수 있다.
프로그램 동작 동안, RAID 컨트롤러(71000)는 호스트로부터 출력된 프로그램 데이터를 다수개의 RAID 레벨들 중에서 호스트로부터 출력된 RAID 레벨 정보에 기초하여 선택된 어느 하나의 RAID 레벨에 따라 다수개의 메모리 시스템들(72000A, 72999B to 72000N) 중에서 어느 하나의 메모리 시스템으로 출력할 수 있다.
또한, 리드 동작 동안, RAID 컨트롤러(71000)는 다수개의 RAID 레벨들 중에서 호스트로부터 출력된 RAID 레벨 정보에 기초하여 선택된 어느 하나의 RAID 레벨에 따라서 다수개의 메모리 시스템중(72000A, 72999B to 72000N)에서 어느 하나의 메모리 시스템으로부터 리드된 데이터를 호스트로 전송할 수 있다.
본 발명의 상세한 설명에서는 구체적인 일실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 수 있다.

Claims (20)

  1. 오리지널 메시지를 사전 결정된 개수로 분할하여 분할 메시지들을 생성하는 단계;
    상기 분할 메시지들의 각각에 사전 결정된 길이의 CRC(Cyclic Redundancy Check) 패리티 메시지를 부가하여 제1패리티 부가 메시지를 생성하는 단계; 및
    상기 제1패리티 부가 메시지를 폴라 인코딩하여 인코디드 메시지를 생성하는 단계
    를 포함하는 컨트롤러의 동작 방법.
  2. 제 1 항에 있어서,
    상기 분할 메시지들 중 마지막 분할 메시지에 부가되는 CRC 패리티 메시지의 길이는 다른 CRC 패리티 메시지들의 길이보다 길도록 사전 결정되는
    컨트롤러의 동작 방법.
  3. 제 1 항에 있어서,
    상기 CRC 패리티 메시지는 당해 CRC 패리티 메시지 이전에 위치하는 상기 분할 메시지들 및 상기 CRC 패리티 메시지를 보호하는
    컨트롤러의 동작 방법.
  4. 제 1 항에 있어서,
    상기 CRC 패리티 메시지는 당해 CRC 패리티 메시지 직전에 위치하는 분할 메시지를 보호하는
    컨트롤러의 동작 방법.
  5. 오리지널 메시지의 사전 결정된 개수의 분할 메시지들의 각각에 사전 결정된 길이의 CRC(Cyclic Redundancy Check) 패리티 메시지를 부가하고, 폴라 인코딩함으로써 생성된 인코디드 메시지를 리드하는 제1단계; 및
    상기 리드된 인코디드 메시지를 폴라 디코딩하고, 상기 폴라 디코딩된 인코디드 메시지를 CRC 디코딩함으로써 디코디드 메시지를 생성하는 제2단계
    를 포함하는 컨트롤러의 동작 방법.
  6. 제 5 항에 있어서,
    상기 제2단계는,
    상기 인코디드 메시지의 각 사전 설정된 구간들에 대해 연속 소거 리스트 디코딩을 수행함으로써 제1후보 메시지들을 생성하는 제3단계;
    상기 각 사전 설정된 구간들에 대한 제1후보 메시지들의 폴라 패리티 메시지를 제거함으로써 제2후보 메시지들을 생성하는 제4단계; 및
    상기 제2후보 메시지들 중 CRC 패리티 체크를 만족하는 제2후보 메시지의 CRC 패리티 메시지를 제거함으로써 상기 디코디드 메시지를 생성하는 제5단계
    를 포함하는 컨트롤러의 동작 방법.
  7. 제 6 항에 있어서,
    상기 각 사전 설정된 구간들은
    상기 CRC 패리티 메시지의 마지막 번째 심볼에 대응하는 상기 인코디드 메시지의 심볼을 기준으로 나뉜 구간들인
    컨트롤러의 동작 방법.
  8. 제 6 항에 있어서,
    상기 각 사전 설정된 구간들에 대한 제1후보 메시지들은
    사전 설정된 리스트 개수만큼 생성되는
    컨트롤러의 동작 방법.
  9. 제 6 항에 있어서,
    상기 제2후보 메시지들 중 CRC 패리티 체크를 불만족하는 제2후보 메시지에 대응하는 제1후보 메시지들을 제거하는 제6단계
    를 더 포함하는 컨트롤러의 동작 방법.
  10. 제 6 항에 있어서,
    상기 제5단계는
    상기 제2후보 메시지들 중 CRC 패리티 체크를 만족하는 제2후보 메시지들이 복수이면, 그들 중 로그 우도 비가 가장 높은 하나의 제2후보 메시지를 선택하고, 선택된 제2후보 메시지에서 CRC 패리티 메시지를 제거함으로써 디코디드 메시지를 생성하는
    컨트롤러의 동작 방법.
  11. 오리지널 메시지를 사전 결정된 개수로 분할하여 분할 메시지들을 생성하고, 상기 분할 메시지들의 각각에 사전 결정된 길이의 CRC(Cyclic Redundancy Check) 패리티 메시지를 부가하여 제1패리티 부가 메시지를 생성하는 CRC 인코더;
    상기 제1패리티 부가 메시지를 폴라 인코딩하여 인코디드 메시지를 생성하는 폴라 인코더;
    상기 인코디드 메시지를 폴라 디코딩하는 폴라 디코더; 및
    상기 폴라 디코딩된 인코디드 메시지를 CRC 디코딩함으로써 디코디드 메시지를 생성하는 CRC 디코더
    를 포함하는 컨트롤러.
  12. 제 11 항에 있어서,
    상기 분할 메시지들 중 마지막 분할 메시지에 부가되는 CRC 패리티 메시지의 길이는 다른 CRC 패리티 메시지들의 길이보다 길도록 사전 결정되는
    컨트롤러.
  13. 제 11 항에 있어서,
    상기 CRC 패리티 메시지는 당해 CRC 패리티 메시지 이전에 위치하는 상기 분할 메시지들 및 상기 CRC 패리티 메시지를 보호하는
    컨트롤러.
  14. 제 11 항에 있어서,
    상기 CRC 패리티 메시지는 당해 CRC 패리티 메시지 직전에 위치하는 분할 메시지를 보호하는
    컨트롤러.
  15. 제 11 항에 있어서,
    상기 폴라 디코더는,
    상기 인코디드 메시지의 각 사전 설정된 구간들에 대해 연속 소거 리스트 디코딩을 수행함으로써 제1후보 메시지들을 생성하고,
    상기 각 사전 설정된 구간들에 대한 제1후보 메시지들의 폴라 패리티 메시지를 제거함으로써 제2후보 메시지들을 생성하는
    컨트롤러.
  16. 제 15 항에 있어서,
    상기 CRC 디코더는,
    상기 제2후보 메시지들 중 CRC 패리티 체크를 만족하는 제2후보 메시지의 CRC 패리티 메시지를 제거함으로써 상기 디코디드 메시지를 생성하는
    컨트롤러.
  17. 제 16 항에 있어서,
    상기 각 사전 설정된 구간들은
    상기 CRC 패리티 메시지의 마지막 번째 심볼에 대응하는 상기 인코디드 메시지의 심볼을 기준으로 나뉜 구간들인
    컨트롤러.
  18. 제 16 항에 있어서,
    상기 각 사전 설정된 구간들에 대한 제1후보 메시지들은
    사전 설정된 리스트 개수만큼 생성되는
    컨트롤러.
  19. 제 16 항에 있어서,
    상기 CRC 디코더는,
    상기 제2후보 메시지들 중 CRC 패리티 체크를 불만족하는 제2후보 메시지에 대응하는 제1후보 메시지들을 제거하는
    컨트롤러.
  20. 제 16 항에 있어서,
    상기 CRC 디코더는,
    상기 제2후보 메시지들 중 CRC 패리티 체크를 만족하는 제2후보 메시지들이 복수이면, 그들 중 로그 우도 비가 가장 높은 하나의 제2후보 메시지를 선택하고, 선택된 제2후보 메시지에서 CRC 패리티 메시지를 제거함으로써 상기 디코디드 메시지를 생성하는
    컨트롤러.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190133987A (ko) * 2018-05-24 2019-12-04 에스케이하이닉스 주식회사 컨트롤러 및 그것의 동작 방법

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020188652A1 (ja) * 2019-03-15 2020-09-24 三菱電機株式会社 復号装置および復号方法
US11342044B2 (en) 2019-05-28 2022-05-24 Nuvoton Technology Corporation System and method for prioritization of bit error correction attempts
US11475170B2 (en) 2019-05-28 2022-10-18 Nuvoton Technology Corporation System and method for correction of memory errors
US10972127B2 (en) * 2019-06-20 2021-04-06 Macronix International Co., Ltd. Decoding system and decoding method

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7853857B2 (en) 2007-09-14 2010-12-14 Motorola Mobility, Inc. Multi-layer cyclic redundancy check code in wireless communication system
KR101526990B1 (ko) 2008-01-31 2015-06-11 엘지전자 주식회사 전송 블록 크기 결정 방법 및 이를 이용한 신호 전송 방법
KR102007770B1 (ko) 2012-12-14 2019-08-06 삼성전자주식회사 패킷의 부호화 방법과 그 복호화 장치 및 방법
US9319073B2 (en) * 2014-02-11 2016-04-19 Seagate Technology Llc Mitigation of write errors in multi-level cell flash memory through adaptive error correction code decoding
US10193578B2 (en) * 2014-07-10 2019-01-29 The Royal Institution For The Advancement Of Learning / Mcgill University Flexible polar encoders and decoders
JP6974319B2 (ja) * 2015-11-24 2021-12-01 コーヒレント・ロジックス・インコーポレーテッド ポーラ符号逐次除去リスト復号器でのメモリ管理およびパスソート技法
US10581462B2 (en) * 2015-12-01 2020-03-03 Huawei Technologies Co., Ltd. Signature-enabled polar encoder and decoder
KR20180027808A (ko) * 2016-09-07 2018-03-15 에스케이하이닉스 주식회사 메모리 컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190133987A (ko) * 2018-05-24 2019-12-04 에스케이하이닉스 주식회사 컨트롤러 및 그것의 동작 방법

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