KR20230019573A - 컨트롤러 및 컨트롤러의 동작 방법 - Google Patents

컨트롤러 및 컨트롤러의 동작 방법 Download PDF

Info

Publication number
KR20230019573A
KR20230019573A KR1020210101236A KR20210101236A KR20230019573A KR 20230019573 A KR20230019573 A KR 20230019573A KR 1020210101236 A KR1020210101236 A KR 1020210101236A KR 20210101236 A KR20210101236 A KR 20210101236A KR 20230019573 A KR20230019573 A KR 20230019573A
Authority
KR
South Korea
Prior art keywords
data
chunk
page
user data
ecc
Prior art date
Application number
KR1020210101236A
Other languages
English (en)
Inventor
한효병
김진우
장진원
최영우
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020210101236A priority Critical patent/KR20230019573A/ko
Priority to US17/563,940 priority patent/US11966589B2/en
Priority to CN202210510289.6A priority patent/CN115701588A/zh
Publication of KR20230019573A publication Critical patent/KR20230019573A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0615—Address space extension
    • G06F12/0623—Address space extension for memory modules
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/064—Management of blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check

Abstract

메모리 장치를 제어하는 컨트롤러의 동작 방법은, 상기 메모리 장치의 페이지에 프로그램하기 위한 유저 데이터의 크기가 상기 페이지의 데이터 영역의 크기보다 작은 경우, 상기 유저 데이터와 상기 유저 데이터를 제1 ECC 부호화 하여 생성한 내부 패리티를 포함하는 데이터 청크를 생성하는 단계와, 상기 유저 데이터의 메타 데이터 및 상기 데이터 청크를 제2 ECC 부호화 하여 생성한 외부 패리티와, 상기 메타 데이터, 및 상기 데이터 청크를 포함하는 페이지 청크를 생성하는 단계, 및 상기 페이지 청크를 상기 페이지에 프로그램하도록 상기 메모리 장치를 제어하는 단계할 수 있다.

Description

컨트롤러 및 컨트롤러의 동작 방법 {CONTROLLER AND OPERATION METHOD THEREOF}
반도체 메모리 장치는 DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구분된다.
휘발성 메모리 장치는 전원이 차단되면 저장된 데이터를 잃지만, 비휘발성 메모리는 전원이 차단되더라도 저장된 데이터를 보존할 수 있다. 특히, 플래시 메모리는 높은 프로그래밍 속도, 낮은 전력 소비, 대용량 데이터 저장 등의 장점을 가지기 때문에, 컴퓨터 시스템 등에서 저장 매체로 광범위하게 사용되고 있다.
비휘발성 메모리, 예를 들어 플래시 메모리는, 각각의 메모리 셀에 저장되는 비트 수에 따라서 각각의 메모리 셀에 저장 가능한 데이터 상태들이 결정될 수 있다. 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀은 단일 비트 셀(single-bit cell) 또는 단일 레벨 셀(single-level cell; SLC)이다. 하나의 메모리 셀에 2 비트 데이터를 저장하는 메모리 셀은 멀티 비트 셀(multi-bit cell), 멀티 레벨 셀(multi-level cell; MLC), 또는 멀티 스테이트 셀(multi-state cell)이다. 그리고 하나의 메모리 셀에 3 비트 데이터를 저장하는 메모리 셀은 트리플 레벨 셀(triple-level cell; TLC)이다. MLC 및 TLC는 메모리의 고집적화에 유리한 장점을 갖는다. 그러나 하나의 메모리 셀에 프로그램되는 비트의 수가 증가할수록 신뢰성은 떨어지고, 판독 실패율(read failure rate)은 증가하게 된다.
예를 들어, 하나의 메모리 셀에 k개의 비트를 프로그램하려면, 2k 개의 문턱 전압들 중 어느 하나가 상기 메모리 셀에 형성된다. 메모리 셀들 간의 미세한 전기적 특성의 차이로 인해, 동일한 데이터가 프로그램된 메모리 셀들의 문턱 전압들은 일정한 범위의 문턱 전압 산포(threshold voltage distribution)를 형성한다. 각각의 문턱 전압 산포는 k개의 비트에 의해 생성될 수 있는 2k 개의 데이터 값 각각에 대응된다.
그러나 문턱 전압 산포들이 배치될 수 있는 전압 윈도우(voltage window)는 제한되어 있기 때문에, k가 증가할수록 인접한 문턱 전압 산포들 간의 거리는 줄어들게 되고, 인접한 문턱 전압 산포들이 서로 중첩될 수 있게 된다. 인접한 문턱 전압 산포들이 중첩됨에 따라, 읽힌 데이터에는 많은 에러 비트들(예를 들면, 수개의 에러 비트들 또는 수십 개의 에러 비트들)이 포함될 수 있다.
도 1은 3 비트 트리플 레벨 셀(TLC) 비휘발성 메모리 장치의 프로그램 상태 및 이레이즈 상태를 나타내는 문턱 전압 산포 그래프이다.
도 2는 3 비트 트리플 레벨 셀 비휘발성 메모리 장치의 특성 열화로 인하여 변형될 수 있는 프로그램 상태 및 이레이즈 상태를 나타내는 문턱 전압 산포 그래프이다.
TLC 비휘발성 메모리 장치, 예를 들어 TLC 플래시 메모리의 싱글 메모리 셀에 3개의 비트(즉, k=3)를 프로그램하면, 23, 즉, 8 개의 문턱 전압 산포들 중 어느 하나가 상기 메모리 셀에 형성된다.
다수의 메모리 셀들 간의 미세한 전기적 특성의 차이로 인해, 동일한 데이터가 프로그램된 메모리 셀들 각각의 문턱 전압들 각각은 일정한 범위의 문턱 전압 산포를 형성한다. 3 비트 TLC의 경우, 도면에 도시된 바와 같이 7개의 프로그램 상태(state)의 문턱 전압의 산포(P1 to P7)와 하나의 이레이즈 상태(state)의 문턱 전압 산포(E)가 형성된다. 도 1은 이상적인 산포도로 상태 산포가 하나도 겹치지 아니하고, 각 문턱 전압의 산포 별로 일정 범위의 리드 전압 마진을 가지게 된다.
도 2에 도시된 바와 같이, 플래시 메모리의 경우, 시간이 지남에 따라, 플로팅 게이트(floating gate) 또는 터널 산화물(tunnel oxide)에 포획(trap)된 전자들이 방출되는 차지 로스(charge loss)가 발생할 수 있다. 또한, 프로그램 및 이레이를 반복하면서 터널 산화물이 열화 되어 차지 로스(charge loss)를 더욱 증가할 수 있다. 차지 로스(charge loss)는 문턱 전압을 감소시킬 수 있다. 예들 들어 문턱 전압의 산포는 왼쪽으로 이동될 수 있다.
또한, 프로그램 디스터번스, 이레이즈 디스터번스, 및/또는 백 패턴 디펜던시(back pattern dependency) 현상은 서로 문턱 전압의 산포를 증가시킬 수 있다. 따라서, 상술한 이유로 인한 메모리 셀의 특성 열화로 기인하여, 도 2에 도시된 바와 같이 인접한 각 상태(E and P1 to P7)의 문턱 전압 산포가 서로 중첩될 수 있다.
문턱 전압 산포가 중첩되면, 리드되는 데이터에는 많은 오류가 포함될 수 있다. 예를 들면, 제3 리드 전압(Vread3)이 인가되었을 때, 당해 메모리 셀이 온(on)상태이면 당해 메모리 셀은 제2 프로그램 상태(P2)를 가지는 것으로 판단되며, 당해 메모리 셀이 오프(off) 상태이면 당해 메모리 셀은 제3 프로그램 상태(P3)를 가지는 것으로 판단된다. 그러나 제2 프로그램 상태(P2)와 제3 프로그램 상태(P3)가 중첩되어 있는 구간에서 제3 리드 전압(Vread3)가 인가되면, 당해 메모리 셀이 오프(off) 상태임에도 불구하고, 온(on) 상태로 리드될 수 있다. 따라서, 문턱 전압 산포가 중첩됨에 따라, 리드된 데이터에는 많은 에러 비트들이 포함될 수 있다.
따라서 반도체 메모리 장치의 메모리 셀에 저장된 데이터를 정확하게 리드할 수 있는 기술이 요구된다.
본 발명은 메모리 셀에 저장된 데이터를 정확하게 리드할 수 있는 컨트롤러 및 컨트롤러의 동작 방법을 제공하고자 한다.
본 발명의 실시 예에 따르면, 메모리 장치를 제어하는 컨트롤러의 동작 방법은, 상기 메모리 장치의 페이지에 프로그램하기 위한 유저 데이터의 크기가 상기 페이지의 데이터 영역의 크기보다 작은 경우, 상기 유저 데이터와 상기 유저 데이터를 제1 ECC 부호화 하여 생성한 내부 패리티를 포함하는 데이터 청크를 생성하는 단계; 상기 유저 데이터의 메타 데이터 및 상기 데이터 청크를 제2 ECC 부호화하여 생성한 외부 패리티와, 상기 메타 데이터, 및 상기 데이터 청크를 포함하는 페이지 청크를 생성하는 단계; 및 상기 페이지 청크를 상기 페이지에 프로그램하도록 상기 메모리 장치를 제어하는 단계를 포함할 수 있다.
또한, 상기 동작 방법은 상기 데이터 영역에서 상기 유저 데이터의 위치를 나타내는 위치 정보를 포함하는 상기 메타 데이터를 생성하는 단계를 더 포함할 수 있다.
또한, 상기 동작 방법은 상기 페이지로부터 상기 페이지 청크를 리드하도록 상기 메모리 장치를 제어하는 단계; 상기 페이지 청크에 포함된 외부 패리티를 이용하여 상기 데이터 청크 및 메타 데이터의 제1 ECC 복호화를 수행하는 단계; 및 상기 제1 ECC 복호화에 성공한 경우 상기 메타 데이터에 포함된 위치 정보에 기초하여 상기 데이터 청크로부터 유저 데이터를 획득하는 단계를 더 포함할 수 있다.
또한, 상기 동작 방법은 상기 유저 데이터가 저장된 위치의 물리 주소 및 상기 유저 데이터의 논리 주소를 매핑하는 맵 데이터를 상기 컨트롤러에 포함된 메모리에 저장하는 단계를 더 포함할 수 있다.
또한, 상기 동작 방법은 상기 페이지로부터 상기 페이지 청크를 리드하도록 상기 메모리 장치를 제어하는 단계; 상기 페이지 청크에 포함된 외부 패리티를 이용하여 상기 데이터 청크 및 메타 데이터의 제1 ECC 복호화를 수행하는 단계; 및 상기 제1 ECC 복호화에 실패한 경우, 상기 메모리에서 상기 페이지에 연관된 맵 데이터를 참조하여 상기 데이터 청크에서 유저 데이터 및 내부 패리티를 식별하는 단계; 및 상기 내부 패리티를 이용하여 상기 유저 데이터의 제2 ECC 복호화를 수행하는 단계를 더 포함할 수 있다.
또한, 상기 동작 방법은 상기 데이터 청크에서 유저 데이터 및 내부 패리티를 식별한 결과 상기 데이터 청크에 내부 패리티가 없는 경우, 상기 페이지의 리드 동작을 실패 처리하는 단계를 더 포함할 수 있다.
또한, 상기 동작 방법은 상기 메모리에 상기 페이지에 연관된 맵 데이터가 없는 경우, 상기 데이터 청크에서 유저 데이터 및 내부 패리티의 임의의 조합에 대해 제2 ECC 복호화를 수행하는 동작을, 상기 제2 ECC 복호화가 성공할 때까지 또는 가능한 모든 조합에 대해 상기 제2 ECC 복호화가 실패할 때까지 반복 수행하는 단계를 더 포함할 수 있다.
또한, 상기 데이터 영역에 저장할 데이터 청크를 생성하는 단계는 상기 유저 데이터의 크기에 따라 상기 제1 ECC 부호화의 부호화율을 결정하는 단계; 및 상기 결정된 부호화율에 따라 상기 유저 데이터에 대해 상기 제1 ECC 부호화를 수행함으로써 상기 내부 패리티를 생성하는 단계를 포함할 수 있다.
또한, 상기 데이터 영역에 저장할 데이터 청크를 생성하는 단계는상기 내부 패리티를 생성하기 전에, 상기 유저 데이터의 스크램블(scramble)을 수행하는 단계를 더 포함할 수 있다.
또한, 상기 동작 방법은 상기 유저 데이터의 크기가 상기 페이지의 데이터 영역의 크기와 동일한 경우, 상기 유저 데이터를 상기 데이터 영역에 저장할 데이터 청크로 결정하는 단계를 더 포함할 수 있다.
본 발명의 실시 예에 따르면, 메모리 장치를 제어하는 컨트롤러는, 상기 메모리 장치의 페이지에 프로그램하기 위한 유저 데이터의 크기가 상기 페이지의 데이터 영역의 크기보다 작은 경우, 상기 유저 데이터와 상기 유저 데이터를 제1 ECC 부호화하여 생성한 내부 패리티를 포함하는 데이터 청크를 생성하고, 상기 유저 데이터의 메타 데이터 및 상기 데이터 청크를 제2 ECC 부호화하여 생성한 외부 패리티와, 상기 메타 데이터, 및 상기 데이터 청크를 포함하는 페이지 청크 생성하는 ECC 인코더; 및 상기 페이지 청크를 상기 페이지에 프로그램하도록 상기 메모리 장치를 제어하는 프로세서를 포함할 수 있다.
또한, 상기 프로세서는 상기 데이터 영역에서 상기 유저 데이터의 위치를 나타내는 위치 정보를 포함하는 상기 메타 데이터를 생성할 수 있다.
또한, 상기 프로세서는 상기 페이지로부터 상기 페이지 청크를 리드하도록 상기 메모리 장치를 제어하고, 상기 컨트롤러는 상기 페이지 청크에 포함된 외부 패리티를 이용하여 상기 데이터 청크 및 메타 데이터의 제1 ECC 복호화를 수행하는 ECC 디코더를 더 포함하고, 상기 프로세서는 상기 제1 ECC 복호화에 성공한 경우 상기 메타 데이터에 포함된 위치 정보에 기초하여 상기 데이터 청크로부터 유저 데이터를 획득할 수 있다.
또한, 상기 컨트롤러는 상기 유저 데이터가 저장된 위치의 물리 주소 및 상기 유저 데이터의 논리 주소를 매핑하는 맵 데이터를 저장하는 메모리를 더 포함할 수 있다.
또한, 상기 프로세서는 상기 페이지로부터 상기 페이지 청크를 리드하도록 상기 메모리 장치를 제어하고, 상기 컨트롤러는 상기 페이지 청크에 포함된 외부 패리티를 이용하여 상기 데이터 청크 및 메타 데이터의 제1 ECC 복호화를 수행하고, 상기 제1 ECC 복호화에 실패한 경우 상기 메모리에서 상기 페이지에 연관된 맵 데이터를 참조하여 상기 데이터 청크에서 유저 데이터 및 내부 패리티를 식별하고, 상기 내부 패리티를 이용하여 상기 유저 데이터의 제2 ECC 복호화를 수행하는 ECC 디코더를 더 포함할 수 있다.
또한, 상기 프로세서는상기 데이터 청크에서 유저 데이터 및 내부 패리티를 식별한 결과 상기 데이터 청크에 내부 패리티가 없는 경우, 상기 페이지의 리드 동작을 실패 처리할 수 있다.
또한, 상기 ECC 디코더는 상기 메모리에 상기 페이지에 연관된 맵 데이터가 없는 경우, 상기 데이터 청크에서 유저 데이터 및 내부 패리티의 임의의 조합에 대해 제2 ECC 복호화를 수행하는 동작을, 상기 제2 ECC 복호화가 성공할 때까지 또는 가능한 모든 조합에 대해 상기 제2 ECC 복호화가 실패할 때까지 반복 수행할 수 있다.
또한, 상기 ECC 인코더는 상기 유저 데이터의 크기에 따라 상기 제1 ECC 부호화의 부호화율을 결정하고, 상기 결정된 부호화율에 따라 상기 유저 데이터에 대해 상기 제1 ECC 부호화를 수행하여 상기 내부 패리티를 생성함으로써 상기 데이터 청크를 생성할 수 있다.
또한, 상기 컨트롤러는 상기 ECC 인코더가 내부 패리티를 생성하기 전에, 상기 유저 데이터의 스크램블(scramble)을 수행하는 스크램블러를 더 포함할 수 있다.
또한, 상기 프로세서는 상기 유저 데이터의 크기가 상기 페이지의 데이터 영역의 크기와 동일한 경우, 상기 유저 데이터를 상기 데이터 영역에 저장할 데이터 청크로 결정할 수 있다.
본 발명은 메모리 셀에 저장된 데이터를 정확하게 리드할 수 있는 컨트롤러 및 컨트롤러의 동작 방법을 제공할 수 있다.
도 1은 각각 3 비트 멀티 레벨 셀(MLC) 비휘발성 메모리 장치의 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도 2는 3비트 멀티 레벨 셀 비휘발성 메모리 장치의 특성 열화로 인하여 변형될 수 있는 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 시스템을 나타내는 블록도이다.
도 4a는 도 3에 도시된 반도체 메모리 시스템을 나타내는 상세 블록도이다.
도 4b는 도 4a에 도시된 메모리 블록을 나타내는 블록도이다.
도 5는 도 4a에 도시된 메모리 컨트롤러의 동작을 나타내는 흐름도이다.
도 6a은 테너 그래프로 표현되는 LDPC 디코딩을 나타내는 개념도이다.
도 6b는 LDPC 코드 구조를 나타내는 개념도이다.
도 6c는 LDPC 디코딩에 따른 신드롬 체크 과정을 나타내는 개념도이다.
도 7a는 도 5에 도시된 소프트 디시전 리드 동작으로서, 2비트 소프트 디시전 리드 동작을 나타내는 개념도이다.
도 7b는 도 5에 도시된 소프트 디시전 리드 동작으로서, 3비트 소프트 디시전 리드 동작을 나타내는 개념도이다.
도 8은 반도체 메모리 장치(200)의 페이지(Page)에 저장되는 데이터를 예시한다.
도 9는 본 발명의 실시 예에 따라 페이지에 저장될 수 있는 데이터를 나타낸다.
도 10은 본 발명의 실시 예에 따른 메모리 컨트롤러(100)의 라이트 동작을 나타내는 흐름도이다.
도 11은 본 발명의 실시 예에 따른 메모리 컨트롤러(100)의 리드 동작을 나타내는 흐름도이다.
도 12는 도 11에서 설명되는 동작을 더욱 상세히 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 시스템(10)을 나타내는 블록도이다.
도 4a는 도 3에 도시된 반도체 메모리 시스템(10)을 나타내는 상세 블록도이며, 도 4b는 도 4a에 도시된 메모리 블록(211)을 나타내는 블록도이다.
도 5는 상기 반도체 메모리 시스템(10)에 포함된 메모리 컨트롤러(100)의 동작을 나타내는 흐름도이다.
도 3 내지 도 5를 참조하면, 반도체 메모리 시스템(10)은 반도체 메모리 장치(200) 및 상기 메모리 컨트롤러(100)를 포함할 수 있다.
반도체 메모리 장치(200)는 메모리 컨트롤러(100)의 제어에 따라 이레이즈, 프로그램 및 리드 동작 등을 수행할 수 있다. 반도체 메모리 장치(200)는 입출력 라인을 통해 메모리 컨트롤러(100)로부터 커맨드(CMD), 어드레스(ADDR), 그리고 데이터(DATA)를 수신할 수 있다. 또한, 반도체 메모리 장치(200)는 전원 라인을 통해 메모리 컨트롤러(100)로부터 전원(PWR)을 수신하고, 제어 라인을 통해 메모리 컨트롤러(100)로부터 제어 신호(CTRL)를 수신할 수 있다. 제어 신호(CTRL)에는 커맨드 래치 인에이블(CLE), 어드레스 래치 인에이블(ALE), 칩 인에이블(nCE), 쓰기 인에이블(nWE), 읽기 인에이블(nRE) 등이 포함될 수 있다.
메모리 컨트롤러(100)는 전반적으로 반도체 메모리 장치(200) 동작을 제어할 수 있다. 예를 들어, 메모리 컨트롤러(100)는 호스트로부터의 데이터를 반도체 메모리 장치(200)에 저장하기 위해서, 호스트가 사용하는 파일 시스템과 반도체 메모리 장치(200)의 저장 공간을 연결시키는 매핑을 수행할 수 있다. 예를 들어, 호스트가 사용하는 파일 시스템에 따른 데이터의 주소는 논리 주소로 지칭될 수 있고, 반도체 메모리 장치(200)의 저장 공간에서 데이터의 주소는 물리 주소로 지칭될 수 있다. 메모리 컨트롤러(100)는 논리 주소와 물리 주소를 매핑할 수 있다.
그리고, 메모리 컨트롤러(100)는 에러 비트를 정정하는 ECC 부(130)를 포함할 수 있다. ECC 부(130)는 ECC 인코더(131) 및 ECC 디코더(133)를 포함할 수 있다.
ECC 인코더(131)는 반도체 메모리 장치(200)에 프로그램될 데이터의 에러 정정 인코딩을 하여, 패리티(parity) 비트가 부가된 데이터를 형성할 수 있다. 패리티 비트는 반도체 메모리 장치(200)에 저장될 수 있다.
ECC 디코더(133)는 반도체 메모리 장치(200)로부터 리드한 데이터에 대하여 에러 정정 디코딩을 수행할 수 있다. ECC 디코더(133)는 에러 정정 디코딩의 성공 여부를 판단하고 판단 결과에 따라 지시 신호를 출력할 수 있다. ECC 디코더(133)는 LDPC 인코딩 과정에서 생성된 패리티 비트를 사용하여 데이터의 에러 비트를 정정할 수 있다.
한편, ECC 부(130)는 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없다. 이때에는 에러 정정 페일(fail) 신호가 발생될 수 있다.
ECC 부(130)는 LDPC(low density parity check) 코드를 사용하여 에러 정정을 할 수 있다. ECC 부(130)는 에러 정정을 위한 회로, 시스템 또는 장치를 모두 포함할 수 있다. 여기에서 LDPC 코드는 이진 LDPC 코드 및 비이진 LDPC 코드를 포함한다.
본 발명의 일실시예에 따르면, ECC 부(130)는 하드 디시전 데이터 및 소프트 디시전 데이터를 사용하여 에러 비트 정정을 수행할 수 있다.
메모리 컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 솔리드 스테이트 드라이브는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함할 수 있다. 반도체 메모리 시스템(10)이 솔리드 스테이트 드라이브(SSD)로 이용되는 경우, 반도체 메모리 시스템(10)에 연결되는 호스트(Host)의 동작 속도는 획기적으로 개선될 수 있다.
메모리 컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
다른 예로서, 반도체 메모리 시스템(10)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
도 4a를 참조하면, 메모리 컨트롤러(100)는 저장부(110), CPU(120), ECC 부(130), 호스트 인터페이스(140), 메모리 인터페이스(150) 및 시스템 버스(160)를 포함할 수 있다.
호스트 인터페이스(140)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성될 수 있다.
CPU(120)는 반도체 메모리 시스템(10)의 전체적인 동작을 제어할 수 있다. CPU(120)는 반도체 메모리 시스템(10)의 전반적인 동작을 제어하기 위해 펌웨어를 구동할 수 있다. 상기 펌웨어는 플래시 변환 계층(FTL: Flash Translation Layer)로 불릴 수 있다.
CPU(120)는 플래시 변환 계층을 구동하여 호스트로부터 수신된 요청에 대응하는 포그라운드 동작(foreground operation)을 수행할 수 있다. 예를 들어, CPU(120)는 호스트로부터의 라이트 요청에 응하여 반도체 메모리 장치(200)의 라이트 동작을 제어하고, 리드 요청에 응하여 반도체 메모리 장치(200)의 리드 동작을 제어할 수 있다.
또한, CPU(120)는 반도체 메모리 장치(200)에 대한 백그라운드 동작(background operation)을 수행할 수도 있다. 예를 들어, 반도체 메모리 장치(200)에 대한 백그라운드 동작은 가비지 컬렉션(GC: Garbage Collection) 동작, 웨어 레벨링(WL: Wear Leveling) 동작, 맵 플러시(map flush) 동작, 배드 블록 관리(bad block management) 동작 등을 포함할 수 있다.
저장부(110)는 반도체 메모리 시스템(10) 및 메모리 컨트롤러(100)의 동작 메모리로서의 역할을 수행할 수 있으며, 반도체 메모리 시스템(10) 및 메모리 컨트롤러(100)의 구동을 위한 데이터를 저장할 수 있다. 메모리 컨트롤러(100)는 호스트로부터의 요청에 응하여 반도체 메모리 장치(200)가 리드, 프로그램, 이레이즈 동작을 수행하도록 반도체 메모리 장치(200)를 제어할 수 있다. 메모리 컨트롤러(100)는 반도체 메모리 장치(200)로부터 독출되는 데이터를 호스트로 제공할 수 있으며, 호스트로부터 제공되는 데이터를 반도체 메모리 장치(200)에 저장할 수 있다. 저장부(110)는 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)가 이러한 동작을 수행하는 데 필요한 데이터를 저장할 수 있다.
저장부(110)는 휘발성 메모리로 구현될 수 있다. 예를 들어, 저장부(110)는 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 저장부(110)는 메모리 컨트롤러(100) 내부 또는 외부에 배치될 수 있다. 도 1은 메모리 컨트롤러(100) 내부에 배치된 저장부(110)를 예시한다. 일 실시예에서, 저장부(110)는 외부 휘발성 메모리 장치로 구현될 수 있으며, 상기 저장부(110)는 메모리 컨트롤러(100)와 데이터를 입출력하기 위한 메모리 인터페이스를 가질 수 있다.
메모리 인터페이스(150)는 메모리 컨트롤러(100)가 호스트로부터의 요청에 응답하여 반도체 메모리 장치(200)를 제어하도록, 메모리 컨트롤러(100)와 반도체 메모리 장치(200) 간의 인터페이싱을 위한 메모리/스토리지(storage) 인터페이스로서의 역할을 할 수 있다. 반도체 메모리 장치(200)가 플래시 메모리, 특히 NAND 플래시 메모리인 경우, 메모리 인터페이스(150)는 반도체 메모리 장치(200)를 위한 제어 신호를 생성하고, CPU(120)의 제어 하에 반도체 메모리 장치(200)로 제공되는 데이터를 처리할 수 있다. 메모리 인터페이스(150)는 메모리 컨트롤러(100)와 반도체 메모리 장치(200) 사이의 커맨드 및 데이터를 처리하기 위한 인터페이스, 예를 들어 NAND 플래시 인터페이스로서 동작할 수 있다.
ECC 부(130)는 앞서 설명한 바와 같이 반도체 메모리 장치(200)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(150)는 반도체 메모리 장치(200)와 인터페이싱할 수 있다. 도 4a는 상기 ECC 부(130)가 상기 ECC 인코더(131)와 ECC 디코더(133)를 모두 포함하는 일실시예를 도시하고 있으나, 실질적으로 상기 ECC 인코더(131)와 ECC 디코더(133)는 실질적으로 상호 별개의 구성으로 구현될 수도 있다.
본 발명의 일실시예에 따르면, 프로그램 동작에서, 상기 반도체 메모리 장치(200)로 프로그램될 데이터에 대하여 상기 ECC 부(130)가 오리지널 데이터(original data)에 대하여 LDPC 인코딩을 수행할 수 있다. 이 경우, 리드 동작에서, 상기 반도체 메모리 장치(200)에 프로그램된 인코디드 데이터(encoded data), 즉, 코드워드에 대해서 상기 ECC 부(130)가 LDPC 디코딩을 수행하게 된다.
상기 ECC 부(130)는 상기 반도체 메모리 장치(200)에 저장되어 있는 인코디드 데이터, 즉 코드워드를 디코딩함으로써 인코딩되기 이전의 오리지널 데이터(original data)로 복원할 수 있다.
도 5를 참조하여 후술되는 바와 같이, 상기 반도체 메모리 장치(200)에 저장되어 있는 데이터에 대한 리드 동작은 단계 S511의 하드 디시전 리드 동작과 단계 S531의 소프트 디시전 리드 동작을 포함할 수 있다. 상기 하드 디시전 리드 동작은 하드 디시전 리드 전압(VHD)으로 상기 반도체 메모리 장치(200)로부터 데이터를 리드하는 동작이다. 상기 소프트 디시전 리드 동작은 상기 하드 디시전 리드 전압(VHD)과 다른 레벨을 가지는 소프트 디시전 리드 전압(VSD)으로 상기 반도체 메모리 장치(200)로부터 데이터를 리드하는 동작이다. 예를 들어, 상기 하드 디시전 리드 전압(VHD)들을 이용하여 읽어진 메모리 셀들에서, 상기 소프트 디시전 리드 전압(VSD)을 이용하여 추가적으로 상기 소프트 디시전 리드 동작이 수행될 수 있다.
상기 하드 디시전 리드 동작에 의해 상기 반도체 메모리 장치(200)로부터 리드된 인코디드 데이터, 즉 코드워드는 상기 ECC 부(130)에 의해 오리지널 데이터로 디코딩될 수 있다.
상기 소프트 디시전 리드 동작은 상기 반도체 메모리 장치(200)에 저장된 데이터를 단순히 리드하는 동작이라기 보다는, 상기 하드 디시전 리드 동작에 의하여 리드된 데이터에 신뢰도를 부가할 수 있는 정보인 로그 우도비(log likelihood ratio; LLR)를 상기 소프트 디시전 리드 전압(VSD)에 의해 생성하는 동작을 의미한다.
상기 LLR은 상기 ECC 부(130)에 의해 LDPC 디코딩될 수 있다. 상기 ECC 부(130)는 상기 LLR을 이용하여 상기 반도체 메모리 장치(200)로부터 리드된 인코디드 데이터, 즉 코드워드의 에러를 검출하고 정정할 수 있다.
반도체 메모리 장치(200)는 셀 어레이(210), 제어 회로(220), 전압 공급부(230), 전압 전달부(240), 읽기/쓰기 회로(250) 및 컬럼 선택부(260)를 포함할 수 있다.
셀 어레이(210)는 다수의 메모리 블록(211)들을 포함할 수 있다. 메모리 블록(211)에는 사용자의 데이터가 저장될 수 있다.
도 4b를 참조하면, 메모리 블록(211)은 비트 라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링(221)들을 포함할 수 있다. 각 열의 셀 스트링(221)은 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는, 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은 셀 당 복수의 비트의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 셀 스트링(221)은 대응하는 비트 라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
도 4b는 낸드형 플래시 메모리 셀로 구성된 메모리 블록(211)을 예시적으로 도시하고 있다. 그러나 본 발명의 메모리 장치의 메모리 블록(211)은 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구성될 수 있다. 반도체 장치의 동작 특성은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF)에도 적용될 수 있다.
도 4a로 돌아와, 제어 회로(220)는 반도체 메모리 장치(200)의 프로그램, 이레이즈, 및 읽기 동작과 관련된 제반 동작을 제어할 수 있다.
전압 공급 회로(230)는 동작 모드에 따라서 각각의 워드 라인들로 공급될 워드 라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있다. 전압 공급 회로(230)의 전압 발생 동작은 제어 회로(220)의 제어에 의해 수행될 수 있다.
전압 공급 회로(230)는 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있다.
전압 전달부(240)는 제어 회로(220)의 제어에 응답해서 메모리 셀 어레이(210)의 메모리 블록들 중 하나를 선택하고, 선택된 메모리 블록의 워드 라인들 중 하나를 선택할 수 있다. 워드 라인에 연결된 메모리 셀들은 페이지로 지칭될 수 있다. 메모리 블록은 이레이즈 동작의 최소 단위이며, 페이지는 프로그램 동작의 최소 단위일 수 있다.
전압 전달부(240)는 제어 회로(220)의 제어에 응답해서 전압 공급 회로(230)로부터 발생된 워드 라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
읽기/쓰기 회로(250)는 제어 회로(220)에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 기입 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 읽기 동작의 경우 읽기/쓰기 회로(250)는 메모리 셀 어레이(210)로부터 데이터를 읽기 위한 감지 증폭기로서 동작할 수 있다. 정상 읽기 동작 시 컬럼 선택부(260)는 열 어드레스 정보에 응답하여 읽기/쓰기 회로(250)로부터 읽혀진 데이터를 외부(예를 들면, 컨트롤러)로 출력할 수 있다. 이와 달리, 검증 읽기 동작시 읽혀진 데이터는 반도체 메모리 장치(200) 내부의 패스/페일 검증 회로(미도시)로 제공되어, 메모리 셀들의 프로그램 성공 여부를 판단하는데 이용될 수 있다.
프로그램 동작의 경우 읽기/쓰기 회로(250)는 셀 어레이(210)에 저장될 데이터에 따라 비트 라인들을 구동하는 기입 드라이버로서 동작할 수 있다. 읽기/쓰기 회로(250)는 프로그램 동작 시 셀 어레이(210)에 쓰일 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해 읽기/쓰기 회로(250)는 열들(또는 비트 라인들) 또는 열쌍(또는 비트 라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼(251)로 구성될 수 있다. 각각의 페이지 버퍼(251) 내부에는 복수의 래치들이 구비될 수 있다.
도 4a 및 도 5를 참조하면, 상기 메모리 컨트롤러(100)의 동작 방법은 하드 디시전 디코딩 단계(S510)로 구성되며, 소프트 디시전 디코딩 단계(S530)가 추가적으로 구성될 수 있다. 상기 하드 및 소프트 디시전 디코딩 단계(S510 및 S530)의 대상 데이터, 즉 상기 반도체 메모리 장치(200)에 저장되어 있는 데이터는 상기 ECC 부(130)에 의해 LDPC 인코딩된 인코디드 데이터(encoded data), 즉 코드워드이다.
예를 들어, 상기 하드 디시전 디코딩 단계(S510)는 하드 디시전 리드 전압(VHD)으로 상기 메모리 블록(211)의 메모리 셀로부터 리드된 소정 길이의 하드 디시전 리드 데이터에 대한 하드 디시전 LDPC 디코딩 단계일 수 있다. 상기 하드 디시전 디코딩 단계(S510)는 단계 S511 내지 단계 S515로 구성될 수 있다.
예를 들어, 상기 소프트 디시전 디코딩 단계(S530)는, 상기 하드 디시전 디코딩 단계(S510)에서 상기 하드 디시전 LDPC 디코딩이 최종적으로 실패한 경우에, 특정 하드 디시전 리드 전압(VHD)에 대하여 소프트 디시전 리드 데이터를 형성하여 LDPC 디코딩을 수행하는 소프트 디시전 LDPC 디코딩 단계일 수 있다. 상기 소프트 디시전 디코딩 단계(S530)는 단계 S531 내지 단계 S535로 구성될 수 있다.
앞서 설명된 바와 같이, 하드 디시전 리드 단계인 상기 단계 S511에서, 하드 디시전 리드 전압(VHD)들로 상기 반도체 메모리 장치(200)로부터 하드 디시전 리드 데이터가 리드될 수 있다. 상기 메모리 컨트롤러(100)는 리드 커맨드 및 주소를 상기 반도체 메모리 장치(200)로 전송할 수 있다. 상기 반도체 메모리 장치(200)는 상기 리드 커맨드 및 주소에 응답하여, 상기 하드 디시전 리드 전압(VHD)들로 상기 반도체 메모리 장치(200)로부터 하드 디시전 리드 데이터를 리드할 수 있다. 상기 리드된 하드 디시전 리드 데이터는 상기 메모리 컨트롤러(100)로 전송될 수 있다.
단계 S513에서, 상기 제1 LDPC 디코딩으로서 상기 하드 디시전 LDPC 디코딩이 수행될 수 있다. 상기 ECC 부(130)는 상기 반도체 메모리 장치(200)로부터 상기 하드 디시전 리드 전압들(VHD)을 이용하여 리드된 하드 디시전 리드 데이터를 에러 정정 코드를 이용하여 하드 디시전 LDPC 디코딩을 수행할 수 있다.
단계 S515에서, 상기 하드 디시전 LDPC 디코딩이 성공되었는지 판별된다. 즉, 상기 단계 S515에서는 상기 단계 S513에서 하드 디시전 LDPC 디코딩된 하드 디시전 데이터의 에러가 정정되었는지 판별된다. 예를 들어, 상기 메모리 컨트롤러(100)는 상기 하드 디시전 LDPC 디코딩된 하드 디시전 데이터 및 패리티 체크 행렬(Parity Check Matrix)을 이용하여, 상기 하드 디시전 LDPC 디코딩된 하드 디시전 데이터의 에러가 정정되었는지 판별한다. 예를 들어, 상기 하드 디시전 LDPC 디코딩된 하드 디시전 데이터와 패리티 체크 행렬의 연산 결과가 영행렬('0')일 때, 상기 하드 디시전 LDPC 디코딩된 하드 디시전 데이터는 올바른 데이터인 것으로 판별될 수 있다. 반면, 상기 하드 디시전 LDPC 디코딩된 하드 디시전 데이터와 상기 패리티 체크 행렬의 연산 결과가 영행렬('0')이 아닐 때, 상기 하드 디시전 LDPC 디코딩된 하드 디시전 데이터는 올바른 데이터가 아닌 것으로 판별될 수 있다.
상기 단계 S515의 판단 결과, 상기 단계 S513의 하드 디시전 LDPC 디코딩이 성공적인 것으로 판별된 경우, 단계 S520에서는 상기 단계 S511의 하드 디시전 리드 전압(VHD)에 의한 리드 동작이 성공적인 것으로 평가되며 에러 정정 디코딩은 종료될 수 있다. 상기 단계 S513의 하드 디시전 LDPC 디코딩된 하드 디시전 데이터는 에러 정정된 데이터로서 상기 메모리 컨트롤러(100) 외부로 출력되거나 상기 메모리 컨트롤러(100)의 내부에서 사용될 수 있다.
상기 단계 S515의 판단 결과, 상기 단계 S513의 하드 디시전 LDPC 디코딩이 실패인 것으로 판별된 경우, 상기 소프트 디시전 디코딩 단계(S530)가 수행될 수 있다.
앞서 설명된 바와 같이 상기 소프트 디시전 리드 단계인 상기 단계 S531에서, 소프트 디시전 리드 전압(VSD)으로 상기 반도체 메모리 장치(200)로부터 소프트 디시전 리드 데이터가 리드될 수 있다. 예를 들어, 상기 하드 디시전 리드 전압(VHD)들을 이용하여 읽어진 메모리 셀들에서, 상기 소프트 디시전 리드 전압(VSD)을 이용하여 추가적인 리드가 수행될 수 있다. 상기 소프트 디시전 리드 전압(VSD)은 상기 하드 디시전 리드 전압(VHD)들과 다른 레벨들을 가질 수 있다.
단계 S533에서, 상기 제2 LDPC 디코딩으로서 상기 소프트 디시전 LDPC 디코딩이 수행될 수 있다. 상기 소프트 디시전 LDPC 디코딩은 상기 하드 디시전 리드 데이터와 상기 소프트 디시전 리드 전압(VSD)을 이용하여 리드된 데이터를 포함하는 소프트 디시전 리드 데이터에 기반하여 수행될 수 있다. 상기 하드 디시전 리드 전압(VHD)과 소프트 디시전 리드 전압(VSD)은 서로 다른 레벨들을 가질 수 있다.
예를 들어, 상기 반도체 메모리 장치(200)의 메모리 셀들(MC0 to MCn-1) 각각은 도 2에서 예시된 7개의 프로그램 상태(state)의 문턱 전압 산포(P1 to P7)와 하나의 이레이즈 상태(state) 문턱 전압 산포(E) 중 어느 하나의 상태에 속할 수 있다.
상기 하드 디시전 리드 전압(VHD)들 각각은 상기 복수의 상태들 중에서 인접한 두 개의 논리 상태들간의 전압 레벨을 가질 수 있다. 상기 소프트 디시전 리드 전압(VSD)들 각각은 상기 복수의 상태들 중에서 인접한 두 개의 논리 상태들간 레벨을 갖되, 상기 하드 디시전 리드 전압(VHD)들과 다른 레벨을 가질 수 있다.
상기 메모리 셀들(MC0 to MCn-1)에서 하드 디시전 리드 전압(VHD)으로 리드된 하드 디시전 리드 데이터 값과 소프트 디시전 리드 전압(VSD)으로 리드된 소프트 디시전 리드 데이터 값은 서로 다를 수 있다. 예를 들어, 메모리 셀들 중 정상적인 논리 상태의 전압 분포보다 낮거나 높은 문턱 전압을 갖는 테일(tail) 셀들이 존재할 수 있다. 테일 셀들에서 하드 디시전 리드 전압(VHD)으로 리드된 데이터 값과 소프트 디시전 리드 전압(VSD)으로 리드된 데이터 값은 서로 다를 수 있다. 상기 하드 디시전 리드 전압(VHD)에 따른 리드에 더하여, 상기 소프트 디시전 리드 전압(VSD)에 따른 추가적인 리드가 수행되면, 상기 메모리 셀들(MC0 to MCn-1)의 문턱 전압들에 대한 추가적인 정보, 즉 상기 하드 디시전 리드 동작에 의하여 리드된 데이터에 신뢰도를 부가할 수 있는 정보인 LLR(예를 들어, 테일 셀들에 대한 정보)이 획득될 수 있다.
상기 추가적인 정보가 획득되면, 상기 메모리 셀들(MC0 to MCn-1)이 저장하는 데이터가 제1 상태(예를 들어, '1') 또는 제2 상태(예를 들어, '0')일 확률 또는 우도(likelihood ratio)의 정확성이 증가할 수 있다. 즉, LDPC 디코딩의 신뢰성이 증가할 수 있다. 상기 메모리 컨트롤러(100)는 상기 하드 디시전 리드 전압(VHD) 및 상기 소프트 디시전 리드 전압(VSD)으로 리드된 소프트 디시전 리드 데이터를 이용하여 상기 소프트 디시전 LDPC 디코딩을 수행할 수 있다. 상기 하드 디시전 리드 전압(VHD)과 소프트 디시전 리드 전압(VSD)간 관계는 도 7a 및 도 7b를 참조하여 후술된다.
단계 S535에서, 상기 소프트 디시전 LDPC 디코딩이 성공되었는지 판별된다. 즉, 상기 단계 S535에서는 상기 단계 S533에서 소프트 디시전 LDPC 디코딩된 소프트 디시전 데이터의 에러가 정정되었는지 판별된다. 예를 들어, 상기 메모리 컨트롤러(100)는 상기 소프트 디시전 LDPC 디코딩된 소프트 디시전 데이터 및 패리티 체크 행렬(Parity Check Matrix)을 이용하여, 상기 소프트 디시전 LDPC 디코딩된 소프트 디시전 데이터의 에러가 정정되었는지 판별한다. 예를 들어, 상기 소프트 디시전 LDPC 디코딩된 소프트 디시전 데이터와 패리티 체크 행렬의 연산 결과가 영행렬('0')일 때, 상기 소프트 디시전 LDPC 디코딩된 소프트 디시전 데이터는 올바른 데이터인 것으로 판별될 수 있다. 반면, 상기 소프트 디시전 LDPC 디코딩된 소프트 디시전 데이터와 상기 패리티 체크 행렬의 연산 결과가 영행렬('0')이 아닐 때, 상기 소프트 디시전 LDPC 디코딩된 소프트 디시전 데이터는 올바른 데이터가 아닌 것으로 판별될 수 있다.
상기 소프트 디시전 LDPC 디코딩된 소프트 디시전 데이터와 패리티 체크 행렬의 연산, 그리고 상기 하드 디시전 LDPC 디코딩된 하드 디시전 데이터와 패리티 체크 행렬의 연산은 동일하게 수행될 수 있다.
상기 단계 S535의 판단 결과, 상기 단계 S533의 소프트 디시전 LDPC 디코딩이 성공적인 것으로 판별된 경우, 상기 단계 S520에서는 상기 단계 S531의 소프트 디시전 리드 전압(VSD)에 의한 리드 동작이 성공적인 것으로 평가되며 에러 정정 디코딩은 종료될 수 있다. 상기 단계 S533의 소프트 디시전 LDPC 디코딩된 소프트 디시전 데이터는 에러 정정된 데이터로서 상기 메모리 컨트롤러(100) 외부로 출력되거나 상기 메모리 컨트롤러(100)의 내부에서 사용될 수 있다.
상기 단계 S535의 판단 결과, 상기 단계 S533의 소프트 디시전 LDPC 디코딩이 실패인 것으로 판별된 경우, 단계 S540에서는 상기 단계 S531의 소프트 디시전 리드 전압(VSD)에 의한 리드 동작이 실패인 것으로 평가되며 에러 정정 디코딩은 종료될 수 있다.
도 6a은 태너 그래프로 표현되는 LDPC 디코딩을 나타내는 개념도이다.
도 6b는 LDPC 코드 구조를 나타내는 개념도이다.
도 6c는 LDPC 디코딩에 따른 신드롬 체크 과정을 나타내는 개념도이다.
ECC는 저장 시스템에서 통상적으로 사용될 수 있다. 저장 디바이스에서 발생하는 다양한 물리적 현상은 저장되는 정보를 손상시키는 잡음 효과를 야기한다. 에러 보정 코딩 스킴은 저장된 정보를 최종적인 에러로부터 보호하기 위해 사용될 수 있다. 이것은 메모리 디바이스 내의 저장 이전에 정보를 인코딩함으로써 수행될 수 있다. 인코딩 프로세스는 정보에 리던던시를 추가함으로써 그 정보 비트 시퀀스를 코드워드로 변환한다. 이러한 리던던시는 디코딩 프로세스를 통해 어떻게든 손상된 코드워드로부터 정보를 복구하기 위해 사용될 수 있다.
반복 코딩 스킴에서, 코드는 몇 가지 단순한 구성 코드의 연속으로 구성되고, 그 단순 코드의 구성 디코더 사이에서 정보를 교환함으로써 반복 디코딩 알고리즘을 사용하여 디코딩될 수 있다. 통상적으로, 이러한 코드는 구성 코드 간의 상호연결을 나타내는 태너 그래프(Tanner graph) 또는 이분 그래프(bipartite graph)를 사용하여 정의될 수 있다. 이러한 경우에, 디코딩은 그래프 에지를 통해 패싱하는 반복적인 메시지로 보여질 수 있다.
대중적인 종류의 반복적 코드는 저밀도 패리티 체크(Low Density Parity Check; LDPC) 코드이다. LDPC 코드는 저밀도의(sparse) 패리티 체크 행렬(H)에 의해 형성되는 선형 이진 블록 코드이다.
도 6a를 참조하면, 상기 LDPC 코드는 코드를 정의하는 패리티 체크 행렬(Parity check matrix)의 각 행과 열에 1의 수가 매우 적은 부호로서, 체크 노드(check node, 610)들과 변수 노드(variable node, 620)들과, 상기 체크 노드(610)들과 변수 노드(620)들을 연결하는 에지(Edge, 615)들로 구성된 태너 그래프에 의해 그 구조가 정의될 수 있다. 상기 체크 노드(610)로부터 체크 노드 프로세싱 후에 변수 노드(620)로 전달되는 값은 체크 노드 메시지(615A)이고, 상기 변수 노드(620)에서 변수 노드 프로세싱 후 상기 체크 노드(610)로 전달되는 값은 변수 노드 메시지(615B)이다.
예를 들어, 도 6b를 참조하면, LDPC 코드의 태너 그래프는 정해진 LDPC 코드의 패리티 검사식을 나타내는 5개의 체크 노드(610)와, 코드워드의 각 심볼을 나타내는 10개의 변수 노드(620) 및 이들의 연관성을 나타내는 에지(615)들로 이루어진다. 상기 에지(615)들은 패리티 체크 행렬에 따라 각 체크 노드(610)들과 변수 노드(620)들을 연결할 수 있다. 도 6b는, 모든 체크 노드(610) 각각에 연결된 변수 노드의 수가 4개로 일정하고, 모든 변수 노드(620) 각각에 연결된 체크 노드의 수가 2개로 일정한, 정규 LDPC 코드를 예시하고 있다. 상기 변수 노드(620)의 최초 값은 하드 디시전 데이터 또는 소프트 디시전 데이터일 수 있다.
도 6c를 참조하면, 상기 태너 그래프에 대응되는 패리티 체크 행렬(H)이 도시된다. 이것은 패리티 검사식들의 그래픽 표현과 유사하여, 상기 패리티 체크 행렬(H)의 각 열 및 각 행에는 동일한 개수의 1이 있다. 즉, 패리티 체크 행렬(H)의 각 열의 2개의 1은 각 변수 노드(620)들에 연결된 상기 체크 노드(610)를 나타내며, 각 행의 4개의 1은 상기 각 체크 노드(610)들에 연결된 상기 변수 노드(620)를 나타낸다.
상기 LCPC 디코딩에서, 태너 그래프 상의 변수 노드(620)와 체크 노드(610)들이 각 노드별로 생성 및 업데이트 한 메시지들을 서로 교환하는 과정을 반복한다.
제1 하드 디시전 리드 전압(VHD)으로 상기 메모리 블록(211)의 메모리 셀로부터 리드된 소정 길이의 하드 디시전 리드 데이터에 대한 LDPC 디코딩은, 변수 노드 업데이트, 체크 노드 업데이트 및 신드롬 체크로 구성되는 1 반복(iteration)이 복수 회로 구성될 수 있다. 상기 1 반복 후에, 상기 신드롬 체크의 결과가 소정 조건을 만족하면 상기 LDPC 디코딩을 종료하고, 상기 신드롬 체크의 결과가 소정 조건을 만족하지 못하면, 변수 노드 업데이트, 체크 노드 업데이트 및 신드롬 체크로 구성되는 1 반복을 추가로 수행한다. 상기 복수 회의 1 반복은 최대 반복 회수로 제한되며, 상기 최대 반복 회수에 도달할 때까지 상기 소정 조건을 만족하지 못하면, 상기 코드워드에 대한 LDPC 디코딩, 즉 LDPC 디코딩은 실패한 것으로 평가될 수 있다.
도 6c를 참조하면, 상기 신드롬 체크는 상기 변수 노드 업데이트의 결과로 획득되는 벡터(v)와 상기 패리티 체크 행렬(H)의 곱(product; Hvt) 연산 결과가 상기 소정 조건을 만족하는지 여부를 확인하는 과정이며, 상기 곱(product) 연산 결과로서 영 벡터(0)가 획득되면 상기 소정 조건을 만족하게 된다.
도 6c는 상기 신드롬 체크 과정을 나타내고 있다. 도 6c는 예시적으로 상기 곱(product) 연산 결과로서 영이 아닌 벡터 "01100"을 도시하고 있으며, 따라서 도 6c가 나타내는 신드롬 체크는 상기 소정 조건을 만족하지 못한 것이어서 상기 1 반복을 다시 수행해야 한다는 것을 보여주고 있다.
여기서, 상기 곱(product) 연산 결과로서 영이 아닌 벡터 "01100"를 살펴보면, 영이 아닌 벡터 요소의 개수, 즉 신드롬 체크의 영 벡터(0) 조건을 만족하지 않는 요소의 개수는 2개이다. 본 명세서에서는, 상기 1 반복의 곱(product) 연산 결과에 대한 신드롬 체크의 영 벡터(0) 조건을 만족하지 않는 요소를 USC(Unsatisfied Syndrome Check)로 정의한다. 도 6c는 USC의 개수가 2인 신드롬 체크의 결과를 보여준다.
도 7a는 도 5에 도시된 소프트 디시전 리드 동작으로서, 2비트 소프트 디시전 리드 동작을 나타내는 개념도이고, 도 7b는 도 5에 도시된 소프트 디시전 리드 동작으로서, 3비트 소프트 디시전 리드 동작을 나타내는 개념도이다.
도 7a를 참조하면, 도 5를 참조하여 설명된 상기 하드 디시전 디코딩 단계(S510)에서, 상기 하드 디시전 리드 전압(VHD)이 반도체 메모리 장치(200)의 메모리 셀로 인가될 때, 상기 메모리 셀의 온-오프 상태에 따라 상기 하드 디시전 데이터(2-1)는 1 및 0 중 어느 하나의 값을 가질 수 있다.
상기 소프트 디시전 디코딩 단계(S530)에서, 소프트 디시전 리드 동작은 상기 하드 디시전 리드 전압(VHD)을 기준으로 일정한 전압 차를 갖는 복수의 소프트 디시전 리드 전압들(VSD1, VSD2)을 메모리 셀에 인가하여 하드 디시전 리드 데이터에 신뢰도를 부가하는 정보, 즉 LLR을 형성할 수 있다.
도 7a에 도시된 바와 같이, 2-비트 소프트 디시전 리드 동작의 경우, 상기 복수의 소프트 디시전 리드 전압들(VSD1, VSD2) 중 제1 소프트 디시전 리드 전압(VSD1)이 메모리 셀에 인가되면, 상기 메모리 셀의 온 또는 오프에 따라 제1 소프트 디시전 리드 데이터 값 (2-2)은 "1000"이 될 수 있다. 유사하게, 상기 복수의 소프트 디시전 리드 전압들(VSD1, VSD2) 중 제2 소프트 디시전 리드 전압(VSD2)에 따라 제2 소프트 디시전 리드 데이터 값(2-3)은 "1110"이 될 수 있다.
예를 들어, 상기 ECC 부(130)는 상기 제1, 2 소프트 디시전 리드 데이터 값(2-2, 2-3)에 대하여 XNOR(exclusive NOR) 연산을 수행하여, 소프트 디시전 데이터(2-4), 즉 LLR을 생성할 수 있다. 상기 LLR(2-4)은 상기 하드 디시전 데이터(2-1)에 신뢰도를 부가할 수 있다.
예를 들어, 소프트 디시전 데이터(2-4) "1"은 상기 하드 디시전 데이터(2-1)의 제1 상태(예를 들어, '1') 또는 제2 상태(예를 들어, '0')일 확률이 강하다(strong)는 것을 나타내며, "0"은 상기 하드 디시전 데이터(2-1)의 제1 상태(예를 들어, '1') 또는 제2 상태(예를 들어, '0')일 확률이 약하다(weak)는 것을 나타낼 수 있다.
도 7b를 참조하면, 도 5를 참조하여 설명된 상기 하드 디시전 디코딩 단계(S510)에서, 상기 하드 디시전 리드 전압(VHD)이 반도체 메모리 장치(200)의 메모리 셀로 인가될 때, 상기 메모리 셀의 온-오프 상태에 따라 상기 하드 디시전 데이터(3-1)는 1 및 0 중 어느 하나의 값을 가질 수 있다.
상기 소프트 디시전 디코딩 단계(S530)에서, 소프트 디시전 리드 동작은 상기 하드 디시전 리드 전압(VHD)을 기준으로 일정한 전압 차를 갖는 복수의 소프트 디시전 리드 전압들(VSD1 to VSD6)을 메모리 셀에 인가하여 하드 디시전 리드 데이터에 신뢰도를 부가하는 정보, 즉 LLR을 형성할 수 있다.
도 7b에 도시된 바와 같이, 3-비트 소프트 디시전 리드 동작의 경우, 상기 복수의 소프트 디시전 리드 전압들(VSD1 to VSD6) 중 제1, 2 소프트 디시전 리드 전압(VSD1, VSD2)이 메모리 셀에 인가되면, 상기 도 7a를 참조하여 설명된 바와 같이 제1, 2 소프트 디시전 리드 데이터 값이 생성되며, 이러한 제1, 2 소프트 디시전 리드 데이터 값에 대하여 XNOR(exclusive NOR) 연산이 수행됨으로써 제1 소프트 디시전 데이터(3-2) "1001"이 생성될 수 있다.
또한, 상기 제1, 2 소프트 디시전 리드 전압(VSD1, VSD2)를 중심으로 일정한 전압 차를 가지는 제3 내지 6 소프트 디시전 리드 전압(VSD3 to VSD6)이 메모리 셀에 인가되면, 상기 도 7a를 참조하여 설명된 바와 유사하게 제3 내지 6 소프트 디시전 리드 데이터 값이 생성되며, 이러한 제3 내지 6 소프트 디시전 리드 데이터 값에 대하여 XNOR(exclusive NOR) 연산이 수행됨으로써 제2 소프트 디시전 데이터(3-3), 즉 LLR "10101"이 생성될 수 있다. 상기 LLR(3-3)은 상기 제1 소프트 디시전 데이터(3-2)에 가중치를 부여할 수 있다.
예를 들어, 제2 소프트 디시전 데이터(3-3) "1"은 상기 제1 소프트 디시전 데이터(3-2)의 제1 상태(예를 들어, '1')일 확률이 매우 강하다(very strong)는 것을 나타내며, "0"은 상기 제1 소프트 디시전 데이터(3-2)의 제1 상태(예를 들어, '1')일 확률이 강하다(strong)는 것을 나타낼 수 있다.
유사하게, 제2 소프트 디시전 데이터(3-3) "1"은 상기 제1 소프트 디시전 데이터(3-2)의 제2 상태(예를 들어, '0')일 확률이 매우 약하다(very weak)는 것을 나타내며, "0"은 상기 제1 소프트 디시전 데이터(3-2)의 제2 상태(예를 들어, '0')일 확률이 약하다(weak)는 것을 나타낼 수 있다. 즉, 상기 도 7a에서 설명된 바와 유사하게, 상기 LLR(3-3)은 상기 하드 디시전 데이터(3-1)에 보다 많은 신뢰도를 부가할 수 있다.
반도체 메모리 장치(200)로부터 리드되는 데이터는 적어도 하나의 코드워드를 포함할 수 있다. 예를 들어, 메모리 컨트롤러(100)는 반도체 메모리 장치(200)로부터 데이터를 페이지 단위로 리드할 수 있고, 상기 페이지 단위의 데이터는 하나의 코드워드를 포함할 수 있다.
도 8은 반도체 메모리 장치(200)의 페이지(Page)에 저장되는 데이터를 예시한다.
하나의 페이지는 데이터 영역(Data area) 및 스페어 영역(Spare area)을 포함할 수 있다. 데이터 영역은 유저 데이터를 저장하고, 스페어 영역은 메타 데이터(Meta data) 및 패리티(Parity)를 저장할 수 있다.
하나의 데이터 영역에 저장되는 데이터는 데이터 청크(Data chunk)로 지칭될 수 있다. 메모리 컨트롤러(100)는 호스트로부터 수신한 유저 데이터 또는 반도체 메모리 장치(200)로부터 획득된 유저 데이터를 저장부(110)에 저장할 수 있다. 메모리 컨트롤러(100)는 저장부(110)에 저장된 유저 데이터를 이용하여 데이터 청크를 생성할 수 있다. 메모리 컨트롤러(100)는 상기 데이터 청크에 연관된 메타 데이터를 생성할 수 있다. ECC 인코더(131)는 상기 데이터 청크 및 메타 데이터를 소스 워드(Source word)로 하여 에러 정정 인코딩을 수행함으로써 패리티를 생성할 수 있다. 메모리 컨트롤러(100)는 상기 데이터 청크, 메타 데이터 및 패리티를 페이지에 프로그램하도록 반도체 메모리 장치(200)를 제어할 수 있다.
데이터 영역은 복수의 섹터(Sector)들로 구분될 수 있다. 하나의 섹터는 호스트의 파일 시스템에서 사용되는 LBA(Logical Block Address)에 대응할 수 있으며, 상기 호스트 및 반도체 메모리 시스템(10)이 주고받는 최소 단위의 유저 데이터를 저장할 수 있다. 예를 들어, 하나의 섹터의 크기가 512 byte이고 데이터 영역의 크기가 4KB인 경우 하나의 데이터 영역은 8개의 섹터로 구분될 수 있다. 즉, 하나의 페이지는 8개의 섹터 크기에 해당하는 유저 데이터를 저장할 수 있다.
한편, 메모리 컨트롤러(100)가 데이터 영역의 크기보다 작은 크기를 갖는 유저 데이터를 하나의 페이지에 저장하는 경우가 있다. 예를 들어, 저장부(110)에 6개의 섹터에 해당하는 유저 데이터가 버퍼링된 상태에서 메모리 컨트롤러(100)가 호스트로부터 플러시(flush) 커맨드를 수신하면, 메모리 컨트롤러(100)는 상기 6개의 섹터에 해당하는 유저 데이터를 상기 데이터 영역에 저장할 수 있다. 만약 데이터 영역에 6개 섹터에 해당하는 유저 데이터만을 저장하는 경우, 2개 섹터가 낭비될 수 있다.
이하에서, 데이터 영역에서 유저 데이터를 저장하고 남는 섹터를 이용하여 상기 유저 데이터의 신뢰성을 향상시킬 수 있는 방법이 제안된다. 도 9 내지 도 12를 참조하여 본 발명의 실시 예가 상세히 설명된다.
도 9는 본 발명의 실시 예에 따라 페이지에 저장될 수 있는 데이터를 나타낸다.
메모리 컨트롤러(100)는 하나의 페이지에 프로그램될 유저 데이터의 크기가 데이터 영역의 크기보다 작은 경우, 상기 유저 데이터를 위한 추가적인 패리티를 생성하고, 상기 유저 데이터를 저장하고 남는 섹터에 상기 패리티를 저장할 수 있다. 이하에서, 스페어 영역에 저장되는 패리티는 외부 패리티(Ext. parity)로 지칭되고, 데이터 영역에 저장되는 상기 추가적인 패리티는 내부 패리티(Int. parity)로 지칭될 수 있다.
ECC 인코더(131)는 유저 데이터의 제1 ECC 부호화를 수행함으로써 내부 패리티를 생성할 수 있다. 내부 패리티의 크기는 유저 데이터의 크기에 따라 결정될 수 있다. 예를 들어, 데이터 영역에서 유저 데이터가 6개의 섹터를 차지하는 경우, 내부 패리티의 크기는 2개 섹터 크기에 해당할 수 있다. ECC 인코더(131)는 유저 데이터의 크기에 따라 다른 크기를 갖는 내부 패리티를 생성하기 위해 다양한 부호화율을 갖는 제1 ECC 부호화를 지원할 수 있다. 상기 유저 데이터 및 내부 패리티는 데이터 영역에 저장될 수 있다. 즉, 하나의 데이터 청크는 유저 데이터 및 내부 패리티를 포함할 수 있다.
구현에 따라, 상기 유저 데이터의 제1 ECC 부호화이 수행되기 전에 메모리 컨트롤러(100)는 상기 유저 데이터를 스크램블(scramble)할 수 있다. 메모리 컨트롤러(100)는 데이터를 스크램블 및 디스크램블(descramble)할 수 있는 스크램블러(미도시)를 더 포함할 수 있다.
CPU(120)는 상기 유저 데이터에 해당하는 메타 데이터를 생성할 수 있다. 상기 메타 데이터는 상기 유저 데이터의 위치 정보를 포함할 수 있다. 상기 위치 정보는 상기 유저 데이터가 상기 데이터 영역의 몇 번째 섹터에 저장되는지를 나타낼 수 있다. 예를 들어, 상기 위치 정보는 데이터 영역의 각 섹터별로 유저 데이터가 저장되어 있는지 여부를 나타내는 비트맵을 포함할 수 있다. 메모리 컨트롤러(100)는 상기 위치 정보를 참조하여 데이터 영역에서 유저 데이터가 저장된 섹터들과 내부 패리티가 저장된 섹터를 확인할 수 있다.
ECC 인코더(131)는 상기 데이터 청크 및 메타 데이터를 소스 워드로 하여 제2 ECC 부호화를 수행함으로써 외부 패리티를 생성할 수 있다. 상기 메타 데이터 및 외부 패리티는 스페어 영역에 저장될 수 있다.
본 발명의 실시 예에 따르면, 메모리 컨트롤러(100)는 유저 데이터의 크기가 데이터 영역의 크기보다 작은 경우 상기 유저 데이터에 대해 이중으로 패리티 연산을 수행할 수 있으며, 하나의 페이지에 유저 데이터에 해당하는 내부 패리티 및 외부 패리티를 저장할 수 있다. ECC 디코더(133)는 페이지로부터 리드된 데이터의 외부 패리티를 이용하여 제1 ECC 복호화에 실패한 경우라도 내부 패리티를 이용하여 제2 ECC 복호화를 시도함으로써 에러 없는 유저 데이터를 획득할 수 있다. 따라서, 메모리 컨트롤러(100)가 에러 없는 유저 데이터를 호스트로 제공할 수 있으므로, 반도체 메모리 시스템(10)의 신뢰성이 향상될 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 컨트롤러(100)의 라이트 동작을 나타내는 흐름도이다.
단계 S1002에서, 스크램블러는 저장부(110)에 버퍼링된 유저 데이터를 페이지에 프로그램하기 위해 상기 유저 데이터를 스크램블할 수 있다.
단계 S1004에서, CPU(120)는 상기 유저 데이터의 크기가 완전한 데이터 청크 크기에 해당하는지 판단할 수 있다.
상기 유저 데이터의 크기가 데이터 청크 크기보다 작은 경우(단계 S1004에서, "NO"), ECC 인코더(131)는 단계 S1006에서 상기 유저 데이터와 상기 유저 데이터에 대해 제1 ECC 부호화를 수행하여 생성된 내부 패리티를 포함하는 데이터 청크를 생성할 수 있다.
단계 S1008에서, CPU(120)는 상기 유저 데이터에 대한 메타 데이터를 생성할 수 있다. 상기 메타 데이터는 상기 유저 데이터의 위치 정보를 포함할 수 있다. 한편, CPU(120)는 상기 페이지의 물리 주소 및 상기 유저 데이터의 논리 주소를 매핑하는 맵 데이터를 생성하고, 상기 맵 데이터를 저장부(110)에 저장할 수 있다.
단계 S1010에서, ECC 인코더(131)는 상기 데이터 청크 및 메타 데이터에 대해 제2 ECC 부호화를 수행하여 외부 패리티를 생성할 수 있다. 즉, 상기 유저 데이터의 크기가 데이터 청크 크기보다 작은 경우 상기 유저 데이터에 대해 내부 패리티 및 외부 패리티가 생성될 수 있다.
상기 유저 데이터의 크기가 데이터 청크 크기와 동일한 경우(단계 S1004에서, "YES"), CPU(120)는 단계 S1008을 수행할 수 있다. 즉, CPU(120)는 유저 데이터에 대해 내부 패리티를 생성하지 않고 메타 데이터를 생성할 수 있다. 상기 메타 데이터는 상기 유저 데이터의 위치 정보를 포함할 수 있다. 상기 유저 데이터의 크기가 데이터 청크 크기와 동일한 경우, 상기 위치 정보는 데이터 영역의 모든 섹터에 유저 데이터가 포함되어 있다는 정보를 나타낼 수 있다.
단계 S1010에서, ECC 인코더(131)는 상기 데이터 청크 및 메타 데이터에 대해 제2 ECC 부호화를 수행하여 외부 패리티를 생성할 수 있다. 즉, 상기 유저 데이터의 크기가 데이터 청크 크기와 동일한 경우 상기 유저 데이터에 대해 외부 패리티만이 생성될 수 있다.
단계 S1012에서, CPU(120)는 데이터 청크, 메타 데이터 및 외부 패리티를 포함하는 페이지 청크를 페이지에 저장하도록 반도체 메모리 장치(200)를 제어할 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 컨트롤러(100)의 리드 동작을 나타내는 흐름도이다.
단계 S1102에서, CPU(120)는 페이지로부터 데이터를 리드하도록 반도체 메모리 장치(200)를 제어할 수 있다.
단계 S1104에서, ECC 디코더(133)는 상기 리드된 페이지의 스페어 영역에 저장된 외부 패리티를 이용하여 데이터 청크 및 메타 데이터에 대한 제1 ECC 복호화를 수행할 수 있다.
단계 S1106에서, ECC 디코더(133)는 제1 ECC 복호화의 성공 여부를 판단할 수 있다.
제1 ECC 복호화에 성공한 경우(단계 S1106에서, "YES"), CPU(120)는 단계 S1108에서 메타 데이터를 참조하여 유저 데이터를 획득할 수 있다. 구체적으로, ECC 디코더(133)가 제1 ECC 복호화에 성공한 경우 CPU(120)는 에러 없는 데이터 청크 및 메타 데이터를 획득할 수 있다. CPU(120)는 메타 데이터에 저장된 위치 정보를 참조하여 데이터 청크로부터 유저 데이터를 획득할 수 있다. 상기 획득된 유저 데이터는 단계 S1002에서 스크램블된 유저 데이터일 수 있다.
단계 S1110에서, 스크램블러는 상기 유저 데이터를 디스크램블할 수 있다. 상기 디스크램블된 데이터는 호스트로 출력되거나, 반도체 메모리 시스템(10) 내부에서 사용될 수 있다.
제1 ECC 복호화에 실패한 경우(단계 S1106에서, "NO"), 반도체 메모리 장치(200)로부터 리드된 데이터 청크 및 메타 데이터는 신뢰할 수 없다. 메타 데이터가 신뢰할 수 없는 데이터인 경우, 메모리 컨트롤러(100)는 상기 메타 데이터로부터 유저 데이터의 정확한 위치 정보를 획득하기 어렵다.
유저 데이터의 위치 정보를 획득하기 위해, CPU(120)는 단계 S1112에서 저장부(110)에 상기 페이지에 연관된 맵 데이터가 저장되었는지 여부를 판단할 수 있다.
상기 페이지에 연관된 맵 데이터가 저장된 경우(단계 S1112에서, "YES"), CPU(120)는 단계 S1114에서 상기 맵 데이터를 참조하여 데이터 청크에 내부 패리티가 포함되는지 여부를 판단할 수 있다.
데이터 청크에 내부 패리티가 포함되지 않고 유저 데이터만이 포함된 경우(단계 S1114에서, "NO"), CPU(120)는 단계 S1120에서 리드 동작이 페일된 것으로 판단하고, 리드 동작을 종료할 수 있다.
데이터 청크에 내부 패리티가 포함되는 경우(단계 S1114에서, "YES"), ECC 디코더(133)는 단계 S1116에서 상기 내부 패리티를 이용하여 제2 ECC 복호화를 수행할 수 있다.
단계 S1118에서, ECC 디코더(133)는 제2 ECC 복호화를가 성공했는지 여부를 판단할 수 있다.
상기 제2 ECC 복호화에 성공한 경우(단계 S1118에서, "YES"), CPU(120)는 에러 없는 유저 데이터를 획득할 수 있다. 스크램블러는 상기 유저 데이터에 대해 단계 S1110의 디스크램블을 수행할 수 있다.
상기 제2 ECC 복호화에 실패한 경우(단계 S1118에서, "NO"), CPU(120)는 단계 S1120에서 리드 동작이 페일된 것으로 판단하고, 리드 동작을 종료할 수 있다.
상기 페이지에 연관된 맵 데이터가 저장되지 않은 경우(단계 S1112에서, "NO"), 데이터 청크에서 유저 데이터 및 내부 패리티의 위치 정보를 알기 어렵다. 따라서, 단계 S1122에서 ECC 디코더(133)는 제2 ECC 복호화에 성공할 때까지, 가능한 모든 경우에 대해 제2 ECC 복호화를 수행할 수 있다. 가능한 모든 경우란, 데이터 청크에서 유저 데이터 및 내부 패리티의 모든 조합을 지칭할 수 있다.
도 12는 단계 S1122를 상세히 설명하기 위한 도면이다.
도 12는 페이지에서 유저 데이터 및 내부 패리티의 가능한 조합들 중 일부를 도시한다. 도 12에서 도트 패턴은 유저 데이터가 저장된 섹터를 나타내고, 빗금 패턴은 내부 패리티가 저장된 섹터를 나타낸다.
ECC 디코더(133)는 내부 패리티가 1개인 경우를 가정하고 제2 ECC 복호화를 수행할 수 있다. 도 12를 참조하면, 내부 패리티가 1개인 경우는 8C1=8가지 경우가 있다.
예를 들어, ECC 디코더(133)는 첫 번째 섹터의 데이터를 내부 패리티로 가정하고 나머지 섹터의 데이터에 대한 제2 ECC 복호화를 수행할 수 있다. 상기 제2 ECC 복호화에 실패한 경우, ECC 디코더(133)는 두 번째 섹터의 데이터를 내부 패리티로 가정하고 나머지 섹터에 대한 제2 ECC 복호화를 수행할 수 있다.
만약 내부 패리티가 1개인 모든 경우에서 제2 ECC 복호화에 실패한 경우, ECC 디코더(133)는 내부 패리티가 2개인 경우를 가정하고 제2 ECC 복호화를 수행할 수 있다. 도 12를 참조하면, 내부 패리티가 2개인 경우는 8C2=28가지 경우가 있다.
만약 내부 패리티가 2개인 모든 경우에서 제2 ECC 복호화에 실패한 경우, ECC 디코더(133)는 내부 패리티가 3개인 경우부터 7개인 경우까지 순차적으로 제2 ECC 복호화를 수행할 수 있다.
ECC 디코더(133)는 단계 S1122에서 제2 ECC 복호화에 성공할 때까지, 혹은 가능한 모든 경우에 대해 제2 ECC 복호화에 모두 실패할 때까지 제2 ECC 복호화를 반복 수행할 수 있다.
다시 도 11을 참조하면, 단계 S1124에서 ECC 디코더(133)는 단계 S1122에서 제2 ECC 복호화가 성공하였는지 여부를 판단할 수 있다.
제2 ECC 복호화가 성공한 경우(단계 S1124에서, "YES"), CPU(120)는 에러 없는 유저 데이터를 획득할 수 있다. 스크램블러는 상기 유저 데이터에 대해 단계 S1110의 디스크램블을 수행할 수 있다.
제2 ECC 복호화에 실패한 경우(단계 S1124에서, "NO"), CPU(120)는 단계 S1120에서 리드 동작이 페일된 것으로 판단하고, 리드 동작을 종료할 수 있다.
본 발명의 실시 예에 따르면, 메모리 컨트롤러(100)는 하나의 페이지에 프로그램할 유저 데이터의 크기가 데이터 영역의 크기보다 작은 경우, 상기 유저 데이터에 대해 제1 ECC 부호화를 수행함으로써 내부 패리티를 생성할 수 있다. 메모리 컨트롤러(100)는 상기 유저 데이터에 해당하는 메타 데이터를 생성할 수 있다. 메모리 컨트롤러(100)는 상기 유저 데이터, 내부 패리티 및 메타 데이터를 소스 워드로 하여 제2 ECC 부호화를 수행함으로써 외부 패리티를 생성할 수 있다. 메모리 컨트롤러(100)는 상기 유저 데이터, 내부 패리티를 데이터 영역에 저장하고, 상기 메타 데이터 및 외부 패리티를 스페어 영역에 저장하도록 반도체 메모리 장치(200)를 제어할 수 있다.
본 발명의 실시 예에 따르면, 메모리 컨트롤러(100)는 데이터 영역에서 유저 데이터를 저장하고 남는 공간이 있는 경우 상기 남는 공간에 내부 패리티를 저장함으로써 리드 동작의 성공률을 향상시킬 수 있다. 따라서, 반도체 메모리 시스템(10)의 신뢰성 및 성능이 향상될 수 있다.
이상 본 발명의 실시예에 따른 컨트롤러 및 컨트롤러의 동작 방법을 구체적인 실시 형태로서 설명하였으나, 이는 예시에 불과한 것으로서 본 발명은 이에 한정되지 않는 것이며, 본 명세서에 개시된 기초 사상에 따르는 최광의 범위를 갖는 것으로 해석되어야 한다. 당업자는 개시된 실시 형태들을 조합, 치환하여 적시되지 않은 실시 형태를 실시할 수 있으나, 이 역시 본 발명의 권리범위를 벗어나지 않는 것이다. 이외에도 당업자는 본 명세서에 기초하여 개시된 실시형태를 용이하게 변경 또는 변형할 수 있으며, 이러한 변경 또는 변형도 본 발명의 권리범위에 속함은 명백하다.

Claims (20)

  1. 메모리 장치를 제어하는 컨트롤러의 동작 방법에 있어서,
    상기 메모리 장치의 페이지에 프로그램하기 위한 유저 데이터의 크기가 상기 페이지의 데이터 영역의 크기보다 작은 경우, 상기 유저 데이터와 상기 유저 데이터를 제1 ECC 부호화 하여 생성한 내부 패리티를 포함하는 데이터 청크를 생성하는 단계;
    상기 유저 데이터의 메타 데이터 및 상기 데이터 청크를 제2 ECC 부호화 하여 생성한 외부 패리티와, 상기 메타 데이터, 및 상기 데이터 청크를 포함하는 페이지 청크를 생성하는 단계; 및
    상기 페이지 청크를 상기 페이지에 프로그램하도록 상기 메모리 장치를 제어하는 단계
    를 포함하는 동작 방법.
  2. 제1항에 있어서,
    상기 동작 방법은
    상기 데이터 영역에서 상기 유저 데이터의 위치를 나타내는 위치 정보를 포함하는 상기 메타 데이터를 생성하는 단계
    를 더 포함하는 동작 방법.
  3. 제2항에 있어서,
    상기 동작 방법은
    상기 페이지로부터 상기 페이지 청크를 리드하도록 상기 메모리 장치를 제어하는 단계;
    상기 페이지 청크에 포함된 외부 패리티를 이용하여 상기 데이터 청크 및 메타 데이터의 제1 ECC 복호화를 수행하는 단계; 및
    상기 제1 ECC 복호화에 성공한 경우 상기 메타 데이터에 포함된 위치 정보에 기초하여 상기 데이터 청크로부터 유저 데이터를 획득하는 단계
    를 더 포함하는 동작 방법.
  4. 제1항에 있어서,
    상기 동작 방법은
    상기 유저 데이터가 저장된 위치의 물리 주소 및 상기 유저 데이터의 논리 주소를 매핑하는 맵 데이터를 상기 컨트롤러에 포함된 메모리에 저장하는 단계
    를 더 포함하는 동작 방법.
  5. 제4항에 있어서,
    상기 동작 방법은
    상기 페이지로부터 상기 페이지 청크를 리드하도록 상기 메모리 장치를 제어하는 단계;
    상기 페이지 청크에 포함된 외부 패리티를 이용하여 상기 데이터 청크 및 메타 데이터의 제1 ECC 복호화를 수행하는 단계; 및
    상기 제1 ECC 복호화에 실패한 경우, 상기 메모리에서 상기 페이지에 연관된 맵 데이터를 참조하여 상기 데이터 청크에서 유저 데이터 및 내부 패리티를 식별하는 단계; 및
    상기 내부 패리티를 이용하여 상기 유저 데이터의 제2 ECC 복호화를 수행하는 단계
    를 더 포함하는 동작 방법.
  6. 제5항에 있어서,
    상기 동작 방법은
    상기 데이터 청크에서 유저 데이터 및 내부 패리티를 식별한 결과 상기 데이터 청크에 내부 패리티가 없는 경우, 상기 페이지의 리드 동작을 실패 처리하는 단계
    를 더 포함하는 동작 방법.
  7. 제5항에 있어서,
    상기 동작 방법은
    상기 메모리에 상기 페이지에 연관된 맵 데이터가 없는 경우, 상기 데이터 청크에서 유저 데이터 및 내부 패리티의 임의의 조합에 대해 제2 ECC 복호화를 수행하는 동작을, 상기 제2 ECC 복호화가 성공할 때까지 또는 가능한 모든 조합에 대해 상기 제2 ECC 복호화가 실패할 때까지 반복 수행하는 단계
    를 더 포함하는 동작 방법.
  8. 제1항에 있어서,
    상기 데이터 영역에 저장할 데이터 청크를 생성하는 단계는
    상기 유저 데이터의 크기에 따라 상기 제1 ECC 부호화의 부호화율을 결정하는 단계; 및
    상기 결정된 부호화율에 따라 상기 유저 데이터에 대해 상기 제1 ECC부호화를 수행함으로써 상기 내부 패리티를 생성하는 단계를 포함하는
    동작 방법.
  9. 제8항에 있어서,
    상기 데이터 영역에 저장할 데이터 청크를 생성하는 단계는
    상기 내부 패리티를 생성하기 전에, 상기 유저 데이터의 스크램블(scramble)을 수행하는 단계를 더 포함하는
    동작 방법.
  10. 제1항에 있어서,
    상기 동작 방법은
    상기 유저 데이터의 크기가 상기 페이지의 데이터 영역의 크기와 동일한 경우, 상기 유저 데이터를 상기 데이터 영역에 저장할 데이터 청크로 결정하는 단계
    를 더 포함하는 동작 방법.
  11. 메모리 장치를 제어하는 컨트롤러에 있어서,
    상기 메모리 장치의 페이지에 프로그램하기 위한 유저 데이터의 크기가 상기 페이지의 데이터 영역의 크기보다 작은 경우, 상기 유저 데이터와 상기 유저 데이터를 제1 ECC 부호화하여 생성한 내부 패리티를 포함하는 데이터 청크를 생성하고, 상기 유저 데이터의 메타 데이터 및 상기 데이터 청크를 제2 ECC 부호화하여 생성한 외부 패리티와, 상기 메타 데이터, 및 상기 데이터 청크를 포함하는 페이지 청크 생성하는 ECC 인코더; 및
    상기 페이지 청크를 상기 페이지에 프로그램하도록 상기 메모리 장치를 제어하는 프로세서
    를 포함하는 컨트롤러.
  12. 제11항에 있어서,
    상기 프로세서는
    상기 데이터 영역에서 상기 유저 데이터의 위치를 나타내는 위치 정보를 포함하는 상기 메타 데이터를 생성하는
    컨트롤러.
  13. 제12항에 있어서,
    상기 프로세서는
    상기 페이지로부터 상기 페이지 청크를 리드하도록 상기 메모리 장치를 제어하고,
    상기 컨트롤러는
    상기 페이지 청크에 포함된 외부 패리티를 이용하여 상기 데이터 청크 및 메타 데이터의 제1 ECC 복호화를 수행하는 ECC 디코더를 더 포함하고,
    상기 프로세서는
    상기 제1 ECC 복호화에 성공한 경우 상기 메타 데이터에 포함된 위치 정보에 기초하여 상기 데이터 청크로부터 유저 데이터를 획득하는
    컨트롤러.
  14. 제11항에 있어서,
    상기 컨트롤러는
    상기 유저 데이터가 저장된 위치의 물리 주소 및 상기 유저 데이터의 논리 주소를 매핑하는 맵 데이터를 저장하는 메모리를 더 포함하는
    컨트롤러.
  15. 제14항에 있어서,
    상기 프로세서는
    상기 페이지로부터 상기 페이지 청크를 리드하도록 상기 메모리 장치를 제어하고,
    상기 컨트롤러는
    상기 페이지 청크에 포함된 외부 패리티를 이용하여 상기 데이터 청크 및 메타 데이터의 제1 ECC 복호화를 수행하고, 상기 제1 ECC 복호화에 실패한 경우 상기 메모리에서 상기 페이지에 연관된 맵 데이터를 참조하여 상기 데이터 청크에서 유저 데이터 및 내부 패리티를 식별하고, 상기 내부 패리티를 이용하여 상기 유저 데이터의 제2 ECC 복호화을 수행하는 ECC 디코더를 더 포함하는
    컨트롤러.
  16. 제15항에 있어서,
    상기 프로세서는
    상기 데이터 청크에서 유저 데이터 및 내부 패리티를 식별한 결과 상기 데이터 청크에 내부 패리티가 없는 경우, 상기 페이지의 리드 동작을 실패 처리하는
    컨트롤러.
  17. 제15항에 있어서,
    상기 ECC 디코더는
    상기 메모리에 상기 페이지에 연관된 맵 데이터가 없는 경우, 상기 데이터 청크에서 유저 데이터 및 내부 패리티의 임의의 조합에 대해 제2 ECC 복호화를 수행하는 동작을, 상기 제2 ECC 복호화가 성공할 때까지 또는 가능한 모든 조합에 대해 상기 제2 ECC 복호화가 실패할 때까지 반복 수행하는
    컨트롤러.
  18. 제11항에 있어서,
    상기 ECC 인코더는
    상기 유저 데이터의 크기에 따라 상기 제1 ECC 부호화의 에러 정정 인코딩의 부호화율을 결정하고, 상기 결정된 부호화율에 따라 상기 유저 데이터에 대해 상기 제1 ECC 부호화를 수행하여 상기 내부 패리티를 생성함으로써 상기 데이터 청크를 생성하는
    컨트롤러.
  19. 제18항에 있어서,
    상기 컨트롤러는
    상기 ECC 인코더가 내부 패리티를 생성하기 전에, 상기 유저 데이터의 스크램블(scramble)을 수행하는 스크램블러를 더 포함하는
    컨트롤러.
  20. 제11항에 있어서,
    상기 프로세서는
    상기 유저 데이터의 크기가 상기 페이지의 데이터 영역의 크기와 동일한 경우, 상기 유저 데이터를 상기 데이터 영역에 저장할 데이터 청크로 결정하는
    컨트롤러.
KR1020210101236A 2021-08-02 2021-08-02 컨트롤러 및 컨트롤러의 동작 방법 KR20230019573A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020210101236A KR20230019573A (ko) 2021-08-02 2021-08-02 컨트롤러 및 컨트롤러의 동작 방법
US17/563,940 US11966589B2 (en) 2021-08-02 2021-12-28 Controller and operating method thereof
CN202210510289.6A CN115701588A (zh) 2021-08-02 2022-05-11 控制器及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210101236A KR20230019573A (ko) 2021-08-02 2021-08-02 컨트롤러 및 컨트롤러의 동작 방법

Publications (1)

Publication Number Publication Date
KR20230019573A true KR20230019573A (ko) 2023-02-09

Family

ID=85037431

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210101236A KR20230019573A (ko) 2021-08-02 2021-08-02 컨트롤러 및 컨트롤러의 동작 방법

Country Status (3)

Country Link
US (1) US11966589B2 (ko)
KR (1) KR20230019573A (ko)
CN (1) CN115701588A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116662063B (zh) * 2023-05-10 2024-02-23 珠海妙存科技有限公司 一种闪存的纠错配置方法、纠错方法、系统、设备及介质

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7809994B2 (en) 2006-05-17 2010-10-05 Sandisk Corporation Error correction coding for multiple-sector pages in flash memory devices
KR101042197B1 (ko) 2008-12-30 2011-06-20 (주)인디링스 메모리 컨트롤러 및 메모리 관리 방법
KR101417827B1 (ko) 2011-10-24 2014-07-11 한양대학교 산학협력단 에러 정정 코드의 저장을 위한 플래시 메모리 제어장치 및 방법
JP2016031626A (ja) * 2014-07-29 2016-03-07 ソニー株式会社 メモリコントローラ、記憶装置、情報処理システム、および、それらにおける制御方法。

Also Published As

Publication number Publication date
CN115701588A (zh) 2023-02-10
US20230035079A1 (en) 2023-02-02
US11966589B2 (en) 2024-04-23

Similar Documents

Publication Publication Date Title
US9977713B2 (en) LDPC decoder, semiconductor memory system and operating method thereof
KR102559925B1 (ko) Ldpc 디코더, 반도체 메모리 시스템 및 그것의 동작 방법
CN109616148B (zh) 具有解码器的存储器系统、其操作方法和解码器
KR102643457B1 (ko) Ldpc 디코더, 반도체 메모리 시스템 및 그것의 동작 방법
KR102370292B1 (ko) 컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법
KR102257050B1 (ko) 컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법
KR102631407B1 (ko) Ldpc 디코더, 반도체 메모리 시스템 및 그것의 동작 방법
KR102556479B1 (ko) Ldpc 디코더, 반도체 메모리 시스템 및 그것의 동작 방법
KR20180027803A (ko) 메모리 컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법
CN110444240B (zh) 存储器系统的编码器和解码器及其方法
KR20210128704A (ko) 컨트롤러 및 컨트롤러의 동작 방법
KR102617832B1 (ko) 메모리 컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법
KR20210115961A (ko) Ldpc 디코더 및 그것의 동작 방법
KR102314481B1 (ko) Siso 복호 방법, 디코더 및 반도체 메모리 시스템
KR20180022175A (ko) 컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법
KR102475805B1 (ko) 디코더, 그것의 동작 방법 및 메모리 시스템
KR102606829B1 (ko) Ldpc 디코더, 반도체 메모리 시스템 및 그것의 동작 방법
US11095316B2 (en) Controller and operating method for performing read operation to read data in memory device
US11966589B2 (en) Controller and operating method thereof
US10396825B2 (en) Memory controller, semiconductor memory system and operating method thereof
US10528496B2 (en) Controller and operating method thereof
KR102530269B1 (ko) Ldpc 디코더, 반도체 메모리 시스템 및 그것의 동작 방법
US11387845B2 (en) LDPC decoder, operating method of LDPC decoder, and semiconductor memory system
KR20220081610A (ko) 컨트롤러 및 상기 컨트롤러를 포함하는 메모리 시스템
CN116954984A (zh) Crc终止时的准确ber报告