KR20180010448A - Ldpc 디코더, 반도체 메모리 시스템 및 그것의 동작 방법 - Google Patents

Ldpc 디코더, 반도체 메모리 시스템 및 그것의 동작 방법 Download PDF

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Abstract

코드워드의 심볼들의 각각을 변수 노드들의 각각의 변수 노드 값으로 할당하는 제1단계; 상기 변수 노드들의 상기 변수 노드 값에 기초한 체크 노드 업데이트를 수행하는 제2단계; 상기 체크 노드 업데이트의 결과 USC(Unsatisfied Syndrome Check) 노드가 존재하면, 사전 설정된 임계치 이상의 USC 값-상기 USC 값은 변수 노드에 연결된 상기 USC 노드의 개수임-을 가지는 변수 노드들 중 사전 설정된 최대 반전 개수 이하의 변수 노드들의 변수 노드 값을 반전함으로써 변수 노드 업데이트를 수행하는 제3단계; 및 상기 변수 노드 업데이트된 상기 변수 노드들의 상기 변수 노드 값에 기초한 체크 노드 업데이트를 수행하는 제4단계를 포함하는 LDPC 디코더의 동작 방법이 개시된다.

Description

LDPC 디코더, 반도체 메모리 시스템 및 그것의 동작 방법{LDPC DECODER, SEMICONDUCTOR MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 LDPC 디코더, 반도체 메모리 시스템 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구분된다.
휘발성 메모리 장치는 전원이 차단되면 저장된 데이터를 잃지만, 비휘발성 메모리는 전원이 차단되더라도 저장된 데이터를 보존할 수 있다. 특히, 플래시 메모리는 높은 프로그래밍 속도, 낮은 전력 소비, 대용량 데이터 저장 등의 장점을 가지기 때문에, 컴퓨터 시스템 등에서 저장 매체로 광범위하게 사용되고 있다.
비휘발성 메모리, 예를 들어 플래시 메모리는, 각각의 메모리 셀에 저장되는 비트 수에 따라서 각각의 메모리 셀에 저장 가능한 데이터 상태들이 결정될 수 있다. 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀은 단일 비트 셀(single-bit cell) 또는 단일 레벨 셀(single-level cell; SLC)이다. 하나의 메모리 셀에 2 비트 데이터를 저장하는 메모리 셀은 멀티 비트 셀(multi-bit cell), 멀티 레벨 셀(multi-level cell; MLC), 또는 멀티 스테이트 셀(multi-state cell)이다. 그리고 하나의 메모리 셀에 3 비트 데이터를 저장하는 메모리 셀은 트리플 레벨 셀(triple-level cell; TLC)이다. MLC 및 TLC는 메모리의 고집적화에 유리한 장점을 갖는다. 그러나 하나의 메모리 셀에 프로그램되는 비트의 수가 증가할수록 신뢰성은 떨어지고, 판독 실패율(read failure rate)은 증가하게 된다.
예를 들어, 하나의 메모리 셀에 k개의 비트를 프로그램하려면, 2k 개의 문턱 전압들 중 어느 하나가 상기 메모리 셀에 형성된다. 메모리 셀들 간의 미세한 전기적 특성의 차이로 인해, 동일한 데이터가 프로그램된 메모리 셀들의 문턱 전압들은 일정한 범위의 문턱 전압 산포(threshold voltage distribution)를 형성한다. 각각의 문턱 전압 산포는 k개의 비트에 의해 생성될 수 있는 2k 개의 데이터 값 각각에 대응된다.
그러나 문턱 전압 산포들이 배치될 수 있는 전압 윈도우(voltage window)는 제한되어 있기 때문에, k가 증가할수록 인접한 문턱 전압 산포들 간의 거리는 줄어들게 되고, 인접한 문턱 전압 산포들이 서로 중첩될 수 있게 된다. 인접한 문턱 전압 산포들이 중첩됨에 따라, 읽혀진 데이터에는 많은 에러 비트들(예를 들면, 수개의 에러 비트들 또는 수십 개의 에러 비트들)이 포함될 수 있다.
도 1은 3 비트 트리플 레벨 셀(TLC) 비휘발성 메모리 장치의 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도 2는 3 비트 트리플 레벨 셀 비휘발성 메모리 장치의 특성 열화로 인하여 변형될 수 있는 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
TLC 비휘발성 메모리 장치, 예를 들어 TLC 플래시 메모리의 싱글 메모리 셀에 3개의 비트(즉, k=3)를 프로그램하면, 23, 즉, 8 개의 문턱 전압 산포들 중 어느 하나가 상기 메모리 셀에 형성된다.
다수의 메모리 셀들 간의 미세한 전기적 특성의 차이로 인해, 동일한 데이터가 프로그램된 메모리 셀들 각각의 문턱 전압들 각각은 일정한 범위의 문턱 전압 산포를 형성한다. 3 비트 TLC의 경우, 도면에 도시된 바와 같이 7개의 프로그램 상태(state)의 문턱 전압의 산포(P1 to P7)와 하나의 소거 상태(state)의 문턱 전압 산포(E)가 형성된다. 도 1은 이상적인 산포도로 상태 산포가 하나도 겹치지 아니하고, 각 문턱 전압의 산포 별로 일정 범위의 리드 전압 마진을 가지게 된다.
도 2에 도시된 바와 같이, 플래시 메모리의 경우, 시간이 지남에 따라, 플로팅 게이트(floating gate) 또는 터널 산화물(tunnel oxide)에 포획(trap)된 전자들이 방출되는 차지 로스(charge loss)가 발생할 수 있다. 또한, 프로그램 및 소거를 반복하면서 터널 산화물이 열화 되어 차지 로스(charge loss)를 더욱 증가할 수 있다. 차지 로스(charge loss)는 문턱 전압을 감소시킬 수 있다. 예들 들어 문턱 전압의 산포는 왼쪽으로 이동될 수 있다.
또한, 프로그램 디스터번스, 소거 디스터번스, 및/또는 백 패턴 디펜던시(back pattern dependency) 현상은 서로 문턱 전압의 산포를 증가시킬 수 있다. 따라서, 상술한 이유로 인한 메모리 셀의 특성 열화로 기인하여, 도 1B에 도시된 바와 같이 인접한 각 상태(E and P1 to P7)의 문턱 전압 산포가 서로 중첩될 수 있다.
문턱 전압 산포가 중첩되면, 리드되는 데이터에는 많은 오류가 포함될 수 있다. 예를 들면, 제3 리드 전압(Vread3)이 인가되었을 때, 당해 메모리 셀이 온(on)상태이면 당해 메모리 셀은 제2 프로그램 상태(P2)를 가지는 것으로 판단되며, 당해 메모리 셀이 오프(off) 상태이면 당해 메모리 셀은 제3 프로그램 상태(P3)를 가지는 것으로 판단된다. 그러나 제2 프로그램 상태(P2)와 제3 프로그램 상태(P3)가 중첩되어 있는 구간에서 제3 리드 전압(Vread3)가 인가되면, 당해 메모리 셀이 오프(off) 상태임에도 불구하고, 온(on) 상태로 리드될 수 있다. 따라서, 문턱 전압 산포가 중첩됨에 따라, 리드된 데이터에는 많은 에러 비트들이 포함될 수 있다.
따라서 반도체 메모리 장치의 메모리 셀에 저장된 데이터를 정확하게 리드할 수 있는 기술이 요구된다.
본 발명의 일실시예는 메모리 셀에 저장된 데이터를 정확하고 신속하게 리드할 수 있는 LDPC 디코더, 반도체 메모리 시스템 및 그것의 동작 방법을 제공하는 것을 목적으로 한다.
본 발명의 일실시예에 따르면, LDPC(Low Density Parity Check) 디코더의 동작 방법에 있어서, 코드워드의 심볼들의 각각을 변수 노드들의 각각의 변수 노드 값으로 할당하는 제1단계; 상기 변수 노드들의 상기 변수 노드 값에 기초한 체크 노드 업데이트를 수행하는 제2단계; 상기 체크 노드 업데이트의 결과 USC(Unsatisfied Syndrome Check) 노드가 존재하면, 사전 설정된 임계치 이상의 USC 값-상기 USC 값은 변수 노드에 연결된 상기 USC 노드의 개수임-을 가지는 변수 노드들 중 사전 설정된 최대 반전 개수 이하의 변수 노드들의 변수 노드 값을 반전함으로써 변수 노드 업데이트를 수행하는 제3단계; 및 상기 변수 노드 업데이트된 상기 변수 노드들의 상기 변수 노드 값에 기초한 체크 노드 업데이트를 수행하는 제4단계를 포함하는 LDPC 디코더의 동작 방법을 제공할 수 있다.
바람직하게는, 상기 사전 설정된 임계치 이상의 상기 USC 값을 가지는 상기 변수 노드들 중 상기 USC 값의 순서대로 상기 사전 설정된 최대 반전 개수 이하의 변수 노드들의 변수 노드 값을 반전함으로써 변수 노드 업데이트를 수행할 수 있다.
바람직하게는, 상기 변수 노드들을 상기 사전 설정된 최대 반전 개수의 그룹으로 분할하고, 각각의 그룹에서 상기 사전 설정된 임계치 이상의 USC 값을 가지는 상기 변수 노드들 중 USC 값이 가장 큰 변수 노드의 변수 노드 값을 반전함으로써 변수 노드 업데이트를 수행할 수 있다.
바람직하게는, 상기 사전 설정된 임계치는 상기 1 반복이 수행된 횟수에 기초하여 가변할 수 있다.
바람직하게는, 상기 사전 설정된 최대 반전 개수는 상기 1 반복이 수행된 횟수에 기초하여 가변할 수 있다.
바람직하게는, 상기 체크 노드 업데이트의 결과 상기 USC 노드가 존재하지 않으면 상기 LDPC 디코딩이 성공인 것으로 판단할 수 있다.
본 발명의 일실시예에 따르면, LDPC(Low Density Parity Check) 디코더에 있어서, 코드워드의 심볼들의 각각을 변수 노드들의 각각의 변수 노드 값으로 할당하는 제1수단; 상기 변수 노드들의 상기 변수 노드 값에 기초한 체크 노드 업데이트를 수행하는 제2수단; 및 상기 체크 노드 업데이트의 결과 USC(Unsatisfied Syndrome Check) 노드가 존재하면, 사전 설정된 임계치 이상의 USC 값-상기 USC 값은 변수 노드에 연결된 상기 USC 노드의 개수임-을 가지는 변수 노드들 중 사전 설정된 최대 반전 개수 이하의 변수 노드들의 변수 노드 값을 반전함으로써 변수 노드 업데이트를 수행하는 제3수단을 포함하는 LDPC 디코더를 제공할 수 있다.
바람직하게는, 상기 사전 설정된 임계치 이상의 상기 USC 값을 가지는 상기 변수 노드들 중 상기 USC 값의 순서대로 상기 사전 설정된 최대 반전 개수 이하의 변수 노드들의 변수 노드 값을 반전함으로써 변수 노드 업데이트를 수행할 수 있다.
바람직하게는, 상기 변수 노드들을 상기 사전 설정된 최대 반전 개수의 그룹으로 분할하고, 각각의 그룹에서 상기 사전 설정된 임계치 이상의 USC 값을 가지는 상기 변수 노드들 중 USC 값이 가장 큰 변수 노드의 변수 노드 값을 반전함으로써 변수 노드 업데이트를 수행할 수 있다.
바람직하게는, 상기 사전 설정된 임계치는 상기 1 반복이 수행된 횟수에 기초하여 가변할 수 있다.
바람직하게는, 상기 사전 설정된 최대 반전 개수는 상기 1 반복이 수행된 횟수에 기초하여 가변할 수 있다.
바람직하게는, 상기 체크 노드 업데이트의 결과 상기 USC 노드가 존재하지 않으면 상기 LDPC 디코딩이 성공인 것으로 판단할 수 있다.
본 발명의 일실시예에 따르면, 반도체 메모리 시스템에 있어서, 반도체 메모리 장치; 및 LDPC 디코더를 포함하며, 상기 LDPC 디코더는 상기 반도체 메모리 장치로부터 리드한 코드워드의 심볼들의 각각을 변수 노드들의 각각의 변수 노드 값으로 할당하는 제1수단; 상기 변수 노드들의 상기 변수 노드 값에 기초한 체크 노드 업데이트를 수행하는 제2수단; 및 상기 체크 노드 업데이트의 결과 USC(Unsatisfied Syndrome Check) 노드가 존재하면, 사전 설정된 임계치 이상의 USC 값-상기 USC 값은 변수 노드에 연결된 상기 USC 노드의 개수임-을 가지는 변수 노드들 중 사전 설정된 최대 반전 개수 이하의 변수 노드들의 변수 노드 값을 반전함으로써 변수 노드 업데이트를 수행하는 제3수단을 포함하는 반도체 메모리 시스템을 제공할 수 있다.
바람직하게는, 상기 사전 설정된 임계치 이상의 상기 USC 값을 가지는 상기 변수 노드들 중 상기 USC 값의 순서대로 상기 사전 설정된 최대 반전 개수 이하의 변수 노드들의 변수 노드 값을 반전함으로써 변수 노드 업데이트를 수행할 수 있다.
바람직하게는, 상기 변수 노드들을 상기 사전 설정된 최대 반전 개수의 그룹으로 분할하고, 각각의 그룹에서 상기 사전 설정된 임계치 이상의 USC 값을 가지는 상기 변수 노드들 중 USC 값이 가장 큰 변수 노드의 변수 노드 값을 반전함으로써 변수 노드 업데이트를 수행할 수 있다.
바람직하게는, 상기 사전 설정된 임계치는 상기 1 반복이 수행된 횟수에 기초하여 가변할 수 있다.
바람직하게는, 상기 사전 설정된 최대 반전 개수는 상기 1 반복이 수행된 횟수에 기초하여 가변할 수 있다.
바람직하게는, 상기 체크 노드 업데이트의 결과 상기 USC 노드가 존재하지 않으면 상기 LDPC 디코딩이 성공인 것으로 판단할 수 있다.
본 발명의 일실시예에 따르면, 반도체 메모리 장치의 메모리 셀에 저장된 데이터를 정확하고 신속하게 리드할 수 있다.
도 1은 각각 3 비트 멀티 레벨 셀(MLC) 비휘발성 메모리 장치의 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도 2는 3비트 멀티 레벨 셀 비휘발성 메모리 장치의 특성 열화로 인하여 변형될 수 있는 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 시스템을 나타내는 블록도이다.
도 4a는 도 3에 도시된 반도체 메모리 시스템을 나타내는 상세 블록도이다.
도 4b는 도 4a에 도시된 메모리 블록을 나타내는 블록도이다.
도 5는 도 4a에 도시된 메모리 컨트롤러의 동작을 나타내는 흐름도이다.
도 6a은 테너 그래프로 표현되는 LDPC 디코딩을 나타내는 개념도이다.
도 6b는 LDPC 코드 구조를 나타내는 개념도이다.
도 6c는 LDPC 디코딩에 따른 신드롬 체크 과정을 나타내는 개념도이다.
도 7a는 도 5에 도시된 소프트 디시전 리드 동작으로서, 2비트 소프트 디시전 리드 동작을 나타내는 개념도이다.
도 7b는 도 5에 도시된 소프트 디시전 리드 동작으로서, 3비트 소프트 디시전 리드 동작을 나타내는 개념도이다.
도 8a는 본 발명의 일실시예에 따른 LDPC 디코더를 나타내는 상세 블록도이다.
도 8b는 최초 1 반복을 나타내는 개념도이다.
도 8c는 두 번째부터 최대 반복 회수까지의 1 반복을 수행할 때 변수 노드 선택 동작을 나타내는 개념도이다.
도 8d는 두 번째부터 최대 반복 회수까지의 1 반복을 수행할 때 변수 노드 선택 동작을 나타내는 개념도이다.
도 8e는 두 번째부터 최대 반복 회수까지의 1 반복을 수행할 때 변수 노드 반전 동작을 나타내는 개념도이다.
도 8f는 본 발명의 일실시예에 따른 LDPC 디코더의 동작 시뮬레이션의 결과를 나타내는 그래프이다.
도 9는 본 발명의 일실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 10은 본 발명의 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 14는 도 13에 도시된 전자 장치를 포함하는 데이터 처리 시스템을 나타내는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 할 수 있다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 할 수 있다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 시스템(10)을 나타내는 블록도이다.
도 4a는 도 3에 도시된 반도체 메모리 시스템(10)을 나타내는 상세 블록도이며, 도 4b는 도 4a에 도시된 메모리 블록(211)을 나타내는 블록도이다.
도 5는 상기 반도체 메모리 시스템(10)에 포함된 메모리 컨트롤러(100)의 동작을 나타내는 흐름도이다.
도 3 내지 도 5를 참조하면, 반도체 메모리 시스템(10)은 반도체 메모리 장치(200) 및 상기 메모리 컨트롤러(100)를 포함할 수 있다.
반도체 메모리 장치(200)는 메모리 컨트롤러(100)의 제어에 따라 소거, 쓰기 및 읽기 동작 등을 수행할 수 있다. 반도체 메모리 장치(200)는 입출력 라인을 통해 메모리 컨트롤러(100)로부터 커맨드(CMD), 어드레스(ADDR), 그리고 데이터(DATA)를 수신할 수 있다. 또한, 반도체 메모리 장치(200)는 전원 라인을 통해 메모리 컨트롤러(100)로부터 전원(PWR)을 수신하고, 제어 라인을 통해 메모리 컨트롤러(100)로부터 제어 신호(CTRL)를 수신할 수 있다. 제어 신호(CTRL)에는 커맨드 래치 인에이블(CLE), 어드레스 래치 인에이블(ALE), 칩 인에이블(nCE), 쓰기 인에이블(nWE), 읽기 인에이블(nRE) 등이 포함될 수 있다.
메모리 컨트롤러(100)는 전반적으로 반도체 메모리 장치(200) 동작을 제어할 수 있다. 메모리 컨트롤러(200)는 에러 비트를 정정하는 LDPC 부(130)를 포함할 수 있다. LDPC 부(130)는 LDPC 인코더(131) 및 LDPC 디코더(133)를 포함할 수 있다.
LDPC 인코더(131)는 반도체 메모리 장치(1200)에 프로그램될 데이터를 오류정정 인코딩을 하여, 패리티(parity) 비트가 부가된 데이터를 형성할 수 있다. 패리티 비트는 반도체 메모리 장치(200)에 저장될 수 있다.
LDPC 디코더(133)는 반도체 메모리 장치(200)로부터 리드한 데이터에 대하여 에러 정정 디코딩을 수행할 수 있다. LDPC 디코더(133)는 에러 정정 디코딩의 성공 여부를 판단하고 판단 결과에 따라 지시 신호를 출력할 수 있다. LDPC 디코더(133)는 LDPC 인코딩 과정에서 생성된 페리티(parity) 비트를 사용하여 데이터의 에러 비트를 정정할 수 있다.
한편, LDPC 부(130)는 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없다. 이때에는 에러 정정 페일(fail) 신호가 발생될 수 있다.
LDPC 부(130)는 LDPC(low density parity check) 코드를 사용하여 에러 정정을 할 수 있다. LDPC 부(130)는 오류정정을 위한 회로, 시스템 또는 장치를 모두 포함할 수 있다. 여기에서 LDPC 코드는 이진 LDPC 코드 및 비이진 LDPC 코드를 포함한다.
본 발명의 일실시예에 따르면, LDPC 부(130)는 하드 디시전 데이터 및 소프트 디시전 데이터를 사용하여 에러 비트 정정을 수행할 수 있다.
메모리 컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 솔리드 스테이트 드라이브는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함할 수 있다. 반도체 메모리 시스템(10)이 솔리드 스테이트 드라이브(SSD)로 이용되는 경우, 반도체 메모리 시스템(10)에 연결되는 호스트(Host)의 동작 속도는 획기적으로 개선될 수 있다.
메모리 컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
다른 예로서, 반도체 장치(10)는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
도 4a를 참조하면, 메모리 컨트롤러(100)는 저장부(110), CPU(120), LDPC 부(130), 호스트 인터페이스(140), 메모리 인터페이스(150) 및 시스템 버스(160)를 포함할 수 있다. 저장부(110)는 CPU(120)의 동작 메모리로 이용될 수 있다.
호스트 인터페이스(140)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성될 수 있다.
LDPC 부(130)는 앞서 설명한 바와 같이 반도체 메모리 장치(200)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(150)는 반도체 메모리 장치(200)와 인터페이싱할 수 있다. 도 4a는 상기 LDPC 부(130)가 상기 LDPC 인코더(131)와 LDPC 디코더(133)를 모두 포함하는 일실시예를 도시하고 있으나, 실질적으로 상기 LDPC 인코더(131)와 LDPC 디코더(133)는 실질적으로 상호 별개의 구성으로 구현될 수도 있다. CPU(120)은 전반적인 제반 제어 동작을 수행할 수 있다.
본 발명의 일실시예에 따르면, 프로그램 동작에서, 상기 반도체 메모리 장치(200)로 프로그램될 데이터에 대하여 상기 LDPC 부(130)가 오리지널 데이터(original data)에 대하여 LDPC 인코딩을 수행할 수 있다. 이 경우, 리드 동작에서, 상기 반도체 메모리 장치(200)에 프로그램된 인코디드 데이터(encoded data), 즉, 코드워드(codeword)에 대해서 상기 LDPC 부(130)가 LDPC 디코딩을 수행하게 된다.
상기 LDPC 부(130)는 상기 반도체 메모리 장치(200)에 저장되어 있는 인코디드 데이터, 즉 코드워드를 디코딩함으로써 인코딩되기 이전의 오리지널 데이터(original data)로 복원할 수 있다.
도 5를 참조하여 후술되는 바와 같이, 상기 반도체 메모리 장치(200)에 저장되어 있는 데이터에 대한 리드 동작은 단계 S511의 하드 디시전 리드 동작과 단계 S531의 소프트 디시전 리드 동작을 포함할 수 있다. 상기 하드 디시전 리드 동작은 하드 디시전 리드 전압(VHD)으로 상기 반도체 메모리 장치(200)로부터 데이터를 리드하는 동작이다. 상기 소프트 디시전 리드 동작은 상기 하드 디시전 리드 전압(VHD)과 다른 레벨을 가지는 소프트 디시전 리드 전압들(VSD)로 상기 반도체 메모리 장치(200)로부터 데이터를 리드하는 동작이다. 예를 들어, 상기 하드 디시전 리드 전압들(VHD)을 이용하여 읽어진 메모리 셀들에서, 상기 소프트 디시전 리드 전압들(VSD)을 이용하여 추가적으로 상기 소프트 디시전 리드 동작이 수행될 수 있다.
상기 하드 디시전 리드 동작에 의해 상기 반도체 메모리 장치(200)로부터 리드된 인코디드 데이터, 즉 코드워드는 상기 LDPC 부(130)에 의해 오리지널 데이터로 디코딩될 수 있다.
상기 소프트 디시전 리드 동작은 상기 반도체 메모리 장치(200)에 저장된 데이터를 단순히 리드하는 동작이라기 보다는, 상기 하드 디시전 리드 동작에 의하여 리드된 데이터에 신뢰도를 부가할 수 있는 정보인 로그 우도비(log likelihood ratio; LLR)를 상기 소프트 디시전 리드 전압들(VSD)에 의해 생성하는 동작을 의미한다.
상기 LLR은 상기 LDPC 부(130)에 의해 LDPC 디코딩될 수 있다. 상기 LDPC 부(130)는 상기 LLR을 이용하여 상기 반도체 메모리 장치(200)로부터 리드된 인코디드 데이터, 즉 코드워드의 에러를 검출하고 정정할 수 있다.
반도체 메모리 장치(200)는 셀 어레이(210), 제어 회로(220), 전압 공급부(230), 전압 전달부(240), 읽기/쓰기 회로(250) 및 컬럼 선택부(260)를 포함할 수 있다.
셀 어레이(210)는 다수의 메모리 블록들(211)을 포함할 수 있다. 메모리 블록(211)에는 사용자의 데이터가 저장될 수 있다.
도 4b를 참조하면, 메모리 블록(211)은 비트 라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(221)을 포함할 수 있다. 각 열의 셀 스트링(221)은 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는, 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은 셀 당 복수의 비트의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 스트링들(221)은 대응하는 비트 라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
도 4b는 낸드형 플래시 메모리 셀로 구성된 메모리 블록(211)을 예시적으로 도시하고 있다. 그러나 본 발명의 메모리 장치의 메모리 블록(211)은 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구성될 수 있다. 반도체 장치의 동작 특성은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF)에도 적용될 수 있다.
도 4a로 돌아와, 제어 회로(220)는 반도체 메모리 장치(200)의 프로그램, 소거, 및 읽기 동작과 관련된 제반 동작을 제어할 수 있다.
전압 공급 회로(230)는 동작 모드에 따라서 각각의 워드 라인들로 공급될 워드 라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있다. 전압 공급 회로(230)의 전압 발생 동작은 제어 회로(220)의 제어에 의해 수행될 수 있다.
전압 공급 회로(230)는 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있다.
전압 전달부(240)는 제어 회로(220)의 제어에 응답해서 메모리 셀 어레이(210)의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드 라인들 중 하나를 선택할 수 있다. 전압 전달부(240)는 제어 회로(220)의 제어에 응답해서 전압 공급 회로(230)로부터 발생된 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
읽기/쓰기 회로(250)는 제어 회로(220)에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 기입 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 읽기 동작의 경우 읽기/쓰기 회로(250)는 메모리 셀 어레이(210)로부터 데이터를 읽기 위한 감지 증폭기로서 동작할 수 있다. 정상 읽기 동작 시 컬럼 선택부(260)는 열 어드레스 정보에 응답하여 읽기/쓰기 회로(250)로부터 읽혀진 데이터를 외부(예를 들면, 컨트롤러)로 출력할 수 있다. 이와 달리, 검증 읽기 동작시 읽혀진 데이터는 반도체 메모리 장치(200) 내부의 패스/페일 검증 회로(미도시)로 제공되어, 메모리 셀들의 프로그램 성공 여부를 판단하는데 이용될 수 있다.
프로그램 동작의 경우 읽기/쓰기 회로(250)는 셀 어레이(210)에 저장될 데이터에 따라 비트 라인들을 구동하는 기입 드라이버로서 동작할 수 있다. 읽기/쓰기 회로(250)는 프로그램 동작 시 셀 어레이(210)에 쓰일 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해 읽기/쓰기 회로(250)는 열들(또는 비트 라인들) 또는 열쌍(또는 비트 라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(251)로 구성될 수 있다. 각각의 페이지 버퍼(251) 내부에는 복수의 래치들이 구비될 수 있다.
도 4a 및 도 5를 참조하면, 상기 메모리 컨트롤러(100)의 동작 방법은 하드 디시전 디코딩 단계(S510)로 구성되며, 소프트 디시전 디코딩 단계(S530)가 추가적으로 구성될 수 있다. 상기 하드 및 소프트 디시전 디코딩 단계(S510 및 S530)의 대상 데이터, 즉 상기 반도체 메모리 장치(200)에 저장되어 있는 데이터는 상기 LDPC 부(130)에 의해 LDPC 인코딩된 인코디드 데이터(encoded data), 즉 코드워드(codeword)이다.
예를 들어, 상기 하드 디시전 디코딩 단계(S510)는 하드 디시전 리드 전압(VHD)으로 상기 메모리 블록(211)의 메모리 셀로부터 리드된 소정 길이의 하드 디시전 리드 데이터에 대한 하드 디시전 LDPC 디코딩 단계일 수 있다. 상기 하드 디시전 디코딩 단계(S510)는 단계 S511 내지 단계 S515로 구성될 수 있다.
예를 들어, 상기 소프트 디시전 디코딩 단계(S530)는, 상기 하드 디시전 디코딩 단계(S510)에서 상기 하드 디시전 LDPC 디코딩이 최종적으로 실패한 경우에, 특정 하드 디시전 리드 전압(VHD)에 대하여 소프트 디시전 리드 데이터를 형성하여 LDPC 디코딩을 수행하는 소프트 디시전 LDPC 디코딩 단계일 수 있다. 상기 소프트 디시전 디코딩 단계(S530)는 단계 S531 내지 단계 S535로 구성될 수 있다.
앞서 설명된 바와 같이, 하드 디시전 리드 단계인 상기 단계 S511에서, 하드 디시전 리드 전압들(VHD)로 상기 반도체 메모리 장치(200)로부터 하드 디시전 리드 데이터가 리드될 수 있다. 상기 메모리 컨트롤러(100)는 읽기 커맨드 및 주소를 상기 반도체 메모리 장치(200)로 전송할 수 있다. 상기 반도체 메모리 장치(200)는 상기 읽기 커맨드 및 주소에 응답하여, 상기 하드 디시전 리드 전압들(VHD)로 상기 반도체 메모리 장치(200)로부터 하드 디시전 리드 데이터를 리드할 수 있다. 상기 리드된 하드 디시전 리드 데이터는 상기 메모리 컨트롤러(100)로 전송될 수 있다.
단계 S513에서, 상기 제1 LDPC 디코딩으로서 상기 하드 디시전 LDPC 디코딩이 수행될 수 있다. 상기 LDPC 부(130)는 상기 반도체 메모리 장치(200)로부터 상기 하드 디시전 리드 전압들(VHD)을 이용하여 리드된 하드 디시전 리드 데이터를 에러 정정 코드를 이용하여 하드 디시전 LDPC 디코딩을 수행할 수 있다.
단계 S515에서, 상기 하드 디시전 LDPC 디코딩이 성공되었는지 판별된다. 즉, 상기 단계 S515에서는 상기 단계 S513에서 하드 디시전 LDPC 디코딩된 하드 디시전 데이터의 에러가 정정되었는지 판별된다. 예를 들어, 상기 메모리 컨트롤러(100)는 상기 하드 디시전 LDPC 디코딩된 하드 디시전 데이터 및 패리티 체크 행렬(Parity Check Matrix)을 이용하여, 상기 하드 디시전 LDPC 디코딩된 하드 디시전 데이터의 에러가 정정되었는지 판별한다. 예를 들어, 상기 하드 디시전 LDPC 디코딩된 하드 디시전 데이터와 패리티 체크 행렬의 연산 결과가 영행렬('0')일 때, 상기 하드 디시전 LDPC 디코딩된 하드 디시전 데이터는 올바른 데이터인 것으로 판별될 수 있다. 반면, 상기 하드 디시전 LDPC 디코딩된 하드 디시전 데이터와 상기 패리티 체크 행렬의 연산 결과가 영행렬('0')이 아닐 때, 상기 하드 디시전 LDPC 디코딩된 하드 디시전 데이터는 올바른 데이터가 아닌 것으로 판별될 수 있다.
상기 단계 S515의 판단 결과, 상기 단계 S513의 하드 디시전 LDPC 디코딩이 성공적인 것으로 판별된 경우, 단계 S520에서는 상기 단계 S511의 하드 디시전 리드 전압(VHD)에 의한 리드 동작이 성공적인 것으로 평가되며 에러 정정 디코딩은 종료될 수 있다. 상기 단계 S513의 하드 디시전 LDPC 디코딩된 하드 디시전 데이터는 에러 정정된 데이터로서 상기 메모리 컨트롤러(100) 외부로 출력되거나 상기 메모리 컨트롤러(100)의 내부에서 사용될 수 있다.
상기 단계 S515의 판단 결과, 상기 단계 S513의 하드 디시전 LDPC 디코딩이 실패인 것으로 판별된 경우, 상기 소프트 디시전 디코딩 단계(S530)가 수행될 수 있다.
앞서 설명된 바와 같이 상기 소프트 디시전 리드 단계인 상기 단계 S531에서, 소프트 디시전 리드 전압들(VSD)로 상기 반도체 메모리 장치(200)로부터 소프트 디시전 리드 데이터가 리드될 수 있다. 예를 들어, 상기 하드 디시전 리드 전압들(VHD)을 이용하여 읽어진 메모리 셀들에서, 상기 소프트 디시전 리드 전압들(VSD)을 이용하여 추가적인 리드가 수행될 수 있다. 상기 소프트 디시전 리드 전압들(VSD)은 상기 하드 디시전 리드 전압들(VHD)과 다른 레벨들을 가질 수 있다.
단계 S533에서, 상기 제2 LDPC 디코딩으로서 상기 소프트 디시전 LDPC 디코딩이 수행될 수 있다. 상기 소프트 디시전 LDPC 디코딩은 상기 하드 디시전 리드 데이터와 상기 소프트 디시전 리드 전압들(VSD)을 이용하여 리드된 데이터를 포함하는 소프트 디시전 리드 데이터에 기반하여 수행될 수 있다. 상기 하드 디시전 리드 전압들(VHD)과 소프트 디시전 리드 전압들(VSD)은 서로 다른 레벨들을 가질 수 있다.
예를 들어, 상기 반도체 메모리 장치(200)의 메모리 셀들(MC0 to MCn-1) 각각은 도 2에서 예시된 7개의 프로그램 상태(state)의 문턱 전압 산포(P1 to P7)와 하나의 소거 상태(state) 문턱 전압 산포(E) 중 어느 하나의 상태에 속할 수 있다.
상기 하드 디시전 리드 전압들(VHD)들 각각은 상기 복수의 상태들 중에서 인접한 두 개의 논리 상태들간의 전압 레벨을 가질 수 있다. 상기 소프트 디시전 리드 전압들(VSD) 각각은 상기 복수의 상태들 중에서 인접한 두 개의 논리 상태들간 레벨을 갖되, 상기 하드 디시전 리드 전압들(VHD)과 다른 레벨을 가질 수 있다.
상기 메모리 셀들(MC0 to MCn-1)에서 하드 디시전 리드 전압(VHD)으로 리드된 하드 디시전 리드 데이터 값과 소프트 디시전 리드 전압(VSD)으로 리드된 소프트 디시전 리드 데이터 값은 서로 다를 수 있다. 예를 들어, 메모리 셀들 중 정상적인 논리 상태의 전압 분포보다 낮거나 높은 문턱 전압을 갖는 테일(tail) 셀들이 존재할 수 있다. 테일 셀들에서 하드 디시전 리드 전압(VHD)으로 리드된 데이터 값과 소프트 디시전 리드 전압(VSD)으로 리드된 데이터 값은 서로 다를 수 있다. 상기 하드 디시전 리드 전압(VHD)에 따른 리드에 더하여, 상기 소프트 디시전 리드 전압들(VSD)에 따른 추가적인 리드가 수행되면, 상기 메모리 셀들(MC0 to MCn-1)의 문턱 전압들에 대한 추가적인 정보, 즉 상기 하드 디시전 리드 동작에 의하여 리드된 데이터에 신뢰도를 부가할 수 있는 정보인 LLR(예를 들어, 테일 셀들에 대한 정보)이 획득될 수 있다.
상기 추가적인 정보가 획득되면, 상기 메모리 셀들(MC0 to MCn-1)이 저장하는 데이터가 제1 상태(예를 들어, '1') 또는 제2 상태(예를 들어, '0')일 확률 또는 우도(likelihood ratio)의 정확성이 증가할 수 있다. 즉, LDPC 디코딩의 신뢰성이 증가할 수 있다. 상기 메모리 컨트롤러(100)는 상기 하드 디시전 리드 전압(VHD) 및 상기 소프트 디시전 리드 전압(VSD)으로 리드된 소프트 디시전 리드 데이터를 이용하여 상기 소프트 디시전 LDPC 디코딩을 수행할 수 있다. 상기 하드 디시전 리드 전압(VHD)과 소프트 디시전 리드 전압(VSD)간 관계는 도 7a 및 도 7b를 참조하여 후술된다.
단계 S535에서, 상기 소프트 디시전 LDPC 디코딩이 성공되었는지 판별된다. 즉, 상기 단계 S535에서는 상기 단계 S533에서 소프트 디시전 LDPC 디코딩된 소프트 디시전 데이터의 에러가 정정되었는지 판별된다. 예를 들어, 상기 메모리 컨트롤러(100)는 상기 소프트 디시전 LDPC 디코딩된 소프트 디시전 데이터 및 패리티 체크 행렬(Parity Check Matrix)을 이용하여, 상기 소프트 디시전 LDPC 디코딩된 소프트 디시전 데이터의 에러가 정정되었는지 판별한다. 예를 들어, 상기 소프트 디시전 LDPC 디코딩된 소프트 디시전 데이터와 패리티 체크 행렬의 연산 결과가 영행렬('0')일 때, 상기 소프트 디시전 LDPC 디코딩된 소프트 디시전 데이터는 올바른 데이터인 것으로 판별될 수 있다. 반면, 상기 소프트 디시전 LDPC 디코딩된 소프트 디시전 데이터와 상기 패리티 체크 행렬의 연산 결과가 영행렬('0')이 아닐 때, 상기 소프트 디시전 LDPC 디코딩된 소프트 디시전 데이터는 올바른 데이터가 아닌 것으로 판별될 수 있다.
상기 소프트 디시전 LDPC 디코딩된 소프트 디시전 데이터와 패리티 체크 행렬의 연산, 그리고 상기 하드 디시전 LDPC 디코딩된 하드 디시전 데이터와 패리티 체크 행렬의 연산은 동일하게 수행될 수 있다.
상기 단계 S535의 판단 결과, 상기 단계 S533의 소프트 디시전 LDPC 디코딩이 성공적인 것으로 판별된 경우, 상기 단계 S520에서는 상기 단계 S531의 소프트 디시전 리드 전압(VSD)에 의한 리드 동작이 성공적인 것으로 평가되며 에러 정정 디코딩은 종료될 수 있다. 상기 단계 S533의 소프트 디시전 LDPC 디코딩된 소프트 디시전 데이터는 에러 정정된 데이터로서 상기 메모리 컨트롤러(100) 외부로 출력되거나 상기 메모리 컨트롤러(100)의 내부에서 사용될 수 있다.
상기 단계 S535의 판단 결과, 상기 단계 S533의 소프트 디시전 LDPC 디코딩이 실패인 것으로 판별된 경우, 단계 S540에서는 상기 단계 S531의 소프트 디시전 리드 전압(VSD)에 의한 리드 동작이 실패인 것으로 평가되며 에러 정정 디코딩은 종료될 수 있다.
도 6a은 태너 그래프로 표현되는 LDPC 디코딩을 나타내는 개념도이다.
도 6b는 LDPC 코드 구조를 나타내는 개념도이다.
도 6c는 LDPC 디코딩에 따른 신드롬 체크 과정을 나타내는 개념도이다.
ECC는 저장 시스템에서 통상적으로 사용될 수 있다. 저장 디바이스에서 발생하는 다양한 물리적 현상은 저장되는 정보를 손상시키는 잡음 효과를 야기한다. 에러 보정 코딩 스킴은 저장된 정보를 최종적인 에러로부터 보호하기 위해 사용될 수 있다. 이것은 메모리 디바이스 내의 저장 이전에 정보를 인코딩함으로써 수행될 수 있다. 인코딩 프로세스는 정보에 리던던시를 추가함으로써 그 정보 비트 시퀀스를 코드워드로 변환한다. 이러한 리던던시는 디코딩 프로세스를 통해 어떻게든 손상된 코드워드로부터 정보를 복구하기 위해 사용될 수 있다.
반복 코딩 스킴에서, 코드는 몇가지 단순한 구성 코드의 연속으로 구성되고, 그 단순 코드의 구성 디코더 사이에서 정보를 교환함으로써 반복 디코딩 알고리즘을 사용하여 디코딩될 수 있다. 통상적으로, 이러한 코드는 구성 코드 간의 상호연결을 나타내는 태너 그래프(Tanner graph) 또는 이분 그래프(bipartite graph)를 사용하여 정의될 수 있다. 이러한 경우에, 디코딩은 그래프 에지를 통해 패싱하는 반복적인 메시지로 보여질 수 있다.
대중적인 종류의 반복적 코드는 저밀도 패리티 체크(Low Density Parity Check; LDPC) 코드이다. LDPC 코드는 저밀도의(sparse) 패리티 체크 행렬(H)에 의해 형성되는 선형 이진 블록 코드이다.
도 6a를 참조하면, 상기 LDPC 코드는 코드를 정의하는 패리티 체크 행렬(Parity check matrix)의 각 행과 열에 1의 수가 매우 적은 부호로서, 체크 노드(check node, 610)들과 변수 노드(variable node, 620)들과, 상기 체크 노드(610)들과 변수 노드(620)들을 연결하는 에지(Edge, 615)들로 구성된 태너 그래프에 의해 그 구조가 정의될 수 있다. 상기 체크 노드(610)로부터 체크 노드 프로세싱 후에 변수 노드(620)로 전달되는 값은 체크 노드 메시지(615A)이고, 상기 변수 노드(620)에서 변수 노드 프로세싱 후 상기 체크 노드(610)로 전달되는 값은 변수 노드 메시지(615B)이다.
예를 들어, 도 6b를 참조하면, LDPC 코드의 태너 그래프는 정해진 LDPC 코드의 패리티 검사식을 나타내는 5개의 체크 노드(610)와, 코드워드의 각 심볼을 나타내는 10개의 변수 노드(620) 및 이들의 연관성을 나타내는 에지(615)들로 이루어진다. 상기 에지(615)들은 패리티 체크 행렬에 따라 각 체크 노드(610)들과 변수 노드(620)들을 연결할 수 있다. 도 6b는, 모든 체크 노드(610) 각각에 연결된 변수 노드의 수가 4개로 일정하고, 모든 변수 노드(620) 각각에 연결된 체크 노드의 수가 2개로 일정한, 정규 LDPC 코드를 예시하고 있다. 상기 변수 노드(620)의 최초 값은 하드 디시전 데이터 또는 소프트 디시전 데이터일 수 있다.
도 6c를 참조하면, 상기 태너 그래프에 대응되는 패리티 체크 행렬(H)이 도시된다. 이것은 패리티 검사식들의 그래픽 표현과 유사하여, 상기 패리티 체크 행렬(H)의 각 열 및 각 행에는 동일한 개수의 1이 있다. 즉, 패리티 체크 행렬(H)의 각 열의 2개의 1은 각 변수 노드(620)들에 연결된 상기 체크 노드(610)를 나타내며, 각 행의 4개의 1은 상기 각 체크 노드(610)들에 연결된 상기 변수 노드(620)를 나타낸다.
상기 LCPC 디코딩에서, 태너 그래프 상의 변수 노드(620)와 체크 노드(610)들이 각 노드별로 생성 및 업데이트 한 메시지들을 서로 교환하는 과정을 반복한다.
제1 하드 디시전 리드 전압(VHD)으로 상기 메모리 블록(211)의 메모리 셀로부터 리드된 소정 길이의 하드 디시전 리드 데이터에 대한 LDPC 디코딩은, 변수 노드 업데이트, 체크 노드 업데이트 및 신드롬 체크로 구성되는 1 반복(iteration)이 복수 회로 구성될 수 있다. 상기 1 반복 후에, 상기 신드롬 체크의 결과가 소정 조건을 만족하면 상기 LDPC 디코딩을 종료하고, 상기 신드롬 체크의 결과가 소정 조건을 만족하지 못하면, 변수 노드 업데이트, 체크 노드 업데이트 및 신드롬 체크로 구성되는 1 반복을 추가로 수행한다. 상기 복수 회의 1 반복은 최대 반복 회수로 제한되며, 상기 최대 반복 회수에 도달할 때까지 상기 소정 조건을 만족하지 못하면, 상기 코드워드에 대한 LDPC 디코딩, 즉 LDPC 디코딩은 실패한 것으로 평가될 수 있다.
도 6c를 참조하면, 상기 신드롬 체크는 상기 변수 노드 업데이트의 결과로 획득되는 벡터(v)와 상기 패리티 체크 행렬(H)의 곱(product; Hv t) 연산 결과가 상기 소정 조건을 만족하는지 여부를 확인하는 과정이며, 상기 곱(product) 연산 결과로서 영 벡터(0)가 획득되면 상기 소정 조건을 만족하게 된다.
도 6c는 상기 신드롬 체크 과정을 나타내고 있다. 도 6c는 예시적으로 상기 곱(product) 연산 결과로서 영이 아닌 벡터 "01100"을 도시하고 있으며, 따라서 도 6c가 나타내는 신드롬 체크는 상기 소정 조건을 만족하지 못한 것이어서 상기 1 반복을 다시 수행해야 한다는 것을 보여주고 있다.
여기서, 상기 곱(product) 연산 결과로서 영이 아닌 벡터 "01100"를 살펴보면, 영이 아닌 벡터 요소의 개수, 즉 신드롬 체크의 영 벡터(0) 조건을 만족하지 않는 요소의 개수는 2개이다. 본 명세서에서는, 상기 1 반복의 곱(product) 연산 결과에 대한 신드롬 체크의 영 벡터(0) 조건을 만족하지 않는 요소를 USC(Unsatisfied Syndrome Check)로 정의한다. 도 6c는 USC의 개수가 2인 신드롬 체크의 결과를 보여준다.
도 7a는 도 5에 도시된 소프트 디시전 리드 동작으로서, 2비트 소프트 디시전 리드 동작을 나타내는 개념도이고, 도 7b는 도 5에 도시된 소프트 디시전 리드 동작으로서, 3비트 소프트 디시전 리드 동작을 나타내는 개념도이다.
도 7a를 참조하면, 도 5를 참조하여 설명된 상기 하드 디시전 디코딩 단계(S510)에서, 상기 하드 디시전 리드 전압(VHD)이 반도체 메모리 장치(200)의 메모리 셀로 인가될 때, 상기 메모리 셀의 온-오프 상태에 따라 상기 하드 디시전 데이터(2-1)는 1 및 0 중 어느 하나의 값을 가질 수 있다.
상기 소프트 디시전 디코딩 단계(S530)에서, 소프트 디시전 리드 동작은 상기 하드 디시전 리드 전압(VHD)을 기준으로 일정한 전압 차를 갖는 복수의 소프트 디시전 리드 전압들(VSD1 , VSD2)을 메모리 셀에 인가하여 하드 디시전 리드 데이터에 신뢰도를 부가하는 정보, 즉 LLR을 형성할 수 있다.
도 7a에 도시된 바와 같이, 2-비트 소프트 디시전 리드 동작의 경우, 상기 복수의 소프트 디시전 리드 전압들(VSD1 , VSD2) 중 제1 소프트 디시전 리드 전압(VSD1)이 메모리 셀에 인가되면, 상기 메모리 셀의 온 또는 오프에 따라 제1 소프트 디시전 리드 데이터 값 (2-2)은 "1000"이 될 수 있다. 유사하게, 상기 복수의 소프트 디시전 리드 전압들(VSD1 , VSD2) 중 제2 소프트 디시전 리드 전압(VSD2)에 따라 제2 소프트 디시전 리드 데이터 값(2-3)은 "1110"이 될 수 있다.
예를 들어, 상기 LDPC 부(130)는 상기 제1, 2 소프트 디시전 리드 데이터 값(2-2, 2-3)에 대하여 XNOR(exclusive NOR) 연산을 수행하여, 소프트 디시전 데이터(2-4), 즉 LLR을 생성할 수 있다. 상기 LLR(2-4)은 상기 하드 디시전 데이터(2-1)에 신뢰도를 부가할 수 있다.
예를 들어, 소프트 디시전 데이터(2-4) "1"은 상기 하드 디시전 데이터(2-1)의 제1 상태(예를 들어, '1') 또는 제2 상태(예를 들어, '0')일 확률이 강하다(strong)는 것을 나타내며, "0"은 상기 하드 디시전 데이터(2-1)의 제1 상태(예를 들어, '1') 또는 제2 상태(예를 들어, '0')일 확률이 약하다(weak)는 것을 나타낼 수 있다.
도 7b를 참조하면, 도 5를 참조하여 설명된 상기 하드 디시전 디코딩 단계(S510)에서, 상기 하드 디시전 리드 전압(VHD)이 반도체 메모리 장치(200)의 메모리 셀로 인가될 때, 상기 메모리 셀의 온-오프 상태에 따라 상기 하드 디시전 데이터(3-1)는 1 및 0 중 어느 하나의 값을 가질 수 있다.
상기 소프트 디시전 디코딩 단계(S530)에서, 소프트 디시전 리드 동작은 상기 하드 디시전 리드 전압(VHD)을 기준으로 일정한 전압 차를 갖는 복수의 소프트 디시전 리드 전압들(VSD1 to VSD6)을 메모리 셀에 인가하여 하드 디시전 리드 데이터에 신뢰도를 부가하는 정보, 즉 LLR을 형성할 수 있다.
도 7b에 도시된 바와 같이, 3-비트 소프트 디시전 리드 동작의 경우, 상기 복수의 소프트 디시전 리드 전압들(VSD1 to VSD6) 중 제1, 2 소프트 디시전 리드 전압(VSD1, VSD2)이 메모리 셀에 인가되면, 상기 도 7a를 참조하여 설명된 바와 같이 제1, 2 소프트 디시전 리드 데이터 값이 생성되며, 이러한 제1, 2 소프트 디시전 리드 데이터 값에 대하여 XNOR(exclusive NOR) 연산이 수행됨으로써 제1 소프트 디시전 데이터(3-2) "1001"이 생성될 수 있다.
또한, 상기 제1, 2 소프트 디시전 리드 전압(VSD1, VSD2)를 중심으로 일정한 전압 차를 가지는 제3 내지 6 소프트 디시전 리드 전압(VSD3 to VSD6)이 메모리 셀에 인가되면, 상기 도 7a를 참조하여 설명된 바와 유사하게 제3 내지 6 소프트 디시전 리드 데이터 값이 생성되며, 이러한 제3 내지 6 소프트 디시전 리드 데이터 값에 대하여 XNOR(exclusive NOR) 연산이 수행됨으로써 제2 소프트 디시전 데이터(3-3), 즉 LLR "10101"이 생성될 수 있다. 상기 LLR(3-3)은 상기 제1 소프트 디시전 데이터(3-2)에 가중치를 부여할 수 있다.
예를 들어, 제2 소프트 디시전 데이터(3-3) "1"은 상기 제1 소프트 디시전 데이터(3-2)의 제1 상태(예를 들어, '1')일 확률이 매우 강하다(very strong)는 것을 나타내며, "0"은 상기 제1 소프트 디시전 데이터(3-2)의 제1 상태(예를 들어, '1')일 확률이 강하다(strong)는 것을 나타낼 수 있다.
유사하게, 제2 소프트 디시전 데이터(3-3) "1"은 상기 제1 소프트 디시전 데이터(3-2)의 제2 상태(예를 들어, '0')일 확률이 매우 약하다(very weak)는 것을 나타내며, "0"은 상기 제1 소프트 디시전 데이터(3-2)의 제2 상태(예를 들어, '0')일 확률이 약하다(weak)는 것을 나타낼 수 있다. 즉, 상기 도 7a에서 설명된 바와 유사하게, 상기 LLR(3-3)은 상기 하드 디시전 데이터(3-1)에 보다 많은 신뢰도를 부가할 수 있다.
도 8a는 본 발명의 일실시예에 따른 LDPC 디코더(133)를 나타내는 상세 블록도이다.
도 8b는 최초 1 반복을 나타내는 개념도이다.
도 8c는 두 번째부터 최대 반복 회수까지의 1 반복을 수행할 때 변수 노드 선택 동작을 나타내는 개념도이다.
도 8d는 두 번째부터 최대 반복 회수까지의 1 반복을 수행할 때 변수 노드 선택 동작을 나타내는 개념도이다.
도 8e는 두 번째부터 최대 반복 회수까지의 1 반복을 수행할 때 변수 노드 반전 동작을 나타내는 개념도이다.
도 6c를 참조하여 설명한 바와 같이, LDPC 디코더(133)는 제1 하드 디시전 리드 전압(VHD)으로 상기 메모리 블록(211)의 메모리 셀로부터 리드된 소정 길이의 하드 디시전 리드 데이터에 대하여 변수 노드 업데이트, 체크 노드 업데이트 및 신드롬 체크로 구성되는 1 반복(iteration)을 복수 회 수행함으로써 LDPC 디코딩할 수 있다. 본 발명의 일실시예에 따른 LDPC 디코더(133)는 최초 1 반복을 수행할 때 코드워드(codeword)의 각 심볼들을 변수 노드(620)들의 변수 노드 값으로 할당(즉, 변수 노드(620)들을 초기화함)함으로써 변수 노드 업데이트를 수행하고, 두 번째부터 최대 반복 회수까지의 1 반복을 수행할 때 사전 설정된 최대 반전 개수 이하의 변수 노드(620)들의 변수 노드 값을 반전(flip)함으로써 변수 노드 업데이트를 수행한다. 사전 설정된 최대 반전 개수는 2 이상의 정수이며, 예를 들어, 4, 8 또는 16일 수 있다.
도 8a에 도시된 바와 같이, 본 발명의 일실시예에 따른 LDPC 디코더(133)는 변수 노드 업데이트 수단(134), 체크 노드 업데이트 수단(135), 신드롬 체크 수단(136)을 포함하며, 변수 노드 업데이트 수단(134)은 변수 노드 초기화 수단(137), 변수 노드 선택 수단(138) 및 변수 노드 반전 수단(139)을 포함한다.
본 발명의 일실시예에 따른 LDPC 디코더(133)는 각각의 1 반복마다 변수 노드 업데이트 수단(134)이 변수 노드 업데이트를 수행하고 체크 노드 업데이트 수단(135)이 체크 노드 업데이트를 수행하며 신드롬 체크 수단(136)이 신드롬 체크를 수행하도록 함으로써 코드워드를 LDPC 디코딩한다.
본 발명의 일실시예에 따르면, 변수 노드 업데이트 수단(134)에 의해 수행되는 변수 노드 업데이트는 최초 1 반복을 수행할 때와 두 번째부터 최대 반복 회수까지의 1 반복을 수행할 때 각각 다르게 수행된다. 구체적으로, 최초 1 반복을 수행할 때 변수 노드 초기화 수단(137)에 의해 변수 노드 업데이트가 수행되고, 두 번째부터 최대 반복 회수까지의 1 반복을 수행할 때 변수 노드 선택 수단(138) 및 변수 노드 반전 수단(139)에 의해 변수 노드 업데이트가 수행된다. 즉, 변수 노드 업데이트는 변수 노드 초기화 수단(137)에 의해 수행되거나, 변수 노드 선택 수단(138) 및 변수 노드 반전 수단(139)에 의해 수행될 수 있다. 여기서, 최초 1 반복을 수행할 때 변수 노드 초기화 수단(137)은 코드워드의 각 심볼들을 변수 노드(620)들의 변수 노드 값으로 할당함(즉, 변수 노드(620)들을 초기화함)으로써 변수 노드 업데이트를 수행하며, 두 번째부터 최대 반복 회수까지의 1 반복을 수행할 때 변수 노드 선택 수단(138)은 변수 노드(620)들 중 일부를 선택하고, 변수 노드 반전 수단(139)은 선택된 일부의 변수 노드(620)들의 변수 노드 값을 반전함으로써 변수 노드 업데이트를 수행한다.
이하에서, 도 8b를 참조하여, 변수 노드 초기화 수단(137), 체크 노드 업데이트 수단(135) 및 신드롬 체크 수단(136)에 의해 최초 1 반복을 수행하는 과정을 설명하도록 한다. 이하에서, 최대 반복 회수는 50회인 것으로 가정한다.
변수 노드 초기화 수단(137)은 반도체 메모리 장치(200)에 프로그램된 인코디드 데이터(encoded data), 즉, 코드워드(codeword)를 리드하고, 리드한 코드워드의 각 심볼들을 변수 노드(620)들의 변수 노드 값으로 할당(즉, 변수 노드(620)들을 초기화함)함으로써 변수 노드 업데이트를 수행한다.
도 8b에 예시된 바와 같이, 변수 노드 초기화 수단(137)이 리드한 코드워드의 각 심볼들이 "0", "1", "1", "0", "1", "0", "0", "0", "1", "1"인 경우, 변수 노드 초기화 수단(137)은 코드워드의 각 심볼들을 각 변수 노드(620)들의 변수 노드 값으로 할당(즉, 변수 노드(620)들을 초기화함)함으로써 변수 노드 업데이트를 수행한다. 즉, 첫 번째 변수 노드(V1)의 변수 노드 값으로 "0"이 할당되고, 두 번째 변수 노드(V2)의 변수 노드 값으로 "1"이 할당되며, 세 번째 내지 열 번째 변수 노드(V3 내지 V10)의 변수 노드 값으로 "1", "0", "1", "0", "0", "0", "1", "1" 이 각각 할당된다. 여기서, 변수 노드 값은 각각의 변수 노드(V1 내지 V10)들에 저장된 비트 값이다.
체크 노드 업데이트 수단(135)은 패리티 체크 행렬(H) 및 변수 노드(620)들의 변수 노드 값에 기초하여 변수 노드(620)들에 에지(615)로 연결된 체크 노드들의 체크 노드 업데이트를 수행한다. 여기서, 도 6b를 참조하여 설명한 바와 같이, 체크 노드(610)와 변수 노드(620)는 패리티 체크 행렬(H)에 기초하여 에지(615)로 연결된다.
구체적으로, 체크 노드 업데이트 수단(135)은 각각의 체크 노드(610)가 변수 노드 값이 1인 변수 노드(620)가 홀수개 연결된 경우 당해 체크 노드(610)의 체크 노드 값을 1로 설정하고, 0개 또는 짝수개 연결된 경우 당해 체크 노드(610)의 체크 노드 값을 0으로 설정함으로써 체크 노드 업데이트를 수행한다. 여기서, 체크 노드 값이 "1"인 체크 노드는 USC(Unsatisfied Syndrome Check) 노드이다.
도 8b에 예시된 바와 같이, 첫 번째 체크 노드(C1)는 변수 노드 값이 1인 변수 노드가 짝수개 연결(즉, 두 번째 및 세 번째 변수 노드(V2, V3)가 연결)되어 있으므로 체크 노드 값으로 "0"이 설정되고, 두 번째 체크 노드(C2)는 변수 노드 값이 1인 변수 노드가 홀수개 연결(즉, 다섯 번째 변수 노드(V5)가 연결)되어 있으므로 체크 노드 값으로 "1"이 설정된다. 유사한 방식으로 세 번째 내지 다섯 번째 체크 노드(C3 내지 C5)의 체크 노드 값으로 "1", "0", "0"이 각각 설정된다. 여기서, 체크 노드 값은 각각의 체크 노드(C1 내지 C5)들에 저장된 비트 값이다. 도 8b에 예시된 바와 같이, 체크 노드 값이 "1"인 체크 노드, 즉, 두 번째 및 세 번째 체크 노드(C2, C3)는 USC 노드이다.
신드롬 체크 수단(136)은 USC 노드의 존재 여부 및 1 반복 횟수에 따라, 1 반복을 반복하거나 LDPC 디코딩을 종료한다. 구체적으로, USC 노드가 존재하고 1 반복 횟수가 최대 반복 회수 미만이면, 신드롬 체크 수단(136)은 1 반복을 반복할 것을 결정한다. 그러나, USC 노드가 존재하고 1 반복 횟수가 최대 반복 회수 이상이면, 신드롬 체크 수단(136)은 LDPC 디코딩이 실패한 것으로 평가하고 LDPC 디코딩을 종료한다. 그리고, USC 노드가 존재하지 않으면, 신드롬 체크 수단(136)은 LDPC 디코딩은 성공한 것으로 평가하고 LDPC 디코딩을 종료한다.
예를 들어, 도 8b에 예시된 바와 같이, 최대 반복 회수(즉, 50회) 미만인 최초 1 반복에서 두 번째 및 세 번째 체크 노드(C2, C3)가 USC 노드인 경우, 신드롬 체크 수단(136)은 1 반복을 반복할 것을 결정한다.
이하에서, 도 8c 내지 도 8e를 참조하여, 변수 노드 선택 수단(138), 변수 노드 반전 수단(139), 체크 노드 업데이트 수단(135) 및 신드롬 체크 수단(136)에 의해 두 번째부터 최대 반복 회수까지의 1 반복들을 수행하는 과정을 설명하도록 한다. 이하에서, 최대 반복 회수는 50회인 것으로 가정한다.
변수 노드 선택 수단(138)은, 신드롬 체크 수단(136)에서 1 반복의 반복이 결정된 경우, 사전 설정된 임계치 이상의 USC 노드와 연결된 변수 노드(620)들 중 사전 설정된 최대 반전 개수 이하의 변수 노드(620)들을 선택한다. 여기서, 사전 설정된 임계치는 변수 노드를 선택하기 위한 기준 값으로서 각각의 1 반복마다 서로 다르게 설정될 수 있다. 예컨대, 최대 반복 횟수가 50인 경우, 첫 번째 1 반복에서 사전 설정된 임계치는 4로 설정되고, 오십 번째 1 반복에서 사전 설정된 임계치는 6으로 설정되며, 그들 사이의 1 반복에서는 1 반복의 횟수가 증가함에 따라 사전 설정된 임계치가 점진적으로 감소하도록 설정될 수 있다. 사전 설정된 최대 반전 개수는 2 이상의 정수이며, 예를 들어, 4, 8 또는 16일 수 있다.
도 8c에 예시된 바와 같이, 첫 번째 변수 노드(V1)는 1개의 USC 노드(두 번째 체크 노드(C2))와 연결되므로 첫 번째 변수 노드(V1)는 USC 노드와 연결된 개수가 1이고, 두 번째 변수 노드(V2)는 1개의 USC 노드(세 번째 체크 노드(C3))와 연결되므로 두 번째 변수 노드(V2)는 USC 노드와 연결된 개수가 1이며, 세 번째 내지 열 번째 변수 노드(V3 내지 V10)는 USC 노드와 연결된 개수가 각각 "0", "0", "2", "1", "1", "1", "1", "0"이다. 즉, 첫 번째 내지 열 번째 변수 노드(V1 내지 V10)는 USC 노드와 연결된 개수가 각각 "1", "1", "0", "0", "2", "1", "1", "1", "1", "0"이다.
일실시예에서 변수 노드 선택 수단(138)은 사전 설정된 임계치 이상의 USC 노드와 연결된 변수 노드(620)들 중 사전 설정된 최대 반전 개수 이하의 범위에서 USC 노드와 연결된 개수의 순서대로 변수 노드(620)들을 선택하는 제1방법에 따라 변수 노드(620)들을 선택할 수 있다. 다른 실시예에서 변수 노드 선택 수단(138)은 전체 변수 노드(620)들을 사전 설정된 최대 반전 개수의 그룹으로 분할하고, 각각의 그룹에서 사전 설정된 임계치 이상의 USC 노드와 연결된 변수 노드들 중 USC 노드와 연결된 개수가 가장 많은 변수 노드를 선택하는 제2방법에 따라 변수 노드(620)들을 선택할 수 있다.
변수 노드 선택 수단(138)이 제1방법 또는 제2방법에 따라 변수 노드를 선택할 때 USC 노드와 연결된 개수가 동일한 변수 노드(620)가 다수 존재하여 그들 중 어느 하나를 선택해야 하는 경우, 변수 노드 선택 수단(138)은 변수 노드(620)의 순서에 기초하여 첫 번째 변수 노드를 선택하거나, 그 역순에 기초하여 마지막 번째 변수 노드를 선택하거나, 변수 노드(620)들 중 임의의 하나를 랜덤하게 선택하는 방식을 이용할 수 있다.
도 8d를 참조하여 사전 설정된 임계치가 1이고, 사전 설정된 최대 반전 개수가 2인 경우에 변수 노드 선택 수단(138)이 제1방법에 따라 변수 노드(620)들을 선택하는 과정을 설명하도록 한다.
도 8d에 예시된 바와 같이, 변수 노드 선택 수단(138)은 사전 설정된 임계치(즉, USC 값 1) 이상인 변수 노드(V1, V2, V5 내지 V10)들 중, USC 노드와 연결된 개수가 가장 많은 다섯 번째 변수 노드(V5)를 선택하고 그 다음으로 USC 노드와 연결된 개수가 많은 변수 노드(V1, V2, V6 내지 V9)들 중 첫 번째 변수 노드(V1)를 선택한다. 여기서, 변수 노드 선택 수단(138)은 USC 노드와 연결된 개수가 동일한 변수 노드(V1, V2, V6 내지 V9)들 중 어느 하나를 선택할 때, 변수 노드(V1, V2, V6 내지 V9)의 순서에 기초하여 첫 번째 변수 노드(V1)를 선택하거나, 그 역순에 기초하여 아홉 번째 변수 노드(V9)를 선택하거나, 변수 노드(V1, V2, V6 내지 V9)들 중 임의의 하나를 랜덤하게 선택한다.
도 8e를 참조하여 사전 설정된 임계치가 1이고, 사전 설정된 최대 반전 개수가 2인 경우에 변수 노드 선택 수단(138)이 제2방법에 따라 변수 노드(620)들을 선택하는 과정을 설명하도록 한다.
먼저, 변수 노드의 개수는 사전 설정된 최대 반전 개수와의 관계에서 수학식 1과 같이 나타낼 수 있고, 각각의 그룹이 포함하는 변수 노드의 개수는 수학식 2와 같이 나타낼 수 있다.
Figure pat00001
여기서, Nvn은 변수 노드의 개수, NfMax는 사전 설정된 최대 반전 개수 및 α는 변수 노드의 개수를 사전 설정된 최대 반전 개수로 나누었을 때의 나머지이다.
Figure pat00002
여기서, Gi는 i 번째 그룹이 포함하는 변수 노드의 개수, i는 1부터 NfMax까지의 정수 및 α는 변수 노드의 개수를 사전 설정된 최대 반전 개수로 나누었을 때의 나머지이다.
예를 들어, 수학식 1 및 2를 참조하면, 변수 노드의 개수(Nvn)가 20이고, 사전 설정된 최대 반전 개수(NfMax )가 2인 경우, 첫 번째 및 두 번째 그룹이 포함하는 변수 노드의 개수(G1, G2)는 각각 10개이며, 변수 노드의 개수(Nvn)가 20이고, 사전 설정된 최대 반전 개수(NfMax )가 3인 경우, 첫 번째 및 두 번째 그룹이 포함하는 변수 노드의 개수(G1, G2)는 각각 7개이고, 세 번째 그룹이 포함하는 변수 노드의 개수(G3)는 6개이다.
도 8e에 예시된 바와 같이, 변수 노드 선택 수단(138)은 변수 노드들의 순서에 따라 2개(사전 설정된 최대 반전 개수)의 그룹으로 분할한 다음, 첫 번째 그룹(변수 노드(V1 내지 V5))에서 USC 노드와 연결된 개수가 가장 많은 다섯 번째 변수 노드(V5)를 선택하고, 두 번째 그룹(변수 노드(V6 내지 V10))에서 USC 노드와 연결된 개수가 가장 많은 변수 노드(V6 내지 V9) 중 하나를 선택한다. 여기서, 변수 노드 선택 수단(138)은 두 번째 그룹에 있어서, USC 노드와 연결된 개수가 동일한 변수 노드(V6 내지 V9)들 중 어느 하나를 선택할 때, 변수 노드(V6 내지 V9)의 순서에 기초하여 여섯 번째 변수 노드(V6)를 선택하거나, 그 역순에 기초하여 아홉 번째 변수 노드(V9)를 선택하거나, 변수 노드(V6 내지 V9)들 중 임의의 하나를 랜덤하게 선택한다.
이상에서 상술한 바와 같이, 변수 노드 선택 수단(138)은 제1방법 또는 제2방법에 따라 사전 설정된 임계치 이상의 USC 노드와 연결된 변수 노드(620)들 중 사전 설정된 최대 반전 개수 이하의 변수 노드(620)들을 선택한다.
변수 노드 반전 수단(139)은 변수 노드 선택 수단(138)에 의해 선택된 변수 노드(620)들의 변수 노드 값을 반전한다. 즉, 변수 노드 반전 수단(139)은 선택된 변수 노드(620)의 변수 노드 값이 "0"이면 "1"로 변경하고, 선택된 변수 노드(620)의 변수 노드 값이 "1"이면 "0"으로 변경함으로써, 선택된 변수 노드(620)들의 변수 노드 값을 반전할 수 있다.
도 8d에 예시된 바와 같이, 첫 번째 및 다섯 번째 변수 노드(V1, V5)가 선택된 경우, 변수 노드 반전 수단(139)은 첫 번째 및 다섯 번째 변수 노드(V1, V5)의 변수 노드 값 "0" 및 "1"을 각각 "1" 및 "0"으로 변경한다. 도 8c 및 도 8d를 비교하면, 첫 번째 및 다섯 번째 변수 노드(V1, V5)의 변수 노드 값 "0" 및 "1"이 각각 "1" 및 "0"으로 변경되었음을 알 수 있다. 그에 따라, 각각의 변수 노드에 저장된 변수 노드 값은 "1", "1", "1", "0", "0", "0", "0", "0", "1", "1"이 된다.
도 8e에 예시된 바와 같이, 다섯 번째 및 여섯 번째 변수 노드(V5, V6)가 선택된 경우, 변수 노드 반전 수단(139)은 다섯 번째 및 여섯 번째 변수 노드(V5, V6)의 변수 노드 값 "1" 및 "0"을 각각 "0" 및 "1"로 변경한다. 도 8c 및 도 8e를 비교하면, 다섯 번째 및 여섯 번째 변수 노드(V5, V6)의 변수 노드 값 "1" 및 "0"이 각각 "0" 및 "1"로 변경되었음을 알 수 있다. 그에 따라, 각각의 변수 노드에 저장된 변수 노드 값은 "0", "1", "1", "0", "0", "1", "0", "0", "1", "1"이 된다.
체크 노드 업데이트 수단(135)은 패리티 체크 행렬(H) 및 변수 노드 반전 수단(139)에 의해 변수 노드 업데이트된 변수 노드(620)들의 변수 노드 값에 기초하여 변수 노드(620)들에 에지(615)로 연결된 체크 노드들의 체크 노드 업데이트를 수행한다. 구체적으로, 체크 노드 업데이트 수단(135)은 각각의 체크 노드(610)가 변수 노드 값이 1인 변수 노드(620)가 홀수개 연결된 경우 당해 체크 노드(610)의 체크 노드 값을 1로 설정하고, 0개 또는 짝수개 연결된 경우 당해 체크 노드(610)의 체크 노드 값을 0으로 설정함으로써 체크 노드 업데이트를 수행한다.
신드롬 체크 수단(136)은 USC 노드의 존재 여부 및 1 반복 횟수에 따라, 1 반복을 반복하거나 LDPC 디코딩을 종료한다.
도 8f는 본 발명의 일실시예에 따른 LDPC 디코더(133)의 동작 시뮬레이션의 결과를 나타내는 그래프이다.
도 8f는 본 발명의 일실시예에 따른 USC 값 순서대로 사전 설정된 최대 반전 개수 이하의 변수 노드들의 변수 노드 값을 플립하는 방식의 LDPC 디코더(F2, F4, F8, F16)(사전 설정된 최대 반전 개수는 F2의 경우 2개, F4의 경우 4개 F8의 경우 16개임), 및 종래 기술에 따른 LDPC 디코더(F1, FALL)(F1의 경우 1개의 변수 노드의 변수 노드 값을 플립하고, FALL의 경우 사전 설정된 임계치 이상의 USC 값을 가지는 모든 변수 노드의 변수 노드 값을 플립함)의 RBER(Raw Bit Error Rate)에 따른 UBER(Uncorrect Bit Error Rate)을 나타내고 있다.
도 8f에 도시된 바와 같이, 동일한 RBER 환경(예컨대, RBER이 2×10- 3)에서, 1 반복마다 플립하는 변수 노드의 개수가 증가할수록 LDPC 디코더의 성능이 우수해짐(즉, URER이 낮아짐)을 알 수 있다. 그러나, 사전 설정된 임계치 이상의 USC 값을 가지는 모든 변수 노드의 변수 노드 값을 플립하는 경우(즉, FALL의 경우), 하나의 변수 노드의 변수 노드 값을 플립하는 경우(즉, F1) 보다 성능이 떨어지는 것을 확인할 수 있다. 따라서, 1 반복마다 플립하는 변수 노드의 개수를 최대 반전 개수로 제한하는 것이 필요하며, 최대 반전 개수를 제한하면 LDPC 디코더의 성능이 우수해짐을 알 수 있다.
도 8f를 참조하면, 1 반복마다 플립하는 변수 노드의 개수가 증가할수록 LDPC 디코더의 성능이 증가, 즉, 오류 정정 성능이 증가하고 지연이 감소하며 사전 설정된 임계치 이상의 USC 값을 가지는 모든 변수 노드의 변수 노드 값을 플립하는 경우에는 LDPC 디코더의 성능이 감소, 즉, 오류 정정 성능이 감소하고 지연이 증가함을 알 수 있다. 그에 따라, 따라서, 1 반복마다 플립하는 변수 노드의 개수를 최대 반전 개수로 제한하면 LDPC 디코더의 성능이 우수해짐을 알 수 있다.
도 8f에 나타난 LDPC 디코더의 동작 시뮬레이션의 결과를 통해, 본 발명의 일실시예에 LDPC 디코더(133)는 종래 기술에 따른 LDPC 디코더보다 우수함을 알 수 있다.
상술한 바와 같은 본 발명의 일실시예에 따른 LDPC 디코더(133)는 두 번째부터 최대 반복 회수까지의 1 반복에서의 변수 노드 업데이트시 USC 노드에 연결된 변수 노드들 중 최대 반전 개수 이하의 변수 노드들의 변수 노드 값을 플림함으로써, USC 노드에 연결된 변수 노드들 중 하나의 변수 노드의 변수 노드 값을 플립할 때 또는 USC 노드에 연결된 모든 변수 노드의 변수 노드 값을 플립할 때보다 LDPC 디코딩 성능이 우수하다. 따라서, 본 발명의 일실시예에 따르면, 1 반복마다 플립하는 변수 노드의 개수를 제한하여 LDPC 디코딩을 수행함으로써 반도체 메모리 장치에 저장된 데이터를 보다 신속하고 정확하게 리드할 수 있다.
도 9는 본 발명의 일실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 일실시예에 따른 메모리 컨트롤러(15000) 및 반도체 메모리 장치(16000)를 포함하는 전자 장치(10000)의 블록도이다.
도 9를 참조하면, 이동 전화기(cellular phone), 스마트 폰(smart phone), 또는 태블릿(tablet) PC와 같은 전자 장치(10000)는 예를 들어 플래시 메모리 장치로 구현될 수 있는 반도체 메모리 장치(16000)와, 반도체 메모리 장치(16000)의 동작을 제어할 수 있는 메모리 컨트롤러(15000)를 포함할 수 있다.
반도체 메모리 장치(16000)는 도 3 내지 도 4b를 참조하여 설명된 반도체 메모리 장치(200)에 대응된다. 반도체 메모리 장치(16000)는 랜덤 데이터를 저장 할 수 있다.
메모리 컨트롤러(15000)는 도 3 내지 도 8e를 참조하여 설명된 메모리 컨트롤러(100)에 대응된다. 메모리 컨트롤러(15000)는 전자 장치의 전반적인 동작을 제어하는 프로세서(11000)에 의하여 제어될 수 있다.
반도체 메모리 장치(16000)에 저장된 데이터는 프로세서(11000)의 제어에 따라 동작하는 메모리 컨트롤러(15000)의 제어에 따라 디스플레이(13000)를 통하여 디스플레이될 수 있다.
무선 송수신기(12000)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예들 들어, 무선 송수신기(12000)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(11000)가 처리할 수 있는 신호로 변환할 수 있다. 따라서 프로세서(11000)는 무선 송수신기(12000)로부터 출력된 신호를 처리하고, 처리된 신호를 메모리 컨트롤러(15000)를 통하여 반도체 메모리 장치(16000)에 저장하거나 또는 디스플레이(13000)를 통하여 디스플레이할 수 있다.
무선 송수신기(12000)는 프로세서(11000)로부터 출력된 신호를 무선 신호로 변환하고, 변환된 무선 신호를 안테나(ANT)를 통하여 외부로 출력할 수 있다.
입력 장치(14000)는 프로세서(11000)의 동작을 제어하기 위한 제어 신호 또는 프로세서(11000)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
프로세서(11000)는 반도체 메모리 장치(16000)로부터 출력된 데이터, 무선 송수신기(12000)로부터 출력된 무선 신호, 또는 입력 장치(14000)로부터 출력된 데이터가 디스플레이(13000)를 통하여 디스플레이될 수 있도록 디스플레이(13000)를 제어할 수 있다.
도 10은 본 발명의 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 일실시예에 따른 메모리 컨트롤러(24000) 및 반도체 메모리 장치(25000)를 포함하는 전자 장치(20000)의 블록도이다.
메모리 컨트롤러(24000) 및 반도체 메모리 장치(25000)는 도 3 내지 도 8e를 참조하여 설명된 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)에 대응될 수 있다.
도 10을 참조하면, PC(personal computer), 태블릿 컴퓨터(tablet computer), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어와 같은 데이터 처리 장치로 구현될 수 있는 전자 장치(20000)는 플래시 메모리 장치와 같은 반도체 메모리 장치(25000)와, 반도체 메모리 장치(25000)의 동작을 제어할 수 있는 메모리 컨트롤러(24000)를 포함할 수 있다.
전자 장치(20000)는 전자 장치(20000)의 전반적인 동작을 제어하기 위한 프로세서(21000)를 포함할 수 있다. 메모리 컨트롤러(24000)는 프로세서(21000)에 의하여 제어될 수 있다.
프로세서(21000)는 입력 장치(22000)에 의하여 발생한 입력 신호에 따라 반도체 메모리 장치에 저장된 데이터를 디스플레이를 통하여 디스플레이할 수 있다. 예들 들어, 입력 장치(22000)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 또 다른 일실시예에 따른 메모리 컨트롤러(32000) 및 반도체 메모리 장치(34000)를 포함하는 전자 장치(30000)의 블록도이다.
메모리 컨트롤러(32000) 및 반도체 메모리 장치(34000)는 도 3 내지 도 8e를 참조하여 설명된 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)에 대응될 수 있다.
도 11을 참조하면, 전자 장치(30000)는 카드 인터페이스(31000), 메모리 컨트롤러(32000), 및 반도체 메모리 장치(34000), 예들 들어 플래시 메모리 장치를 포함할 수 있다.
전자 장치(30000)는 카드 인터페이스(31000)를 통하여 호스트(HOST)와 데이터를 주거나 받을 수 있다. 일실시예에 따라, 카드 인터페이스(31000)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 카드 인터페이스(31000)는 전자 장치(30000)와 통신할 수 있는 호스트(HOST)의 통신 프로토콜에 따라 호스트(HOST)와 메모리 컨트롤러(32000) 사이에서 데이터 교환을 인터페이스할 수 있다.
메모리 컨트롤러(32000)는 전자 장치(30000)의 전반적인 동작을 제어하며, 카드 인터페이스(31000)와 반도체 메모리 장치(34000) 사이에서 데이터의 교환을 제어할 수 있다. 또한 메모리 컨트롤러(32000)의 버퍼 메모리(325)는 카드 인터페이스(31000)와 반도체 메모리 장치(34000) 사이에서 주고받는 데이터를 버퍼링할 수 있다.
메모리 컨트롤러(32000)는 데이터 버스(DATA) 및 어드레스 버스(ADDRESS)를 통하여 카드 인터페이스(31000)와 반도체 메모리 장치(34000)와 접속될 수 있다. 일실시예에 따라 메모리 컨트롤러(32000)는 카드 인터페이스(31000)로부터 리드 또는 라이트하고자 하는 데이터의 어드레스를 어드레스 버스(ADDRESS)를 통하여 수신하고 이를 반도체 메모리 장치(34000)로 전송할 수 있다.
또한, 메모리 컨트롤러(32000)는 카드 인터페이스(31000) 또는 반도체 메모리 장치(34000) 각각에 접속된 데이터 버스(DATA)를 통하여 리드 또는 라이트하고자 하는 데이터를 수신하거나 전송할 수 있다.
도 11의 전자 장치(30000)가 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(HOST)에 접속될 때, 호스트(HOST)는 카드 인터페이스(31000)와 메모리 컨트롤러(32000)를 통하여 반도체 메모리 장치(34000)에 저장된 데이터를 주거나 받을 수 있다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 또 다른 일실시예에 따른 메모리 컨트롤러(44000) 및 반도체 메모리 장치(45000)를 포함하는 전자 장치의 블록도를 나타낸다.
메모리 컨트롤러(44000) 및 반도체 메모리 장치(45000)는 도 3 내지 도 8e를 참조하여 설명된 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)에 대응될 수 있다.
도 12를 참조하면, 전자 장치(40000)는 플래시 메모리 장치와 같은 반도체 메모리 장치(45000), 반도체 메모리 장치(45000)의 데이터 처리 동작을 제어하기 위한 메모리 컨트롤러(44000), 및 전자 장치(40000)의 전반적인 동작을 제어할 수 있는 이미지 센서(41000)를 포함할 수 있다.
전자 장치(40000)의 이미지 센서(42000)는 광학 신호를 디지털 신호로 변환하고, 변환된 디지털 신호는 이미지 센서(41000)의 제어하에 반도체 메모리 장치(45000)에 저장되거나 또는 디스플레이(43000)를 통하여 디스플레이될 수 있다. 또한, 반도체 메모리 장치(45000)에 저장된 디지털 신호는 이미지 센서(41000)의 제어하에 디스플레이(43000)를 통하여 디스플레이될 수 있다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 또 다른 일실시예에 따른 메모리 컨트롤러(61000) 및 반도체 메모리 장치(62000A, 62000B, 62000C)를 포함하는 전자 장치(60000)의 블록도이다.
메모리 컨트롤러(61000) 및 반도체 메모리 장치(62000A, 62000B, 62000C)는 도 3 내지 도 8e를 참조하여 설명된 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)에 대응될 수 있다.
도 13을 참조하면, 전자 장치(60000)는 SSD(solid state drive)와 같은 데이터 저장 장치로 구현될 수 있다.
전자 장치(60000)는 다수개의 반도체 메모리 장치들(62000A, 62000B, 62000C)과, 다수개의 반도체 메모리 장치들(62000A, 62000B, 62000C) 각각의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(61000)를 포함할 수 있다.
전자 장치(60000)는 메모리 시스템 또는 메모리 모듈로 구현될 수 있다.
일실시예에 따라 메모리 컨트롤러(61000)는 전자 장치(60000)의 내부 또는 외부에 구현될 수 있다.
도 14는 도 13에 도시된 전자 장치(60000)를 포함하는 데이터 처리 시스템의 블록도이다.
도 13 및 도 14를 참조하면, RAID(Redundant Array of Independent Disks) 시스템으로 구현될 수 있는 데이터 저장 장치(70000)는 RAID 컨트롤러(71000)와, 다수개의 메모리 시스템들(72000A, 72999B to 72000N)을 포함할 수 있다.
다수개의 메모리 시스템들(72000A, 72999B to 72000N) 각각은 도 13에 도시된 전자 장치(60000)일 수 있다. 다수개의 메모리 시스템들(72000A, 72999B to 72000N)은 RAID 어레이를 구성할 수 있다. 데이터 저장 장치(70000)는 SSD로 구현될 수 있다.
프로그램 동작 동안, RAID 컨트롤러(71000)는 호스트로부터 출력된 프로그램 데이터를 다수개의 RAID 레벨들 중에서 호스트로부터 출력된 RAID 레벨 정보에 기초하여 선택된 어느 하나의 RAID 레벨에 따라 다수개의 메모리 시스템들(72000A, 72999B to 72000N) 중에서 어느 하나의 메모리 시스템으로 출력할 수 있다.
또한, 리드 동작 동안, RAID 컨트롤러(71000)는 다수개의 RAID 레벨들 중에서 호스트로부터 출력된 RAID 레벨 정보에 기초하여 선택된 어느 하나의 RAID 레벨에 따라서 다수개의 메모리 시스템중(72000A, 72999B to 72000N)에서 어느 하나의 메모리 시스템으로부터 리드된 데이터를 호스트로 전송할 수 있다.
본 발명의 상세한 설명에서는 구체적인 일실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 수 있다.
10: 반도체 메모리 시스템
100: 메모리 컨트롤러
110: 저장부
120: CPU
130: LDPC 부
131: LDPC 인코더
133: LDPC 디코더
134: 변수 노드 업데이트 수단
135: 체크 노드 업데이트 수단
136: 신드롬 체크 수단
137: 변수 노드 초기화 수단
138: 변수 노드 선택 수단
139: 변수 노드 반전 수단
140: 호스트 인터페이스
150: 메모리 인터페이스
160: 시스템 버스
200: 반도체 메모리 장치
210: 셀어레이
211: 메모리 블록
220: 제어 회로
230: 전압 공급부
240: 전압 전달부
250: 읽기/쓰기 회로
260: 컬럼 선택부

Claims (18)

  1. LDPC(Low Density Parity Check) 디코더의 동작 방법에 있어서,
    코드워드의 심볼들의 각각을 변수 노드들의 각각의 변수 노드 값으로 할당하는 제1단계;
    상기 변수 노드들의 상기 변수 노드 값에 기초한 체크 노드 업데이트를 수행하는 제2단계;
    상기 체크 노드 업데이트의 결과 USC(Unsatisfied Syndrome Check) 노드가 존재하면, 사전 설정된 임계치 이상의 USC 값-상기 USC 값은 변수 노드에 연결된 상기 USC 노드의 개수임-을 가지는 변수 노드들 중 사전 설정된 최대 반전 개수 이하의 변수 노드들의 변수 노드 값을 반전함으로써 변수 노드 업데이트를 수행하는 제3단계; 및
    상기 변수 노드 업데이트된 상기 변수 노드들의 상기 변수 노드 값에 기초한 체크 노드 업데이트를 수행하는 제4단계
    를 포함하는 LDPC 디코더의 동작 방법.
  2. 제1항에 있어서,
    상기 제3단계는,
    상기 사전 설정된 임계치 이상의 상기 USC 값을 가지는 상기 변수 노드들 중 상기 USC 값의 순서대로 상기 사전 설정된 최대 반전 개수 이하의 변수 노드들의 변수 노드 값을 반전함으로써 변수 노드 업데이트를 수행하는
    LDPC 디코더의 동작 방법.
  3. 제1항에 있어서,
    상기 제3단계는,
    상기 변수 노드들을 상기 사전 설정된 최대 반전 개수의 그룹으로 분할하고, 각각의 그룹에서 상기 사전 설정된 임계치 이상의 USC 값을 가지는 상기 변수 노드들 중 USC 값이 가장 큰 변수 노드의 변수 노드 값을 반전함으로써 변수 노드 업데이트를 수행하는
    LDPC 디코더의 동작 방법.
  4. 제1항에 있어서,
    상기 사전 설정된 임계치는 상기 1 반복이 수행된 횟수에 기초하여 가변하는
    LDPC 디코더의 동작 방법.
  5. 제1항에 있어서,
    상기 사전 설정된 최대 반전 개수는 상기 1 반복이 수행된 횟수에 기초하여 가변하는
    LDPC 디코더의 동작 방법.
  6. 제1항에 있어서,
    상기 제2 및 4단계는,
    상기 체크 노드 업데이트의 결과 상기 USC 노드가 존재하지 않으면 상기 LDPC 디코딩이 성공인 것으로 판단하는
    LDPC 디코더의 동작 방법.
  7. LDPC(Low Density Parity Check) 디코더에 있어서,
    코드워드의 심볼들의 각각을 변수 노드들의 각각의 변수 노드 값으로 할당하는 제1수단;
    상기 변수 노드들의 상기 변수 노드 값에 기초한 체크 노드 업데이트를 수행하는 제2수단; 및
    상기 체크 노드 업데이트의 결과 USC(Unsatisfied Syndrome Check) 노드가 존재하면, 사전 설정된 임계치 이상의 USC 값-상기 USC 값은 변수 노드에 연결된 상기 USC 노드의 개수임-을 가지는 변수 노드들 중 사전 설정된 최대 반전 개수 이하의 변수 노드들의 변수 노드 값을 반전함으로써 변수 노드 업데이트를 수행하는 제3수단
    을 포함하는 LDPC 디코더.
  8. 제7항에 있어서,
    상기 제3수단은,
    상기 사전 설정된 임계치 이상의 상기 USC 값을 가지는 상기 변수 노드들 중 상기 USC 값의 순서대로 상기 사전 설정된 최대 반전 개수 이하의 변수 노드들의 변수 노드 값을 반전함으로써 변수 노드 업데이트를 수행하는
    LDPC 디코더.
  9. 제7항에 있어서,
    상기 제3수단은,
    상기 변수 노드들을 상기 사전 설정된 최대 반전 개수의 그룹으로 분할하고, 각각의 그룹에서 상기 사전 설정된 임계치 이상의 USC 값을 가지는 상기 변수 노드들 중 USC 값이 가장 큰 변수 노드의 변수 노드 값을 반전함으로써 변수 노드 업데이트를 수행하는
    LDPC 디코더.
  10. 제7항에 있어서,
    상기 사전 설정된 임계치는 상기 1 반복이 수행된 횟수에 기초하여 가변하는
    LDPC 디코더.
  11. 제7항에 있어서,
    상기 사전 설정된 최대 반전 개수는 상기 1 반복이 수행된 횟수에 기초하여 가변하는
    LDPC 디코더.
  12. 제7항에 있어서,
    상기 제2수단은,
    상기 체크 노드 업데이트의 결과 상기 USC 노드가 존재하지 않으면 상기 LDPC 디코딩이 성공인 것으로 판단하는
    LDPC 디코더.
  13. 반도체 메모리 시스템에 있어서,
    반도체 메모리 장치; 및
    LDPC 디코더를 포함하며,
    상기 LDPC 디코더는
    상기 반도체 메모리 장치로부터 리드한 코드워드의 심볼들의 각각을 변수 노드들의 각각의 변수 노드 값으로 할당하는 제1수단;
    상기 변수 노드들의 상기 변수 노드 값에 기초한 체크 노드 업데이트를 수행하는 제2수단; 및
    상기 체크 노드 업데이트의 결과 USC(Unsatisfied Syndrome Check) 노드가 존재하면, 사전 설정된 임계치 이상의 USC 값-상기 USC 값은 변수 노드에 연결된 상기 USC 노드의 개수임-을 가지는 변수 노드들 중 사전 설정된 최대 반전 개수 이하의 변수 노드들의 변수 노드 값을 반전함으로써 변수 노드 업데이트를 수행하는 제3수단
    을 포함하는 반도체 메모리 시스템.
  14. 제13항에 있어서,
    상기 제3수단은,
    상기 사전 설정된 임계치 이상의 상기 USC 값을 가지는 상기 변수 노드들 중 상기 USC 값의 순서대로 상기 사전 설정된 최대 반전 개수 이하의 변수 노드들의 변수 노드 값을 반전함으로써 변수 노드 업데이트를 수행하는
    반도체 메모리 시스템.
  15. 제13항에 있어서,
    상기 제3수단은,
    상기 변수 노드들을 상기 사전 설정된 최대 반전 개수의 그룹으로 분할하고, 각각의 그룹에서 상기 사전 설정된 임계치 이상의 USC 값을 가지는 상기 변수 노드들 중 USC 값이 가장 큰 변수 노드의 변수 노드 값을 반전함으로써 변수 노드 업데이트를 수행하는
    반도체 메모리 시스템.
  16. 제13항에 있어서,
    상기 사전 설정된 임계치는 상기 1 반복이 수행된 횟수에 기초하여 가변하는
    반도체 메모리 시스템.
  17. 제13항에 있어서,
    상기 사전 설정된 최대 반전 개수는 상기 1 반복이 수행된 횟수에 기초하여 가변하는
    반도체 메모리 시스템.
  18. 제13항에 있어서,
    상기 제2수단은,
    상기 체크 노드 업데이트의 결과 상기 USC 노드가 존재하지 않으면 상기 LDPC 디코딩이 성공인 것으로 판단하는
    반도체 메모리 시스템.
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