CN113257832A - 半导体存储器装置 - Google Patents

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Abstract

一种半导体存储器装置，该半导体存储器装置的布局结构包括：多条位线，其在第一方向上延伸，并且排布在与所述第一方向相交的第二方向上；页缓冲器高电压电路，其被划分为排布在所述第一方向上的多个页缓冲器高电压区域，所述多个页缓冲器高电压区域中的每一个包括多个页缓冲器高电压元件，每个页缓冲器高电压元件联接到所述多条位线中的一条位线；以及接触焊盘单元，其包括多个接触焊盘，每个接触焊盘联接到所述多个页缓冲器高电压元件中的一个。所述接触焊盘单元在所述第一方向上排布在所述多个页缓冲器高电压区域中的两个之间。

Description

半导体存储器装置
技术领域
各种实施方式总体上涉及半导体技术，并且更具体地，涉及半导体存储器装置。
背景技术
随着对便携式电话、移动存储器装置和数码相机的需求的增加，对主要用作这些产品的存储器装置的非易失性存储器装置的需求也在增加。在非易失性存储器装置中，NAND闪存存储器装置被广泛用作数据存储装置。NAND闪存存储器装置包括联接到位线的多个页缓冲器，并且通过使用页缓冲器来执行用于读取和输出存储在存储器单元中的数据所必需的操作。
近来，作为实现半导体存储器装置的更大容量和更高性能的措施，已经提出了这样一种结构，其中被包括在半导体存储器装置中的组件不是被制造在单个芯片上，而是被制造在多个芯片上，并且然后这些芯片被接合以联接组件。
发明内容
各种实施方式涉及能够有助于提高产量和可靠性的半导体存储器装置。
在一个实施方式中，半导体存储器装置包括：多条位线，其在第一方向上延伸，并且排布在与所述第一方向相交的第二方向上；页缓冲器高电压电路，其被划分为排布在所述第一方向上的多个页缓冲器高电压区域，所述多个页缓冲器高电压区域中的每一个包括多个页缓冲器高电压元件，并且每个页缓冲器高电压元件联接到所述多条位线中的一条位线；以及接触焊盘单元，其包括多个接触焊盘，每个接触焊盘联接到所述多个页缓冲器高电压元件中的一个，其中，所述接触焊盘单元可以在所述第一方向上排布在所述多个页缓冲器高电压区域中的两个页缓冲器高电压区域之间。
在另一实施方式中，所述半导体存储器装置包括：多条位线；包括多个接触焊盘的接触焊盘单元；以及页缓冲器高电压电路，其包括可以联接在所述多条位线和所述多个接触焊盘之间的多个页缓冲器高电压元件，其中，所述多个接触焊盘可以排布在与所述多条位线的排布方向相交的方向上，并且在位线的排布方向上，所述多个接触焊盘中的一个接触焊盘的宽度可以大于所述多条位线的间距，并且其中，所述接触焊盘单元和所述多条位线可以设置在位线层中。
本公开的另一方面提供一种半导体存储器装置。在一个实施方式中，半导体存储器装置包括电路芯片和可以堆叠在所述电路芯片上的至少一个存储器芯片，所述存储器芯片包括：存储器单元阵列；被限定在一个表面上的多个接合焊盘；设置在所述存储器单元阵列和多个接合焊盘之间的位线层中的多条位线；接触焊盘单元，其包括设置在所述位线层中的多个接触焊盘，并且所述多个接触焊盘分别通过多个接触件联接到所述多个接合焊盘；以及页缓冲器高电压电路，其被划分为多个页缓冲器高电压区域，每个页缓冲器高电压区域包括可以联接在所述多条位线和所述多个接触焊盘之间的多个页缓冲器高电压元件，其中，所述多个页缓冲器高电压区域中的至少两个可以在位线的延伸方向上分别设置在所述接触焊盘单元的两侧。
附图说明
图1是示出根据本公开的实施方式的半导体存储器装置的框图。
图2是示出图1所示的存储器块的等效电路图。
图3是示出根据本公开的实施方式的半导体存储器装置的截面图。
图4是示出根据本公开的实施方式的页缓冲器高电压电路和接触焊盘单元的电路图。
图5是示出根据本公开的实施方式的页缓冲器高电压电路和接触焊盘单元的布局的框图。
图6是示出图5中的第一页缓冲器高电压元件组和第二页缓冲器高电压元件组的内部布局的图。
图7是示出图6中的位线布局和接触焊盘单元的内部布局的图。
图8是示出图6中的联接线的布局的图。
图9是示出图7中的位线层的布局的俯视图。
图10是示出图6中的位线的另一布局的图。
图11是示出图10中的位线层的布局的俯视图。
图12是示出图10中的位线层的另一布局的俯视图。
图13是示出根据本公开的实施方式的页缓冲器高电压电路和接触焊盘单元的另一布局的框图。
图14是示出图13中的页缓冲器高电压元件组的内部布局的图。
图15是示出图14中的位线布局和接触焊盘单元的内部布局的图。
图16是示出图14中的联接线的布局的图。
图17是示意性地示出根据本公开的实施方式的包括半导体存储器装置的存储器系统的框图。
图18是示意性地示出根据本公开的实施方式的包括半导体存储器装置的计算系统的框图。
具体实施方式
本公开的优点和特征以及实现这些优点和特征的方法将从以下对参考附图的描述的示例性实施方式的描述中变得显而易见。然而，本公开不限于这里公开的示例性实施方式，而是可以以各种不同的方式实现。本公开的示例性实施方式向本领域技术人员传达本公开的范围。
描述本公开的实施方式的附图中给出的元件的数值、尺寸、比率、角度、数量仅仅是说明性的而不是限制性的。在整个说明书中，相同的附图标记表示相同的元件。在描述本公开时，当确定对已知相关技术的详细描述可能模糊本公开的要点或清晰性时，将省略其详细描述。应理解，在说明书和权利要求书中使用的术语“包括”、“具有”、“包含”等不应被解释为限于其后列出的事项，除非另有特别说明。如果在引用单数名词(如“一”、“一个”、“该”)时使用了不定冠词或定冠词，则该冠词可包括该名词的复数形式，除非另有特别说明。在解释本公开的实施方式中的元件时，即使在没有明确陈述的情况下，这些元件也应当被解释为包括误差容限。
此外，在描述本公开的组件时，可能使用如第一、第二、A、B、(a)和(b)的术语。这些属于仅仅是为了区分一个组件与另一个组件的目的，而不是暗示或暗指组件的实质、次序、顺序或数量。而且，本公开的实施方式中的元件不受这些术语限制。这些术语仅用于区分一个元件与另一个元件。因此，如本文所使用的，第一元件可以是本公开的技术构思内的第二元件。
如果一个组件被描述为“连接”、“联接”或“链接”到另一个组件，则可能意味着该组件不仅直接“连接”、“联接”或“链接”，而且也经由第三组件间接“连接”、“联接”或“链接”。在描述诸如“元件B上的元件A”、“元件B上方的元件A”、“元件B下方的元件A”和“元件B旁边的元件A”的位置关系时，可以在元件A和B之间布置另一元件C，除非明确地使用了术语“直接”或“紧接”。
本公开的各种示例性实施方式的特征可部分地或全部地联接、组合或分离。技术上各种交互和操作是可能的。可以单独地或组合地实践各个示例性实施方式。
图1是示出根据本公开的实施方式的半导体存储器装置的框图。
参照图1，根据本公开的实施方式的半导体存储器装置100可以包括存储器单元阵列110、行解码器(X-DEC)121、页缓冲器电路122和外围电路(PERI电路)123。
存储器单元阵列110可以包括多个存储器块BLK。虽然未示出，但是每个存储器块BLK可以包括多个单元串。每个单元串可以包括串联联接的至少一个漏极选择晶体管、多个存储器单元和至少一个源极选择晶体管。每个存储器单元可以是易失性存储器单元或非易失性存储器单元。尽管以下将描述半导体存储器装置100是垂直NAND闪存装置，但是应当理解，本公开的技术精神不限于此。
存储器单元阵列110可以通过行线RL联接到行解码器121。行线RL可以包括至少一个漏极选择线、多个字线和至少一个源极选择线。存储器单元阵列110可以通过位线BL联接到页缓冲器电路122。
响应于从外围电路123提供的行地址X_A，行解码器121可以选择被包括在存储器单元阵列110中的任何一个存储器块BLK。行解码器121可以将从外围电路123提供的操作电压X_V传送到与从被包括在存储器单元阵列110中的存储器块BLK中选择的存储器块BLK联接的行线RL。
页缓冲器电路122可以包括分别联接到各条位线BL的多个页缓冲器PB。页缓冲器电路122可以从外围电路123接收页缓冲器控制信号PB_C，并且可以向外围电路123发送数据信号DATA和从外围电路123接收数据信号DATA。页缓冲器电路122可以响应于页缓冲器控制信号PB_C来控制被布置在存储器单元阵列110中的位线BL。例如，页缓冲器电路122可以通过响应于页缓冲器控制信号PB_C感测存储器单元阵列110的位线BL的信号来检测存储在存储器单元阵列110的存储器单元中的数据，并且可以根据检测到的数据将数据信号DATA发送到外围电路123。页缓冲器电路122可以响应于页缓冲器控制信号PB_C基于从外围电路123接收的数据信号DATA将信号施加到位线BL，并且由此可以将数据写入到存储器单元阵列110的存储器单元中。页缓冲器电路122可以将数据写入到与激活字线联接的存储器单元中或从其读取数据。
外围电路123可以从半导体存储器装置100外部接收命令信号CMD、地址信号ADD和控制信号CTRL，并且可以向半导体存储器装置100外部的装置(例如，存储器控制器)发送数据DATA和从半导体存储器装置100外部的装置接收数据DATA。外围电路123可基于命令信号CMD、地址信号ADD和控制信号CTRL而输出用于将数据写入存储器单元阵列110或从存储器单元阵列110读取数据的信号，例如行地址X_A和页缓冲器控制信号PB_C等。外围电路123可以生成半导体存储器装置100中所需的包括操作电压X_V的各种电压。
图2是示出图1所示的存储器块的等效电路图。
参照图2，存储器块BLK可以包括联接在多条位线BL和公共源极线CSL之间的多个单元串CSTR。每一个单元串CSTR可以联接在对应的位线BL和公共源极线CSL之间。每一个单元串CSTR可以包括联接到公共源极线CSL的源极选择晶体管SST、联接到位线BL的漏极选择晶体管DST以及联接在源极选择晶体管SST与漏极选择晶体管DST之间的多个存储器单元MC。源极选择晶体管SST的栅极可联接到源极选择线SSL。存储器单元MC的栅极可以分别联接到对应的字线WL。漏极选择晶体管DST的栅极可以联接到漏极选择线DSL。
源极选择线SSL、字线WL和漏极选择线DSL可以沿垂直于位线BL的方向设置。源极选择线SSL、字线WL和漏极选择线DSL可以通过在垂直于基板表面的垂直方向上堆叠而形成三维结构。
被包括在存储器块BLK中的存储器单元MC可以被划分为物理页单元或逻辑页单元。例如，共享一条字线WL并且联接到不同单元串CSTR的存储器单元MC可以配置一个物理页PG。这样的页可以用作读取操作的基本单元。
图2示出其中在每一个单元串CSTR中设置一个漏极选择晶体管DST和一个源极选择晶体管SST的示例。然而，应注意，在其它示例中，可以在每一个单元串CSTR中包括至少两个漏极选择晶体管和/或至少两个源极选择晶体管。
图3是示出根据本公开的实施方式的半导体存储器装置的截面图。
参照图3，根据本公开的实施方式的半导体存储器装置包括电路芯片PC、堆叠或设置在电路芯片PC上的第一存储器芯片MC1、以及堆叠在第一存储器芯片MC1上的第二存储器芯片MC2。虽然图3示出了其中两个存储器芯片堆叠在电路芯片PC上的示例，但是也可以在电路芯片PC上堆叠任意数量的存储器芯片，例如一个、三个或更多个。
第一存储器芯片MC1和第二存储器芯片MC2中的每一个可以包括存储器单元阵列110A、联接到存储器单元阵列110A的位线BL、以及联接到位线BL的页缓冲器高电压元件(page buffer high-voltage element)PB_HV。第一存储器芯片MC1的存储器单元阵列110A和第二存储器芯片MC2的存储器单元阵列110A可以构成图1中的存储器单元阵列110。在第一存储器芯片MC1和第二存储器芯片MC2中的每一个中，位线BL可以被限定在相应的存储器单元阵列110A和页缓冲器高电压元件PB_HV上方的布线层(以下称为“位线层”)M2中。
第一存储器芯片MC1和第二存储器芯片MC2中的每一个可以具有一个表面和与所述一个表面相对或背离的另一个表面。第一接合焊盘PAD1可以被限定在第一存储器芯片MC1和第二存储器芯片MC2中的每一个的所述一个表面上，并且第二接合焊盘PAD2可以被限定在第一存储器芯片MC1和第二存储芯片MC2中的每一个的所述另一个表面上。位线层M2可以设置在存储器单元阵列110A和所述一个表面之间。可以在位线层M2中限定接触焊盘CNT_PAD，其电联接到页缓冲器高电压元件PB_HV。接触焊盘CNT_PAD可以通过接触件CNT1联接到第一接合焊盘PAD1。接触焊盘CNT_PAD可以用作用于接纳(landing)接触件CNT1的焊盘。第一接合焊盘PAD1可以通过接触件CNT1、接触焊盘CNT_PAD和通孔TSV联接到第二接合焊盘PAD2。
电路芯片PC可以包括行解码器121、外围电路123和页缓冲器低电压元件PB_LV。电路芯片PC可以在面对第一存储器芯片MC1的一个表面上包括第三接合焊盘PAD3。页缓冲器低电压元件PB_LV可联接到第三接合焊盘PAD3。第一存储器芯片MC1可以堆叠在电路芯片PC的该一个表面上，使得第二接合焊盘PAD2联接到电路芯片PC的第三接合焊盘PAD3。第二存储器芯片MC2可以堆叠在第一存储器芯片MC1的所述一个表面上，使得第二存储器芯片MC2的第二接合焊盘PAD2联接到第一存储器芯片MC1的第一接合焊盘PAD1。电路芯片PC的页缓冲器低电压元件PB_LV可以电联接到第一存储器芯片MC1和第二存储器芯片MC2的页缓冲器高电压元件PB_HV。一个页缓冲器可以包括彼此联接的一个页缓冲器低电压元件PB_LV和一个页缓冲器高电压元件PB_HV。
尽管图3示出了第一存储器芯片MC1和第二存储器芯片MC2中的每一个中的仅一条位线BL，但是应当理解，在第一存储器芯片MC1和第二存储器芯片MC2中的每一个中限定了多条位线。尽管图3示出了在第一存储器芯片MC1和第二存储器芯片MC2中的每一个中的仅一个页缓冲器高电压元件PB_HV和仅一个接触焊盘CNT_PAD，但是应当理解，第一存储器芯片MC1和第二存储器芯片MC2中的每一个都可以具有多个页缓冲器高电压元件，并且存储器芯片中的页缓冲器高电压元件的数量与存储器芯片中的位线的数量和接触焊盘的数量相同。
尽管图3示出了电路芯片PC中的仅一个页缓冲器低电压元件PB_LV，但是应当理解，可以在电路芯片PC中限定多个页缓冲器低电压元件。尽管图3示出了其中第一存储器芯片MC1的页缓冲器高电压元件PB_HV和第二存储器芯片MC2的页缓冲器高电压元件PB_HV共同联接到一个页缓冲器低电压元件PB_LV的示例，但是要注意的是，第一存储器芯片MC1的页缓冲器高电压元件PB_HV和第二存储器芯片MC2的页缓冲器高电压元件PB_HV可以各自独立地联接到不同的页缓冲器低电压元件PB_LV。
图4是示出根据本公开的实施方式的页缓冲器高电压电路和接触焊盘单元的电路图。
参照图4，页缓冲器高电压电路122A可以包括分别联接到多条位线BL的多个页缓冲器高电压元件PB_HV。例如，每个页缓冲器高电压元件PB_HV可以包括位线选择晶体管，其联接在位线BL与联接线L之间，并且可响应于位线选择信号BLSEL而操作。接触焊盘单元130可以包括分别通过联接线L联接到多个页缓冲器高电压元件PB_HV的多个接触焊盘CNT_PAD。
参照图3和图4，由于对半导体存储器装置的高集成度和小型化的要求，位线BL的数量在增加，并且每条位线BL的宽度和相邻位线BL之间的间隔在减小。因此，接触焊盘CNT_PAD的数量在增加，并且每个接触焊盘CNT_PAD的尺寸在减小。如果接触焊盘CNT_PAD的尺寸减小，则接触焊盘CNT_PAD与形成在其上方的接触件CNT1之间的交叠裕度(margin)减小，并且因此，接触焊盘CNT_PAD与接触件CNT1之间可能发生联接故障。本公开的实施方式可以提出改善接触焊盘CNT_PAD与接触件CNT1之间的交叠裕度的方法。
图5是示出根据本公开的实施方式的页缓冲器高电压电路和接触焊盘单元的布局的框图。
参照图5，当从顶部观察时，页缓冲器高电压电路122A可以被划分为分别设置在接触焊盘单元130的两侧的第一页缓冲器高电压元件组(PB_HV组1)122A-1和第二页缓冲器高电压元件组(PB_HV组2)122A-2。第一页缓冲器高电压元件组122A-1和第二页缓冲器高电压元件组122A-2在空间上彼此分开，因此在该示例中，页缓冲器高电压电路122A可以被定义为被分成两个单独的页缓冲器高电压区域。
第一页缓冲器高电压元件组122A-1和第二页缓冲器高电压元件组122A-2中的每一个可以联接到多条位线BL，从而可以通过位线BL获得关于存储器单元阵列的状态的信息。第一页缓冲器高电压元件组122A-1和第二页缓冲器高电压元件组122A-2中的每一个可以通过多条联接线L分别联接到接触焊盘单元130。
图6是示出图5的第一页缓冲器高电压元件组和第二页缓冲器高电压元件组的内部布局的图。
参照图6，第一页缓冲器高电压元件组122A-1和第二页缓冲器高电压元件组122A-2中的每一个都可以包括多个页缓冲器高电压元件PB_HV，所述多个页缓冲器高电压元件PB_HV在第一方向FD(列方向)和第二方向SD(行方向)上以矩阵的形式排布。
可以在页缓冲器高电压电路122A的每一列中设置多条位线BL。位线BL可以在第一方向FD上延伸，并且可以排布在第二方向SD上。例如，二十四(24)条位线BL可以设置在页缓冲器高电压元件PB_HV的宽度W1(下文中，称为“页缓冲器高电压元件宽度”)内，并且可以排布在第二方向SD上。例如，页缓冲器高电压元件宽度W1可以对应于位线BL的间距(pitch)的24倍。另外，在每一列页缓冲器高电压元件PB_HV中，24个页缓冲器高电压元件PB_HV可以排布在第一方向FD上。页缓冲器高电压电路122A可以由24行的页缓冲器高电压元件PB_HV构成。也就是说，设置在一列中的页缓冲器高电压元件PB_HV的数量可以与同一列的设置在页缓冲器高电压元件宽度W1内的位线BL的数量相同。因此，如果页缓冲器高电压元件宽度W1改变，则设置在一列中的页缓冲器高电压元件PB_HV的数量也可以改变。然而，本公开的实施方式不限于以上描述，并且在其他实施方式中，设置在一列中的页缓冲器高电压元件PB_HV的数量可以不同于设置在页缓冲器高电压元件宽度W1内的位线BL的数量。
第一页缓冲器高电压元件组122A-1和第二页缓冲器高电压元件组122A-2中的每一个中的页缓冲器高电压元件PB_HV的行数可以是页缓冲器高电压电路122A的总行数的一半。例如，如果页缓冲器高电压电路122A中的页缓冲器高电压元件PB_HV的行数是24，则第一页缓冲器高电压元件组122A-1和第二页缓冲器高电压元件组122A-2中的每一个的行数可以是十二(12)。
第一页缓冲器高电压元件组122A-1的页缓冲器高电压元件PB_HV可以一对一地联接到接触焊盘单元130中的接触焊盘。为此，可以在第一页缓冲器高电压元件组122A-1中的每一列页缓冲器高电压元件PB_HV中设置数量与第一页缓冲器高电压元件组122A-1的行数相同的联接线L，从而，联接线L可用于联接页缓冲器高电压元件PB_HV和接触焊盘。例如，如果第一页缓冲器高电压元件组122A-1的页缓冲器高电压元件PB_HV的行数是12，则12条联接线L可以在页缓冲器高电压元件宽度W1内与第一页缓冲器高电压元件组122A-1共同设置在接触焊盘单元130的一侧。
第二页缓冲器高电压元件组122A-2的页缓冲器高电压元件PB_HV可以一对一地联接到接触焊盘单元130中的接触焊盘。为此，可以在第二页缓冲器高电压元件组122A-2中的每一列页缓冲器高电压元件PB_HV中设置数量与第二页缓冲器高电压元件组122A-2的行数相同的联接线L，从而，联接线L可用于联接页缓冲器高电压元件PB_HV和接触焊盘。例如，如果第二页缓冲器高电压元件组122A-2的页缓冲器高电压元件PB_HV的行数是12，则12条联接线L可以在页缓冲器高电压元件宽度W1内与第二页缓冲器高电压元件组122A-2共同设置在接触焊盘单元130的另一侧。
虽然为了便于说明，图6示出了具有两列的页缓冲器高电压电路122A，但是页缓冲器高电压电路122A可以包括与存储器单元阵列的大小相一致的更大数量的列。
图7是示出了图6中的位线的布局和接触焊盘单元的内部布局的图。
参照图7，每个页缓冲器高电压元件PB_HV可以通过位线接触件BLC联接到对应的位线BL。例如，位线接触件BLC可以在页缓冲器高电压电路122A的每一列内沿斜向方向(diagonal direction)排布。换句话说，在页缓冲器高电压电路122A的各个列中，位线接触件BLC可被设置在随着位线接触件BLC在第一方向FD上向上排布而在第二方向SD上连续偏移的位置处。
接触焊盘单元130可以包括多个接触焊盘CNT_PAD。接触焊盘CNT_PAD可以设置在位线层(图3中的M2)中。可以在与位线BL的排布方向不同的方向上排布与设置在一列中的页缓冲器高电压元件PB_HV联接的接触焊盘CNT_PAD。例如，联接到页缓冲器高电压元件PB_HV的接触焊盘CNT_PAD可以在第一方向FD上排布，第一方向FD是位线BL的延伸方向。与位线BL的间距相比，接触焊盘CNT_PAD的这种排布能够实现接触焊盘CNT_PAD在第二方向SD上的更大宽度。例如，接触焊盘CNT_PAD在第二方向SD上的宽度可以是位线BL的间距的两倍大。
图8是示出了图6中的联接线的布局的图。
参照图8，在一个实施方式中，页缓冲器高电压元件PB_HV可以利用不同的联接线L来联接到对应的接触焊盘CNT_PAD。即，一个联接线L可以用于联接一个页缓冲器高电压元件PB_HV和一个对应的接触焊盘CNT_PAD。联接线L可以在垂直方向上与位线BL(参见图7)设置在不同的层中。例如，联接线L可以设置在布线层(图3中的M1)中，其位于位线层(图3中的M2)和存储器单元阵列(图3中的110A)之间。
每个联接线L可以通过接触件CNT1联接到接触焊盘CNT_PAD，并且可以通过接触件CNT2联接到页缓冲器高电压元件PB_HV。如以上参照图6所描述的，页缓冲器高电压电路122A被划分为设置在接触焊盘单元130的在第一方向FD上的各侧的第一页缓冲器高电压元件组122A-1和第二页缓冲器高电压元件组122A-2。因此，联接到第一页缓冲器高电压元件组122A-1的页缓冲器高电压元件PB_HV的联接线L可以设置在接触焊盘单元130的一侧，并且联接到第二页缓冲器高电压元件组122A-2的页缓冲器高电压元件PB_HV的联接线L可以设置在接触焊盘单元130的另一侧。因此，可以在接触焊盘单元130的一侧设置相同数量的联接线L和第一页缓冲器高电压元件组122A-1的页缓冲器高电压元件PB_HV，并且可以在接触焊盘单元130的另一侧设置相同数量的联接线L和第二页缓冲器高电压元件组122A-2的页缓冲器高电压元件PB_HV。
被包括在第一页缓冲器高电压元件组122A-1和第二页缓冲器高电压元件组122A-2中的每一个中的页缓冲器高电压元件PB_HV的数量可以是排布在第二方向SD上的位线BL(参见图7)的数量的一半。结果，对于第一页缓冲器高电压元件组122A-1和第二页缓冲器高电压元件组122A-2中的每一个，排布在第二方向SD上的联接线L的数量可以是排布在第二方向SD上的位线BL的数量的一半。因此，可以增大相邻联接线L之间的间隔。作为示例，相邻联接线L之间的间隔可以是相邻位线BL之间间隔的两倍大。通过增大联接线之间的间隔，可以抑制由于耦合电容引起的相邻联接线L之间的不必要的干扰，这有助于提高半导体存储器装置的可靠性。
图9是示出图7中的位线层的布局的图。
参照图9，在位线层M2中，接触焊盘CNT_PAD可以排布在与位线BL的排布方向相交的方向上。位线BL可以排布在第二方向SD上，接触焊盘CNT_PAD可以排布在与第二方向SD相交的第一方向FD上。
因为接触焊盘CNT_PAD的排布方向与位线BL的排布方向不同，所以接触焊盘CNT_PAD的宽度不会直接受位线BL的间距影响。因此，接触焊盘CNT_PAD在第二方向SD上的宽度可以大于位线BL的间距。例如，如果位线BL的间距具有第一尺寸P1，则接触焊盘CNT_PAD的宽度可具有大于第一尺寸P1的第二尺寸W2。
图10是示出了图6中的位线的另一布局的俯视图。
在一个实施方式中，在由于半导体存储器装置中的集成度的增加而导致位线BL之间的间隔变窄的情况下，接触焊盘CNT_PAD与相邻位线BL间的间隔也变窄。在这种情况下，极有可能发生故障，其中联接到接触焊盘CNT_PAD的接触件(图3中的CNT1)与相邻位线BL短接。为了防止接触件(图3中的CNT1)与相邻位线BL之间的短路，位线BL的与接触焊盘CNT_PAD相邻的部分可以设置在另一层中，而不设置在位线层M2中。例如，位线BL的与接触焊盘CNT_PAD相邻的部分可以设置在布线层M1中，布线层M1也用于联接线L(参见图8)。
如以上参照图8所描述的，排布在第二方向SD上的联接线L的数量小于排布在第二方向上的位线BL的数量。与其中可能由于紧张的裕度而难以设置额外的布线线路的拥挤的位线层M2不同，布线层M1具有容纳用于额外线路的工艺裕度(process margin)的更宽裕的裕度。因此，即使当位线BL的与接触焊盘CNT_PAD相邻的部分设置在布线层M1中时，工艺裕度也可以是足够的。
图11是示出图10中的位线层的布局的俯视图。
参照图11，在一个实施方式中，位线BL、虚设线路DUMMY和接触焊盘CNT_PAD可以设置在位线层M2中。至少一个虚设线路DUMMY可以设置在接触焊盘CNT_PAD和与接触焊盘CNT_PAD相邻的位线BL之间。位线BL可以与相邻的接触焊盘CNT_PAD间隔开，并且使虚设线路DUMMY介于它们之间。虚设线路DUMMY可以对应于不具有电学功能并且对半导体存储器装置的操作没有影响的虚设图案。为了图案密度的均匀性，虚设线路DUMMY可被配置为与位线BL具有相同的宽度和相同的间距。每个虚设线路DUMMY可以与一条位线BL设置在同一条线上。设置在同一条线上的虚设线路DUMMY和位线BL可以通过切割工艺而彼此分离。
与本公开的实施方式相比，当位线和接触焊盘彼此相邻设置时，接触件很可能同时联接到接触焊盘和相邻位线。当联接到接触焊盘的位线与相邻位线电短路时，将导致故障。
如图11中的部分A所示，虚设线路DUMMY设置在接触焊盘CNT_PAD与相邻的位线BL之间。在这种情况下，接触件CNT1很可能同时联接到接触焊盘CNT_PAD和虚设线路DUMMY。然而，因为虚设线路DUMMY对半导体存储器装置的操作没有影响，所以即使当接触件CNT1联接到虚设线路DUMMY时，也不会发生故障。
图12是示出图10中的位线层的另一布局的俯视图。
参照图12，在一个实施方式中，每个虚设线路DUMMY可以被划分为对应于接触焊盘CNT_PAD的多个区段。接触焊盘CNT_PAD由在第二方向SD上延伸的狭缝SLT分隔，狭缝SLT还分隔虚设线路DUMMY区段。
在虚设线路DUMMY设置在接触焊盘CNT_PAD与相邻的位线BL之间的情况下，两个或更多个接触件CNT1可能联接到虚设线路DUMMY。例如，如果虚设线路DUMMY被配置为沿着多个接触焊盘CNT_PAD延伸的连续线路，则可能导致其中多于一个的接触件CNT1通过虚设线路DUMMY而彼此短接的故障。然而，在图12中，虚设线路DUMMY对应于接触焊盘CNT_PAD而被划分为多个区段，从而即使当两个或更多个接触件CNT1联接到虚设线路DUMMY时，接触件CNT1也不会彼此短接。在图12中的部分B和部分C中示出了示例。
图13是示出根据本公开的实施方式的页缓冲器高电压电路和接触焊盘单元的另一布局的框图。
参照图13，接触焊盘单元130可以被划分为第一接触焊盘组130-1至第六接触焊盘组130-6。第一接触焊盘组130-1至第六接触焊盘组130-6可以排布在第一方向FD上，该第一方向FD也是位线BL的延伸方向。页缓冲器高电压电路122A可以被划分为第一页缓冲器高电压元件组122A-1至第十二页缓冲器高电压元件组122A-12。当从顶部观察时，第一页缓冲器高电压元件组122A-1和第二页缓冲器高电压元件组122A-2可以在第一方向FD上分别设置在第一接触焊盘组130-1的两侧。剩余的十(10)个页缓冲器高电压元件组122A-3至122A-12可以被划分为五对，并且以类似的方式，每对页缓冲器高电压元件组可以分别在第一方向FD上设置在五个接触焊盘组130-2至130-6中的相应的接触焊盘组的两侧。
在图13中，接触焊盘组130-1至130-6可以在空间上彼此分开，并且接触焊盘单元130可以被限定为被分成多个接触焊盘区域。以相同的方式，页缓冲器高电压元件组122A-1至122A-12可以在空间上彼此分开，使得页缓冲器高电压电路122A可以被限定为被分成多个页缓冲器高电压区域。以这种方式，接触焊盘单元130可以被划分成多个接触焊盘组130-1至130-6，页缓冲器高电压电路122A可以被划分成页缓冲器高电压元件组122A-1至122A-12。页缓冲器高电压元件组122A-1至122A-12的数量是接触焊盘组130-1至130-6的数量的两倍，这是因为每个接触焊盘组对应于彼此成对并且在第一方向FD上设置在接触焊盘组的相对两侧的两个页缓冲器高电压元件组。
虽然如在此所述，接触焊盘单元130被划分为六个接触焊盘组130-1至130-6并且页缓冲器高电压电路122A被划分为12个页缓冲器高电压元件组122A-1至122A-12，但是本公开预期的实施方式不限于此。本公开的实施方式包括其中接触焊盘单元130由一个接触焊盘组构成或者被划分为至少两个接触焊盘组并且页缓冲器高电压电路122A被划分为数量是接触焊盘组的数量的两倍的页缓冲器高电压元件组的所有示例。
第一页缓冲器高电压元件组122A-1到第十二页缓冲器高电压元件组122A-12可以联接到多条位线BL，从而可以通过位线BL获得关于存储器单元阵列的状态的信息。第一页缓冲器高电压元件组122A-1到第十二页缓冲器高电压元件组122A-12可以通过多条联接线L联接到接触焊盘单元130。
图14是示出图13中的页缓冲器高电压元件组的内部布局的图。
参照图14，页缓冲器高电压元件组122A-1至122A-12中的每一个可以包括在第一方向FD和第二方向SD上以矩阵的形式排布的多个页缓冲器高电压元件PB_HV。页缓冲器高电压元件组122A-1至122A-12中的每一个的行数可以是页缓冲器高电压电路122A的总行数的十二分之一(1/12)。例如，如果页缓冲器高电压电路122A的行数是24，则页缓冲器高电压元件组122A-1至122A-12中的每一个的行数可以是二。
第一页缓冲器高电压元件组122A-1的页缓冲器高电压元件PB_HV可以一对一地联接到第一接触焊盘组130-1中的接触焊盘。为此，可以在第一页缓冲器高电压元件组122A-1的每一列中设置数量与第一页缓冲器高电压元件组122A-1的行数相同的联接线L，从而联接线L可以用于将第一页缓冲器高电压元件组122A-1的页缓冲器高电压元件PB_HV与第一接触焊盘组130-1的接触焊盘联接。例如，如果第一页缓冲器高电压元件组122A-1的页缓冲器高电压元件PB_HV的行数是二，则两个联接线L可以在页缓冲器高电压元件宽度W1内与第一页缓冲器高电压元件组122A-1共同设置在第一接触焊盘组130-1的一侧。
第二页缓冲器高电压元件组122A-2的页缓冲器高电压元件PB_HV可以一对一地联接到第一接触焊盘组130-1中的接触焊盘。为此，可以在第二页缓冲器高电压元件组122A-2的每一列中设置数量与第二页缓冲器高电压元件组122A-2的行数相同的联接线L，从而联接线L可以用于将第二页缓冲器高电压元件组122A-2的页缓冲器高电压元件PB_HV与第一接触焊盘组130-1的接触焊盘联接。例如，如果第二页缓冲器高电压元件组122A-2的页缓冲器高电压元件PB_HV的行数是2，则两条联接线L可以在页缓冲器高电压元件宽度W1内与第二页缓冲器高电压元件组122A-2共同设置在第一接触焊盘组130-1的另一侧。
以类似的方式，两条联接线L可以在其余的五个接触焊盘组130-2至130-6中的每一个的一侧和另一侧中的每一侧设置在页缓冲器高电压元件宽度W1内。
图15是示出了图14中的位线布局和接触焊盘单元的内部布局的图。
参照图15，每个页缓冲器高电压元件PB_HV可以通过位线接触件BLC联接到对应的位线BL。例如，位线接触件BLC可以在页缓冲器高电压电路122A的每一列内沿斜向方向排布。换句话说，在页缓冲器高电压电路122A的每一列中，位线接触件BLC可以设置在随着位线接触件BLC在第一方向FD上向上排布而在第二方向SD上连续偏移的位置处。
接触焊盘组130-1至130-6中的每一个可以包括多个接触焊盘CNT_PAD。可以在第一接触焊盘组130-1中设置联接到第一页缓冲器高电压元件组122A-1的页缓冲器高电压元件PB_HV的接触焊盘CNT_PAD和联接到第二页缓冲器高电压元件组122A-2的页缓冲器高电压元件PB_HV的接触焊盘CNT_PAD。还可以在其余的五个接触焊盘组130-2至130-6中的每一个中设置联接到构成一对对应的页缓冲器高电压元件组的页缓冲器高电压元件的接触焊盘CNT_PAD。
在页缓冲器高电压电路122A的每一列中，一对对应的页缓冲器高电压元件组中的页缓冲器高电压元件组中的行数与对应的接触焊盘CNT_PAD的数量相同。这些对应的接触焊盘CNT_PAD可以设置在接触焊盘组130-1至130-6中的每一个中。例如，在页缓冲器高电压电路122A的一列中，可以在第一接触焊盘组130-1中设置与第一页缓冲器高电压元件组122A-1中的行数(2)和第二页缓冲器高电压元件组122A-2中的行数(2)之和相对应的四个接触焊盘CNT_PAD。
在页缓冲器高电压电路122A的每一列中，设置在接触焊盘组130-1至130-6中的每一个中的接触焊盘CNT_PAD可以在与位线BL的排布方向相交的方向上排布成一行。例如，在页缓冲器高电压电路122A的第一列中，第一接触焊盘组130-1的接触焊盘CNT_PAD可以在第一方向FD上排布成一行，第一方向FD也是位线BL的延伸方向。
随着各个接触焊盘组在第一方向FD上向上排布，被包括在各个接触焊盘组中的各列接触焊盘CNT_PAD可以设置在沿第二方向SD连续更远的位置处。虽然该图示描述了被包括在不同接触焊盘组中的各列接触焊盘CNT_PAD在第二方向SD上彼此偏移，但是本公开不限于此。在其他实施方式中，作为示例，被包括在不同接触焊盘组中的各列接触焊盘CNT_PAD可以设置在同一行。
图16是示出图14中的联接线的布局的图。
参照图16，页缓冲器高电压元件PB_HV可以使用不同的联接线L来联接到对应的接触焊盘CNT_PAD。即，一个联接线L可以用于联接一个页缓冲器高电压元件PB_HV和一个对应的接触焊盘CNT_PAD。联接线L可以在垂直方向上与位线BL(参见图15)设置在不同的层中。例如，联接线L可以使用布线层(图3中的M1)来配置，布线层设置在位线层(图3中的M2)和存储器单元阵列(图3中的110A)之间。
每个联接线L可以通过接触件CNT1联接到接触焊盘CNT_PAD，并且可以通过接触件CNT2联接到页缓冲器高电压元件PB_HV。如以上参照图13所描述的，页缓冲器高电压电路122A被划分成页缓冲器高电压元件组122A-1至122A-12，其数量是接触焊盘组130-1至130-6的数量的两倍。页缓冲器高电压元件组122A-1至122A-12被划分为六对两个页缓冲器高电压元件组。每一对对应于一个接触焊盘组，并且页缓冲器高电压元件组分别设置在对应的接触焊盘组的两侧。每一对页缓冲器高电压元件组具有分别设置在对应的接触焊盘组的两侧的通过联接线L联接到接触焊盘组的页缓冲器高电压元件。结果，在接触焊盘组130-1至130-6中的每一个的一侧，联接线L的数量与第一相邻页缓冲器高电压元件组的页缓冲器高电压元件PB_HV的数量相同，并且在接触焊盘组130-1至130-6中的每一个的另一侧，联接线L的数量也与第二相邻页缓冲器高电压元件组的页缓冲器高电压元件PB_HV的数量相同。
作为示例，如果接触焊盘单元130被划分为六个接触焊盘组，则排布在第二方向SD上的联接线L的数量是排布在第二方向SD上的位线BL的总数的十二分之一(1/12)。也就是说，排布在第二方向SD上的联接线L的数量可以对应于通过将位线BL的数量(M)除以接触焊盘组的数量的两倍(2N)而获得的值。
以此方式，通过将接触焊盘单元130划分为多个接触焊盘组，可以进一步减少排布在第二方向SD上的联接线L的数量。因此，因为可以增加相邻联接线L之间的间隔，所以可以进一步抑制由于耦合电容而导致的相邻联接线L之间的不必要的干扰。
图17是示意性地示出根据本公开的实施方式的包括半导体存储器装置的存储器系统的框图。
参照图17，根据实施方式的存储器系统600可以包括非易失性存储器装置610和存储器控制器620。
非易失性存储器装置(NVM装置)610可以由上文描述的半导体存储器装置构成，并且可以以上文描述的方式操作。存储器控制器620可以被配置为控制非易失性存储器装置610。通过非易失性存储器装置610和存储器控制器620的组合，可以提供存储卡或固态盘(SSD)。SRAM 621被用作处理单元(CPU)622的工作存储器。主机接口(Host I/F)623包括与存储器系统600联接的主机的数据交换协议。
纠错码块(ECC)624检测并校正被包括在从非易失性存储器装置610读取的数据中的错误。
存储器接口(存储器I/F)625与本实施方式的非易失性存储器装置610相接。处理单元(CPU)622执行用于存储器控制器620的数据交换的一般控制操作。
尽管图中未示出，但是对于本实施方式所属领域的技术人员来说显而易见的是，根据本实施方式的存储器系统600可以附加地设置有ROM，该ROM存储用于与主机相接的代码数据。非易失性存储器装置610可以被设置为由多个闪存存储器芯片构成的多芯片封装。
根据上述实施方式的存储器系统600可以被设置为具有高可靠性的存储介质，其具有低的错误发生概率。具体地，本实施方式的非易失性存储器装置可以被包括在诸如近来正被积极研究的固态盘(SSD)的存储器系统中。在这种情况下，存储器控制器620可以被配置为通过诸如USB(通用串行总线)协议、MMC(多媒体卡)协议、PCI-E(外围组件互连快速)协议、SATA(串行高级技术附件)协议、PATA(并行高级技术附件)协议、SCSI(小型计算机系统接口)协议、ESDI(增强型小磁盘接口)协议和IDE(集成驱动电子装置)协议的各种接口协议中的一种与外部(例如主机)通信。
图18是示意性地示出根据本公开的实施方式的包括半导体存储器装置的计算系统的框图。
参照图18，根据实施方式的计算系统700可以包括电联接到系统总线760的存储器系统710、微处理器(CPU)720、RAM 730、用户接口740和诸如基带芯片组的调制解调器750。在根据实施方式的计算系统700是移动装置的情况下，可以另外提供用于供应计算系统700的操作电压的电池(未示出)。尽管在附图中未示出，但是对于本实施方式所属领域的技术人员显而易见的是，根据本实施方式的计算系统700可以另外设置有应用芯片组、相机图像处理器(CIS)和移动DRAM等。存储器系统710可以配置例如使用非易失性存储器来存储数据的SSD(固态驱动器/固态盘)。另外，存储器系统710可以被设置为融合闪存存储器(例如，OneNAND闪存存储器)。
尽管出于说明性目的描述了本公开的示例性实施方式，但是本领域技术人员将理解，在不脱离本公开的范围和精神的情况下，各种修改、添加和替换是可能的。因此，上文及附图中所公开的实施方式应仅以描述性意义来考虑，且不用于限制技术范围。本公开的技术范围不受实施方式和附图的限制。本公开的精神和范围应当由所附权利要求来解释，并且包括落入所附权利要求的范围内的所有等同物。
相关申请的交叉引用
本申请要求于2020年2月12日在韩国知识产权局提交的韩国专利申请第10-2020-0016723号的优先权，该申请的全部内容通过引用合并于此。

Claims (20)

1.一种半导体存储器装置，所述半导体存储器装置包括：
多条位线，所述多条位线在第一方向上延伸，并且排布在与所述第一方向相交的第二方向上；
页缓冲器高电压电路，所述页缓冲器高电压电路被划分为排布在所述第一方向上的多个页缓冲器高电压区域，所述多个页缓冲器高电压区域中的每一个包括多个页缓冲器高电压元件，每个页缓冲器高电压元件联接到所述多条位线中的一条位线；以及
接触焊盘单元，所述接触焊盘单元包括多个接触焊盘，每个接触焊盘联接到所述多个页缓冲器高电压元件中的一个，
其中，所述接触焊盘单元在所述第一方向上排布在所述多个页缓冲器高电压区域中的两个页缓冲器高电压区域之间。
2.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括：
多个接合焊盘，所述多个接合焊盘设置在所述半导体存储器装置的一个表面上；以及
多个接触件，所述多个接触件分别将所述多个接合焊盘联接到所述多个接触焊盘，
其中，所述接触焊盘单元与所述多条位线设置在位线层中。
3.根据权利要求1所述的半导体存储器装置，
其中，所述接触焊盘单元被划分为各自包括多个接触焊盘的至少两个接触焊盘区域，并且
其中，所述至少两个接触焊盘区域中的每一个沿所述第一方向排布在所述多个页缓冲器高电压区域中的不同的页缓冲器高电压区域之间。
4.根据权利要求3所述的半导体存储器装置，
其中，所述多个页缓冲器高电压区域中的页缓冲器高电压区域的数量是所述至少两个接触焊盘区域中的接触焊盘区域的数量的两倍，并且
其中，所述至少两个接触焊盘区域中的每一个被设置在所述多个页缓冲器高电压区域当中的对应的一对页缓冲器高电压区域之间。
5.根据权利要求4所述的半导体存储器装置，其中，对应的一对页缓冲器高电压区域的所述多个页缓冲器高电压元件中的每一个联接到对应的接触焊盘区域的所述多个接触焊盘中的一个。
6.根据权利要求3所述的半导体存储器装置，其中，所述多个接触焊盘被排布在与所述第二方向相交的方向上。
7.根据权利要求6所述的半导体存储器装置，其中，所述至少两个接触焊盘区域中的每一个中的所述多个接触焊盘排布在所述第一方向上，并且所述至少两个接触焊盘区域中的一个中的所述多个接触焊盘在所述第二方向上相对于所述至少两个接触焊盘区域中的另一个中的所述多个接触焊盘偏移。
8.根据权利要求1所述的半导体存储器装置，其中，所述多个接触焊盘中的每一个接触焊盘通过多条联接线中的对应的一条联接线电联接到所述多个页缓冲器高电压元件中的对应的一个页缓冲器高电压元件。
9.根据权利要求8所述的半导体存储器装置，其中，所述多条联接线设置在布线层中，并且其中，所述布线层在垂直于所述第一方向和所述第二方向的垂直方向上设置在包括所述多条位线的层与存储器单元阵列之间。
10.根据权利要求8所述的半导体存储器装置，其中，所述多条联接线排布在所述第二方向上，并且所述多条联接线的数量小于所述多条位线中的位线的数量。
11.根据权利要求1所述的半导体存储器装置，其中，所述多条位线与虚设线路设置在位线层中，所述虚设线路设置在所述多个接触焊盘中的至少一个接触焊盘和所述多条位线中的相邻的一条位线之间。
12.根据权利要求11所述的半导体存储器装置，其中，所述虚设线路被划分为多个区段，所述多个区段在所述第一方向上分别与所述至少一个接触焊盘对应。
13.一种半导体存储器装置，所述半导体存储器装置包括：
多条位线；
接触焊盘单元，所述接触焊盘单元包括多个接触焊盘；以及
页缓冲器高电压电路，所述页缓冲器高电压电路包括联接在所述多条位线和所述多个接触焊盘之间的多个页缓冲器高电压元件，
其中，所述多个接触焊盘排布在与所述多条位线的排布方向相交的方向上，并且在所述多条位线的排布方向上，所述多个接触焊盘中的一个接触焊盘的宽度大于所述多条位线的间距，并且
其中，所述接触焊盘单元和所述多条位线设置在位线层中。
14.根据权利要求13所述的半导体存储器装置，所述半导体存储器装置还包括：
多个接合焊盘，所述多个接合焊盘设置在所述半导体存储器装置的一个表面上；以及
多个接触件，所述多个接触件分别将所述多个接合焊盘联接到所述多个接触焊盘。
15.根据权利要求13所述的半导体存储器装置，其中，所述页缓冲器高电压电路被划分为多个页缓冲器高电压区域，并且所述多个页缓冲器高电压区域中的两个页缓冲器高电压区域在所述位线的延伸方向上分别设置在所述接触焊盘单元的两侧。
16.根据权利要求15所述的半导体存储器装置，
其中，所述接触焊盘单元被划分为至少两个接触焊盘区域，并且
其中，所述多个页缓冲器高电压区域中的所述两个页缓冲器高电压区域构成与位于所述两个页缓冲器高电压区域之间的一个接触焊盘区域相对应的一对页缓冲器高电压区域。
17.根据权利要求16所述的半导体存储器装置，
其中，所述页缓冲器高电压电路中的页缓冲器高电压区域的数量是所述接触焊盘单元的所述接触焊盘区域的数量的两倍。
18.根据权利要求16所述的半导体存储器装置，其中，所述多个接触焊盘中的每一个接触焊盘通过多条联接线中的对应的一条联接线电联接到所述多个页缓冲器高电压元件中的一个页缓冲器高电压元件，
其中，所述多条位线中的位线的数量是M，所述至少两个接触焊盘区域的数量是N，并且在所述多条位线的排布方向上排布的联接线的数量是M/2N。
19.一种半导体存储器装置，所述半导体存储器装置包括：
电路芯片和堆叠在所述电路芯片上的至少一个存储器芯片，
所述存储器芯片包括：
存储器单元阵列；
多个接合焊盘，所述多个接合焊盘被限定在一个表面上；
多条位线，所述多条位线设置在所述存储器单元阵列与所述多个接合焊盘之间的位线层中；
接触焊盘单元，所述接触焊盘单元包括设置在所述位线层中的多个接触焊盘，并且所述多个接触焊盘分别通过多个接触件联接到所述多个接合焊盘；以及
页缓冲器高电压电路，所述页缓冲器高电压电路被划分为多个页缓冲器高电压区域，每个页缓冲器高电压区域包括联接在所述多条位线和所述多个接触焊盘之间的多个页缓冲器高电压元件，
其中，所述多个页缓冲器高电压区域中的至少两个页缓冲器高电压区域在所述位线的延伸方向上分别设置在所述接触焊盘单元的两侧。
20.根据权利要求19所述的半导体存储器装置，其中，所述多个接触焊盘排布在与所述多条位线的排布方向相交的方向上，并且在所述多条位线的排布方向上，所述多个接触焊盘中的一个接触焊盘的宽度大于所述多条位线的间距。
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