CN114446984A - 具有晶圆间接合结构的存储装置 - Google Patents

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Abstract

本发明提供具有晶圆间接合结构的存储装置。一种存储装置包括：单元晶圆，在其一个表面上具有第一焊盘；以及外围晶圆，其接合到所述单元晶圆的所述一个表面，并且具有联接到第一焊盘的第二焊盘。所述单元晶圆包括：存储单元阵列；联接至所述存储单元阵列的第一位线和第二位线；以及位线选择电路，其配置成将所述第一位线和所述第二位线中的一者联接到所述第一焊盘。所述外围晶圆包括：页缓冲器低电压电路，其包括与所述第一位线对应的第一页缓冲器低电压单元以及与所述第二位线对应的第二页缓冲器低电压单元；以及页缓冲器高电压电路，其配置成将所述第一页缓冲器低电压单元和所述第二页缓冲器低电压单元中的一者联接到所述第二焊盘。

Description

具有晶圆间接合结构的存储装置
技术领域
各种实施方式总体上涉及半导体技术，特别涉及具有晶圆间接合结构的存储装置。
背景技术
随着对便携式电话、移动存储装置和数码相机的需求增加，对主要用作这些产品的存储装置的非易失性存储装置的需求也在增加。在非易失性存储装置中，NAND闪存装置被广泛地用作数据存储装置。
近来，作为用于实现存储装置的大容量和高性能的措施，已经提出了一种结构，其中，不是在单个晶圆上而是在至少两个晶圆上制造存储装置中包括的组件，然后将晶圆彼此接合以联接这些组件。
发明内容
各个实施方式旨在减少存储装置的故障并减小其尺寸。
在一个实施方式中，一种存储装置可以包括：单元晶圆，在所述单元晶圆的一个表面上具有第一焊盘；以及外围晶圆，所述外围晶圆接合到所述单元晶圆的所述一个表面，并且具有联接到所述第一焊盘的第二焊盘。所述单元晶圆可以包括：存储单元阵列；联接至所述存储单元阵列的第一位线和第二位线；以及位线选择电路，所述位线选择电路配置成将所述第一位线和所述第二位线中的一者联接到所述第一焊盘。所述外围晶圆可以包括：页缓冲器低电压电路，所述页缓冲器低电压电路包括与所述第一位线对应的第一页缓冲器低电压单元以及与所述第二位线对应的第二页缓冲器低电压单元；以及页缓冲器高电压电路，所述页缓冲器高电压电路配置成将所述第一页缓冲器低电压单元和所述第二页缓冲器低电压单元中的一者联接到所述第二焊盘。
在一个实施方式中，一种存储装置可以包括：单元晶圆，在所述单元晶圆的一个表面上具有多个第一焊盘；以及外围晶圆，所述外围晶圆接合到所述单元晶圆的所述一个表面，并且具有联接到所述多个第一焊盘的多个第二焊盘。所述单元晶圆可以包括：存储单元阵列；多条位线，所述多条位线联接至所述存储单元阵列，包括多条第一位线以及多条第二位线；以及位线选择电路，所述位线选择电路配置成将所述多条第一位线或所述多条第二位线联接到所述多个第一焊盘。所述外围晶圆可以包括：页缓冲器低电压电路，所述页缓冲器低电压电路包括与所述多条第一位线对应的多个第一页缓冲器低电压单元以及与所述多条第二位线对应的多个第二页缓冲器低电压单元；以及页缓冲器高电压电路，所述页缓冲器高电压电路配置成将所述多个第一页缓冲器低电压单元或所述多个第二页缓冲器低电压单元联接到所述多个第二焊盘。
在一个实施方式中，一种存储装置可以包括：存储单元阵列；以及页缓冲器电路，所述页缓冲器电路经由第一位线和第二位线联接到所述存储单元阵列。所述页缓冲器电路可以包括：位线选择电路，所述位线选择电路设置在单元晶圆中，所述单元晶圆包括所述存储单元阵列并且在所述单元晶圆的一个表面上具有第一焊盘，并且所述位线选择电路配置成将所述第一位线和所述第二位线中的一者联接至所述第一焊盘；页缓冲器低电压电路，所述页缓冲器低电压电路设置在外围晶圆中，所述外围晶圆接合到所述单元晶圆的所述一个表面，并且所述外围晶圆在其接合到所述单元晶圆的一个表面上具有与所述第一焊盘联接的第二焊盘，所述页缓冲器低电压电路包括与所述第一位线对应的第一页缓冲器低电压单元和与所述第二位线对应的第二页缓冲器低电压单元；以及页缓冲器高电压电路，所述页缓冲器高电压电路设置在所述外围晶圆中，并配置成将所述第一页缓冲器低电压单元和所述第二页缓冲器低电压单元中的一者联接到所述第二焊盘。
附图说明
图1是示出根据本公开的一个实施方式的存储装置的框图。
图2是示出图1的存储单元阵列的示例性立体图。
图3是示出图1的页缓冲器电路的示例性电路图。
图4是示意性地示出根据本公开的一个实施方式的存储装置的剖视图。
图5是示出根据本公开的一个实施方式的存储装置的示意性布局的视图。
图6是根据本公开的另一实施方式示出图5的选择晶体管和感测晶体管的布局的视图。
图7A是示出图6的选择晶体管、位线接触件和第一接触件的布局的俯视图。
图7B是示出图6的感测晶体管和第二接触件的布局的俯视图。
图8是示出根据本公开的又一实施方式的存储装置的视图。
图9是示出根据本公开的再一实施方式的存储装置的视图。
图10是示意性地示出包括根据本公开的实施方式的存储装置的存储系统的框图。
图11是示意性地示出包括根据本公开的实施方式的存储装置的计算系统的框图。
具体实施方式
本公开的优点和特征以及实现这些优点和特征的方法将根据本文中参考附图对示例性实施方式的以下描述而变得显而易见。然而，本公开不限于本文公开的示例性实施方式，而是可以以各种不同的方式来实施。本公开的示例性实施方式向本领域技术人员传达本公开的范围。
因为图中给出的描述本公开的实施方式的图、尺寸、比率、角度、元件的数量仅是示例性的，所以本公开不限于所示的内容。在整个说明书中，相同的附图标记指代相同的部件。在描述本公开时，当确定对现有技术的详细描述可能使本公开内容的主旨或清楚性模糊时，将省略其详细描述。应当理解，说明书和权利要求书中使用的术语“包含”、“具有”、“包括”等，不应解释为限于其后列出的装置，除非另有明确说明。当提及单数名词时使用不定冠词或定冠词(例如，“一”或“所述”)时，除非另有明确说明，否则所述冠词可以包括所述名词的复数形式。
在解释本公开的实施方式中的元件时，即使在没有明确陈述的情况下，也应将它们解释为包括误差容限。
另外，在描述本公开的部件时，可以使用诸如第一、第二、A、B、(a)和(b)之类的术语。这些仅是为了将一个部件与另一部件区别开，并不限制部件的实质、顺序、次序或数量。而且，本公开的实施方式中的部件不受这些术语的限制。这些术语仅用于将一个部件与另一个部件区分开。因此，如本文所使用的，在本公开的技术思想内，第一部件可以是第二部件。
如果将部件描述为“连接”、“联接”或“链接”到另一个部件，则可能意味着所述部件不仅直接“连接”、“联接”或“链接”，而且经由第三部件间接地“连接”、“联接”或“链接”。在描述位置关系时(例如“元件B上的元件A”、“元件B上方的元件A”、“元件B下方的元件A”和“元件B旁边的元件A”)，除非明确使用术语“直接”或“紧接着”，否则可以在元件A和B之间布置一个或更多其它元件。
本公开的各种示例性实施方式的特征可以部分地或全部地联接、组合或分离。从技术上讲，各种交互和操作都是可能的。可以单独地或组合地实践各种示例性实施方式。
下文中，将参照附图详细描述本公开的实施方式的各个实施例。
图1是示出根据本公开的实施方式的存储装置的框图。
参照图1，根据本公开的一个实施方式的存储装置100可以包括：存储单元阵列110；以及用于控制存储单元阵列110的逻辑电路。逻辑电路可以包括行解码器(X-DEC)120、页缓冲器电路130和外围电路(PERI电路)140。
存储单元阵列110可以包括多个存储块BLK。尽管未示出，但是每个存储块BLK均可以包括多个单元串。每个单元串均可以包括串联联接的至少一个漏极选择晶体管、多个存储单元和至少一个源极选择晶体管。每个存储单元均可以是易失性存储单元或可以是非易失性存储单元。尽管下面描述存储装置100是垂直NAND闪存装置，但是应当理解，本公开的技术思想不限于此。
每个存储块BLK均可以经由多条行线RL联接到行解码器(X-DEC)120。行线RL可以包括至少一条漏极选择线、多条字线和至少一条源极选择线。存储单元阵列110可以经由位线BL联接到页缓冲器电路130。
响应于从外围电路(PERI电路)140提供的行地址X_A，行解码器(X-DEC)120可以从包括在存储单元阵列110中的存储块BLK中选择任意一个存储块BLK。行解码器(X-DEC)120可以将从外围电路(PERI电路)140提供的操作电压X_V传输到与从包括在存储单元阵列110中的存储块BLK中选择的存储块BLK联接的行线RL。
页缓冲器电路130可以包括多个页缓冲器PB，多个页缓冲器PB分别联接到位线BL。页缓冲器电路130可以从外围电路(PERI电路)140接收页缓冲器控制信号PB_C，并且可以向外围电路(PERI电路)140发送数据信号DATA并且从外围电路(PERI电路)140接收数据信号DATA。页缓冲器电路130可以响应于页缓冲器控制信号PB_C，控制布置在存储单元阵列110中的位线BL。例如，页缓冲器电路130可以通过响应于页缓冲器控制信号PB_C而感测存储单元阵列110的位线BL的信号来检测存储在存储单元阵列110的存储单元中的数据，并且可以根据检测到的数据将数据信号DATA发送到外围电路(PERI电路)140。页缓冲器电路130可以响应于页缓冲器控制信号PB_C而基于从外围电路(PERI电路)140接收的数据信号DATA向位线BL施加信号，从而可以将数据写入到存储单元阵列110的存储单元。页缓冲器电路130可以向联接到激活的字线的存储单元写入数据或从中读取数据。
外围电路(PERI电路)140可以从存储装置100的外部接收命令信号CMD、地址信号ADD和控制信号CTRL，并且可以向存储装置100外部的装置(例如存储控制器)发送数据DATA和从其接收数据DATA。外围电路(PERI电路)140可以基于命令信号CMD、地址信号ADD和控制信号CTRL输出用于将数据写入存储单元阵列110或从存储单元阵列110读取数据的信号(例如，行地址X_A、页缓冲器控制信号PB_C等)。外围电路(PERI电路)140可以产生存储装置100中所需的各种电压(包括操作电压X_V)。
下文中，在附图中，将平行于基板的有源表面并且彼此相交的两个方向分别定义为第一方向FD和第二方向SD，并且将从基板的有源表面垂直突出的方向定义为垂直方向VD。例如，第一方向FD可以对应于字线的延伸方向和/或位线的布置方向，并且第二方向SD可以对应于位线的延伸方向和/或字线的布置方向。第一方向FD和第二方向SD可以基本上彼此垂直地相交。第一方向FD对应于行方向，并且第二方向SD对应于列方向。垂直方向VD可以与第一方向FD和第二方向SD垂直相交。在图中，由箭头指示的方向和与之相反的方向表示相同方向。
图2是示出图1的存储单元阵列的示例性立体图。
参照图2，多个电极层20可以沿垂直方向VD层叠在基板10上以彼此间隔开。尽管未示出，但是多个层间介电层可以与多个电极层20交替地层叠在基板10上。
电极层20可以包括导电材料。例如，电极层20可以包括从掺杂的半导体(例如，掺杂的硅)、金属(例如，钨、铜或铝)、导电的金属氮化物(例如，氮化钛或氮化钽)以及过渡金属(例如，钛或钽)中选择的至少一种。在电极层20中，从最下面的电极层20起的至少一个电极层20可以配置源极选择线SSL。在电极层20中，从最上面的电极层20起的至少一个电极层20可以配置漏极选择线DSL。源极选择线SSL和漏极选择线DSL之间的电极层20可以配置字线WL。
基板10上可以限定有沿垂直方向VD穿过多个电极层20的多个垂直沟道CH。每个垂直沟道CH均可以包括沟道层和栅极介电层。沟道层可以包括多晶硅或单晶硅，并且可以在其某些区域中包括诸如硼(B)之类的p型杂质。沟道层可以具有完全填充到其中心的柱的形状，或者可以具有实心圆柱体的形状。在一些实施方式中，沟道层可以具有其中心区域(未示出)开放的管的形状，并且沟道层的开放中心区域中可以形成有掩埋介电层。栅极介电层可以具有围绕沟道层的外壁的吸管或圆柱形壳的形状。尽管未示出，但是栅极介电层可以包括从沟道层的外壁顺序地层叠的隧道介电层、电荷存储层和阻挡层。栅极介电层可以具有其中氧化物层、氮化物层和氧化物层顺序地层叠的ONO(氧化物-氮化物-氧化物)层叠结构。
源极选择晶体管可以形成在其中源极选择线SSL围绕垂直沟道CH的区或区域中，并且漏极选择晶体管可以形成在其中漏极选择线DSL围绕垂直沟道CH的区或区域中。可以在字线WL围绕垂直沟道CH的区或区域中形成存储单元。
可以形成划分源极选择线SSL、漏极选择线DSL和字线WL的第一狭缝SLT1。相邻的第一狭缝SLT1之间可以形成有划分漏极选择线DSL的第二狭缝SLT2。通过放置第一狭缝SLT1，可以将源极选择线SSL和字线WL划分为以存储块为单位。通过第一狭缝SLT1和第二狭缝SLT2的布置，漏极选择线DSL可以被划分为均小于存储块的单位，例如，以子块为单位。
可以在漏极选择线DSL上限定多条位线BL。位线BL可以沿第二方向SD延伸，并且可以沿第一方向FD布置。位线BL可以联接到多个垂直沟道CH。
图3是示出图1的页缓冲器电路的示例性电路图。
参照图3，页缓冲器电路130可以包括位线选择电路131、页缓冲器高电压电路132和页缓冲器低电压电路133。
位线选择电路131可以包括多个选择晶体管TRl，这些选择晶体管TRl分别联接到多条位线BL。每个选择晶体管TR1均可以联接在位线BL和位线联接节点BLCM之间。一对选择晶体管TR1可以共同联接到每个位线联接节点BLCM。
每个选择晶体管TR1均可以响应于位线选择信号而电联接位线BL和位线联接节点BLCM。提供给与一个位线联接节点BLCM共同联接的一对选择晶体管TR1的位线选择信号可以在不同的时间被激活，或者所提供的位线选择信号可以仅一次被激活一个。例如，如果提供给共同联接到一个位线联接节点BLCM的一对选择晶体管TR1中之一的位线选择信号被激活，则提供给一对选择晶体管TR1中的另一者的位线选择信号会被停用。
页缓冲器高电压电路132可以包括多个感测晶体管TR2，这些感测晶体管TR2分别对应于多条位线BL。每个感测晶体管TR2均可以联接在位线联接节点BLCM和感测节点SO之间。一对感测晶体管TR2可以共同地联接到每个位线联接节点BLCM。
每个感测晶体管TR2均可以响应于位线感测信号而电联接位线联接节点BLCM和感测节点SO。提供给共同联接到一个位线联接节点BLCM的一对感测晶体管TR2的位线感测信号可以在不同的时间被激活，或者所提供的位线感测信号可以仅一次被激活一个。例如，如果提供给共同联接到一个位线联接节点BLCM的一对感测晶体管TR2之一的位线感测信号被激活，则提供给一对感测晶体管TR2中的另一者的位线感测信号会被停用。
页缓冲器低电压电路133可以包括分别与多条位线BL对应的多个页缓冲器低电压单元LV。页缓冲器低电压单元LV可以分别联接到感测节点SO。
每个页缓冲器低电压单元LV均可以包括锁存器。每个页缓冲器低电压单元LV均可以基于存储在锁存器中的数据将电压施加到感测节点SO。施加到感测节点SO的电压可以经由页缓冲器高电压电路132和位线选择电路131传输到对应的位线BL。
页缓冲器低电压单元LV的锁存器可以基于感测节点SO的电压来进行锁存。可以基于经由位线选择电路131和页缓冲器高电压电路132从位线BL传输到感测节点SO的电压来进行锁存。
图4是示意性地示出根据本公开的一个实施方式的存储装置的剖视图。
参照图4，根据本公开的一个实施方式的存储装置100可以包括单元晶圆CW和外围晶圆PW，外围晶圆PW接合到单元晶圆CW上。
单元晶圆CW可以包括存储单元阵列110和位线选择电路131。单元晶圆CW可以在其接合到外围晶圆PW的一个表面上包括多个第一焊盘PADl，并且单元晶圆CW的多个第一焊盘PAD1可以联接到位线选择电路131。
位线选择电路131的选择晶体管TR1可以划分为：联接到偶数位线BLe的第一选择晶体管TR11；以及联接到奇数位线BLo的第二选择晶体管TR12。
多个第一焊盘PAD1中的每一者均可以共同联接到第一选择晶体管TR11之一和第二选择晶体管TR12之一。在这种情况下，第一焊盘PAD1的数量可以是位线BL的数量的一半。
第一选择晶体管TR11可以响应于第一位线选择信号BLSEL1而将偶数位线BLe和第一焊盘PAD1电联接。第二选择晶体管TR12可以响应于第二位线选择信号BLSEL2而将奇数位线BLo和第一焊盘PAD1电联接。
第一位线选择信号BLSEL1和第二位线选择信号BLSEL2可以在不同的时间被激活，或者所提供的位线选择信号可以仅一次被激活一个。当第一位线选择信号BLSEL1被激活并且第二位线选择信号BLSEL2被停用或未被激活时，第一选择晶体管TR11可以将偶数位线BLe和第一焊盘PAD1电联接，并且第二选择晶体管TR12可以将奇数位线BLo和第一焊盘PAD1电断开或不联接。
相反，当第二位线选择信号BLSEL2被激活并且第一位线选择信号BLSEL1被停用或者未被激活时，第二选择晶体管TR12可以将奇数位线BLo和第一焊盘PAD1电联接，并且第一选择晶体管TR11可以将偶数位线BLe和第一焊盘PAD1电断开或不联接。
外围晶圆PW可以包括页缓冲器高电压电路132和页缓冲器低电压电路133。尽管未示出，但是外围晶圆PW还可以包括行解码器(图1的120)和外围电路(图1的140)。
页缓冲器低电压电路133的页缓冲器低电压单元LV可以划分为：与偶数位线BLe对应的多个第一页缓冲器低电压单元LVl；以及与奇数位线BLo对应的多个第二页缓冲器低电压单元LV2。外围晶圆PW可以在其接合到单元晶圆CW的一个表面上包括多个第二焊盘PAD2，并且多个第二焊盘PAD2可以分别联接到多个第一焊盘PAD1。第二焊盘PAD2的数量可以与第一焊盘PAD1的数量相同，并且可以是位线BL的数量的一半。
页缓冲器高电压电路132的感测晶体管TR2可以划分为：与偶数位线BLe对应的第一感测晶体管TR21；以及与奇数位线BLo对应的第二感测晶体管TR22。
多个第二焊盘PAD2中的每一者均可以共同联接到第一感测晶体管TR21之一和第二感测晶体管TR22之一。第一感测晶体管TR21可以联接在第一页缓冲器低电压单元LV1和第二焊盘PAD2之间，并且可以响应于第一位线感测信号PBSEN1而电联接第一页缓冲器低电压单元LV1和第二焊盘PAD2。第二感测晶体管TR22可以联接在第二页缓冲器低电压单元LV2和第二焊盘PAD2之间，并且可以响应于第二位线感测信号PBSEN2而电联接第二页缓冲器低电压单元LV2和第二焊盘PAD2。
第一位线感测信号PBSEN1和第二位线感测信号PBSEN2可以在不同的时间被激活，或者所提供的位线感测信号可以仅一次被激活一个。当第一位线感测信号PBSEN1被激活并且第二位线感测信号PBSEN2被停用或未被激活时，第一感测晶体管TR21可以将第一页缓冲器低电压单元LV1和第二焊盘PAD2电联接，并且第二感测晶体管TR22可以将第二页缓冲器低电压单元LV2和第二焊盘PAD2电断开或不联接。
相反，当第二位线感测信号PBSEN2被激活并且第一位线感测信号PBSEN1被停用或者未被激活时，第二感测晶体管TR22可以将第二页缓冲器低电压单元LV2和第二焊盘PAD2电联接，并且第一感测晶体管TR21可以将第一页缓冲器低电压单元LV1和第二焊盘PAD2电断开或不联接。
图5是示出根据本公开的一个实施方式的存储装置的示意性布局的视图。
参照图5，单元晶圆CW可以包括基板10。基板10可以具有有源表面和背面。在图5中，基板10布置成使得有源表面面向上。存储单元阵列110和位线选择电路131可以布置在基板10的有源表面上。
多条位线BL可以布置在存储单元阵列110和位线选择电路131上。位线BL可以联接到存储单元阵列110和位线选择电路131。位线BL中的每一者均可以借助位线接触件BLCNT联接到对应的选择晶体管TR1。
第一焊盘PAD1可以布置在单元晶圆CW的接合至外围晶圆PW的一个表面上。例如，第一焊盘PAD1可以沿第一方向FD布置在单元晶圆CW的所述一个表面的边缘处。每个第一焊盘PAD1均可以经由第一接触件CNT1联接到对应的一对选择晶体管TR1，并且可以经由对应的一对选择晶体管对TR1联接到对应的偶数位线BLe和对应的奇数位线BLo。共享第一焊盘PAD1的偶数位线BLe和奇数位线BLo可以彼此相邻布置。
外围晶圆PW可以包括基板30。基板30可以具有有源表面以及背对所述有源表面的背面。在图5中，基板30布置成使得有源表面面向下。页缓冲器高电压电路132和页缓冲器低电压电路133可以布置在基板30的有源表面上。
第二焊盘PAD2可以布置在外围晶圆PW的接合至单元晶圆CW的一个表面上。例如，第二焊盘PAD2可以沿第一方向FD布置在外围晶圆PW的所述一个表面的边缘处。
每个第二焊盘PAD2可以经由第二接触件CNT2联接到对应的一对感测晶体管TR2，并且可以经由对应的一对感测晶体管TR2联接到对应的第一页缓冲器低电压单元LVl和对应的第二页缓冲器低电压单元LV2。一个第一页缓冲器低电压单元LV1和一个第二页缓冲器低电压单元LV2可以共享一个第二焊盘PAD2。
为了便于理解，图5以及稍后将描述的图6、图8和图9示出了单元晶圆CW和外围晶圆PW彼此分离，但是应当理解，单元晶圆CW的顶表面和外围晶圆PW的底表面彼此接触。
图6是示出根据本公开的另一实施方式的选择晶体管和感测晶体管的布局的视图。下面描述的其他元件与上面参考图5描述的相同元件基本上相同。
参照图6，包括在位线选择电路131中的选择晶体管TR1可以划分为：联接到偶数位线BLe的第一选择晶体管TR11；和联接到奇数位线BLo的第二选择晶体管TR12。第一选择晶体管TR11和第二选择晶体管TR12可以布置在不同的行中。联接到偶数位线BLe的第一选择晶体管TR11可以布置在第一行中，并且联接到奇数位线BLo的第二选择晶体管TR12可以布置在第二行中。
第一选择晶体管TR11可以共享一条在行方向(即第一方向FD)上延伸的栅极线G11，并且第二选择晶体管TR12可以共享一条在第一方向FD上延伸的栅极线G12。栅极线G11和栅极线G12可以彼此平行布置。第一选择晶体管TR11可以响应于施加到栅极线G11的信号而被统一导通或断开。第二选择晶体管TR12可以响应于施加到栅极线G12的信号而被统一导通或断开。
包括在页缓冲器高电压电路132中的感测晶体管TR2可以划分为：与偶数位线BLe对应的第一感测晶体管TR21；以及与奇数位线BLo对应的第二感测晶体管TR22，并且第一感测晶体管TR21和第二感测晶体管TR22可以布置在不同的行中。例如，联接到第一页缓冲器低电压单元LV1的第一感测晶体管TR21可以布置在第一行中，并且联接到第二页缓冲器低电压单元LV2的第二感测晶体管TR22可以布置在第二行中。
第一感测晶体管TR21可以共享一条在第一方向FD(行方向)上延伸的栅极线G21。第二感测晶体管TR22可以共享一条在第一方向FD上延伸的栅极线G22。栅极线G21和栅极线G22可以彼此平行地布置。第一感测晶体管TR21可以响应于施加至栅极线G21的信号而被统一导通或断开，并且第二感测晶体管TR22可以响应于施加至栅极线G22的信号而被统一导通或断开。
图7A是示出图6的选择晶体管、位线接触件和第一接触件的布局的俯视图。
参照图7A，在基板10上沿第一方向FD可以布置有多个有源区域ACT1。栅极线G11和G12可以在第一方向FD上延伸并且横穿有源区域ACT1，并且可以彼此平行地布置。杂质注入到栅极线G11和G12的两侧上的有源区域ACT1中以形成结区域Jn11至Jn13。
栅极线G11以及栅极线G11两侧的结区域Jn11和Jn12可以构成第一选择晶体管TR11。栅极线G12以及栅极线G12两侧的结区域Jn11和Jn13可以构成第二选择晶体管TR12。布置在一个有源区域ACT1中的第一选择晶体管TR11和第二选择晶体管TR12可以共享一个结区域Jn11。结区域Jn11可以借助第一接触件CNT1联接到第一焊盘PAD1(见图5)。
对应于沿第一方向FD布置的多个有源区域ACT1，多个第一选择晶体管TR11可以在第一方向FD上沿栅极线G11布置。类似地，多个第二选择晶体管TR12可以在第一方向FD上沿着栅极线G12布置。
位线BL可以设置在第一选择晶体管TR11和第二选择晶体管TR12之上。位线BL可以在第二方向SD上延伸，并且可以在第一方向FD上布置。第一选择晶体管TR11的结区域Jn12和第二选择晶体管TR12的结区域Jn13中的每一者均可以经由位线接触件BLCNT联接到对应的位线BL。
如图7A中所示，选择晶体管TR1划分为：联接到偶数位线BLe的第一选择晶体管TR11；和联接到奇数位线BLo的第二选择晶体管TR12，并且第一选择晶体管TR11和第二选择晶体管TR12布置在不同的行中。结果，第一选择晶体管TR11的结区域Jn12和第二选择晶体管TR12的结区域Jn13将布置在不同的行中。因此，可以以Z字形型式布置与第一选择晶体管TR11的结区域Jn12和第二选择晶体管TR12的结区域Jn13联接的位线接触件BLCNT。这种Z字形型式的布置意味着，位线接触件BLCNT布置成在第一方向FD(行方向或者沿着第一方向FD)上彼此不相邻，位线接触件BLCNT在第一方向FD上和第二方向SD上彼此偏移。
随着存储装置的集成度增大，位线BL之间的间隔或间距变窄。例如，如果两个位线接触件在同一行中彼此相邻，则很有可能发生两个位线接触件彼此短路的故障。根据本文公开的实施方式，位线接触件BLCNT布置成在行方向上彼此不相邻，因此能够抑制位线接触件BLCNT彼此短路故障的发生。
位线BL在第一方向FD上的间距可以具有第一尺寸Pl。选择晶体管TR1在第一方向FD上的间距可以具有大于第一尺寸P1的第二尺寸P2。
相比之下，如果所有选择晶体管都在作为位线布置方向的第一方向FD上布置成一行，则必须将选择晶体管配置成具有与位线的间距相对应的尺寸。在这种情况下，如果位线的间距由于集成度的增大而减小，则选择晶体管的尺寸变得非常小，从而选择晶体管制造工艺的容限变紧，并且很有可能在制造过程中发生故障。
根据本文的实施方式，选择晶体管TR1划分为第一选择晶体管TR11和第二选择晶体管TR12，并且第一选择晶体管TR11和第二选择晶体管TR12布置在不同的行中，因此与所有选择晶体管TR1都布置在一行中的情况相比，能够增加选择晶体管TR1的尺寸。因此，可以增加用于制造选择晶体管TR1的工艺的容限，从而有助于抑制在用于制造选择晶体管TR1的过程期间的故障的发生。
尽管图7A示出了所有第一选择晶体管TR11都布置在同一行中并且所有第二选择晶体管TR12都布置在同一行中的情况，但是本公开不限于此。第一选择晶体管TR11可以划分地布置在两行或更多行中，并且第二选择晶体管TR12可以划分地布置在两行或更多行中。
图7B是示出图6的感测晶体管和第二接触件的布局的俯视图。
参照图7B，在基板30上沿第一方向FD可以布置有多个有源区域ACT2。栅极线G21和G22可以在第一方向FD上横穿有源区域ACT2，并且可以彼此平行地布置。当杂质注入到栅极线G21和G22两侧的有源区域ACT2中时，可以形成结区域Jn21至Jn23。
栅极线G21以及栅极线G21两侧的结区域Jn21和Jn22可以构成第一感测晶体管TR21。栅极线G22以及栅极线G22两侧的结区域Jn21和Jn23可以构成第二感测晶体管TR22。布置在一个有源区域ACT2中的第一感测晶体管TR21和第二感测晶体管TR22可以共享一个结区域Jn21。结区域Jn21可以经由第二接触件CNT2联接到第二焊盘PAD2(见图5)。
对应于沿第一方向FD布置的多个有源区域ACT2，多个第一感测晶体管TR21可以在第一方向FD上沿栅极线G21布置。类似地，多个第二感测晶体管TR22可以在第一方向FD上沿栅极线G22布置。
在图7B中，感测晶体管TR2划分为第一感测晶体管TR21和第二感测晶体管TR22，并且第一感测晶体管TR21和第二感测晶体管TR22布置在不同的行中(见图6)。因此，与所有感测晶体管TR2都布置在一行中的情况相比，能够增大感测晶体管TR2的尺寸。因此，可以增加用于制造感测晶体管TR2的工艺的容限，从而有助于抑制在用于制造感测晶体管TR2的过程期间的故障的发生。
尽管本实施方式示出了所有第一感测晶体管TR21都布置在同一行中并且所有第二感测晶体管TR22都布置在同一行中的情况，但是本公开不限于此。第一感测晶体管TR21可以划分地布置在两行或更多行中，并且第二感测晶体管TR22可以划分地布置在两行或更多行中。
图8是示出根据本公开的又一实施方式的存储装置的视图。
参照图8，多个第一焊盘PAD1中的每一者均可以经由位线选择电路131共同联接到四条位线BL。在这种情况下，可以限定：四条位线BL共享一个第一焊盘PAD1，并且第一焊盘PAD1的数量可以是位线BL的数量的1/4。
位线选择电路131的选择晶体管TR1可以分组为多个位线选择组。可以响应于一个位线选择信号而统一导通或断开包括在单个位线选择组中的选择晶体管TR1。当包括在单个位线选择组中的选择晶体管TR1同时导通时，导通的选择晶体管TR1可以经由页缓冲器高电压电路132并行地将对应的位线BL的数据传输到页缓冲器低电压电路133。
共享一个第一焊盘PAD1的选择晶体管TR1可以包括在不同的位线选择组中。可以在不同的时间激活提供给共享一个第一焊盘PAD1的选择晶体管TR1的位线选择信号，或者一次仅激活一个位线选择信号。当提供给共享一个第一焊盘PAD1的选择晶体管TR1的位线选择信号中的任何一个被激活时，其它的位线选择信号可以被停用。
多个第二焊盘PAD2中的每一者均可以经由第一焊盘PAD1和位线选择电路131共同联接到四条位线BL。在这种情况下，可以限定：四条位线BL共享一个第二焊盘PAD2，并且第二焊盘PAD2的数量可以是位线BL的数量的1/4。
页缓冲器高电压电路132的感测晶体管TR2可以分组为多个位线感测组。可以响应于一个位线感测信号来统一导通或断开包括在单个位线感测组中的感测晶体管TR2。当包括在单个位线感测组中的感测晶体管TR2同时导通时，导通的感测晶体管TR2可以经由位线选择电路131并行地将从对应的位线BL提供的数据传输到页缓冲器低电压电路133。
共享一个第二焊盘PAD2的感测晶体管TR2可以包括在不同的位线感测组中。提供给共享一个第二焊盘PAD2的感测晶体管TR2的位线感测信号可以在不同的时间被激活，或者一次仅激活一个位线选择信号。当提供给共享一个第二焊盘PAD2的感测晶体管TR2的位线感测信号中的任何一者被激活时，所有其它位线感测信号可以被停用。
图9是示出根据本公开的再一实施方式的存储装置的视图。
参照图9，位线选择电路131的选择晶体管TR1可以分组为多个位线选择组，并且多个位线选择组可以分别布置在不同的行中。例如，选择晶体管TR1可以分组为四个位线选择组，并且可以被划分地布置在四个行中。
包括在单个位线选择组中的选择晶体管TR1可以共享一条栅极线G1，所述栅极线G1在行方向(即第一方向FD)上延伸。
页缓冲器高电压电路132的感测晶体管TR2可以分组为多个位线感测组，并且多个位线感测组可以分别设置在不同的行中。例如，感测晶体管TR2可以分组为四个位线感测组，并且可以被划分地布置在四个行中。
单个位线感测组中包括的感测晶体管TR2可以共享一条栅极线G2，所述栅极线G2在行方向(即第一方向FD)上延伸。
随着存储装置趋向于高容量，存储装置中包括的位线的数量越来越多。根据本文公开的实施方式，因为多个位线共享一个焊盘，所以与位线单独使用焊盘的结构相比，焊盘的数量可以减少一半。因此，能够增大焊盘的尺寸，并且当单元晶圆和外围晶圆彼此接合时，可以增加焊盘对准容限，从而有助于抑制焊盘联接故障的发生。
随着三维结构的引入，存储单元阵列所占据的布局面积越来越小。另一方面，为了提高性能，控制存储单元阵列的逻辑电路的结构复杂，并且其占用面积越来越大。因此，布置逻辑电路所需的布局面积变得大于布置存储器单元阵列所需的布局面积。根据本公开的实施方式，通过在单元晶圆中布置逻辑电路的位线选择电路，能够提高单元晶圆和外围晶圆的布局利用效率，从而有助于减小存储装置的尺寸。
图10是示意性地示出包括根据本公开的一个实施方式的存储装置的存储系统的框图。
参照图10，根据一个实施方式的存储系统600可以包括非易失性存储装置(NVM装置)610和存储控制器620。
非易失性存储装置(NVM装置)610可以由上述存储装置构成，并且可以以上述方式操作。存储控制器620可以配置成控制非易失性存储装置(NVM装置)610。通过非易失性存储装置(NVM装置)610和存储控制器620的组合，可以提供存储卡或固态磁盘(SSD)。SRAM 621用作处理单元(CPU)622的工作存储器。主机接口(主机I/F)623包括与存储系统600联接的主机的数据交换协议。
纠错码块(ECC)624检测并纠正从非易失性存储装置(NVM装置)610读取的数据中包括的错误。
存储器接口(存储器I/F)625与本实施方式的非易失性存储装置(NVM装置)610对接。处理单元(CPU)622进行用于存储控制器620的数据交换的一般控制操作。
尽管图中未示出，但是对于与本实施方式所属领域的技术人员而言显而易见的是，根据本实施方式的存储系统600可以另外设置有ROM，所述ROM存储用于与主机对接的代码数据。非易失性存储装置(NVM装置)610可以被提供为由多个闪存芯片构成的多芯片封装。
根据上述实施方式的存储系统600可以被提供为发生错误的概率低的高可靠性的存储介质。特别地，本实施方式的非易失性存储装置可以包括在诸如固态磁盘(SSD)之类的存储系统中，所述存储系统近来正在被积极地研究。在这种情况下，存储控制器620可以配置成借助各种接口协议(例如USB(通用串行总线)协议、MMC(多媒体卡)协议、PCI-E(外围部件互连Express)协议、SATA(串行高级技术附件)协议、PATA(并行高级技术附件)协议、SCSI(小型计算机系统接口)协议、ESDI(增强型小型磁盘接口)协议和IDE(集成驱动电子设备)协议)中的一种与外部(例如，主机)通信。
图11是示意性地示出包括根据本公开的一个实施方式的存储装置的计算系统的框图。
参照图11，根据一个实施方式的计算系统700可以包括电联接到系统总线760的存储系统710、微处理器(CPU)720、RAM 730、用户接口740和调制解调器750(例如基带芯片组)。在根据实施方式的计算系统700是移动装置的情况下，可以另外提供用于供应计算系统700的操作电压的电池(未示出)。尽管图中未示出，但是对于本实施方式所属领域的技术人员来说显而易见的是，根据本实施方式的计算系统700可以另外设置有应用芯片组、相机图像处理器(CIS)、移动DRAM等。存储系统710可以配置例如使用非易失性存储器来存储数据的SSD(固态驱动器/磁盘)。否则，可以将存储系统710提供为fusion闪存(例如，OneNAND闪存)。
尽管已经出于说明性目的描述了本公开的示例性实施方式，但是本领域技术人员将理解，在不脱离本公开的范围和精神的情况下，可以进行各种变型、添加和替换。因此，以上和附图中公开的实施方式应仅在描述性意义上考虑，而不是为了限制技术范围。本公开的技术范围不受实施方式和附图的限制。本公开的精神和范围应由所附权利要求书解释，并且包括落入所附权利要求书范围内的所有等同物。
相关申请的交叉引用
本申请要求于2020年10月30日向韩国知识产权局提交的韩国专利申请10-2020-0142698的优先权，其全部内容通过引用合并于此。

Claims (20)

1.一种存储装置，所述存储装置包括：
单元晶圆，在所述单元晶圆的一个表面上具有第一焊盘；以及
外围晶圆，所述外围晶圆接合到所述单元晶圆的所述一个表面，并且具有联接到所述第一焊盘的第二焊盘，
其中，所述单元晶圆包括：
存储单元阵列；
联接至所述存储单元阵列的第一位线和第二位线；以及
位线选择电路，所述位线选择电路配置成将所述第一位线和所述第二位线中的一者联接到所述第一焊盘，并且
其中，所述外围晶圆包括：
页缓冲器低电压电路，所述页缓冲器低电压电路包括与所述第一位线对应的第一页缓冲器低电压单元以及与所述第二位线对应的第二页缓冲器低电压单元；以及
页缓冲器高电压电路，所述页缓冲器高电压电路配置成将所述第一页缓冲器低电压单元和所述第二页缓冲器低电压单元中的一者联接到所述第二焊盘。
2.根据权利要求1所述的存储装置，其中，所述位线选择电路包括：
第一选择晶体管，所述第一选择晶体管联接在所述第一位线和所述第一焊盘之间，并且配置成响应于第一位线选择信号而电联接所述第一位线和所述第一焊盘；以及
第二选择晶体管，所述第二选择晶体管联接在所述第二位线和所述第一焊盘之间，并配置成响应于第二位线选择信号而电联接所述第二位线和所述第一焊盘，
其中，所述第一位线选择信号和所述第二位线选择信号在不同的时间被激活。
3.根据权利要求2所述的存储装置，
其中，所述第一选择晶体管和所述第二选择晶体管共享第一结区域，并且
其中，所述第一焊盘经由接触件联接到所述第一结区域。
4.根据权利要求1所述的存储装置，其中，所述页缓冲器高电压电路包括：
第一感测晶体管，所述第一感测晶体管联接在所述第二焊盘和所述第一页缓冲器低电压单元之间，并且配置成响应于第一位线感测信号而电联接所述第二焊盘和所述第一页缓冲器低电压单元；以及
第二感测晶体管，所述第二感测晶体管联接在所述第二焊盘和所述第二页缓冲器低电压单元之间，并且配置成响应于第二位线感测信号而电联接所述第二焊盘和所述第二页缓冲器低电压单元，
其中，所述第一位线感测信号和所述第二位线感测信号在不同的时间被激活。
5.根据权利要求4所述的存储装置，
其中，所述第一感测晶体管和所述第二感测晶体管共享第二结区域，并且
其中，所述第二焊盘经由接触件联接到所述第二结区域。
6.根据权利要求1所述的存储装置，其中，所述存储单元阵列包括：
交替地层叠在基板上的多个电极层和多个层间介电层；以及
多个垂直沟道，所述多个垂直沟道穿过所述多个电极层和所述多个层间介电层并且联接到所述第一位线和所述第二位线。
7.一种存储装置，所述存储装置包括：
单元晶圆，在所述单元晶圆的一个表面上具有多个第一焊盘；以及
外围晶圆，所述外围晶圆接合到所述单元晶圆的所述一个表面，并且具有联接到所述多个第一焊盘的多个第二焊盘，
其中，所述单元晶圆包括：
存储单元阵列；
多条位线，所述多条位线联接至所述存储单元阵列，包括多条第一位线以及多条第二位线；以及
位线选择电路，所述位线选择电路配置成将所述多条第一位线或所述多条第二位线联接到所述多个第一焊盘，并且
其中，所述外围晶圆包括：
页缓冲器低电压电路，所述页缓冲器低电压电路包括与所述多条第一位线对应的多个第一页缓冲器低电压单元以及与所述多条第二位线对应的多个第二页缓冲器低电压单元；以及
页缓冲器高电压电路，所述页缓冲器高电压电路配置成将所述多个第一页缓冲器低电压单元或所述多个第二页缓冲器低电压单元联接到所述多个第二焊盘。
8.根据权利要求7所述的存储装置，其中，所述多条第一位线和所述多条第二位线彼此交替地布置。
9.根据权利要求7所述的存储装置，
其中，所述位线选择电路包括多个选择晶体管，
其中，所述多个选择晶体管包括：
多个第一选择晶体管，所述多个第一选择晶体管联接在所述多条第一位线和所述多个第一焊盘之间，并且配置成响应于第一位线选择信号而电联接所述多条第一位线和所述多个第一焊盘；以及
多个第二选择晶体管，所述多个第二选择晶体管联接在所述多条第二位线和所述多个第一焊盘之间，并且配置成响应于第二位线选择信号而电联接所述多条第二位线和所述多个第一焊盘，并且
其中，所述第一位线选择信号和所述第二位线选择信号在不同的时间被激活。
10.根据权利要求9所述的存储装置，
其中，共同联接到所述多个第一焊盘中的每一者的第一选择晶体管和第二选择晶体管共享结区域，并且
其中，所述多个第一焊盘中的每一者经由接触件联接至所述结区域。
11.根据权利要求9所述的存储装置，其中，所述多个第一选择晶体管和所述多个第二选择晶体管布置在不同的行中。
12.根据权利要求11所述的存储装置，其中，所述多个第一选择晶体管在行方向上的间距大于所述位线在所述行方向上的间距。
13.根据权利要求11所述的存储装置，
其中，所述多个选择晶体管中的每一者经由位线接触件联接到对应的位线，并且
其中，位线接触件在行方向和列方向上彼此偏移。
14.根据权利要求7所述的存储装置，
其中，所述页缓冲器高电压电路包括多个感测晶体管，
其中，所述多个感测晶体管包括：
多个第一感测晶体管，所述多个第一感测晶体管联接在所述多个第一页缓冲器低电压单元和所述多个第二焊盘之间，并且配置成响应于第一位线感测信号而电联接所述多个第一页缓冲器低电压单元和所述多个第二焊盘；以及
多个第二感测晶体管，所述多个第二感测晶体管联接在所述多个第二页缓冲器低电压单元和所述多个第二焊盘之间，并且配置成响应于第二位线感测信号而电联接所述多个第二页缓冲器低电压单元和所述多个第二焊盘，并且
其中，所述第一位线感测信号和所述第二位线感测信号在不同的时间被激活。
15.根据权利要求14所述的存储装置，
其中，共同联接到所述多个第二焊盘中的每一者的第一感测晶体管和第二感测晶体管共享结区域，并且
其中，所述多个第二焊盘中的每一者经由接触件联接至所述结区域。
16.根据权利要求14所述的存储装置，其中，所述多个第一感测晶体管和所述多个第二感测晶体管布置在不同的行中。
17.根据权利要求7所述的存储装置，其中，所述存储单元阵列包括：
交替地层叠在基板上的多个电极层和多个层间介电层；以及
多个垂直沟道，所述多个垂直沟道穿过所述多个电极层和所述多个层间介电层，并联接到所述位线。
18.一种存储装置，所述存储装置包括：
存储单元阵列；以及
页缓冲器电路，所述页缓冲器电路经由第一位线和第二位线联接到所述存储单元阵列，
其中，所述页缓冲器电路包括：
位线选择电路，所述位线选择电路设置在单元晶圆中，所述单元晶圆包括所述存储单元阵列并且在所述单元晶圆的一个表面上具有第一焊盘，并且所述位线选择电路配置成将所述第一位线和所述第二位线中的一者联接至所述第一焊盘；
页缓冲器低电压电路，所述页缓冲器低电压电路设置在外围晶圆中，所述外围晶圆接合到所述单元晶圆的所述一个表面，并且所述外围晶圆在其接合到所述单元晶圆的一个表面上具有与所述第一焊盘联接的第二焊盘，所述页缓冲器低电压电路包括与所述第一位线对应的第一页缓冲器低电压单元和与所述第二位线对应的第二页缓冲器低电压单元；以及
页缓冲器高电压电路，所述页缓冲器高电压电路设置在所述外围晶圆中，并且配置成将所述第一页缓冲器低电压单元和所述第二页缓冲器低电压单元中的一者联接到所述第二焊盘。
19.根据权利要求18所述的存储装置，其中，所述位线选择电路包括：
第一选择晶体管，所述第一选择晶体管联接在所述第一位线和所述第一焊盘之间，并且配置成响应于第一位线选择信号而电联接所述第一位线和所述第一焊盘；以及
第二选择晶体管，所述第二选择晶体管联接在所述第二位线和所述第一焊盘之间，并且配置成响应于第二位线选择信号而电联接所述第二位线和所述第一焊盘，
其中，所述第一位线选择信号和所述第二位线选择信号在不同的时间被激活。
20.根据权利要求18所述的存储装置，其中，所述页缓冲器高电压电路包括：
第一感测晶体管，所述第一感测晶体管联接在所述第二焊盘和所述第一页缓冲器低电压单元之间，并且配置成响应于第一位线感测信号而电联接所述第二焊盘和所述第一页缓冲器低电压单元；以及
第二感测晶体管，所述第二感测晶体管联接在所述第二焊盘和所述第二页缓冲器低电压单元之间，并且配置成响应于第二位线感测信号而电联接所述第二焊盘和所述第二页缓冲器低电压单元，
其中，所述第一位线感测信号和所述第二位线感测信号在不同的时间被激活。
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