CN102568574A - 非易失性存储器件 - Google Patents

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Abstract

本发明提供一种非易失性存储器件，包括：第一存储体，所述第一存储体包括多个第一页缓冲器；第二存储体，所述第二存储体包括多个第二页缓冲器；以及地址计数器，所述地址计数器被配置为在执行读取操作的时段内在第一时刻之前响应于时钟对第一地址和第二地址计数，并且在第一时刻之后响应于存储体地址对第一地址和第二地址计数，其中，第一页缓冲器的数据是响应于第一地址而顺序地输出的，第二页缓冲器的数据是响应于第二地址而顺序地输出的。

Description

非易失性存储器件
相关申请的交叉引用
本申请要求2010年12月17日提交的韩国专利申请No.10-2010-0129599的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种非易失性存储器件。
背景技术
当非易失性存储器件执行读取操作时，数据被顺序地输出。例如，当首先经由输入/输出焊盘施加读取命令、并施加地址时，从施加的地址对地址计数，并顺序地输出储存在与每个地址相对应的页缓冲器中的数据。这样的读取操作被称作串行读取操作。下面描述非易失性存储器件的串行读取操作。
图1图示现有的非易失性存储器件。
图1所示的非易失性存储器件包括：包括多个第一页缓冲器A1至AN的第一存储体(bank)110、包括多个第二页缓冲器B1至BN的第二存储体120、以及对第一地址ADD1<0:A>和第二地址ADD2<0:A>计数的地址计数器130。
下面结合图1来描述非易失性存储器件的操作。
首先，当命令锁存使能(CLE)信号被使能为逻辑高电平时，读取命令被输入至输入/输出焊盘(图1中未示出)。随后，当地址锁存使能(ALE)信号被使能为逻辑高电平时，初始存储体地址BADD_INT、页地址、以及列地址ADD_INT<0:A>被输入至输入/输出焊盘。当加载信号LOAD被使能时，地址计数器130接收初始存储体地址BADD_INT和列地址ADD_INT<0:A>。
初始存储体地址BADD_INT指定在多存储体操作期间要输出第一存储体110的数据还是要输出第二存储体120的数据。列地址ADD_INT<0:A>指示从存储体110和存储体120的多个页缓冲器A1至AN和B1至BN中的哪个页缓冲器输出数据。另外，第一地址ADD1<0:A>的值指定多个第一页缓冲器A1至AN中的一个页缓冲器，第二地址ADD2<0:A>的值指定多个第二页缓冲器B1至BN中的一个页缓冲器。
随后，由页地址指定的字线WLK被使能。第一存储器阵列111中的与使能的字线WLK相对应的存储器单元的数据被储存在多个第一页缓冲器A1至AN中，第二存储器阵列121中的与使能的字线WLK相对应的存储器单元的数据被储存在多个第二页缓冲器B1至BN中。
所述非易失性存储器件在读取操作期间执行多存储体操作，所述多存储体操作是指输出储存在两个或更多个存储体中的数据。为了执行多存储体操作，地址计数器130从命令锁存使能(CLE)信号和地址锁存使能(ALE)信号被共同使能的时刻起对存储体地址BADD、第一地址ADD1<0:A>和第二地址信号ADD2<0:A>计数。下文中，命令锁存使能(CLE)信号和地址锁存使能(ALE)信号被共同使能的时刻被称为第一时刻。存储体地址BADD的初始值为初始存储体地址BADD_INT，第一地址ADD1<0:A>的初始值和第二地址ADD2<0:A>的初始值均为列地址ADD_INT<0:A>。
存储体地址BADD在时钟CLK的上升边沿被计数。储存在起始的第一页缓冲器A3与终止的第一页缓冲器AN-1之间的第一页缓冲器中的数据在存储体地址BADD的上升边沿被顺序地输出，所述起始的第一页缓冲器A3和终止的第一页缓冲器AN-1是在第一地址ADD1<0:A>被计数时由列地址ADD_INT<0:A>来指定的。储存在起始的第二页缓冲器B3与终止的第二页缓冲器BN-1之间的第二页缓冲器中的数据在存储体地址BADD的下降边沿被顺序地输出，所述起始的第二页缓冲器B3和终止的第二页缓冲器BN-1是在第二地址ADD2<0:A>被计数时由列地址ADD_INT<0:A>来指定的。
在现有的非易失性存储器件中，输出的数据被储存在多个管道锁存器(pipe latch)(图1未示出)中，并经由输入/输出焊盘而输出到非易失性存储器件外部的电路。
图2是说明现有的非易失性存储器件的操作的波形图。
在经由输入/输出焊盘输入命令和地址之后，执行读取操作的时段从“W/R#”信号的下降边沿201开始。这里，当“W/R#”信号为逻辑低电平时，意味着是执行读取操作的时段，而当“W/R#”信号为逻辑高电平时，意味着是执行写入操作的时段。
在执行读取操作的时段中，时钟CLK在第一时刻202之后被使能。地址计数器130在时钟CLK的上升边沿对存储体地址BADD计数。而且，地址计数器130在存储体地址BADD的上升边沿203对第一地址ADD1<0:A>计数，并且地址计数器130在存储体地址BADD的下降边沿204对第二地址ADD2<0:A>计数。这里，时钟CLK是通过将源时钟SCLK反相并将时钟CLK使能指定的持续时间而产生的。
时钟CLK响应于在锁存禁止时刻205被设定为逻辑低电平的命令锁存使能(CLE)信号和地址锁存使能(ALE)信号而被禁止，并且存储体地址BADD、第一地址ADD1<0:A>和第二地址ADD2<0:A>的计数操作终止。
图2示出当存储体地址BADD_INT为“0”且列地址ADD_INT<0:A>为“10001”时的操作。初始存储体地址BADD_INT从“0”开始并在“0”与“1”之间切换。第一地址ADD1<0:A>和第二地址ADD2<0:A>从“10001”起计数到“10100”。
随着非易失性存储器件的操作速率变得更快，从页缓冲器快速输出数据变得重要。如果将数据预储存在管道锁存器中，可以执行快速的输出操作。
在第一时刻202，存储体地址BADD的值必须与初始存储体地址BADD_INT相同。如果在第一时刻202存储体地址BADD的值与初始存储体地址BADD_INT不同，则将从管道锁存器输出的数据输出到输入/输出焊盘的顺序会变得不同。
然而，当时钟CLK的一个周期比“tWRCK”长时，时钟CLK的上升边沿在“tWRCK”时段内出现一次，所述“tWRCK”是基于ONFI规范的值。因此，存储体地址BADD切换一次，于是存储体地址BADD的值变得与初始存储体地址BADD_INT不同。
因此，根据现有技术，在第一时刻202之前不能对存储体地址BADD计数，也不能对在存储体地址BADD的上升边沿和下降边沿计数的第一地址ADD1<0:A>和第二地址ADD2<0:A>计数。结果是，在第一时刻之前不能将数据储存到管道锁存器中。因此，在高速操作期间可能出现错误。
在本文中，“tWRCK”是指从源时钟SCLK在“W/R#”信号转变为逻辑低电平之后的第一个上升边沿到源时钟SCLK在命令锁存使能(CLE)信号和地址锁存使能(ALE)信号转变为逻辑高电平之后的第一上升边沿的时间。
发明内容
本发明的实施例涉及一种非易失性存储器件，在当执行读取操作的时间段开始时，所述非易失性存储器件可以通过在第一时刻之前对地址计数并在第一时刻之前输出页缓冲器的数据，来执行高速操作。
根据本发明的一个实施例，一种非易失性存储器件包括：第一存储体，所述第一存储体包括多个第一页缓冲器；第二存储体，所述第二存储体包括多个第二页缓冲器；以及地址计数器，所述地址计数器被配置为在执行读取操作的时段内在第一时刻之前响应于时钟对第一地址和第二地址计数，并且在第一时刻之后响应于存储体地址对第一地址和第二地址计数，其中，第一页缓冲器的数据是响应于第一地址而顺序地输出的，第二页缓冲器的数据是响应于第二地址而顺序地输出的。
根据本发明的另一个实施例，一种非易失性存储器件包括：存储体，所述存储体包括多个页缓冲器；以及地址计数器，所述地址计数器被配置为在执行读取操作的时段内在第一时刻之前响应于时钟对地址计数，并在第一时刻之后响应于存储体地址而对地址计数，其中，页缓冲器的数据是响应于地址而顺序地输出的。
附图说明
图1图示现有的非易失性存储器件。
图2是说明现有的非易失性存储器件的操作的波形图。
图3是根据本发明的一个实施例的非易失性存储器件的框图。
图4是图3所示的地址计数器330的框图。
图5是说明根据本发明的一个实施例的非易失性存储器件的操作的波形图。
具体实施方式
下面将参照附图更加详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式来实施，并且不应当被理解为限于本文所提出的实施例。确切地说，提供这些实施例是为了使本说明书清楚且完整，并且将会向本领域技术人员完全传达本发明的范围。在本说明书中，相同的附图标记在本发明的各个附图和实施例中表示相同的部件。
图3是根据本发明的一个实施例的非易失性存储器件的框图。
图3所示的非易失性存储器件包括第一存储体310、第二存储体320和地址计数器330，所述第一存储体310包括多个第一页缓冲器A1至AN，所述第二存储体320包括多个第二页缓冲器B1至BN，所述地址计数器330用于在执行读取操作的时段内对存储体地址BADD、第一地址ADD1<0:A>和第二地址ADD2<0:A>计数。
下面结合图3描述非易失性存储器件的操作。
在本实施例中，经由输入/输出焊盘(图3中未示出)接收命令和地址、并将数据储存到多个页缓冲器A1至AN和B1至BN中的操作与背景技术部分所描述的操作相同。而且，响应于被计数的第一地址ADD1<0:A>而顺序地输出起始的第一页缓冲器A3与终止的第一页缓冲器AN-1之间的第一页缓冲器的数据的操作、以及响应于被计数的第二地址ADD2<0:A>而顺序地输出起始的第二页缓冲器B3与终止的第二页缓冲器BN-1之间的第二页缓冲器的数据的操作与背景技术中所描述的操作相同。然而，在本发明的所述实施例中，在地址计数器330中对存储体地址BADD、第一地址ADD1<0:A>和第二地址ADD2<0:A>计数的方法与现有技术不同，这将在以下进行描述。
当执行读取操作的时段开始时(“W/R#”信号转变为逻辑低电平)，时钟CLK被使能。从执行读取操作的时段开始的时刻到命令锁存使能(CLE)信号和地址锁存使能(ALE)信号被共同使能的时刻，地址计数器330利用时钟CLK对第一地址ADD1<0:A>和第二地址ADD2<0:A>计数，其中命令锁存使能(CLE)信号和地址锁存使能(ALE)信号被共同使能的时刻被称作第一时刻。在执行读取操作的时段开始之后、第一时刻之前的时段内，在时钟CLK的上升边沿同时对第一地址ADD1<0:A>和第二地址ADD2<0:A>计数。
在第一时刻之后，利用存储体地址BADD对第一地址ADD1<0:A>和第二地址ADD2<0:A>计数。在第一时刻之后，在存储体地址BADD的上升边沿对第一地址ADD1<0:A>计数，并在存储体地址BADD的下降边沿对第二地址ADD2<0:A>计数。
此外，为了将初始存储体地址BADD_INT的值保持到第一时刻，在第一时刻之前不对存储体地址BADD计数。在第一时刻之后，响应于时钟CLK对存储体地址BADD计数。
当命令锁存使能(CLE)信号和地址锁存使能(ALE)信号共同被禁止时，时钟CLK被禁止，并且对存储体地址BADD、第一地址ADD1<0:A>和第二地址ADD2<0:A>计数的操作顺序地终止。
当执行读取操作的时段开始时，初始存储体地址BADD_INT和列地址ADD_INT<0:A>分别成为存储体地址BADD的初始值以及第一地址ADD1<0:A>和第二地址ADD2<0:A>的初始值。当计数信号COUNT被禁止为逻辑低电平时，地址计数器330响应于时钟CLK而对第一地址ADD1<0:A>和第二地址ADD2<0:A>计数，当计数信号COUNT被使能为逻辑高电平时，地址计数器330响应于存储体地址BADD而对第一地址ADD1<0:A>和第二地址ADD2<0:A>计数。计数信号COUNT是从或门输出的信号，所述或门的输入是“W/R#”信号、命令锁存使能(CLE)信号和地址锁存使能(ALE)信号。
当非易失性存储器件不处在执行读取操作的时段内时，不必提前输出储存在多个第一页缓冲器A1至AN和多个第二页缓冲器B1至BN中的数据。因此，当非易失性存储器件不处在执行读取操作的时间段内时，不必提前对第一地址ADD1<0:A>和第二地址ADD2<0:A>计数，并且操作与现有技术中相同。
根据本发明的所述本实施例，时钟CLK从执行读取操作的时段开始的时刻起到CLE和ALE信号被禁止以终止计数操作为止是被使能的。所述被使能的时钟CLK时段与“tWRCK”和源时钟SCLK或时钟CLK的周期之间的大小关系无关。因此，即使不对存储体地址BADD计数，也可在第一时刻之前根据时钟CLK对第一地址ADD1<0:A>和第二地址ADD2<0:A>计数。因此，由于通过在第一页缓冲器A1和AN和第二页缓冲器B1和BN中将数据输出时刻提前来将要输出到非易失性存储器件外部的电路的数据提前储存在管道锁存器中，故本发明的技术相比于现有技术更适于高速操作。
可以将本发明的技术应用于单存储体操作。在单存储体操作中，地址计数器被设计成在第一时刻之前响应于时钟对地址计数，并在第一时刻之后响应于存储体地址对地址计数。
图4是图3所示的地址计数器330的框图。
参见图4，地址计数器330包括存储体地址计数电路410、第一地址计数电路420和第二地址计数电路430。
下面结合图4来描述地址计数器330的操作。
存储体地址计数电路410在计数信号COUNT被使能时响应于时钟CLK对存储体地址BADD计数，并且在计数信号COUNT被禁止响应于时钟CLK而不对存储体地址BADD计数。当加载信号LOAD被使能时输入至计数单元412的初始存储体地址BADD_INT成为存储体地址BADD的初始值。
当计数信号COUNT被使能以执行存储体地址BADD计数操作时，多路复用单元411选择时钟CLK并将其输出至时钟端子CK。因此，计数单元412取初始存储体地址BADD_INT作为初始值，并在时钟CLK的上升边沿对存储体地址BADD计数。此外，当计数信号COUNT被禁止时，多路复用单元411选择接地电压GND并将其输入至时钟端子CK。因此，当计数信号COUNT被禁止时计数单元412不对存储体地址BADD计数，而是保持初始存储体地址BADD_INT。
第一地址计数电路420在计数信号COUNT被使能时响应于存储体地址BADD对第一地址ADD1<0:A>计数，并且在计数信号COUNT被禁止的持续时间内响应于时钟CLK对第一地址ADD1<0:A>计数。当加载信号LOAD被使能时，输入至计数单元424的列地址ADD_INT<0:A>成为第一地址ADD1<0:A>的初始值。
当计数信号COUNT被使能以执行第一地址ADD1<0:A>计数时，多路复用单元421选择存储体地址BADD并将其输入至时钟端子CK。因此，计数单元422取列地址ADD_INT<0:A>作为初始值，并在存储体地址BADD的上升边沿对第一地址ADD1<0:A>计数。此外，当计数信号COUNT被禁止时，多路复用单元421选择时钟CLK并将其输出至时钟端子CK。因此，计数单元422取列地址ADD_INT<0:A>作为初始值，并在时钟CLK的上升边沿对第一地址ADD1<0:A>计数。
第二地址计数电路430的结构和操作与第一地址计数电路420的结构和操作基本相同。然而，当计数信号COUNT被使能时，计数单元432在存储体地址BADD的下降边沿对第二地址ADD2<0:A>计数。存储体地址BADD可以在被输入至多路复用器之前被反相器反相，以在存储体地址BADD的下降边沿对第二地址ADD2<0:A>计数。
图5是说明根据本发明的一个实施例的非易失性存储器的操作的波形图。
在经由输入/输出焊盘输入命令和地址之后，执行读取操作的时段在“W/R#”信号的下降边沿501开始。这里，当“W/R#”信号为逻辑低电平时，非易失性存储器件处于执行读取操作的时段，而当“W/R#”信号处于逻辑高电平时，非易失性存储器件处于执行写入操作的时段。
在执行读取操作的时段开始之前，首先在命令锁存使能(CLE)信号被使能的持续时间内施加读取信号，并在地址锁存使能(ALE)信号被使能的持续时间内输入存储体地址BADD的初始值和列地址ADD_INT<0:A>。
当执行读取操作的时段开始时(“W/R#”信号转变为逻辑低电平)，时钟CLK被使能。地址计数器330在使能时刻502之前在时钟CLK的上升边沿503同时对第一地址ADD1<0:A>和第二地址ADD2<0:A>计数。这里，时钟CLK是通过将源时钟SCLK反相并将反相的源时钟使能指定的持续时间而产生的。
在执行读取操作的时段内在第一时刻502之后，在时钟CLK的上升边沿对存储体地址BADD计数。然后，在存储体地址BADD的上升边沿对第一地址ADD1<0:A>计数，并在存储体地址BADD的下降边沿对第二地址ADD2<0:A>计数。
当命令锁存使能(CLE)信号和地址锁存使能(ALE)被禁止为逻辑低时，时钟CLK响应于锁存使能时刻506而被禁止，并且对存储体地址BADD、第一地址ADD1<0:A>和第二地址ADD2<0:A>计数的操作顺序地终止。
图5示出当初始存储体地址BADD_INT为“0”并且列地址ADD_INT<0:A>为“10001”时的操作。存储体地址BADD从“0”开始在“0”与“1”之间切换。第一地址ADD1<0:A>和第二地址ADD2<0:A>从“10001”计数到“10101”。在图3中，由“10001”指定的页缓冲器是起始的页缓冲器A3和B3，由“10101”指定的页缓冲器是终止的页缓冲器AN-1和BN-1。
根据本发明的一个实施例的非易失性存储器件适用于高速操作而不论时钟周期如何，这是因为其直接使用时钟并在执行读取操作的时段开始之前提前对地址计数。
虽然已经结合具体的实施例描述了本发明，但是本领域技术人员应当清楚，在不脱离所附权利要求所限定的主旨和范围的情况下可以进行各种变化和修改。

Claims (18)

1.一种非易失性存储器件，包括：
第一存储体，所述第一存储体包括多个第一页缓冲器；
第二存储体，所述第二存储体包括多个第二页缓冲器；以及
地址计数器，所述地址计数器被配置为在执行读取操作的时段内在第一时刻之前响应于时钟对第一地址和第二地址计数，并且在所述第一时刻之后响应于存储体地址对所述第一地址和所述第二地址计数，
其中，所述第一页缓冲器的数据是响应于所述第一地址而顺序地输出的，所述第二页缓冲器的数据是响应于所述第二地址而顺序地输出的。
2.如权利要求1所述的非易失性存储器件，其中，所述第一时刻是命令锁存使能信号和地址锁存使能信号被使能的时刻。
3.如权利要求1所述的非易失性存储器件，其中，所述地址计数器在所述第一时刻之前在所述时钟的使能边沿对所述第一地址和所述第二地址计数，在所述第一时刻之后在所述存储体地址的使能边沿对所述第一地址计数，并在所述第一时刻之后在所述存储体地址的禁止边沿对所述第二地址计数。
4.如权利要求1所述的非易失性存储器件，其中，所述地址计数器在所述第一时刻之前不对所述存储体地址计数，在所述第一时刻之后响应于所述时钟对所述存储体地址计数。
5.如权利要求2所述的非易失性存储器件，其中，所述时钟在所述执行读取操作的时段开始的时刻被使能，并且所述时钟在所述命令锁存使能信号和所述地址锁存使能信号被禁止时被禁止。
6.如权利要求1所述的非易失性存储器件，其中，所述地址计数器在所述执行读取操作的时段开始之前不对所述第一地址和所述第二地址计数。
7.如权利要求1所述的非易失性存储器件，其中，输入至输入/输出焊盘的列地址是所述第一地址和所述第二地址的初始值。
8.如权利要求1所述的非易失性存储器件，其中，所述地址计数器包括存储体地址计数电路、第一地址计数电路和第二地址计数电路。
9.如权利要求8所述的非易失性存储器件，其中，所述存储体地址计数电路、所述第一地址计数电路和所述第二地址计数电路每个都包括多路复用单元和计数单元。
10.如权利要求9所述的非易失性存储器件，其中，所述存储体地址计数单元的多路复用单元基于计数信号来选择所述时钟或接地电压信号以输入至所述计数单元的时钟端子。
11.如权利要求9所述的非易失性存储器件，其中，所述第一地址计数电路和所述第二地址计数电路的多路复用单元基于计数信号来选择所述时钟或存储体地址信号以输入至所述计数单元的时钟端子。
12.如权利要求9所述的非易失性存储器件，其中，所述计数信号是基于读取/写入信号、命令锁存使能信号和地址锁存使能信号的输入的或门的输出。
13.一种非易失性存储器件，包括：
存储体，所述存储体包括多个页缓冲器；以及
地址计数器，所述地址计数器被配置为在执行读取操作的时段内在第一时刻之前响应于时钟而对地址计数，并在所述第一时刻之后响应于存储体地址而对所述地址计数，
其中，所述页缓冲器的数据是响应于所述地址而顺序地输出的。
14.如权利要求13所述的非易失性存储器件，其中，所述第一时刻是命令锁存使能信号和地址锁存使能信号被使能的时刻。
15.如权利要求13所述的非易失性存储器件，其中，所述地址计数器在所述第一时刻之前在所述时钟的使能边沿对第一地址和第二地址计数，在所述第一时刻之后在所述存储体地址的使能边沿对所述第一地址计数，且在所述存储体地址的禁止边沿对所述第二地址计数。
16.如权利要求13所述的非易失性存储器件，其中，所述地址计数器在所述第一时刻之前不对所述存储体地址计数，在所述第一时刻之后响应于所述时钟对所述存储体地址计数。
17.如权利要求14所述的非易失性存储器件，其中，所述时钟在所述执行读取操作的时段开始的时刻被使能，并且所述时钟在所述命令锁存使能信号和所述地址锁存使能信号被禁止时被禁止。
18.如权利要求13所述的非易失性存储器件，其中，所述地址计数器在所述执行读取操作的时段开始之前不对所述地址计数。
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